JP2001077218A - Field-effect transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタに関し、特にゲート電極の側面に電荷蓄積層が形
成された電界効果型トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor, and more particularly to a field effect transistor having a charge storage layer formed on a side surface of a gate electrode.
【０００２】[0002]
【従来の技術】半導体装置に用いられるトランジスタと
しては、バイポーラトランジスタと金属−酸化膜−半導
体積層電界効果トランジスタ（MOSFET:Metal-Oxide-Sem
iconductor Field Effect Transistor）に大別される。
ＭＯＳＦＥＴとしては、トランジスタのチャネルの導電
型によりさらにｎチャネル型とｐチャネル型とに分類さ
れる。ＭＯＳＦＥＴは今日における代表的な半導体素子
として広く使用されており、大規模集積化が進められて
きている。2. Description of the Related Art Bipolar transistors and metal-oxide-semiconductor stacked field-effect transistors (MOSFETs) are used in semiconductor devices.
iconductor Field Effect Transistor).
MOSFETs are further classified into n-channel and p-channel types depending on the conductivity type of the channel of the transistor. MOSFETs are widely used as typical semiconductor devices today, and large-scale integration is being promoted.
【０００３】上記のＭＯＳＦＥＴを集積化した半導体装
置においては、装置の微細化と待機時の消費電力の低減
を両立させる技術として、動作時と待機時の基板バイア
スを変化させ、待機時のトランジスタの閾値を動作時よ
りも高くすることで、微細化した半導体装置における消
費電力を低減する方法が開発されている。In a semiconductor device in which the above-mentioned MOSFETs are integrated, as a technique for achieving both miniaturization of the device and reduction in power consumption during standby, the substrate bias during operation and standby is changed, and the transistor bias during standby is changed. A method for reducing power consumption in a miniaturized semiconductor device by setting a threshold higher than that in operation has been developed.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記の
動作時と待機時の基板バイアスを変化させる方法では、
トランジスタの短チャネル効果が顕著となるという問題
が生じる。また、上記の方法では、一度半導体装置の主
電源を切るとトランジスタが待機時であったのか、動作
時であったのか記憶していないため、トランジスタは所
定の初期状態となってしまう。However, in the above-described method of changing the substrate bias during operation and during standby, the following method is used.
There is a problem that the short channel effect of the transistor becomes significant. Further, in the above method, once the main power supply of the semiconductor device is turned off, it is not stored whether the transistor is in a standby state or an operation state, so that the transistor is in a predetermined initial state.
【０００５】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、基板バイアスを変化させ
ることなく、待機時のトランジスタの閾値を動作時より
も高く変化させることができ、さらに、主電源を切って
もトランジスタが待機時または動作時のどちらであった
のかを記憶している電界効果型トランジスタを提供する
ことを目的とする。The present invention has been made in view of the above-mentioned problems, and therefore, the present invention can change the threshold value of the transistor in the standby state higher than that in the operation state without changing the substrate bias. It is still another object of the present invention to provide a field-effect transistor that stores whether the transistor is in a standby state or an operation state even when the main power supply is turned off.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、本発明の電界効果型トランジスタは、第１導電型の
半導体層の一主面に形成されている第２導電型のドレイ
ン領域及びソース領域と、上記半導体層の一主面に形成
されている第１の絶縁膜と、上記半導体層の上記ドレイ
ン領域と上記ソース領域との間におけるチャネル領域上
の上記第１の絶縁膜上に形成されているゲート電極と、
上記ゲート電極の上記ドレイン領域側又は上記ソース領
域側の側面に形成されている第２の絶縁膜と、上記ドレ
イン領域又は上記ソース領域上の上記第１の絶縁膜上に
上記第２の絶縁膜に接して形成されているフローティン
グゲートとを有し、上記フローティングゲートに電荷を
蓄積することにより実効的なチャネル長を変化させるこ
とができる。To achieve the above object, a field effect transistor according to the present invention comprises a second conductivity type drain region and a source formed on one main surface of a first conductivity type semiconductor layer. A region, a first insulating film formed on one main surface of the semiconductor layer, and a first insulating film on a channel region between the drain region and the source region of the semiconductor layer. Gate electrode,
A second insulating film formed on a side surface of the gate electrode on the drain region side or the source region side, and a second insulating film on the first insulating film on the drain region or the source region; And an effective channel length can be changed by accumulating charges in the floating gate.
【０００７】本発明の電界効果型トランジスタは、好適
には、上記フローティングゲートが上記ドレイン領域上
と上記ソース領域上とにそれぞれ形成されており、それ
らフローティングゲートが電気的に接続されている。あ
るいは、上記フローティングゲートが上記ドレイン領域
上と上記ソース領域上とにそれぞれ形成されており、そ
れらフローティングゲートが互いに絶縁されている。In the field effect transistor of the present invention, preferably, the floating gate is formed on the drain region and the source region, respectively, and the floating gates are electrically connected. Alternatively, the floating gate is formed on the drain region and the source region, respectively, and the floating gates are insulated from each other.
【０００８】本発明の電界効果型トランジスタは、好適
には、上記フローティングゲートに電荷を蓄積すること
により上記フローティングゲートの下方に位置する上記
チャネル領域の上記ドレイン領域又は上記ソース領域に
隣接する領域に反転層が形成される。あるいは、上記フ
ローティングゲートに電荷を蓄積することにより上記フ
ローティングゲートの下方に位置する上記ドレイン領域
又はソース領域の一部の実効的不純物濃度が相殺され
る。The field effect transistor according to the present invention is preferably arranged such that charges are stored in the floating gate so that the channel region located below the floating gate is adjacent to the drain region or the source region. An inversion layer is formed. Alternatively, by accumulating charges in the floating gate, the effective impurity concentration of a part of the drain region or the source region located below the floating gate is offset.
【０００９】本発明の電界効果型トランジスタは、好適
には、上記第２の絶縁膜が酸化シリコン膜と窒化シリコ
ン膜の積層構造である。また、好適には、上記ドレイン
領域又はソース領域と上記フローティングゲートとの間
の上記第１の絶縁膜の一部が他の部分よりも薄く形成さ
れている。更に、好適には、上記第２の絶縁膜が強誘電
体膜を含む。In the field effect transistor of the present invention, preferably, the second insulating film has a laminated structure of a silicon oxide film and a silicon nitride film. Preferably, a part of the first insulating film between the drain or source region and the floating gate is formed thinner than other parts. Further preferably, the second insulating film includes a ferroelectric film.
【００１０】本発明の電界効果型トランジスタは、第１
導電型の半導体層の一主面に形成されている第２導電型
のドレイン領域及びソース領域と、上記半導体層の一主
面上に形成されている第１の絶縁膜と、上記半導体層の
上記ドレイン領域と上記ソース領域との間におけるチャ
ネル領域上の上記第１の絶縁膜上に形成されているゲー
ト電極と、上記ゲート電極の上記ドレイン領域側又は上
記ソース領域側の側面に形成されている第２の絶縁膜
と、上記ドレイン領域又は上記ソース領域上の上記第１
の絶縁膜上に上記第２の絶縁膜に接して形成されている
フローティングゲートとを有しており、上記フローティ
ングゲートに蓄積される電荷に応じて、上記フローティ
ングゲートの下方に位置する上記チャネル領域の上記ド
レイン領域又は上記ソース領域に隣接する領域に反転層
が形成され、あるいは、上記フローティングゲートの下
方に位置する上記ドレイン領域又は上記ソース領域の一
部の実効的不純物濃度が相殺され、これにより電界効果
型トランジスタの実効的なチャネル長を変化させること
ができる。従って、トランジスタの実効的なチャネル長
の変化に応じてトランジスタの閾値を変化させることが
でき、待機時の閾値を動作時よりも高くすることで、半
導体装置の待機時における消費電力を低減することが可
能となっている。さらに、主電源を切っても上記の電荷
蓄積層に蓄積される電荷に変化が無い限りトランジスタ
の実効的なチャネル長の変化は無いため、トランジスタ
が待機時または動作時のどちらであったのかを記憶する
ことができる。The field effect transistor according to the present invention has a first
A drain region and a source region of the second conductivity type formed on one main surface of the semiconductor layer of the conductivity type, a first insulating film formed on one main surface of the semiconductor layer, A gate electrode formed on the first insulating film on a channel region between the drain region and the source region; and a gate electrode formed on a side surface of the gate electrode on the drain region side or the source region side. A second insulating film, and the first region on the drain region or the source region.
A floating gate formed in contact with the second insulating film on the insulating film, and the channel region located below the floating gate in accordance with electric charges accumulated in the floating gate. An inversion layer is formed in a region adjacent to the drain region or the source region, or an effective impurity concentration of a part of the drain region or the source region located below the floating gate is offset, whereby The effective channel length of the field effect transistor can be changed. Therefore, the threshold value of the transistor can be changed in accordance with a change in the effective channel length of the transistor, and the power consumption of the semiconductor device in the standby state can be reduced by setting the threshold value in the standby state higher than that in the operation state. Is possible. Furthermore, even if the main power supply is turned off, there is no change in the effective channel length of the transistor unless there is a change in the charge stored in the charge storage layer. Can be memorized.
【００１１】[0011]
【発明の実施の形態】以下に、本発明の半導体装置の実
施の形態について、図面を参照して下記に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the semiconductor device according to the present invention will be described below with reference to the drawings.
【００１２】第１実施形態 図１（ａ）は本実施形態に係るｎチャネル型ＭＯＳＦＥ
Ｔを有する半導体装置の平面図であり、図１（ｂ）は図
１（ａ）中のＸ−Ｘ’における断面図である。ＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法などの素子分離技
術により形成された素子分離絶縁膜ＩＳＯで分離された
ｐ型半導体基板１０の活性領域（チャネル形成領域）上
に、例えば酸化シリコンからなるゲート絶縁膜２０が形
成されており、その上層に、例えばポリシリコンからな
るゲート電極Ｇ（３０ａ）が形成されている。ゲート電
極３０ａの側面は、例えば酸化シリコン膜２１、窒化シ
リコン膜２２ａ、酸化シリコン膜２３からなる積層絶縁
膜である中間絶縁膜２４に被覆されている。さらに、中
間絶縁膜２４の外周部分であって、厚膜化されたゲート
絶縁膜２０ｂの上層に、例えばポリシリコンなどからな
るフローティングゲートＦＧ（３１ａ）が形成されてい
る。また、フローティングゲートＦＧ（３１ａ）の両側
部の半導体基板１０中には、例えばｎ型不純物を含有す
るソース・ドレイン拡散層ＳＤ（１１）が形成されてい
る。 First Embodiment FIG. 1A shows an n-channel MOSFET according to this embodiment .
FIG. 1B is a plan view of a semiconductor device having T, and FIG. 1B is a cross-sectional view taken along line XX ′ in FIG. LOCO
A gate insulating film made of, for example, silicon oxide is formed on an active region (channel forming region) of the p-type semiconductor substrate 10 separated by an element isolation insulating film ISO formed by an element isolation technique such as an S (Local Oxidation of Silicon) method. 20 are formed, and a gate electrode G (30a) made of, for example, polysilicon is formed thereon. The side surface of the gate electrode 30a is covered with an intermediate insulating film 24 which is a laminated insulating film including, for example, a silicon oxide film 21, a silicon nitride film 22a, and a silicon oxide film 23. Further, a floating gate FG (31a) made of, for example, polysilicon or the like is formed on the outer peripheral portion of the intermediate insulating film 24 and above the thickened gate insulating film 20b. In the semiconductor substrate 10 on both sides of the floating gate FG (31a), for example, source / drain diffusion layers SD (11) containing an n-type impurity are formed.
【００１３】以上のように、ゲート電極Ｇ（３０ａ）の
ソース・ドレイン拡散層ＳＤ（１１）側の両側面におい
て、１対の電荷蓄積層（フローティングゲートＦＧ）が
形成されており、この１対の電荷蓄積層が互いに接続さ
れている構成となっている。ここで、ソース・ドレイン
拡散層ＳＤ（１１）とフローティングゲートＦＧ（３１
ａ）の重なり領域近傍においては、ファウラー・ノルド
ハイム（ＦＮ）トンネリングによるキャリア注入を可能
とするように薄膜化されたトンネル絶縁膜２０ｃが形成
され、キャリア注入領域Ｉとなっている。As described above, a pair of charge storage layers (floating gates FG) are formed on both sides of the gate electrode G (30a) on the side of the source / drain diffusion layers SD (11). Are connected to each other. Here, the source / drain diffusion layer SD (11) and the floating gate FG (31)
In the vicinity of the overlapping region of a), a tunnel insulating film 20c thinned to enable carrier injection by Fowler-Nordheim (FN) tunneling is formed, which is a carrier injection region I.
【００１４】上記のＭＯＳＦＥＴは、ゲート電極３０ａ
に正電圧を印加することによりｐ型半導体基板１０のチ
ャネル形成領域にｎ型の反転層を誘起し、誘起された反
転層がチャネルとなり、電流はドレイン拡散層からソー
ス拡散層へと流れることが可能となるものである。ここ
で、図２（ａ）に示すように、初期状態では、フローテ
ィングゲート３１ａに電荷が注入されておらず、トラン
ジスタのチャネル長はソース・ドレイン拡散層１１間の
距離Ｌａとなる。一方、ゲート電極３０ａおよびソース
拡散層１１に０Ｖ、ドレイン拡散層１１にソース・ドレ
イン耐圧未満の正電圧を印加することで、ＦＮトンネル
電流により、キャリア注入領域Ｉを介してフローティン
グゲート３１ａにホールが注入され、ポリシリコン層と
酸化膜との界面、窒化膜と酸化膜との界面、あるいは、
窒化膜中などに存在する電荷トラップ準位に捕獲され
る。この結果、図２（ｂ）に示すように、フローティン
グゲート３１ａと中間絶縁膜２４を含む電荷蓄積層が正
電位となり、その下部領域におけるチャネル形成領域に
チャネルの一部となる反転層１２が形成される。これに
よりトランジスタの実効的なチャネル長が反転層１２間
の距離Ｌｂとなり、初期状態のソース・ドレイン拡散層
１１間の距離Ｌａよりもチャネル長を狭く設定すること
ができる。The above MOSFET has a gate electrode 30a.
By applying a positive voltage to the p-type semiconductor substrate 10, an n-type inversion layer is induced in the channel formation region of the p-type semiconductor substrate 10, and the induced inversion layer becomes a channel, so that current flows from the drain diffusion layer to the source diffusion layer. It is possible. Here, as shown in FIG. 2A, in the initial state, no charge is injected into the floating gate 31a, and the channel length of the transistor is the distance La between the source / drain diffusion layers 11. On the other hand, by applying 0 V to the gate electrode 30a and the source diffusion layer 11 and applying a positive voltage less than the source / drain withstand voltage to the drain diffusion layer 11, holes are formed in the floating gate 31a via the carrier injection region I by the FN tunnel current. Implanted, the interface between the polysilicon layer and the oxide film, the interface between the nitride film and the oxide film, or
The charge is trapped by a charge trap level existing in a nitride film or the like. As a result, as shown in FIG. 2B, the charge storage layer including the floating gate 31a and the intermediate insulating film 24 has a positive potential, and the inversion layer 12 which becomes a part of the channel is formed in the channel formation region below the charge storage layer. Is done. As a result, the effective channel length of the transistor becomes the distance Lb between the inversion layers 12, and the channel length can be set smaller than the distance La between the source / drain diffusion layers 11 in the initial state.
【００１５】上記のように正電位となったフローティン
グゲート３１ａと中間絶縁膜２４を含む電荷蓄積層をゼ
ロ電位に戻すには、ソース・ドレイン拡散層１１をとも
に０Ｖとし、ゲート電極３０ａに正電圧を印加する。こ
れにより、ＦＮトンネル電流により、キャリア注入領域
Ｉを介してフローティングゲート３１ａに電子が注入さ
れ、各電荷トラップ準位に捕獲されていたホールと再結
合し、電荷が消滅して初期状態のゼロ電位となる。To return the positive potential of the floating gate 31a and the charge storage layer including the intermediate insulating film 24 to zero potential, both the source / drain diffusion layers 11 are set to 0V and the positive voltage is applied to the gate electrode 30a. Is applied. As a result, electrons are injected into the floating gate 31a through the carrier injection region I by the FN tunnel current, and recombine with holes trapped in each charge trap level, the charge disappears and the zero potential in the initial state is lost. Becomes
【００１６】上記のトランジスタは、トランジスタの実
効的なチャネル長の変化に応じてトランジスタの閾値を
変化させることができ、トランジスタの動作時のチャネ
ル長を短く、即ち閾値を低く設定し、待機時のチャネル
長を長く、即ち閾値を高く設定することで、動作時のト
ランジスタの駆動能力を損なうことなく、待機時におけ
る消費電力を低減することが可能となっている。さら
に、主電源を切っても上記の電荷蓄積層に蓄積される電
荷に変化が無い限りトランジスタの実効的なチャネル長
の変化は無いため、半導体装置の電源を切った後にもト
ランジスタが待機時または動作時のどちらであったのか
を記憶することができる。In the above-described transistor, the threshold value of the transistor can be changed in accordance with the change in the effective channel length of the transistor. By setting the channel length to be long, that is, setting the threshold value high, it is possible to reduce the power consumption during standby without impairing the driving capability of the transistor during operation. Further, even if the main power supply is turned off, there is no change in the effective channel length of the transistor unless there is a change in the charge stored in the charge storage layer. It is possible to memorize which was during operation.
【００１７】次に、上記の半導体装置の製造方法につい
て説明する。まず、図３（ａ）に示すように、例えばｐ
型シリコン半導体基板１０の不図示の領域において素子
分離絶縁膜（不図示）を形成した後、素子分離絶縁膜に
より分離されたｐ型半導体基板１０の活性領域上に、例
えば熱酸化法により酸化シリコンのゲート絶縁膜２０を
形成する。次に、ゲート絶縁膜２０の上層に例えばＣＶ
Ｄ（Chemical Vapor Deposition）法によりポリシリコ
ンを堆積させ、ゲート電極用層３０を形成する。Next, a method of manufacturing the above semiconductor device will be described. First, as shown in FIG.
After an element isolation insulating film (not shown) is formed in a region (not shown) of the p-type silicon semiconductor substrate 10, silicon oxide is formed on the active region of the p-type semiconductor substrate 10 separated by the element isolation insulating film by, for example, a thermal oxidation method. Of the gate insulating film 20 is formed. Next, for example, CV is formed on the gate insulating film 20.
Polysilicon is deposited by a D (Chemical Vapor Deposition) method to form a gate electrode layer 30.
【００１８】次に、図３（ｂ）に示すように、フォトリ
ソグラフィー工程によりゲート電極のパターンのレジス
ト膜（不図示）を形成し、反応性イオンエッチング（以
下ＲＩＥ（Reactive Ion Etching）ともいう）などのエ
ッチングを施して、ゲート電極３０ａを形成する。Next, as shown in FIG. 3B, a resist film (not shown) having a pattern of a gate electrode is formed by a photolithography process, and is subjected to reactive ion etching (hereinafter also referred to as RIE (Reactive Ion Etching)). Etching is performed to form the gate electrode 30a.
【００１９】次に、図３（ｃ）に示すように、例えば熱
酸化法によりゲート電極３０ａの表面（側面および上
面）を酸化して酸化シリコン膜２１を形成する。このと
き、ゲート電極３０ａ下部を除く領域のゲート絶縁膜
は、若干厚膜化したゲート絶縁膜２０ａとなる。Next, as shown in FIG. 3C, the surface (side surface and upper surface) of the gate electrode 30a is oxidized by, for example, a thermal oxidation method to form a silicon oxide film 21. At this time, the gate insulating film in the region excluding the lower portion of the gate electrode 30a becomes the gate insulating film 20a which is slightly thicker.
【００２０】次に、図４（ｄ）に示すように、例えばＣ
ＶＤ法により上記の酸化シリコン膜２１を被覆して全面
に窒化シリコン膜２２を堆積させる。次に、図４（ｅ）
に示すように、酸化シリコンに対して窒化シリコンを選
択的にエッチングするＲＩＥなどのエッチングによりエ
ッチバックして、ゲート電極３０ａの側壁部の窒化シリ
コン膜２２ａを残して、他の部分の窒化シリコン膜２２
を除去する。Next, as shown in FIG.
The silicon oxide film 21 is covered by the VD method, and a silicon nitride film 22 is deposited on the entire surface. Next, FIG.
As shown in FIG. 3E, the silicon nitride film is etched back by etching such as RIE for selectively etching silicon nitride with respect to silicon oxide, leaving the silicon nitride film 22a on the side wall of the gate electrode 30a and other portions of the silicon nitride film. 22
Is removed.
【００２１】次に、図４（ｆ）に示すように、フォトリ
ソグラフィー工程により、キャリア注入領域Ｉを開口す
るパターンの不図示のレジスト膜を形成して、ＲＩＥな
どのエッチングを施し、キャリア注入領域Ｉのゲート絶
縁膜２０ａを除去する。Next, as shown in FIG. 4F, a resist film (not shown) having a pattern for opening the carrier injection region I is formed by a photolithography process, and is etched by RIE or the like. The I gate insulating film 20a is removed.
【００２２】次に、図５（ｇ）に示すように、例えば熱
酸化法により窒化シリコン膜２２ａの表面を酸化して酸
化シリコン膜２３を形成する。この結果、酸化シリコン
膜２１、窒化シリコン膜２２ａおよび酸化シリコン膜２
３の積層絶縁膜である中間絶縁膜２４が形成される。ま
たこのとき、ゲート電極３０ａの下部領域を除く領域の
ゲート絶縁膜２０ａがさらに厚膜化したゲート絶縁膜２
０ｂとなるとともに、キャリア注入領域Ｉにおいて、Ｆ
Ｎトンネル電流を通過させることができる膜厚のトンネ
ル絶縁膜２０ｃが形成される。Next, as shown in FIG. 5G, the surface of the silicon nitride film 22a is oxidized by, for example, a thermal oxidation method to form a silicon oxide film 23. As a result, the silicon oxide film 21, the silicon nitride film 22a and the silicon oxide film 2
An intermediate insulating film 24, which is a third laminated insulating film, is formed. At this time, the gate insulating film 20a in a region other than the lower region of the gate electrode 30a is further thickened.
0b, and in the carrier injection region I, F
Tunnel insulating film 20c having a thickness capable of passing N tunnel current is formed.
【００２３】次に、図５（ｈ）に示すように、例えばＣ
ＶＤ法により中間絶縁膜２４を被覆して全面にポリシリ
コンを堆積させ、フローティングゲート用層３１を形成
する。Next, as shown in FIG.
The intermediate insulating film 24 is covered by the VD method, and polysilicon is deposited on the entire surface to form a floating gate layer 31.
【００２４】次に、図６（ｉ）に示すように、酸化シリ
コンに対してポリシリコンを選択的にエッチングするＲ
ＩＥなどのエッチングによりエッチバックして、ゲート
電極３０ａの側壁部のポリシリコン膜を残して、他の部
分のポリシリコン膜を除去し、フローティングゲート３
１ａを形成する。このとき、フローティングゲート３１
ａの一部が、キャリア注入領域Ｉにかかるように残しな
がら形成する。Next, as shown in FIG. 6I, R which selectively etches polysilicon with respect to silicon oxide is used.
Etching back by etching such as IE, leaving the polysilicon film on the side wall of the gate electrode 30a, removing the polysilicon film in other parts, and removing the floating gate 3
1a is formed. At this time, the floating gate 31
a is formed while leaving a part of it over the carrier injection region I.
【００２５】次に、ゲート電極３０ａおよびフローティ
ングゲート３１ａをマスクとして、リンあるいは砒素な
どのｎ型不純物Ｄ１をイオン注入し、拡散炉などによる
加熱処理で上記不純物を活性化および拡散させ、ソース
・ドレイン拡散層１１を形成する。以上で、図１に示す
構造の半導体装置を形成することができる。Next, using the gate electrode 30a and the floating gate 31a as a mask, an n-type impurity D1 such as phosphorus or arsenic is ion-implanted, and the impurity is activated and diffused by a heat treatment in a diffusion furnace or the like. The diffusion layer 11 is formed. Thus, the semiconductor device having the structure shown in FIG. 1 can be formed.
【００２６】上記の本実施形態の半導体装置の製造方法
によれば、トランジスタの実効的なチャネル長の変化に
応じてトランジスタの閾値を変化させることができ、ト
ランジスタの動作時のチャネル長を短く、即ち閾値を低
く設定し、待機時のチャネル長を長く、即ち閾値を高く
設定することで、動作時のトランジスタの駆動能力を損
なうことなく、待機時における消費電力を低減すること
が可能で、さらに、半導体装置の電源を切った後にもト
ランジスタが待機時または動作時のどちらであったのか
を記憶することができるトランジスタを有する半導体装
置を製造することができる。According to the method of manufacturing the semiconductor device of the present embodiment, the threshold value of the transistor can be changed according to the change of the effective channel length of the transistor. That is, by setting the threshold value low and increasing the channel length during standby, that is, by setting the threshold value high, it is possible to reduce power consumption during standby without impairing the driving capability of the transistor during operation. In addition, a semiconductor device having a transistor that can store whether the transistor is in a standby state or an operation state even after the power of the semiconductor device is turned off can be manufactured.
【００２７】上記の実施形態においては、ｎチャネル型
トランジスタについて説明しているが、ｐチャネル型ト
ランジスタにも適用することができる。この場合には、
例えば、電子を注入して電荷蓄積層を負電位にして、電
荷蓄積層下部のチャネル形成領域にｐ型反転層を形成
し、ホールを注入することで再結合し、ゼロ電位に戻す
ことができる。In the above embodiment, an n-channel transistor has been described, but the present invention can be applied to a p-channel transistor. In this case,
For example, electrons can be injected to make the charge storage layer a negative potential, a p-type inversion layer can be formed in the channel formation region below the charge storage layer, and holes can be injected to recombine and return to zero potential. .
【００２８】（実施例１）図７（ａ）は、第１実施形態
に係るｎチャネル型トランジスタにおいて、ソース・ド
レイン拡散層間に０．１Ｖの電圧を印加した場合のシミ
ュレーションによる線型特性を示すグラフであり、縦軸
はドレイン電流、横軸がゲート電極印加電圧である。図
中、「ＯＮ」は電荷蓄積層に電荷（ホール）を蓄積し
て、電荷蓄積層下部のチャネル形成領域に反転層を形成
した場合で、トランジスタの動作時に設定され、「ＯＦ
Ｆ」は電荷蓄積層をゼロ電位として、電荷蓄積層下部の
チャネル形成領域に反転層を形成していない場合で、ト
ランジスタの待機時に設定される。この図に示すよう
に、ＯＮ状態とＯＦＦ状態ではトランジスタの閾値が異
なっており、ＯＮ状態の方が閾値が低く、実効的チャネ
ル長がＯＦＦ状態よりも短くなっており、動作時（ＯＮ
状態）のトランジスタの駆動能力を高く保つことができ
る。(Example 1) FIG. 7A is a graph showing linear characteristics obtained by simulation when a voltage of 0.1 V is applied between the source / drain diffusion layers in the n-channel transistor according to the first embodiment. Where the vertical axis is the drain current and the horizontal axis is the gate electrode applied voltage. In the figure, “ON” indicates that charges (holes) are accumulated in the charge accumulation layer and an inversion layer is formed in the channel formation region below the charge accumulation layer.
"F" indicates that the charge storage layer is at zero potential and no inversion layer is formed in the channel formation region below the charge storage layer, and is set when the transistor is on standby. As shown in this figure, the threshold value of the transistor is different between the ON state and the OFF state, the threshold value is lower in the ON state, and the effective channel length is shorter than that in the OFF state.
State), the driving capability of the transistor can be kept high.
【００２９】また、図７（ｂ）は上記のトランジスタに
おいて、ソース・ドレイン拡散層間に０．１Ｖの電圧を
印加した場合のシミュレーションによる弱反転特性を示
すグラフであり、縦軸はドレイン電流の対数値、横軸が
ゲート電極印加電圧である。この図に示すように、弱反
転状態での漏れ電流がＯＦＦ状態ではＯＮ状態よりも低
減され、サブスレッショルド係数（弱反転領域でドレイ
ン電流が１桁変化するのに要するゲート電圧）も大きく
なっており、待機時（ＯＦＦ状態）での消費電力を低減
することができる。FIG. 7B is a graph showing a weak inversion characteristic by a simulation when a voltage of 0.1 V is applied between the source / drain diffusion layers in the above-mentioned transistor, and the vertical axis represents the drain current vs. drain current. The numerical value and the horizontal axis represent the gate electrode applied voltage. As shown in this figure, the leakage current in the weak inversion state is lower in the OFF state than in the ON state, and the subthreshold coefficient (the gate voltage required for the drain current to change by one digit in the weak inversion area) also increases. Thus, power consumption during standby (OFF state) can be reduced.
【００３０】（実施例２）図８は、第１実施形態に係る
ｎチャネル型トランジスタにおいて、ゲート電圧に０
Ｖ、ソース拡散層に０Ｖ、ドレイン拡散層に０．１Ｖの
電圧を印加した場合のシミュレーションによる空乏層分
布を示す図であり、図８（ａ）はＯＦＦ状態（電荷蓄積
層をゼロ電位として、電荷蓄積層下部のチャネル形成領
域に反転層を形成していない状態）、図８（ｂ）はＯＮ
状態（電荷蓄積層に電荷（ホール）を蓄積して、電荷蓄
積層下部のチャネル形成領域に反転層を形成した状態）
をそれぞれ示す。この図に示すように、ｐｎ接合面と空
乏層端面がそれぞれ図に示す位置となり、図中、ＯＮ状
態でのチャネル形成領域近傍（図中楕円で囲んだ領域）
において、電荷蓄積層の電荷により電子濃度が上がっ
て、空乏化しなくなった領域が存在し、この深さは約
０．０５μｍ程度であった。(Example 2) FIG. 8 shows that the n-channel transistor according to the first embodiment has a gate voltage of 0%.
FIG. 8A is a diagram showing a depletion layer distribution by simulation when a voltage of V, 0 V to the source diffusion layer, and 0.1 V to the drain diffusion layer are applied. FIG. FIG. 8B shows the state where the inversion layer is not formed in the channel formation region below the charge storage layer.
State (state where charges (holes) are stored in the charge storage layer and an inversion layer is formed in the channel formation region below the charge storage layer)
Are respectively shown. As shown in this figure, the pn junction surface and the end face of the depletion layer are respectively at the positions shown in the figure. In the figure, the vicinity of the channel forming region in the ON state (the area surrounded by the ellipse in the figure)
In the above, there was a region in which the electron concentration increased due to the charge in the charge storage layer and the region was not depleted, and the depth was about 0.05 μm.
【００３１】（実施例３）図９は、第１実施形態に係る
ｎチャネル型トランジスタにおいて、ゲート電圧に０
Ｖ、ソース拡散層に０Ｖ、ドレイン拡散層に０．１Ｖの
電圧を印加した場合のシミュレーションによるキャリア
濃度分布を示す図であり、図９（ａ）はＯＦＦ状態（電
荷蓄積層をゼロ電位として、電荷蓄積層下部のチャネル
形成領域に反転層を形成していない状態）、図９（ｂ）
はＯＮ状態（電荷蓄積層に電荷（ホール）を蓄積して、
電荷蓄積層下部のチャネル形成領域に反転層を形成した
状態）をそれぞれ示す。キャリア濃度分布を示す２本の
等濃度線が、それぞれｐｎ接合面とともに示されてい
る。図中、ＯＮ状態でのチャネル形成領域近傍におい
て、電荷蓄積層の電荷により電子濃度が上がり、２本の
等濃度線がＯＦＦ状態よりも水平方向に曲がって延びて
いることを示している。この等濃度線の曲がった位置の
深さ（電子濃度の高まった深さ）は約０．０５μｍ程度
であった。(Embodiment 3) FIG. 9 shows that an n-channel transistor according to the first embodiment has a gate voltage of 0%.
FIG. 9A is a diagram showing a carrier concentration distribution by simulation when a voltage of V, 0 V to the source diffusion layer, and 0.1 V to the drain diffusion layer are applied. FIG. FIG. 9B shows a state in which the inversion layer is not formed in the channel formation region below the charge storage layer.
Is in the ON state (accumulates charges (holes) in the charge storage layer,
(A state in which an inversion layer is formed in a channel formation region below the charge storage layer). Two isoconcentration lines showing the carrier concentration distribution are shown together with the pn junction surfaces. In the drawing, it is shown that in the vicinity of the channel formation region in the ON state, the electron density increases due to the charge in the charge storage layer, and the two isoconcentration lines are bent more horizontally than in the OFF state. The depth of the bent position of this isoconcentration line (the depth at which the electron concentration was increased) was about 0.05 μm.
【００３２】第２実施形態 図１０（ａ）は本実施形態に係るｎチャネル型ＭＯＳＦ
ＥＴを有する半導体装置の平面図であり、図１０（ｂ）
は図１０（ａ）中のＸ−Ｘ’における断面図である。第
１実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半
導体装置と実質的に同様であるが、１対のフローティン
グゲートがゲート電極Ｇ（３０ａ）のソース・ドレイン
拡散層ＳＤ（１１）側の両側面において分離して形成さ
れている、即ち、ゲート電極Ｇ（３０ａ）のソース・ド
レイン拡散層ＳＤ（１１）側の両側面において１対の電
荷蓄積層が形成されており、この１対の電荷蓄積層が互
いに絶縁された構成となっている。ここで、１対のフロ
ーティングゲートＦＧ（３１ａ）のそれぞれにおいて、
ソース・ドレイン拡散層ＳＤ（１１）とフローティング
ゲートＦＧ（３１ａ）の重なり領域近傍に、ＦＮトンネ
リングによるキャリア注入を可能とするように薄膜化さ
れたトンネル絶縁膜２０ｃが形成されたキャリア注入領
域Ｉが形成されている。 Second Embodiment FIG. 10A shows an n-channel type MOSF according to this embodiment .
FIG. 10B is a plan view of the semiconductor device having the ET, and FIG.
FIG. 11 is a sectional view taken along line XX ′ in FIG. This is substantially the same as the semiconductor device having the n-channel MOSFET according to the first embodiment, except that a pair of floating gates are formed on both sides of the gate electrode G (30a) on the side of the source / drain diffusion layer SD (11). A pair of charge storage layers are formed separately on both sides of the gate electrode G (30a) on the source / drain diffusion layer SD (11) side, and the pair of charge storage layers is formed. Are insulated from each other. Here, in each of the pair of floating gates FG (31a),
In the vicinity of the overlapping region of the source / drain diffusion layer SD (11) and the floating gate FG (31a), a carrier injection region I in which a tunnel insulating film 20c thinned to enable carrier injection by FN tunneling is formed. Is formed.
【００３３】上記のＭＯＳＦＥＴは、第１実施形態と同
様、ゲート電極３０ａに正電圧を印加することによりｐ
型半導体基板１０のチャネル形成領域にｎ型の反転層を
誘起し、誘起された反転層がチャネルとなり、電流はド
レイン拡散層からソース拡散層へと流れることが可能と
なるものである。ここで、本実施形態に半導体装置は、
１対のフローティングゲートＦＧ（３１ａ）のそれぞれ
に電荷を蓄積することが可能となっており、各フローテ
ィングゲートＦＧ（３１ａ）の電荷蓄積状態に応じた以
下の４状態をとることが可能となっている。図１１
（ａ）に示すように、初期状態では、１対のフローティ
ングゲート３１ａのどちらにも電荷が注入されておら
ず、トランジスタのチャネル長はソース・ドレイン拡散
層１１間の距離Ｌａとなる。１対のフローティングゲー
ト３１ａの内の一方に電荷が注入された場合には、図１
１（ｂ）あるいは図１１（ｃ）に示す状態となる。即
ち、１対のフローティングゲート３１ａの内の一方の下
部領域に反転層１２が形成され、トランジスタの実効的
なチャネル長が一方のソース・ドレイン拡散層１１と反
転層１２間の距離Ｌｂあるいは距離Ｌｃとなり、初期状
態のソース・ドレイン拡散層１１間の距離Ｌａよりもチ
ャネル長を狭く設定することができる。さらに、１対の
フローティングゲート３１ａの内の両方に電荷が注入さ
れた場合には、図１１（ｄ）に示す状態となる。即ち、
１対のフローティングゲート３１ａの両方の下部領域に
反転層１２が形成され、トランジスタの実効的なチャネ
ル長が反転層１２間の距離Ｌｄとなり、実効的チャネル
長をさらに狭く設定することができる。As in the first embodiment, by applying a positive voltage to the gate electrode 30a,
An n-type inversion layer is induced in the channel formation region of the type semiconductor substrate 10, and the induced inversion layer becomes a channel, so that current can flow from the drain diffusion layer to the source diffusion layer. Here, the semiconductor device according to the present embodiment includes:
Electric charges can be stored in each of the pair of floating gates FG (31a), and the following four states according to the electric charge storage state of each floating gate FG (31a) can be taken. I have. FIG.
As shown in (a), in the initial state, no electric charge is injected into either of the pair of floating gates 31a, and the channel length of the transistor is the distance La between the source / drain diffusion layers 11. When electric charge is injected into one of the pair of floating gates 31a, FIG.
1 (b) or the state shown in FIG. 11 (c). That is, the inversion layer 12 is formed in one lower region of the pair of floating gates 31a, and the effective channel length of the transistor is determined by the distance Lb or the distance Lc between the one source / drain diffusion layer 11 and the inversion layer 12. The channel length can be set smaller than the distance La between the source / drain diffusion layers 11 in the initial state. Further, when charge is injected into both of the pair of floating gates 31a, the state shown in FIG. That is,
The inversion layer 12 is formed in both lower regions of the pair of floating gates 31a, and the effective channel length of the transistor is the distance Ld between the inversion layers 12, so that the effective channel length can be set even smaller.
【００３４】上記のトランジスタは、トランジスタの実
効的なチャネル長の変化に応じてトランジスタの閾値を
変化させることができ、トランジスタの動作時のチャネ
ル長を短く、即ち閾値を低く設定し、待機時のチャネル
長を長く、即ち閾値を高く設定することで、動作時のト
ランジスタの駆動能力を損なうことなく、待機時におけ
る消費電力を低減することが可能となっている。さら
に、主電源を切っても上記の電荷蓄積層に蓄積される電
荷に変化が無い限りトランジスタの実効的なチャネル長
の変化は無いため、半導体装置の電源を切った後にもト
ランジスタが待機時または動作時のどちらであったのか
を記憶することができる。In the above-described transistor, the threshold value of the transistor can be changed in accordance with the change in the effective channel length of the transistor. By setting the channel length to be long, that is, setting the threshold value high, it is possible to reduce the power consumption during standby without impairing the driving capability of the transistor during operation. Further, even if the main power supply is turned off, there is no change in the effective channel length of the transistor unless there is a change in the charge stored in the charge storage layer. It is possible to memorize which was during operation.
【００３５】第３実施形態 図１２（ａ）は本実施形態に係るｎチャネル型ＭＯＳＦ
ＥＴを有する半導体装置の平面図であり、図１２（ｂ）
は図１２（ａ）中のＸ−Ｘ’における断面図である。第
１実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半
導体装置と実質的に同様であるが、トンネル絶縁膜が形
成されたキャリア注入領域となる領域が形成されておら
ず、電荷の注入をＦＮトンネル電流ではなく、ドレイン
・アバランシェ注入により行う構成となっている。ま
た、フローティングゲート３０ａの下部領域には、ソー
ス・ドレイン拡散層１１よりもｎ型不純物を低濃度に含
有するＬＤＤ（Lightly Doped Drain ）拡散層１３が形
成されている。 Third Embodiment FIG. 12A shows an n-channel type MOSF according to this embodiment .
FIG. 12B is a plan view of the semiconductor device having the ET, and FIG.
FIG. 13 is a sectional view taken along line XX ′ in FIG. The semiconductor device is substantially the same as the semiconductor device having the n-channel MOSFET according to the first embodiment, except that a region serving as a carrier injection region in which a tunnel insulating film is formed is not formed, and charge injection is performed using an FN tunnel current. Instead, it is performed by drain / avalanche injection. An LDD (Lightly Doped Drain) diffusion layer 13 containing an n-type impurity at a lower concentration than the source / drain diffusion layer 11 is formed in a lower region of the floating gate 30a.
【００３６】上記のＭＯＳＦＥＴは、第１実施形態と同
様、ゲート電極３０ａに正電圧を印加することによりｐ
型半導体基板１０のチャネル形成領域にｎ型の反転層を
誘起し、誘起された反転層がチャネルとなり、電流はド
レイン拡散層からソース拡散層へと流れることが可能と
なるものである。ここで、図１３（ａ）に示すように、
初期状態では、フローティングゲート３１ａに電荷が注
入されておらず、トランジスタのチャネル長はソース・
ドレインの一部であるＬＤＤ拡散層１３間の距離Ｌａと
なる。In the MOSFET described above, as in the first embodiment, by applying a positive voltage to the gate electrode 30a,
An n-type inversion layer is induced in the channel formation region of the type semiconductor substrate 10, and the induced inversion layer becomes a channel, so that current can flow from the drain diffusion layer to the source diffusion layer. Here, as shown in FIG.
In the initial state, no charge is injected into the floating gate 31a, and the channel length of the transistor is
This is the distance La between the LDD diffusion layers 13 that are part of the drain.
【００３７】一方、ソース拡散層１１に０Ｖ、ゲート電
極３０ａに正電圧を印加し、さらにドレイン拡散層１１
にソース−チャネル形成領域−ドレインで形成される寄
生バイポーラトランジスタの耐圧（ＢＶceo ）以上の電
圧を印加することで、ドレイン・アバランシェ注入によ
り、フローティングゲート３１ａに電子が注入され、ポ
リシリコン層と酸化膜との界面、窒化膜と酸化膜との界
面、あるいは、窒化膜中などに存在する電荷トラップ準
位に注入された電子が捕獲される。本ＭＯＳＦＥＴの動
作について、図１３を参照して説明する。ドレイン・ア
バランシェ注入によりフローティングゲート３０ａに電
子を注入して電荷蓄積層を負電位とした場合に、ＬＤＤ
拡散層１３’の実効的不純物濃度を相殺し、トランジス
タの実効的なチャネル長をソース・ドレイン拡散層１１
間の距離Ｌｂとして、上記距離Ｌａよりも長くすること
ができる。このように、フローティングゲート３０ａの
下部領域はデプレッション型（ノーマリオン型）のトラ
ンジスタとして機能する。On the other hand, 0 V is applied to the source diffusion layer 11 and a positive voltage is applied to the gate electrode 30a.
A voltage higher than the breakdown voltage (BV ceo ) of the parasitic bipolar transistor formed by the source, the channel formation region, and the drain is applied to the floating gate 31a, thereby injecting electrons into the floating gate 31a by drain avalanche injection and oxidizing the polysilicon layer. Electrons injected into a charge trap level existing at the interface with the film, the interface between the nitride film and the oxide film, or in the nitride film are captured. The operation of the present MOSFET will be described with reference to FIG. When electrons are injected into the floating gate 30a by drain / avalanche injection to make the charge storage layer a negative potential, LDD
The effective impurity concentration of the diffusion layer 13 'is offset, and the effective channel length of the transistor is reduced by the source / drain diffusion layer 11'.
The distance Lb between them can be longer than the distance La. Thus, the lower region of the floating gate 30a functions as a depression (normally-on) transistor.
【００３８】上記のように負電位となったフローティン
グゲート３１ａと中間絶縁膜２４を含む電荷蓄積層をゼ
ロ電位に戻すには、電気的に電荷を除去することはでき
ないが、紫外線照射などの手段により電荷を再結合させ
て消去して初期状態のゼロ電位とすることができる。電
荷蓄積層を電気的にはゼロ電位に戻すことができないの
で、一度電荷蓄積層を負電位に設定した後は、再びゼロ
電位に戻す必要が少ない半導体装置に適用することが好
ましい。In order to return the charge storage layer including the floating gate 31a and the intermediate insulating film 24, which have become the negative potential as described above, to the zero potential, the charge cannot be electrically removed. Thus, the charges can be recombined and erased, and the potential can be made zero potential in the initial state. Since the charge storage layer cannot be electrically returned to zero potential, it is preferable to apply the present invention to a semiconductor device in which it is not necessary to return the charge storage layer to zero potential once after setting the charge storage layer to negative potential.
【００３９】上記の本実施形態の半導体装置によれば、
トランジスタの実効的なチャネル長の変化に応じてトラ
ンジスタの閾値を変化させることができ、さらに、半導
体装置の電源を切った後にもトランジスタの閾値がどの
設定であったのか記憶することができる。According to the semiconductor device of the present embodiment,
The threshold value of the transistor can be changed according to the change in the effective channel length of the transistor, and the setting of the threshold value of the transistor can be stored even after the power supply of the semiconductor device is turned off.
【００４０】次に、上記の半導体装置の製造方法につい
て説明する。まず、図１４（ａ）に示すように、例えば
ｐ型シリコン半導体基板１０の不図示の領域において素
子分離絶縁膜（不図示）を形成した後、素子分離絶縁膜
により分離されたｐ型半導体基板１０の活性領域上に、
例えば熱酸化法により酸化シリコンのゲート絶縁膜２０
を形成する。次に、ゲート絶縁膜２０の上層に例えばＣ
ＶＤ法によりポリシリコンを堆積させ、ゲート電極用層
３０を形成する。Next, a method of manufacturing the above semiconductor device will be described. First, as shown in FIG. 14A, for example, after forming an element isolation insulating film (not shown) in a region (not shown) of the p-type silicon semiconductor substrate 10, the p-type semiconductor substrate separated by the element isolation insulating film is formed. On 10 active areas,
For example, a silicon oxide gate insulating film 20 is formed by a thermal oxidation method.
To form Next, for example, C
Polysilicon is deposited by the VD method to form a gate electrode layer 30.
【００４１】次に、図１４（ｂ）に示すように、フォト
リソグラフィー工程によりゲート電極のパターンのレジ
スト膜（不図示）を形成し、ＲＩＥなどのエッチングを
施して、ゲート電極３０ａを形成する。Next, as shown in FIG. 14B, a resist film (not shown) having a pattern of a gate electrode is formed by a photolithography process, and etching such as RIE is performed to form a gate electrode 30a.
【００４２】次に、図１４（ｃ）に示すように、ゲート
電極３０ａをマスクとして、リンあるいは砒素などのｎ
型不純物Ｄ２をイオン注入し、拡散炉などによる加熱処
理で上記不純物を活性化および拡散させ、ＬＤＤ拡散層
１３を形成する。Next, as shown in FIG. 14C, using the gate electrode 30a as a mask, n
The type impurity D2 is ion-implanted, and the impurity is activated and diffused by heat treatment in a diffusion furnace or the like, thereby forming the LDD diffusion layer 13.
【００４３】次に、図１５（ｄ）に示すように、例えば
熱酸化法によりゲート電極３０ａの表面（側面および上
面）を酸化して酸化シリコン膜２１を形成する。このと
き、ゲート電極３０ａ下部を除く領域のゲート絶縁膜
は、若干厚膜化したゲート絶縁膜２０ａとなる。Next, as shown in FIG. 15D, the surface (side surface and upper surface) of the gate electrode 30a is oxidized by, for example, thermal oxidation to form a silicon oxide film 21. At this time, the gate insulating film in the region excluding the lower portion of the gate electrode 30a becomes the gate insulating film 20a which is slightly thicker.
【００４４】次に、図１５（ｅ）に示すように、例えば
ＣＶＤ法により上記の酸化シリコン膜２１を被覆して全
面に窒化シリコン膜２２を堆積させる。次に、図１５
（ｆ）に示すように、酸化シリコンに対して窒化シリコ
ンを選択的にエッチングするＲＩＥなどのエッチングに
よりエッチバックして、ゲート電極３０ａの側壁部の窒
化シリコン膜２２ａを残して、他の部分の窒化シリコン
膜２２を除去する。Next, as shown in FIG. 15E, the silicon oxide film 21 is covered by, for example, a CVD method, and a silicon nitride film 22 is deposited on the entire surface. Next, FIG.
As shown in (f), the silicon nitride film is etched back by etching such as RIE for selectively etching silicon nitride with respect to silicon oxide, leaving the silicon nitride film 22a on the side wall of the gate electrode 30a and other portions. The silicon nitride film 22 is removed.
【００４５】次に、図１６（ｇ）に示すように、例えば
熱酸化法により窒化シリコン膜２２ａの表面を酸化して
酸化シリコン膜２３を形成する。この結果、酸化シリコ
ン膜２１、窒化シリコン膜２２ａおよび酸化シリコン膜
２３の積層絶縁膜である中間絶縁膜２４が形成される。
またこのとき、ゲート電極３０ａの下部領域を除く領域
のゲート絶縁膜２０ａがさらに厚膜化したゲート絶縁膜
２０ｂとなる。Next, as shown in FIG. 16G, the surface of the silicon nitride film 22a is oxidized to form a silicon oxide film 23 by, for example, a thermal oxidation method. As a result, an intermediate insulating film 24 which is a laminated insulating film of the silicon oxide film 21, the silicon nitride film 22a, and the silicon oxide film 23 is formed.
At this time, the gate insulating film 20a in a region other than the lower region of the gate electrode 30a becomes the gate insulating film 20b which is further thickened.
【００４６】次に、図１６（ｈ）に示すように、例えば
ＣＶＤ法により中間絶縁膜２４を被覆して全面にポリシ
リコンを堆積させ、フローティングゲート用層３１を形
成する。Next, as shown in FIG. 16H, a floating gate layer 31 is formed by covering the intermediate insulating film 24 by, for example, the CVD method and depositing polysilicon on the entire surface.
【００４７】次に、図１７（ｉ）に示すように、酸化シ
リコンに対してポリシリコンを選択的にエッチングする
ＲＩＥなどのエッチングによりエッチバックして、ゲー
ト電極３０ａの側壁部のポリシリコン膜を残して、他の
部分のポリシリコン膜を除去し、フローティングゲート
３１ａを形成する。Next, as shown in FIG. 17I, the polysilicon film on the side wall of the gate electrode 30a is etched back by etching such as RIE for selectively etching polysilicon with respect to silicon oxide. The remaining portion of the polysilicon film is removed, and a floating gate 31a is formed.
【００４８】次に、ゲート電極３０ａおよびフローティ
ングゲート３１ａをマスクとして、リンあるいは砒素な
どのｎ型不純物Ｄ３をイオン注入し、拡散炉などによる
加熱処理で上記不純物を活性化および拡散させ、ソース
・ドレイン拡散層１１を形成する。以上で、図１２に示
す構造の半導体装置を形成することができる。Next, using the gate electrode 30a and the floating gate 31a as a mask, an n-type impurity D3 such as phosphorus or arsenic is ion-implanted, and the impurity is activated and diffused by a heat treatment in a diffusion furnace or the like. The diffusion layer 11 is formed. Thus, a semiconductor device having the structure shown in FIG. 12 can be formed.
【００４９】上記の本実施形態の半導体装置の製造方法
によれば、トランジスタの実効的なチャネル長の変化に
応じてトランジスタの閾値を変化させることができ、さ
らに、半導体装置の電源を切った後にもトランジスタの
閾値がどの設定であったのかを記憶することができるト
ランジスタを有する半導体装置を製造することができ
る。According to the method of manufacturing a semiconductor device of the present embodiment, the threshold value of the transistor can be changed according to the change of the effective channel length of the transistor. It is also possible to manufacture a semiconductor device having a transistor capable of storing which setting the threshold value of the transistor is.
【００５０】第４実施形態 図１８（ａ）は本実施形態に係るｎチャネル型ＭＯＳＦ
ＥＴを有する半導体装置の平面図であり、図１８（ｂ）
は図１８（ａ）中のＸ−Ｘ’における断面図である。第
３実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半
導体装置と実質的に同様であるが、ゲート電極３０ａの
側面を被覆する中間絶縁膜が酸化シリコン膜２１の単層
構成となっている。これは、ドレイン・アバランシェ注
入では注入される電子の量が多いために、窒化シリコン
膜との界面の電荷トラップ準位、あるいは、窒化シリコ
ン膜中の電荷トラップ準位がなくとも十分に電荷を蓄積
することができるためである。上記の本実施形態の半導
体装置によれば、第３実施形態と同様、トランジスタの
実効的なチャネル長の変化に応じてトランジスタの閾値
を変化させることができ、さらに、半導体装置の電源を
切った後にもトランジスタの閾値がどの設定であったの
か記憶することができる。 Fourth Embodiment FIG. 18A shows an n-channel type MOSF according to this embodiment .
FIG. 18B is a plan view of a semiconductor device having an ET, and FIG.
FIG. 19 is a sectional view taken along line XX ′ in FIG. Although substantially the same as the semiconductor device having the n-channel MOSFET according to the third embodiment, the intermediate insulating film covering the side surface of the gate electrode 30a has a single-layer structure of the silicon oxide film 21. This is because, due to the large amount of electrons injected during drain / avalanche injection, the charge trap level at the interface with the silicon nitride film, or sufficient charge accumulation even without the charge trap level in the silicon nitride film This is because you can do it. According to the semiconductor device of the present embodiment, similarly to the third embodiment, the threshold value of the transistor can be changed according to the change of the effective channel length of the transistor, and the power of the semiconductor device is turned off. The setting of the threshold value of the transistor can be stored later.
【００５１】次に、上記の半導体装置の製造方法につい
て説明する。まず、図１９（ａ）に示すように、例えば
ｐ型シリコン半導体基板１０の不図示の領域において素
子分離絶縁膜（不図示）を形成した後、素子分離絶縁膜
により分離されたｐ型半導体基板１０の活性領域上に、
例えば熱酸化法により酸化シリコンのゲート絶縁膜２０
を形成する。次に、ゲート絶縁膜２０の上層に例えばＣ
ＶＤ法によりポリシリコンを堆積させ、ゲート電極用層
３０を形成する。Next, a method of manufacturing the above semiconductor device will be described. First, as shown in FIG. 19A, for example, after forming an element isolation insulating film (not shown) in a region (not shown) of the p-type silicon semiconductor substrate 10, the p-type semiconductor substrate separated by the element isolation insulating film is formed. On 10 active areas,
For example, a silicon oxide gate insulating film 20 is formed by a thermal oxidation method.
To form Next, for example, C
Polysilicon is deposited by the VD method to form a gate electrode layer 30.
【００５２】次に、図１９（ｂ）に示すように、フォト
リソグラフィー工程によりゲート電極のパターンのレジ
スト膜（不図示）を形成し、ＲＩＥなどのエッチングを
施して、ゲート電極３０ａを形成する。Next, as shown in FIG. 19B, a resist film (not shown) having a gate electrode pattern is formed by a photolithography process, and etching such as RIE is performed to form a gate electrode 30a.
【００５３】次に、図１９（ｃ）に示すように、ゲート
電極３０ａをマスクとして、リンあるいは砒素などのｎ
型不純物Ｄ２をイオン注入し、拡散炉などによる加熱処
理で上記不純物を活性化および拡散させ、ＬＤＤ拡散層
１３を形成する。Next, as shown in FIG. 19C, using the gate electrode 30a as a mask, n
The type impurity D2 is ion-implanted, and the impurity is activated and diffused by heat treatment in a diffusion furnace or the like, thereby forming the LDD diffusion layer 13.
【００５４】次に、図２０（ｄ）に示すように、例えば
熱酸化法によりゲート電極３０ａの表面（側面および上
面）を酸化して酸化シリコン膜２１を形成する。このと
き、ゲート電極３０ａ下部を除く領域のゲート絶縁膜
は、若干厚膜化したゲート絶縁膜２０ａとなる。Next, as shown in FIG. 20D, the surface (side surface and upper surface) of the gate electrode 30a is oxidized by, for example, a thermal oxidation method to form a silicon oxide film 21. At this time, the gate insulating film in the region excluding the lower portion of the gate electrode 30a becomes the gate insulating film 20a which is slightly thicker.
【００５５】次に、図２０（ｅ）に示すように、例えば
ＣＶＤ法により上記の酸化シリコン膜２１を被覆して全
面にポリシリコンを堆積させ、フローティングゲート用
層３１を形成する。Next, as shown in FIG. 20E, the silicon oxide film 21 is coated by, for example, a CVD method and polysilicon is deposited on the entire surface to form a floating gate layer 31.
【００５６】次に、図２１（ｆ）に示すように、酸化シ
リコンに対してポリシリコンを選択的にエッチングする
ＲＩＥなどのエッチングによりエッチバックして、ゲー
ト電極３０ａの側壁部のポリシリコン膜を残して、他の
部分のポリシリコン膜を除去し、フローティングゲート
３１ａを形成する。Next, as shown in FIG. 21F, the polysilicon film on the side wall of the gate electrode 30a is etched back by etching such as RIE for selectively etching polysilicon with respect to silicon oxide. The remaining portion of the polysilicon film is removed, and a floating gate 31a is formed.
【００５７】次に、図２１（ｇ）に示すように、ゲート
電極３０ａおよびフローティングゲート３１ａをマスク
として、リンあるいは砒素などのｎ型不純物Ｄ３をイオ
ン注入し、拡散炉などによる加熱処理で上記不純物を活
性化および拡散させ、ソース・ドレイン拡散層１１を形
成する。以上で、図１８に示す構造の半導体装置を形成
することができる。Next, as shown in FIG. 21 (g), using the gate electrode 30a and the floating gate 31a as a mask, an n-type impurity D3 such as phosphorus or arsenic is ion-implanted, and the impurity is heated by a diffusion furnace or the like. Are activated and diffused to form a source / drain diffusion layer 11. Thus, a semiconductor device having the structure shown in FIG. 18 can be formed.
【００５８】上記の本実施形態の半導体装置の製造方法
によれば、第３実施形態と同様、トランジスタの実効的
なチャネル長の変化に応じてトランジスタの閾値を変化
させることができ、さらに、半導体装置の電源を切った
後にもトランジスタの閾値がどの設定であったのかを記
憶することができるトランジスタを有する半導体装置を
製造することができる。According to the method of manufacturing a semiconductor device of the present embodiment, as in the third embodiment, the threshold value of the transistor can be changed according to the change in the effective channel length of the transistor. It is possible to manufacture a semiconductor device having a transistor which can store the setting of the threshold value of the transistor even after the power supply of the device is turned off.
【００５９】第５実施形態 図２２（ａ）は本実施形態に係るｎチャネル型ＭＯＳＦ
ＥＴを有する半導体装置の平面図であり、図２２（ｂ）
は図２２（ａ）中のＸ−Ｘ’における断面図である。第
１実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半
導体装置と実質的に同様であるが、ゲート電極３０ａの
側面を被覆する中間絶縁膜２４が、酸化シリコン膜−窒
化シリコン膜−酸化シリコン膜の積層絶縁膜ではなく、
例えばＹ１と呼ばれる化合物群あるいはＰＺＴなどの強
誘電体膜ＦＥ（２５）を含む膜として形成されている構
成である。上記の本実施形態の半導体装置によれば、強
誘電体膜ＦＥ（２５）の分極に従い、トランジスタの実
効的なチャネル長の変化に応じてトランジスタの閾値を
変化させることができる。即ち、強誘電体膜ＦＥ（２
５）の膜中に分極により発生する電荷により、強誘電体
膜ＦＥ（２５）を含む電荷蓄積層の下部領域のチャネル
形成領域の一部に反転層が形成され、トランジスタの実
効的なチャネル長を変化させることができる。さらに、
半導体装置の電源を切った後にもトランジスタの閾値が
どの設定であったのかを記憶することができる。 Fifth Embodiment FIG. 22A shows an n-channel type MOSF according to this embodiment .
FIG. 22B is a plan view of the semiconductor device having the ET, and FIG.
FIG. 23 is a sectional view taken along line XX ′ in FIG. Although substantially the same as the semiconductor device having the n-channel MOSFET according to the first embodiment, the intermediate insulating film 24 covering the side surface of the gate electrode 30a is formed by stacking a silicon oxide film-silicon nitride film-silicon oxide film. Not an insulating film,
For example, the structure is formed as a film including a compound group called Y1 or a ferroelectric film FE (25) such as PZT. According to the semiconductor device of the present embodiment, the threshold value of the transistor can be changed in accordance with the change in the effective channel length of the transistor according to the polarization of the ferroelectric film FE (25). That is, the ferroelectric film FE (2
The inversion layer is formed in a part of the channel formation region below the charge storage layer including the ferroelectric film FE (25) by the electric charge generated by the polarization in the film of 5), and the effective channel length of the transistor is obtained. Can be changed. further,
Even after the power of the semiconductor device is turned off, the setting of the threshold value of the transistor can be stored.
【００６０】本発明の半導体装置は、上記の実施の形態
に限定されない。例えば、ゲート電極はポリシリコンの
単層構成としているが、ポリサイドなどの２層以上の構
成としてもよい。フローティングゲートも多層構成とす
ることができる。中間絶縁膜としては、酸化シリコン膜
−窒化シリコン膜−酸化シリコン膜の積層絶縁膜や、酸
化シリコン膜単層の他、電荷トラップ準位を含有する種
々の絶縁膜を用いることが可能である。本実施形態で
は、ｎチャネル型ＭＯＳＦＥＴについて説明したが、本
発明をｐチャネル型ＭＯＳＦＥＴにも適用できることは
当業者には明らかであろう。その他、本発明の要旨を逸
脱しない範囲で、種々の変更が可能である。The semiconductor device of the present invention is not limited to the above embodiment. For example, the gate electrode has a single-layer structure of polysilicon, but may have a structure of two or more layers such as polycide. The floating gate can also have a multilayer structure. As the intermediate insulating film, a stacked insulating film of a silicon oxide film, a silicon nitride film, and a silicon oxide film, a single layer of a silicon oxide film, and various insulating films containing charge trap levels can be used. In the present embodiment, an n-channel MOSFET has been described, but it will be apparent to those skilled in the art that the present invention can be applied to a p-channel MOSFET. In addition, various changes can be made without departing from the gist of the present invention.
【００６１】[0061]
【発明の効果】本発明の半導体装置によれば、トランジ
スタの実効的なチャネル長の変化に応じてトランジスタ
の閾値を変化させることができ、待機時の閾値を動作時
よりも高くすることで、半導体装置の待機時における消
費電力を低減することが可能となっており、さらに、主
電源を切っても上記の電荷蓄積層に蓄積される電荷に変
化が無い限りトランジスタの実効的なチャネル長の変化
は無いため、トランジスタが待機時または動作時のどち
らであったのかを記憶することができる。According to the semiconductor device of the present invention, the threshold value of the transistor can be changed in accordance with the change in the effective channel length of the transistor. It is possible to reduce power consumption during standby of the semiconductor device, and furthermore, even if the main power supply is turned off, unless the charge stored in the charge storage layer changes, the effective channel length of the transistor does not change. Since there is no change, it is possible to store whether the transistor is in the standby state or the operation state.
【図１】図１（ａ）は第１実施形態に係る半導体装置の
平面図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’に
おける断面図である。FIG. 1A is a plan view of a semiconductor device according to a first embodiment, and FIG. 1B is a cross-sectional view taken along line XX ′ in FIG. 1A.
【図２】図２（ａ）は図１に示す半導体装置において電
荷蓄積層がゼロ電位のときのチャネル長を示す断面図で
あり、図２（ｂ）は電荷蓄積層に電荷が注入されたとき
のチャネル長を示す断面図である。FIG. 2A is a cross-sectional view showing a channel length when the charge storage layer is at zero potential in the semiconductor device shown in FIG. 1, and FIG. 2B is a diagram showing charges injected into the charge storage layer; FIG. 6 is a cross-sectional view illustrating a channel length at the time.
【図３】図３は第１実施形態に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）はゲート電極
用層の形成工程まで、（ｂ）はゲート電極のパターン加
工工程まで、（ｃ）はゲート電極を被覆する酸化シリコ
ン膜の形成工程までを示す。FIGS. 3A and 3B are cross-sectional views illustrating a manufacturing process of the semiconductor device manufacturing method according to the first embodiment. FIG. 3A is a diagram illustrating a process up to a gate electrode layer forming process, and FIG. (C) shows up to the step of forming a silicon oxide film covering the gate electrode.
【図４】図４は図３の続きの工程を示す断面図であり、
（ｄ）は窒化シリコン膜の形成工程まで、（ｅ）は窒化
シリコン膜のエッチバック工程まで、（ｆ）はゲート絶
縁膜のキャリア注入領域の開口工程までを示す。FIG. 4 is a sectional view showing a step subsequent to that of FIG. 3;
(D) shows up to the step of forming the silicon nitride film, (e) shows up to the etch-back step of the silicon nitride film, and (f) shows up to the step of opening the carrier injection region of the gate insulating film.
【図５】図５は図４の続きの工程を示す断面図であり、
（ｇ）は窒化シリコン膜表面の酸化工程まで、（ｈ）は
フローティングゲート用層の形成工程までを示す。FIG. 5 is a sectional view showing a step subsequent to that of FIG. 4;
(G) shows up to the step of oxidizing the surface of the silicon nitride film, and (h) shows up to the step of forming the layer for the floating gate.
【図６】図６は図５の続きの工程を示す断面図であり、
（ｉ）はフローティングゲートの形成工程まで、（ｊ）
はソース・ドレイン拡散層の形成工程までを示す。FIG. 6 is a sectional view showing a step subsequent to that of FIG. 5;
(I) shows the process up to the step of forming the floating gate, (j)
Indicates the steps up to the step of forming the source / drain diffusion layers.
【図７】図７は実施例１に係るトランジスタの（ａ）線
型特性および（ｂ）弱反転特性を示すグラフである。FIG. 7 is a graph showing (a) linear characteristics and (b) weak inversion characteristics of the transistor according to the first embodiment.
【図８】図８は実施例２に係るトランジスタのシミュレ
ーションによる空乏層端面を示す図である。FIG. 8 is a diagram illustrating an end face of a depletion layer obtained by simulation of the transistor according to the second embodiment.
【図９】図９は実施例３に係るトランジスタのシミュレ
ーションによるキャリア濃度分布を示す図である。FIG. 9 is a diagram illustrating a carrier concentration distribution by simulation of the transistor according to the third embodiment.
【図１０】図１０（ａ）は第２実施形態に係る半導体装
置の平面図であり、図１０（ｂ）は図１０（ａ）中のＸ
−Ｘ’における断面図である。FIG. 10A is a plan view of a semiconductor device according to a second embodiment, and FIG. 10B is a plan view of the semiconductor device according to the second embodiment.
It is sectional drawing in -X '.
【図１１】図１１（ａ）は図１０に示す半導体装置にお
いて１対の電荷蓄積層がともにゼロ電位のときのチャネ
ル長を示す断面図であり、図１１（ｂ）および（ｃ）は
１対の電荷蓄積層の一方に電荷が注入されたときのチャ
ネル長を示す断面図であり、図１１（ｄ）は１対の電荷
蓄積層にともに電荷が注入されたときのチャネル長を示
す断面図である。11A is a cross-sectional view showing a channel length when a pair of charge storage layers are both at zero potential in the semiconductor device shown in FIG. 10; FIGS. FIG. 11D is a cross-sectional view illustrating a channel length when a charge is injected into one of the pair of charge storage layers. FIG. 11D is a cross-sectional view illustrating a channel length when a charge is injected into both the pair of charge storage layers. FIG.
【図１２】図１２（ａ）は第３実施形態に係る半導体装
置の平面図であり、図１２（ｂ）は図１２（ａ）中のＸ
−Ｘ’における断面図である。FIG. 12A is a plan view of a semiconductor device according to a third embodiment, and FIG. 12B is a plan view of X in FIG. 12A.
It is sectional drawing in -X '.
【図１３】図１３（ａ）は図１２に示す半導体装置にお
いて電荷蓄積層がゼロ電位のときのチャネル長を示す断
面図であり、図１３（ｂ）は電荷蓄積層に電荷が注入さ
れたときのチャネル長を示す断面図である。13A is a cross-sectional view illustrating a channel length when the charge storage layer is at zero potential in the semiconductor device illustrated in FIG. 12, and FIG. 13B is a diagram illustrating charges injected into the charge storage layer; FIG. 6 is a cross-sectional view illustrating a channel length at the time.
【図１４】図１４は第３実施形態に係る半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）はゲート
電極用層の形成工程まで、（ｂ）はゲート電極のパター
ン加工工程まで、（ｃ）はＬＤＤ拡散層の形成工程まで
を示す。14A and 14B are cross-sectional views illustrating a manufacturing process of a method for manufacturing a semiconductor device according to a third embodiment, in which FIG. 14A is a diagram up to a gate electrode layer forming process, and FIG. (C) shows the steps up to the step of forming the LDD diffusion layer.
【図１５】図１５は図１４の続きの工程を示す断面図で
あり、（ｄ）はゲート電極を被覆する酸化シリコン膜の
形成工程まで、（ｅ）は窒化シリコン膜の形成工程ま
で、（ｆ）は窒化シリコン膜のエッチバック工程までを
示す。FIG. 15 is a cross-sectional view showing a step subsequent to that of FIG. 14, in which (d) shows a step of forming a silicon oxide film covering a gate electrode, (e) shows a step of forming a silicon nitride film, f) shows the process up to the etch-back step of the silicon nitride film.
【図１６】図１６は図１５の続きの工程を示す断面図で
あり、（ｇ）は窒化シリコン膜表面の酸化工程まで、
（ｈ）はフローティングゲート用層の形成工程までを示
す。FIG. 16 is a cross-sectional view showing a step that follows the step shown in FIG. 15;
(H) shows the steps up to the step of forming the floating gate layer.
【図１７】図１７は図１６の続きの工程を示す断面図で
あり、（ｉ）はフローティングゲートの形成工程まで、
（ｊ）はソース・ドレイン拡散層の形成工程までを示
す。FIG. 17 is a cross-sectional view showing a step that follows the step shown in FIG. 16;
(J) shows the steps up to the step of forming the source / drain diffusion layers.
【図１８】図１８（ａ）は第４実施形態に係る半導体装
置の平面図であり、図１８（ｂ）は図１８（ａ）中のＸ
−Ｘ’における断面図である。FIG. 18 (a) is a plan view of a semiconductor device according to a fourth embodiment, and FIG. 18 (b) is a plan view of X in FIG. 18 (a).
It is sectional drawing in -X '.
【図１９】図１９は第４実施形態に係る半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）はゲート
電極用層の形成工程まで、（ｂ）はゲート電極のパター
ン加工工程まで、（ｃ）はＬＤＤ拡散層の形成工程まで
を示す。FIGS. 19A and 19B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to a fourth embodiment, in which FIG. 19A illustrates up to the step of forming a gate electrode layer, and FIG. (C) shows the steps up to the step of forming the LDD diffusion layer.
【図２０】図２０は図１９の続きの工程を示す断面図で
あり、（ｄ）はゲート電極を被覆する酸化シリコン膜の
形成工程まで、（ｅ）はフローティングゲート用層の形
成工程までを示す。FIG. 20 is a cross-sectional view showing a step subsequent to that of FIG. 19, in which (d) shows a step of forming a silicon oxide film covering a gate electrode, and (e) shows a step of forming a layer for a floating gate. Show.
【図２１】図２１は図２０の続きの工程を示す断面図で
あり、（ｆ）はフローティングゲートの形成工程まで、
（ｇ）はソース・ドレイン拡散層の形成工程までを示
す。FIG. 21 is a cross-sectional view showing a step that follows the step shown in FIG. 20. FIG.
(G) shows the steps up to the step of forming the source / drain diffusion layers.
【図２２】図２２（ａ）は第５実施形態に係る半導体装
置の平面図であり、図２２（ｂ）は図２２（ａ）中のＸ
−Ｘ’における断面図である。FIG. 22A is a plan view of a semiconductor device according to a fifth embodiment, and FIG. 22B is a plan view of X in FIG.
It is sectional drawing in -X '.
１０…半導体基板、１１，ＳＤ…ソース・ドレイン拡散
層、１２…反転層、１３，１３’…ＬＤＤ拡散層、２
０，２０ａ，２０ｂ…ゲート絶縁膜、２０ｃ…トンネル
絶縁膜、２１，２３…酸化シリコン膜、２２，２２ａ…
窒化シリコン膜、２４…中間絶縁膜、２５…強誘電体
膜、３０…ゲート電極用層、３０ａ，Ｇ…ゲート電極、
３１…フローティングゲート用層、３１ａ，ＦＧ…フロ
ーティングゲート、ＩＳＯ…素子分離絶縁膜、Ｄ１，Ｄ
２，Ｄ３…不純物、Ｉ…キャリア注入領域。Reference Signs List 10: semiconductor substrate, 11, SD: source / drain diffusion layer, 12: inversion layer, 13, 13 ': LDD diffusion layer, 2
0, 20a, 20b gate insulating film, 20c tunnel insulating film, 21, 23 silicon oxide film, 22, 22a
Silicon nitride film, 24 intermediate insulating film, 25 ferroelectric film, 30 gate electrode layer, 30a, G gate electrode,
31 ... Floating gate layer, 31a, FG ... Floating gate, ISO ... Element isolation insulating film, D1, D
2, D3: impurity, I: carrier injection region.
フロントページの続き (72)発明者 井上 弘之 茨城県稲敷郡美浦村木原2350番地 日本テ キサス・インスツルメンツ株式会社内 Ｆターム(参考） 5F001 AA09 AA21 AA22 AA32 AA43 AA61 AA63 AB02 AB03 AB04 AC02 AC03 AD10 AD62 AF10 5F083 EP14 EP15 EP55 EP56 EP57 EP63 EP68 ER03 ER04 ER05 ER06 ER18 ER21 GA05 JA04 JA12 JA53 PR03 PR12 PR21 PR33 PR39 Continued on the front page (72) Inventor Hiroyuki Inoue 2350 Kihara, Miura-mura, Inashiki-gun, Ibaraki Pref. EP14 EP15 EP55 EP56 EP57 EP63 EP68 ER03 ER04 ER05 ER06 ER18 ER21 GA05 JA04 JA12 JA53 PR03 PR12 PR21 PR33 PR39
Claims (8)
ている第２導電型のドレイン領域及びソース領域と、 上記半導体層の一主面に形成されている第１の絶縁膜
と、 上記半導体層の上記ドレイン領域と上記ソース領域との
間におけるチャネル領域上の上記第１の絶縁膜上に形成
されているゲート電極と、 上記ゲート電極の上記ドレイン領域側又は上記ソース領
域側の側面に形成されている第２の絶縁膜と、 上記ドレイン領域又は上記ソース領域上の上記第１の絶
縁膜上に上記第２の絶縁膜に接して形成されているフロ
ーティングゲートと、 を有し、上記フローティングゲートに電荷を蓄積するこ
とにより実効的なチャネル長を変化させることができる
電界効果型トランジスタ。A first conductivity type drain region and a source region formed on one main surface of the first conductivity type semiconductor layer; and a first insulating film formed on one main surface of the semiconductor layer. A gate electrode formed on the first insulating film on a channel region between the drain region and the source region of the semiconductor layer; and a drain region side or the source region side of the gate electrode And a floating gate formed in contact with the second insulating film on the first insulating film on the drain region or the source region. A field-effect transistor capable of changing an effective channel length by accumulating charges in the floating gate.
領域上と上記ソース領域上とにそれぞれ形成されてお
り、それらフローティングゲートが電気的に接続されて
いる請求項１に記載の電界効果型トランジスタ。2. The field effect transistor according to claim 1, wherein said floating gate is formed on said drain region and said source region, respectively, and said floating gates are electrically connected.
領域上と上記ソース領域上とにそれぞれ形成されてお
り、それらフローティングゲートが互いに絶縁されてい
る請求項１に記載の電界効果型トランジスタ。3. The field effect transistor according to claim 1, wherein said floating gate is formed on each of said drain region and said source region, and said floating gates are insulated from each other.
ることにより上記フローティングゲートの下方に位置す
る上記チャネル領域の上記ドレイン領域又は上記ソース
領域に隣接する領域に反転層が形成される請求項１、２
又は３に記載の電界効果型トランジスタ。4. An inversion layer is formed in a region adjacent to the drain region or the source region of the channel region located below the floating gate by accumulating charges in the floating gate.
Or the field-effect transistor according to 3.
ることにより上記フローティングゲートの下方に位置す
る上記ドレイン領域又はソース領域の一部の実効的不純
物濃度が相殺される請求項１、２又は３に記載の電界効
果型トランジスタ。5. An effective impurity concentration in a part of the drain region or the source region located below the floating gate by accumulating electric charges in the floating gate. Field effect transistor.
シリコン膜の積層構造である請求項１、２、３、４又は
５に記載の電界効果型トランジスタ。6. The field effect transistor according to claim 1, wherein said second insulating film has a laminated structure of a silicon oxide film and a silicon nitride film.
ローティングゲートとの間の上記第１の絶縁膜の一部が
他の部分よりも薄く形成されている請求項１、２、３、
４、５又は６に記載の電界効果型トランジスタ。。7. A method according to claim 1, wherein a part of said first insulating film between said drain region or source region and said floating gate is formed thinner than other parts.
7. The field-effect transistor according to 4, 5, or 6. .
項１、２、３、４又は５に記載の電界効果型トランジス
タ。8. The field effect transistor according to claim 1, wherein said second insulating film includes a ferroelectric film.
Priority Applications (1)
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|---|---|---|---|
| JP25422099A JP2001077218A (en) | 1999-09-08 | 1999-09-08 | Field-effect transistor |
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| JP2001077218A true JP2001077218A (en) | 2001-03-23 |
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