JP2001077213A - スタティック型半導体記憶装置および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 隣合うコンタクトホールが繋がるのを防止
し、微細化が可能なＳＲＡＭを提供する。 【解決手段】 ＳＲＡＭのメモリセル１００は、シリコ
ン基板の上に形成されたゲート電極１６１、１６２およ
び１６３と、ゲート電極１６１、１６２および１６３を
覆う層間絶縁膜とを備える。層間絶縁膜は、活性領域１
０１、１０２、１０３および１０４に達するコンタクト
ホール１２１〜１３０と、ゲート電極１６２および１６
３に達するコンタクトホール１３１および１３２とを有
する。コンタクトホール１２１〜１３２はほぼ格子状に
位置するように形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スタティック型
半導体記憶装置（以下「ＳＲＡＭ」と称する）に関し、
特に、複数のコンタクトホールを有するＳＲＡＭに関す
るものである。

【０００２】

【従来の技術】近年、携帯機器におけるバッテリの使用
時間の延長を目的として、携帯機器に内蔵される半導体
デバイスの省エネルギ化および低電圧動作化が重要にな
ってきている。これに伴い、低消費電力で低電圧動作が
可能なＳＲＡＭの需要が伸びつつある。一般に、低電圧
動作向けのＳＲＡＭメモリセルは、６個のトランジスタ
で構成されており、通常フルＣＭＯＳ型メモリセルと呼
ばれるものが用いられている。

【０００３】図１８は、従来のＳＲＡＭメモリセルの等
価回路図である。図１８を参照して、ＳＲＡＭのメモリ
セル６００は、ｎ型の駆動用トランジスタ６４２および
６４５と、ｐ型の負荷トランジスタ６４３および６４６
と、ｎ型のアクセストランジスタ６４１および６４６と
を備える。

【０００４】メモリセル６００は、ビット線６５１およ
び６５６と、ワード線６６１と、電源ノード６５５と、
接地ノード６５３および６５８とに接続される。ＳＲＡ
Ｍのメモリセル６００内では、駆動用トランジスタ６４
２および６４５と負荷トランジスタ６４３および６４６
とでフリップフロップ回路が構成されている。

【０００５】負荷トランジスタ６４３のソース領域はコ
ンタクトホール６２５を介して電源ノード６５５と接続
されており、ドレイン領域はコンタクトホール６２４を
介して記憶ノード６６３と接続されている。負荷トラン
ジスタ６４３のゲート電極は記憶ノード６６２と接続さ
れている。

【０００６】負荷トランジスタ６４６のソース領域はコ
ンタクトホール６３０を介して電源ノード６５５に接続
されており、ドレイン領域はコンタクトホール６２９を
介して記憶ノード６６２に接続されている。負荷トラン
ジスタ６４６のゲート電極は記憶ノード６６３に電気的
に接続されている。

【０００７】駆動用トランジスタ６４２のソース領域は
コンタクトホール６２３を介して接地ノード６５３に接
続されており、ドレイン領域はコンタクトホール６２２
を介して記憶ノード６６３に接続されている。駆動用ト
ランジスタ６４２のゲート電極は記憶ノード６６２に接
続されている。

【０００８】駆動用トランジスタ６４５のソース領域は
コンタクトホール６２８を介して接地ノード６５８に接
続されており、ドレイン領域はコンタクトホール６２７
を介して記憶ノード６６２に接続されている。駆動用ト
ランジスタ６４５のゲート電極は記憶ノード６６３に接
続されている。

【０００９】アクセストランジスタ６４１のゲート電極
はワード線６６１に接続される。アクセストランジスタ
６４１のソース・ドレイン領域の一方はコンタクトホー
ル６２１を介してビット線６５１に接続されており、ソ
ース・ドレイン領域の他方はコンタクトホール６２２を
介して記憶ノード６６３に接続されている。

【００１０】アクセストランジスタ６４４のゲート電極
はワード線６１１と接続されている。アクセストランジ
スタ６４４のソース・ドレイン領域の一方はコンタクト
ホール６２６を介してビット線６５６と接続され、ソー
ス・ドレイン領域の他方はコンタクトホール６２７を介
して記憶ノード６６２に接続されている。

【００１１】次に、図１８で示す従来のＳＲＡＭのメモ
リセルの平面図を図１９に示す。図１９を参照して、Ｓ
ＲＡＭのメモリセル６００は、１対の負荷トランジスタ
６４３および６４６と、１対の駆動用トランジスタ６４
２および６４５と、１対のアクセストランジスタ６４１
および６４４とを備える。

【００１２】アクセストランジスタ６４１は、活性領域
６０１内に形成されたｎ型の１対の不純物領域と、ゲー
ト電極６６１とにより構成される。不純物領域の一方は
コンタクトホール６２１を介してビット線６５１と接続
され、不純物領域の他方は、コンタクトホール６２２を
介して記憶ノード６５２に接続されている。

【００１３】アクセストランジスタ６４４は、活性領域
６０２内に形成されたｎ型の１対の不純物領域と、ゲー
ト電極６６１とにより構成される。不純物領域の一方
は、コンタクトホール６２６を介してビット線６５６に
接続され、不純物領域の他方は、コンタクトホール６２
７を介して記憶ノード６５７とゲート電極６６２に接続
されている。

【００１４】駆動用トランジスタ６４２は、活性領域６
０１内に形成されたｎ型の１対の不純物領域と、ゲート
電極６６２とを備える。不純物領域の一方はコンタクト
ホール６２３を介して接地ノード６５３に接続され、不
純物領域の他方は、コンタクトホール６２２を介して記
憶ノード６５２に接続されている。

【００１５】駆動用トランジスタ６４５は、活性領域６
０２内に形成されたｎ型の１対の不純物領域と、ゲート
電極６６３とにより構成される。不純物領域の一方はコ
ンタクトホール６２８を介して接地ノード６５８に接続
され、不純物領域の他方は、コンタクトホール６２７を
介して記憶ノード６５７とゲート電極６６２に接続され
ている。

【００１６】負荷トランジスタ６４３は、活性領域６０
３内に形成された１対のｐ型の不純物領域とゲート電極
６６２により構成される。不純物領域の一方はコンタク
トホール６２４を介して記憶ノード６５２とゲート電極
６６３とに接続される。不純物領域の他方はコンタクト
ホール６２５により電源ノード６５５に接続される。

【００１７】負荷トランジスタ６４６は活性領域６０４
内に形成された１対の不純物領域とゲート電極６６３と
により構成される。不純物領域の一方はコンタクトホー
ル６２９を介して記憶ノード６５７に接続され、不純物
領域の他方はコンタクトホール６３０を介して電源ノー
ド６５５に接続される。

【００１８】図２０は、図１９中のＸＸ−ＸＸ線に沿っ
て見た断面を示す図である。図２０を参照して、シリコ
ン基板６００ａ上に分離酸化膜６７０が形成されてい
る。シリコン基板６００ａの表面には、ｎ型の不純物領
域６０１ｂ、６０１ｃ、６０２ａおよび６０２ｂが形成
されている。不純物領域６０１ｂおよび６０１ｃが図１
９中の活性領域６０１内に形成され、不純物領域６０２
ａおよび６０２ｂが図１９中の活性領域６０２内に形成
されている。

【００１９】不純物領域６０１ｂおよび６０１ｃ間で
は、シリコン基板６００ａ上にゲート酸化膜６６２ａを
介在させてゲート電極６６２が形成されている。不純物
領域６０２ａおよび６０２ｂ間では、シリコン基板６０
０ａの表面にゲート酸化膜６６３ａを介在させてゲート
電極６６３が形成されている。また、不純物領域６０２
ｂ上にはゲート酸化膜６６２ａを介在させてゲート電極
６６２が形成されている。

【００２０】シリコン基板６００ａを覆うように層間絶
縁膜６８１が形成されている。層間絶縁膜６８１には、
不純物領域６０１ｃに達するコンタクトホール６２３
と、不純物領域６０１ｂに達するコンタクトホール６２
２と、ゲート電極６６２に達するコンタクトホール６２
７と、不純物領域６０２ａに達するコンタクトホール６
２８とが形成されている。

【００２１】コンタクトホール６２３、６２２、６２７
および６２８には、それぞれ、パッド電極６５３ａ、記
憶ノード６５２および６５７、パッド電極６５８ａが形
成されている。層間絶縁膜６８１上に層間絶縁膜６８２
が形成されている。層間絶縁膜６８２には、パッド電極
６５３ａおよび６５８ａに達するコンタクトホール６８
２ａおよび６８２ｂが形成されている。コンタクトホー
ル６８２ａおよび６８２ｂを充填するように接地ノード
６５３および６５８が形成されている。また、層間絶縁
膜６８２上にビット線６５１および６５６が形成されて
いる。

【００２２】図２１は、図１９中のＸＸＩ−ＸＸＩ線に
沿って見た断面を示す図である。図２１を参照して、シ
リコン基板６００ａの表面にｎ型の不純物領域６０１ａ
および６０１ｂが形成されている。不純物領域６０１ｂ
および６０１ｃは図１９中の活性領域６０１内に形成さ
れており、それらの間では、シリコン基板６００ａの上
にゲート酸化膜６６１ａを介在させてゲート電極６６１
が形成されている。

【００２３】分離酸化膜６７０上にはゲート電極６６２
および６６３が形成されている。ゲート電極６６３はｐ
型の不純物領域６０３ａ上にゲート酸化膜６６３ａを介
在させて形成されている。

【００２４】シリコン基板６００ａを覆うように層間絶
縁膜６８１が形成されている。層間絶縁膜６８１には、
不純物領域６０１ａ、６０１ｂおよび６０３ａに達する
コンタクトホール６２１、６２２および６２４が形成さ
れている。

【００２５】コンタクトホール６２１を埋込むようにパ
ッド電極６５１ａが形成されている。コンタクトホール
６２２および６２４を埋込みかつ層間絶縁膜６８１の一
部表面を覆うように記憶ノード６５２が形成されてい
る。

【００２６】パッド電極６５１ａと記憶ノード６５２と
を覆うように層間絶縁膜６８２が形成されている。層間
絶縁膜６８２にはパッド電極６５１ａに達するコンタク
トホール６８２ｃが形成されている。コンタクトホール
６８２ｃを充填するようにビット線６５１が形成されて
いる。

【００２７】次に、図１９〜２１で示すＳＲＡＭの製造
方法について説明する。図２２〜図２５は、図１９〜２
１で示すＳＲＡＭの製造工程を示す図である。なお、図
２２および２４が図２０で示す断面に対応し、図２３お
よび２５が図２１で示す断面に対応する。

【００２８】図２２および図２３を参照して、シリコン
基板６００ａの表面に分離酸化膜６７０を形成する。シ
リコン基板６００ａの上にゲート酸化膜６６１ａ、６６
２ａおよび６６３ａを介在させてゲート電極６６１、６
６２および６６３を形成する。

【００２９】シリコン基板６００ａにｎ型の不純物イオ
ンを注入することにより不純物領域６０１ａ、６０１
ｂ、６０１ｃ、６０２ａおよび６０２ｂを形成する。ま
た、シリコン基板６００ａにｐ型の不純物イオンを注入
することにより不純物領域６０３ａを形成する。

【００３０】シリコン基板６００ａを覆うように層間絶
縁膜６８１を形成する。層間絶縁膜６８１上にレジスト
６７１を塗布する。レジスト６７１上にコンタクトホー
ルのパターンが形成されたフォトマスク６７４を位置決
めする。フォトマスク６７４は、光を透過するガラス６
７４ａと、光を遮蔽する金属膜６７４ｂにより構成され
る。フォトマスク６７４を介してレジスト６７１へ矢印
６７５で示す方向から光を照射する。これにより、フォ
トマスク６７４のうち、金属膜６７４ｂが形成されてい
ない部分を光が透過し、その下に位置するレジストが露
光されて露光部分６７２が生じる。

【００３１】図２４および図２５を参照して、露光され
たレジスト６７１を現像液に浸す。これにより、露光部
分６７２を除去してコンタクトホールのパターンを形成
する。

【００３２】図２０および図２１を参照して、コンタク
トホールのパターンが形成されたレジストに従って層間
絶縁膜６８１を選択的にエッチングすることによりコン
タクトホール６２１、６２２、６２３、６２４、６２７
および６２８を形成する。これらのコンタクトホールを
埋込むようにパッド電極６５１ａ、６５３ａおよび６５
８ａ、記憶ノード６５２および６５７を形成する。層間
絶縁膜６８１上に層間絶縁膜６８２を形成する。層間絶
縁膜６８２にコンタクトホール６８２ａ、６８２ｂおよ
び６８２ｃを形成する。コンタクトホール６８２ａ、６
８２ｂおよび６８２ｃを埋込むように接地ノード６５３
および６５８を形成すると同時にビット線６５１および
６５６を形成する。これにより、図２０および２１に示
すＳＲＡＭが完成する。

【００３３】

【発明が解決しようとする課題】以下、従来の製造工程
で生じる問題点について説明する。図２６〜図３１は、
従来の製造工程により生じる１つの問題点を説明するた
めの図である。なお、図２６、２８および３０は図２２
および図２４で示す断面に対応し、図２７、２９および
３１は、図２３および２５で示す断面に対応する。

【００３４】図２６および図２７を参照して、フォトマ
スク６７４を通過した光によりレジストは露光される
が、レジスト６７１を通過し、その下にシリコン基板６
００ａやゲート電極６６１および６６２などで光が乱反
射する。特にゲート電極の表面は高融点金属シリサイド
やシリコン窒化膜等のゲート電極保護膜が形成されてお
り、乱反射が生じやすい。この乱反射した光によっても
レジストは露光される。

【００３５】微細化が進み、コンタクトホールの径が
０．３μｍ、コンタクトホールの間隔が０．５μｍ以下
になると、レジストを感光させるための光のエネルギが
大きくなる。

【００３６】コンタクトホール間の距離が他の部分に比
べて小さい部分が存在すると、その部分では、コンタク
トホールが形成される部分に照射された光がシリコン基
板６００ａやゲート電極６１１および６２２などで反射
する。これにより、本来は露光されない部分６７２ａお
よび６７２ｂが露光される。その結果、隣り合う２つの
露光部分６７２が繋がる。

【００３７】図２８および図２９を参照して、レジスト
を現像すると、本来露光されるべき露光部分６７２のみ
ならず、本来はレジストが残存する部分６７２ａおよび
６７２ｂも現像されてレジストがなくなる。これによ
り、コンタクトホールが形成されない部分でも、レジス
ト６７１が存在しなくなる。

【００３８】図３０および図３１を参照して、上述のよ
うなレジストをマスクとして層間絶縁膜６８１をエッチ
ングすると、コンタクトホール６２２とコンタクトホー
ル６２７の間やコンタクトホール６２１とコンタクトホ
ール６２２の間の層間絶縁膜６８１がエッチングされ、
２つのコンタクトホールが繋がってしまうという問題が
ある。

【００３９】図３２は、従来の製造工程で生じる別の問
題点を説明するための図である。図３２を参照して、フ
ォトマスク６７４を光６７５が通過すると、金属膜６７
４ｂが存在しない部分の直下は露光されるが、金属膜６
７４ｂが存在する部分の直下も露光される。これは、光
の回折（フラウンホーファ回折）によるものである。

【００４０】ここで、コンタクトホール用のフォトマス
ク６７４において、コンタクトホールパターンの開口部
６７４ｃ間の距離が所定値となると、それぞれの開口部
６７４ｃを通過した光の回折光が重なる場合がある。こ
の場合、図３２で示すように、回折光の強度は２次回折
光の強度を示す曲線６９８と曲線６９９とを足し合わせ
たものとなる。そのため、この部分も強く露光される。
したがって、レジスト６７１において、本来露光される
べき露光部分６７２だけでなく、本来は露光されない部
分６７２ｃが露光される。このレジストを現像すると、
露光部分６７２ｃの部分のレジストも除去され、その後
の工程でその部分にコンタクトホールが形成されるとい
う問題がある。

【００４１】そこで、この発明は、上述のような問題点
を解決するためになされたものである。

【００４２】この発明の１つの目的は、隣り合う孔が繋
がるのを防止し、微細化が可能なスタティック型半導体
記憶装置および半導体装置を提供することである。

【００４３】この発明の別の目的は、隣り合う孔の間の
予期せぬ部分に別の孔が形成されるのを防止し、微細化
が可能な半導体装置を提供することである。

【００４４】

【課題を解決するための手段】この発明の１つの局面に
従ったスタティック型半導体記憶装置は、導電領域を有
する半導体基板と、半導体基板の上にゲート絶縁膜を介
在させて形成されたゲート電極と、ゲート電極を覆う層
間絶縁膜とを備える。層間絶縁膜は、半導体基板の導電
領域に達する複数の第１の孔と、ゲート電極に達する複
数の第２の孔とを有する。複数の第１の孔と第２の孔と
は、ほぼ格子状に位置するように形成されている。

【００４５】このように構成されたスタティック型半導
体記憶装置においては、複数の第１の孔と第２の孔とは
ほぼ格子状に位置するように形成されているため、これ
らの孔の間の距離はほぼ一定であり、部分的に孔と孔の
距離が小さくなることはない。そのため、ゲート電極の
表面で光が乱反射しても、また導電領域の表面で光が乱
反射しても、隣り合う孔が繋がることはなく、スタティ
ック型半導体記憶装置の微細化が可能となる。

【００４６】また、好ましくは、第１の孔はゲート電極
に取囲まれた領域に形成される。この場合であっても、
隣り合う孔が繋がることはなく、スタティック型半導体
記憶装置の微細化が可能となる。

【００４７】また、好ましくはスタティック型半導体記
憶装置はメモリセルを備える。メモリセルは、第１導電
型の第１の駆動用トランジスタと、第１導電型の第２の
駆動用トランジスタと、第２導電型の第１の負荷トラン
ジスタと、第２導電型の第２の負荷トランジスタと、第
１導電型の第１のアクセストランジスタと、第１導電型
の第２のアクセストランジスタとを備える。

【００４８】第１の駆動用トランジスタは、第１の孔を
介して第１の記憶ノードに接続され、第１の孔を介して
接地ノードに接続され、第２の孔を介してゲート電極が
第２の記憶ノードに接続される。

【００４９】第２の駆動用トランジスタは、第１の孔を
介して第２の記憶ノードに接続され、第１の孔を介して
接地ノードに接続され、第２の孔を介してゲート電極が
第１の記憶ノードに接続される。

【００５０】第１の負荷トランジスタは、第１の孔を介
して第１の記憶ノードに接続され、第１の孔を介して電
源ノードに接続され、第２の孔を介してゲート電極が第
２の記憶ノードに接続される。

【００５１】第２の負荷トランジスタは、第１の孔を介
して第２の記憶ノードに接続され、第１の孔を介して電
源ノードに接続され、第２の孔を介してゲート電極が第
１の記憶ノードに接続される。

【００５２】第１のアクセストランジスタは第１の孔を
介して第１の記憶ノードに接続され、第１の孔を介して
ビット線対の一方に接続され、ゲート電極がワード線に
接続される。

【００５３】第２のアクセストランジスタは第１の孔を
介して第２の記憶ノードに接続され、第１の孔を介して
ビット線対の他方に接続され、ゲート電極がワード線に
接続される。

【００５４】この場合、６つのトランジスタを有するい
わゆるフルＣＭＯＳ型のスタティック型半導体記憶装置
において、ゲート電極の表面で光が乱反射しても、また
導電領域の表面で光が乱反射しても、隣り合う孔が繋が
ることはない。そのため、メモリセルを微細化できる。

【００５５】また。好ましくはゲート電極は第１と第２
のゲート電極を含む。第１のゲート電極は、第１導電型
の第１の駆動用トランジスタと、第２導電型の第１の負
荷トランジスタとに共有される。第２のゲート電極は、
第１導電型の第２の駆動用トランジスタと、第２導電型
の第２の負荷トランジスタとに共有される。

【００５６】この場合、第１のゲート電極と第２のゲー
ト電極とはそれぞれ２つのトランジスタに共有されるた
めフルＣＭＯＳ型のスタティック型半導体記憶装置を微
細化することができる。

【００５７】また好ましくは、第１と第２の孔は露光・
現像処理を用いて形成される。露光処理において用いる
光の波長をλ、開口数をＮＡとすると、複数の孔の中心
間の距離ｄは、１．６４×λ／ＮＡまたは１．１６×λ
／ＮＡを満足しない値である。この場合、複数の孔の間
の予期しない部分に孔が形成されるのを防止することが
でき、スタティック型半導体記憶装置を微細化すること
ができる。

【００５８】この発明の１つの局面に従った半導体装置
は、半導体基板と、半導体基板の上にゲート絶縁膜を介
在させて形成されたゲート電極と、ゲート電極を覆う層
間絶縁膜とを備える。層間絶縁膜は、半導体基板の導電
領域に達する複数の第１の孔と、ゲート電極に達する複
数の第２の孔とを有する。複数の第１の孔と第２の孔と
は、ほぼ格子状に位置するように形成されている。さら
に、半導体装置は、第１の孔を通じて導電領域に接続さ
れ、層間絶縁膜の上に形成された第１の導電層と、第２
の孔を通じてゲート電極に接続され、層間絶縁膜の上に
形成された第２の導電層とを備える。第１と第２の導電
層は、層間絶縁膜の上でほぼ同一の高さの位置に形成さ
れる。

【００５９】このように構成された半導体装置において
は、複数の第１の孔と第２の孔とがほぼ格子状に位置す
るように形成されるため、隣り合う孔の間の距離は、ほ
ぼ一定であり、部分的に孔と孔の距離が小さくなること
はない。そのため、ゲート電極の表面で光が乱反射して
も、また導電領域の表面で光が乱反射しても、隣り合う
孔が繋がることはなく、半導体装置を微細化することが
できる。さらに、第１の導電層と第２の導電層とが層間
絶縁膜の上でほぼ同一の高さの位置に形成される半導体
装置であっても隣り合う孔が繋がることはない。また、
半導体装置全体を小型化および平坦化することができ
る。

【００６０】また好ましくは第１と第２の導電層は同一
の導電層である。また、好ましくは、第１の孔はゲート
電極に取囲まれた領域に形成される。この場合であって
も、隣り合う孔が繋がることはなく、スタティック型半
導体記憶装置の微細化が可能となる。また好ましくは、
第１と第２の孔は露光・現像処理を用いて形成される。
露光処理において用いる光の波長をλ、開口数をＮＡと
すると、複数の孔の中心間の距離ｄは、１．６４×λ／
ＮＡまたは１．１６×λ／ＮＡを満足しない値である。
この場合、複数の孔の間の予期せぬ部分に孔が形成され
るのを防止することができ、半導体装置を微細化するこ
とができる。

【００６１】また、好ましくは上述の半導体装置はスタ
ティック型半導体記憶装置である。この発明の別の局面
に従った半導体装置は、導電領域を有する半導体基板
と、半導体基板の上に形成された層間絶縁膜とを備え
る。層間絶縁膜は、露光・現像処理により形成された複
数の孔を有する。複数の孔はほぼ格子状の位置に形成さ
れている。隣り合う孔の間の距離は、露光処理において
照射される光の回折光の干渉によって、相対的に高い強
度の光が隣り合う孔の間で生じないように選ばれてい
る。

【００６２】このように構成された半導体装置において
は、複数の孔はほぼ格子状の位置に形成されるため、隣
り合う孔の間の距離はほぼ一定であり、部分的に孔と孔
との距離が小さくなることはない。そのため、ゲート電
極の表面で光が乱反射しても、また導電領域の表面で光
が乱反射しても、隣り合う孔が繋がり合うことがなく、
半導体装置を微細化することができる。

【００６３】さらに、隣り合う孔の間の距離は露光処理
で照射される光の回折光の干渉によって相対的に高い強
度の光が生じないように選ばれている。隣り合う孔の間
で予期しない部分に孔が形成されることがなく、半導体
装置を微細化することができる。

【００６４】また、露光処理において用いる光の波長を
λ、開口数をＮＡとすると、複数の孔の中心間の距離ｄ
は、１．６４×λ／ＮＡまたは１．１６×λ／ＮＡを満
足しない値である。

【００６５】コンタクトホール形成用のマスクパターン
を通過した光は、回折により、本来露光されない部分に
も照射される。この現象はフラウンホーファ回折として
把握され、本来露光されない部分にも２次回折のピーク
や３次回折のピークが存在する。

【００６６】ここで、本来孔が形成されるべき部分の１
次回折光のピークの次に強度が大きいのは２次回折光の
ピークである。隣り合うコンタクトホールのそれぞれの
２次回折光のピークが一致すると、隣り合う孔の間で干
渉した光同士が強め合い、予期せぬ部分に孔が形成され
る。

【００６７】ここで、２つの隣り合うコンタクトホール
間の距離が１．６４×λ／ＮＡのときに２次回折光のピ
ークが一致する。また、コンタクトホールが正方形の各
頂点に位置する場合に、それらの間の距離が１．１６×
λ／ＮＡのときに、それらの４つのコンタクトホールの
中心で２次回折光が強め合う。

【００６８】そのため、コンタクトホールの中心間の距
離が上述の値以外とする必要があり上述の値以外の値と
すれば、２次回折光同士が強め合うことがなく、予期せ
ぬ部分にコンタクトホールが形成されるのを防止するこ
とができる。

【００６９】また、好ましくは半導体装置はスタティッ
ク型半導体記憶装置である。

【００７０】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００７１】（実施の形態１）図１はこの発明の実施の
形態１および２に従ったＳＲＡＭの平面図である。図１
を参照して、この発明に従ったＳＲＡＭの１つのメモリ
セル１００は、ｎ型のアクセストランジスタ１４１およ
び１４４と、ｎ型の駆動用トランジスタ１４２および１
４５と、ｐ型の負荷トランジスタ１４３および１４６と
を備える。

【００７２】アクセストランジスタ１４１は、活性領域
１０１内に形成されたｎ型の１対の不純物領域（ソース
・ドレイン領域）と、その１対の不純物領域の間に形成
されたゲート電極１６１とを有する。不純物領域の一方
はコンタクトホール１２１を介してビット線１５１に接
続される。不純物領域の他方はコンタクトホール１２２
を介して第１の記憶ノード１５２に接続される。ゲート
電極１６１はワード線に接続される。

【００７３】アクセストランジスタ１４４は、活性領域
１０２内に形成されたｎ型の１対の不純物領域（ソース
・ドレイン領域）と、その１対の不純物領域の間に形成
されたゲート電極１６１とを有する。不純物領域の一方
はコンタクトホール１２６を介してビット線１５６に接
続されている。不純物領域の他方はコンタクトホール１
２７を介して第２の記憶ノード１５７に接続されてい
る。ゲート電極１６１は２つのアクセストランジスタ１
４１および１４４に共有されている。また、ゲート電極
１６１と１対のビット線１５１および１５６が延びる方
向とはほぼ直交する。

【００７４】駆動用トランジスタ１４２は、活性領域１
０１内に形成された１対の不純物領域（ソース領域およ
びドレイン領域）と、その１対の不純物領域間に形成さ
れたゲート電極１６２とを有する。ソース領域はコンタ
クトホール１２３を介して接地ノード１５３に接続され
ている。ドレイン領域はコンタクトホール１２２を介し
て第１の記憶ノード１５２に接続されている。ゲート電
極１６２は、第２の記憶ノード１５７に接続するために
枝分かれ構造となっており、コンタクトホール１３１に
より第２の記憶ノード１５７に接続される。

【００７５】駆動用トランジスタ１４５は、活性領域１
０２内に形成されたｎ型の１対の不純物領域（ソース領
域およびドレイン領域）と、１対の不純物領域間に形成
されたゲート電極１６３を含む。ソース領域はコンタク
トホール１２８を介して接地ノード１５８に接続され
る。ドレイン領域はコンタクトホール１２７を介して第
２の記憶ノード１５７に接続される。第１の記憶ノード
１２５と第２の記憶ノード１５７はそれぞれ互いに平行
に距離を隔てて一方向に延びるように形成されている。

【００７６】負荷トランジスタ１４３は活性領域１０３
内に形成されたｐ型の１対の不純物領域（ソース領域お
よびドレイン領域）と、１対の不純物領域間に形成され
たゲート電極１６２とを有する。負荷トランジスタ１４
３のソース領域はコンタクトホール１２５を介して電源
ノード１５５に接続される。負荷トランジスタ１４３の
ドレイン領域はコンタクトホール１２４を介して第１の
記憶ノード１５２に接続される。ゲート電極１６２は、
コンタクトホール１３１により第２の記憶ノード１５７
に接続される。ゲート電極１６２は駆動用トランジスタ
１４２と負荷トランジスタ１４３とに共有される。

【００７７】負荷トランジスタ１４６は活性領域１０４
内に形成されたｐ型の１対の不純物領域（ソース領域お
よびドレイン領域）と、１対の不純物領域間に形成され
たゲート電極１６３とを有する。負荷トランジスタ１４
６のソース領域はコンタクトホール１３０を介して電源
ノード１５５に接続されている。負荷トランジスタ１４
６のドレイン領域はコンタクトホール１２９を介して第
２の記憶ノード１５７に接続されている。ゲート電極１
６３はコンタクトホール１３２を介して第１の記憶ノー
ド１５２に接続されている。ゲート電極１６３は駆動用
トランジスタ１４３と負荷トランジスタ１４６とに共有
されている。

【００７８】図１で示すすべてのコンタクトホールの径
（一辺の長さ）は約０．２μｍである。また、すべての
コンタクトホールは、ほぼ格子状の位置に設けられてお
り、図１中の横方向において、隣り合うコンタクトホー
ル間の最短距離（Ｘｐ）は約０．５μｍである。また、
図１中の縦方向において、隣り合うコンタクトホールの
中心間の最短距離（Ｙｐ）は０．５μｍである。

【００７９】第１の孔としてのコンタクトホール１２１
〜１３０は配線層とシリコン基板表面の活性領域とを接
続するものである。第２の孔としてのコンタクトホール
１３１および１３２は、ゲート電極と、その上に形成さ
れた配線層とを接続するものである。また、コンタクト
ホールを形成する際の露光に用いる光の波長λと露光の
際の開口数ＮＡとすると、コンタクトホールの中心間の
距離は１．６４λ／ＮＡまたは１．１６×λ／ＮＡを満
足しない値とされている。

【００８０】図１で示す１つのメモリセル１００は、６
個のトランジスタを有する、いわゆるフルＣＭＯＳ型の
メモリセルである。この発明では、すべてのコンタクト
ホールを格子状の位置に配置するために、活性領域、ゲ
ート電極および活性領域は、図１中の縦方向か横方向に
のみ延びるような形状になっている。

【００８１】また、コンタクトホール１２２および１２
７はゲート電極１６１、１６２および１６３に囲まれた
領域に形成されている。さらに、ゲート電極１６１、１
６２および１６３の幅は約０．３μｍであり、記憶ノー
ド１５２および１５７の幅は約０．３５μｍである。

【００８２】図２は図１中のＩＩ−ＩＩ線に沿って見た
断面を示す図である。図２を参照して、シリコン基板１
の表面には、導電領域としてのｎ型の不純物領域１０１
ａ、１０１ｂ、１０２ａおよび１０２ｂが形成されてい
る。不純物領域１０１ａおよび１０１ｂは、図１中の活
性領域１０１内に形成されており、不純物領域１０１ａ
が駆動用トランジスタ１４２のソース領域に該当し、不
純物領域１０１ｂが駆動用トランジスタ１４２のドレイ
ン領域に該当する。なお、不純物領域１０１ａおよび１
０１ｂは、高濃度の不純物領域と、低濃度の不純物領域
により形成される、いわゆるＬＤＤ（Lightly Doped Dr
ain）構造としてもよい。

【００８３】不純物領域１０１ａおよび１０１ｂの間に
は、ゲート絶縁膜としてのゲート酸化膜１６８を介在さ
せてゲート電極１６２が形成されている。ゲート電極１
６２と不純物領域１０１ａおよび１０１ｂが駆動用トラ
ンジスタ１４２を構成する。

【００８４】シリコン基板１の表面に分離酸化膜１７０
が形成されている。シリコン基板１の表面にｎ型の１対
の不純物領域１０２ａおよび１０２ｂが形成されてい
る。不純物領域１０２ａおよび１０２ｂは図１中の活性
領域１０２内に形成されている。不純物領域１０２ａは
駆動用トランジスタ１４５のドレイン領域に該当し、不
純物領域１０２ｂは駆動用トランジスタ１４５のソース
領域に該当する。１対の不純物領域１０２ａおよび１０
２ｂは、不純物領域１０１ａおよび１０１ｂと同様にい
わゆるＬＤＤ構造としてもよい。１対の不純物領域１０
２ａおよび１０２ｂの間にはゲート絶縁膜としてのゲー
ト酸化膜１６９を介在させてゲート電極１６３が形成さ
れている。

【００８５】ゲート電極１６２および１６３を覆うよう
にシリコン基板１の表面に層間絶縁膜１８１が形成され
ている。層間絶縁膜１８１には、不純物領域１０１ａ、
１０１ｂ、１０２ａおよび１０２ｂに達するコンタクト
ホール１２３、１２２、１２７および１２８が形成され
ている。

【００８６】コンタクトホール１２３および１２８には
パッド電極１５３ａおよび１５８ａが形成されている。
コンタクトホール１２２および１２７を埋込むように不
純物領域１０１ｂおよび１０２ａに達する第１の記憶ノ
ード１５２と第２の記憶ノード１５７が形成されてい
る。

【００８７】層間絶縁膜１８１上には層間絶縁膜１８２
が形成されている。層間絶縁膜１８２には、パッド電極
１５３ａおよび１５８ａに達するコンタクトホール１８
２ａおよび１８２ｂが形成されている。コンタクトホー
ル１８２ａおよび１８２ｂを埋込むように接地ノード１
５３および１５８が形成されている。接地ノード１５３
および１５８の間には、層間絶縁膜１８２の表面にビッ
ト線１５１および１５６が形成されている。

【００８８】層間絶縁膜１８１および１８２はボロンや
リンなどを添加したシリコン酸化膜により構成される。
分離酸化膜１７０は、シリコン基板１を熱酸化すること
により形成されたシリコン酸化膜により構成される。ゲ
ート酸化膜１６８および１６９は、シリコン基板１の表
面を熱酸化することにより形成される。ゲート電極１６
２および１６３はドープトポリシリコンとシリサイドの
２層により構成される。パッド電極１５３ａ、１５８
ａ、第１の記憶ノード１５２および第２の記憶ノード１
５７はドープトポリシリコンにより構成される。ビット
線１５１、１５６、接地ノード１５３および１５８はア
ルミニウムにより構成される。

【００８９】図３は、図１中のＩＩＩ−ＩＩＩ線に沿っ
て見た断面を示す図である。図３を参照して、シリコン
基板１の表面に分離酸化膜１７０が島状に形成されてい
る。シリコン基板１の表面には導電領域としてのｎ型の
不純物領域１０１ｂおよび１０１ｃと、ｐ型の不純物領
域１０３ａが形成されている。

【００９０】１対のｎ型の不純物領域１０１ｂおよび１
０１ｃは図１中の活性領域１０１内に形成される。不純
物領域１０１ｂおよび１０１ｃはアクセストランジスタ
１０１のソース・ドレイン領域に該当する。不純物領域
１０１ｃもいわゆるＬＤＤ構造としてもよい。

【００９１】分離酸化膜１７０上にゲート電極１６２お
よび１６３が形成されている。２つの分離酸化膜１７０
の間に負荷トランジスタ１４３のドレイン領域としての
ｐ型の不純物領域１０３ａが形成されている。不純物領
域１０３ａは活性領域１０３内に形成されている。不純
物領域１０３ａもＬＤＤ構造としてもよい。

【００９２】ゲート電極１６１〜１６３を覆うようにシ
リコン基板１の表面に層間絶縁膜１８１が形成されてい
る。層間絶縁膜１８１には、第１の孔としてのコンタク
トホール１２１、１２２および１２４と、第２の孔とし
てのコンタクトホール１３２が形成されている。コンタ
クトホール１２１、１２２および１２４は導電領域とし
ての不純物領域１０１ｃ、１０１ｂおよび１０３ａに達
する。コンタクトホール１３２はゲート電極１６３に達
する。

【００９３】コンタクトホール１２２、１３２および１
２４を埋込むように第１および第２の導電層としての第
１の記憶ノード１５２が形成されている。第１の記憶ノ
ード１５２の高さは、シリコン基板１の表面からほぼ一
定の高さである。コンタクトホールを埋め込むようにパ
ッド電極１５１ａが形成されている。

【００９４】層間絶縁膜１８１を覆うように層間絶縁膜
１８２が形成されている。層間絶縁膜１８２には、パッ
ド電極１５１ａに達するコンタクトホール１８２ｃが形
成されている。コンタクトホール１８２ｃを埋込むよう
にビット線１５１が形成されている。

【００９５】次に、図１〜３で示すＳＲＡＭの製造方法
を図４および図５を参照して説明する。なお、図４およ
び図５は図３で示す断面に対応する。

【００９６】図４を参照して、シリコン基板１の表面に
分離酸化膜１７０を形成する。シリコン基板１の上にゲ
ート酸化膜１６７を介在させてゲート電極１６１、１６
２および１６３を形成する。シリコン基板１の表面に不
純物領域１０１ｂ、１０１および１０１ｃを形成する。
ゲート電極１６１、１６２および１６３を覆うように層
間絶縁膜１８１を形成する。層間絶縁膜１８１の表面に
レジストを塗布する。

【００９７】レジスト１９１上にフォトマスク１９７を
位置決めする。フォトマスク１９７はガラス基板１９７
ａと金属膜１９３ｂにより構成される。フォトマスク１
９３に矢印１９４で示す方向から光を照射すると、金属
膜１９３ｂが存在しない部分を光が通過する。この部分
を通過した光がレジスト１９１に照射され、露光部分１
９２が生じる。なお、隣合う露光部分１９２間の距離
は、露光の際の波長をλ、開口数をＮＡとすると、１．
６４×λ／ＮＡまたは１．１６×λ／ＮＡを満足しない
値に選ばれる。

【００９８】図５を参照して、露光されたレジスト１９
１を現像する。これにより、露光部分１９２が除去され
る。このレジスト１９１をマスクとして層間絶縁膜１８
１をエッチングする。これにより、コンタクトホール１
２１、１２２、１３２および１２４を形成する。

【００９９】図３を参照して、コンタクトホール１２１
にパッド電極１５１ａを形成する。同時に、コンタクト
ホール１２２、１３２および１２４を覆うように第１の
記憶ノード１５２を形成する。

【０１００】層間絶縁膜１８１を覆うように層間絶縁膜
１８２を形成する。層間絶縁膜１８２にパッド電極１５
１ａに達するコンタクトホール１８２ｃを形成する。コ
ンタクトホール１８２ａを埋込むようにビット線１５１
を形成して図３で示すＳＲＡＭが完成する。

【０１０１】このようなＳＲＡＭにおいては、図１で示
すように、すべてのコンタクトホールは格子状の位置に
形成されているため、コンタクトホール間の距離が部分
的に小さくなることがない。その結果、シリコン基板や
ゲート電極から光が反射してもコンタクトホール間で反
射光が重なり合うことがない。そのため、隣合うコンタ
クトホールが繋がり合うことがなくＳＲＡＭのメモリセ
ルの微細化を図ることができる。

【０１０２】また、コンタクトホール間の距離は、フラ
ウンホーファー回折により光が強め合わない距離（１．
６４×λ×ＮＡまたは１．１６×λ／ＮＡ以外）である
ため、フラウンホーファー回折によって隣合うコンタク
トホールの間に予期せぬ部分にコンタクトホールが形成
されることがない。その結果、ＳＲＡＭの微細化を図る
ことができる。

【０１０３】また、図１で示すように６つのトランジス
タを必要とするいわゆるフルＣＭＯＳ型トランジスタで
それぞれのトランジスタを微細化してもコンタクトホー
ル間が繋がらないため、ＳＲＡＭの信頼性を向上させる
ことができる。

【０１０４】（実施の形態２）実施の形態２では、図１
で示すＳＲＡＭのメモリセル１００において、コンタク
トホールの径（コンタクトホールの１辺の長さ）を２ａ
とした場合に、縦方向、横方向のピッチを各々Ｘｐ＝ｎ
ａ（ｎは２以上の自然数）、Ｙｐ＝ｍａ（ｍは２以上の
自然数）という関係が成り立つようにする。このように
関係づけたのは以下の理由による。

【０１０５】すなわち、コンタクトホールを形成する露
光・現像工程において、レジストを露光する際に隣合う
コンタクトホールの端からの光が干渉し合う。その干渉
光の強弱は、コンタクトホールの端からの距離とコンタ
クトホールの大きさによって決まることが経験的に知ら
れている。そのため、コンタクトホール間の距離（ピッ
チ：Ｘｐ、Ｙｐ）を一定にするとともに、ピッチをコン
タクトホール径の半径（ａ）の自然数倍とすることで各
コンタクトホールを形成するための光の相互の干渉が一
定となる。これにより、写真製版工程における露光条件
が各コンタクトホールで均一となり、結果として加工条
件が揃い制御性が向上するという効果が得られる。

【０１０６】（実施の形態３）図６は、この発明の実施
の形態３に従ったＳＲＡＭの平面図である。図１で示す
ＳＲＡＭでは、コンタクトホール１２２とコンタクトホ
ール１２４との間でゲート電極１６３と第１の記憶ノー
ド１５２が接続されていたのに対して、図６で示すＳＲ
ＡＭのメモリセル２００では、コンタクトホール１２２
とコンタクトホール１２４との間から外れた位置で第１
の記憶ノード２５２とゲート電極２６３とがコンタクト
ホール２３２を介して接続されている。

【０１０７】また、それに伴って、ゲート電極２６３の
形状が図１で示すゲート電極１６３と異なっている。ま
た、第１の記憶ノード２５２が図１で示す第１の記憶ノ
ード１５２に比べて延長されている。また、ゲート電極
２６２の形状も図１で示すゲート電極１６２と異なって
いる。

【０１０８】図６で示すメモリセルにおいても、コンタ
クトホール１２１〜１３１および２３２はほぼ格子状の
位置に形成されている。コンタクトホールの中心間の距
離は図６の横方向においてＸｐであり、縦方向において
Ｙｐである。

【０１０９】また、コンタクトホールを形成する際の露
光に用いる光の波長λと露光の際の開口数ＮＡとする
と、コンタクトホールの中心間の距離は１．６４×λ／
ＮＡまたは１．１６×λ／ＮＡを満足しない値とされて
いる。

【０１１０】図７は、図６中のＶＩＩ−ＶＩＩ線に沿っ
て見た断面を示す図である。図７を参照して、シリコン
基板１の表面に分離酸化膜１７０、不純物領域１０１
ａ、１０１ｂ、１０２ａ、１０２ｂが形成されている。
シリコン基板１の表面にゲート酸化膜２６８および２６
９を介在させてゲート電極２６２および２６３が形成さ
れている。

【０１１１】シリコン基板１の表面を覆うように層間絶
縁膜２８１が形成されている。層間絶縁膜２８１にはコ
ンタクトホール１２３、１２２、１２７および１２８が
形成されている。それぞれのコンタクトホールを埋込む
ようにパッド電極１５３ａ、１５８ａ、第１の記憶ノー
ド２５２ａ、第２の記憶ノード１５７ａが形成されてい
る。

【０１１２】層間絶縁膜２８１を覆うように層間絶縁膜
２８２が形成されている。層間絶縁膜２８２には、パッ
ド電極１５３ａおよび１５８ａに達するコンタクトホー
ル２８２ａおよび２８２ｂが形成されている。コンタク
トホール２８２ａおよび２８２ｂを埋込むように接地ノ
ード１５３および１５８が形成されている。層間絶縁膜
２８２の表面にはビット線１５１および１５６が形成さ
れている。

【０１１３】図８は図６中のＶＩＩＩ−ＶＩＩＩ線に沿
って見た断面を示す図である。図８を参照して、シリコ
ン基板１の表面に分離酸化膜１７０が形成されている。
シリコン基板１の表面に不純物領域１０１ｂ、１０１ｃ
および１０３ａが形成されている。シリコン基板１の表
面にゲート酸化膜１６７を介在させてゲート電極１６１
が形成されている。また、分離酸化膜１７０上にゲート
電極２６２が形成されている。さらに、分離酸化膜１７
０上にゲート電極２６３が形成されている。

【０１１４】シリコン基板１を覆うように層間絶縁膜２
８１が形成されている。層間絶縁膜２８１には、コンタ
クトホール１２１、１２２、１２４と、ゲート電極２６
３に達する第２の孔としてのコンタクトホール２３２が
形成されている。コンタクトホール１２１を埋込むよう
にパッド電極１５１ａが形成されており、コンタクトホ
ール１２２、１２４および２３２を埋込むように第１お
よび第２の導電層としての第１の記憶ノード２５２が埋
込まれている。シリコン基板１の表面から第１の記憶ノ
ード２５２の高さはほぼ一定である。

【０１１５】層間絶縁膜２８１を覆うように層間絶縁膜
２８２が形成されている。層間絶縁膜２８２には、パッ
ド電極１５１ａに達するコンタクトホール２８２ｃが形
成されており、これを埋込むようにビット線１５１が形
成されている。

【０１１６】次に、図６〜図８で示すＳＲＡＭのメモリ
セルの製造方法について説明する。図９〜図１０は、図
６〜図８で示すＳＲＡＭのメモリセルの製造工程を示す
断面図である。なお、図９および図１０は図８で示す断
面に対応する。

【０１１７】図９を参照して、シリコン基板１の表面に
分離酸化膜１７０を形成する。シリコン基板１の表面に
ゲート酸化膜１６７を介在させてゲート電極１６１を形
成するとともに分離酸化膜１７０上にゲート電極２６２
および２６３を形成する。シリコン基板１に不純物領域
１０１ｂ、１０１ｃおよび１０３ａを形成する。シリコ
ン基板１を覆うように層間絶縁膜２８１を形成する。層
間絶縁膜２８１上にレジスト２９１を塗布する。

【０１１８】レジスト２９１上にフォトマスク２９３を
位置決めする。フォトマスク２９３はガラス基板２９３
ａと金属膜２９３ｂとにより構成される。フォトマスク
２９３を介して矢印２９４で示す方向からレジスト２９
１へ光を照射する。これにより、レジスト２９１が露光
されて露光部分２９２が生じる。

【０１１９】図１０を参照して、レジスト２９１を現像
する。これにより、露光部分２９２が除去される。この
レジストに従って層間絶縁膜２８１をエッチングする。
これにより、コンタクトホール１２１、１２２、１２４
および２３２を形成する。

【０１２０】図８を参照して、パッド電極１５１ａ、第
１の記憶ノード２５２を形成する。これらを覆うように
層間絶縁膜２８２を形成する。層間絶縁膜２８２にコン
タクトホール２８２ｃを形成し、これを埋込むようにビ
ット線１５１を形成して図８で示すＳＲＡＭが完成す
る。

【０１２１】このようなＳＲＡＭにおいては、実施の形
態１で示したＳＲＡＭと同様の効果がある。

【０１２２】（実施の形態４）図１１は、この発明の実
施の形態４および５に従ったＳＲＡＭの平面図である。
図１１で示すＳＲＡＭでは、アクセストランジスタと駆
動用トランジスタの不純物領域の広さが図１で示すもの
に比べて広くなっている点に特徴がある。これにより、
トランジスタの性能が向上する。

【０１２３】具体的には、ＳＲＡＭのメモリセル３００
は、ｎ型のアクセストランジスタ３４１および３４４
と、ｎ型の駆動用トランジスタ３４２および３４５と、
ｐ型の負荷トランジスタ１４３および１４６とを備え
る。

【０１２４】アクセストランジスタ３４１は、活性領域
３０１内に形成された１対のｎ型の不純物領域（ソース
・ドレイン領域）と、その不純物領域の間に形成された
ゲート電極１６１とを有する。不純物領域の一方はコン
タクトホール１２１を介してビット線１５１と接続され
る。不純物領域の他方は不純物の一方に比べて平面積が
広くなっており、コンタクトホール３２２ａおよび３２
２ｂを介して第１の記憶ノード３５２に接続される。

【０１２５】アクセストランジスタ３４４は活性領域３
０２内に形成された１対のｎ型不純物領域と、その不純
物領域の間に形成されたゲート電極１６１とを有する。
不純物領域の一方はコンタクトホール１２６を介してビ
ット線１５６に接続される。不純物領域の他方は不純物
領域の一方に対して平面積が広くなっており、コンタク
トホール３２７ａおよび３２７ｂを介して第２の記憶ノ
ード３５７に接続される。

【０１２６】駆動用トランジスタ３４２は、活性領域３
０１内に形成されたｎ型の１対の不純物領域（ソース領
域およびドレイン領域）と、１対の不純物領域間に形成
されたゲート電極３４２とを有する。不純物領域の一方
（ソース領域）は、コンタクトホール３２３ａおよび３
２３ｂを介して接地ノード３５３に接続されている。不
純物領域の他方（ドレイン領域）は、コンタクトホール
３２２ａおよび３２２ｂを介して第１の記憶ノード３５
２に接続されている。ゲート電極３６２はコンタクトホ
ール１３１を介して第２の記憶ノード３５７に接続され
ている。

【０１２７】駆動用トランジスタ３４５は、活性領域３
０１内に形成されたｎ型の１対の不純物領域（ソース領
域およびドレイン領域）と、その１対の不純物領域間に
形成されたゲート電極３６３とを有する。不純物領域の
一方（ソース領域）は、コンタクトホール３２８ａおよ
び３２８ｂを介して接地ノード３５８に接続されてい
る。不純物領域の他方（ドレイン領域）は、コンタクト
ホール３７２ａおよび３７２ｂを介して第２の記憶ノー
ド３５７に接続されている。ゲート電極３６３はコンタ
クトホール１３２を介して第１の記憶ノード３５２に接
続されている。

【０１２８】負荷トランジスタ１４３および１４６は図
１で示すものと同様であるのでその説明は繰返さない。

【０１２９】図１２は図１１中のＸＩＩ−ＸＩＩ線に沿
って見た断面を示す図である。図１２を参照して、シリ
コン基板１の表面に分離酸化膜１７０が形成されてい
る。シリコン基板１の表面には、導電領域としてのｎ型
の不純物領域３０１ａ、３０１ｂ、３０２ａおよび３０
２ｂが形成されている。

【０１３０】ｎ型の１対の不純物領域３０１ａおよび３
０１ｂは図１１中の活性領域３０１内に形成される。不
純物領域３０１ａが駆動用トランジスタ３４２のソース
領域に該当し、不純物領域３０１ｂが駆動用トランジス
タ３４２のドレイン領域に該当する。

【０１３１】ｎ型の１対の不純物領域３０２ａおよび３
０２ｂは、図１１中の活性領域３０２内に形成される。
不純物領域３０２ａが駆動用トランジスタ３４５のドレ
イン領域に該当し、不純物領域３０２ｂが駆動用トラン
ジスタ３４５のソース領域に該当する。シリコン基板１
の表面にゲート絶縁膜としてのゲート酸化膜３６８およ
び３６９を介在させてゲート電極３６２および３６３が
形成されている。

【０１３２】ゲート電極３６２および３６３を覆うよう
にシリコン基板１の表面に層間絶縁膜３８１が形成され
ている。層間絶縁膜３８１には不純物領域３０１ａ、３
０１ｂ、３０２ａおよび３０２ｂに達するコンタクトホ
ール３２３ａ、３２２ａ、３２７ａおよび３２８ａが形
成されている。コンタクトホールを埋込むようにパッド
電極３５３ａ、第１の記憶ノード３５２、第２の記憶ノ
ード３５７、パッド電極３５８ａが形成されている。

【０１３３】パッド電極３５３ａおよび３５８ａと第１
の記憶ノード３５２と第２の記憶ノード３５７とを覆う
ように層間絶縁膜３８２が形成されている。層間絶縁膜
３８２にはパッド電極３５３ａおよび３５８ａに達する
コンタクトホール３８２ａおよび３８２ｂが形成されて
いる。コンタクトホール３８２ａおよび３８２ｂを埋込
むように接地ノード３５３および３５８が形成されてい
る。また、層間絶縁膜３８２の上にビット線１５１およ
び１５６が形成されている。

【０１３４】図１３は図１１中のＸＩＩＩ−ＸＩＩＩ線
に沿って見た断面を示す図である。図１３を参照して、
シリコン基板１の表面に分離酸化膜１７０が形成されて
いる。シリコン基板１の表面には、導電領域としてのｎ
型の不純物領域３０１ｂ、３０１ｃと、ｐ型の不純物領
域１０３ａが形成されている。不純物領域３０１ｂおよ
び３０１ｃは図１１中の活性領域３０１内に存在する。
分離酸化膜１７０上にゲート電極３６２および３６３が
形成されている。シリコン基板１上にゲート酸化膜３６
８を介在させてゲート電極３６２が形成されている。

【０１３５】ゲート電極３６２および３６３を覆うよう
にシリコン基板１上に層間絶縁膜３８２が形成されてい
る。不純物領域３０１ｂおよび３０１ｃはＬＤＤ構造と
してもよい。層間絶縁膜３８１にはコンタクトホール１
２１、３２２ａ、３２２ｂ、１３２および１２４が形成
されている。第１の孔としてのコンタクトホール３２２
ａ、３２２ｂ、１２１、１２４は、導電領域である不純
物領域３０１ｂ、３０１ｃおよび１０３ａに達する。ま
た、第２の孔としてのコンタクトホール１３２はゲート
電極３６３に達する。

【０１３６】コンタクトホール１２１を埋込むようにパ
ッド電極１５１ａが形成され、コンタクトホール３２２
ａ、３２２ｂ、１３２および１２４を埋込むように第１
および第２の導電層としての第１の記憶ノード３５２が
形成されている。第１の記憶ノード３５２のシリコン基
板１の表面からの高さはほぼ一定である。

【０１３７】層間絶縁膜３８１を覆うように層間絶縁膜
３８２が形成されている。層間絶縁膜３８２にはパッド
電極１５１に達するコンタクトホール３８２ｃが形成さ
れており、コンタクトホール３８２ｃを埋込むようにビ
ット線１５１が形成されている。

【０１３８】次に、図１１〜図１３で示すＳＲＡＭの製
造方法について説明する。図１４および図１５は、図１
１〜図１３で示すＳＲＡＭの製造工程を示す断面図であ
る。なお、図１４および図１５は図１３で示す断面に対
応する。

【０１３９】図１４を参照して、シリコン基板１の表面
に分離酸化膜１７０を形成する。シリコン基板１の表面
にゲート酸化膜１６７を介在させてゲート電極１６１を
形成するとともに、分離酸化膜１７０上にゲート電極３
６２および３６３を形成する。

【０１４０】シリコン基板１の表面に不純物領域１０３
ａ、３０１ｂおよび３０１ｃを形成する。シリコン基板
１の表面を覆うように層間絶縁膜３８１を形成する。層
間絶縁膜３８１表面にレジスト３９１を塗布する。レジ
スト３９１上にフォトマスク３９３を位置決めする。フ
ォトマスク３９３はガラス部材３９３ａと金属膜３９３
ｂにより構成される。矢印３９４で示す方向から光を照
射すると、レジスト３９１が部分的に露光される。これ
により、露光部分３９２が生じる。

【０１４１】図１５を参照して、露光されたレジスト３
９１を現像する。これにより、露光部分３９２が除去さ
れる。レジスト３９１をマスクとして層間絶縁膜３８１
をエッチングする。これにより、コンタクトホール１２
１、３２２ａ、３２２ｂ、１３２および１２４を形成す
る。

【０１４２】図１３を参照して、コンタクトホール１２
１を埋込むようにパッド電極１５１ａを形成し、コンタ
クトホール３２２ａ、３２２ｂ、１３２および１２４を
埋込むように第１の記憶ノード３５２を形成する。層間
絶縁膜３８１を覆うように層間絶縁膜３８２を形成す
る。層間絶縁膜３８２にコンタクトホール３８２ｃを形
成し、コンタクトホール３８２ｃをビット線１５１で埋
込むことにより図１３で示すＳＲＡＭが完成する。

【０１４３】このように構成されたＳＲＡＭにおいて
は、まず、実施の形態１で示したＳＲＡＭと同様の効果
がある。

【０１４４】さらに、不純物領域の平面積が広くなり、
複数のコンタクトホールが形成されるため、トランジス
タの性能が向上するという効果もある。

【０１４５】（実施の形態５）実施の形態５では、実施
の形態４においてコンタクトホール３２３ａ、３２３
ｂ、３２２ａ、３２２ｂ、３２７ａ、３２７ｂ、３２８
ａ、３２８ｂを形成した後、このコンタクトホールに不
純物を注入する。注入後の熱処理で不純物が拡散し、コ
ンタクトホール３２３ａに注入して形成した不純物領域
とコンタクトホール３２３ｂに注入して形成した不純物
領域とが繋がるようにする。また、コンタクトホール３
２２ａとコンタクトホール３２２ｂに注入して形成した
不純物領域、コンタクトホール３２７ａとコンタクトホ
ール３２７ｂに注入して形成した不純物領域、コンタク
トホール３２８ａとコンタクトホール３２８ｂに注入し
て形成した不純物領域も繋がるようにする。

【０１４６】このような実施の形態に従ったＳＲＡＭに
おいても、実施の形態１と同様の効果がある。

【０１４７】（実施の形態６）図１６はこの発明の実施
の形態６に従ったＳＲＡＭの平面図である。図１６で
は、図６で示すメモリセル２００と同一構造のメモリセ
ル２００ａ、２００ｂ、２００ｃおよび２００ｄを組合
せてＳＲＡＭのメモリセルとしている。また、この場合
でも、メモリセルのコンタクトホールはほぼ格子状に配
置され、コンタクトホール間のピッチが一定になるよう
に最小単位のメモリセルを並べている。図１６では、最
小単位のメモリセルを縦軸および横軸に対して線対称に
配置した例を示す。

【０１４８】（実施の形態７）図１７は、この発明の実
施の形態７に従ったＳＲＡＭの平面図である。上述の実
施の形態６では、最小単位のメモリセルを縦軸と横軸に
対して線対称に配置した。この場合には、近接した位置
にコンタクトホールが形成され、コンタクトホールの単
位面積当りの密度が異なる。

【０１４９】そのため、図１７で示す実施の形態７で
は、最小単位のメモリセル２００ａ、２００ｂ、２００
ｅおよび２００ｆを横軸に対して線対称に配置してい
る。つまり、図１７では、メモリセル２００ａおよび２
００ｂは図１６と同様に配置し、メモリセル２００ｅお
よび２００ｆは、図１６のメモリセル２００ｃおよび２
００ｄを入れ替えたような形となっている。

【０１５０】このようにすることにより、同一の縦軸上
に近接したコンタクトホールが存在しなくなり、単位面
積当りのコンタクトホールの密度がほぼ同一となる。

【０１５１】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、上述の実施の形態では、ＳＲ
ＡＭのメモリセルについて説明したが、メモリセルと近
接する回路においてメモリセル並みの密度でコンタクト
ホールを配置する回路パターン部では、同様のコンタク
トホールを格子状に配置することにより同等の効果が得
られる。

【０１５２】また、ＳＲＡＭだけでなくダイナミック型
ランダムアクセスメモリや不揮発性の半導体記憶装置に
本発明を適用することも可能である。

【０１５３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１５４】

【発明の効果】請求項１から４に記載の発明に従えば、
隣り合うコンタクトホールが繋がるのを防止でき、微細
化が可能なスタティク型半導体記憶装置を提供できる。

【０１５５】請求項５および１０に記載の発明に従え
ば、隣り合うコンタクトホール間の予期せぬ部分にコン
タクトホールが形成されるのを防止でき、微細化が可能
なスタティク型半導体記憶装置を提供できる。

【０１５６】請求項６から８、１１および１２に記載の
発明に従えば、隣り合うコンタクトホールが繋がるのを
防止でき、微細化が可能な半導体装置を提供できる。

【０１５７】請求項９および１３からに記載の発明に従
えば、隣り合うコンタクトホール間の予期せぬ部分にコ
ンタクトホールが形成されるのを防止でき、微細化が可
能な半導体装置を提供できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１および２に従ったＳ
ＲＡＭの平面図である。

【図２】 図１中のＩＩ−ＩＩ線に沿って見た断面を示
す図である。

【図３】 図１中のＩＩＩ−ＩＩＩ線に沿って見た断面
を示す図である。

【図４】 図１〜図３で示すＳＲＡＭの製造方法の第１
工程を示す図である。

【図５】 図１〜図３で示すＳＲＡＭの製造方法の第２
工程を示す断面図である。

【図６】 この発明の実施の形態３に従ったＳＲＡＭの
平面図である。

【図７】 図６中のＶＩＩ−ＶＩＩ線に沿って見た断面
を示す図である。

【図８】 図６中のＶＩＩＩ−ＶＩＩＩ線に沿って見た
断面を示す図である。

【図９】 図６〜図８で示すＳＲＡＭの製造方法の第１
工程を示す断面図である。

【図１０】 図６〜図８で示すＳＲＡＭの製造方法の第
２工程を示す断面図である。

【図１１】 この発明の実施の形態４および５に従った
ＳＲＡＭの平面図である。

【図１２】 図１１中のＸＩＩ−ＸＩＩ線に沿って見た
断面を示す図である。

【図１３】 図１１中のＸＩＩＩ−ＸＩＩＩ線に沿って
見た断面を示す図である。

【図１４】 図１１〜図１３で示すＳＲＡＭの製造方法
の第１工程を示す断面図である。

【図１５】 図１１〜図１３で示すＳＲＡＭの製造方法
の第２工程を示す断面図である。

【図１６】 この発明の実施の形態６に従ったＳＲＡＭ
の平面図である。

【図１７】 この発明の実施の形態７に従ったＳＲＡＭ
の平面図である。

【図１８】 従来のＳＲＡＭの等価回路図である。

【図１９】 従来のＳＲＡＭの平面図である。

【図２０】 図１９中のＸＸ−ＸＸ線に沿って見た断面
を示す図である。

【図２１】 図１９中のＸＸＩ−ＸＸＩ線に沿って見た
断面を示す図である。

【図２２】 図１９〜図２１で示すＳＲＡＭの製造方法
の第１工程を示す断面図である。

【図２３】 図１９〜図２１で示すＳＲＡＭの製造方法
の第１工程を示す断面図である。

【図２４】 図１９〜図２１で示すＳＲＡＭの製造方法
の第２工程を示す断面図である。

【図２５】 図１９〜図２１で示すＳＲＡＭの製造方法
の第２工程を示す断面図である。

【図２６】 反射光により露光されるレジストを説明す
るための断面図である。

【図２７】 反射光により露光されるレジストを説明す
るための断面図である。

【図２８】 図２６で示すレジストを現像して得られる
パターンを説明するための断面図である。

【図２９】 図２７で示すレジストを現像して得られる
パターンを説明するための断面図である。

【図３０】 図２８で示すパターンに従ってエッチング
された層間絶縁膜を説明するための断面図である。

【図３１】 図２９で示すパターンに従ってエッチング
された層間絶縁膜を説明するための断面図である。

【図３２】 光の回折現象を説明するための図である。

【符号の説明】

１ シリコン基板、１２１，１２２，１２３，１２４，
１２５，１２６，１２７，１２８，１２９，１３０，１
３１，１３２，２３２，３２２ａ，３２２ｂ，３２３
ａ，３２３ｂ，３２７ａ，３２７ｂ，３２８ａ，３２８
ｂ コンタクトホール、１４１，１４４ アクセストラ
ンジスタ、１４２，１４５ 駆動用トランジスタ、１４
３，１４６ 負荷トランジスタ、１６１，１６２，１６
３ ゲート電極、１８１，２８１，３８１ 層間絶縁
膜。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 導電領域を有する半導体基板と、 前記半導体基板の上にゲート絶縁膜を介在させて形成さ
   れたゲート電極と、 前記ゲート電極を覆う層間絶縁膜とを備え、 前記層間絶縁膜は、前記半導体基板の導電領域に達する
   複数の第１の孔と、前記ゲート電極に達する複数の第２
   の孔とを有し、 前記複数の第１の孔と第２の孔とは、ほぼ格子状に位置
   するように形成されている、スタティック型半導体記憶
   装置。
2. 【請求項２】 前記第１の孔は、前記ゲート電極に取囲
   まれた領域に形成される、請求項１に記載のスタティッ
   ク型半導体記憶装置。
3. 【請求項３】 メモリセルを備え、 前記メモリセルは、 前記第１の孔を介して第１の記憶ノードに接続され、前
   記第１の孔を介して接地ノードに接続され、前記第２の
   孔を介してゲート電極が第２の記憶ノードに接続された
   第１導電型の第１の駆動用トランジスタと、 前記第１の孔を介して前記第２の記憶ノードに接続さ
   れ、前記第１の孔を介して接地ノードに接続され、前記
   第２の孔を介してゲート電極が前記第１の記憶ノードに
   接続された第１導電型の第２の駆動用トランジスタと、 前記第１の孔を介して前記第１の記憶ノードに接続さ
   れ、前記第１の孔を介して電源ノードに接続され、前記
   第２の孔を介してゲート電極が前記第２の記憶ノードに
   接続された第２導電型の第１の負荷トランジスタと、 前記第１の孔を介して前記第２の記憶ノードに接続さ
   れ、前記第１の孔を介して前記電源ノードに接続され、
   前記第２の孔を介してゲート電極が前記第１の記憶ノー
   ドに接続された第２導電型の第２の負荷トランジスタ
   と、 前記第１の孔を介して前記第１の記憶ノードに接続さ
   れ、前記第１の孔を介してビット線対の一方に接続さ
   れ、ゲート電極がワード線に接続された第１導電型の第
   １のアクセストランジスタと、 前記第１の孔を介して前記第２の記憶ノードに接続さ
   れ、前記第１の孔を介して前記ビット線対の他方に接続
   され、ゲート電極がワード線に接続された第１導電型の
   第２のアクセストランジスタとを備えた、請求項１また
   は２に記載のスタティック型半導体記憶装置。
4. 【請求項４】 前記ゲート電極は、第１と第２のゲート
   電極を含み、 前記第１のゲート電極は、第１導電型の第１の駆動用ト
   ランジスタと、第２導電型の第１の負荷トランジスタと
   に共有され、 前記第２のゲート電極は、第１導電型の第２の駆動用ト
   ランジスタと、第２導電型の第２の負荷トランジスタと
   に共有される、請求項１または２に記載のスタティック
   型半導体記憶装置。
5. 【請求項５】 前記第１と第２の孔は露光・現像処理を
   用いて形成され、前記露光処理において用いる光の波長
   をλ、開口数をＮＡとすると、複数の前記孔の中心間の
   距離ｄは、１．６４×λ／ＮＡまたは１．１６×λ／Ｎ
   Ａを満足しない値である、請求項１から４のいずれか１
   項に記載のスタティック型半導体記憶装置。
6. 【請求項６】 導電領域を有する半導体基板と、 前記半導体基板の上にゲート絶縁膜を介在させて形成さ
   れたゲート電極と、 前記ゲート電極を覆う層間絶縁膜とを備え、 前記層間絶縁膜は、前記半導体基板の導電領域に達する
   複数の第１の孔と、前記ゲート電極に達する複数の第２
   の孔とを有し、 前記複数の第１の孔と第２の孔とは、ほぼ格子状に位置
   するように形成されており、さらに、 前記第１の孔を通じて前記導電領域に接続され、前記層
   間絶縁膜の上に形成された第１の導電層と、 前記第２の孔を通じて前記ゲート電極に接続され、前記
   層間絶縁膜の上に形成された第２の導電層とを備え、 前記第１と第２の導電層は、前記層間絶縁膜の上でほぼ
   同一の高さの位置に形成される、半導体装置。
7. 【請求項７】 前記第１と第２の導電層は同一の導電層
   である、請求項６に記載の半導体装置。
8. 【請求項８】 前記第１の孔は前記ゲート電極に取囲ま
   れた領域に形成される、請求項６または７に記載の半導
   体装置。
9. 【請求項９】 前記第１と第２の孔は露光・現像処理を
   用いて形成され、前記露光処理において用いる光の波長
   をλ、開口数をＮＡとすると、複数の前記孔の中心間の
   距離ｄは、１．６４×λ／ＮＡまたは１．１６×λ／Ｎ
   Ａを満足しない値である、請求項６から８のいずれか１
   項に記載の半導体装置。
10. 【請求項１０】 当該半導体装置はスタティック型半導
    体記憶装置である、請求項６から９のいずれか１項に記
    載の半導体装置。
11. 【請求項１１】 半導体基板と、 前記半導体基板の上に形成された層間絶縁膜とを備え、 前記層間絶縁膜は露光・現像処理を用いて形成された複
    数の孔を有し、 複数の前記孔は、ほぼ格子状の位置に形成されており、 隣り合う前記孔の間の距離は、前記露光処理において照
    射される光の回折光の干渉によって、相対的に高い強度
    の光が隣り合う前記孔の間で生じないように選ばれてい
    る、半導体装置。
12. 【請求項１２】 前記露光処理において用いる光の波長
    をλ、開口数をＮＡとすると、複数の前記孔の中心間の
    距離ｄは、１．６４×λ／ＮＡまたは１．１６×λ／Ｎ
    Ａを満足しない値である、請求項１１に記載の半導体装
    置。
13. 【請求項１３】 当該半導体装置はスタティック型半導
    体記憶装置である、請求項１１または１２に記載の半導
    体装置。