JP2001076483A - Semiconductor device and electronic equipment - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which power consumption can be reduced. SOLUTION: A cell plate potential switching circuit 500 comprises a switch transistor nSTr(1-n) being a nMOS transistor and a switch transistor pSTr(1-n) being a pMOS transistor. Source/drain of respective one side of the switch transistors nSTr, pSTr are connected to a corresponding cell plate CP. (1/2) Vcc being half of a power source potential is applied to the other side of the source/drain of the switch transistor nSTr. Thereby, the (1/2) Vcc is applied to the cell plate CP of a selected memory cell MC. (1/2) Vcc+αcp is applied to the source/drain of the other side of the switch transistor sSTr. Thereby, (1/2) Vcc+αcp is applied to the cell plate CP of a non-selection memory cell MC.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、キャパシタに電荷
を蓄積することにより、データを記憶する半導体装置お
よびこれを含む電子機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device for storing data by accumulating electric charges in a capacitor and an electronic apparatus including the same.

【０００２】[0002]

【背景技術】ＤＲＡＭは、周期的にリフレッシュ動作が
必要なメモリであり、例えば、携帯電話機のメモリに用
いられる。図８は、従来のＤＲＡＭの一部を示す回路ブ
ロック図である。図８を用いて、従来のＤＲＡＭの構成
および動作を簡単に説明する。2. Description of the Related Art A DRAM is a memory that requires a periodic refresh operation, and is used, for example, as a memory of a mobile phone. FIG. 8 is a circuit block diagram showing a part of a conventional DRAM. The configuration and operation of a conventional DRAM will be briefly described with reference to FIG.

【０００３】ＤＲＡＭは、メモリセルアレイ５０００、
センスアンプ６０００および読み出し／書き込み回路７
０００を含む。メモリセルアレイ５０００は、行列状に
配置されている複数のメモリセルＭＣと、複数のワード
線ＷＬと、複数の一対のビット線（ＢＬ、ＸＢＬ）と、
を含む。この図面では、メモリセルＭＣ１〜ＭＣ６、ワ
ード線ＷＬ１〜ＷＬ３、ビット線（ＢＬ１、ＸＢＬ
１）、（ＢＬ２、ＸＢＬ２）が表れている。各メモリセ
ルＭＣは、ｎ型のアクセストランジスタｎＡＴｒと、デ
ータを記憶するキャパシタＣと、を含む。一対のビット
線（ＢＬ、ＸＢＬ）は、それぞれのセンスアンプ６００
０、読み出し／書き込み回路７０００に接続されてい
る。A DRAM has a memory cell array 5000,
Sense amplifier 6000 and read / write circuit 7
000. The memory cell array 5000 includes a plurality of memory cells MC arranged in a matrix, a plurality of word lines WL, and a pair of bit lines (BL, XBL).
including. In this drawing, memory cells MC1 to MC6, word lines WL1 to WL3, bit lines (BL1, XBL
1) and (BL2, XBL2) appear. Each memory cell MC includes an n-type access transistor nATr and a capacitor C for storing data. A pair of bit lines (BL, XBL) are connected to each sense amplifier 600
0, connected to the read / write circuit 7000.

【０００４】従来のＤＲＡＭの動作を、メモリセルＭＣ
２に着目して説明する。まず、データ書き込み動作から
説明する。ワードラインＷＬ１を正電位にし、アクセス
トランジスタｎＡＴｒ２をＯＮする。次に、ビット線Ｂ
Ｌ２を所定の電位にする。所定の電位とは、キャパシタ
Ｃ２にデータ“Ｈ”を書き込む場合は、電源電位Ｖｃｃ
を印加し、データ“Ｌ”を書き込む場合は、接地電位Ｇ
ＮＤを印加する。これにより、キャパシタＣ２には、デ
ータ“Ｈ”または“Ｌ”が記憶される。そして、ワード
ラインＷＬ１の電位を接地電位ＧＮＤとすることによ
り、キャパシタＣ２のデータが保持される。[0004] The operation of a conventional DRAM is performed by using a memory cell MC.
The description will be made focusing on No. 2. First, the data write operation will be described. The word line WL1 is set to a positive potential, and the access transistor nATr2 is turned on. Next, bit line B
L2 is set to a predetermined potential. The predetermined potential is the power supply potential Vcc when writing data “H” to the capacitor C2.
Is applied and data “L” is written, the ground potential G
Apply ND. As a result, data “H” or “L” is stored in the capacitor C2. By setting the potential of the word line WL1 to the ground potential GND, the data of the capacitor C2 is held.

【０００５】次に、データ読み出し動作について説明す
る。ビット線ＢＬ２、ビット線ＸＢＬ２をそれぞれ、電
源電位の半分の電位である（１／２）Ｖｃｃにする（ビ
ット線ＢＬ２、ビット線ＸＢＬ２のプリチャージ）。ビ
ット線ＢＬ２、ＸＢＬ２を電源から切り離し、ビット線
ＢＬ２、ＸＢＬ２をフローティングにする。そして、ワ
ード線ＷＬ１を正電位とすることにより、アクセストラ
ンジスタｎＡＴｒ２をＯＮする。これにより、キャパシ
タＣ２にデータ“Ｈ”が書き込まれていた場合、ビット
線ＢＬ２の電位は、（１／２）Ｖｃｃからわずかな値α
だけ増加する。一方、キャパシタＣ２にデータ“Ｌ”が
書き込まれていた場合、ビット線ＢＬ２の電位は、（１
／２）Ｖｃｃからわずかな値αだけ減少する。Next, a data read operation will be described. Each of the bit line BL2 and the bit line XBL2 is set to (1/2) Vcc, which is half the power supply potential (precharge of the bit line BL2 and the bit line XBL2). The bit lines BL2 and XBL2 are disconnected from the power supply, and the bit lines BL2 and XBL2 are floated. Then, the access transistor nATr2 is turned ON by setting the word line WL1 to a positive potential. As a result, when data “H” has been written to the capacitor C2, the potential of the bit line BL2 rises from (１ ／) Vcc to a slight value α.
Only increase. On the other hand, when data “L” has been written to the capacitor C2, the potential of the bit line BL2 becomes (1
/ 2) Decrease from Vcc by a small value α.

【０００６】ビット線ＸＢＬ２の電位（１／２）Ｖｃｃ
と、ビット線ＢＬ２の電位と、をセンスアンプ６０００
により、比較して増幅する。キャパシタＣ２のデータが
“Ｈ”の場合、ビット線ＢＬ２の電位はＶｃｃ、ビット
線ＸＢＬ２の電位はＧＮＤとなる。また、キャパシタＣ
２のデータが“Ｌ”の場合、ビット線ＢＬ２の電位はＧ
ＮＤ、ビット線ＸＢＬ２の電位はＶｃｃとなる。これに
より、メモリセルＭＣ２からのデータの読み出しが完了
する。この読み出しにより、キャパシタＣ２に記憶され
たデータは、一旦破壊されるが、読み出し時のビット線
ＢＬ２の電位により、キャパシタＣ２にデータは再書き
込みされる。The potential (1/2) Vcc of bit line XBL2
And the potential of bit line BL2 to sense amplifier 6000
Amplify by comparison. When the data of the capacitor C2 is "H", the potential of the bit line BL2 becomes Vcc and the potential of the bit line XBL2 becomes GND. Also, the capacitor C
2 data is “L”, the potential of the bit line BL2 is G
ND, the potential of the bit line XBL2 becomes Vcc. Thus, the reading of data from the memory cell MC2 is completed. Although the data stored in the capacitor C2 is temporarily destroyed by this reading, the data is rewritten in the capacitor C2 by the potential of the bit line BL2 at the time of reading.

【０００７】[0007]

【発明が解決しようとする課題】ＤＲＡＭは、キャパシ
タにデータ“Ｈ”が記憶されている場合、たとえ電源が
ＯＮであっても、そのままにしておけは、データ“Ｌ”
に変わる。これを防止するため、ＤＲＡＭでは、リフレ
ッシュ動作が必要となる。ＤＲＡＭの低消費電力化のた
めには、リフレッシュ動作の周期をできるだけ長くする
必要がある。In a DRAM, when data "H" is stored in a capacitor, data "L" is stored as it is even if the power is on.
Changes to In order to prevent this, the DRAM needs a refresh operation. In order to reduce the power consumption of the DRAM, it is necessary to make the cycle of the refresh operation as long as possible.

【０００８】ところで、上記データ“Ｈ”から“Ｌ”へ
の変化は、様々な理由で加速される。これについて、図
９を用いて説明する。図９は、従来のＤＲＡＭの一部を
示す回路図であり、図８と同じ構成が示されている。メ
モリセルＭＣ２のキャパシタＣ２にデータ“Ｌ”、メモ
リセルＭＣ６のキャパシタＣ６にデータ“Ｈ”がそれそ
れ記憶されているとする。メモリセルＭＣ２からデータ
を読み出した場合、ワード線ＷＬ１は正電位、ワード線
ＷＬ２、ＷＬ３は接地電位ＧＮＤ、ビット線ＢＬ２は接
地電位ＧＮＤ、ビット線ＸＢＬ２は電源電位Ｖｃｃであ
る。このとき、メモリセルＭＣ６のキャパシタＣ６か
ら、微小であるが、電荷Ｑが矢印のように流れるので
（これを、トランジスタのサブスレッショルドリーク電
流という）、キャパシタＣ６のデータ“Ｈ”から“Ｌ”
への変化は加速される。The change from the data "H" to "L" is accelerated for various reasons. This will be described with reference to FIG. FIG. 9 is a circuit diagram showing a part of a conventional DRAM, and shows the same configuration as FIG. It is assumed that data "L" is stored in the capacitor C2 of the memory cell MC2 and data "H" is stored in the capacitor C6 of the memory cell MC6. When data is read from the memory cell MC2, the word line WL1 is at the positive potential, the word lines WL2 and WL3 are at the ground potential GND, the bit line BL2 is at the ground potential GND, and the bit line XBL2 is at the power supply potential Vcc. At this time, since the charge Q, which is minute, flows from the capacitor C6 of the memory cell MC6 as shown by the arrow (this is referred to as a sub-threshold leakage current of the transistor), the data of the capacitor C6 is changed from "H" to "L".
The change to is accelerated.

【０００９】本発明の目的は、低消費電力化を図ること
ができる半導体装置およびそれを用いた電子機器を提供
することである。It is an object of the present invention to provide a semiconductor device capable of reducing power consumption and an electronic device using the same.

【００１０】[0010]

【課題を解決するための手段】（１）本発明は、複数の
メモリセルおよび複数のワード線を含むメモリセルアレ
イを備え、前記ワード線の電位変化により、前記メモリ
セルの選択および非選択の制御がなされる、半導体装置
であって、前記メモリセルは、ｎ型アクセストランジス
タと、セルプレートを有するキャパシタと、を含み、前
記セルプレートには、所定の電位が印加され、前記メモ
リセルの選択期間における前記セルプレート電位は、第
１電位であり、前記メモリセルの非選択期間における前
記セルプレート電位は、第１電位より大きい第２電位で
あり、前記ワード線の電位変化により、前記セルプレー
ト電位の切り替え制御がなされる、ことを特徴とする。(1) The present invention includes a memory cell array including a plurality of memory cells and a plurality of word lines, and controls the selection and non-selection of the memory cells by changing the potential of the word lines. Wherein the memory cell includes an n-type access transistor and a capacitor having a cell plate, a predetermined potential is applied to the cell plate, and a selection period of the memory cell is performed. Is a first potential, the cell plate potential during a non-selection period of the memory cell is a second potential higher than the first potential, and the cell plate potential is changed by a potential change of the word line. Switching control is performed.

【００１１】本発明によれば、メモリセルの非選択期間
におけるセルプレート電位（第２電位）は、メモリセル
の選択期間におけるセルプレート電位（第１電位）より
大きい。これにより、非選択期間において、キャパシタ
の容量結合により、キャパシタと接続するｎ型アクセス
トランジスタのノード（ドレイン）電位が増加する。ノ
ード電位の増加により、キャパシタのデータ“Ｈ”の判
定レベルのマージンを大きくすることができる。よっ
て、本発明によれば、リフレッシュ周期を長くすること
ができるので、消費電力の低減を図ることができる。According to the present invention, the cell plate potential (second potential) during the non-selection period of the memory cell is higher than the cell plate potential (first potential) during the selection period of the memory cell. Thus, in the non-selection period, the node (drain) potential of the n-type access transistor connected to the capacitor increases due to the capacitive coupling of the capacitor. By increasing the node potential, the margin of the determination level of the data “H” of the capacitor can be increased. Therefore, according to the present invention, since the refresh cycle can be lengthened, power consumption can be reduced.

【００１２】（２）本発明は、以下の態様にすることが
できる。(2) The present invention can have the following aspects.

【００１３】複数の前記メモリセルを含むメモリセル群
を備え、前記メモリセル群は複数あり、一つの前記メモ
リセル群に含まれる前記ｎ型アクセストランジスタは、
一つの前記ワード線により制御され、一つの前記メモリ
セル群に含まれる前記ｎ型アクセストランジスタにおい
て、前記セルプレートが共通接続され、一つの前記メモ
リセル群の前記セルプレートは、他の前記メモリセル群
の前記セルプレートと分離されている。A memory cell group including a plurality of the memory cells is provided. The plurality of memory cell groups are provided. The n-type access transistor included in one of the memory cell groups includes:
In the n-type access transistors controlled by one word line and included in one memory cell group, the cell plates are commonly connected, and the cell plates of one memory cell group are connected to other memory cells. Separated from the group of cell plates.

【００１４】（３）本発明は、以下の態様にすることが
できる。(3) The present invention can be configured as follows.

【００１５】前記メモリセル群毎に、前記セルプレート
の電位が切り替えられる。The potential of the cell plate is switched for each memory cell group.

【００１６】この態様によれば、キャパシタをメモリセ
ルアレイの全てにおいて共通接続した場合に比べて、セ
ルプレート電位の切り替え速度の向上を図ることができ
る。また、この態様によれば、電位変化させるセルプレ
ートの容量が減るため、半導体装置の消費電力の低減を
図れる。According to this aspect, the switching speed of the cell plate potential can be improved as compared with the case where the capacitors are commonly connected in all the memory cell arrays. Further, according to this aspect, since the capacity of the cell plate for which the potential is changed is reduced, the power consumption of the semiconductor device can be reduced.

【００１７】（４）本発明は、以下の態様にすることが
できる。(4) The present invention can be in the following modes.

【００１８】前記ワード線、複数のｎ型スイッチトラン
ジスタおよび複数のｐ型スイッチトランジスタを含むセ
ルプレート電位切替回路を備え、一つの前記ワード線
と、そのワード線と対応する、前記ｎ型スイッチトラン
ジスタおよび前記ｐ型スイッチトランジスタと、におい
て、前記ワード線は、前記ｎ型スイッチトランジスタの
ゲート電極および前記ｐ型スイッチトランジスタのゲー
ト電極と接続され、前記ｎ型スイッチトランジスタのソ
ース／ドレインの一方には、前記ワード線と対応する前
記メモリセル群の前記セルプレートが接続され、前記ｎ
型スイッチトランジスタのソース／ドレインの他方に
は、第１電位が印加され、前記ｐ型スイッチトランジス
タのソース／ドレインの一方には、前記ワード線と対応
する前記メモリセル群の前記セルプレートが接続され、
前記ｐ型スイッチトランジスタのソース／ドレインの他
方には、第２電位が印加されている。A cell plate potential switching circuit including the word line, a plurality of n-type switch transistors and a plurality of p-type switch transistors, wherein one word line and the n-type switch transistor corresponding to the word line are provided; Wherein the word line is connected to a gate electrode of the n-type switch transistor and a gate electrode of the p-type switch transistor, and one of a source / drain of the n-type switch transistor is connected to the The cell plate of the memory cell group corresponding to a word line is connected, and the n
A first potential is applied to the other of the source / drain of the type switch transistor, and the cell plate of the memory cell group corresponding to the word line is connected to one of the source / drain of the p-type switch transistor. ,
A second potential is applied to the other of the source / drain of the p-type switch transistor.

【００１９】この態様によれば、簡単な構成のセルプレ
ート電位切替回路となる。According to this embodiment, the cell plate potential switching circuit has a simple configuration.

【００２０】（５）本発明は、以下の態様にすることが
できる。(5) The present invention can have the following aspects.

【００２１】前記キャパシタからのデータを増幅するセ
ンスアンプを備え、前記セルプレートが第２電位から第
１電位に変わるタイミングは、前記ワード線が前記メモ
リセルの選択を開始するタイミングより遅くされ、前記
セルプレートが第１電位にかわるタイミングまでに、前
記センスアンプが前記キャパシタからのデータをラッチ
する。A sense amplifier for amplifying data from the capacitor, wherein the timing at which the cell plate changes from the second potential to the first potential is later than the timing at which the word line starts selecting the memory cell; By the timing when the cell plate changes to the first potential, the sense amplifier latches data from the capacitor.

【００２２】この態様によれば、キャパシタのデータが
“Ｈ”の場合、誤った読み出しを防ぐことができる。こ
の理由は、実施の形態において、［半導体装置の主な効
果］の欄で説明する。According to this aspect, when the data of the capacitor is "H", erroneous reading can be prevented. The reason for this will be described in the section of [Main Effects of Semiconductor Device] in the embodiment.

【００２３】（６）本発明は、以下の態様にすることが
できる。(6) The present invention can be in the following modes.

【００２４】ワード線デコーダを備え、前記ｎ型スイッ
チトランジスタの電流供給能力は、前記ワード線デコー
ダの電流供給能力より低い。[0024] A word line decoder is provided, and the current supply capability of the n-type switch transistor is lower than the current supply capability of the word line decoder.

【００２５】この態様によれば、セルプレートが第２電
位から第１電位にかわるタイミングを、ワード線がメモ
リセルの選択を開始するタイミングより遅くすることが
できる。According to this aspect, the timing at which the cell plate changes from the second potential to the first potential can be delayed from the timing at which the word line starts selecting a memory cell.

【００２６】（７）本発明は、以下の態様にすることが
できる。(7) The present invention can be in the following modes.

【００２７】前記ワード線の容量は、そのワード線と対
応する前記メモリセル群の前記セルプレートの容量より
小さい、半導体装置。[0027] The semiconductor device, wherein the capacity of the word line is smaller than the capacity of the cell plate of the memory cell group corresponding to the word line.

【００２８】この態様によれば、セルプレートが第２電
位から第１電位にかわるタイミングを、ワード線がメモ
リセルの選択を開始するタイミングより遅くすることが
できる。According to this aspect, the timing at which the cell plate changes from the second potential to the first potential can be made later than the timing at which the word line starts selecting a memory cell.

【００２９】（８）本発明は、以下の態様にすることが
できる。(8) The present invention can have the following aspects.

【００３０】すべての前記メモリセルの前記セルプレー
トは、共通接続されている。The cell plates of all the memory cells are commonly connected.

【００３１】この態様によれば、メモリセルアレイの構
造を単純にすることができる。According to this aspect, the structure of the memory cell array can be simplified.

【００３２】（９）本発明は、以下の態様にすることが
できる。(9) The present invention can be in the following modes.

【００３３】前記メモリセルの選択期間において、前記
セルプレート電位が第１電位のときに、前記メモリセル
への書き込み、および／または、再書き込みをする。In the selection period of the memory cell, when the cell plate potential is the first potential, writing and / or rewriting to the memory cell is performed.

【００３４】（１０）本発明は、以下の態様にすること
ができる。(10) The present invention can have the following aspects.

【００３５】第１電位は、電源電位（Ｖｃｃ）の１／２
である。The first potential is １ ／ of the power supply potential (Vcc).
It is.

【００３６】（１１）本発明は、以下の態様にすること
ができる。(11) The present invention can be in the following modes.

【００３７】前記半導体装置は、ＤＲＡＭ(Ｄynamic Ｒ
ＡＭ)、ＰＳＲＡＭ（Ｐseudo Ｓtatic ＲＡＭ）および
ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）のうち、少
なくともいずれか一つを含む。The semiconductor device is a DRAM (Dynamic R)
AM), PSRAM (Pseudo Static RAM), and VSRAM (Virtually Static RAM).

【００３８】（１２）本発明は、上記半導体装置を備え
た、電子機器である。(12) The present invention is an electronic device provided with the above semiconductor device.

【００３９】[0039]

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を用いて具体的に説明する。本発明は、キ
ャパシタに電荷を蓄積することによりデータを記憶する
半導体装置、すなわち、例えば、ＤＲＡＭ(Ｄynamic Ｒ
ＡＭ)、ＰＳＲＡＭ（Ｐseudo ＳtaticＲＡＭ）、ＶＳＲ
ＡＭ（Ｖirtually Ｓtatic ＲＡＭ）に適用することが
できる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be specifically described below with reference to the drawings. The present invention relates to a semiconductor device that stores data by storing charge in a capacitor, that is, for example, a DRAM (Dynamic R)
AM), PSRAM (Pseudo StaticRAM), VSR
It can be applied to AM (virtually static RAM).

【００４０】［半導体装置の構成］まず、本実施形態の
構成を説明する。図１は、本実施形態に係る半導体装置
１０００の回路ブロック図である。半導体装置１０００
は、メモリセルアレイ１００と周辺回路を備える。メモ
リセルアレイ１００は、複数のワード線ＷＬ１〜ＷＬｎ
と、これらのワード線と交差する複数のビット線対（Ｂ
Ｌ１、ＸＢＬ１）〜（ＢＬｍ、ＸＢＬｍ）と、これらの
ワード線とこれらのビット線対との交点に対応して設け
られた、ｍ×ｎ個のメモリセルＭＣと、を備える。各メ
モリセルＭＣは、ｎ型ＭＯＳトランジスタであるアクセ
ストランジスタｎＡＴｒと、データを記憶するキャパシ
タＣと、を含む。[Structure of Semiconductor Device] First, the structure of the present embodiment will be described. FIG. 1 is a circuit block diagram of a semiconductor device 1000 according to the present embodiment. Semiconductor device 1000
Includes a memory cell array 100 and peripheral circuits. The memory cell array 100 includes a plurality of word lines WL1 to WLn
And a plurality of bit line pairs (B
L1, XBL1) to (BLm, XBLm), and m × n memory cells MC provided corresponding to the intersections of these word lines and these bit line pairs. Each memory cell MC includes an access transistor nATr, which is an n-type MOS transistor, and a capacitor C for storing data.

【００４１】一つの行のワード線により選択されるアク
セストランジスタｎＡＴｒのキャパシタのセルプレート
ＣＰは、対応するワード線の行ごとに、共通接続され、
他のワード線により選択されるアクセストランジスタｎ
ＡＴｒのキャパシタのセルプレートＣＰと分離されてい
る。ワード線ＷＬ１を例にすれば、ワード線ＷＬ１によ
り選択されるアクセストランジスタｎＡＴｒのキャパシ
タのセルプレートＣＰ１は共通接続され、他のワード線
ＷＬ２〜ＷＬｎにより選択されるアクセストランジスタ
ｎＡＴｒのキャパシタのセルプレートＣＰ２〜ＣＰｎと
分離されている。なお、すべてのメモリセルＭＣのセル
プレートを、共通接続させてもよい。The cell plates CP of the capacitors of the access transistors nATr selected by one row of word lines are commonly connected for each corresponding word line row.
Access transistor n selected by another word line
It is separated from the cell plate CP of the ATr capacitor. Taking the word line WL1 as an example, the cell plate CP1 of the capacitor of the access transistor nATr selected by the word line WL1 is commonly connected, and the cell plate CP2 of the capacitor of the access transistor nATr selected by the other word lines WL2 to WLn. To CPn. Note that the cell plates of all the memory cells MC may be connected in common.

【００４２】図１には、半導体装置１０００の周辺回路
のうちの一部が表れている。周辺回路は、ビット線対
（ＢＬ、ＸＢＬ）と接続される、センスアンプ２００お
よび読み出し／書き込み回路３００と、ワード線をデコ
ードするワード線デコーダ４００と、本実施形態の特徴
の一つとなるセルプレート電位切替回路５００と、を備
える。FIG. 1 shows a part of the peripheral circuits of the semiconductor device 1000. The peripheral circuit includes a sense amplifier 200 and a read / write circuit 300 connected to the bit line pair (BL, XBL), a word line decoder 400 for decoding a word line, and a cell plate which is one of the features of the present embodiment. And a potential switching circuit 500.

【００４３】ワード線デコーダ４００は、ｎ個のＣＭＯ
ＳインバータＩＮＶ１〜ＩＮＶｎを含み、インバータＩ
ＮＶ１〜ＩＮＶｎの出力端子は、それぞれ、ワード線Ｗ
Ｌ１〜ＷＬｎに接続されている。The word line decoder 400 has n CMOs.
S inverters INV1 to INVn,
The output terminals of NV1 to INVn are connected to the word line W, respectively.
L1 to WLn.

【００４４】セルプレート電位切替回路５００は、メモ
リセルアレイ１００とワード線デコーダ４００との間に
配置されている。セルプレート電位切替回路５００は、
ｎ型ＭＯＳトランジスタである、ｎ個のスイッチトラン
ジスタｎＳＴｒ１〜ｎＳＴｒｎ、および、ｐ型ＭＯＳト
ランジスタである、ｎ個のスイッチトランジスタｐＳＴ
ｒ１〜ｐＳＴｒｎを含む。The cell plate potential switching circuit 500 is arranged between the memory cell array 100 and the word line decoder 400. The cell plate potential switching circuit 500
n switch transistors nSTr1 to nSTrn, which are n-type MOS transistors, and n switch transistors pST, which are p-type MOS transistors
r1 to pSTrn.

【００４５】スイッチトランジスタｎＳＴｒのゲート電
極、スイッチトランジスタｐＳＴｒのゲート電極は、そ
れぞれ、ワード線ＷＬにより直列に接続されている。ス
イッチトランジスタｎＳＴｒ１、スイッチトランジスタ
ｐＳＴｒ１、ワード線ＷＬ１で説明すると、スイッチト
ランジスタｎＳＴｒ１のゲート電極およびスイッチトラ
ンジスタｐＳＴｒ１のゲート電極は、ワード線ＷＬ１に
より直列に接続されている。The gate electrode of the switch transistor nSTr and the gate electrode of the switch transistor pSTr are connected in series by a word line WL. Explaining the switch transistor nSTr1, the switch transistor pSTr1, and the word line WL1, the gate electrode of the switch transistor nSTr1 and the gate electrode of the switch transistor pSTr1 are connected in series by the word line WL1.

【００４６】スイッチトランジスタｎＳＴｒ、ｐＳＴ
ｒ、それぞれの一方のソース／ドレインは、対応するセ
ルプレートＣＰと接続されている。セルプレートＣＰ１
を例にすれば、スイッチトランジスタｎＳＴｒ１、ｐＳ
Ｔｒ１、それぞれの一方のソース／ドレインは、セルプ
レートＣＰ１と接続されている。Switch transistors nSTr, pST
r, one of the source / drain is connected to the corresponding cell plate CP. Cell plate CP1
Is taken as an example, the switch transistors nSTr1, pS
Tr1 has one source / drain connected to the cell plate CP1.

【００４７】スイッチトランジスタｎＳＴｒの他方のソ
ース／ドレインには、電源電位の半分である（１／２）
Ｖｃｃが印加される。これにより、選択されているメモ
リセルＭＣのセルプレートＣＰには、（１／２）Ｖｃｃ
が印加される。これは、キャパシタの電界を緩和するた
めである。つまり、キャパシタにデータ“Ｈ”を書き込
む場合、セルプレートと対向する電極（ノード）には、
電源電位Ｖｃｃが印加され、キャパシタにデータ“Ｌ”
を書き込む場合、ノードには、接地電位ＧＮＤが印加さ
れる。セルプレートに（１／２）Ｖｃｃが印加されてい
ると、データ“Ｈ”、“Ｌ”いずれの場合も、誘電体膜
に印加される電界は、±（１／２）Ｖｃｃ／誘電体膜厚
である。これは、セルプレート電位がＶｃｃまたはＧＮ
Ｄの場合に比べて、電界を１／２に緩和することができ
る。The other source / drain of the switch transistor nSTr is half the power supply potential (1/2)
Vcc is applied. Thus, the cell plate CP of the selected memory cell MC has (1/2) Vcc
Is applied. This is to reduce the electric field of the capacitor. That is, when writing data “H” to the capacitor, the electrode (node) facing the cell plate is
The power supply potential Vcc is applied, and data "L" is applied to the capacitor.
Is written, the ground potential GND is applied to the node. When (1/2) Vcc is applied to the cell plate, the electric field applied to the dielectric film is ± (1/2) Vcc / dielectric film regardless of the data "H" or "L". It is thick. This is because the cell plate potential is Vcc or GN
The electric field can be reduced by half compared to the case of D.

【００４８】一方、スイッチトランジスタｐＳＴｒの他
方のソース／ドレインには、（１／２）Ｖｃｃよりも電
圧αｃｐ分の電位が高い、（１／２）Ｖｃｃ＋αｃｐが
印加される。これにより、非選択のメモリセルＭＣのセ
ルプレートＣＰには、（１／２）Ｖｃｃ＋αｃｐが印加
される。この結果、メモリセルのノードＮの電位が上昇
し、リフレッシュ周期を長くすることができる。この詳
細は、［半導体装置の主な効果］の欄で説明する。On the other hand, (１ ／) Vcc + αcp, which is higher than (１ ／) Vcc by the voltage αcp, is applied to the other source / drain of the switch transistor pSTr. Thereby, (1/2) Vcc + αcp is applied to the cell plate CP of the unselected memory cell MC. As a result, the potential of the node N of the memory cell increases, and the refresh cycle can be lengthened. The details will be described in the section of [Main Effects of Semiconductor Device].

【００４９】［半導体装置の動作］次に、図１および図
２を用いて、ワード線ＷＬ１とビット線ＢＬ１との交点
に位置するメモリセルＭＣ（メモリセルＭＣ１）に着目
して、半導体装置１０００の動作を説明する。図２は、
メモリセルＭＣ１の動作を示すタイミングチャートであ
る。[Operation of Semiconductor Device] Next, referring to FIGS. 1 and 2, focusing on a memory cell MC (memory cell MC1) located at the intersection of the word line WL1 and the bit line BL1, the semiconductor device 1000 will be described. Will be described. FIG.
5 is a timing chart showing the operation of the memory cell MC1.

【００５０】｛データ書き込み動作｝まず、データ書き
込み動作を説明する。時間ｔ₀において、ワード線デコ
ーダ４００がワード線ＷＬ１を選択し、ワード線ＷＬ２
〜ＷＬｎを非選択にしている。これにより、ワード線Ｗ
Ｌ１の電位はＶｐｐに立ち上がっている。ワード線ＷＬ
２〜ＷＬｎの電位は、接地電位ＧＮＤである。電位Ｖｐ
ｐ（例えば、５Ｖ）は、電源電位Ｖｃｃ（例えば、３
Ｖ）より大きい。この理由を説明する。メモリセルＭＣ
にデータ“Ｈ”を書き込む場合、ノードＮの電位をＶｃ
ｃにする。ワード線（ゲート電極）の立ち上げ時の電位
が電源電位Ｖｃｃと等しいと、ノードＮの電位はＶｃｃ
にならず、これより、アクセストランジスタｎＡＴｒの
トランジスタのしきい値電圧分でけ低い値になるのであ
る。{Data Write Operation} First, the data write operation will be described. At time t ₀ , the word line decoder 400 selects the word line WL1, and the word line WL2
To WLn are not selected. Thereby, the word line W
The potential of L1 rises to Vpp. Word line WL
The potentials of 2 to WLn are the ground potential GND. Potential Vp
p (for example, 5 V) is equal to the power supply potential Vcc (for example, 3
V). The reason will be described. Memory cell MC
When writing data “H” to the node N, the potential of the node N is set to Vc
c. If the potential at the time of the rise of the word line (gate electrode) is equal to the power supply potential Vcc, the potential of the node N becomes Vcc
Therefore, the value becomes lower by the threshold voltage of the access transistor nATr.

【００５１】ワード線ＷＬ１の電位はＶｐｐなので、セ
ルプレート電位切替回路５００のスイッチトランジスタ
ｎＳＴｒ１はＯＮ、スイッチトランジスタｐＳＴｒ１は
ＯＦＦしている。よって、セルプレートＣＰ１の電位
は、（１／２）Ｖｃｃである。Since the potential of the word line WL1 is Vpp, the switch transistor nSTr1 of the cell plate potential switching circuit 500 is ON and the switch transistor pSTr1 is OFF. Therefore, the potential of the cell plate CP1 is (1/2) Vcc.

【００５２】そして、データ“Ｈ”をメモリセルＭＣ１
に書き込む場合、ビット線ＢＬ１と接続された読み出し
／書き込み回路３００より、ビット線ＢＬ１に電位Ｖｃ
ｃを印加することにより、ノードＮ１の電位をＶｃｃに
する。データ“Ｌ”をメモリセルＭＣ１に書き込む場
合、ビット線ＢＬ１と接続された読み出し／書き込み回
路３００より、ビット線ＢＬ１の電位を接地電位ＧＮＤ
にすることにより、ノードＮ１の電位をＧＮＤにする。
書き込み動作では、ビット線ＸＢＬ１の電位は、ビット
線ＢＬ１の反転電位となる。Then, data "H" is stored in memory cell MC1.
When writing to the bit line BL1, the read / write circuit 300 connected to the bit line BL1 applies the potential Vc to the bit line BL1.
By applying c, the potential of the node N1 is set to Vcc. When writing data “L” to the memory cell MC1, the read / write circuit 300 connected to the bit line BL1 changes the potential of the bit line BL1 to the ground potential GND.
To set the potential of the node N1 to GND.
In the write operation, the potential of the bit line XBL1 becomes the inverted potential of the bit line BL1.

【００５３】なお、ワード線ＷＬ１により選択された他
のメモリセルＭＣにも、この書き込み動作の際に、同時
に、ビット線ＢＬ２〜ＢＬｍを介して、データが書き込
まれる。Incidentally, at the time of this write operation, data is simultaneously written to the other memory cells MC selected by the word line WL1 via the bit lines BL2 to BLm.

【００５４】｛データ保持動作｝次に、データ保持動作
について説明する。時間ｔ₀後、ワード線デコーダ４０
０がワード線ＷＬ１を非選択とすることにより、時間ｔ
₁において、ワード線ＷＬ１の電位が接地電位ＧＮＤと
なる。これにより、アクセストランジスタｎＡＴｒ１は
ＯＦＦするので、キャパシタＣ１は、データを保持す
る。{Data Retention Operation} Next, the data retention operation will be described. After time t ₀ , the word line decoder 40
0 makes the word line WL1 unselected, so that the time t
_{At 1} , the potential of the word line WL1 becomes the ground potential GND. As a result, the access transistor nATr1 is turned off, so that the capacitor C1 holds data.

【００５５】ワード線ＷＬ１の電位はＧＮＤなので、セ
ルプレート電位切替回路５００のスイッチトランジスタ
ｎＳＴｒ１はＯＮからＯＦＦ、スイッチトランジスタｐ
ＳＴｒ１はＯＦＦからＯＮになる。よって、セルプレー
トＣＰ１の電位は、（１／２）Ｖｃｃ＋αｃｐになる。
このため、キャパシタＣ１の容量結合により、ノードＮ
１の電位は、キャパシタＣ１にデータ“Ｈ”が保持され
ている場合、Ｖｃｃ＋α_Nに昇圧される。一方、キャパ
シタＣ１にデータ“Ｌ”が保持されている場合、ノード
Ｎ１の電位は、α_Nに昇圧される。そして、サブスレッ
ショルドリーク電流が原因で、時間の経過により、Ｖｃ
ｃ＋α_Nは、Ｖｃｃ＋α_N−ΔＶｓｕｂ（ｔ）≧ＧＮＤ、
α_Nは、α_N−ΔＶｓｕｂ（ｔ）≧ＧＮＤ、にそれぞれ低
下する。ΔＶｓｕｂ（ｔ）とは、時間経過とともに、サ
ブスレッショルドリーク電流により失われた電荷に起因
する電位降下である。なお、他の非選択のメモリセルＭ
Ｃについても、同様の電位の低下が生じる。Since the potential of the word line WL1 is GND, the switch transistor nSTr1 of the cell plate potential switching circuit 500 changes from ON to OFF, and the switch transistor p
STr1 changes from OFF to ON. Therefore, the potential of the cell plate CP1 becomes (1/2) Vcc + αcp.
For this reason, the capacitance of the capacitor C1 causes the node N
1 potential, when data "H" is held in the capacitor C1, is boosted to Vcc + α _N. On the other hand, if the data "L" is held in the capacitor C1, the potential of the node N1 is boosted to alpha _N. Then, due to the sub-threshold leakage current, Vc
c + α _N is Vcc + α _N −ΔVsub (t) ≧ GND,
alpha _{N is, α N -ΔVsub (t) ≧} GND, to decrease, respectively. ΔVsub (t) is a potential drop due to the electric charge lost due to the subthreshold leakage current with time. Note that other unselected memory cells M
A similar decrease in potential also occurs for C.

【００５６】｛データ読み出し動作｝次に、データ読み
出し動作について説明する。時間ｔ₁後、ビット線（Ｂ
Ｌ１、ＸＢＬ１）にそれぞれ、電源電位の半分の電位で
ある（１／２）Ｖｃｃを印加する（ビット線のプリチャ
ージ）。ビット線（ＢＬ１、ＸＢＬ１）を電源から切り
離し、ビット線（ＢＬ１、ＸＢＬ１）をフローティング
にする。そして、ワード線デコーダ４００がワード線Ｗ
Ｌ１を選択することにより、時間ｔ₂において、ワード
線ＷＬ１の電位がＶｐｐとなる。これにより、アクセス
トランジスタｎＡＴｒ１をＯＮする。キャパシタＣ１に
データ“Ｈ”が書き込まれていた場合、ビット線ＢＬ１
の電位は、（１／２）Ｖｃｃからわずかな値αだけ増加
する。一方、キャパシタＣ１にデータ“Ｌ”が書き込ま
れていた場合、ビット線ＢＬ１の電位は、（１／２）Ｖ
ｃｃからわずかな値αだけ減少する。{Data Read Operation} Next, the data read operation will be described. After time t _1, the bit line (B
L1 and XBL1) are applied with (1/2) Vcc which is half the power supply potential (bit line precharge). The bit lines (BL1, XBL1) are disconnected from the power supply, and the bit lines (BL1, XBL1) are made floating. Then, the word line decoder 400 outputs the word line W.
By selecting the L1, at time t _2, the potential of the word line WL1 becomes Vpp. This turns on the access transistor nATr1. If data "H" has been written to the capacitor C1, the bit line BL1
Increases from (1/2) Vcc by a small value α. On the other hand, when data “L” has been written to the capacitor C1, the potential of the bit line BL1 becomes (１ ／) V
from cc by a small value α.

【００５７】ビット線ＸＢＬ１の電位（１／２）Ｖｃｃ
と、ビット線ＢＬ１の電位とを、これらのビット線と接
続されたセンスアンプ２００により、比較して増幅す
る。キャパシタＣ１のデータが“Ｈ”の場合、ビット線
ＢＬ１の電位はＶｃｃ、ビット線ＸＢＬ１の電位はＧＮ
Ｄとなる。また、キャパシタＣ１のデータが“Ｌ”の場
合、ビット線ＢＬ１の電位はＧＮＤ、ビット線ＸＢＬ１
の電位はＶｃｃとなる。これにより、メモリセルＭＣ１
からのデータの読み出しが完了する。この読み出しによ
り、キャパシタＣ１に記憶されたデータは、一旦破壊さ
れるが、読み出し時のビット線ＢＬ１の電位により、キ
ャパシタＣ１にデータは再書き込みされる。なお、ワー
ド線ＷＬ１により選択された他のメモリセルＭＣにも、
この読み出し動作の際に、同時に、ビット線ＢＬ２〜Ｂ
Ｌｍを介して、データの読み出しおよび再書き込み動作
がなされる。The potential (1/2) Vcc of the bit line XBL1
And the potential of bit line BL1 are compared and amplified by sense amplifier 200 connected to these bit lines. When the data of the capacitor C1 is "H", the potential of the bit line BL1 is Vcc, and the potential of the bit line XBL1 is GN.
D. When the data of the capacitor C1 is "L", the potential of the bit line BL1 is set to GND, and the potential of the bit line XBL1 is set.
Becomes Vcc. Thereby, the memory cell MC1
The reading of data from is completed. By this reading, the data stored in the capacitor C1 is temporarily destroyed, but the data is rewritten to the capacitor C1 by the potential of the bit line BL1 at the time of reading. Note that the other memory cells MC selected by the word line WL1 also
At the time of this read operation, bit lines BL2-B
Data read and rewrite operations are performed via Lm.

【００５８】［半導体装置の主な効果］本実施形態に係
る半導体装置１０００の主な効果は、以下のとおりであ
る。[Main Effects of Semiconductor Device] The main effects of the semiconductor device 1000 according to the present embodiment are as follows.

【００５９】｛効果１｝図３は、メモリセルの非選択期
間中におけるノード電位を示すグラフである。実線は、
図１に示す本実施形態に係るメモリセルＭＣ１のノード
Ｎ１の電位を示している。点線は、図８に示す従来例に
係るメモリセルＭＣ１のノードＮ１の電位を示してい
る。図３の時間軸の単位を、図２のそれと比べて大きく
している。このため、本実施形態のノードＮ１の電位の
立ち上がりが直角になっている。{Effect 1} FIG. 3 is a graph showing a node potential during a non-selection period of a memory cell. The solid line is
2 illustrates the potential of the node N1 of the memory cell MC1 according to the embodiment illustrated in FIG. The dotted line indicates the potential of the node N1 of the memory cell MC1 according to the conventional example shown in FIG. The unit of the time axis in FIG. 3 is larger than that in FIG. Therefore, the rise of the potential of the node N1 in the present embodiment is at a right angle.

【００６０】時間ｔ₁において、メモリセルが非選択と
なる。これにより、本実施形態では、セルプレート電位
が（１／２）Ｖｃｃから（１／２）Ｖｃｃ＋αｃｐに変
わる（図２）。よって、キャパシタＣ１がデータ“Ｈ”
を保持していた場合、ノードＮ１の電位がＶｃｃからＶ
ｃｃ＋α_Nへと立ち上がる。キャパシタＣ１がデータ
“Ｌ”を保持していた場合、ノードＮ１の電位がＧＮＤ
からα_Nへと立ち上がる。図８に示す従来例に係るメモ
リセルＭＣ１のノードＮ１では、このような立ち上がり
が生じない。図４は、本実施形態において、キャパシタ
Ｃ１にデータ“Ｈ”が保持されている場合のメモリセル
ＭＣ１の等価回路図である。図５は、図８に示す従来例
において、キャパシタＣ１にデータ“Ｈ”が保持されて
いる場合のメモリセルＭＣ１の等価回路図である。At time t ₁ , the memory cell is not selected. As a result, in this embodiment, the cell plate potential changes from (1/2) Vcc to (1/2) Vcc + αcp (FIG. 2). Therefore, the capacitor C1 outputs data "H".
Holds, the potential of the node N1 changes from Vcc to V
stand up to the cc + α _N. When the capacitor C1 holds data “L”, the potential of the node N1 becomes GND.
Stand up to the α _N from. Such a rise does not occur at the node N1 of the memory cell MC1 according to the conventional example shown in FIG. FIG. 4 is an equivalent circuit diagram of the memory cell MC1 when the data “H” is held in the capacitor C1 in the present embodiment. FIG. 5 is an equivalent circuit diagram of memory cell MC1 in the case where data "H" is held in capacitor C1 in the conventional example shown in FIG.

【００６１】図３に示すように、本実施形態では、デー
タ“Ｈ”の場合、ノードＮ１の電位がＶｃｃ＋α_Nに立
ち上がるので、ノードＮ１の電位がＨデータ判定レベル
より下になる時間ｔ_x2は、従来例の場合（時間ｔ_x1）に
比べて、長くすることができる。このように、本実施形
態によれば、ノード電位がＨデータ判定レベルより小さ
くなる時間を長くすることができるので、リフレッシュ
周期を長くすることができ、その結果、低消費電力化を
図ることができる。今後、低消費電力化が進むことによ
り、アクセストランジスタのしきい値が下がっていく。
この場合、サブスレッショルドリーク電流が増大するの
で、リフレッシュ周期が短くなる。よって、本実施形態
が有効なものとなる。[0061] As shown in FIG. 3, in this embodiment, when data "H", the potential of the node N1 rises to Vcc + alpha _N, the time t _x2 the potential of the node N1 is below H data decision level , Can be made longer than in the conventional example (time t _x1 ). As described above, according to the present embodiment, the time during which the node potential becomes smaller than the H data determination level can be extended, so that the refresh cycle can be extended, and as a result, low power consumption can be achieved. it can. In the future, as the power consumption is reduced, the threshold value of the access transistor will be reduced.
In this case, the sub-threshold leakage current increases, so that the refresh cycle is shortened. Therefore, the present embodiment is effective.

【００６２】ところで、サブスレッショルドリーク電流
は、発明が解決しようとする課題の欄で説明した場合の
他に、次の理由でも生じる。図９に示すように、キャパ
シタＣ６にデータ“Ｈ”が記憶された状態で、ワード線
ＷＬ２が選択された場合、ワード線ＷＬ２の隣りに位置
するワード線ＷＬ３の電位は、ワード線ＷＬ２の電位変
化により、わずかであるが接地電位ＧＮＤから上昇す
る。これによっても、サブスレッショルドリーク電流が
生じる。このようなことが生じても、本実施形態によれ
ば、上記の理由により、リフレッシュ周期を長くするこ
とができる。The sub-threshold leakage current is generated for the following reason in addition to the case described in the section of the problem to be solved by the invention. As shown in FIG. 9, when data “H” is stored in the capacitor C6 and the word line WL2 is selected, the potential of the word line WL3 located next to the word line WL2 becomes the potential of the word line WL2. Due to the change, the potential slightly increases from the ground potential GND. This also causes a sub-threshold leak current. Even if such a case occurs, according to the present embodiment, the refresh cycle can be lengthened for the above-described reason.

【００６３】なお、電源電位Ｖｃｃが例えば、３．０
Ｖ、Ｈデータ判定レベルが、例えば、２．０Ｖ、Ｌデー
タ判定レベルが、例えば、１．０Ｖの場合、電圧α
_Nを、例えば、０．５Ｖにすると、時間ｔ_x2を、例え
ば、０．５ｓにすることが可能である。同一の条件下
で、時間ｔ_x1は、例えば、０．１ｓとなる。なお、電圧
α_Nを大きくすれば、リフレッシュ周期を長くすること
ができる。電圧α_Nの調整は、電圧αｃｐの調整により
可能である。電圧αｃｐを大きくすれば、電圧α_Nを大
きくすることが可能となる。電圧α_Nは、Ｌデータ判定
レベルまで設定可能である。The power supply potential Vcc is, for example, 3.0.
When the V and H data determination levels are, for example, 2.0 V and the L data determination level is, for example, 1.0 V, the voltage α
_{When N is set} to, for example, 0.5 V, the time t _x2 can be set to, for example, 0.5 s. Under the same conditions, the time t _x1 is, for example, 0.1 s. Incidentally, by increasing the voltage alpha _N, it is possible to lengthen the refresh cycle. Adjustment of the voltage α _N is possible by adjusting the voltage αcp. A larger voltage Arufacp, it becomes possible to increase the voltage alpha _N. The voltage α _N can be set up to the L data determination level.

【００６４】｛効果２｝本実施形態では、データ“Ｈ”
が誤ってデータ“Ｌ”と読み出されるのを防ぐため、次
のようにしている。これを図１および図２で説明する。
時間ｔ₂において、ワード線ＷＬ１の電位がＧＮＤから
Ｖｐｐに変わることにより、セルプレート電位切替回路
５００のスイッチトランジスタｎＳＴｒ１はＯＦＦから
ＯＮ、スイッチトランジスタｐＳＴｒ１はＯＮからＯＦ
Ｆに変わる。よって、セルプレートＣＰ１の電位は、
（１／２）Ｖｃｃ＋αｃｐから（１／２）Ｖｃｃに変わ
る。これにより、キャパシタＣ１にデータ“Ｈ”が保持
されている場合、ノードＮ１の電位は急激に下がる。こ
のため、ノードＮ１の電位が、“Ｈ”データ判定レベル
より下になる可能性がある。これにより、キャパシタＣ
１のデータ“Ｈ”が“Ｌ”と読み出されることになる。{Effect 2} In the present embodiment, the data “H”
Is prevented as follows in order to prevent erroneous reading of data "L". This will be described with reference to FIGS.
OF At time t _2, by the potential of the word line WL1 is changed to Vpp from GND, the switch transistor nSTr1 cell plate potential switching circuit 500 ON from OFF, the switch transistor pSTr1 from ON
Change to F. Therefore, the potential of the cell plate CP1 becomes
(1/2) Vcc + αcp is changed to (1/2) Vcc. Thus, when the data “H” is held in the capacitor C1, the potential of the node N1 drops sharply. Therefore, the potential of the node N1 may be lower than the “H” data determination level. Thereby, the capacitor C
1 data "H" is read as "L".

【００６５】本実施形態では、セルプレートＣＰ１の電
位が下がり始める時間ｔ₄を、ワード線ＷＬ１の電位が
ＧＮＤからＶｐｐに変わる時間ｔ₂より遅らせている。
そして、この期間中である時間ｔ₃までに、センスアン
プ２００がキャパシタＣ１からのデータをラッチするよ
うにしている。ノードＮ１の電位が急激に下がる前に、
ラッチを終了できるので、データ“Ｈ”の読み出しを確
実にできる。In this embodiment, the time t _{4 at} which the potential of the cell plate CP 1 starts to fall is delayed from the time t _{2 at} which the potential of the word line WL 1 changes from GND to Vpp.
Then, by the time t ₃ is in this period, the sense amplifier 200 is configured to latch the data from the capacitor C1. Before the potential of the node N1 drops sharply,
Since the latch can be completed, the reading of data "H" can be ensured.

【００６６】但し、ラッチ終了の時間が時間ｔ₄より後
でも、ノードＮ１の電位が“Ｈ”判定レベルより上であ
れば、センスアンプはデータ“Ｈ”の読み出しが可能で
ある。従って、本実施形態では、時間ｔ₅までデータ
“Ｈ”の読み出しが可能である。[0066] However, the time of the latch end at after time t _4, if the above potential "H" determination level of the node N1, the sense amplifier is capable of reading data "H". Thus, in this embodiment, it is possible to read the data "H" until time t _5.

【００６７】時間ｔ₄を、時間ｔ₂より遅らせるには、例
えば、次の二つがある。一つは、スイッチトランジスタ
ｎＳＴｒの電流供給能力を、ワード線デコーダ４００の
電流供給能力より低くすることである。他の一つは、ワ
ード線ＷＬ（例えば、ワード線ＷＬ１）の容量を、その
ワード線と対応するメモリセル群のセルプレート（例え
ば、セルプレートＣＰ１）の容量より小さくすることで
ある。There are, for example, the following two methods for delaying the time t ₄ from the time t ₂ . One is to make the current supply capability of the switch transistor nSTr lower than the current supply capability of the word line decoder 400. Another is to make the capacity of the word line WL (for example, the word line WL1) smaller than the capacity of the cell plate (for example, the cell plate CP1) of the memory cell group corresponding to the word line WL.

【００６８】｛効果３｝図１に示すように、メモリセル
アレイ１００のセルプレートは、セルプレートＣＰ１〜
ＣＰｎに分割されている。そして、ワード線ＷＬ１〜Ｗ
Ｌｎの電位を制御することにより、セルプレートＣＰ１
〜ＣＰｎ毎に電位を切替えている。よって、セルプレー
トＣＰ１〜ＣＰｎ電位の切替え速度を、ワード線ＷＬ１
〜ＷＬｎの切替え速度に同期させることができる。すな
わち、あるワード線ＷＬに接続されたメモリセルＭＣの
読み出し期間（図２の時間ｔ₂〜時間ｔ₃）を、他のワー
ド線ＷＬに接続されたメモリセルＭＣの読み出し期間と
同等に設定し易くなる。{Effect 3} As shown in FIG. 1, the cell plates of the memory cell array 100 have the cell plates CP1 to CP1.
CPn. Then, the word lines WL1 to WL
By controlling the potential of Ln, the cell plate CP1 is controlled.
The potential is switched every CPn. Therefore, the switching speed of the cell plates CP1 to CPn is controlled by the word line WL1.
To WLn switching speed. That is, setting the reading period of the memory cell MC connected to a word line WL (time t ₂ ~ time t ₃ in FIG. 2), equivalent to the read period of the memory cell MC connected to the other word lines WL It will be easier.

【００６９】また、電位を切替えるセルプレートの容量
が減るので、低消費電力化を図れる。Further, since the capacity of the cell plate for switching the potential is reduced, power consumption can be reduced.

【００７０】［半導体装置の電子機器への応用例］半導
体装置１０００は、例えば、携帯機器のような電子機器
に応用することができる。図６は、携帯電話機のシステ
ムの一部のブロック図である。ＣＰＵには、バスライン
により、ＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭ、キーボー
ド、ＬＣＤドライバが接続されている。ＬＣＤドライバ
は、バスラインにより、液晶表示部と接続されている。
図６のＤＲＡＭが、半導体装置１０００である。[Application Example of Semiconductor Device to Electronic Apparatus] The semiconductor device 1000 can be applied to an electronic apparatus such as a portable apparatus. FIG. 6 is a block diagram of a part of the mobile phone system. An SRAM, a DRAM, an EEPROM, a keyboard, and an LCD driver are connected to the CPU via a bus line. The LCD driver is connected to a liquid crystal display unit by a bus line.
The DRAM in FIG. 6 is the semiconductor device 1000.

【００７１】図７は、図６に示す携帯電話機のシステム
を備える携帯電話機６００の斜視図である。携帯電話機
６００は、キーボード６１２、液晶表示部６１４、受話
部６１６およびアンテナ部６１８を含む本体部６１０
と、送話部６２２を含む蓋部６２０と、を備える。FIG. 7 is a perspective view of a portable telephone 600 provided with the portable telephone system shown in FIG. The mobile phone 600 includes a main body 610 including a keyboard 612, a liquid crystal display 614, a receiver 616, and an antenna 618.
And a lid part 620 including a transmitting part 622.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本実施形態に係る半導体装置１０００の回路ブ
ロック図である。FIG. 1 is a circuit block diagram of a semiconductor device 1000 according to an embodiment.

【図２】メモリセルＭＣ１の動作を示すタイミングチャ
ートである。FIG. 2 is a timing chart showing an operation of a memory cell MC1.

【図３】メモリセルの非選択期間中におけるノード電位
を示すグラフである。FIG. 3 is a graph showing a node potential during a non-selection period of a memory cell;

【図４】本実施形態において、キャパシタＣ１にデータ
“Ｈ”が保持されている場合のメモリセルＭＣ１の等価
回路図である。FIG. 4 is an equivalent circuit diagram of a memory cell MC1 when data “H” is held in a capacitor C1 in the present embodiment.

【図５】従来例において、キャパシタＣ１にデータ
“Ｈ”が保持されている場合のメモリセルＭＣ１の等価
回路図である。FIG. 5 is an equivalent circuit diagram of a memory cell MC1 when data “H” is held in a capacitor C1 in a conventional example.

【図６】携帯電話機のシステムの一部のブロック図であ
る。FIG. 6 is a block diagram of a part of a mobile phone system.

【図７】図６に示す携帯電話機のシステムを備える携帯
電話機の斜視図である。FIG. 7 is a perspective view of a mobile phone provided with the mobile phone system shown in FIG. 6;

【図８】従来のＤＲＡＭの一部を示す回路ブロック図で
ある。FIG. 8 is a circuit block diagram showing a part of a conventional DRAM.

【図９】サブスレッショルドリーク電流を説明するため
の、従来のＤＲＡＭの一部を示す回路図である。FIG. 9 is a circuit diagram showing a part of a conventional DRAM for explaining a sub-threshold leakage current.

【符号の説明】[Explanation of symbols]

１００ メモリセルアレイ ２００ センスアンプ ３００ 読み出し／書き込み回路 ４００ ワード線デコーダ ５００ セルプレート電位切替回路 ６００ 携帯電話機 ６１０ 本体部 ６１２ キーボード ６１４ 液晶表示部 ６１６ 受話部 ６１８ アンテナ部 ６２０ 蓋部 ６２２ 送話部 １０００ 半導体装置 ５０００ メモリセルアレイ ６０００ センスアンプ ７０００ 読み出し／書き込み回路 REFERENCE SIGNS LIST 100 memory cell array 200 sense amplifier 300 read / write circuit 400 word line decoder 500 cell plate potential switching circuit 600 mobile phone 610 main body 612 keyboard 614 liquid crystal display 616 earpiece 618 antenna 620 cover 622 transmission section 1000 semiconductor device 5000 Memory cell array 6000 Sense amplifier 7000 Read / write circuit

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 複数のメモリセルおよび複数のワード線
を含むメモリセルアレイを備え、前記ワード線の電位変
化により、前記メモリセルの選択および非選択の制御が
なされる、半導体装置であって、 前記メモリセルは、ｎ型アクセストランジスタと、セル
プレートを有するキャパシタと、を含み、 前記セルプレートには、所定の電位が印加され、 前記メモリセルの選択期間における前記セルプレート電
位は、第１電位であり、 前記メモリセルの非選択期間における前記セルプレート
電位は、第１電位より大きい第２電位であり、 前記ワード線の電位変化により、前記セルプレート電位
の切り替え制御がなされる、半導体装置。1. A semiconductor device comprising: a memory cell array including a plurality of memory cells and a plurality of word lines, wherein selection and non-selection of the memory cells are controlled by a change in the potential of the word lines. The memory cell includes an n-type access transistor and a capacitor having a cell plate, a predetermined potential is applied to the cell plate, and the cell plate potential during a selection period of the memory cell is a first potential. The semiconductor device, wherein the cell plate potential in the non-selection period of the memory cell is a second potential that is higher than a first potential, and switching of the cell plate potential is controlled by a change in the potential of the word line. 【請求項２】 請求項１において、 複数の前記メモリセルを含むメモリセル群を備え、 前記メモリセル群は複数あり、 一つの前記メモリセル群に含まれる前記ｎ型アクセスト
ランジスタは、一つの前記ワード線により制御され、 一つの前記メモリセル群に含まれる前記ｎ型アクセスト
ランジスタにおいて、前記セルプレートが共通接続さ
れ、 一つの前記メモリセル群の前記セルプレートは、他の前
記メモリセル群の前記セルプレートと分離されている、
半導体装置。2. The memory cell according to claim 1, further comprising a memory cell group including a plurality of the memory cells, wherein the plurality of memory cell groups are provided, and the n-type access transistor included in one of the memory cell groups is the one. The n-type access transistors included in one of the memory cell groups are controlled by a word line, and the cell plates are commonly connected. The cell plate of one of the memory cell groups is connected to the other of the memory cell groups. Separated from the cell plate,
Semiconductor device. 【請求項３】 請求項２において、 前記メモリセル群毎に、前記セルプレートの電位が切り
替えられる、半導体装置。3. The semiconductor device according to claim 2, wherein a potential of the cell plate is switched for each memory cell group. 【請求項４】 請求項３において、 前記ワード線、複数のｎ型スイッチトランジスタおよび
複数のｐ型スイッチトランジスタを含むセルプレート電
位切替回路を備え、 一つの前記ワード線と、そのワード線と対応する、前記
ｎ型スイッチトランジスタおよび前記ｐ型スイッチトラ
ンジスタと、において、 前記ワード線は、前記ｎ型スイッチトランジスタのゲー
ト電極および前記ｐ型スイッチトランジスタのゲート電
極と接続され、 前記ｎ型スイッチトランジスタのソース／ドレインの一
方には、前記ワード線と対応する前記メモリセル群の前
記セルプレートが接続され、 前記ｎ型スイッチトランジスタのソース／ドレインの他
方には、第１電位が印加され、 前記ｐ型スイッチトランジスタのソース／ドレインの一
方には、前記ワード線と対応する前記メモリセル群の前
記セルプレートが接続され、 前記ｐ型スイッチトランジスタのソース／ドレインの他
方には、第２電位が印加されている、半導体装置。4. The semiconductor device according to claim 3, further comprising a cell plate potential switching circuit including the word line, a plurality of n-type switch transistors, and a plurality of p-type switch transistors, wherein one word line corresponds to the word line. The word line is connected to the gate electrode of the n-type switch transistor and the gate electrode of the p-type switch transistor; The cell plate of the memory cell group corresponding to the word line is connected to one of the drains, and a first potential is applied to the other of the source / drain of the n-type switch transistor; One of the source / drain is paired with the word line. The semiconductor device, wherein the cell plate of the corresponding memory cell group is connected, and a second potential is applied to the other of the source / drain of the p-type switch transistor. 【請求項５】 請求項１〜４のいずれかにおいて、 前記キャパシタからのデータを増幅するセンスアンプを
備え、 前記セルプレートが第２電位から第１電位に変わるタイ
ミングは、前記ワード線が前記メモリセルの選択を開始
するタイミングより遅くされ、 前記セルプレートが第１電位にかわるタイミングまで
に、前記センスアンプが前記キャパシタからのデータを
ラッチする、半導体装置。5. The memory according to claim 1, further comprising a sense amplifier for amplifying data from the capacitor, wherein the timing at which the cell plate changes from a second potential to a first potential is determined by the word line being connected to the memory. The semiconductor device, wherein the sense amplifier latches data from the capacitor before the timing when the cell selection is started, and before the timing when the cell plate changes to the first potential. 【請求項６】 請求項５において、 ワード線デコーダを備え、 前記ｎ型スイッチトランジスタの電流供給能力は、前記
ワード線デコーダの電流供給能力より低い、半導体装
置。6. The semiconductor device according to claim 5, further comprising a word line decoder, wherein a current supply capability of the n-type switch transistor is lower than a current supply capability of the word line decoder. 【請求項７】 請求項５または６において、 前記ワード線の容量は、そのワード線と対応する前記メ
モリセル群の前記セルプレートの容量より小さい、半導
体装置。7. The semiconductor device according to claim 5, wherein a capacitance of the word line is smaller than a capacitance of the cell plate of the memory cell group corresponding to the word line. 【請求項８】 請求項１において、 すべての前記メモリセルの前記セルプレートは、共通接
続されている、半導体装置。8. The semiconductor device according to claim 1, wherein said cell plates of all said memory cells are connected in common. 【請求項９】 請求項１〜８のいずれかにおいて、 前記メモリセルの選択期間において、前記セルプレート
電位が第１電位のときに、前記メモリセルへの書き込
み、および／または、再書き込みをする、半導体装置。9. The memory cell according to claim 1, wherein during the selection period of the memory cell, when the cell plate potential is the first potential, writing to and / or rewriting to the memory cell is performed. , Semiconductor devices. 【請求項１０】 請求項１〜９のいずれかにおいて、 第１電位は、電源電位（Ｖｃｃ）の１／２である、半導
体装置。10. The semiconductor device according to claim 1, wherein the first potential is a half of a power supply potential (Vcc). 【請求項１１】 請求項１〜１０のいずれかにおいて、 前記半導体装置は、ＤＲＡＭ(Ｄynamic ＲＡＭ)、ＰＳ
ＲＡＭ（Ｐseudo Ｓtatic ＲＡＭ）およびＶＳＲＡＭ
（Ｖirtually Ｓtatic ＲＡＭ）のうち、少なくともい
ずれか一つを含む、半導体装置。11. The semiconductor device according to claim 1, wherein the semiconductor device is a DRAM (Dynamic RAM),
RAM (Pseudo Static RAM) and VSRAM
(Virtually Static RAM). 【請求項１２】 請求項１〜請求項１１に記載のいずれ
かの前記半導体装置を備えた、電子機器。12. An electronic apparatus comprising the semiconductor device according to claim 1. Description: