JP2001069534A - Signal processor and signal processing method - Google Patents
Signal processor and signal processing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、信号を処理する信
号処理装置及び方法に関する。[0001] The present invention relates to a signal processing apparatus and method for processing a signal.
【０００２】[0002]
【従来の技術】従来、デジタル化された大量の入力デー
タの信号処理を高速に実行するＤＳＰ（digital signal
processor）を備えた信号処理装置が提供されている。2. Description of the Related Art Conventionally, a DSP (digital signal) for executing signal processing of a large amount of digitized input data at a high speed.
A signal processing device having a processor is provided.
【０００３】例えば、画像信号処理装置などに使用され
るＤＳＰの多くは、その内部にプログラム領域とされる
ＲＡＭを備え、ＤＳＰとともに設けられる制御部からＤ
ＳＰのＲＡＭに信号処理に必要な各種プログラムが書き
込まれ、これらのプログラムに基づいて、所定の画像処
理動作を実行するようになされる。For example, many DSPs used in image signal processing apparatuses and the like have a RAM as a program area therein, and a control unit provided together with the DSP requires a DSP.
Various programs necessary for signal processing are written in the RAM of the SP, and a predetermined image processing operation is executed based on these programs.
【０００４】ところで、上記したようなプログラムを書
き込むためのＲＡＭを備えたＤＳＰは、放電等の電気的
な衝撃により、ＲＡＭに書き込まれたプログラムに異常
が発生し、出力が異常となる異常動作が発生することが
ある。A DSP provided with a RAM for writing a program as described above has an abnormal operation in which an abnormality occurs in a program written in the RAM due to an electric shock such as electric discharge and the output becomes abnormal. May occur.
【０００５】従来の信号処理装置においては、異常動作
を排除するために、周期的な間隔で信号処理をリセット
していた。具体的には、ＤＳＰのＲＡＭに対して、再度
プログラムを書き込むいわゆるリフレッシュ（再書き込
み）が行われる。周期的に信号処理をリセットすること
により、異常動作が発生したときにも正常動作に復帰す
ることができる。In a conventional signal processing device, signal processing is reset at periodic intervals to eliminate abnormal operation. Specifically, so-called refresh (rewrite) for writing a program again is performed on the RAM of the DSP. By periodically resetting the signal processing, it is possible to return to a normal operation even when an abnormal operation occurs.
【０００６】大部分の信号処理装置においては、リセッ
トは外部の制御部の制御の下に行われる。制御部は、Ｉ
／Ｏポート経由又はソフトウェア制御により信号処理に
対するリセットを適用する。[0006] In most signal processing devices, reset is performed under the control of an external control unit. The control unit is I
A reset for signal processing is applied via the / O port or under software control.
【０００７】[0007]
【発明が解決しようとする課題】しかし、ＤＳＰなどソ
フトウェアとハードウェア部を持つデバイスにおいて異
常動作が発生した場合には、内部ソフトウェアが停止し
ても外部とのインターフェース部自体は異常がない。ま
た、インターフェース部自体には内部ソフトウェアの異
常検出機能がない。従って、外部の制御部などからは異
常を検出できないことがあった。However, when an abnormal operation occurs in a device such as a DSP having software and a hardware unit, even if the internal software is stopped, there is no abnormality in the external interface unit itself. Further, the interface unit itself does not have an abnormality detection function of internal software. Therefore, an abnormality may not be detected from an external control unit.
【０００８】このために、従来は、周期的な間隔又は異
常動作が疑われるタイミングで信号処理装置をリセット
する必要があった。従って、予想できないタイミングで
発生した異常動作に対しては対処が困難であった。ま
た、信号処理装置が正常動作であるか異常動作であるか
に関わらずリセットをすることになり、正常動作のとき
にも信号処理の動作が不必要に中断されることになって
いた。For this reason, conventionally, it has been necessary to reset the signal processing device at a periodic interval or at a timing when an abnormal operation is suspected. Therefore, it is difficult to cope with an abnormal operation that occurs at an unpredictable timing. In addition, the reset is performed regardless of whether the signal processing device is operating normally or abnormally, and the signal processing operation is unnecessarily interrupted even during the normal operation.
【０００９】さらに、外部の制御部から信号処理装置を
リセットするためには、付加的な資源が必要になる。例
えば、リセットのためのＩ／Ｏポートや適当なピンによ
りリセットを掛けるためのソフトウェアの追加が必要と
なっていた。リセットのためのピンを追加する場合に
は、パターンの追加が必要になる。Furthermore, resetting the signal processing device from an external control unit requires additional resources. For example, it has been necessary to add software for resetting using an I / O port for resetting or an appropriate pin. When a reset pin is added, a pattern needs to be added.
【００１０】テレビジョン受像機に適用した場合には、
異常動作が発生すると、ＣＲＴに映像が表示がされなく
なることがよく起こる。これはテレビジョン受像機の主
要な誤動作であり、信頼性の問題を引き起こす。従っ
て、異常動作からの回復は重要な問題である。When applied to a television receiver,
When an abnormal operation occurs, it often happens that an image is not displayed on the CRT. This is a major malfunction of the television receiver and causes reliability problems. Therefore, recovery from abnormal operation is an important issue.
【００１１】本発明は、上述の実情に鑑みて提案される
ものであって、信号処理の動作状態に応じて異常動作か
ら回復のための制御を行うような信号処理装置及び方法
を提供することを目的とする。The present invention has been proposed in view of the above-mentioned circumstances, and provides a signal processing apparatus and method for performing control for recovering from an abnormal operation in accordance with an operation state of signal processing. With the goal.
【００１２】[0012]
【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る信号処理装置は、プログラムを保持
するプログラム領域を有する記憶手段と、上記プログラ
ム領域に保持されたプログラムに基づいて入力信号デー
タに対して演算処理を行う主信号処理手段を有し、信号
処理の主要動作を行う信号処理コア手段とから構成され
るデジタル信号処理手段を用いるものであって、上記演
算処理の動作状態に応じて上記主信号処理手段から与え
られる計数信号を計数する計数手段と、上記計数手段に
おける計数結果に基づいて上記信号処理コア手段の動作
状態を判断する制御手段とを有するものである。In order to solve the above-mentioned problems, a signal processing apparatus according to the present invention is provided based on storage means having a program area for holding a program, and a program based on the program held in the program area. The digital signal processing means comprises main signal processing means for performing arithmetic processing on input signal data, and signal processing core means for performing main operation of signal processing. A counting means for counting a count signal given from the main signal processing means in accordance with a state; and a control means for judging an operation state of the signal processing core means based on a counting result of the counting means.
【００１３】本発明に係る信号処理方法は、プログラム
を保持するプログラム領域を有する記憶手段と、上記プ
ログラム領域に保持されたプログラムに基づいて入力信
号データに対して演算処理を行う主信号処理手段を有
し、信号処理の主要動作を行う信号処理コア手段とから
構成されるデジタル信号処理手段を用いる信号処理方法
において、上記演算処理の動作状態に応じて上記主信号
処理手段から与えられる計数信号を計数し、上記計数手
段における計数結果に基づいて上記信号処理コア手段の
動作状態を判断することを有するものである。The signal processing method according to the present invention comprises a storage means having a program area for holding a program, and a main signal processing means for performing arithmetic processing on input signal data based on the program held in the program area. A signal processing method using digital signal processing means comprising: a signal processing core means for performing a main operation of signal processing, wherein a counting signal given from the main signal processing means in accordance with an operation state of the arithmetic processing is provided. Counting, and judging the operation state of the signal processing core means based on the counting result of the counting means.
【００１４】[0014]
【発明の実施の形態】先ず、本発明の実施の形態として
テレビジョン受信機について、図１を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a television receiver as an embodiment of the present invention will be described with reference to FIG.
【００１５】このテレビジョン受信機は、無線周波数の
テレビジョン信号から所望のチャンネルの信号を選択す
るチューナ１と、チューナ１からの信号に映像に対して
所定の処理を施す映像信号処理部２と、映像信号処理部
２からの映像信号にＡ／Ｄ変換を施すＡ／Ｄ変換部３
と、Ａ／Ｄ変換部３からのデジタル信号に処理を施すデ
ジタル信号処理部（digital signal processor; DSP）
４とを有している。The television receiver includes a tuner 1 for selecting a signal of a desired channel from a television signal of a radio frequency, a video signal processing unit 2 for performing a predetermined process on a video from the tuner 1, and A / D converter 3 for performing A / D conversion on the video signal from video signal processor 2
And a digital signal processor (DSP) for processing the digital signal from the A / D converter 3
And 4.
【００１６】チューナ１は、例えばＶＨＦ帯やＵＨＦ帯
のテレビジョン信号から、受信を所望するチャンネルを
選択して、中間周波数に変換する。なお、本例において
は、チューナ１は、中間周波数信号を複合映像信号に変
換する検波回路（図示せず）も含んでいるものとする。The tuner 1 selects a channel desired to be received, for example, from a television signal in the VHF band or the UHF band, and converts it into an intermediate frequency. In this example, it is assumed that the tuner 1 also includes a detection circuit (not shown) for converting the intermediate frequency signal into a composite video signal.
【００１７】映像信号処理部２は、チューナ１から与え
られた複合映像信号を処理することにより、例えば３原
色信号によるＲＧＢ信号とする。The video signal processing unit 2 processes the composite video signal supplied from the tuner 1 to convert the composite video signal into, for example, RGB signals based on three primary color signals.
【００１８】Ａ／Ｄ変換部３は、映像信号処理部２から
入力されたアナログ映像信号に対して、所定の標本周波
数で標本化することにより、デジタル信号に変換する。The A / D converter 3 converts the analog video signal input from the video signal processor 2 into a digital signal by sampling it at a predetermined sampling frequency.
【００１９】デジタル信号処理部４は、Ａ／Ｄ変換部３
からのデジタル映像信号に対して、所定の信号処理を施
す。デジタル信号処理部は、内蔵ＲＡＭに記憶されたプ
ログラムに基づいて入力デジタル信号に対してソフトウ
ェア的な処理を行う。例えば、デジタル信号処理部４
は、Ａ／Ｄ変換部３から入力された映像信号の走査線の
数を変換する。The digital signal processing unit 4 includes an A / D conversion unit 3
Is subjected to predetermined signal processing on the digital video signal. The digital signal processing unit performs software processing on the input digital signal based on a program stored in the built-in RAM. For example, the digital signal processing unit 4
Converts the number of scanning lines of the video signal input from the A / D converter 3.
【００２０】デジタル信号処理部４は、ＰＬＬクロック
発生部１０からのクロック信号に基づいて、信号処理を
行っている。The digital signal processing unit 4 performs signal processing based on a clock signal from the PLL clock generation unit 10.
【００２１】本実施の形態においては、このデジタル信
号処理部４において、デジタル信号処理部４が正常に動
作してときには、順次その計数値が変更されるカウンタ
部を設け、このカウンタ部の計数結果をモニタする。そ
して、計数結果が所定の期間以上にわたって変化しない
場合には、異常動作が発生したと判断し、その場合に
は、異常動作から回復するようにデジタル信号処理部４
の動作を制御するものである。In this embodiment, when the digital signal processing section 4 is operating normally, the digital signal processing section 4 is provided with a counter section whose count value is sequentially changed. Monitor If the counting result does not change for a predetermined period or longer, it is determined that an abnormal operation has occurred, and in that case, the digital signal processing unit 4 recovers from the abnormal operation.
This controls the operation of.
【００２２】また、テレビジョン受信機は、チューナ１
からの複合映像信号から同期信号を分離する同期分離部
９と、同期分離部９に同期したクロック信号を発生する
ＰＬＬクロック発生部１０と、ＰＬＬクロック発生部１
０からのクロック信号に基づいて同期パルスを発生する
タイミング発生部１１とを有している。Further, the television receiver includes a tuner 1
, A PLL clock generator 10 for generating a clock signal synchronized with the synchronization separator 9, and a PLL clock generator 1
And a timing generator 11 for generating a synchronization pulse based on a clock signal from 0.
【００２３】同期分離部９は、チューナ１からの中間周
波数の複合映像信号から、水平同期信号及び垂直同期信
号を分離する。The synchronization separating section 9 separates a horizontal synchronizing signal and a vertical synchronizing signal from the intermediate frequency composite video signal from the tuner 1.
【００２４】ＰＬＬクロック発生部１０は、同期分離部
９からの同期信号やタイミング発生部１１からの同期パ
ルスに基づいて、ＰＬＬによってクロック信号を発生す
る。The PLL clock generator 10 generates a clock signal by a PLL based on a synchronization signal from the synchronization separator 9 and a synchronization pulse from the timing generator 11.
【００２５】タイミング発生部１１は、ＰＬＬクロック
発生部１０からのクロック信号に基づいて、所定のタイ
ミングを発生する。具体的には、水平同期パルス及び垂
直同期パルスを発生する。The timing generator 11 generates a predetermined timing based on the clock signal from the PLL clock generator 10. Specifically, a horizontal synchronization pulse and a vertical synchronization pulse are generated.
【００２６】さらに、テレビジョン受信機は、デジタル
信号処理部４からの信号にＤ／Ａ変換を施すＤ／Ａ変換
部５と、Ｄ／Ａ変換部５からの映像信号に基づいてＣＲ
Ｔを駆動するためのインターフェース部６と、インター
フェース部６からの駆動信号によって映像を表示するＣ
ＲＴ７と、このテレビジョン受像機の各部を制御する制
御部８とを有している。Further, the television receiver includes a D / A conversion section 5 for performing D / A conversion on a signal from the digital signal processing section 4 and a CR based on a video signal from the D / A conversion section 5.
And an interface section 6 for driving T and a C for displaying an image by a driving signal from the interface section 6.
It has an RT 7 and a control unit 8 for controlling each unit of the television receiver.
【００２７】Ｄ／Ａ変換部５は、デジタル信号処理部４
で所定の処理が施されたデジタル映像信号をＤ／Ａ変化
してアナログ信号とする。The D / A conversion unit 5 includes a digital signal processing unit 4
The D / A conversion is performed on the digital video signal that has been subjected to the predetermined processing to obtain an analog signal.
【００２８】インターフェース部６は、Ｄ／Ａ変換部５
からのアナログ映像信号に対して、ＣＲＴを駆動するた
めに、信号レベルを増幅する。また、３原色のバランス
を補正する白バランス補正を行ったりする。The interface unit 6 includes a D / A conversion unit 5
The signal level is amplified in order to drive the CRT with respect to the analog video signal from. Further, white balance correction for correcting the balance of the three primary colors is performed.
【００２９】ＣＲＴ７は、インターフェース部６から送
られた映像信号に基づいて、タイミング発生部１１から
送られた水平同期パルス及び垂直同期パルスに同期して
映像を表示する。The CRT 7 displays an image in synchronization with the horizontal synchronizing pulse and the vertical synchronizing pulse sent from the timing generator 11, based on the image signal sent from the interface unit 6.
【００３０】制御部８は、このテレビジョン受信機の各
部に対する制御を行う。例えば、制御部８は、映像信号
処理部２、デジタル信号処理部４、インターフェース部
６、ＰＬＬクロック発生部１０及びタイミング信号発生
部１１に制御信号を送って制御する。制御部８は、例え
ばＣＰＵ，ＲＯＭ，ＲＡＭを有してなるマイクロコント
ローラとして構成することができる。The control section 8 controls each section of the television receiver. For example, the control unit 8 sends control signals to the video signal processing unit 2, the digital signal processing unit 4, the interface unit 6, the PLL clock generation unit 10, and the timing signal generation unit 11 for control. The control unit 8 can be configured as a microcontroller having, for example, a CPU, a ROM, and a RAM.
【００３１】上述テレビジョン受信機においては、デジ
タル信号処理部４は、いわゆるＤＳＰ（digital signal
processor）から構成されている。このデジタル信号処
理部４は、ＲＡＭに格納されたプログラムに基づいて、
入力信号に対してソフトウェア的に処理を行うので、先
に説明したように、放電等の電気的な衝撃により、ＲＡ
Ｍに書き込まれたプログラムに異常が発生した場合には
異常動作が発生して、正常な動作に戻らないことがあ
る。このため、このような異常動作が発生した場合に
は、これを検出してデジタル信号処理部４をリセットす
る必要がある。In the above-mentioned television receiver, the digital signal processing section 4 is a so-called DSP (digital signal).
processor). This digital signal processing unit 4 is based on a program stored in the RAM.
Since the input signal is processed by software, as described above, RA may be generated by electric shock such as discharge.
If an error occurs in the program written in M, an abnormal operation may occur and the operation may not return to a normal operation. Therefore, when such an abnormal operation occurs, it is necessary to detect this and reset the digital signal processing unit 4.
【００３２】次に、テレビジョン受像機のデジタル信号
処理部４において、異常動作検出のためのカウンタ部を
ソフトウェア的に実現した具体例について、図２を参照
して説明する。Next, a specific example in which a counter unit for detecting an abnormal operation in the digital signal processing unit 4 of the television receiver is realized by software will be described with reference to FIG.
【００３３】この具体例においては、デジタル信号処理
部４は不揮発性のメモリであるＲＯＭ１２と、揮発性の
メモリであるＲＡＭ１３と、プログラム及びインストラ
クションを発生するプログラム及びインストラクション
発生部１４とを有している。In this specific example, the digital signal processing unit 4 has a ROM 12 which is a non-volatile memory, a RAM 13 which is a volatile memory, and a program and an instruction generating unit 14 for generating programs and instructions. I have.
【００３４】ＲＯＭ１２には、信号処理の手順を記録し
たプログラムが記録されている。ＲＡＭ１３は、ＲＯＭ
１２からデータや命令セット（プログラム）が読み込ま
れたり、信号処理の際にデータが一時的に記録されたり
する。プログラム及びインストラクション発生部１４
は、プログラムやインストラクションを発生させたりす
る。The ROM 12 stores a program that records the procedure of signal processing. RAM 13 is ROM
Data or an instruction set (program) is read from the memory 12 or data is temporarily recorded during signal processing. Program and instruction generator 14
Generates programs and instructions.
【００３５】また、デジタル信号処理部４は、入力信号
を信号処理コア部１６ａで処理できるような形態に変換
するための入力前処理部１５と、入力前処理部１５にて
前処理された信号に対して所定の処理を施す信号処理コ
ア部１６ａと、信号処理コア部１６ａからの信号を後続
する回路において処理できるような形態に変換するため
の出力後処理部１７とを有している。The digital signal processing unit 4 includes an input preprocessing unit 15 for converting an input signal into a form that can be processed by the signal processing core unit 16a, and a signal preprocessed by the input preprocessing unit 15. And a post-processing unit 17 for converting a signal from the signal processing core unit 16a into a form that can be processed by a subsequent circuit.
【００３６】デジタル信号処理部４には、Ａ／Ｄ変換部
３から信号が入力され、入力前処理部１５にて入力前処
理を施される。入力前処理部１５にて入力前処理を施さ
れた信号は、信号処理の主要動作を行う信号処理コア部
１６ａにて、例えば走査線数変換などの所定の信号処理
が施される。The digital signal processing section 4 receives a signal from the A / D conversion section 3 and performs an input pre-processing in an input pre-processing section 15. The signal that has been subjected to the input preprocessing in the input preprocessing unit 15 is subjected to predetermined signal processing such as, for example, conversion of the number of scanning lines in a signal processing core unit 16a that performs a main operation of the signal processing.
【００３７】信号処理コア部１６ａは、信号処理コア部
１６ａにおいてプログラムの命令セットに基づいて演算
処理を行う主たる部分である主信号処理部１９と、主信
号処理部１６ａにおいて正常な演算処理が行われている
場合には、順次その計数値が変更されるカウンタ部１８
ａとを有している。これら主信号処理部１９及びカウン
タ部１８ａは、信号処理コア部１６ａにおいて実行され
るソフトウェア上の機能ブロックとして実現される。The signal processing core unit 16a performs a main signal processing unit 19, which is a main part of the signal processing core unit 16a for performing arithmetic processing based on an instruction set of a program, and performs normal arithmetic processing in the main signal processing unit 16a. If the counter value is changed, the counter value is sequentially changed.
a. The main signal processing unit 19 and the counter unit 18a are realized as functional blocks on software executed in the signal processing core unit 16a.
【００３８】具体的には、カウンタ部１８ａは、周期的
にコールされて、コールされるごとにカウンタ部１８ａ
の値すなわち計数値が１づつ増加する、すなわちインク
リメントするソフトウェアとして実現することができ
る。このインクリメントするソフトウェアは主信号処理
部１６ａの機能を実現するために実行されるプログラム
の中に埋め込まれており、デジタル信号処理部４が正常
に動作している限りにおいては、処理のステップが通過
するたびに、カウンタ部１８ａの値が順次インクリメン
トされる。Specifically, the counter unit 18a is called periodically, and each time it is called, the counter unit 18a is called.
, Ie, the count value increases by one, that is, it can be implemented as software that increments. This incrementing software is embedded in a program executed to realize the function of the main signal processing unit 16a, and as long as the digital signal processing unit 4 is operating normally, the processing steps are not passed. Each time the value is incremented, the value of the counter 18a is sequentially incremented.
【００３９】本実施の形態においては、信号処理コア部
１６ａにおける主信号処理部１９は、信号処理の動作状
態が異常になった場合には、カウンタ部１８ａの値を順
次インクリメントする動作が停止するので、カウンタ部
１８ａにおける計数結果をモニタすることにより、信号
処理コア部１６ａの動作状態を判断することができる。
カウンタ部１８ａの計数結果に基づいた信号処理コア部
１６ａにおける動作状態の判断については、さらに後述
する。In this embodiment, the main signal processing section 19 of the signal processing core section 16a stops the operation of sequentially incrementing the value of the counter section 18a when the operation state of the signal processing becomes abnormal. Therefore, the operation state of the signal processing core unit 16a can be determined by monitoring the counting result in the counter unit 18a.
The determination of the operation state in the signal processing core unit 16a based on the counting result of the counter unit 18a will be further described later.
【００４０】信号処理コア部１６ａにおいて処理された
信号は、出力後処理部１７にて出力後処理が施されてＤ
／Ａ変換部５（図１参照）に対して出力される。The signal processed by the signal processing core unit 16a is subjected to post-output processing by an output post-processing unit 17 and
It is output to the / A converter 5 (see FIG. 1).
【００４１】また、デジタル信号処理部４は、補助デー
タレジスタ２０と、外部とのインターフェースを行う外
部インターフェース部２１と、タイミング信号を発生す
るタイミング発生部２２と、ＰＬＬにより各種クロック
を発生するＰＬＬ部２３とを有している。The digital signal processing unit 4 includes an auxiliary data register 20, an external interface unit 21 for interfacing with the outside, a timing generation unit 22 for generating a timing signal, and a PLL unit for generating various clocks by a PLL. 23.
【００４２】補助データレジスタ２０は、データを保持
するレジスタである。補助データレジスタ２０には、カ
ウンタ部１８ａの計数結果が書き込まれる。The auxiliary data register 20 is a register for holding data. The count result of the counter unit 18a is written in the auxiliary data register 20.
【００４３】外部インターフェース部２１は、デジタル
信号処理部４の内部と、制御部８等の外部との信号のイ
ンターフェースを行うものである。外部インターフェー
ス部２１としては、例えばいわゆるＩＩＣ（inter-inte
grated circuit）インターフェースを利用することがで
きる。The external interface section 21 interfaces signals inside the digital signal processing section 4 and outside such as the control section 8. As the external interface unit 21, for example, a so-called IIC (inter-inte
grated circuit) interface can be used.
【００４４】タイミング発生部２２は、このデジタル信
号処理部４にて用いられる各種のタイミング信号を発生
する。例えば、信号処理のタイミングを決定するための
タイミング信号を発生させる。The timing generator 22 generates various timing signals used in the digital signal processor 4. For example, a timing signal for determining the timing of signal processing is generated.
【００４５】ＰＬＬ部２３は、デジタル信号処理部４の
内部で使用される各種のクロック信号をＰＬＬにより発
生させる部分である。The PLL section 23 is a section for generating various clock signals used in the digital signal processing section 4 by the PLL.
【００４６】制御部８は、デジタル信号処理部４に対し
て、外部インターフェース部２１を介して各種制御を行
う。制御部８は、信号処理コア部１６ａのカウンタ部１
８ａにおける計数結果を周期的に読み出し、計数結果が
増加しないときには信号処理コア部１６ａが異常動作を
していると判断する。そして、異常動作から回復するた
めに、デジタル信号処理部４にリセット信号を送り、信
号処理コア部１６ａにおける信号処理をリセットする。The control unit 8 performs various controls on the digital signal processing unit 4 via the external interface unit 21. The control unit 8 controls the counter unit 1 of the signal processing core unit 16a.
The counting result in 8a is read periodically, and when the counting result does not increase, it is determined that the signal processing core unit 16a is operating abnormally. Then, in order to recover from the abnormal operation, a reset signal is sent to the digital signal processing unit 4 to reset the signal processing in the signal processing core unit 16a.
【００４７】デジタル信号処理部４においては、例えば
外部のノイズにより、ＲＡＭ１３に記憶された命令セッ
ト（プログラム）に影響が及ぶことがある。かかる場合
には、プログラムに基づいて演算処理を行う信号処理コ
ア部１６ａの主信号処理部１９には、異常動作が発生す
る。In the digital signal processor 4, for example, an external noise may affect the instruction set (program) stored in the RAM 13. In such a case, an abnormal operation occurs in the main signal processing unit 19 of the signal processing core unit 16a that performs the arithmetic processing based on the program.
【００４８】異常動作の発生は、確実に予言することは
できない。特に、テレビジョン受像機のように高電圧と
ノイズの多い環境にあってはそうである。短い周期でリ
セットすれば短時間で異常動作から回復させることがで
きるが、この場合には、短い周期で画像が乱れるため、
視聴者に不快感を与える。逆に、長い周期でリセットし
た場合には、異常動作から回復するのに長時間を必要と
するため同様に視聴者に不快感を与える。そこで本実施
の形態においては、信号処理コア部１６ａの主信号処理
部１９が正常に動作しているときには、その計数値が順
次インクリメントされるカウンタ部１８ａの計数結果に
基づいて異常動作を検出している。The occurrence of abnormal operation cannot be reliably predicted. This is especially true in a high-voltage and noisy environment such as a television receiver. It is possible to recover from abnormal operation in a short time by resetting in a short cycle, but in this case, the image is disturbed in a short cycle,
Give viewers discomfort. On the other hand, when resetting is performed in a long cycle, it takes a long time to recover from the abnormal operation, so that the viewer is similarly uncomfortable. Therefore, in the present embodiment, when the main signal processing unit 19 of the signal processing core unit 16a is operating normally, an abnormal operation is detected based on the count result of the counter unit 18a whose count value is sequentially incremented. ing.
【００４９】先に説明したように、信号処理コア部１６
ａの主信号処理部１９が正常に動作しているときには、
カウンタ部１８ａの計数値が順次インクリメントされ
る。ところが、信号処理コア部１６ａの機能を実現する
ためのプログラムが正常に動作しなくなった場合には、
カウンタ部１８ａの計数値をインクリメントするプログ
ラムも正常に動作しなくなるのでカウンタ部１８ａにお
ける計数動作も停止する。カウンタ部１８ａの値は、外
部の制御部８によって周期的に読み取られ、信号処理コ
ア部１６ａにおける動作状態がモニタされる。As described above, the signal processing core unit 16
When the main signal processing unit 19a is operating normally,
The count value of the counter section 18a is sequentially incremented. However, when a program for realizing the function of the signal processing core unit 16a does not operate normally,
Since the program for incrementing the count value of the counter section 18a also does not operate normally, the counting operation in the counter section 18a also stops. The value of the counter unit 18a is periodically read by the external control unit 8, and the operation state of the signal processing core unit 16a is monitored.
【００５０】続いて、デジタル信号処理部４における具
体的な処理手順を、図３を参照して説明する。本実施の
形態においては、カウンタ部１８ａの状態に基づいて信
号処理コア部１６ａの動作状態が判断されて制御され
る。Next, a specific processing procedure in the digital signal processing section 4 will be described with reference to FIG. In the present embodiment, the operation state of the signal processing core unit 16a is determined and controlled based on the state of the counter unit 18a.
【００５１】この一連の工程は、ステップＳ１における
電源投入により開始される。ステップＳ１において電源
が投入されると、ステップＳ２において制御部８からデ
ジタル信号処理部４にリセット信号が送られ、信号処理
コア部１６ａ等がリセットされる。This series of steps is started by turning on the power in step S1. When the power is turned on in step S1, a reset signal is sent from the control unit 8 to the digital signal processing unit 4 in step S2, and the signal processing core unit 16a and the like are reset.
【００５２】ステップＳ３においては、信号処理コア部
１６ａにおける信号処理の手順が記述されたプログラム
が記憶されたＲＯＭ１２から、そのプログラムがＲＡＭ
１３に読みこまれる。また、ＲＡＭ１３には、プログラ
ム及びインストラクション発生部１４によって発生され
たプログラムやインストラクションが記憶される。In step S3, the program is stored in the RAM 12 from the ROM 12 in which the program describing the procedure of signal processing in the signal processing core unit 16a is stored.
13 is read. The RAM 13 stores programs and instructions generated by the program and instruction generation unit 14.
【００５３】ステップＳ４においては、ＲＡＭ１３に読
み込まれたプログラムは、信号処理コア部１６ａにおい
て実行が開始される。そして、例えばタイミング発生部
２２を介して垂直同期信号に同期した垂直同期パルスが
供給されるまで待機する。In step S4, the execution of the program read into the RAM 13 is started in the signal processing core unit 16a. Then, for example, it waits until a vertical synchronization pulse synchronized with the vertical synchronization signal is supplied via the timing generator 22.
【００５４】すなわち、ステップＳ５において、垂直同
期パルスが供給されたときにはステップＳ７に進み、そ
うでないときにはステップＳ６に進む。That is, in step S5, when the vertical synchronizing pulse is supplied, the process proceeds to step S7, and otherwise, the process proceeds to step S6.
【００５５】垂直同期信パルスが供給されると、ステッ
プＳ７では、信号処理コア部１６ａにおいて、ＲＡＭ１
３に読みこまれているプログラムに基づいて処理に必要
とされる値を計算する前処理計算が行われる。When the vertical synchronizing signal pulse is supplied, in step S7, the signal processing core unit 16a causes the RAM 1
A pre-processing calculation is performed to calculate a value required for the processing based on the program read in No. 3.
【００５６】ステップＳ８においては、カウンタ部１８
ａの計数値を１だけ増加させる。そして、カウンタ部１
８ａの計数結果を、補助データレジスタ２０に書き込
む。In step S8, the counter 18
The count value of a is increased by one. And the counter 1
The count result of 8a is written to the auxiliary data register 20.
【００５７】ステップＳ９においては、補助データレジ
スタ２０に書き込まれたカウンタ部１８ａの計数結果
は、外部インターフェース部２１を介して制御部８に送
られる。補助データレジスタ２０の値は、例えば垂直同
期信号に同期した垂直同期パルスをトリガとして周期的
に読み出される。制御部８においては、このようにして
読み出したカウンタ部１８ａの値に基づいて、信号処理
コア部１６ａの動作状態を判断する。In step S9, the count result of the counter 18a written in the auxiliary data register 20 is sent to the controller 8 via the external interface 21. The value of the auxiliary data register 20 is periodically read, for example, using a vertical synchronization pulse synchronized with a vertical synchronization signal as a trigger. The control unit 8 determines the operation state of the signal processing core unit 16a based on the value of the counter unit 18a thus read.
【００５８】すなわち、ステップＳ１０において、制御
部８は、カウンタ部１８ａの計数動作が停止しているか
否かを判断する。That is, in step S10, the control section 8 determines whether or not the counting operation of the counter section 18a is stopped.
【００５９】本実施の形態は、外部からのノイズ等の障
害により信号処理コア部１６ａに異常動作が発生したと
きには、主信号処理部１９の動作が停止し、カウンタ部
１８ａにおける計数動作も停止するので計数値は変化し
なくなる。In this embodiment, when an abnormal operation occurs in the signal processing core unit 16a due to a failure such as external noise, the operation of the main signal processing unit 19 is stopped, and the counting operation in the counter unit 18a is also stopped. Therefore, the count value does not change.
【００６０】この場合には、制御部８は、垂直同期信号
毎に補助データレジスタ２０から外部インターフェース
部２１を介して同じ計数値を読み取ることになる。この
ように、所定間隔でモニタされたカウンタ部１８ａの計
数値が同じである場合には、制御部８は、信号処理コア
部１６ａにおける信号処理が異常動作にあると判断す
る。In this case, the control unit 8 reads the same count value from the auxiliary data register 20 via the external interface unit 21 for each vertical synchronization signal. As described above, when the count values of the counter units 18a monitored at the predetermined intervals are the same, the control unit 8 determines that the signal processing in the signal processing core unit 16a is in an abnormal operation.
【００６１】本実施の形態は、カウンタ部１８ａの計数
値を参照することにより、信号処理コア部１６ａにおけ
る動作状態を判断するものである。なお、本実施の形態
のように計数値を参照しない場合には、 制御部８は外
部インターフェース部２１をモニタすることしかできな
いので、信号処理コア部１６ａが異常動作かまたは停止
状態であるフリーズ状態にあるかを検出することはでき
ない。In this embodiment, the operation state of the signal processing core unit 16a is determined by referring to the count value of the counter unit 18a. When the count value is not referred to as in the present embodiment, the control unit 8 can only monitor the external interface unit 21. Therefore, the signal processing core unit 16a is in an abnormal operation or a frozen state in which the signal processing core unit 16a is stopped. Cannot be detected.
【００６２】制御部８は、計数値の増加が停止している
と、異常動作にあると判断して処理をステップＳ２に戻
してデジタル信号処理部４にリセット信号を送ることに
より強制的にリセットする。リセットによって、ステッ
プＳ３において、ＲＯＭ１２に記憶されたプログラムは
命令セット用のＲＡＭ１３へ再読み込みされ、プログラ
ムに基づいてカウンタ部１８ａの処理や主信号処理部１
９の演算が再開される。When the increase of the count value is stopped, the control unit 8 determines that the operation is abnormal, returns the process to step S2, and forcibly resets the digital signal processing unit 4 by sending a reset signal to the digital signal processing unit 4. I do. By resetting, in step S3, the program stored in the ROM 12 is reloaded into the instruction set RAM 13, and the processing of the counter unit 18a and the main signal processing unit 1 are performed based on the program.
9 is resumed.
【００６３】制御部８は、計数値の増加が停止していな
いときには、異常動作は発生していないと判断して処理
をステップＳ６に進める。When the increase of the count value has not stopped, the control unit 8 determines that no abnormal operation has occurred, and advances the processing to step S6.
【００６４】ステップＳ６において、水平同期信号に同
期した水平同期パルスが供給されたか否かによって分岐
する。水平同期信号に同期した水平同期パルスが得られ
たときにはステップＳ１２に進み、そうでないときには
ステップＳ５に戻る。In step S6, the process branches depending on whether or not a horizontal synchronization pulse synchronized with the horizontal synchronization signal has been supplied. When a horizontal synchronization pulse synchronized with the horizontal synchronization signal is obtained, the process proceeds to step S12, and otherwise, returns to step S5.
【００６５】ステップＳ１２においては、信号処理コア
部１６ａの主信号処理部１９は、ステップＳ１１におい
て入力処理部１５にて入力処理された信号に対して信号
処理を施す。主信号処理Ｓ１２にて信号処理された信号
は、ステップＳ１３の出力後処理部１７において出力処
理が施される。In step S12, the main signal processing section 19 of the signal processing core section 16a performs signal processing on the signal input processed by the input processing section 15 in step S11. The signal processed in the main signal processing S12 is subjected to output processing in the output post-processing unit 17 in step S13.
【００６６】ステップＳ１２において行われる主信号処
理が終了すると、ステップＳ５の垂直同期判別に戻る
か、又は必要な信号処理が終了したときにはステップＳ
１５で主信号処理を停止する。When the main signal processing performed in step S12 is completed, the process returns to the vertical synchronization determination in step S5, or when the necessary signal processing is completed, step S5 is performed.
At 15, the main signal processing is stopped.
【００６７】次に、テレビジョン受像機のデジタル信号
処理部４において、異常動作検出のためのカウンタ部を
ハードウェア的に実現した具体例について、図４を参照
して説明する。Next, a specific example in which a counter unit for detecting an abnormal operation in the digital signal processing unit 4 of the television receiver is realized by hardware will be described with reference to FIG.
【００６８】図２に示した具体例においては、信号処理
コア部１６ａにおいて実行されるソフトウェア上の機能
ブロックとしてカウンタ部１８ａを実現していた。本具
体例では、カウンタ部１８ｂは、信号処理コア部１６ｂ
の外部に、ハードウェアによって実現されている。In the specific example shown in FIG. 2, the counter section 18a is realized as a functional block on software executed in the signal processing core section 16a. In this specific example, the counter unit 18b includes the signal processing core unit 16b
It is realized by hardware outside.
【００６９】このカウンタ部１８ｂには、信号処理コア
部１６ｂの主信号処理部１９が正常に動作している場合
に出力される計数信号が供給される。カウンタ部１８ｂ
は、この計数信号を計数する。The counter 18b is supplied with a count signal output when the main signal processor 19 of the signal processing core 16b is operating normally. Counter section 18b
Counts this counting signal.
【００７０】具体的には、ハードウェアにより実現され
たカウンタ部１８ｂの場合には、周期的にコールされ
て、コールされるごとに計数信号を出力するソフトウェ
アを用意し、このインクリメントするソフトウェアを主
信号処理部１６ａの機能を実現するために実行されるプ
ログラムの中に埋め込んでおく。デジタル信号処理部４
が正常に動作している限りにおいては、処理のステップ
が通過するたびに、計数信号を出力が出力され、この計
数信号がハードウェアにより実現されたカウンタ部１８
ｂにトリガ信号として供給されて、カウンタ部１８ｂの
値が順次インクリメントされる。そして、カウンタ部１
８ｂの値は外部インターフェース部２１によって読み取
られる。Specifically, in the case of the counter section 18b implemented by hardware, software that is called periodically and outputs a count signal each time it is called is prepared, and the software for incrementing the counter is mainly used. It is embedded in a program executed to realize the function of the signal processing unit 16a. Digital signal processing unit 4
As long as is operating normally, a count signal is output each time a processing step passes, and this count signal is output to the counter unit 18 implemented by hardware.
b is supplied as a trigger signal, and the value of the counter 18b is sequentially incremented. And the counter 1
The value of 8b is read by the external interface unit 21.
【００７１】本具体例では、カウンタ部１８ｂが信号処
理コア部１６ｂの外部にハードウェア的に実現された他
は、図２に示したカウンタ部１８ａがソフトウェア的に
実現された具体例と同様の構成である。従って、対応す
る部分に同一の符号を付して説明を省略する。In this embodiment, the counter unit 18b is implemented as hardware outside the signal processing core unit 16b, except that the counter unit 18a shown in FIG. 2 is implemented as software. Configuration. Therefore, corresponding parts are denoted by the same reference numerals and description thereof is omitted.
【００７２】なお、本実施の形態においては、カウンタ
部１８ａ，１８ｂにおいて計数される計数信号は、外部
からの垂直同期信号に基づいている。しかし、本発明
は、これに限定されることなく、信号処理コア部１６
ａ，１６ｂにおいて実行されるプログラムに基づいて発
生される信号を計数信号とすることもできる。このよう
な場合には、プログラムはカウンタ部１８ａ，１８ｂに
て計数される計数信号を発生し、カウンタ部１８ａ，１
８ｂにおける計数結果は逆にプログラムの動作状態をモ
ニタするために用いられる。In this embodiment, the counting signals counted in the counters 18a and 18b are based on an external vertical synchronizing signal. However, the present invention is not limited to this.
Signals generated based on the programs executed in a and 16b may be used as count signals. In such a case, the program generates a count signal counted by the counters 18a and 18b,
The count result in 8b is used to monitor the operation state of the program.
【００７３】[0073]
【発明の効果】上述したように、本発明は、デジタル信
号処理部の信号処理コア部において実行されるプログラ
ムにより発生される計数信号を計数するカウンタを導入
したものである。カウンタの計数結果の停止により信号
処理の異常動作を検出した制御部は信号処理をリセット
するように制御する。As described above, the present invention introduces a counter for counting a count signal generated by a program executed in the signal processing core section of the digital signal processing section. The control unit that detects the abnormal operation of the signal processing by stopping the counting result of the counter performs control so as to reset the signal processing.
【００７４】従って、本発明によると、信号処理の動作
状態は、外部の制御部により、簡単なプログラムの付加
によって判断され、信号処理が異常動作のときにのみリ
セット動作をさせることができ、異常動作に対して確実
にリセットを動作させることができる。Therefore, according to the present invention, the operation state of the signal processing is determined by the addition of a simple program by the external control unit, and the reset operation can be performed only when the signal processing is abnormal. The reset can be reliably operated in response to the operation.
【００７５】また、本発明によると、制御部による信号
処理に対する頻繁な周期的なリセットはないので、Ｉ／
Ｏポートの敗戦と信号処理コア部との間のリセットライ
ンと共にリセットのためのプログラムを低減することが
できる。According to the present invention, since there is no frequent periodic reset for the signal processing by the control unit,
A reset line between the defeat of the O port and the signal processing core unit and a reset program can be reduced.
【００７６】そして、本発明によると、制御部は外部か
ら異常動作を検出するので、従来は対処することができ
なかった、予期せぬ異常動作にも対応することができ
る。According to the present invention, since the control unit detects an abnormal operation from the outside, it is possible to cope with an unexpected abnormal operation which cannot be dealt with conventionally.
【００７７】また、本発明は、ＤＳＰなどのソフトウェ
アに基づく信号処理デバイスを使用する場合、プログラ
ムの追加と外部の制御部の判断プログラムが必要となる
が、必要となる量は少ないので、コストが上昇すること
はない。Further, according to the present invention, when a signal processing device based on software such as a DSP is used, an additional program and a judgment program of an external control unit are required. However, since the required amount is small, the cost is low. It does not rise.
【００７８】さらに、本発明によると、信号処理コア部
における主信号処理部において、計数信号は容易に発生
することができる。従って、異常動作判別が信号処理に
与える影響は小さい。Further, according to the present invention, the count signal can be easily generated in the main signal processing section in the signal processing core section. Therefore, the influence of the abnormal operation determination on the signal processing is small.
【図１】テレビジョン受像機の全体の構成を示す図であ
る。FIG. 1 is a diagram illustrating an overall configuration of a television receiver.
【図２】異常動作検出をソフトウェアによって実現した
具体例を示す図である。FIG. 2 is a diagram showing a specific example in which abnormal operation detection is realized by software.
【図３】異常動作検出の手順を示すフローチャートであ
る。FIG. 3 is a flowchart illustrating a procedure for detecting an abnormal operation.
【図４】異常動作検出をハードウェアによって実現した
具体例を示す図である。FIG. 4 is a diagram showing a specific example in which abnormal operation detection is realized by hardware.
１ チューナ、２ 映像信号処理部、３ Ａ／Ｄ変換
部、４ デジタル信号処理部、５ Ｄ／Ａ変換部、６
インターフェース部、７ ＣＲＴ、８ 制御部、９ 同
期分離部、１０ ＰＬＬクロック発生部、１１ タイミ
ング発生部、１６ａ 信号処理コア部、１６ｂ 信号処
理コア部、１８ａ カウンタ部、１８ｂカウンタ部、１
９ 主信号処理部、２４ 制御部Reference Signs List 1 tuner, 2 video signal processing unit, 3 A / D conversion unit, 4 digital signal processing unit, 5 D / A conversion unit, 6
Interface section, 7 CRT, 8 control section, 9 synchronization separation section, 10 PLL clock generation section, 11 timing generation section, 16a signal processing core section, 16b signal processing core section, 18a counter section, 18b counter section, 1
9 Main signal processing unit, 24 control unit
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年８月２７日（１９９９．８．２
７）[Submission date] August 27, 1999 (1999.8.2
7)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００６２[Correction target item name] 0062
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００６２】制御部８は、計数値の増加が停止している
と、異常動作にあると判断してステップＳ１４で処理を
ステップＳ２に戻してデジタル信号処理部４にリセット
信号を送ることにより強制的にリセットする。リセット
によって、ステップＳ３において、ＲＯＭ１２に記憶さ
れたプログラムは命令セット用のＲＡＭ１３へ再読み込
みされ、プログラムに基づいてカウンタ部１８ａの処理
や主信号処理部１９の演算が再開される。When the increment of the count value is stopped, the control unit 8 determines that the operation is abnormal, returns the process to step S2 in step S14, and sends a reset signal to the digital signal processing unit 4 to force the reset. Reset. By the reset, in step S3, the program stored in the ROM 12 is reloaded into the instruction set RAM 13, and the processing of the counter unit 18a and the arithmetic of the main signal processing unit 19 are restarted based on the program.
【手続補正書】[Procedure amendment]
【提出日】平成１１年１０月１５日（１９９９．１０．
１５）[Submission date] October 15, 1999 (1999.10.
15)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００９】さらに、外部の制御部から信号処理装置を
リセットするためには、付加的な資源が必要になる。す
なわち、外部の制御部からの専用リセットには、例え
ば、専用リセットのためのＩ／Ｏポートや、適当なピン
により専用リセットを掛けるためのソフトウェアの追加
が必要になる。なお、専用リセットのためのピンを追加
する場合には、パターンの追加が必要になる。Furthermore, resetting the signal processing device from an external control unit requires additional resources. That is, the dedicated reset from the external control unit requires, for example, addition of an I / O port for the dedicated reset and software for performing the dedicated reset using an appropriate pin. When a pin for dedicated reset is added, a pattern needs to be added.
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００７５[Correction target item name] 0075
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００７５】また、本発明によると、制御部による信号
処理に対する頻繁な周期的なリセットはないので、Ｉ／
Ｏポートの配線と信号処理コア部との間のリセットライ
ンと共にリセットのためのプログラムを低減することが
できる。According to the present invention, since there is no frequent periodic reset for the signal processing by the control unit,
A reset line between the O port wiring and the signal processing core unit and a reset program can be reduced.
Claims (11)
有する記憶手段と、上記プログラム領域に保持されたプ
ログラムに基づいて入力信号データに対して演算処理を
行う主信号処理手段を有し、信号処理の主要動作を行う
信号処理コア手段とから構成されるデジタル信号処理手
段を用いる信号処理装置において、 上記演算処理の動作状態に応じて計数する計数手段と、 上記計数手段における計数結果に基づいて上記信号処理
コア手段の動作状態を判断する制御手段とを有すること
を特徴とする信号処理装置。A storage unit having a program area for storing a program; and a main signal processing unit for performing arithmetic processing on input signal data based on the program stored in the program area. A signal processing device using digital signal processing means comprising an operation signal processing core means; a counting means for counting in accordance with an operation state of the arithmetic processing; and the signal processing based on a count result in the counting means. A signal processing device comprising: control means for determining an operation state of a core means.
なときには計数手段における計数を停止させることを特
徴とする請求項１記載の信号処理装置。2. The signal processing device according to claim 1, wherein said main signal processing means stops counting by said counting means when the operation state is abnormal.
計数結果を所定期間ごとに読み出し、上記計数結果の増
加が停止すると、上記信号処理コア手段の動作状態を異
常であると判断することを特徴とする請求項２記載の信
号処理装置。3. The control means reads the count result of the counting means at predetermined intervals, and when the increase of the count result stops, determines that the operation state of the signal processing core means is abnormal. The signal processing device according to claim 2, wherein
の動作状態が異常であると判断すると、上記信号処理コ
ア手段をリセットするように制御することを特徴とする
請求項３記載の信号処理装置。4. The signal processing apparatus according to claim 3, wherein said control means controls to reset said signal processing core means when it determines that the operation state of said signal processing core means is abnormal. apparatus.
部から与えられる同期信号に基づいて計数し、上記制御
手段は上記同期信号に基づいたタイミングで上記計数手
段における計数結果を読み出すことを特徴とする請求項
３記載の信号処理装置。5. The counting means counts based on a synchronization signal externally supplied to the main signal processing stage, and the control means reads out the counting result by the counting means at a timing based on the synchronization signal. The signal processing device according to claim 3, wherein
るものであって、上記同期信号とは上記画像信号の垂直
同期信号であることを特徴とする請求項５記載の信号処
理装置。6. The signal processing apparatus according to claim 5, wherein said main signal processing means processes an image signal, and said synchronization signal is a vertical synchronization signal of said image signal.
の内部の処理に基づいて計数し、上記制御手段は所定の
タイミングで上記計数手段における計数結果を読み出す
ことを特徴とする請求項３記載の信号処理装置。7. The counting device according to claim 3, wherein the counting device performs counting based on a process inside the signal processing core device, and the control device reads out the counting result at the predetermined timing at a predetermined timing. Signal processing device.
要する記憶手段と、上記プログラム領域に保持されたプ
ログラムに基づいて入力信号データに対して演算処理を
行う主信号処理手段を有し、信号処理の主要動作を行う
信号処理コア手段とから構成されるデジタル信号処理手
段を用いる信号処理方法において、 上記演算処理の動作状態に応じて計数し、 上記計数手段における計数結果に基づいて上記信号処理
コア手段の動作状態を判断することを特徴とする信号処
理方法。And a main signal processing means for performing an arithmetic process on input signal data based on the program stored in the program area. A signal processing method using a digital signal processing means comprising an operation signal processing core means, wherein the counting is performed in accordance with the operation state of the arithmetic processing, and the signal processing core means A signal processing method comprising determining an operation state.
異常なときには計数を停止させることを特徴とする請求
項８記載の信号処理装置。9. The signal processing apparatus according to claim 8, wherein said main signal processing means stops counting when said operation state is abnormal.
し、上記計数結果の増加が停止すると、上記動作状態が
異常であると判断することを特徴とする請求項９載の信
号処理方法。10. The signal processing method according to claim 9, wherein the counting result is read out at predetermined intervals, and when the increase of the counting result stops, it is determined that the operation state is abnormal.
ると、信号処理の主要動作をリセットするように制御す
ることを特徴とする請求項１０記載の信号処理方法。11. The signal processing method according to claim 10, wherein when it is determined that the signal processing state is abnormal, control is performed so as to reset a main operation of the signal processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24060599A JP2001069534A (en) | 1999-08-26 | 1999-08-26 | Signal processor and signal processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24060599A JP2001069534A (en) | 1999-08-26 | 1999-08-26 | Signal processor and signal processing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001069534A true JP2001069534A (en) | 2001-03-16 |
Family
ID=17061986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24060599A Withdrawn JP2001069534A (en) | 1999-08-26 | 1999-08-26 | Signal processor and signal processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001069534A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100851531B1 (en) * | 2007-01-03 | 2008-08-11 | 주식회사 파세코 | Hot Heater |
-
1999
- 1999-08-26 JP JP24060599A patent/JP2001069534A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100851531B1 (en) * | 2007-01-03 | 2008-08-11 | 주식회사 파세코 | Hot Heater |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061107 |