JP2001069404A - Photoelectric converter - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、能動型の画素によ
って構成される光電変換装置に関し、特に高精度な読み
出しを実現可能な光電変換装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a photoelectric conversion device constituted by active pixels, and more particularly to a photoelectric conversion device capable of realizing high-precision reading.
【０００２】[0002]
【従来の技術】近年、光励起されたキャリアを能動素子
で増幅する、増幅型のイメージセンサが研究されてい
る。図１０は、ＭＯＳトランジスタを増幅回路として用
いた従来のＣＭＯＳ型のイメージセンサである。光を受
けたフォトゲートＸ０１で光励起された電荷は蓄積さ
れ、読み出し時に転送トランジスタＸ０２をオンするこ
とでフローティングディフュージョン（ＦＤ）Ｘ０３に
転送され、ＦＤＸ０３の電圧が選択パルスＸにより選択
スイッチＸ０６をオンしてソースフォロアＸ０４を介し
て増幅されて読み出される。受光素子のリセットはリセ
ットスイッチＸ０５を用いて行われる。リセット時には
リセット電圧（ここではＶＤＤ）がリセットスイッチＸ
０５を介してフローティングディフュージョンに入力さ
れる。2. Description of the Related Art In recent years, an amplification type image sensor for amplifying an optically excited carrier by an active element has been studied. FIG. 10 shows a conventional CMOS image sensor using a MOS transistor as an amplifier circuit. The charge photo-excited by the photogate X01 that has received the light is accumulated, and is transferred to the floating diffusion (FD) X03 by turning on the transfer transistor X02 at the time of reading, and the voltage of FDX03 turns on the selection switch X06 by the selection pulse X. The signal is amplified and read out via the source follower X04. The reset of the light receiving element is performed using the reset switch X05. At the time of resetting, the reset voltage (here, VDD) is reset switch X
The signal is input to the floating diffusion through the line 05.
【０００３】これらを基本単位とした画素Ｘ０７を、行
方向、列方向にならべることでイメージセンサを構成し
ている。[0003] An image sensor is constructed by arranging pixels X07 having these as a basic unit in a row direction and a column direction.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、問題と
なるのは、ソースフォロアＸ０４のゲインばらつきであ
る。たとえばトランジスタのゲート長のばらつきによる
しきい値の入力電圧依存性ばらつき、酸化膜厚のばらつ
き、不純物濃度のばらつきによる基板バイアス効果の影
響のばらつきなどのため、受光素子ごとにソースフォロ
アのゲインにある程度の差をもつ。電力増幅するソース
フォロワは電圧の全帰還回路であって、ＦＤＸ０３の電
圧をほぼ同電位でソース出力することができるので、通
常のドレイン側から読み出す方式よりはゲインのばらつ
きの発生度合いは少ないが、読み出される画像信号は視
認による解像度合いが高いので、バラツキは極力抑えな
ければならない。However, the problem is a variation in the gain of the source follower X04. For example, due to variations in the input voltage dependency of the threshold value due to variations in the gate length of the transistor, variations in the oxide film thickness, and variations in the effect of the substrate bias effect due to the variation in the impurity concentration, the gain of the source follower is somewhat different for each light receiving element With a difference of The source follower for amplifying the power is a full voltage feedback circuit and can output the voltage of FDX03 as a source at almost the same potential. Since the read image signal has a high resolution by visual recognition, the variation must be minimized.
【０００５】また、上述したように受光素子ごとにゲイ
ンのばらつきがあるイメージセンサが実際にどのような
問題を持つかというと、光が当たったときの輝度のムラ
として現れる。同じ光が当たったとしても増幅回路のゲ
インが異なるせいで出力に差が生まれてしまい、それが
輝度差になってしまうのである。[0005] In addition, as described above, what kind of problem an image sensor having a variation in gain for each light receiving element actually has appears as unevenness in luminance when light is applied. Even if the same light is applied, a difference in output is generated due to a difference in gain of the amplifier circuit, which is a luminance difference.
【０００６】一方、ＣＣＤ型イメージセンサは、光励起
されたキャリアをそのままバケツリレー方式で転送し、
最終段のソースフォロアでシリアル読み出ししていた。
アンプがセンサに一つで、同一のアンプを介してしか読
み出さないため、ばらつきの問題は生じない。このゲイ
ンばらつきは、ＣＭＯＳ型イメージセンサに代表される
ような、各画素毎に能動素子を用いたイメージセンサに
固有の問題点である。On the other hand, the CCD image sensor transfers the photoexcited carrier as it is by the bucket brigade method,
Serial reading was performed by the source follower at the last stage.
Since there is only one amplifier per sensor and reading is performed only through the same amplifier, there is no problem of variation. This gain variation is a problem inherent in an image sensor using an active element for each pixel, as typified by a CMOS image sensor.
【０００７】本発明は、主にＣＭＯＳ型イメージセンサ
の各画素毎に能動素子を用いた場合の能動素子の製造上
及び動作上のバラツキを吸収し、均一なイメージセンサ
を得ることを課題とする。SUMMARY OF THE INVENTION It is an object of the present invention to obtain a uniform image sensor by absorbing variations in manufacturing and operation of an active element when an active element is used for each pixel of a CMOS type image sensor. .
【０００８】[0008]
【課題を解決するための手段】上記課題を解決するため
に、本発明の光電変換装置は、光励起によって発生した
キャリアの蓄積に応じて抵抗を変化させる手段と、前記
蓄積されたキャリアをリセットするリセット手段とを含
むことで構成される受光素子を複数配列した光電変換装
置において、前記キャリアを読み出す電流の経路を遮断
する手段と該受光素子とを直列に接続した回路を二つ以
上並列に接続した第一の回路と、制御端子への入力に応
じて自身の抵抗を変化させられる第二の回路と、該第一
の回路と該第二の回路に流れる電流の和を一定にする手
段と、該第一の回路と該第二の回路それぞれに接続され
る負荷と、該負荷に生ずる電圧を、その電圧出力自身に
負帰還がかかるように第二の回路の制御端子に入力する
手段とを備えたことを特徴とする。In order to solve the above-mentioned problems, a photoelectric conversion device according to the present invention comprises means for changing resistance according to accumulation of carriers generated by photoexcitation, and resetting the accumulated carriers. In a photoelectric conversion device in which a plurality of light receiving elements constituted by including reset means are arranged, two or more circuits in which the means for interrupting the current for reading the carrier and the light receiving elements are connected in series are connected in parallel. A first circuit, a second circuit capable of changing its own resistance in accordance with an input to a control terminal, and means for keeping the sum of currents flowing through the first circuit and the second circuit constant. A load connected to each of the first circuit and the second circuit, and a means for inputting a voltage generated at the load to a control terminal of the second circuit so that negative feedback is applied to the voltage output itself. Octopus with The features.
【０００９】また、光励起によって発生したキャリアの
蓄積に応じて抵抗を変化させる手段と、前記蓄積された
キャリアをリセットするリセット手段とを含むことで構
成される受光素子を複数配列した光電変換装置の駆動方
法において、第一の回路は前記キャリアを読み出す電流
の経路を遮断する手段と該受光素子を、直列に接続した
回路を二つ以上並列に接続し、第二の回路は制御端子へ
の入力に応じて自身の抵抗を変化し、該第一の回路と該
第二の回路に流れる電流の和を定電流源により一定に
し、該第一の回路と該第二の回路のそれぞれに負荷を接
続し、該負荷に生ずる電圧を、その電圧出力自身に負帰
還がかかるように前記第二の回路の前記制御端子に入力
することを特徴とする。Also, a photoelectric conversion device in which a plurality of light receiving elements are arranged, including means for changing resistance according to accumulation of carriers generated by photoexcitation and reset means for resetting the accumulated carriers, is provided. In the driving method, a first circuit connects in parallel two or more circuits in which a means for interrupting a current path for reading the carrier and the light receiving element are connected in series, and a second circuit is connected to a control terminal. The resistance of the first circuit and the second circuit are changed according to the constant current source, and the load of each of the first circuit and the second circuit is changed. And the voltage generated at the load is input to the control terminal of the second circuit so that negative feedback is applied to the voltage output itself.
【００１０】また、本発明は、複数組のフォトダイオー
ドと電荷転送用トランジスタを有し、且つ前記電荷転送
用トランジスタが接続される共通のフローティングディ
フュージョン部及び前記フローティングディフュージョ
ン部をリセットするリセット手段とで構成される受光素
子部を有する光電変換装置において、前記受光素子部は
前記フローティングディフュージョン部の電圧に応じて
抵抗を変化させる手段をあわせて有し、前記抵抗を変化
させる手段と、電流経路を遮断する手段を直列に接続し
た第一の回路を２つ以上並列に接続した第二の回路と、
制御端子への入力に応じて自身の抵抗を変化させられる
第三の回路と、前記第２と前記第３の回路に流れる電流
の和を一定にする手段と、前記第２と前記第３の回路に
それぞれ直列に接続される負荷と、前記負荷にかかる電
圧信号もしくは電流信号の差を電圧信号として取り出す
手段と、その電圧を帰還率の絶対値βで前記第三の回路
の制御端子へ入力することにより負の帰還が形成される
帰還部とから構成されることを特徴とする。The present invention also provides a common floating diffusion section having a plurality of sets of photodiodes and charge transfer transistors, and a reset means for resetting the floating diffusion section to which the charge transfer transistors are connected. In a photoelectric conversion device having a light receiving element configured as described above, the light receiving element further includes a unit that changes a resistance according to a voltage of the floating diffusion unit, and interrupts a current path and a unit that changes the resistance. A second circuit in which two or more first circuits connected in series with means for performing
A third circuit capable of changing its own resistance in response to an input to a control terminal, a means for maintaining a constant sum of currents flowing through the second and third circuits, A load connected in series to the circuit, means for extracting a difference between a voltage signal or a current signal applied to the load as a voltage signal, and inputting the voltage to a control terminal of the third circuit as an absolute value β of a feedback ratio. And a feedback unit that forms a negative feedback.
【００１１】［作用］上記構成により、光励気されたキ
ャリアが蓄積されることで生じた電圧を、高いゲインを
持つ差動増幅器に負帰還をかける原理を用いることで、
一定のゲインで出力することができる。またトランジス
タの特性の温度ドリフトなどの影響もほぼ受けない。ま
た、複数の受光素子に対して一つの読み出し用帰還回路
を設けることで面積上のペナルティーも少ない。[Operation] According to the above configuration, the principle of applying a negative feedback to a differential amplifier having a high gain by using a voltage generated by accumulation of photoexcited carriers is used.
It can output with a constant gain. In addition, there is almost no influence of temperature drift on the characteristics of the transistor. Further, by providing one feedback circuit for a plurality of light receiving elements, a penalty in area is reduced.
【００１２】[0012]
【発明の実施の形態】［第１の実施形態］本発明の第１
の実施形態を図１を用いて説明する。図において、光電
変換装置は、光電変換手段Ａ０１と、およびその光電変
換手段で励起されたキャリアによって生じる電圧を制御
端子に入力することで抵抗を変化させる可変抵抗Ａ０２
と、励起されたキャリアをリセットするリセット手段Ａ
０３とからなる一受光素子と、電流の経路を遮断する選
択スイッチＡ０４を直列に接続したものを一つの画素Ａ
０５とし、それらを並列に接続した回路をＡ０６とす
る。また、各回路単位の選択スイッチに、説明の便宜上
Ａ５１，Ａ５２と番号をつける。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] The first embodiment of the present invention
An embodiment will be described with reference to FIG. In the figure, a photoelectric conversion device includes a photoelectric conversion unit A01 and a variable resistor A02 that changes a resistance by inputting a voltage generated by carriers excited by the photoelectric conversion unit to a control terminal.
Reset means A for resetting excited carriers
A light receiving element consisting of one light receiving element and a selection switch A04 for interrupting a current path is connected in series to one pixel A.
05 and a circuit obtained by connecting them in parallel is denoted by A06. The selection switches for each circuit are numbered A51 and A52 for convenience of explanation.
【００１３】ここで、光電変換手段Ａ０１として、たと
えばフォトダイオード、フォトゲートなどが挙げられる
が、その他の構成でもよい。Here, as the photoelectric conversion means A01, for example, a photodiode, a photogate and the like can be cited, but other constitutions are also possible.
【００１４】また、ここで受光素子を構成する要素とし
て光電変換手段の光電変換素子、および可変抵抗の二つ
を挙げているが、これは説明の便宜上の為で、たとえば
フォトトランジスタなど、光電変換手段と可変抵抗を一
素子で受け持つような構成でも本発明の効果には変わり
はない。Here, two elements, ie, a photoelectric conversion element of the photoelectric conversion means and a variable resistor, are mentioned as elements constituting the light receiving element. However, this is for convenience of explanation. The effect of the present invention does not change even if the configuration is such that the element and the variable resistor are covered by one element.
【００１５】可変抵抗は、制御端子に印加される電圧が
上昇するほど抵抗が下がる特性を持つものとする。ただ
しこの特性に限定されず、制御端子に印加される電圧が
下降するほど抵抗が下がる特性を持つものを用いて構成
したい際は、電源電圧と接地電圧を入れ替えた構成にす
れば良い。The variable resistor has a characteristic that the resistance decreases as the voltage applied to the control terminal increases. However, the present invention is not limited to this characteristic, and when it is desired to use a device having a characteristic in which the resistance decreases as the voltage applied to the control terminal decreases, the power supply voltage and the ground voltage may be replaced.
【００１６】また可変抵抗の実現手段としては、バイポ
ーラトランジスタ、ＭＯＳトランジスタ、ＪＦＥＴなど
が挙げられるが、その他の構成でもよい。The means for realizing the variable resistor includes a bipolar transistor, a MOS transistor, a JFET, and the like, but may have another configuration.
【００１７】また、ここで並列に接続する個数に限定は
なく、二つ以上であればいくつでも同等の効果を得られ
る。Here, the number of parallel connections is not limited, and the same effect can be obtained as long as the number is two or more.
【００１８】つぎに、光電変換装置は、画素Ａ０５を並
列に接続した第一の回路とする回路Ａ０６と第二の回路
とする可変抵抗Ａ０７を共通の定電流源Ａ０８に接続
し、もう一方の端子にはそれぞれ負荷Ａ０９，Ａ１０を
接続している。Next, in the photoelectric conversion device, a circuit A06 as a first circuit and a variable resistor A07 as a second circuit in which the pixel A05 is connected in parallel are connected to a common constant current source A08, and the other is connected. Loads A09 and A10 are connected to the terminals, respectively.
【００１９】定電流源Ａ０８にはたとえばＭＯＳトラン
ジスタのゲートに定バイアスをかけたものを用いればよ
い。As the constant current source A08, for example, a source obtained by applying a constant bias to the gate of a MOS transistor may be used.
【００２０】上記負荷Ａ０９，Ａ１０にはたとえば抵抗
等の受動負荷、もしくはＭＯＳトランジスタなどで構成
される能動負荷を用いる。その他の構成でもよい。As the loads A09 and A10, use is made of, for example, a passive load such as a resistor or an active load formed of a MOS transistor or the like. Other configurations may be used.
【００２１】負荷Ａ１０と可変抵抗Ａ０７を接続する端
子Ａ１１を、光電変換装置の出力端子とする。その出力
の電圧を可変抵抗Ａ０７の抵抗制御端子に接続する。A terminal A11 connecting the load A10 and the variable resistor A07 is an output terminal of the photoelectric conversion device. The output voltage is connected to the resistance control terminal of the variable resistor A07.
【００２２】以下、この光電変換装置による回路の動作
を、図１に基づき説明する。Hereinafter, the operation of the circuit by the photoelectric conversion device will be described with reference to FIG.
【００２３】まず光電変換手段Ａ０１をリセット手段Ａ
０３によりリセットして、被写体の光を入射し、光電変
換手段Ａ０１の光電変換によるキャリアを蓄積する。各
受光素子を構成する可変抵抗Ａ０２の制御端子には入射
光量に応じた電圧が発生する。所定の蓄積時間が経過し
た後、蓄積を終了する。First, the photoelectric conversion means A01 is reset to reset means A.
03, the light of the subject is incident, and the carriers by the photoelectric conversion of the photoelectric conversion means A01 are accumulated. A voltage corresponding to the amount of incident light is generated at the control terminal of the variable resistor A02 constituting each light receiving element. After a predetermined accumulation time has elapsed, the accumulation ends.
【００２４】つぎに、選択スイッチＡ０４，Ａ５１，Ａ
５２の内、選択スイッチＡ０４のみをＯＮ状態にする。
その時の本回路の動作は、回路Ａ０６側に電流が多く流
れると、定電流源Ａ０８により、可変抵抗Ａ０７に流れ
る電流が減り、出力端子Ａ１１の電圧は上昇の傾向を示
す。つまりこの回路は回路Ａ０６の電流の経路と、可変
抵抗Ａ０７の電流の経路の、電流の流れやすさに依存す
る差動増幅器と等価となる。Next, selection switches A04, A51, A
Of the 52, only the selection switch A04 is turned on.
In the operation of this circuit at that time, when a large amount of current flows to the circuit A06 side, the current flowing to the variable resistor A07 decreases due to the constant current source A08, and the voltage of the output terminal A11 tends to increase. That is, this circuit is equivalent to a differential amplifier that depends on the ease of current flow between the current path of the circuit A06 and the current path of the variable resistor A07.
【００２５】つまり本回路は、反転入力端子が出力に短
絡され、非反転入力端子を可変抵抗の制御端子とするよ
うな差動増幅器（演算増幅器）となり、その回路構成は
ボルテージフォロアと同様になっている。つまり光電変
換の結果の電圧がボルテージフォロアを介して出力され
る。上記の差動の増幅率が十分高ければ、光電変換の結
果の電圧が１倍のゲインで読み出され、ゲインばらつき
の影響を受けない。That is, this circuit is a differential amplifier (operational amplifier) in which the inverting input terminal is short-circuited to the output and the non-inverting input terminal is used as the control terminal of the variable resistor. The circuit configuration is the same as that of the voltage follower. ing. That is, the voltage resulting from the photoelectric conversion is output via the voltage follower. If the differential amplification factor is sufficiently high, the voltage resulting from the photoelectric conversion is read with a gain of 1 and is not affected by gain variations.
【００２６】このような原理でまず一つめの画素の出力
を得た後、選択スイッチのオン信号を順次シフトさせて
いき他の画素の蓄積結果を出力していく。After the output of the first pixel is obtained according to the above principle, the ON signal of the selection switch is sequentially shifted to output the accumulation results of the other pixels.
【００２７】ここで、蓄積終了のタイミングと選択スイ
ッチオンのタイミングの時間的前後関係であるが、上記
の例に限定はされない。たとえばすべての選択スイッチ
をオンした状態で光を入射してキャリアを蓄積してもよ
い。Here, the temporal relationship between the timing of terminating the accumulation and the timing of turning on the selective switch is not limited to the above example. For example, carriers may be accumulated by injecting light while all the selection switches are turned on.
【００２８】また、選択スイッチＡ０４，Ａ５１，Ａ５
２のオンする順番であるが、上記には順次シフトする例
を示したが、順次シフトさせていくことに限定されな
い。たとえば読み出したい画素の選択スイッチのみをオ
ンするようなタイミングでも良い。The selection switches A04, A51, A5
In the order of turning on 2, the example of sequentially shifting is described above, but the invention is not limited to sequentially shifting. For example, the timing may be such that only the selection switch of the pixel to be read is turned on.
【００２９】またこの構成ではライン状の光電変換装置
となっているが、図１の回路を一つのコラムとして、そ
れを複数ならべることでエリアセンサを構築することが
できる。またその駆動方法は、例えば複数コラムのＡ０
６に当たる画素をすべて読み出した後、つぎにＡ０７に
当たる画素をすべて読み出す。つまりＡ０６に当たる画
素の集合を水平方向として、水平方向にスキャンしなが
らそのアドレスを一つずつ増やしていくという、従来の
エリア型の読み出し方法を用いれば良い。In this configuration, a linear photoelectric conversion device is used. However, an area sensor can be constructed by using the circuit shown in FIG. 1 as one column and arranging a plurality of columns. The driving method is, for example, A0 of a plurality of columns.
After reading out all the pixels corresponding to No. 6, all the pixels corresponding to A07 are read out next. In other words, a conventional area-type reading method may be used, in which a set of pixels corresponding to A06 is set in the horizontal direction and the addresses are increased one by one while scanning in the horizontal direction.
【００３０】［第２の実施形態］（ダミースイッチ無
し）つぎに、第２の実施形態による光電変換装置を図２
を用いて説明する。図２において、フォトダイオードＢ
０１のカソードはＭＯＳトランジスタＢ０２のゲートと
共通のフローティングゲートに接続され、フォトダイオ
ードＢ０１で光励起されたキャリアで生じた電圧がその
フローティングゲートに印加される。[Second Embodiment] (No Dummy Switch) Next, a photoelectric conversion device according to a second embodiment is shown in FIG.
This will be described with reference to FIG. In FIG. 2, the photodiode B
The cathode of 01 is connected to a common floating gate with the gate of the MOS transistor B02, and a voltage generated by carriers optically excited by the photodiode B01 is applied to the floating gate.
【００３１】またそのノードはリセットトランジスタＢ
０３を介してリセット電圧端子Ｂ０４に接続されてい
る。トランジスタＢ０２のドレイン側には選択用スイッ
チトランジスタＢ０５が接続され、これらが一つの画素
Ｂ０６を構成している。The node is a reset transistor B
03 is connected to the reset voltage terminal B04. The selection switch transistor B05 is connected to the drain side of the transistor B02, and these constitute one pixel B06.
【００３２】同様の構成の画素Ｂ０７，Ｂ０８，Ｂ０９
が並列に接続され、それらはそれぞれ選択用スイッチト
ランジスタＢ１０，Ｂ１１，Ｂ１２を有している。それ
ら画素の集合をＢ１３とする。つぎに、ＭＯＳトランジ
スタＢ１４と画素集合Ｂ１３は共通の定電流源Ｂ１５、
およびカレントミラー回路Ｂ１６に接続される。端子Ｂ
１７は出力端子であり、その端子はトランジスタＢ１４
のゲート電圧に入力されている。Pixels B07, B08, B09 having the same configuration
Are connected in parallel, and each has a switch transistor for selection B10, B11, B12. A set of these pixels is B13. Next, the MOS transistor B14 and the pixel set B13 share a common constant current source B15,
And a current mirror circuit B16. Terminal B
Reference numeral 17 denotes an output terminal, the terminal of which is a transistor B14.
Is input to the gate voltage.
【００３３】つぎに、図２に示すこの光電変換装置の動
作を説明する。Next, the operation of the photoelectric conversion device shown in FIG. 2 will be described.
【００３４】まず選択スイッチ用トランジスタＢ０５，
Ｂ１０，Ｂ１１，Ｂ１２がすべてオフしている状態で、
フォトダイオードＢ０１で受光し、光に応じた電圧を各
画素を構成しているトランジスタＢ０２のゲートに発生
させる。つぎに選択用スイッチトランジスタＢ０５，Ｂ
１０，Ｂ１１，Ｂ１２のうちＢ０５のみをオン状態に
し、実施形態１と同様に、等価的な差動増幅器（演算増
幅器）を構成する。並列に接続された画素の、ただ一つ
のスイッチをＯＮさせることで、トランジスタＢ０２の
ゲートに印加されている電圧、つまり光電変換の結果の
電圧値が上述したボルテージフォロアを介して出力端子
Ｂ１７に出力される。First, the selection switch transistor B05,
With B10, B11 and B12 all off,
Light is received by the photodiode B01, and a voltage corresponding to the light is generated at the gate of the transistor B02 constituting each pixel. Next, selection switch transistors B05 and B
Only B05 out of 10, B11, and B12 is turned on, and an equivalent differential amplifier (operational amplifier) is configured as in the first embodiment. By turning on only one switch of the pixels connected in parallel, the voltage applied to the gate of the transistor B02, that is, the voltage value of the photoelectric conversion result is output to the output terminal B17 via the above-described voltage follower. Is done.
【００３５】画素の選択スイッチをＢ０５がＯＮの状態
からＢ１０，Ｂ１１，Ｂ１２をＯＮと、排他的に切り替
えていくことで、画素Ｂ０７，Ｂ０８，Ｂ０９の光電変
換結果の電圧値を出力端子Ｂ１７にゲイン１倍で出力す
ることができる。The voltage value of the photoelectric conversion result of the pixels B07, B08, and B09 is output to the output terminal B17 by exclusively switching the pixel selection switch from B05 to ON to B10, B11, and B12 to ON. It can be output with a gain of 1.
【００３６】このようにして、ＭＯＳトランジスタのし
きい値のゲート・ソース間電圧依存性ばらつきや、電流
駆動能力の差によるゲインばらつきの影響を受けずに一
定のゲインで読み出すことが実現できる。In this manner, reading can be realized with a constant gain without being affected by the variation in the gate-source voltage dependence of the threshold value of the MOS transistor or the variation in gain due to the difference in current driving capability.
【００３７】［第３の実施形態］（ダミースイッチあ
り） 本発明による第３の実施形態を、図３を用いて説明す
る。第２の実施形態と共通の部分には同一の番号を付記
している。[Third Embodiment] (With Dummy Switch) A third embodiment of the present invention will be described with reference to FIG. Portions common to the second embodiment are denoted by the same reference numerals.
【００３８】図２と異なる点は、出力ノードＢ１７と可
変抵抗Ａ０７のトランジスタＢ１４の間に、常に電源電
圧ＶｄｄにゲートをバイアスされたＭＯＳトランジスタ
Ｃ０１が接続されていることである。このＭＯＳトラン
ジスタＣ０１をダミースイッチと称する。その他の回路
構成は図２と同一である。The difference from FIG. 2 is that a MOS transistor C01 whose gate is always biased to the power supply voltage Vdd is connected between the output node B17 and the transistor B14 of the variable resistor A07. This MOS transistor C01 is called a dummy switch. Other circuit configurations are the same as those in FIG.
【００３９】つぎに本光電変換装置の動作原理を図３を
用いて説明する。Next, the operation principle of the photoelectric conversion device will be described with reference to FIG.
【００４０】まず、光電変換のフォトダイオードＢ０
１、および各画素の光電変換値の読み出しは第２の実施
形態と同様である。ただし、第２の実施形態では、複数
画素の回路Ｂ１３の電流の経路は例えばＭＯＳトランジ
スタＢ０２，Ｂ０５が直列に二段、トランジスタＢ１４
の電流の経路はＭＯＳトランジスタＢ１４が直列に一
段、と、二つの電流の経路にアンバランスが生じてお
り、実際の出力には光電変換の結果の電圧値にある程度
のオフセット電圧が加えられた値が出力される。そのも
のの値を読み出したい際には、二つの電流の経路でアン
バランスをなくす必要がある。First, a photodiode B0 for photoelectric conversion
1 and the reading of the photoelectric conversion value of each pixel are the same as in the second embodiment. However, in the second embodiment, the current path of the circuit B13 of a plurality of pixels is, for example, two stages of MOS transistors B02 and B05 in series and the transistor B14.
In the current path, the MOS transistor B14 is one stage in series and the two current paths are unbalanced, and the actual output is a value obtained by adding a certain offset voltage to the voltage value resulting from the photoelectric conversion. Is output. When it is desired to read the value of itself, it is necessary to eliminate imbalance in two current paths.
【００４１】そのために、トランジスタＣ０１を常時Ｏ
Ｎ状態（つまりゲートにＶｄｄが印加されている状態）
にしておくことで、両経路のバランスを保つことができ
る。このバランスを取ることにより、光電変換の結果の
電圧値のオフセット電圧を抑圧することができる。Therefore, the transistor C01 is always set to O
N state (that is, a state where Vdd is applied to the gate)
By doing so, the balance between the two paths can be maintained. By taking this balance, it is possible to suppress the offset voltage of the voltage value resulting from the photoelectric conversion.
【００４２】［第４の実施形態］本発明の第４の実施形
態を、図４を用いて説明する。回路の構成は第３の実施
形態とまったく同じである。説明の都合上、各画素のフ
ローティング・ディフュージョンＤＦを有するＭＯＳト
ランジスタに番号Ｄ０１，Ｄ０２，Ｄ０３を、またそれ
らのトランジスタの共通ソース電極をＤ０４と番号を振
っている。[Fourth Embodiment] A fourth embodiment of the present invention will be described with reference to FIG. The configuration of the circuit is exactly the same as that of the third embodiment. For convenience of explanation, the MOS transistors having the floating diffusion DF of each pixel are numbered D01, D02, and D03, and the common source electrode of these transistors is numbered D04.
【００４３】異なるのは選択スイッチの駆動方法で、第
３の実施形態では排他的に一つのみをＯＮしていた。今
回の実施形態では光電変換後、すべての選択スイッチＢ
０５，Ｂ１０，Ｂ１１，Ｂ１２を同時にＯＮする。The difference is in the method of driving the selection switch. In the third embodiment, only one is exclusively turned ON. In this embodiment, after the photoelectric conversion, all the selection switches B
05, B10, B11, and B12 are simultaneously turned on.
【００４４】すべてをＯＮした際の、動作原理を説明す
る。画素Ｂ０６，Ｂ０７，Ｂ０８，Ｂ０９は、すべて選
択されており、どの画素の値がＢ１７に出力されるか
は、各画素のもつ、光電変換の結果を受けるトランジス
タ（画素Ｂ０６内における、トランジスタＢ０２）の導
通状態に依存する。The principle of operation when all are turned on will be described. The pixels B06, B07, B08, and B09 are all selected, and which pixel value is output to B17 depends on the transistor (transistor B02 in the pixel B06) of each pixel that receives the result of the photoelectric conversion. Depends on the conduction state of
【００４５】ここで、トランジスタＢ０２，Ｄ０１〜Ｄ
０３、およびソース電極Ｄ０４に注目すると、それらは
ソースフォロアを構成しており、各トランジスタのゲー
ト電極に入力された光電変換された電圧がほぼしきい値
の値分、電圧降下してノードＤ０４に出力される。Here, the transistors B02 and D01 to D01
03 and the source electrode D04, they constitute a source follower, and the photoelectrically converted voltage input to the gate electrode of each transistor drops by approximately the threshold value to the node D04. Is output.
【００４６】画素Ｂ０６〜Ｂ０９の中で、たとえば画素
Ｂ０６の光電変換の結果の電圧値が最大値を示していた
としよう。その値はソースフォロアを介してＤ０４に出
力される。その時トランジスタＤ０１〜Ｄ０３の状態を
考えると、それらのトランジスタのゲート・ソース間電
圧は必ずしきい値より低い為にオフ状態となっている。
つまり画素Ｂ０７〜Ｂ０９の電流経路は、トランジスタ
Ｄ０１〜Ｄ０３がオフしている為に遮断され、画素Ｂ０
６のみが選択されている状態と同じになる。つまりこの
ときこの回路は画素の集合のもつ値のうち、最大値のみ
を出力する回路となっている。It is assumed that, of the pixels B06 to B09, for example, the voltage value resulting from the photoelectric conversion of the pixel B06 has the maximum value. The value is output to D04 via the source follower. At this time, considering the states of the transistors D01 to D03, the gate-source voltages of those transistors are always lower than the threshold, so that they are off.
That is, the current paths of the pixels B07 to B09 are cut off because the transistors D01 to D03 are turned off, and the pixels B0 to B09 are turned off.
This is the same as the state where only 6 is selected. That is, at this time, this circuit is a circuit that outputs only the maximum value among the values of the set of pixels.
【００４７】このようにして最大値出力を実現できた。
また、本回路はＮＭＯＳを主とする回路（つまりＮＭＯ
Ｓを入力トランジスタとする演算増幅器構成）を採用し
ており、もし最小値出力を実現したい際は、その構成を
ＰＭＯＳを主とする回路（ＰＭＯＳを入力トランジスタ
とする演算増幅器構成）とすれば良い。Thus, the maximum value output was realized.
This circuit is a circuit mainly composed of NMOS (that is, NMO).
An operational amplifier configuration using S as an input transistor) is adopted, and if it is desired to realize a minimum value output, the configuration may be a circuit mainly composed of a PMOS (an operational amplifier configuration using a PMOS as an input transistor). .
【００４８】また、最大値、最小値を同時に検出したい
場合は、フォトダイオードで光電変換された結果を、Ｎ
ＭＯＳおよびＰＭＯＳのゲートに接続し、ＮＭＯＳおよ
びＰＭＯＳ両方に入力し、それらをＮＭＯＳおよびＰＭ
ＯＳ構成の（等価的）差動増幅器で２系統出力してやれ
ば良い。When it is desired to detect the maximum value and the minimum value at the same time, the result of the photoelectric conversion by the photodiode is calculated as N
Connect to the gates of MOS and PMOS, input to both NMOS and PMOS, connect them to NMOS and PM
What is necessary is just to output two systems by the (equivalent) differential amplifier of OS configuration.
【００４９】［第５の実施形態］（オペアンプ＝差動＋
ソースフォロア構成） 本発明による第５の実施形態を、図５を用いて説明す
る。図３、図４と共通の部位には同一の番号を付記して
ある。図３の出力端子Ｂ１７に対応する端子がＥ０１で
あり、それが次の段のソースフォロア用トランジスタＥ
０２のゲートに接続されている。ソースフォロア用トラ
ンジスタＥ０２のソース端子は、電流源Ｂ１５のゲート
と接続して定電流源を構成するトランジスタＥ０４のド
レインに接続されており、その接続点Ｅ０３は可変抵抗
のＭＯＳトランジスタＢ１４のゲートに接続されると共
に、出力ノードＥ０３となる。Fifth Embodiment (Op Amp = Differential +
Source Follower Configuration) A fifth embodiment according to the present invention will be described with reference to FIG. 3 and 4 are denoted by the same reference numerals. The terminal corresponding to the output terminal B17 in FIG. 3 is E01, which is the source follower transistor E of the next stage.
02 is connected to the gate. The source terminal of the transistor E02 for source follower is connected to the gate of the current source B15, and is connected to the drain of the transistor E04 forming a constant current source. The connection point E03 is connected to the gate of the MOS transistor B14 having a variable resistance. At the same time as the output node E03.
【００５０】なお、ソースフォロア用トランジスタＥ０
２はソースフォロワによる電力増幅回路であり、ノード
Ｅ０１とノードＥ０３とはほぼ同一電位であり、ＭＯＳ
トランジスタＢ１４のゲートに負帰還回路を構成してい
るので、可変抵抗値の制御と共にノイズ除去、利得の直
線性等が補償される。また、製造上ソースフォロア用ト
ランジスタＥ０２はＭＯＳタイプが好ましいが、他能動
素子など、いかなる素子を用いてもよい。The source follower transistor E0
Reference numeral 2 denotes a power amplifying circuit using a source follower, and the nodes E01 and E03 have substantially the same potential.
Since a negative feedback circuit is formed at the gate of the transistor B14, noise removal, linearity of gain, and the like are compensated while controlling the variable resistance value. In addition, the source follower transistor E02 is preferably a MOS type in manufacturing, but any element such as another active element may be used.
【００５１】本実施形態が、演算増幅器の負帰還を用い
ているので、光電変換の結果にさまざまな処理をした上
で、出力することを特徴としていることが明らかであ
る。Since the present embodiment uses the negative feedback of the operational amplifier, it is apparent that the result of performing various processes on the result of photoelectric conversion and outputting the result.
【００５２】［第６の実施形態］本発明による第６の実
施形態を、図６を用いて説明する。図５と共通の部位に
は同一の番号を付記してある。図６と図５との相違点
は、出力ノードＥ０３とＭＯＳトランジスタＢ１４のゲ
ート間に帰還抵抗Ｆ０１を設け、ＭＯＳトランジスタＢ
１４のゲートと接地点間にバイアス抵抗Ｆ０２を設けて
いることである。負帰還用トランジスタＥ０２のソース
出力から、抵抗Ｆ０１，Ｆ０２を介してＭＯＳトランジ
スタＢ１４のゲートに負帰還している。なお、抵抗Ｆ０
１，Ｆ０２には、受動回路ばかりでなく、能動回路を用
いてもよい。[Sixth Embodiment] A sixth embodiment according to the present invention will be described with reference to FIG. Parts common to those in FIG. 5 are denoted by the same reference numerals. The difference between FIG. 6 and FIG. 5 is that a feedback resistor F01 is provided between the output node E03 and the gate of the MOS transistor B14.
That is, a bias resistor F02 is provided between the gate 14 and the ground point. Negative feedback is provided from the source output of the negative feedback transistor E02 to the gate of the MOS transistor B14 via the resistors F01 and F02. Note that the resistance F0
1, F02 may be an active circuit as well as a passive circuit.
【００５３】本光電変換装置の帰還回路は、第５の実施
形態による全面的な負帰還回路ではなく、所定範囲の負
帰還回路を抵抗Ｆ０１，Ｆ０２によって構成しており、
例えば出力ノードＥ０３に生じるオフセット量を補正で
きることである。The feedback circuit of the present photoelectric conversion device is not a full negative feedback circuit according to the fifth embodiment, but a negative feedback circuit in a predetermined range is constituted by resistors F01 and F02.
For example, the offset amount generated at the output node E03 can be corrected.
【００５４】本実施形態が、演算増幅器の負帰還を用い
ているので、光電変換の結果にさまざまな処理をした上
で、出力することを特徴としていることが明らかであ
る。Since the present embodiment uses the negative feedback of the operational amplifier, it is clear that the result of performing various processes on the result of the photoelectric conversion and then outputting the result.
【００５５】［第７の実施形態］本発明による第７の実
施形態を、図７を用いて説明する。図７において、図５
との相違点は、画素の構成が異なっており、画素のフォ
トダイオードとソースフォロワトランジスタのゲートの
浮遊拡散層ＦＤに転送スイッチを設けている点である。[Seventh Embodiment] A seventh embodiment according to the present invention will be described with reference to FIG. In FIG. 7, FIG.
The difference from the above is that the configuration of the pixel is different, and a transfer switch is provided in the floating diffusion layer FD of the photodiode of the pixel and the gate of the source follower transistor.
【００５６】フォトダイオードＧ０１は転送トランジス
タＧ０２のドレインに接続され、Ｇ０２のソースはトラ
ンジスタＧ０３のゲートＧ０４に接続されている。The photodiode G01 is connected to the drain of the transfer transistor G02, and the source of G02 is connected to the gate G04 of the transistor G03.
【００５７】ソースフォロワトランジスタＧ０３のゲー
トＧ０４にはリセットスイッチＧ０５が接続され、その
ゲート端子Ｇ０６でＯＮ／ＯＦＦを制御することで、ソ
ースフォロワトランジスタのゲートＧ０４のノードをリ
セットすることができる。選択用スイッチトランジスタ
Ｇ０７がトランジスタＧ０３と直列に接続され、これら
が一つの画素Ｇ０８を構成している。画素Ｇ０８と同一
の構成の画素Ｇ０９，Ｇ１０，Ｇ１１を並列に接続し、
説明の便宜上それぞれの転送トランジスタ、および選択
用トランジスタにＧ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ
１６，Ｇ１７と番号を付記する。またリセットトランジ
スタにもＧ１８，Ｇ１９，Ｇ２０と番号を付記する。A reset switch G05 is connected to the gate G04 of the source follower transistor G03, and by controlling ON / OFF with the gate terminal G06, the node of the gate G04 of the source follower transistor can be reset. The selection switch transistor G07 is connected in series with the transistor G03, and these constitute one pixel G08. Pixels G09, G10, G11 having the same configuration as pixel G08 are connected in parallel,
For convenience of description, G12, G13, G14, G15, G
16, G17 and numbers are added. The reset transistors are also numbered G18, G19, and G20.
【００５８】また、等価的な差動増幅器を構成する為の
もう一方の電流経路を構成するトランジスタとしてＧ１
８、両経路の電流の流れやすさをバランスさせる為のト
ランジスタＧ１９が共通の定電流源トランジスタＧ２
０、カレントミラー回路Ｇ２１に接続される。Ｇ１９の
ドレイン端子は次段のソースフォロアを構成するトラン
ジスタＧ２２のゲートに接続され、ソースフォロアの出
力つまり出力端子Ｇ２３はトランジスタＧ１８のゲート
に負の帰還がかかるように接続されている。Further, G1 is used as a transistor forming another current path for forming an equivalent differential amplifier.
8. Transistor G19 for balancing the ease of current flow in both paths is a common constant current source transistor G2
0, connected to the current mirror circuit G21. The drain terminal of G19 is connected to the gate of a transistor G22 constituting the source follower of the next stage, and the output of the source follower, that is, the output terminal G23, is connected so that negative feedback is applied to the gate of the transistor G18.
【００５９】本回路の動作を説明する。まず１番目に、
画素内のフォトダイオードをリセットする。各画素の転
送スイッチＧ０２，Ｇ１２，Ｇ１３，Ｇ１４をＯＮした
状態で、リセットスイッチＧ０６，Ｇ１８，Ｇ１９，Ｇ
２０をＯＮし、各画素フォトダイオードＧ０１をリセッ
トする。その後、転送スイッチをＯＦＦし、リセットス
イッチをＯＦＦする。ここで、スイッチは転送スイッ
チ、リセットスイッチ共に一括でＯＮ／ＯＦＦさせても
良いし、各画素ごとにＯＮ／ＯＦＦさせても良い。ま
た、リセットスイッチはＯＮのままでもよい。その順序
はどのような蓄積制御を行うかという仕様によって決定
される。The operation of this circuit will be described. First,
Reset the photodiode in the pixel. With the transfer switches G02, G12, G13, G14 of each pixel turned ON, the reset switches G06, G18, G19, G
20 is turned on to reset each pixel photodiode G01. Thereafter, the transfer switch is turned off, and the reset switch is turned off. Here, the switch may be turned ON / OFF collectively for both the transfer switch and the reset switch, or may be turned ON / OFF for each pixel. Further, the reset switch may be kept ON. The order is determined by the specification of what kind of accumulation control is performed.
【００６０】また、リセット電圧、画素の濃度プロファ
イルを適切に設定することで、フォトダイオードを完全
に空乏化させることが、必須ではないが好ましい。これ
は後程説明するリセットノイズ除去を考慮してのことで
ある。It is preferable, but not essential, that the photodiode be completely depleted by appropriately setting the reset voltage and the density profile of the pixel. This is in consideration of reset noise removal which will be described later.
【００６１】２番目に、入射光をうけて受光電荷の蓄積
を行う。蓄積された結果はフォトダイオードのカソード
に電荷（電圧）として貯えられる。つぎに読み出しを行
う。まず、画素Ｇ０８について操作を行う。Second, the received light is stored by receiving the incident light. The accumulated result is stored as a charge (voltage) at the cathode of the photodiode. Next, reading is performed. First, the operation is performed on the pixel G08.
【００６２】３番目に、ノードＧ０４をリセットする。
リセットトランジスタＧ０６をＯＮすることでＧ０４の
ノードをリセットし、次にＯＦＦすることでその値をホ
ールドする。つぎに選択スイッチＧ０７をＯＮし、その
値をノードＧ２３に出力する。この値はリセット時の電
圧として後程活用される。Third, the node G04 is reset.
The node of G04 is reset by turning on the reset transistor G06, and the value is held by turning off the reset transistor G06. Next, the selection switch G07 is turned on, and the value is output to the node G23. This value will be used later as a reset voltage.
【００６３】４番目に、フォトダイオードに蓄積された
光電変換の結果を読み出す。まず選択スイッチＧ０７を
ＯＦＦにする。つぎに転送スイッチＧ０２をＯＮし、フ
ォトダイオードＧ０１のカソード側に蓄積された電荷を
ノードＧ０４に転送する。このとき、リセットの電圧、
画素の濃度プロファイルを適切に設定し、フォトダイオ
ード内の電荷をすべてＧ０４のノードに転送することが
好ましい。また、リセットの電圧は、飽和光量がフォト
ダイオードに入射され、飽和電荷がフォトダイオードに
蓄積されたとしても、その電荷がすべてＧ０４に転送さ
れるような電圧にすることが望ましい。このようにして
転送された電荷に応じた電圧がＧ０４に発生し、その値
を転送スイッチＧ０２をＯＮすることでノードＧ２３に
出力する。この値は信号電圧となる。Fourth, the result of the photoelectric conversion stored in the photodiode is read. First, the selection switch G07 is turned off. Next, the transfer switch G02 is turned on to transfer the charge accumulated on the cathode side of the photodiode G01 to the node G04. At this time, the reset voltage,
It is preferable to appropriately set the density profile of the pixel and transfer all charges in the photodiode to the node G04. Further, it is desirable that the reset voltage be such that even if a saturated amount of light is incident on the photodiode and a saturated charge is accumulated in the photodiode, all the charge is transferred to G04. A voltage corresponding to the transferred charges is generated at G04, and the value is output to the node G23 by turning on the transfer switch G02. This value becomes the signal voltage.
【００６４】以降、画素Ｇ０９，Ｇ１０，Ｇ１１につい
て、順番に上記の３番目と４番目の動作を繰り返してい
き、読み出しを行う。Thereafter, the above third and fourth operations are repeated for the pixels G09, G10 and G11 in order, and reading is performed.
【００６５】ここで、選択スイッチ、転送スイッチ、リ
セットスイッチのＯＮ／ＯＦＦのタイミングの具体例を
示したが、あくまで一例である。等価的なボルテージフ
ォロアを介してリセット時の電圧、および信号電圧を順
番に読み出すことに特徴があり、その順番には大きく影
響されないことは明らかである。Here, specific examples of the ON / OFF timing of the selection switch, the transfer switch, and the reset switch have been described, but this is merely an example. The feature is that the voltage at reset and the signal voltage are sequentially read out through an equivalent voltage follower, and it is clear that the order is not greatly affected.
【００６６】［第８の実施形態］本発明による第８の実
施形態においては、リセットノイズの除去方法について
述べる。実施形態５、および実施形態７を例に出し、リ
セット時のノイズ除去について説明する。[Eighth Embodiment] In an eighth embodiment according to the present invention, a method for removing reset noise will be described. The noise removal at the time of reset will be described using the fifth embodiment and the seventh embodiment as examples.
【００６７】ここで言うリセット時のノイズというの
は、リセットトランジスタＢ０３，Ｇ０５などを用いて
画素をリセットしたとき、その電圧に計上される熱雑音
（ｋＴＣノイズ）である。その値はランダムで毎回異な
ることから、高いＳ／Ｎを確保したい際には除去するこ
とが望ましい。The noise at the time of resetting here is thermal noise (kTC noise) added to the voltage when the pixel is reset using the reset transistors B03, G05 and the like. Since the value varies randomly every time, it is desirable to remove the value when it is desired to secure a high S / N.
【００６８】まず実施形態５においては、たとえば図８
のようなタイミングで駆動すればよい。画素Ｂ０６，Ｂ
０７，Ｂ０８，Ｂ０９を順にリセットしながら、選択ス
イッチを順にＯＮしていきそのときのリセット電圧を読
み出す。その値をフレームメモリ、もしくはアナログメ
モリに保持する。アナログメモリはたとえば容量と高い
ＯＦＦ抵抗をもつスイッチを用いて作れば良い。つぎ
に、一定期間の蓄積終了後、各画素に蓄積された光電変
換結果の信号電圧を選択スイッチを順にオンすることで
読み出す。First, in the fifth embodiment, for example, FIG.
Driving may be performed at such timings. Pixel B06, B
While sequentially resetting 07, B08, and B09, the selection switches are sequentially turned on to read the reset voltage at that time. The value is stored in a frame memory or an analog memory. The analog memory may be made using, for example, a switch having a capacity and a high OFF resistance. Next, after the accumulation for a certain period of time, the signal voltage of the photoelectric conversion result accumulated in each pixel is read out by sequentially turning on the selection switch.
【００６９】各画素の蓄積は、はじめのリセット電圧を
蓄積の開始点として行われ、光電変換結果後に読み出さ
れる信号電圧は、「正味の信号電圧＋はじめのリセット
電圧」となっている。ランダムノイズを含んだはじめの
リセット電圧を、読み出された信号電圧から毎回引き算
することで、ランダムノイズを除去した（ただし光ショ
ットノイズは残る）正味の信号電圧を読むことができ
る。The accumulation of each pixel is performed using the initial reset voltage as the accumulation start point, and the signal voltage read after the photoelectric conversion result is “net signal voltage + initial reset voltage”. By subtracting the initial reset voltage including random noise from the read signal voltage every time, a net signal voltage from which random noise has been removed (however, optical shot noise remains) can be read.
【００７０】本発明においては信号電圧はボルテージフ
ォロアを介して高精度に読み出される為、従来以上に正
味の信号電圧を正確に読み出すことができる。In the present invention, since the signal voltage is read out with high precision via the voltage follower, a net signal voltage can be read out more accurately than in the prior art.
【００７１】また、タイミングは図８に限定されない。
たとえば図８ではある画素の読み出しと、その次の画素
のリセットを同時に行っているが、時間的にずらしても
よい。このことは、本実施形態の特徴が、ボルテージフ
ォロア（もしくは負帰還を用いた非反転増幅器）を介し
てリセット時の電圧、および信号電圧を読み出し、それ
らの値を引き算することでランダムノイズの影響をより
低減することにあることからも明らかである。The timing is not limited to FIG.
For example, in FIG. 8, reading of a certain pixel and resetting of the next pixel are performed at the same time, but they may be shifted in time. This is because the feature of the present embodiment is that the voltage at reset and the signal voltage are read out via a voltage follower (or a non-inverting amplifier using negative feedback) and the values are subtracted to obtain the influence of random noise. It is also evident from the fact that the objective is to further reduce.
【００７２】つぎに実施形態７においては、たとえば図
９のようなタイミングで駆動すればよい。Next, in the seventh embodiment, driving may be performed at the timing as shown in FIG. 9, for example.
【００７３】はじめに一括してフォトダイオードをリセ
ットした後、一定期間蓄積を行う。つぎに画素Ｇ０８に
ついてリセットを行い、つぎに選択トランジスタＧ０７
をＯＮしてそのリセット電圧を読み出す。つぎに一旦選
択トランジスタＧ０７をＯＦＦしたのち転送トランジス
タＧ０２をＯＮして信号をノードＧ０４へと転送する。
転送した後選択トランジスタＧ０７を再度ＯＮして信号
電圧を読み出す。この動作を各画素について繰り返す。
この方式においては、リセットと信号の読み出しの時間
の間隔が短くできることにより、ランダムノイズである
１／ｆノイズが除去できることが利点となる。また、図
８の方式のように、全画素のリセット電圧を記憶する必
要もなく、各画素についてリセット電圧を信号電圧から
引いた後はそのリセット電圧を廃棄して次の画素のリセ
ット電圧を読めば良いことから、同時刻に必要となるア
ナログメモリは少なくできる。First, after collectively resetting the photodiodes, accumulation is performed for a certain period. Next, the pixel G08 is reset, and then the selection transistor G07 is reset.
Is turned on to read the reset voltage. Next, once the selection transistor G07 is turned off, the transfer transistor G02 is turned on to transfer a signal to the node G04.
After the transfer, the selection transistor G07 is turned on again to read the signal voltage. This operation is repeated for each pixel.
This method has an advantage that 1 / f noise, which is random noise, can be removed because the time interval between resetting and signal reading can be shortened. Further, as in the method of FIG. 8, it is not necessary to store the reset voltages of all the pixels. After subtracting the reset voltage from the signal voltage for each pixel, the reset voltage is discarded and the reset voltage of the next pixel can be read. For that reason, the analog memory required at the same time can be reduced.
【００７４】また、タイミングは図９に限定されない。
このことは、本実施形態の特徴がボルテージフォロア
（もしくは負帰還を用いた非反転増幅器）を介してリセ
ット時の電圧、および信号電圧を読み出し、それらの値
を引き算することでランダムノイズの影響をより低減す
ることにあることからも明らかである。The timing is not limited to FIG.
This is because the feature of the present embodiment is that the voltage at reset and the signal voltage are read out via a voltage follower (or a non-inverting amplifier using negative feedback) and the values are subtracted to reduce the influence of random noise. It is clear from the further reduction.
【００７５】このようにして、ボルテージフォロア、も
しくは負帰還を用いた非反転増幅回路による光電変換後
の信号電圧読み出しと、信号電圧からリセット電圧を引
くことを組み合わせることで、さらに高精度な正味の信
号電圧読み出しを実現できる。As described above, by combining the reading of the signal voltage after photoelectric conversion by the non-inverting amplifier circuit using the voltage follower or the negative feedback and the subtraction of the reset voltage from the signal voltage, a more accurate net can be obtained. Signal voltage reading can be realized.
【００７６】上記各実施形態によるフォトダイオードを
含む画素は、上述したように、ラインセンサーであって
も、エリアセンサーであってもよく、また、主にＣＭＯ
Ｓプロセスによるセンサーの例を示しているが、ＣＭＯ
ＳプロセスのＣＭＯＳセンサーばかりでなく、ＣＣＤの
出力部に、画素間のバラツキではなく、ＣＣＤセンサー
と他のＣＣＤセンサーとのバラツキ防止に本発明を適用
しても有効である。The pixel including the photodiode according to each of the above embodiments may be a line sensor or an area sensor as described above.
Although an example of a sensor using the S process is shown, the CMO
It is effective to apply the present invention not only to the CMOS sensor of the S process but also to the output of the CCD to prevent the variation between the CCD sensor and other CCD sensors, not the variation between pixels.
【００７７】［第９の実施形態］図１０は第９の実施形
態を説明する図面である。フォトダイオード２０１と電
荷転送スイッチ２０２で一画素２０３を構成しており、
また画素２０３と同様の構成で画素２０４〜２０６が配
列されている。画素２０３〜２０６は共通のフローティ
ングディフュージョン部２０７に接続され、それをリセ
ットするリセットスイッチ２０８、フローティングディ
フュージョン部２０７の電圧に応じて抵抗値、すなわち
流す電流の値を変化させる為のＭＯＳトランジスタ２０
９、ＭＯＳトランジスタ２０９に流れる電流を遮断する
ための選択スイッチトランジスタ２１０で４画素共通化
されたユニット２１１を構成している。[Ninth Embodiment] FIG. 10 is a view for explaining a ninth embodiment. One pixel 203 is constituted by the photodiode 201 and the charge transfer switch 202,
In addition, pixels 204 to 206 are arranged in the same configuration as the pixel 203. The pixels 203 to 206 are connected to a common floating diffusion unit 207, and a reset switch 208 for resetting the common floating diffusion unit 207 and a MOS transistor 20 for changing a resistance value, that is, a value of a flowing current according to the voltage of the floating diffusion unit 207.
9. A unit 211 shared by four pixels is constituted by a selection switch transistor 210 for interrupting a current flowing through the MOS transistor 209.
【００７８】ユニット２１１と同様の構成のユニットが
ユニット２１２，２１３のようにｎ個並列に接続されて
おり、各ユニット２１１−２１３．の選択スイッチ端子
を２１４，２１５，２１６、ユニットの並列集合体を２
１７とする。ユニットの並列集合体２１７は一方を定電
流源２１８、他方を負荷となるトランジスタ２１９に繋
がれている。もう一方にはＭＯＳトランジスタ２２０、
ゲートが常に定電位に固定されているトランジスタ２２
１、負荷トランジスタ２２２が繋がれており、ＭＯＳト
ランジスタ２２１はユニット２１１のＭＯＳトランジス
タ２０９のソースと共通の定電流源２１８に接続されて
いる。またトランジスタ２１９と２２２は図１０のよう
なカレント・ミラー状の接続になっている。トランジス
タ２２２のドレインはソースフォロア２２３に入力さ
れ、ソースフォロア２２３の出力が本光センサ回路２２
４の出力２２５となっている。また出力２２５は抵抗２
２６（抵抗値Ｒ１）、２２７（抵抗値Ｒ２）と図のよう
な負帰還ループとなる接続になりながらトランジスタ２
２０のゲートヘ帰還されている。N units having the same configuration as the unit 211 are connected in parallel like units 212 and 213, and each unit 211-213. Selection switch terminals are 214, 215, and 216, and the parallel assembly of units is 2
17 is assumed. The parallel assembly 217 of the units has one connected to a constant current source 218 and the other connected to a transistor 219 serving as a load. The other has a MOS transistor 220,
Transistor 22 whose gate is always fixed to a constant potential
1. The load transistor 222 is connected, and the MOS transistor 221 is connected to a constant current source 218 common to the source of the MOS transistor 209 of the unit 211. The transistors 219 and 222 have a current mirror-like connection as shown in FIG. The drain of the transistor 222 is input to the source follower 223, and the output of the source follower 223 is
4 is output 225. The output 225 is the resistor 2
26 (resistance value R1) and 227 (resistance value R2) and the transistor 2
It has been returned to 20 gates.
【００７９】つぎに本回路の動作を説明する。一般的な
動作においては、選択スイッチはｎ個のユニットのうち
ただ一つのユニットの選択スイッチがＯＮするように動
作する。たとえば２１４，２１５，２１６のうち、２１
４にのみＨＩレベルの電圧が入力される。この時点でそ
の他のユニット２１２，２１３は電気的に無視できる。
ただしここでは寄生容量成分は考慮していない。Next, the operation of this circuit will be described. In a general operation, the selection switch operates so that the selection switch of only one of the n units is turned on. For example, out of 214, 215 and 216, 21
The HI level voltage is input to only 4. At this point, the other units 212 and 213 can be electrically ignored.
However, the parasitic capacitance component is not considered here.
【００８０】また、トランジスタ２２１のゲートは常に
ＨＩレベルの電圧に固定されており、ＭＯＳトランジス
タ２１０，２２１は電気的に見えなくなる。ただし、こ
こで本来はそれら２つのトランジスタが飽和領域にある
場合に生ずるドレイン・ソース間に閾値分の電圧降下も
考慮しなくてはならないが、説明の際には無視できると
した。Further, the gate of transistor 221 is always fixed at the HI level voltage, and MOS transistors 210 and 221 become electrically invisible. It should be noted here that the voltage drop between the drain and the source, which occurs when the two transistors are in the saturation region, must be considered, but it is assumed that the voltage drop can be ignored in the description.
【００８１】ここで、本センサ回路２２４は等価的に、
ＭＯＳトランジスタ２０９のゲートを正転入力、ＭＯＳ
トランジスタ２２０のゲートを反転入力とし、帰還率β
＝Ｒ１／（Ｒ１＋Ｒ２）で負の帰還がかけられた演算増
幅器を用いた非反転増幅器によって、ユニット２１１の
フローティングディフュージョン部２０７の電圧を増幅
して出力するセンサ回路となっている。また、選択スイ
ッチ２１５，２１６を排他的にＯＮさせて行く事で、そ
れぞれユニット２１２，２１３のフローティングディフ
ユージョン部２０７の電圧を増幅するセンサ回路とみな
すことが出来る。上述の第一の実施形態との違いは、増
幅器の構成である。Here, this sensor circuit 224 is equivalently
Non-inverting input of the gate of the MOS transistor 209, MOS
The gate of the transistor 220 is used as an inverting input, and the feedback ratio β
= R1 / (R1 + R2) A sensor circuit that amplifies and outputs the voltage of the floating diffusion unit 207 of the unit 211 by a non-inverting amplifier using an operational amplifier to which negative feedback is applied. Further, by turning on the selection switches 215 and 216 exclusively, it can be regarded as a sensor circuit for amplifying the voltage of the floating diffusion unit 207 of the units 212 and 213, respectively. The difference from the first embodiment is the configuration of the amplifier.
【００８２】第２乃至第８の実施形態等では、フローテ
ィングディフュージョン（ＦＤ）部２０７をそのまま増
幅器の入力端子に接続しており、一つのフローティング
ディフュージョン部２０７に必ず一つの増幅器を必要と
している。そのために、増幅器を演算増幅器で構成しよ
うとした場合に１フローティングディフュージョン部２
０７に対する増幅器の規模がどうしても大きくなってし
まう。今回は、演算増幅器の正転入力側を構成する差動
段に並列に共通画素ユニットを組み込み、それらを選択
スイッチを用いて選択することで複数のフローティング
ディフュージョン部２０７に対して実質的に一つの演算
増幅器しか必要としない構成を実現できた。帰還率βの
設定、つまり非反転増幅器のゲイン設定であるが、第１
の実施形態と同様の考え方で設定すれば良い。In the second to eighth embodiments and the like, the floating diffusion (FD) unit 207 is directly connected to the input terminal of the amplifier, and one floating diffusion unit 207 always requires one amplifier. For this reason, when an amplifier is to be constituted by an operational amplifier, one floating diffusion unit 2
The scale of the amplifier with respect to 07 is inevitably increased. This time, a common pixel unit is incorporated in parallel to the differential stage constituting the non-inverting input side of the operational amplifier, and by selecting them using a selection switch, substantially one floating diffusion unit 207 is provided for a plurality of floating diffusion units 207. A configuration requiring only an operational amplifier was realized. The feedback ratio β is set, that is, the gain setting of the non-inverting amplifier.
What is necessary is just to set in the same way as the embodiment.
【００８３】また、本第９の実施形態において、等価的
な演算増幅器は差動段の入力がＮＭＯＳで構成されてい
るが、これには限定されない。たとえばトランジスタ２
０９などをＰＭＯＳで構成、もしくは接合（Junction)
ＦＥＴなど、他の絶縁ゲート型トランジスタで構成して
も良い。Further, in the ninth embodiment, the equivalent operational amplifier has the input of the differential stage constituted by NMOS, but is not limited to this. For example, transistor 2
09 etc. are composed of PMOS or junction (Junction)
Another insulated gate transistor such as an FET may be used.
【００８４】また、演算増幅器の構成は図のような差動
段・プラス・ソースフォロアという簡単な構造に限ら
ず、たとえば高いオープンループゲインが必要な時は差
動段・プラス・ゲインアップ用アンプ＋ソースフォロ
ア、広いダイナミックレンジが必要な時は入力段がＮＭ
ＯＳ＋ＰＭＯＳで構成されるRail-to-Rail演算増幅器な
ど、用途に応じて従来の技術を取り入れてもよい。The configuration of the operational amplifier is not limited to the simple structure of the differential stage plus the source follower as shown in the figure. For example, when a high open loop gain is required, the differential stage plus the gain-up amplifier + Source follower, input stage is NM when wide dynamic range is required
Conventional technology such as a Rail-to-Rail operational amplifier composed of OS + PMOS may be adopted depending on the application.
【００８５】これは、本発明が、複数のフローティング
・ディフュージョンで等価的に一つの演算増幅器を共通
に用いるということで、等価的なＣＦＤ（キャリア・フ
ローティング・ディフュージョン）の低減という第１の
実施形態の効果に加えて、第１の実施形態で問題となる
ことのある、アンプ間のゲインばらつきを解消する効果
を得ることが目的であって、その目的は演算増幅器の種
類によらないことからも明らかである。This is because the present invention uses a single operational amplifier equivalently for a plurality of floating diffusions, thereby reducing the equivalent CFD (carrier floating diffusion) in the first embodiment. In addition to the effect described above, the purpose of the present invention is to obtain an effect of eliminating gain variation between amplifiers, which may be a problem in the first embodiment, and the purpose is not dependent on the type of operational amplifier. it is obvious.
【００８６】また、並列に接続されるユニットの数ｎに
も原理的に制限はない。回路規模、回路動作速度、画素
数などを考慮して決定される設計事項である。The number n of units connected in parallel is not limited in principle. This is a design item determined in consideration of a circuit scale, a circuit operation speed, the number of pixels, and the like.
【００８７】また、選択トランジスタ２１０はＭＯＳト
ランジスタ２０９と負荷トランジスタ２１９の間に接続
されているが、この例には限定されない。ＭＯＳトラン
ジスタ２０９と定電流源２１８の間に接続されても良
い。電流を遮断するという役割においては、どちらでも
良いことは明らかであり、どちらに配置することは使用
するプロセスに応じたトランジスタの特性を考慮した際
の設計事項である。The selection transistor 210 is connected between the MOS transistor 209 and the load transistor 219, but is not limited to this example. It may be connected between the MOS transistor 209 and the constant current source 218. It is clear that either of them can be used in the role of interrupting the current, and the arrangement in either of them is a design matter in consideration of the characteristics of the transistor according to the process to be used.
【００８８】また、トランジスタ２２０のサイズは、ト
ランジスタ２０９と同一にすることが望ましい。これ
は、差動段における正転側と反転側での電流のアンバラ
ンスを解消する為である。ただし、そのアンバランスを
考慮した上で設計を行うならば、必ずしも同一のサイズ
とすることはない。It is preferable that the size of the transistor 220 be the same as that of the transistor 209. This is to eliminate the imbalance in current between the normal rotation side and the reverse rotation side in the differential stage. However, if the design is performed in consideration of the imbalance, the sizes are not necessarily the same.
【００８９】また、トランジスタ２２１のサイズは、選
択トランジスタ２１０と同一にすることが望ましい。こ
れは、選択トランジスタ２１０が存在することによる差
動段における正転側と反転側での電流のアンバランスを
解消する為である。ただし、そのアンバランスを考慮し
た上で設計を行うならば、必ずしも同一のサイズとする
ことはない。また、本回路をエリアセンサに応用する際
は、本センサユニット２２４を一つのコラムとし、これ
らを並列に並べることでＸ−Ｙの２次元マトリックス状
に画素を配置すれば良い。It is desirable that the size of the transistor 221 be the same as that of the selection transistor 210. This is to eliminate the imbalance in current between the normal side and the reverse side in the differential stage due to the presence of the selection transistor 210. However, if the design is performed in consideration of the imbalance, the sizes are not necessarily the same. When the present circuit is applied to an area sensor, the present sensor unit 224 may be used as one column, and these may be arranged in parallel to arrange pixels in a two-dimensional XY matrix.
【００９０】また、コラムごとに一つの演算増幅器が必
要となり、コラムごとのゲインばらつきを考慮する必要
があるが、抵抗２２６，２２７はコラムごとに一つずつ
用意すれば良いことから、ある程度面積に余裕を持って
精度よく構成でき、なおかつ帰還率βは抵抗の絶対値で
はなく相対比で決まることからも、原理的にコラムごと
のゲインばらつきは無視できる。たとえ無視できないと
しても、ゲイン補正は第１の実施形態のように画素ごと
に行う必要はなく、列ごとに行えば良いことから、シス
テム的な負荷はある程度低減できる。Further, one operational amplifier is required for each column, and it is necessary to consider the gain variation for each column. However, since the resistors 226 and 227 only need to be prepared for each column, the area of the area is increased to some extent. Since the feedback ratio β is determined not by the absolute value of the resistance but by the relative ratio, the variation in gain for each column can be ignored in principle. Even if it cannot be ignored, the gain correction does not need to be performed for each pixel as in the first embodiment, but may be performed for each column, so that the system load can be reduced to some extent.
【００９１】［第１０の実施形態］第１０の実施形態は
第９の実施形態における、等価的な演算増幅器の構造を
変更したものの一例である。第９の実施形態では、負荷
２１９のドレインに、各ユニット２１４，２１５，２１
６の選択スイッチが接続されると共にその選択スイッチ
のドレイン側の容量が寄生容量として付加される。一
方、その負荷２１９のドレインは負荷２２２のゲートを
制御しており、そのゲート電圧によって差動増幅されて
いる。負荷２１９のドレインに大きな容量がぶら下がる
ことで、演算増幅器自身の周波数特性が悪化し、動作ス
ピードの低下、および、最悪の場合発振してしまうこと
もありえる。第１０の実施形態においては、フォールデ
ッド・カスコード（Fo1ded Cascode）オペアンプ構造を
用いて、第９の実施形態に生じうる問題を解決してい
る。以降、図を用いて説明する。[Tenth Embodiment] The tenth embodiment is an example in which the structure of an equivalent operational amplifier in the ninth embodiment is changed. In the ninth embodiment, each unit 214, 215, 21
6 and the drain-side capacitance of the selection switch is added as a parasitic capacitance. On the other hand, the drain of the load 219 controls the gate of the load 222 and is differentially amplified by the gate voltage. When a large capacitance hangs at the drain of the load 219, the frequency characteristic of the operational amplifier itself deteriorates, the operation speed decreases, and in the worst case, oscillation may occur. In the tenth embodiment, a problem that can occur in the ninth embodiment is solved by using a folded cascode (Folded Cascode) operational amplifier structure. Hereinafter, description will be made with reference to the drawings.
【００９２】図１１は、第１０の実施形態の光電変換装
置を説明した図面である。図１０と同一の部位には同一
の番号を付している。並列ユニット２１７は、定電流源
２１８に接続され、また他方を負荷トランジスタ２１９
に接続されている。また、ＭＯＳトランジスタ２２０の
ゲート端子は、出力端子３０１から帰還率βの負のフィ
ードバックループが形成されるように接続されている。
トランジスタ２１９，２２２は実施例２ではカレントミ
ラー状の構成となっていたが、本回路ではゲートにバイ
アス電圧を入力された電流源となっており、またＭＯＳ
トランジスタ３０２，３０３，３０４で形成される一連
のパスは、そのバイアス電圧を供給する為のカレントミ
ラー回路３０５を構成している。FIG. 11 is a view for explaining a photoelectric conversion device according to the tenth embodiment. The same parts as those in FIG. 10 are given the same numbers. The parallel unit 217 is connected to a constant current source 218, and the other is a load transistor 219.
It is connected to the. The gate terminal of the MOS transistor 220 is connected so that a negative feedback loop having a feedback ratio β is formed from the output terminal 301.
Although the transistors 219 and 222 have a current mirror configuration in the second embodiment, this circuit is a current source having a gate to which a bias voltage has been input.
A series of paths formed by the transistors 302, 303 and 304 constitute a current mirror circuit 305 for supplying the bias voltage.
【００９３】また、カレントミラー用ＭＯＳトランジス
タ２１９，２２２のドレインから繋がるノード３０６，
３０７は、ゲートにバイアス電圧を入力されたゲート接
地のトランジスタ３０８，３０９をそれぞれ介して、ト
ランジスタ３１０，３１１に接続され、それらトランジ
スタ３１０，３１１はカレントミラー構成となってい
る。A node 306 connected from the drains of the current mirror MOS transistors 219 and 222,
Reference numeral 307 is connected to transistors 310 and 311 via gate-grounded transistors 308 and 309 whose gates are supplied with a bias voltage, respectively. The transistors 310 and 311 have a current mirror configuration.
【００９４】つぎに本回路の動作を説明する。選択スイ
ッチが排他的にＯＮされ、等価的な差動段がユニット２
１１を構成しているＭＯＳトランジスタ２０９、および
２２０から構成されているとする。２０９のゲートに入
力されている電圧と２２０のゲートに入力されている電
圧に差が生じると、それはそれら二つのトランジスタを
流れる電流に差を生じる。ただし本回路構成では定電流
源２１８から二つのトランジスタから流れ出る電流は一
定、かつ電源側に繋がる電流源を構成するトランジスタ
２１９，２２２のために二つのトランジスタに流れ込も
うとする電流は一定という、二つの制約から、差動対に
生じた電流のアンバランスはノード３０６，３０７に流
れていく。このとき、ノード３０６，３０７の電圧は、
ゲート接地のトランジスタ３０８，３０９のためにほぼ
一定に固定され、電流量のみが変化する。さてノード３
０６，３０７に流れる電流に差が生まれるが、トランジ
スタ３１１，３１２はカレントミラーの構成となってお
り３０６，３０７に流れる電流に差が生じたことを、ト
ランジスタ３１２の動作点を抵抗性領域側に移動するよ
うにそのドレイン電圧、つまり出力端子３０１の電圧を
変化させる事でその電流の差を解決しようとする。その
電圧を２２０のゲートに入力することで負の帰還がかか
り、非反転増幅器が構成できる。Next, the operation of this circuit will be described. The selection switch is exclusively turned on, and the equivalent differential stage is unit 2
It is assumed that the MOS transistor 209 includes the MOS transistors 209 and 220. If there is a difference between the voltage applied to the gate of 209 and the voltage applied to the gate of 220, it will cause a difference in the current flowing through the two transistors. However, in this circuit configuration, the current flowing from the two transistors from the constant current source 218 is constant, and the current flowing into the two transistors due to the transistors 219 and 222 forming the current source connected to the power supply side is constant. Due to two constraints, the imbalance of the current generated in the differential pair flows to the nodes 306 and 307. At this time, the voltages of the nodes 306 and 307 are
Due to the gate-grounded transistors 308 and 309, they are fixed substantially constant, and only the amount of current changes. Now node 3
However, the transistors 311 and 312 have a current mirror configuration, which indicates that the difference in the currents flowing through 306 and 307 has caused the operating point of the transistor 312 to be closer to the resistive region side. By changing the drain voltage, that is, the voltage of the output terminal 301 so as to move, an attempt is made to resolve the current difference. By inputting that voltage to the gate of 220, negative feedback is applied and a non-inverting amplifier can be constructed.
【００９５】この第１０の実施形態は、第９の実施形態
と比較した本回路のメリットは、ノード３０６の電圧が
大きくゆれないということである。ノード３０６には画
素の寄生容量がぶら下がり、その値は無視できないほど
大きいが、ノード３０６の電圧振幅が小さいことから、
寄生容量の影響は殆ど無視できる。ノード３０６，３０
７では電流で信号を伝え、出力３０１で始めて電圧に変
換するという考え方である。The tenth embodiment has an advantage of the present circuit as compared with the ninth embodiment in that the voltage of the node 306 does not vary greatly. The parasitic capacitance of the pixel hangs at the node 306, and its value is so large that it cannot be ignored. However, since the voltage amplitude of the node 306 is small,
The effect of the parasitic capacitance can be almost ignored. Nodes 306 and 30
At 7 is the idea that the signal is transmitted by current and converted to voltage starting at the output 301.
【００９６】本発明においては、第９の実施形態にフォ
ールディング・カスコード（Fo1dedCascode）オペアン
プの構造を更に導入することで、周波数特性の改善とい
う効果が得られた。In the present invention, the effect of improving the frequency characteristics was obtained by further introducing the structure of the folded cascode (FodedCascode) operational amplifier into the ninth embodiment.
【００９７】フォールディング・カスコード（Fo1ded C
ascode）オペアンプの構成は本実施形態には限定されな
い。たとえば様々なバイアス設定方法、およびカレント
ミラー回路の構成方法などがあるが、どの方法を用いて
も良い。差の信号を電流という形で伝播していき、最後
に電圧に変換することで本実施例の効果が得られている
ことからも明らかである。Folding Cascode (Fo1ded C
(Ascode) The configuration of the operational amplifier is not limited to the present embodiment. For example, there are various bias setting methods and a method of configuring a current mirror circuit, but any method may be used. It is clear from the fact that the effect of the present embodiment is obtained by propagating the difference signal in the form of a current and finally converting it into a voltage.
【００９８】また、本発明の回路図について、ＭＯＳト
ランジスタの基板側の電位をどこに接続するかを一貫し
て省略してきた。ここでまとめて説明すると、ＮＭＯＳ
は基準電位のマイナス電位が接地電位のＶＳＳ，ＰＭＯ
Ｓはプラス電源のＶＤＤへ接続するようにすれば良い。
ただしこれに限定されることはなく、回路のダイナミッ
クレンジなどを考慮した際の動作上、基板バイアス効果
による閾値上昇が問題となるようなＭＯＳトランジスタ
がある場合は、基板電位をそのトランジスタのソースと
接続すれば良い。ただしソースにそのＭＯＳトランジス
タのあるウェルの容量が付加されることから、動作速度
を考えた上での設計上の最適化が必要となることは言う
までもない。In the circuit diagram of the present invention, where to connect the potential of the MOS transistor on the substrate side has been consistently omitted. To summarize here, NMOS
Is VSS, PMO where the minus potential of the reference potential is the ground potential.
S may be connected to VDD of the positive power supply.
However, the present invention is not limited to this. If there is a MOS transistor in which the threshold rise due to the body bias effect becomes a problem in operation in consideration of the dynamic range of the circuit, the substrate potential is set to the source of the transistor. Just connect. However, it goes without saying that since the capacity of a certain well of the MOS transistor is added to the source, optimization in design in consideration of the operation speed is required.
【００９９】[0099]
【発明の効果】以上説明したように、本発明によれば、
光電変換の値を負帰還を用いた非反転増幅器によって精
度よく読み出すことができる。非反転増幅器は、複数の
画素に対して共通化できる為、チップ設計時の面積的な
ペナルティーも少なくすることができる。また、信号電
圧からリセット時の電圧を引くことによって、その精度
を更に向上させることができる。As described above, according to the present invention,
The value of the photoelectric conversion can be accurately read out by a non-inverting amplifier using negative feedback. Since the non-inverting amplifier can be used in common for a plurality of pixels, the area penalty at the time of chip design can be reduced. Also, by subtracting the reset voltage from the signal voltage, the accuracy can be further improved.
【図１】本発明による光電変換装置のブロック図であ
る。FIG. 1 is a block diagram of a photoelectric conversion device according to the present invention.
【図２】本発明による光電変換装置の回路図である。FIG. 2 is a circuit diagram of a photoelectric conversion device according to the present invention.
【図３】本発明による光電変換装置の回路図である。FIG. 3 is a circuit diagram of a photoelectric conversion device according to the present invention.
【図４】本発明による光電変換装置の回路図である。FIG. 4 is a circuit diagram of a photoelectric conversion device according to the present invention.
【図５】本発明による光電変換装置の回路図である。FIG. 5 is a circuit diagram of a photoelectric conversion device according to the present invention.
【図６】本発明による光電変換装置の回路図である。FIG. 6 is a circuit diagram of a photoelectric conversion device according to the present invention.
【図７】本発明による光電変換装置の回路図である。FIG. 7 is a circuit diagram of a photoelectric conversion device according to the present invention.
【図８】本発明による第５の実施形態の回路図を採用し
た際の、第８の実施形態を説明する図である。FIG. 8 is a diagram for explaining an eighth embodiment when the circuit diagram of the fifth embodiment according to the present invention is adopted.
【図９】本発明による第７の実施形態の回路図を採用し
た際の、第８の実施形態を説明する図である。FIG. 9 is a diagram for explaining an eighth embodiment when the circuit diagram of the seventh embodiment according to the present invention is adopted.
【図１０】本発明による光電変換装置の回路図である。FIG. 10 is a circuit diagram of a photoelectric conversion device according to the present invention.
【図１１】本発明による光電変換装置の回路図である。FIG. 11 is a circuit diagram of a photoelectric conversion device according to the present invention.
【図１２】従来例を説明する図である。FIG. 12 is a diagram illustrating a conventional example.
Ａ０１ 光電変換手段 Ａ０２ 可変抵抗 Ａ０３ リセット手段 Ａ０４ 画素選択スイッチ Ａ０５ 画素 Ａ０６ 画素センサー Ａ０７ 可変抵抗 Ａ０８ 定電流源 Ａ０９ 負荷 Ａ１０ 負荷 Ａ１１ 出力ノード（出力端子） Ｂ０１，Ｇ０１ フォトダイオード（光電変換手段） Ｂ０２，Ｇ０３ ソースフォロワ用ＭＯＳトランジスタ
（可変抵抗） Ｂ０３，Ｇ０５ リセットＭＯＳトランジスタ（リセッ
ト手段） Ｂ０４ リセット電位ノード Ｂ０５，Ｂ１０，Ｂ１１，Ｂ１２ 転送スイッチ Ｂ０６，Ｂ０７，Ｂ０８，Ｂ０９ 画素 Ｂ１３ センサー Ｂ１４ 可変抵抗 Ｂ１５，Ｅ０４ 定電流源 Ｂ１６ カレントミラー回路（負荷） Ｂ１７，Ｅ０３ 出力ノード（出力端子） Ｃ０１ ダミースイッチ Ｄ０１，Ｄ０２，Ｄ０３ 画素 Ｅ０２ 出力ＭＯＳトランジスタ Ｆ０１，Ｆ０２ 抵抗A01 Photoelectric conversion means A02 Variable resistance A03 Reset means A04 Pixel selection switch A05 Pixel A06 Pixel sensor A07 Variable resistance A08 Constant current source A09 Load A10 Load A11 Output node (output terminal) B01, G01 Photodiode (photoelectric conversion means) B02, G03 Source follower MOS transistor (variable resistor) B03, G05 Reset MOS transistor (reset means) B04 Reset potential node B05, B10, B11, B12 Transfer switch B06, B07, B08, B09 Pixel B13 Sensor B14 Variable resistor B15, E04 Constant current Source B16 Current mirror circuit (load) B17, E03 Output node (output terminal) C01 Dummy switch D01, D02, D03 Pixel E02 Output MOS transistor F 1, F02 resistance
───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋山 拓己 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 米田 智也 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 小泉 徹 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 櫻井 克仁 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 上野 勇武 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 須川 成利 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 4M118 AA05 AA06 AB10 BA14 CA02 CA14 DB01 DD09 DD10 DD12 FA06 5C024 AA01 CA14 CA31 FA01 GA01 GA31 GA41 HA10 5F049 MA01 MA11 NA20 NB03 RA02 UA20 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Takumi Hiyama 3-30-2 Shimomaruko, Ota-ku, Tokyo Inside Canon Inc. (72) Inventor Tomoya Yoneda 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inside (72) Inventor Tohru Koizumi 3-30-2 Shimomaruko, Ota-ku, Tokyo Inside Canon Inc. (72) Inventor Katsuhito 3-30-2 Shimomaruko, Ota-ku, Tokyo Inside Canon Inc. ( 72) Inventor Yutake Ueno 3- 30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc. (72) Inventor Narutoshi Sugawa 3-30-2 Shimomaruko 3-chome, Ota-ku, Tokyo F-term (reference) 4M118 AA05 AA06 AB10 BA14 CA02 CA14 DB01 DD09 DD10 DD12 FA06 5C024 AA01 CA14 CA31 FA01 GA01 GA31 GA41 HA10 5F049 MA01 MA11 NA20 NB03 RA02 UA20
Claims (16)
に応じて抵抗を変化させる手段と、前記蓄積されたキャ
リアをリセットするリセット手段とを含む受光素子を複
数配列した光電変換装置において、 前記キャリアを読み出す電流の経路を遮断する手段と該
受光素子を、直列に接続した回路を二つ以上並列に接続
した第一の回路と、 制御端子への入力に応じて自身の抵抗を変化させられる
第二の回路と、 該第一の回路と該第二の回路に流れる電流の和を一定に
する手段と、 該第一の回路と該第二の回路のそれぞれに接続される負
荷と、 該負荷に生ずる電圧を、その電圧出力自身に負帰還がか
かるように前記第二の回路の前記制御端子に入力する手
段と、を備えたことを特徴とする光電変換装置。1. A photoelectric conversion device in which a plurality of light receiving elements including a means for changing resistance according to accumulation of carriers generated by photoexcitation and a reset means for resetting the accumulated carriers are arranged. A first circuit in which two or more circuits in which a means for interrupting a current path and the light receiving element are connected in series are connected in parallel, and a second circuit capable of changing its own resistance according to an input to a control terminal A circuit; means for making a sum of currents flowing through the first circuit and the second circuit constant; loads connected to the first circuit and the second circuit, respectively; Means for inputting a voltage to the control terminal of the second circuit so that a negative feedback is applied to the voltage output itself.
する手段は、同時に一つのみ導通することを特徴とする
請求項１記載の光電変換装置。2. The photoelectric conversion device according to claim 1, wherein only one of the means for interrupting the current path connected in parallel conducts at a time.
する手段は、同時にすべて導通することを特徴とする請
求項１記載の光電変換装置。3. The photoelectric conversion device according to claim 1, wherein all of the means for interrupting the current paths connected in parallel conduct simultaneously.
帰還された電圧を出力とし、前記リセット手段のリセッ
ト後の前記出力、および前記キャリア蓄積後の前記出力
の差分をとることを特徴とした請求項１記載の光電変換
装置。4. A feedback voltage input to a control terminal of the second circuit is used as an output, and a difference between the output after the reset of the reset means and the output after the carrier accumulation is obtained. The photoelectric conversion device according to claim 1, wherein
る半導体領域と、該半導体領域に蓄積されるキャリアを
電圧として絶縁ゲート型トランジスタのゲートに伝達す
る手段と、該半導体領域に蓄積されるキャリアをリセッ
トするリセット手段と、を含んで構成される受光素子を
複数配列した光電変換装置において、 電流の経路を遮断する手段を該絶縁ゲート型トランジス
タのソース端子もしくはドレイン端子の一方に直列に接
続した回路を、二つ以上並列に接続した第Ａの回路と、 第Ｂの絶縁ゲート型トランジスタと、 前記第Ａの回路と前記第Ｂの絶縁ゲート型トランジスタ
に接続される共通の電流源と、 前記第Ａの回路と前記第Ｂのトランジスタと、電源との
間にそれぞれ接続される二つの負荷と、 該負荷に生ずる電圧を、その電圧出力自身に負帰還がか
かるように前記第Ｂの絶縁ゲート型トランジスタのゲー
トに入力する手段と、を備えたことを特徴とする光電変
換装置。5. A semiconductor region for storing carriers generated by photoexcitation, means for transmitting the carriers stored in the semiconductor region as a voltage to the gate of an insulated gate transistor, and resetting the carriers stored in the semiconductor region. And a reset means for resetting the light-receiving element. A circuit in which a means for interrupting a current path is connected in series to one of a source terminal and a drain terminal of the insulated gate transistor. An A-th circuit connected in parallel with two or more circuits; a B-th insulated gate transistor; a common current source connected to the A-th circuit and the B-th insulated gate transistor; And two loads respectively connected between the circuit, the B-th transistor, and the power supply; The photoelectric conversion device characterized by comprising: means for input to the gate of the insulated gate type transistor of the first B as negative feedback is applied to itself, the.
する手段は、同時に一つのみ導通することを特徴とする
請求項５記載の光電変換装置。6. The photoelectric conversion device according to claim 5, wherein only one of the means for interrupting the current path connected in parallel conducts at a time.
する手段は、同時にすべて導通することを特徴とする請
求項５記載の光電変換装置。7. The photoelectric conversion device according to claim 5, wherein all the means for interrupting the current paths connected in parallel conduct simultaneously.
る帰還された電圧を出力とし、 前記リセット手段によるリセット後の該出力、および前
記キャリア蓄積後の該出力の差分をとることを特徴とし
た請求項５記載の光電変換装置。8. The method according to claim 1, wherein a feedback voltage input to a gate terminal of the B-th circuit is used as an output, and a difference between the output after the reset by the reset unit and the output after the carrier accumulation is obtained. The photoelectric conversion device according to claim 5, wherein
る半導体領域と、該半導体領域に蓄積されるキャリアを
電圧として絶縁ゲート型トランジスタのゲートに伝達す
る手段と、該半導体領域に蓄積されるキャリアをリセッ
トするリセット手段と、を含むことで構成される受光素
子を複数配列した光電変換装置において、 電流の経路を遮断する手段を該絶縁ゲート型トランジス
タのソース端子もしくはドレイン端子の一方に直列に接
続した回路を、二つ以上並列に接続した第Ａの回路と、 電流の経路を遮断する手段を第Ｂの絶縁ゲート型トラン
ジスタのソース端子もしくはドレイン端子の一方に接続
した第Ｃの回路と、 前記第Ａの回路と前記第Ｃの回路に共通に接続される電
流源と、 前記第Ａの回路と前記第Ｃの回路と、電源との間にそれ
ぞれ接続される二つの負荷と、 該負荷に生ずる電圧を、その電圧出力自身に負帰還がか
かるように前記第Ｂの絶縁ゲート型トランジスタのゲー
トに入力することで構成された光電変換装置。9. A semiconductor region for storing carriers generated by photoexcitation, means for transmitting the carriers stored in the semiconductor region as a voltage to the gate of an insulated gate transistor, and resetting the carriers stored in the semiconductor region. And a reset means for resetting the light-receiving element. A circuit in which a means for interrupting a current path is connected in series to one of a source terminal and a drain terminal of the insulated gate transistor. An A-th circuit in which two or more are connected in parallel; a C-th circuit in which means for interrupting a current path is connected to one of a source terminal and a drain terminal of a B-th insulated gate transistor; And a current source commonly connected to the C-th circuit; and a current source between the A-th circuit, the C-th circuit, and a power supply. Two load and, the voltage generated in the load, the photoelectric conversion device constructed by input to the gate of the insulated gate transistor of the so negative feedback is applied to the voltage output itself a B that is connected.
断する手段は、同時に一つのみ導通し、上記回路Ｃを構
成する電流の経路を遮断する手段は常に導通しているこ
とを特徴とする請求項９記載の光電変換装置。10. The method according to claim 1, wherein the means for interrupting the current path constituting the circuit A conducts only one at a time, and the means for interrupting the current path constituting the circuit C conducts at all times. The photoelectric conversion device according to claim 9.
断する手段は同時にすべて導通し、上記回路Ｃを構成す
る電流の経路を遮断する手段は常に導通していることを
特徴とする請求項９記載の光電変換装置。11. The circuit according to claim 1, wherein the means for interrupting the current path constituting the circuit A are all conducting simultaneously, and the means for interrupting the current path constituting the circuit C are always conducting. 10. The photoelectric conversion device according to 9.
る帰還された電圧を出力とし、 前記リセット手段によるリセット後の該出力、および前
記キャリア蓄積後の該出力の差分をとることを特徴とし
た請求項９記載の光電変換装置。12. A feedback voltage input to a control terminal of the C-th circuit as an output, and taking a difference between the output after reset by the reset means and the output after carrier accumulation. The photoelectric conversion device according to claim 9, wherein
用トランジスタを有し、且つ前記電荷転送用トランジス
タが接続される共通のフローティングディフュージョン
部及び前記フローティングディフュージョン部をリセッ
トするリセット手段とで構成される受光素子部を有する
光電変換装置において、 前記受光素子部は前記フローティングディフュージョン
部の電圧に応じて抵抗を変化させる手段をあわせて有
し、前記抵抗を変化させる手段と、電流経路を遮断する
手段を直列に接続した第一の回路を２つ以上並列に接続
した第二の回路と、制御端子への入力に応じて自身の抵
抗を変化させられる第三の回路と、前記第２と前記第３
の回路に流れる電流の和を一定にする手段と、前記第２
と前記第３の回路にそれぞれ直列に接続される負荷と、
前記負荷にかかる電圧信号もしくは電流信号の差を電圧
信号として取り出す手段と、その電圧を帰還率の絶対値
βで前記第三の回路の制御端子へ入力することにより負
の帰還が形成される帰還部とから構成されることを特徴
とする光電変換装置。13. A light receiving device comprising a plurality of sets of photodiodes and charge transfer transistors, and a common floating diffusion section to which the charge transfer transistors are connected, and reset means for resetting the floating diffusion sections. In the photoelectric conversion device having an element portion, the light receiving element portion has a unit for changing a resistance according to a voltage of the floating diffusion unit, and a unit for changing the resistance and a unit for interrupting a current path are connected in series. A second circuit in which two or more first circuits connected in parallel are connected to each other; a third circuit capable of changing its own resistance in accordance with an input to a control terminal;
Means for making the sum of the currents flowing through the circuit constant,
And a load respectively connected in series to the third circuit;
Means for extracting a difference between a voltage signal or a current signal applied to the load as a voltage signal, and feedback in which a negative feedback is formed by inputting the voltage to a control terminal of the third circuit as an absolute value β of a feedback ratio. And a photoelectric conversion device.
ことを特徴とする請求項１３に記載の光電変換装置。14. The photoelectric conversion device according to claim 13, wherein the absolute value β of the feedback ratio is 1 or less.
とを特徴とする請求項１３に記載の光電変換装置。15. The photoelectric conversion device according to claim 13, wherein the absolute value β of the feedback ratio is variable.
前記制御端子への入力に応じて自身の抵抗を変化させら
れる前記第三の回路は、絶縁ゲート型トランジスタから
それぞれ構成され、前記共通のフローティングディフュ
ージョン部、および前記制御端子は、それぞれ前記絶縁
ゲート型トランジスタのゲートに接続されていることを
特徴とする請求項１３に記載の光電変換装置。16. A means for changing the resistance, and
The third circuit capable of changing its own resistance according to an input to the control terminal is configured by an insulated gate transistor, and the common floating diffusion portion and the control terminal are each configured by the insulated gate transistor. The photoelectric conversion device according to claim 13, wherein the photoelectric conversion device is connected to a gate of the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24209599A JP2001069404A (en) | 1999-08-27 | 1999-08-27 | Photoelectric converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24209599A JP2001069404A (en) | 1999-08-27 | 1999-08-27 | Photoelectric converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001069404A true JP2001069404A (en) | 2001-03-16 |
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|---|---|---|---|
| JP24209599A Pending JP2001069404A (en) | 1999-08-27 | 1999-08-27 | Photoelectric converter |
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|---|---|
| JP (1) | JP2001069404A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-08-27 JP JP24209599A patent/JP2001069404A/en active Pending
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