JP2001057441A - Bonding type semiconductor substrate, semiconductor light emission element and manufacturing method - Google Patents

Bonding type semiconductor substrate, semiconductor light emission element and manufacturing method

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川 和 由 古
Yasuhiko Akaike
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Abstract

PROBLEM TO BE SOLVED: To provide a bonding type semiconductor substrate bonded directly and tightly in an all over steady state to an epitaxial growth layer, a semiconductor light emission element, and the manufacturing method. SOLUTION: A manufacturing step includes a step for growing compound semiconductor with a composition of Inx(Ga1-yAly)1-xP as mixed crystal in an epitaxial method and forming an epitaxial wafer having an n-type clad layer 14 (0.45<x<0.50, 0<=y<=1), an active layer 15, a p-type clad layer 16, and a cover layer 17, a step for etching and removing the cover layer 17 and exposing the surface of the p-type clad layer 16, a step for mounting a specularly finished GaP substrate 11 on the p-type clad layer 16 with the specular face in contact with the p-type clad layer 16 and joining the GaP substrate 11 to the p-type clad layer 16 in a body, a step for carrying out heat treatment, a step for carrying out etching from the side of the GaAs substrate 12 and exposing the n-type clad layer 14, and a step for forming each electrode on the front face of the n-type clad layer 14 and the rear face of the GaP substrate 11.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、接着型型半導体基
板および半導体発光素子並びにこれらの製造方法に関
し、特に、新規なウェーハ直接接着技術による接着型半
導体基板及びこれを応用した高輝度ＬＥＤ（Light Emit
ting Diode）などの発光素子とそれらの製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bonding type semiconductor substrate, a semiconductor light emitting device, and a method of manufacturing the same, and more particularly, to a bonding type semiconductor substrate by a novel wafer direct bonding technology and a high-brightness LED (Light) using the same. Emit
The present invention relates to a light emitting device such as a light emitting diode and a method for manufacturing the same.

【０００２】[0002]

【従来の技術と発明が解決しようとする課題】従来の技
術による発光素子について図面を参照しながら説明す
る。図１８は、従来の技術によるＩｎＧａＡｌＰ可視光
ＬＥＤの一例を示す。2. Description of the Related Art A conventional light emitting device will be described with reference to the drawings. FIG. 18 shows an example of a conventional InGaAlP visible light LED.

【０００３】図１８に示すＬＥＤ１００は、Ｎ型ＧａＡ
ｓ基板８２の上に、発光に寄与するＩｎＧａＡｌＰエピ
タキシャル成長層８４，８５，８６が形成されている。
同図には示されていないが、良質な発光層を得るため
に、要求仕様に応じて基板とエピタキシャル成長層との
間にバッファ層が設けられることもある。An LED 100 shown in FIG. 18 is an N-type GaAs
On the s-substrate 82, InGaAlP epitaxial growth layers 84, 85, 86 contributing to light emission are formed.
Although not shown in the figure, a buffer layer may be provided between the substrate and the epitaxial growth layer according to required specifications in order to obtain a high-quality light emitting layer.

【０００４】エピタキシャル成長層８６の上面と基板８
２の下面には電流を供給するための電極８９がそれぞれ
設けられている。同図には示されていないが、上側電極
８９とエピタキシャル成長層８６との間に、電流を拡散
するための層や、電気的なコンタクトを取るための層を
設けることも多い。エピタキシャル成長層８４，８５，
８６のうち、キャリアが再結合して発光するのは活性層
８５である。活性層８５の上下に形成されたエピタキシ
ャル成長層８４，８６は、キャリアを閉じこめて発光効
率を上げるために活性層よりも広いバンドギャップを有
するクラッド層８４，８６である。The upper surface of the epitaxial growth layer 86 and the substrate 8
An electrode 89 for supplying a current is provided on the lower surface of each of the electrodes 2. Although not shown in the figure, a layer for spreading current and a layer for making electrical contact are often provided between the upper electrode 89 and the epitaxial growth layer 86. The epitaxial growth layers 84, 85,
Of the 86, the active layer 85 emits light by the recombination of carriers. The epitaxial growth layers 84 and 86 formed above and below the active layer 85 are cladding layers 84 and 86 having a wider band gap than the active layer to confine carriers and increase luminous efficiency.

【０００５】これらのエピタキシャル成長層８４，８
５，８６は、発光波長の調整やキャリアの閉じ込めのた
めに、バンドギャップを設計に応じて最適に選ぶ必要が
ある。また、良好なエピタキシャル成長のためには、エ
ピタキシャル成長層の格子定数が基板８２の格子定数と
整合していることが望ましい。３−５族化合物であるＩ
ｎＧａＡｌＰは、３族成分としてＩｎ，Ｇａ，Ａｌの３
種を含むため、これらの組成比を選ぶことでバンドギャ
ップと格子定数を独立して設計することができる。[0005] These epitaxial growth layers 84, 8
In Nos. 5,86, the band gap needs to be optimally selected according to the design in order to adjust the emission wavelength and confine carriers. For good epitaxial growth, it is desirable that the lattice constant of the epitaxially grown layer matches the lattice constant of substrate 82. I which is a Group 3-5 compound
nGaAlP is composed of In, Ga, and Al as the group 3 components.
Since the species are included, the band gap and the lattice constant can be independently designed by selecting these composition ratios.

【０００６】例えば、エピタキシャル成長層の組成を次
式 １ｎx（Ｇａ1-yＡ１y）1-xＰ・・・・・・・１） で表した場合、Ｉｎ組成比ｘを０．５にすることでＧａ
Ａｓ基板と格子定数がほぼ整合し、ｘ＝０．５のままで
Ａ１とＧａの組成比ｙを調整することでバンドギャップ
を制御することができる。[0006] For example, when representing the composition of the epitaxial growth layer by the following equation 1n x (Ga 1-y A1 y) 1-x P ······· 1), the In composition ratio x of 0.5 Ga
The band gap can be controlled by adjusting the composition ratio y of A1 and Ga while keeping the lattice constant approximately equal to that of the As substrate and keeping x = 0.5.

【０００７】例えば、波長６４４ｎｍの赤色発光ＬＥＤ
を得る場合には、活性層８５の組成比をｘ＝０．５，ｙ
＝０．０４３にし、クラッド層８４，８６の組成をｘ＝
０．５，ｙ＝０．７にすればよい。また、波長５６２ｎ
ｍの緑色発光ＬＥＤを得る場合には、活性層８５の組成
比をｘ＝０．５，ｙ＝０，４５４にし、クラッド層８
４，８６の組成をｘ＝０．５，ｙ＝１．００、即ち、Ｉ
ｎＡｌＰにすればよい。For example, a red light emitting LED having a wavelength of 644 nm
Is obtained, the composition ratio of the active layer 85 is set to x = 0.5, y
= 0.043, and the composition of the cladding layers 84 and 86 is x =
It is sufficient to set 0.5 and y = 0.7. In addition, the wavelength 562n
m, a composition ratio of the active layer 85 is set to x = 0.5, y = 0,454 and the cladding layer 8 is formed.
The composition of 4,86 is x = 0.5, y = 1.00, that is, I
nAlP may be used.

【０００８】以上説明したように、ＩｎＧａＡ１Ｐ系エ
ピタキシャル成長層は、可視光領域内で発光波長を選ぶ
ことができる。また、化合物半導体基板として最も一般
的なＧａＡｓ基板に格子整合したエピタキシャル成長が
可能であるため、基板の入手やエピタキシャル成長が比
較的容易であるという利点がある。As described above, the emission wavelength of the InGaAs1P-based epitaxial growth layer can be selected within the visible light region. In addition, since epitaxial growth can be performed lattice-matched to a GaAs substrate, which is the most common compound semiconductor substrate, there is an advantage that it is relatively easy to obtain and epitaxially grow a substrate.

【０００９】しかし、この反面、ＧａＡｓ基板には可視
光領域の光を吸収するという欠点がある。このため、Ｉ
ｎＧａＡ１Ｐエピタキシャル成長層で発光した光の一部
がＧａＡｓ基板に吸収されるので、ＬＥＤの輝度の低下
が避けられない。輝度低下を避けるためには、可視光領
域に対し透明な材料を基板に使用すればよい。一般的な
透明材料としてはＧａＰがあるが、ＧａＰ基板はＩｎＧ
ａＡ１Ｐ系と格子整合がとれないため良好なエピタキシ
ャル成長が難しい。この問題を解決するために、ＩｎＧ
ａＡ１Ｐエピタキシャル成長層とＧａＰ基板とをウェー
ハ接着（WaferBonding）する方法が、１９９３年出願の
ＵＳＰ５，３７６，５８０に提案されている。この提案
はエピタキシャル成長層からＧａＡｓ基板を取り除き、
代わりにＧａＰ基板を密着させて、圧力をかけながら熱
処理をし、一体化する方法である。この方法によりＬＥ
Ｄの輝度増加が図れるが、ＧａＡｓ基板を除去した後の
エピタキシャル成長層が薄いため取り扱いが難しく、ま
た圧力を印加しながら熱処理をするので特殊な装置を用
いる必要があり、ウェーハ接着工程の安定性や生産性に
問題があった。However, on the other hand, the GaAs substrate has a drawback of absorbing light in the visible light region. Therefore, I
Since a part of the light emitted from the nGaAs1P epitaxial growth layer is absorbed by the GaAs substrate, a decrease in the brightness of the LED is inevitable. In order to avoid a decrease in luminance, a material transparent to the visible light region may be used for the substrate. As a general transparent material, GaP is used.
Lattice matching with the aA1P system is not possible, and good epitaxial growth is difficult. In order to solve this problem, InG
A method of bonding a wafer (WaferBonding) between an aA1P epitaxial growth layer and a GaP substrate has been proposed in US Pat. No. 5,376,580 filed in 1993. This proposal removes the GaAs substrate from the epitaxial growth layer,
Instead, it is a method in which a GaP substrate is brought into close contact with the substrate, and heat treatment is performed while applying pressure to integrate the substrates. LE by this method
Although the brightness of D can be increased, handling is difficult because the epitaxial growth layer after removing the GaAs substrate is thin, and heat treatment is performed while applying pressure, so that a special device needs to be used. There was a problem with productivity.

【００１０】次に、ウェーハ接着について説明する。２
種のウェーハを接合一体化できれば、格子定数に関わら
ず自由に異種材料による積層構造が得られたり、ＳＯＩ
（Silicon on Insulater）に代表されるように内部に異
種物質を埋め込むことができる。このため古くから種々
のウェーハ接着技術が提案されてきた。例えば、上述し
た２枚のウェーハを押しつけながら熱処理する接着方法
は、１９７０年出願の特許第７６５８９２号に記載され
ている。ウェーハ接着は古くから求められていた技術で
あったが、ウェーハの全面に渡って一体化することが困
難であるため、長らく実用化されなかった。Next, wafer bonding will be described. 2
If different kinds of wafers can be bonded and integrated, it is possible to freely obtain a laminated structure of different materials regardless of the lattice constant,
(Silicon on Insulater) as shown in FIG. For this reason, various wafer bonding techniques have been proposed since ancient times. For example, a bonding method of performing heat treatment while pressing two wafers described above is described in Japanese Patent No. 765892 filed in 1970. Wafer bonding has been a technology that has long been sought, but has not been practically used for a long time because it is difficult to integrate the entire surface of the wafer.

【００１１】本発明者らは、実用に耐える技術として
「直接接着」あるい「直接接合」と呼ばれる技術を開発
した。例えば、Ｓｉウェーハ同士の直接接着は１９８３
年出願の特許第１４２０１０９号他に記載され、化合物
半導体ウェーハの直接接着は１９８５年出願の特許第２
０４０６３７号他に記載されている。The present inventors have developed a technique called "direct bonding" or "direct joining" as a technique that can be put to practical use. For example, the direct bonding between Si wafers is 1983
Patent No. 1420109 and others, and the direct bonding of compound semiconductor wafers is disclosed in Patent No. 2 of 1985.
No. 040637 and others.

【００１２】直接接着技術は、表面を鏡面とした２枚の
基板同士を、実質的に異物がない雰囲気下において、室
温で自力密着させ、その後熱処理で接合一体化するもの
である。熱処理の前から全面が密着しているため、未接
着部を残すことなく全面を接合でき、また熱処理中に圧
力をかける必要がないので、特殊な装置や器具を必要と
しない利点がある。Ｓｉウェーハ同士の直接接着の機構
は次のように考えられている。In the direct bonding technique, two substrates each having a mirror-finished surface are brought into close contact with each other at room temperature in an atmosphere substantially free of foreign matter, and then joined together by heat treatment. Since the entire surface is in close contact before the heat treatment, the entire surface can be joined without leaving an unbonded portion, and since there is no need to apply pressure during the heat treatment, there is an advantage that no special device or instrument is required. The mechanism of direct bonding between Si wafers is considered as follows.

【００１３】即ち、まず始めに洗浄や水洗によりウェー
ハの表面にＯＨ基を形成させる。そこでウェーハ表面同
士を接触させると、ＯＨ基同士が水素結合により引き合
い、室温でウェーハが密着する。密着力は強く、通常の
ウェーハの反りであれば、これを矯正して全面が密着す
る。熱処理中には、１００℃を上回る温度において脱水
縮合反応（Ｓｉ−ＯＨ：ＨＯ−Ｓｉ→Ｓｉ−Ｏ−Ｓｉ＋
Ｈ2Ｏ）が起こり、酸素原子を介してウェーハ同士が結
合し接着強度が上がっていく。さらに高温になると接着
界面近傍の原子の拡散と再配列が起こり、強度的にも電
気的にもウェーハが一体化する。化合物半導体の接着機
構も同様と考えられている。That is, first, OH groups are formed on the surface of the wafer by washing or water washing. Then, when the wafer surfaces are brought into contact with each other, the OH groups are attracted to each other by hydrogen bonding, and the wafer comes into close contact at room temperature. The adhesive force is strong, and if a normal wafer is warped, it is corrected and the entire surface is brought into close contact. During the heat treatment, the dehydration condensation reaction (Si-OH: HO-Si → Si-O-Si +
H 2 O) occurs, the wafers are bonded to each other via oxygen atoms, and the bonding strength increases. When the temperature further rises, diffusion and rearrangement of atoms in the vicinity of the bonding interface occur, and the wafer is integrated in terms of strength and electricity. It is considered that the bonding mechanism of the compound semiconductor is the same.

【００１４】次に、直接接着を利用してＧａＰ基板に密
着されたＩｎＧａＡｌＰ系エピタキシャル成長層を備え
るＬＥＤの製造方法の一例を図１９を参照しながら説明
する。Next, an example of a method of manufacturing an LED having an InGaAlP-based epitaxial growth layer adhered to a GaP substrate by using direct bonding will be described with reference to FIG.

【００１５】まず、図１９（ａ）に示すように、Ｎ型Ｇ
ａＡｓ基板９２の上にＮ型クラッド層９４、活性層９
５，Ｐ型クラッド層９６を成長させる。次いで、図１９
（ｂ）に示すように、エピタキシャル成長層９６の表面
にＧａＰ基板９１を直接接着する。さらに、図１９
（ｃ）に示すように、研磨やエッチングなどによりＧａ
Ａｓ基板９２を除去し、上下を逆にしてＮ型クラッド層
９４の上面とＧａＰ基板９１の下面に電極９９を設ける
と、図１９（ｄ）に示すように、ＧａＰを基板９１とし
たＩｎＧａＡ１Ｐ系ＬＥＤが得られる。First, as shown in FIG.
N-type cladding layer 94 and active layer 9 on aAs substrate 92
5, a P-type cladding layer 96 is grown. Then, FIG.
As shown in (b), the GaP substrate 91 is directly bonded to the surface of the epitaxial growth layer 96. Further, FIG.
As shown in FIG. 3C, Ga is removed by polishing or etching.
When the As substrate 92 is removed and the electrodes 99 are provided upside down on the upper surface of the N-type cladding layer 94 and the lower surface of the GaP substrate 91, as shown in FIG. An LED is obtained.

【００１６】このように異種材料同士を直接接着する場
合、特にエピタキシャル成長層の表面を直接接着する場
合には、例えばＳｉ同士やＧａＡｓ同士の同種のウェー
ハ同士の直接接着に比べ、以下に述べる問題がある。As described above, when different kinds of materials are directly bonded to each other, particularly when the surface of an epitaxial growth layer is directly bonded, for example, the following problems are encountered as compared with direct bonding between Si and GaAs and similar wafers. is there.

【００１７】第一に、エピタキシャル成長層の表面はウ
ェーハ表面に比べて、パーティクル（ゴミなどの異物）
の付着が多い。このため室温での貼り合わせに支障をき
たし、熱処理後も全面が接合せず、ボイドと呼ばれる未
接着部分が発生する問題がある。一般に、ウェーハ表面
は清浄に保たれており、エピタキシャル成長用の基板に
も清浄なウェーハを使用するが、エピタキシャル成長中
に反応物が堆積したり、エピタキシャル成長工程の前処
理工程や後処理工程で異物が付着するなど、エピタキシ
ャル成長層表面へのパーティクル付着は、現状ではある
程度避けられない。First, the surface of the epitaxially grown layer has particles (foreign matter such as dust) which are larger than the surface of the wafer.
There is a lot of adhesion. For this reason, there is a problem in that the bonding at room temperature is hindered, the entire surface is not joined even after the heat treatment, and an unbonded portion called a void occurs. Generally, the surface of the wafer is kept clean, and a clean wafer is used for the substrate for epitaxial growth. At present, particle adhesion to the surface of the epitaxial growth layer cannot be avoided to some extent.

【００１８】第二に、エピタキシャル成長によりウェー
ハが反るため、ウェーハ全面を室温密着ができない問題
がある。Second, since the wafer is warped by epitaxial growth, there is a problem that the entire surface of the wafer cannot be brought into close contact at room temperature.

【００１９】第三に、異種材料間に熱膨張差があるため
熱処理中に熱応力が発生し、応力により接着した基板が
破壊する問題がある。Third, there is a problem that thermal stress is generated during heat treatment due to a difference in thermal expansion between different kinds of materials, and the bonded substrate is broken by the stress.

【００２０】第四に、異種材料間に熱膨張差があるため
に、接着した基板の破壊が生じない場合であっても、接
着のための熱処理中に接着界面に「ずれ」が生じ、この
「ずれ」によって基板全面を均一に接着できない問題が
ある。Fourth, due to the difference in thermal expansion between different kinds of materials, even if the bonded substrate is not broken, a "shift" occurs at the bonding interface during the heat treatment for bonding. There is a problem that the entire surface of the substrate cannot be uniformly adhered due to "shift".

【００２１】第五に、接着界面に電気抵抗が生ずるとい
う問題がある。すなわち、本発明者の独自の検討の結
果、ウェーハ同士を接着すると、接着界面に電気的な抵
抗成分が生ずることが判明した。このような接着基板を
用いて、例えばＬＥＤを形成した場合には、接着界面の
電気抵抗はＬＥＤの動作電圧を上昇させ、発光不良や発
熱などの問題を生じる。Fifth, there is a problem that electric resistance occurs at the bonding interface. That is, as a result of the inventor's original study, it has been found that when wafers are bonded together, an electrical resistance component is generated at the bonding interface. When an LED is formed using such an adhesive substrate, for example, the electric resistance at the adhesive interface increases the operating voltage of the LED, causing problems such as poor light emission and heat generation.

【００２２】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、半導体基板上に形成されたエピタ
キシャル成長層に直接かつ全面にわたって安定的に密着
される接着型半導体基板および半導体発光素子並びにこ
れらの製造方法を提供することにある。The present invention has been made in view of the above circumstances, and has as its object to provide an adhesive semiconductor substrate and a semiconductor light emitting device which are stably adhered directly and entirely to an epitaxial growth layer formed on a semiconductor substrate. And to provide a method for producing these.

【００２３】[0023]

【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図る。The present invention solves the above-mentioned problems by the following means.

【００２４】即ち、本発明によれば、第１の半導体基板
上に形成された第１のエピタキシャル成長層と、少なく
とも片面が鏡面加工され、この被鏡面加工面、もしくは
この被鏡面加工面上に成長した第２のエピタキシャル成
長層で前記第１のエピタキシャル成長層に一体的に接合
された第２の半導体基板と、を備え、前記第１のエピタ
キシャル成長層の熱膨張率は、上記第２の半導体基板の
熱膨張率に近似する接着型半導体基板が提供される。That is, according to the present invention, at least one surface of the first epitaxial growth layer formed on the first semiconductor substrate is mirror-finished, and the first epitaxial growth layer is grown on the mirror-finished surface or on the mirror-finished surface. A second semiconductor substrate integrally joined to the first epitaxial growth layer with the second epitaxial growth layer thus formed, wherein the coefficient of thermal expansion of the first epitaxial growth layer is equal to the thermal expansion coefficient of the second semiconductor substrate. An adhesive semiconductor substrate having an approximate expansion coefficient is provided.

【００２５】上記第１のエピタキシャル成長層の熱膨張
率が上記第２の半導体基板の熱膨張率に近似するので、
上記第１の半導体基板の除去前に熱処理を加えられる場
合でも、熱応力の発生により接着した半導体基板が破壊
されることがない。これにより、安定的に密着した接着
型半導体基板が提供される。Since the coefficient of thermal expansion of the first epitaxial growth layer is close to the coefficient of thermal expansion of the second semiconductor substrate,
Even when heat treatment is performed before the removal of the first semiconductor substrate, the bonded semiconductor substrate is not destroyed due to generation of thermal stress. This provides a bonded semiconductor substrate that is stably adhered.

【００２６】また、本発明によれば、第１の半導体基板
上に化合物半導体の混晶で形成された第１のエピタキシ
ャル成長層であって、上記第１の半導体基板の格子定数
と整合するように、上記混晶の組成比が選択されて形成
された第１のエピタキシャル成長層と、少なくとも片面
が鏡面加工され、この被鏡面加工面、もしくはこの被鏡
面加工面上に成長した第２のエピタキシャル成長層で前
記第１のエピタキシャル成長層に一体的に接合された第
２の半導体基板と、を備える接着型半導体基板が提供さ
れる。Further, according to the present invention, there is provided a first epitaxial growth layer formed of a mixed crystal of a compound semiconductor on a first semiconductor substrate so as to match a lattice constant of the first semiconductor substrate. A first epitaxial growth layer formed by selecting the composition ratio of the mixed crystal, and a mirror-finished surface on at least one side, and a second epitaxial growth layer grown on the mirror-finished surface or the mirror-finished surface. And a second semiconductor substrate integrally joined to the first epitaxial growth layer.

【００２７】上記第１のエピタキシャル成長層の格子定
数と上記第１の半導体基板の格子定数とが整合している
ので、エピタキシャル成長層を有するウェーハ（以下、
エピウェーハという）の反りを低減することができる。
これにより、比較的厚いエピウェーハでも安定的に上記
第２の半導体基板と密着した接着型半導体基板が提供さ
れる。Since the lattice constant of the first epitaxial growth layer and the lattice constant of the first semiconductor substrate match, a wafer having an epitaxial growth layer (hereinafter, referred to as a wafer having an epitaxial growth layer) is used.
Warpage (referred to as epi-wafer) can be reduced.
This provides an adhesive semiconductor substrate stably in close contact with the second semiconductor substrate even with a relatively thick epi-wafer.

【００２８】上記第１の半導体基板は、ＧａＡｓから形
成され、上記第２の半導体基板は、ＧａＰから形成さ
れ、また、上記エピタキシャル成長層は、組成式Ｉｎx
（Ｇａ1 -yＡｌy）1-xＰ（０．４５＜ｘ＜０．５０，０
≦ｙ≦１）で表される化合物半導体層を含むと好適であ
る。The first semiconductor substrate is formed of GaAs, the second semiconductor substrate is formed of GaP, and the epitaxial growth layer has a composition formula of In x
(Ga 1 -y Al y) 1 -x P (0.45 <x <0.50,0
It is preferable to include a compound semiconductor layer represented by ≦ y ≦ 1).

【００２９】また、本発明によれば、第１の半導体基板
上に化合物半導体の混晶で形成されたエピタキシャル成
長層であって、上記第１の半導体基板の格子定数と整合
するように、上記混晶の組成比が選択されて形成された
第１のクラッド層と、この第１のクラッド層の上に形成
された活性層と、この活性層の上に形成された第２のク
ラッド層とを含み、上記第１の半導体基板が除去された
エピタキシャル成長層と、主面が鏡面加工され、この主
面側で上記エピタキシャル成長層に直接接合された第２
の半導体基板と、上記第１のクラッド層の表面と上記第
２の半導体基板の裏面に形成され、上記活性層に電流を
供給する電極と、を備える半導体発光素子が提供され
る。According to the present invention, there is provided an epitaxial growth layer formed of a mixed crystal of a compound semiconductor on a first semiconductor substrate, wherein the mixed growth is performed so as to match the lattice constant of the first semiconductor substrate. A first cladding layer formed by selecting the composition ratio of the crystal, an active layer formed on the first cladding layer, and a second cladding layer formed on the active layer. An epitaxial growth layer from which the first semiconductor substrate has been removed, and a second surface directly mirror-finished on the main surface side and directly bonded to the epitaxial growth layer on the main surface side.
A semiconductor light emitting device is provided, comprising: a semiconductor substrate according to (1), and an electrode formed on the front surface of the first cladding layer and the back surface of the second semiconductor substrate to supply current to the active layer.

【００３０】上記第１の半導体基板は、ＧａＡｓから形
成され、上記第２の半導体基板は、ＧａＰから形成さ
れ、また、上記エピタキシャル成長層は、組成式Ｉｎx
（Ｇａ1 -yＡｌy）1-xＰで表され、上記第１のクラッド
層の上記組成式における組成比は、０．４５＜ｘ＜０．
５０、０≦ｙ≦１であると好適である。The first semiconductor substrate is formed of GaAs, the second semiconductor substrate is formed of GaP, and the epitaxial growth layer has a composition formula of In x
(Ga 1 -y Al y) is represented by 1-x P, a composition ratio in the composition formula of the first cladding layer, 0.45 <x <0.
Preferably, 50 and 0 ≦ y ≦ 1.

【００３１】上記半導体発光素子において、上記エピタ
キシャル成長層の熱膨張率は、上記第２の半導体基板の
熱膨張率に近似することが望ましい。In the above-mentioned semiconductor light emitting device, it is desirable that the coefficient of thermal expansion of the epitaxial growth layer is close to the coefficient of thermal expansion of the second semiconductor substrate.

【００３２】また、本発明によれば、第１の半導体基板
上に半導体結晶をエピタキシャル成長させてエピタキシ
ャル成長層を形成する第１の工程と、上記エピタキシャ
ル成長層の表面の汚染物および異物を除去する第２の工
程と、この第２の工程により汚染物および異物が除去さ
れたエピタキシャル成長層の上に、少なくとも片面が鏡
面加工された第２の半導体基板を被鏡面加工面が上記エ
ピタキシャル成長層に接するように載置し、上記エピタ
キシャル成長層と一体的に接合させる第３の工程と、を
備える接着型半導体基板の製造方法が提供される。Further, according to the present invention, a first step of forming an epitaxial growth layer by epitaxially growing a semiconductor crystal on a first semiconductor substrate, and a second step of removing contaminants and foreign substances on the surface of the epitaxial growth layer. And a second semiconductor substrate on which at least one surface is mirror-finished is placed on the epitaxial growth layer from which contaminants and foreign substances have been removed by the second step so that the mirror-finished surface is in contact with the epitaxial growth layer. And bonding the substrate to the epitaxial growth layer integrally with the epitaxial growth layer.

【００３３】上記第２の工程により、エピタキシャル成
長層の表面に付着するパーティクルを除去できるので、
上記第２の半導体基板を上記エピタキシャル成長層に接
合させることができる。これにより、半導体基板を高い
歩留りで製造することができる。According to the second step, particles adhering to the surface of the epitaxial growth layer can be removed.
The second semiconductor substrate can be bonded to the epitaxial growth layer. Thus, a semiconductor substrate can be manufactured with a high yield.

【００３４】また、本発明によれば、第１の半導体基板
の格子定数と整合するように、組成比を選択して上記第
１の半導体基板上に半導体結晶をエピタキシャル成長さ
せてエピタキシャル成長層を形成する第１の工程と、上
記エピタキシャル成長層の表面の汚染物および異物を除
去する第２の工程と、上記エピタキシャル成長層の上
に、少なくとも片面が鏡面加工された第２の半導体基板
をこの被鏡面加工面が上記エピタキシャル成長層に接す
るように載置し、上記エピタキシャル成長層と一体的に
接合させる第３の工程とを備える接着型半導体基板の製
造方法が提供される。According to the present invention, a composition ratio is selected so as to match the lattice constant of the first semiconductor substrate, and a semiconductor crystal is epitaxially grown on the first semiconductor substrate to form an epitaxial growth layer. A first step, a second step of removing contaminants and foreign matter on the surface of the epitaxial growth layer, and a second semiconductor substrate having at least one surface mirror-finished on the epitaxial growth layer by applying a mirror-finished surface to the second semiconductor substrate. And a third step of placing the semiconductor device in contact with the epitaxial growth layer and integrally joining the epitaxial growth layer.

【００３５】エピタキシャル成長層の格子定数と第１の
半導体基板の格子定数とを整合させるので、エピウェー
ハの反りを低減させることができる。これにより、エピ
ウェーハと第２の半導体基板とをより安定的に接合させ
ることができるので、より高い歩留りで接着型半導体基
板を製造することができる。Since the lattice constant of the epitaxial growth layer and the lattice constant of the first semiconductor substrate are matched, warpage of the epitaxial wafer can be reduced. Thereby, the epi-wafer and the second semiconductor substrate can be more stably joined, so that a bonded semiconductor substrate can be manufactured with a higher yield.

【００３６】また、本発明によれば、第１の半導体基板
上に半導体結晶をエピタキシャル成長させてエピタキシ
ャル成長層を形成する第１の工程と、上記エピタキシャ
ル成長層の表面の汚染物および異物を除去する第２の工
程と、上記エピタキシャル成長層の上に、少なくとも片
面が鏡面加工された第２の半導体基板をこの被鏡面加工
面が上記エピタキシャル成長層に接するように載置し、
上記エピタキシャル成長層と一体的に接合させる第３の
工程と、上記第１の半導体基板の少なくとも表面部を除
去した後、熱処理する第４の工程と、を備える接着型半
導体基板の製造方法が提供される。Further, according to the present invention, a first step of forming an epitaxial growth layer by epitaxially growing a semiconductor crystal on a first semiconductor substrate, and a second step of removing contaminants and foreign matter on the surface of the epitaxial growth layer. And placing a second semiconductor substrate having at least one surface mirror-finished on the epitaxial growth layer such that the mirror-finished surface is in contact with the epitaxial growth layer,
There is provided a method for manufacturing an adhesive semiconductor substrate, comprising: a third step of integrally bonding with the epitaxial growth layer; and a fourth step of performing heat treatment after removing at least a surface portion of the first semiconductor substrate. You.

【００３７】上記第４の工程において熱処理の前に上記
第１の半導体基板の少なくとも表面部を除去するので、
エピウェーハ全体の平均熱膨張率がエピタキシャル成長
層の熱膨張率と略同一となり、上記第２の半導体基板の
熱膨張率に近似する。これにより、その後の再度の熱処
理工程における被接着体の破壊を防止することができる
ので、さらに接着強度に優れた接合型半導体基板をより
一層高い歩留りで製造することができる。In the fourth step, at least the surface of the first semiconductor substrate is removed before the heat treatment.
The average coefficient of thermal expansion of the entire epi-wafer is substantially the same as the coefficient of thermal expansion of the epitaxial growth layer, and approximates the coefficient of thermal expansion of the second semiconductor substrate. This can prevent the object to be bonded from being broken in the subsequent heat treatment step, so that a bonded semiconductor substrate having even higher adhesive strength can be manufactured with a higher yield.

【００３８】上記接着型半導体基板の製造方法におい
て、上記第２の工程は、上記エピタキシャル成長層の表
面部を除去する工程であっても良い。In the method for manufacturing a bonded semiconductor substrate, the second step may be a step of removing a surface portion of the epitaxial growth layer.

【００３９】また、上記第１の工程は、上記エピタキシ
ャル成長層の上にカバー層を形成する工程を含み、上記
第２の工程は、上記カバー層をエッチングにて除去する
工程であることが望ましい。これにより、上記エピタキ
シャル成長層の表面部を直接除去する必要がないので、
上記エピタキシャル成長層の厚さを精密に制御すること
が可能になる。Preferably, the first step includes a step of forming a cover layer on the epitaxial growth layer, and the second step is a step of removing the cover layer by etching. This eliminates the need to directly remove the surface of the epitaxial growth layer,
It is possible to precisely control the thickness of the epitaxial growth layer.

【００４０】また、本発明によれば、第１の半導体基板
上に化合物半導体の混晶をエピタキシャル成長させて第
１のクラッド層と活性層と第２のクラッド層が順次堆積
した積層体を含むエピタキシャル成長を形成する工程
と、上記第２のクラッド層の上にカバー層を形成する工
程と、このカバー層をエッチングにて除去して上記第２
のクラッド層の表面を露出させる工程と、表面が露出さ
れたこの第２のクラッド層の上に主面が鏡面加工された
第２の半導体基板を、上記主面が上記上記第２のクラッ
ド層に接するように載置して一体的に接合させる工程
と、上記第１の半導体基板と上記第２の半導体基板との
熱膨張係数の差異に起因する接着面の破壊をもたらす温
度を下回る温度で熱処理をする工程と、上記第１の半導
体基板側からエッチング処理を行い上記第１のクラッド
層を露出させる工程と、上記第１のクラッド層の表面と
上記第２の半導体基板の裏面に電極を形成する工程とを
備える半導体発光素子の製造方法が提供される。Further, according to the present invention, an epitaxial growth including a laminated body in which a first clad layer, an active layer, and a second clad layer are sequentially deposited by epitaxially growing a mixed crystal of a compound semiconductor on a first semiconductor substrate. Forming a cover layer on the second clad layer, and removing the cover layer by etching to form the second cover layer.
Exposing the surface of the clad layer of the second semiconductor substrate having a mirror-finished main surface on the second clad layer having the exposed surface; The first semiconductor substrate and the second semiconductor substrate at a temperature lower than a temperature that causes destruction of an adhesive surface due to a difference in thermal expansion coefficient between the first semiconductor substrate and the second semiconductor substrate. A step of performing a heat treatment, a step of performing an etching treatment from the first semiconductor substrate side to expose the first clad layer, and forming electrodes on the front surface of the first clad layer and the back surface of the second semiconductor substrate. Forming a semiconductor light emitting device.

【００４１】上記第１のクラッド層は、その格子定数が
上記第１の半導体基板の格子定数と整合するように、上
記混晶の組成比が選択されて形成されることが望まし
い。The first cladding layer is desirably formed by selecting the composition ratio of the mixed crystal so that the lattice constant of the first cladding layer matches the lattice constant of the first semiconductor substrate.

【００４２】上記半導体発光素子の製造方法において、
上記第１の半導体基板は、ＧａＡｓから形成され、上記
第２の半導体基板は、ＧａＰから形成され、上記積層体
は、組成式Ｉｎx（Ｇａ1-yＡｌy）1-xＰで表される化合
物半導体層であり、上記第１のクラッド層の上記組成式
における組成比は、０．４５＜ｘ＜０．５０、０≦ｙ≦
１であると好適である。In the above method for manufacturing a semiconductor light emitting device,
The first semiconductor substrate is formed from GaAs, said second semiconductor substrate is formed from GaP, the laminate is expressed by a composition formula In x (Ga 1-y Al y) 1-x P Wherein the composition ratio of the first cladding layer in the composition formula is 0.45 <x <0.50, 0 ≦ y ≦
Suitably, it is 1.

【００４３】さらに、本発明によれば、第１の半導体基
板上に化合物半導体の混晶をエピタキシャル成長させて
第１のクラッド層と活性層と第２のクラッド層が順次堆
積した積層体を含むエピタキシャル成長を形成する工程
と、上記第２のクラッド層の上にカバー層を形成する工
程と、上記カバー層をエッチングにて除去して上記第２
のクラッド層の表面を露出させる工程と、表面が露出さ
れこの第２のクラッド層の上に主面が鏡面加工された第
２の半導体基板を、上記主面が上記上記第２のクラッド
層に接するように載置して一体的に接合させる工程と、
上記第１の半導体基板の少なくとも表面部をエッチング
により除去した後に熱処理をする工程と、エッチングに
より上記第１のクラッド層を露出させる工程と、上記第
１のクラッド層の表面と上記第２の半導体基板の裏面に
電極を形成する工程とを備える半導体発光素子の製造方
法が提供される。Further, according to the present invention, an epitaxial growth including a stacked body in which a first clad layer, an active layer, and a second clad layer are sequentially deposited by epitaxially growing a mixed crystal of a compound semiconductor on a first semiconductor substrate. Forming a cover layer on the second clad layer, and removing the cover layer by etching to form the second clad layer.
Exposing the surface of the cladding layer to the second semiconductor substrate whose surface is exposed and whose main surface is mirror-finished on the second cladding layer; A step of placing them in contact with each other and integrally joining them,
A step of performing heat treatment after removing at least a surface portion of the first semiconductor substrate by etching, a step of exposing the first cladding layer by etching, a step of exposing the first cladding layer to the surface of the first cladding layer, Forming an electrode on the back surface of the substrate.

【００４４】上記エピタキシャル成長層は、上記第１の
半導体基板と上記積層体との間に介在して形成され、上
記第１の半導体基板の除去工程においてエッチングスト
ッパとなる保護膜を含むことが好ましい。この保護膜
は、エッチング時のマージンを与えるとともに、上記熱
処理の工程において上記第１のクラッド層の構成成分で
あるＰ（リン）やドープされた不純物が蒸発することを
も防止する。Preferably, the epitaxial growth layer is formed so as to be interposed between the first semiconductor substrate and the laminate, and includes a protective film serving as an etching stopper in the step of removing the first semiconductor substrate. The protective film provides a margin at the time of etching, and also prevents evaporation of P (phosphorus) and a doped impurity which are components of the first cladding layer in the heat treatment step.

【００４５】さらに、本発明によれば、第１の半導体基
板上に形成されたエピタキシャル成長層と、少なくとも
片面が鏡面加工され、この被鏡面加工面で前記エピタキ
シャル成長層に一体的に接合された第２の半導体基板
と、を備え、前記第２の半導体基板の接合された面の結
晶方位が、第１の半導体基板の接合された面の裏側の面
の結晶方位と略同一であることを特徴とする接着型半導
体基板が提供される。Further, according to the present invention, at least one surface of the epitaxial growth layer formed on the first semiconductor substrate is mirror-finished, and the second surface integrally bonded to the epitaxial growth layer on the mirror-finished surface is formed. Wherein the crystal orientation of the bonded surface of the second semiconductor substrate is substantially the same as the crystal orientation of the surface on the back side of the bonded surface of the first semiconductor substrate. Is provided.

【００４６】結晶方位を略同一とすることにより、接着
界面のダングリングボンドや結晶欠陥を低減し、電気抵
抗の上昇を解消することができる。By making the crystal orientations substantially the same, dangling bonds and crystal defects at the bonding interface can be reduced, and an increase in electric resistance can be eliminated.

【００４７】または、本発明によれば、第１の半導体基
板上に形成されたエピタキシャル成長層と、少なくとも
片面が鏡面加工され、この被鏡面加工面で前記エピタキ
シャル成長層に一体的に接合された第２の半導体基板
と、を備え、前記第１の半導体基板と前記第２の半導体
基板は、いずれも化合物からなり、前記第１の半導体基
板の主面のうちで（１１１）Ａ面と（１１１）Ｂ面のい
ずれか一方が優先的に出現した面に対して、前記第２の
半導体基板の主面のうちで（１１１）Ａ面と（１１１）
Ｂ面のいずれか他方が優先的に出現した面を接合してな
ることを特徴とする接着型半導体基板が提供される。Alternatively, according to the present invention, at least one surface of the epitaxial growth layer formed on the first semiconductor substrate is mirror-finished, and the second surface integrally bonded to the epitaxial growth layer on the mirror-finished surface is formed. Wherein the first semiconductor substrate and the second semiconductor substrate are both made of a compound, and the (111) A surface and the (111) surface among the main surfaces of the first semiconductor substrate. The (111) A surface and the (111) surface of the main surface of the second semiconductor substrate are compared with the surface where one of the B surfaces appears preferentially.
There is provided an adhesive semiconductor substrate characterized in that one of the B surfaces is bonded to a surface where the other surface appears preferentially.

【００４８】このような面方位関係により接着界面のダ
ングリングボンドや結晶欠陥を低減し、電気抵抗の上昇
を解消することができる。With such a plane orientation relationship, dangling bonds and crystal defects at the bonding interface can be reduced, and an increase in electric resistance can be eliminated.

【００４９】ここで、前記第１の半導体基板と前記第２
の半導体基板とは、それぞれの接合面における順メサ方
向が直交するように接合され一体化されたものとするこ
とができる。Here, the first semiconductor substrate and the second semiconductor substrate
The semiconductor substrate can be joined and integrated so that the forward mesa direction on each joining surface is orthogonal.

【００５０】また、前記第１の半導体基板は、ＧａＡｓ
から形成され、前記エピタキシャル成長層は、組成式Ｉ
ｎｘ（Ｇａ１−ｙＡｌｙ）１−ｘＰ（０．４５＜ｘ＜
０．５０、０≦ｙ≦１）で表される化合物半導体層を含
み、前記第２の半導体基板は、ＧａＰから形成されたも
のとすることができる。The first semiconductor substrate is made of GaAs
And the epitaxially grown layer has a composition formula I
n x (Ga 1-y Al y) 1-x P (0.45 <x <
0.50, 0 ≦ y ≦ 1), and the second semiconductor substrate may be formed of GaP.

【００５１】また、前記第１の半導体基板は、（１０
０）面から（１１１）III族面すなわちＧａ面方向に第
１の傾斜角度をもって傾斜した表面を有し、前記第２の
半導体基板は、（１００）面から（１１１）V族面すな
わちＰ面方向に第２の傾斜角度をもって傾斜した表面を
有するものとすれば、前述した方位関係を満足できる。Further, the first semiconductor substrate has a structure of (10
The semiconductor substrate has a surface inclined at a first inclination angle from the (0) plane to the (111) group III plane, that is, the Ga plane direction, and the second semiconductor substrate is formed from the (100) plane to the (111) group V plane, that is, the P plane. If the surface has a surface inclined at the second inclination angle in the direction, the above-described azimuthal relationship can be satisfied.

【００５２】また、前記第１の傾斜角度と前記第２の傾
斜角度が略同一であることが望ましい。It is preferable that the first inclination angle and the second inclination angle are substantially the same.

【００５３】一方、本発明によれば、前述したいずれか
１つに記載の接着型半導体基板を形成した後に前記第１
の半導体基板の少なくとも一部を除去して得られた残部
を備えたことを特徴とする半導体発光素子が提供され
る。According to the present invention, on the other hand, after forming the adhesive semiconductor substrate according to any one of the above, the first
A semiconductor light-emitting device comprising a residue obtained by removing at least a part of the semiconductor substrate.

【００５４】一方、本発明によれば、２枚の半導体基板
を接合してなる接着型半導体基板の製造方法であって、
化合物半導体からなる第１の半導体基板の主面のうちで
（１１１）Ａ面と（１１１）Ｂ面のいずれか一方が優先
的に出現した面に対して、化合物半導体からなる第２の
半導体基板の主面のうちで（１１１）Ａ面と（１１１）
Ｂ面のいずれか他方が優先的に出現した面を接合するこ
とを特徴とする接着型半導体基板の製造方法が提供され
る。On the other hand, according to the present invention, there is provided a method for manufacturing an adhesive semiconductor substrate obtained by joining two semiconductor substrates,
A second semiconductor substrate made of a compound semiconductor is formed on a main surface of the first semiconductor substrate made of a compound semiconductor, in which one of the (111) A surface and the (111) B surface appears preferentially. (111) A and (111)
There is provided a method for manufacturing an adhesive semiconductor substrate, characterized in that a surface in which one of the B surfaces appears preferentially is bonded.

【００５５】または、本発明によれば、化合物半導体か
らなる単結晶インゴットからスライスした第１及び第２
の半導体基板を接合してなる接着型半導体基板の製造方
法であって、前記第１の半導体基板の主面のうちの前記
単結晶インゴットの種結晶に近い側の主面に対して、前
記第２の半導体基板の主面のうちの前記単結晶インゴッ
トの種結晶から遠い側の主面を接合することを特徴とす
る接着型半導体基板の製造方法が提供される。Alternatively, according to the present invention, the first and second sliced single crystal ingots made of a compound semiconductor are provided.
A method of manufacturing a bonded semiconductor substrate by bonding the semiconductor substrates of the first to the single crystal ingot of the main surface of the first semiconductor substrate closer to the seed crystal. 2. A method of manufacturing an adhesive semiconductor substrate, wherein a main surface of the main surface of the second semiconductor substrate, which is farther from the seed crystal of the single crystal ingot, is joined.

【００５６】ここで、前記第１及び第２のウェーハは、
それぞれ異なる単結晶インゴットからスライスされたも
のでも良い。Here, the first and second wafers are:
Each sliced from a different single crystal ingot may be used.

【００５７】また、本発明によれば、２枚の半導体基板
を接合してなる接着型半導体基板の製造方法であって、
重ね合わせた前記２枚の半導体基板の一部のみを加圧し
て押さえ、前記２枚の半導体基板のその他の部分を押さ
えない状態において加熱することにより前記２枚の半導
体基板を接合することを特徴とする接着型半導体基板の
製造方法が提供される。Further, according to the present invention, there is provided a method of manufacturing an adhesive semiconductor substrate obtained by joining two semiconductor substrates,
It is characterized in that the two semiconductor substrates are joined by pressing and holding only a part of the two semiconductor substrates which are overlapped with each other, and heating the other semiconductor substrate without pressing the other portions. A method for manufacturing a bonded semiconductor substrate is provided.

【００５８】ここで、前記重ね合わせた前記２枚の半導
体基板の中央部のみを加圧して押さえると良い。Here, it is preferable to press and hold only the central portions of the two semiconductor substrates which are overlapped.

【００５９】また、本発明によれば、発光層と、その発
光に対して透光性を有する基板と、を備えた半導体発光
素子であって、前記基板上における前記発光層の面積が
前記基板の面積よりも小さいことを特徴とする半導体発
光素子が提供される。According to the present invention, there is provided a semiconductor light emitting device including a light emitting layer and a substrate having a property of transmitting light emitted from the light emitting layer, wherein the area of the light emitting layer on the substrate is equal to the substrate. A semiconductor light-emitting device characterized by having a smaller area than that of the semiconductor light-emitting device.

【００６０】この構成によれば、発光効率を改善し、光
取り出し効率の低下も抑制することができる。According to this configuration, the luminous efficiency can be improved and a decrease in the light extraction efficiency can be suppressed.

【００６１】ここで、前記基板は、その主面のうちの前
記発光層側の主面の面積がその反対側の主面の面積より
も小さくなるように側面に段差を有するものとしても良
い。Here, the substrate may have a step on the side so that the area of the main surface on the light emitting layer side of the main surface is smaller than the area of the main surface on the opposite side.

【００６２】また、本発明によれば、前述したいずれか
の半導体発光素子の製造方法において、前記活性層を部
分的に除去することにより、前記第２の半導体基板上に
おける前記活性層の面積を前記第２の半導体基板の面積
よりも小さくする工程をさらに備えたものとすることが
できる。According to the invention, in any one of the above-described methods for manufacturing a semiconductor light emitting device, the area of the active layer on the second semiconductor substrate is reduced by partially removing the active layer. The method may further include a step of making the area smaller than the area of the second semiconductor substrate.

【００６３】また、本発明によれば、前述したいずれか
の接着型半導体基板の製造方法において、前記第１の半
導体基板と前記第２の半導体基板の少なくともいずれか
の接合すべき表面に溝を形成した後に接合することによ
り、熱膨張率や格子定数の相異を緩和することができ
る。According to the present invention, in any one of the above-described methods for manufacturing an adhesive semiconductor substrate, a groove is formed in at least one of the surfaces of the first semiconductor substrate and the second semiconductor substrate to be joined. By joining after formation, differences in the coefficient of thermal expansion and lattice constant can be reduced.

【００６４】ここで、前記したいずれの発明において
も、第１の発明基板と第２の半導体基板とを接合する前
に、第２の半導体基板の表面に第２のエピタキシャル成
長層を成長しておき、この第２のエピタキシャル層で接
合するようにしても良い。Here, in any of the above-mentioned inventions, before joining the first invention substrate and the second semiconductor substrate, a second epitaxial growth layer is grown on the surface of the second semiconductor substrate. Alternatively, the second epitaxial layer may be joined.

【００６５】[0065]

【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Some embodiments of the present invention will be described below with reference to the drawings.

【００６６】（第１の実施の形態）まず、本発明の第１
の実施の形態について説明する。本実施形態は、本発明
にかかる接着型半導体基板をＩｎＧａＡｌＰ系ＬＥＤに
適用した形態である。(First Embodiment) First, the first embodiment of the present invention will be described.
An embodiment will be described. This embodiment is an embodiment in which the adhesive semiconductor substrate according to the present invention is applied to an InGaAlP-based LED.

【００６７】図１は、本実施形態のＩｎＧａＡｌＰ系Ｌ
ＥＤを示す略示断面図である。同図に示すＬＥＤ１は、
活性層１５と、この活性層１５を介在させて積層形成さ
れたＮ型クラッド層１４，Ｐ型クラッド層１６でなる積
層体１０と、この積層体の下面に一体的に接合されたＧ
ａＰ基板１１と、Ｎ型クラッド層１４の上面側とＧａＰ
基板１１の下面にそれぞれ形成された電極１９と、を備
えている。FIG. 1 shows an InGaAlP-based L of this embodiment.
It is a schematic sectional drawing which shows ED. The LED 1 shown in FIG.
An active layer 15, a laminated body 10 including an N-type clad layer 14 and a P-type clad layer 16 laminated and formed with the active layer 15 interposed therebetween, and a G integrally bonded to the lower surface of the laminated body
aP substrate 11, upper surface of N-type cladding layer 14 and GaP
An electrode 19 formed on the lower surface of the substrate 11.

【００６８】積層体１０は、図示しないＧａＡｓ基板を
成長用基板として化合物半導体の混晶をエピタキシャル
成長させることにより形成されたものである。ＧａＰ基
板１１は、Ｐ型クラッド層１６との接合面を主面とする
と、この主面が鏡面加工され、積層体１０が成長用基板
上に形成されたままで室温にて直接密着接合されてい
る。成長用基板は、密着接合後に除去されている。The laminate 10 is formed by epitaxially growing a mixed crystal of a compound semiconductor using a GaAs substrate (not shown) as a growth substrate. Assuming that the main surface of the GaP substrate 11 is the bonding surface with the P-type cladding layer 16, this main surface is mirror-finished and directly adhered at room temperature while the laminate 10 is formed on the growth substrate. . The growth substrate is removed after the close bonding.

【００６９】活性層１５および２つのクラッド層１４，
１６はいずれも前述した組成式１）で表わすことがで
き、後述するように、各組成を好適に選択することによ
り特に室温で成長用基板と格子整合されているので、成
長用基板の反りが大幅に低減され、この結果ＧａＰ基板
１１の積層体１０への全面接合が可能となっている。The active layer 15 and the two cladding layers 14,
16 can be represented by the above-mentioned composition formula 1), and as described later, by suitably selecting each composition, lattice-matching with the growth substrate is performed particularly at room temperature. As a result, the entire surface of the GaP substrate 11 can be bonded to the stacked body 10.

【００７０】本実施形態において、ＧａＰ基板１１は、
Ｐ型で直径が２インチ、厚さが２５０μｍであり、Ｐ型
クラッド層１６は０．６μｍの厚さを有し、その組成比
は前述の１）式を用いて表すとｘ＝０．５，ｙ＝１．０
である。また、活性層１５は、厚さ０．６μｍで組成比
がｘ＝０．５，ｙ＝０．２８である。さらに、Ｎ型クラ
ッド層１４は、厚さ０．６μmmであり、その組成比は、
ｘ＝０．５，ｙ＝１．０である。In the present embodiment, the GaP substrate 11
The P-type has a diameter of 2 inches and a thickness of 250 μm, and the P-type cladding layer 16 has a thickness of 0.6 μm. , Y = 1.0
It is. The active layer 15 has a thickness of 0.6 μm and a composition ratio of x = 0.5 and y = 0.28. Further, the N-type cladding layer 14 has a thickness of 0.6 μmm, and its composition ratio is
x = 0.5 and y = 1.0.

【００７１】このように、本実施形態のＬＥＤ１は、可
視光領域の光を吸収しないＧａＰ基板１１上に形成され
ているため、高い輝度で発光させることができる。この
ＬＥＤ１の発光特性を評価したところ、図１８に示した
従来のＧａＡｓを基板とするＬＥＤ１００の２倍以上の
明るさを有することが確認された。As described above, since the LED 1 of the present embodiment is formed on the GaP substrate 11 which does not absorb light in the visible light region, it can emit light with high luminance. When the light emission characteristics of the LED 1 were evaluated, it was confirmed that the LED 1 had twice or more the brightness of the conventional LED 100 using GaAs as a substrate shown in FIG.

【００７２】（第２の実施の形態）次に、本発明の第２
の実施の形態として、接着型半導体基板の製造方法の実
施の形態について図面を参照しながら説明する。以下の
説明においては、ＩｎＧａＡｌＰ系ＬＥＤの製造に適用
した具体例として説明し、より具体的には図１に示すＬ
ＥＤ１の製造方法の実施例のいくつかを示す。(Second Embodiment) Next, a second embodiment of the present invention will be described.
An embodiment of a method for manufacturing a bonded semiconductor substrate will be described with reference to the drawings. In the following description, a specific example applied to the manufacture of an InGaAlP-based LED will be described, and more specifically, L shown in FIG.
Several examples of the method of manufacturing the ED1 will be described.

【００７３】（第１の実施例）まず、本発明にかかる接
着型半導体基板の製造方法の第１の実施例について図２
を参照しながら説明する。本実施例は、第１の半導体基
板上に形成されたエピタキシャル成長層の表面へのパー
ティクル付着を解決するものであり、その特徴は、エピ
ウェーハの表面にカバー層を形成し、第２の半導体基板
をエピウェーハに直接接着する前に、エピウェーハに付
着したパーティクルをカバー層とともに除去する点にあ
る。(First Embodiment) First, a first embodiment of a method for manufacturing an adhesive semiconductor substrate according to the present invention will be described with reference to FIG.
This will be described with reference to FIG. The present embodiment is to solve the adhesion of particles to the surface of the epitaxial growth layer formed on the first semiconductor substrate. The feature of this embodiment is that a cover layer is formed on the surface of the epi-wafer and the second semiconductor substrate is formed. Prior to direct bonding to the epiwafer, particles attached to the epiwafer are removed together with the cover layer.

【００７４】図２（ａ）〜（ｄ）は、本実施例の製造方
法を具体的に説明する略示断面図である。なお、図２
は、図１の上下を逆にした記載となっている。FIGS. 2A to 2D are schematic sectional views for specifically explaining the manufacturing method of this embodiment. Note that FIG.
Is an upside down description of FIG.

【００７５】図２（ａ）に示すように、直接接着に供す
るエピウェーハには、Ｎ型ＧａＡｓ基板１２上にバッフ
ァ層１８，Ｎ型クラッド層１４、活性層１５，Ｐ型クラ
ッド層１６、および表面カバー層１７が順次積層されて
形成されている。これらのエピタキシャル成長層は、例
えばＭＯＣＶＤ（Metal Organic Chemical Vapor Depos
ition）法により形成される。As shown in FIG. 2A, an epi-wafer to be directly bonded includes a buffer layer 18, an N-type cladding layer 14, an active layer 15, a P-type cladding layer 16 and a surface on an N-type GaAs substrate 12. The cover layer 17 is formed by sequentially laminating. These epitaxial growth layers are formed, for example, by MOCVD (Metal Organic Chemical Vapor Depos
ition) method.

【００７６】Ｎ型ＧａＡｓ基板１２は、サイズが直径２
インチ、厚さ２５０μｍであり、不純物としてＳｉが約
１Ｅ１８／cm3のキャリア濃度でドープされており、さ
らにその主面は鏡面仕上げとなっている。バッファー層
１８はＧａＡｓで、厚さは０．５μｍである。最上層の
表面カバー層１７は、ＧａＡｓで形成され、その厚さは
０．１μｍである。The N-type GaAs substrate 12 has a diameter of 2
Inches, 250 μm in thickness, doped with Si as an impurity at a carrier concentration of about 1E18 / cm 3 , and the main surface thereof is mirror-finished. The buffer layer 18 is made of GaAs and has a thickness of 0.5 μm. The uppermost surface cover layer 17 is formed of GaAs, and has a thickness of 0.1 μm.

【００７７】次に、エピウェーハを界面活性剤で洗浄し
た後、容積比で硫酸８、過酸化水素水１、水１の混合液
にエピウェーハを浸漬してエッチングを行い、図２
（ｂ）に示すように、表面カバー層１７を除去した。こ
の混合液は、ＧａＡｓカバー層を選択的にエッチングす
るもので、数秒で表面カバー層１７が除去されたことが
観察できたが、１分間侵漬を続けてＰクラッド層１６の
表面を完全に表出させた。Next, after cleaning the epi-wafer with a surfactant, the epi-wafer was immersed in a mixed solution of sulfuric acid 8, hydrogen peroxide 1 and water 1 at a volume ratio to perform etching.
As shown in (b), the surface cover layer 17 was removed. This mixed solution selectively etches the GaAs cover layer, and it was observed that the surface cover layer 17 was removed in a few seconds. However, the mixture was continuously immersed for 1 minute to completely cover the surface of the P clad layer 16. It was exposed.

【００７８】次いで、表面カバー層１７を除去したエピ
ウェーハとＧａＰ基板１１との直接接着を行い、図２
（ｃ）に示す被接着体を得た。以下、直接接着の工程を
より詳細に説明する。Next, the epiwafer from which the surface cover layer 17 has been removed and the GaP substrate 11 are directly bonded to each other.
An adherend shown in (c) was obtained. Hereinafter, the direct bonding process will be described in more detail.

【００７９】直接接着の前処理として、ＧａＰ基板１１
を界面活性剤で洗浄し、希弗酸に浸漬して表面の自然酸
化膜を除去し、水洗をした後にスピナで乾燥させた。ま
た、エピウェーハは上述した方法で表面カバー層１７を
除去した後、ＧａＰ基板１１と同様にして酸化膜除去の
ため希弗酸処理を行い、水洗とスピナ乾燥を行なった。
これらの前処理は、すべてクリーンルーム内の清浄な雰
囲気下で行った。As a pretreatment for direct bonding, the GaP substrate 11
Was washed with a surfactant, immersed in dilute hydrofluoric acid to remove a natural oxide film on the surface, washed with water, and then dried with a spinner. After removing the surface cover layer 17 by the above-described method, the epiwafer was subjected to a dilute hydrofluoric acid treatment for removing an oxide film in the same manner as the GaP substrate 11, followed by water washing and spinner drying.
All of these pretreatments were performed under a clean atmosphere in a clean room.

【００８０】次に、前処理を終えたエピウェーハをエピ
タキシャル成長層が上方になるように載置し、その上に
ＧａＰ基板１１を、鏡面が下向きになるように載置し、
室温で密着させた。ＧａＰは透明であるため密着状態を
目視にて観察できる。ＧａＰ基板１１をエピウェーハに
載置すると、エピウェーハが正面視で凸形状をなすよう
に反っているため、ＧａＰ基板１１の中央部が最初に密
着した。そのまま放置するだけで密着部が自然にＧａＰ
基板１１の周辺部へ向って広がり、１分以内にＧａＰ基
板１１の周縁の面取り部分を除いて全面が密着した。同
様の操作を繰り返し、計１０組の室温密着を行ない、そ
のすべてが全面密着した。本実施例との比較のため、カ
バー層１７を設けなかったエピウェーハを準備してカバ
ー層に対するエッチング以外は本実施例と同様の工程を
経て室温密着を試みた。その結果、カバー層１７を設け
なかったエピウェーハは、１０組のうち６組にボイドが
発生し、１組は室温での密着ができなかった。Next, the pre-processed epi-wafer is placed so that the epitaxial growth layer faces upward, and a GaP substrate 11 is placed thereon such that the mirror surface faces downward.
Adhered at room temperature. Since GaP is transparent, the adhered state can be visually observed. When the GaP substrate 11 was placed on the epi-wafer, the central portion of the GaP substrate 11 was in close contact first because the epi-wafer was warped so as to form a convex shape when viewed from the front. Just leave it as it is and the adhesion will be GaP naturally.
The entire surface of the GaP substrate 11 was adhered to the peripheral portion of the GaP substrate 11 excluding the chamfered portion within one minute, except for the chamfered portion. The same operation was repeated, and a total of 10 sets were brought into close contact with each other at room temperature. For comparison with the present example, an epiwafer without the cover layer 17 was prepared, and adhesion was attempted at room temperature through the same steps as in this example except for etching the cover layer. As a result, in the epiwafer without the cover layer 17, voids were generated in six out of ten sets, and one set could not adhere at room temperature.

【００８１】直接接着の最終工程として、室温で密着し
ている被接着体を石英ボートに立てて並べ、拡散炉内に
入れて熱処理を行った。被接着体を５組ずつに分け、片
方を８００℃で、もう片方を４００℃で熱処理した。い
ずれも処理時間は１時間で、雰囲気は水素を１０％含む
アルゴンである。熱処理工程後、８００℃の被接着体
は、５組中３組が割れるか、またはエピウェーハ側にク
ラックが入っていた。この一方、４００℃で熱処理した
５組については、割れたりクラックが入ったりしたもの
はなかった。熱処理工程における温度に応じたこのよう
な相違は、ＧａＡｓを基板とするエピウェーハとＧａＰ
基板１１とは熱膨張係数が異なるため、室温被接着体を
高温で熱処理する際に熱応力が発生し、この結果被接着
体が破壊されるためである。熱処理温度が低い場合は、
温度にほぼ比例して昇温時の熱膨張差と降温時の熱収縮
差が小さくなるため、４００℃の熱処理では破壊が起こ
らなかった。As a final step of the direct bonding, the objects to be adhered at room temperature were set up on a quartz boat, placed in a diffusion furnace, and subjected to a heat treatment. The adherend was divided into five sets, one of which was heat-treated at 800 ° C and the other was heat-treated at 400 ° C. In each case, the processing time is one hour, and the atmosphere is argon containing 10% of hydrogen. After the heat treatment step, three of the five adherends at 800 ° C. were cracked or cracked on the epiwafer side. On the other hand, none of the five sets heat-treated at 400 ° C. had cracks or cracks. Such a difference depending on the temperature in the heat treatment process is caused by the difference between the epitaxial wafer using GaAs as a substrate and the GaP.
This is because the substrate 11 has a different thermal expansion coefficient from that of the substrate 11, so that a thermal stress is generated when the adherend at room temperature is heat-treated at a high temperature, and as a result, the adherend is broken. If the heat treatment temperature is low,
Since the difference between the thermal expansion at the time of raising the temperature and the difference between the thermal shrinkage at the time of lowering the temperature became almost proportional to the temperature, no destruction occurred in the heat treatment at 400 ° C.

【００８２】次に、図２（ｄ）に示すように、エピウェ
ーハのＧａＡｓ基板１２を除去した。このＧａＡｓ基板
１２の除去工程は、被接着体をアンモニアと過酸化水素
水の混合液に浸漬し、ＧａＡｓを選択的にエッチングす
ることにより処理した。このエッチングによりＧａＡｓ
バッファ層１８も同時に除去された。Next, as shown in FIG. 2D, the GaAs substrate 12 of the epiwafer was removed. The removal process of the GaAs substrate 12 was performed by immersing the adherend in a mixed solution of ammonia and hydrogen peroxide solution and selectively etching the GaAs. By this etching, GaAs
The buffer layer 18 was also removed at the same time.

【００８３】最後に、ＧａＰ基板１１とＮ型クラッド層
１４に電極１９を設け、図１に示すＬＥＤ１を得た。Finally, an electrode 19 was provided on the GaP substrate 11 and the N-type cladding layer 14 to obtain the LED 1 shown in FIG.

【００８４】以上、ＩｎＧａＡｌＰエピタキシャル成長
層上のＧａＡｓカバー層を選択エッチングで除去してか
ら接着する工程を中心に本発明にかかる半導体発光素子
の第１の実施例を説明した。但し、カバー層は必ずしも
すべて除去する必要はなく、同様の効果が得られる範囲
内で表面からその一部を除去してもよい。また、カバー
層を設けずに、接着するエピタキシャル成長層の表面部
分を除去してもよい。The first embodiment of the semiconductor light emitting device according to the present invention has been described centering on the step of removing the GaAs cover layer on the InGaAlP epitaxial growth layer by selective etching and then bonding. However, it is not always necessary to remove the entire cover layer, and a part of the cover layer may be removed from the surface as long as a similar effect is obtained. Also, the surface portion of the epitaxial growth layer to be bonded may be removed without providing the cover layer.

【００８５】本実施例においては、直接接着するクラッ
ド層が発光に寄与する層であるため、厚さを精密に制御
するために、カバー層を設けた上でこれを選択エッチン
グで完全に除去したものである。In this embodiment, since the clad layer directly bonded is a layer contributing to light emission, a cover layer was provided and then completely removed by selective etching in order to precisely control the thickness. Things.

【００８６】本実施例の表面パーティクル除去方法は、
上述したＩｎＧａＡ１Ｐ系エピタキシャル成長層とＧａ
Ｐ基板との直接接着に限らず、エピタキシャル成長層に
ウェーハ接着する場合に有効である。また接着法も上述
した直接接着に限らず、荷重をかけながら熱処理する方
法、電圧をかけて接着する方法、さらに接着層や接着材
料を使用して接着する方法においても、接着表面のパー
ティクルは接着の障害になるため、本実施例の表面パー
ティクル除去方法は適用可能である。The method for removing surface particles according to the present embodiment is as follows.
The above-described InGaAs1P-based epitaxial growth layer and Ga
The present invention is not limited to the direct bonding with the P substrate, but is effective when the wafer is bonded to the epitaxial growth layer. In addition, the bonding method is not limited to the direct bonding described above, and in the method of performing heat treatment while applying a load, the method of bonding by applying a voltage, and the method of bonding using a bonding layer or a bonding material, the particles on the bonding surface are bonded. Therefore, the surface particle removing method of the present embodiment can be applied.

【００８７】（第２の実施例）次に、本発明にかかる密
着型半導体基板の製造方法の第２の実施例について説明
する。本実施例は、エピウェーハの反りが大きい場合
に、ＩｎＧａＡ１Ｐ系材料の格子定数を調整することに
より、直接接着工程の室温密着が不完全となる問題を解
決するものである。その他の製造方法は、前述した第１
の実施例と略同一である。本実施例についても図１に示
すＬＥＤ１の製造方法に適用した具体例として図２の略
示断面図を用いて説明する。(Second Embodiment) Next, a second embodiment of the method for manufacturing a contact type semiconductor substrate according to the present invention will be described. The present embodiment solves the problem that the room-temperature adhesion in the direct bonding process is incomplete by adjusting the lattice constant of the InGa1P-based material when the warp of the epiwafer is large. Other manufacturing methods are described in the first
This is substantially the same as the embodiment. This embodiment will be described with reference to the schematic cross-sectional view of FIG. 2 as a specific example applied to the method of manufacturing the LED 1 shown in FIG.

【００８８】上述した第１の実施例では、厚さの合計が
１．８μｍのＩｎＧａＡｌＰ系エピタキシャル成長層を
有するエピウェーハと、厚さ２５０μｍのＧａＰ基板と
を使用し全面密着が可能であった。このエピウェーハに
は１１μｍ〜１８μｍの反りがあったが、室温密着カが
エピウェーハの反りを矯正した結果、また、ＧａＰ基板
をエピウェーハに合わせて凹に反らした結果、全面が密
着した。In the above-described first embodiment, the entire surface can be adhered to each other by using an epitaxial wafer having an InGaAlP-based epitaxial growth layer having a total thickness of 1.8 μm and a GaP substrate having a thickness of 250 μm. This epiwafer had a warpage of 11 μm to 18 μm, but as a result of the correction of the warpage of the epiwafer by room-temperature adhesion, and as a result of the concave warping of the GaP substrate in conformity with the epiwafer, the entire surface adhered.

【００８９】これに対して、ＩｎＧａＡｌＰ系エピタキ
シャル成長層の厚さ合計が３．６μｍのエピウェーハ
と、厚さ３５０μｍのＧａＰ基板を使用して、同様の直
接接着を試みた。エピウェーハは、基板と各エピタキシ
ャル成長層の組成を第１の実施例と同一にし、厚さは、
活性層１５とバッファー層１８とカバー層１７について
は同一だが、Ｎ型クラッド層１４とＰ型クラッド層１６
はそれぞれ１．５μｍと厚くしてある。この結果、エピ
ウェーハの反りは２４〜３６μｍと、ほぼＩｎＧａＡ１
Ｐ系エピタキシャル成長層の厚さ合計に比例して大きく
なっていた。On the other hand, similar direct bonding was attempted using an epiwafer having a total thickness of the InGaAlP-based epitaxial growth layer of 3.6 μm and a GaP substrate having a thickness of 350 μm. The epitaxial wafer has the same composition of the substrate and each epitaxial growth layer as in the first embodiment, and the thickness is
The active layer 15, the buffer layer 18, and the cover layer 17 are the same, but the N-type clad layer 14 and the P-type clad layer 16
Are each as thick as 1.5 μm. As a result, the warp of the epiwafer was 24 to 36 μm, which was almost InGaAs1.
It increased in proportion to the total thickness of the P-based epitaxial growth layer.

【００９０】この場合、エピウェーハの中央領域は室温
で密着したが、全面の密着はできなかった。ここで、エ
ピウェーハを平坦な真空チャックに吸着させると全面密
着が可能であった。このことから、全面接着できない原
因は、エピウェーハの反りが大きいことと、さらに、Ｇ
ａＰ基板が厚く変形しにくいことにより、室温密着カが
ウェーハの反りを矯正できなくなった点にあることが分
る。In this case, the central region of the epi-wafer adhered at room temperature, but could not adhere to the entire surface. Here, when the epi-wafer was adsorbed on a flat vacuum chuck, it was possible to adhere to the entire surface. From this, the reason why the entire surface cannot be adhered is that the warpage of the epiwafer is large and that
It can be seen that the fact that the aP substrate is thick and hardly deformed makes it impossible for the room-temperature adhesive to correct the warpage of the wafer.

【００９１】本実施例の特徴は、ＩｎＧａＡ１Ｐ系材料
の特性を利用して、バンドギャップなどの発光に影響す
る特性を変えることなく、格子定数を調整して、エピウ
ェーハの反りを減らすことにある。１ｎＧａＡｌＰ系材
料は、ＩｎＰ，ＧａＰ，Ａ１Ｐの混晶である。一般にベ
ガード則と呼ばれる法則によれば、混晶の格子定数やバ
ンドギャップは、混晶を構成する物質の格子定数とバン
ドギャップとを構成比に応じて平均化した値となる。い
くつかの１ｎＧａＡｌＰ材料について、１）式の組成比
ｘ，ｙと、これらｘおよびｙから換算したＩｎＰ，Ｇａ
Ｐ，ＡｌＰの構成比と、この構成比からベカード則より
計算した格子定数およびバンドギャップとを図３に示
す。格子定数についてはＧａＡｓの格子定数０．５６５
３３ｎｍとの比を合わせて示した。同図中、番号１，
２，３は、対応する組成比から分るようにそれぞれ１ｎ
Ｐ，ＡｌＰ，ＧａＰ単体の場合であり、格子定数とバン
ドギャップとの計算にはこの欄の値を使用した。The feature of this embodiment lies in that the characteristics of the InGaAs1P-based material are utilized to change the lattice constant without changing the characteristics such as the band gap which affect light emission, thereby reducing the warpage of the epi-wafer. The 1nGaAlP-based material is a mixed crystal of InP, GaP, and A1P. According to the rule generally called Vegard's law, the lattice constant and band gap of a mixed crystal are values obtained by averaging the lattice constant and band gap of the material constituting the mixed crystal according to the composition ratio. For some InGaAlP materials, the composition ratios x and y in the formula 1) and InP and Ga calculated from these x and y
FIG. 3 shows the composition ratios of P and AlP, and the lattice constants and band gaps calculated from the composition ratios according to the Becker rule. The lattice constant of GaAs is 0.565.
The ratio with 33 nm is also shown. In FIG.
2 and 3 are each 1 n as can be seen from the corresponding composition ratio.
This is the case of P, AlP, and GaP alone, and the values in this column were used for calculation of the lattice constant and the band gap.

【００９２】本発明にかかる接着型半導体基板の製造方
法の第１の実施例で説明した、室温で全面密着ができな
かったエピウェーハの組成は、番号４と５の欄に示し、
また、従来の技術で説明した従来の赤色ＬＥＤと緑色Ｌ
ＥＤの組成は番号６〜９の欄に示している。従来の赤色
と緑色ＬＥＤについては、いずれの格子定数もＧａＡｓ
より大きく、これがエピウェーハが反る原因となってい
る。The compositions of the epi-wafers that could not be completely adhered at room temperature as described in the first embodiment of the method of manufacturing a bonded semiconductor substrate according to the present invention are shown in columns 4 and 5,
Also, the conventional red LED and green L described in the background art
The composition of ED is shown in the columns of Nos. 6 to 9. For conventional red and green LEDs, both lattice constants are GaAs
Larger, which causes warpage of the epiwafer.

【００９３】従来、エピタキシャル成長層の格子定数
は、エピタキシャル成長を行う高温において基板の格子
定数との間で整合が取られていた。これは、成長中の格
子歪みを減らし高品質のエピタキシャル成長層を得るこ
とを目的としている。しかしながら、高温で格子定数が
合っていても、エピタキシャル成長層の熱膨張係数と基
板の熱膨張係数は一般に異なるため、接着工程で室温に
まで低下すると格子定数が合わなくなり、これが反りの
発生原因となっている。Conventionally, the lattice constant of the epitaxial growth layer has been matched with the lattice constant of the substrate at a high temperature at which epitaxial growth is performed. This aims at reducing lattice distortion during growth and obtaining a high quality epitaxial growth layer. However, even when the lattice constants match at high temperatures, the thermal expansion coefficients of the epitaxial growth layer and the substrate are generally different, so that when the temperature is lowered to room temperature in the bonding step, the lattice constants do not match, which causes warpage. ing.

【００９４】本実施例の特徴は、直接接着を実現するた
めに室温における格子整合を重視し、エピウェーハの反
りを減らしたことにある。その具体的手段は、以下の通
りである。The feature of this embodiment is that, in order to realize direct bonding, emphasis is placed on lattice matching at room temperature, and warpage of the epi-wafer is reduced. The specific means are as follows.

【００９５】図３において、番号１０〜１９の欄には、
室温で全面密着ができなかったエピウェーハ（番号５）
を元にクラッド層のＩｎ組成ｘを減らしていった場合の
格子定数の変化を示している。ｘが０．４７で格子定数
はＧａＡｓと同じになり、０．４７を下回ると、格子定
数は逆にＧａＡｓよりも小さくなり、この結果エピウェ
ーハを凹に反らせる応力が働く。そこで、クラッド層の
組成だけを変えてエピウェーハを試作し直接接着試験を
行った。ｘの値を減らすとエピウェーハの反りは減少
し、ｘ＝０．４７で反りは６〜１２μｍと小さくなり、
室温での全面密着が可能であった。ｘ＝０．４８または
ｘ＝０．４９でも全面接着できるＧａＰ基板があった。
ｘを０．４５にすると成長中の格子不整合が大きくな
り、結晶欠陥が増えた。ｘの値の許容範囲は、エピタキ
シャル成長層の厚さや、接着するＧａＰ基板の厚さにも
依存するため、一概には規定できないが、従来の０．５
より小さければ反り低減の効果があり、０．４５以下に
なるとエピタキシャル成長に不都合が生じる。なお、Ｉ
ｎ組成を減らすことによりバンドギャップが大きくなる
が、クラッド層はキャリアを閉じこめる機能を有し、直
接発光しないため、発光波長に影響することは少ない。
本実施例では、発光波長の変化を避けるために、活性層
の組成を変えなかった。また、ウェーハの反りは方法の
如何を問わずウェーハ接着の障害となるため、本実施例
は、ＩｎＧａＡ１Ｐ系エピタキシャル成長層とＧａＰウ
ェーハとの直接接着に限らず、他のウェーハ接着に適用
しても同様の効果を有する。[0095] In FIG.
Epi-wafer (No. 5) that could not be fully adhered at room temperature
Shows the change in the lattice constant when the In composition x of the cladding layer is reduced based on the above. When x is 0.47, the lattice constant becomes the same as that of GaAs. When the lattice constant is less than 0.47, the lattice constant becomes smaller than that of GaAs. Thus, epi-wafers were prototyped by changing only the composition of the cladding layer, and a direct adhesion test was performed. When the value of x is reduced, the warp of the epi-wafer is reduced, and when x = 0.47, the warp is reduced to 6 to 12 μm,
The whole surface adhesion at room temperature was possible. Even when x = 0.48 or x = 0.49, there was a GaP substrate that could be adhered to the entire surface.
When x was set to 0.45, the lattice mismatch during the growth increased, and the crystal defects increased. Since the allowable range of the value of x also depends on the thickness of the epitaxial growth layer and the thickness of the GaP substrate to be bonded, it cannot be unconditionally defined.
If it is smaller, the effect of warpage reduction is obtained, and if it is 0.45 or less, a problem occurs in epitaxial growth. Note that I
Although the band gap is increased by reducing the n composition, the cladding layer has a function of confining carriers and does not directly emit light, so that it does not affect the emission wavelength.
In this example, the composition of the active layer was not changed in order to avoid a change in the emission wavelength. Further, since the warpage of the wafer is an obstacle to the wafer bonding regardless of the method, the present embodiment is not limited to the direct bonding between the InGa1P-based epitaxial growth layer and the GaP wafer, and the same applies to other wafer bonding. Has the effect of

【００９６】（第３の実施例）次に、本発明にかかる接
着型半導体基板の製造方法の第３の実施例について図面
を参照しながら説明する。本実施例は、直接接着するウ
ェーハ間の熱膨張差による破壊の問題を解決する方法を
示すものである。(Third Embodiment) Next, a third embodiment of the method for manufacturing an adhesive semiconductor substrate according to the present invention will be described with reference to the drawings. This embodiment shows a method for solving the problem of destruction due to a difference in thermal expansion between directly bonded wafers.

【００９７】前述した第１の実施例では、熱処理温度を
４００℃まで下げることにより直接接着熱処理による基
板破壊を免れた。熱膨張量は熱処理温度にほぼ比例する
ため、熱処理温度の低下は基板破壊の防止に寄与する。
この一方、熱処理温度を下げると、接着界面での原子の
移動と再配列が不十分となるため、接合が不完全になる
おそれがある。本実施例は接着型半導体基板の製造方法
をＬＥＤ製造に応用するものであるため、接合強度がＬ
ＥＤ製造プロセスに耐えることと、接着界面を横切って
電流を流せることが求められる。第１の実施例では、接
合強度に関しては４００℃の熱処理でも本発明にかかる
ＬＥＤの製造に十分な強度が得られた。直接接着界面の
電気抵抗を評価するために、一定電流２０mmＡを順方向
に流したときの電圧ＶＦを測定した。この際、電極のコ
ンタクト抵抗を減らすために、図４のエッチング停止層
を利用して、クラッド層と電極との間にＧａＡｓコンタ
クト層を設けた。第１の実施例のＬＥＤのうち、８００
℃で接着熱処理をしたもののＶＦは平均２．０Ｖ、最大
２．ｌＶで、従来のＬＥＤのＶＦと同じであった。これ
に対して４００℃で接着熱処理をしたＬＥＤのＶＦは、
平均は２．ｌＶで同程度であるのに対し、最大が３．２
Ｖと大きく、直接接着が不完全な部分があることを示し
ている。この測定結果は、熱処理温度低下によるウェー
ハ熱膨張差の減少が接着の完全性と両立しない場合があ
ることを示唆している。In the first embodiment described above, the heat treatment temperature was lowered to 400 ° C., thereby avoiding the destruction of the substrate due to the direct heat treatment for bonding. Since the amount of thermal expansion is almost proportional to the heat treatment temperature, a decrease in the heat treatment temperature contributes to prevention of substrate destruction.
On the other hand, when the heat treatment temperature is lowered, the movement and rearrangement of atoms at the bonding interface become insufficient, so that the bonding may be incomplete. In this embodiment, since the method for manufacturing a bonded semiconductor substrate is applied to LED manufacturing, the bonding strength is L.
It must withstand the ED manufacturing process and be able to pass current across the bonding interface. In the first example, the bonding strength was sufficient for the manufacture of the LED according to the present invention even with the heat treatment at 400 ° C. In order to evaluate the electrical resistance of the direct bonding interface, the voltage VF when a constant current of 20 mmA was passed in the forward direction was measured. At this time, in order to reduce the contact resistance of the electrode, a GaAs contact layer was provided between the cladding layer and the electrode using the etching stop layer of FIG. 800 of the LEDs of the first embodiment
VF was 2.0 V on average and 2. At 1V, it was the same as the VF of the conventional LED. On the other hand, the VF of the LED subjected to the adhesive heat treatment at 400 ° C.
The average is 2. It is about the same at 1V, but the maximum is 3.2
V, indicating that there is a portion where direct bonding is incomplete. This measurement result suggests that a decrease in the difference in thermal expansion of the wafer due to a decrease in the heat treatment temperature may not be compatible with the bonding integrity.

【００９８】本実施例の接着型半導体基板の製造方法を
図４を参照しながら説明する。図４（ａ）は本実施例の
製造方法に用いるエピウェーハを示す。同図に示すエピ
ウェーハは、ＧａＡｓバッファー層３８とＧａＡｓ基板
３２の問にエッチング停止層３３を形成した点が図２
（ａ）に示すエピウェーハと異なり、その他の点は実質
的に同一である。エッチング停止層３３は厚さ０．２μ
ｍのＩｎＡｌＰである。後述するＧａＰウェーハ３１も
第１の実施例と実質的に同一のものを使用した。The method for manufacturing the adhesive semiconductor substrate of this embodiment will be described with reference to FIG. FIG. 4A shows an epi-wafer used in the manufacturing method of this embodiment. The epi-wafer shown in FIG. 2 differs from the GaAs buffer layer 38 and the GaAs substrate 32 in that an etching stop layer 33 is formed between FIG.
The other points are substantially the same, unlike the epi-wafer shown in FIG. The etching stop layer 33 has a thickness of 0.2 μm.
m of InAlP. The GaP wafer 31 described later used was substantially the same as that of the first embodiment.

【００９９】まず、図４（ａ）〜（ｃ）に示すように、
直接接着工程のうち室温貼り合わせまでの工程を第１の
実施例と同様に行なった。First, as shown in FIGS. 4A to 4C,
The steps up to room temperature bonding in the direct bonding step were performed in the same manner as in the first embodiment.

【０１００】次に、熱処理をする前にＧａＡｓ基板３２
を除去する。この点が本実施例の特徴である。図４
（ｃ）に示す室温被密着体をアンモニアと過酸化水素水
の混合液に浸漬し、ＧａＡｓ基板３２をエッチングによ
り取り除いた。このエッチング液はＩｎＡｌＰをエッチ
ングしないので、エッチング後は、図４（ｄ）に示すよ
うに、エッチング停止層３３が表面に残っている。Next, before the heat treatment, the GaAs substrate 32
Is removed. This is a feature of the present embodiment. FIG.
(C) The body to be adhered at room temperature was immersed in a mixed solution of ammonia and hydrogen peroxide solution, and the GaAs substrate 32 was removed by etching. Since this etching solution does not etch InAlP, after the etching, the etching stop layer 33 remains on the surface as shown in FIG.

【０１０１】ＧａＡｓ基板３２を取り除いた後、第１の
実施例と同様に熱処理をした。処理温度は第１の実施例
で用いた２つの温度のうち、高い方の８００℃とした。After removing the GaAs substrate 32, a heat treatment was performed in the same manner as in the first embodiment. The processing temperature was 800 ° C., which was the higher of the two temperatures used in the first embodiment.

【０１０２】次に、図４（ｅ）に示すように、熱処理
後、リン酸と過酸化水素水と水の混合液でエッチング停
止層３３をエッチングにより除去し、また、硫酸と過酸
化水素水と水の混合液でバッファー層３８を一部残して
エッチングにより取り除き、さらに第１の実施例と同様
にＮ型クラッド層３４の上側のバッファ層を残した部分
とＧａＰ基板３１の下面に電極３９を設けて、図４
（ｆ）に示すＬＥＤ２を得た。残したバッファ層は、コ
ンタクト層の役割を果たす。Next, as shown in FIG. 4E, after the heat treatment, the etching stop layer 33 is removed by etching with a mixed solution of phosphoric acid, hydrogen peroxide and water, and sulfuric acid and hydrogen peroxide are used. The buffer layer 38 is partly removed by etching with a mixed solution of water and water, and an electrode 39 is formed on the lower surface of the GaP substrate 31 and the portion where the buffer layer above the N-type cladding layer 34 is left, as in the first embodiment. FIG. 4
LED2 shown in (f) was obtained. The remaining buffer layer plays the role of a contact layer.

【０１０３】８００℃で熱処理をすると、第１の実施例
では５組中３組の被接着体が破壊したが、本実施例では
５組すべてが割れずクラックも見られなかった。また本
実施例のＬＥＤ２の特性は、輝度およびＶＦとも、第１
の実施例の被接着体のうち、８００℃の熱処理で破壊さ
れなかった被接着体から製造したものと同じであった。When heat treatment was carried out at 800 ° C., three out of five sets of adherends were broken in the first embodiment, but in this embodiment, all five sets were not broken and no cracks were observed. In addition, the characteristics of the LED 2 of the present embodiment indicate that both the luminance and the VF are the first.
Among the adherends of the examples of Example 1, the specimens were the same as those manufactured from the adherends that were not broken by the heat treatment at 800 ° C.

【０１０４】熱処理をする前にエピウェーハのＧａＡｓ
基板３２を除去することで、熱処理による被接着体の破
壊を免れた理由は次のとおりである。即ち、被接着体の
破壊は、エピウェーハの熱膨張係数とＧａＰ基板３１の
熱膨張係数との差異に基づく。エピウェーハの容積のほ
とんどはＧａＡｓ基板３２で構成されるので、エピウェ
ーハの平均熱膨張係数はほぼＧａＡｓに等しい。ＧａＡ
ｓはＧａＰより熱膨張係数が大きいため、エピウェーハ
の平均熱膨張係数もＧａＰ基板３１より大きい。この一
方、エピタキシャル成長層の格子定数はＧａＡｓ基板３
２に適合させているにもかかわらず、エピウェーハはエ
ピタキシャル成長層側が凸に反っている。このことは、
エピタキシャル成長層の熱膨張係数がＧａＡｓ基板３２
の熱膨張係数よりも小さいことを示している。従って、
エピウェーハからＧａＡｓ基板３２を除去すれば、エピ
ウェーハの平均熱膨張係数はエピタキシャル成長層の熱
膨張係数となり、ＧａＰ基板３１に近くなる。この結
果、熱処理をしても被接着体の破壊が起こらなくなる。
従って、ＧａＡｓ基板３２のすべてを熱処理前に除去し
なくても、その一部を除去することでもエピウエーハの
平均熱膨張係数がＧａＰ基板３１に近づき、熱処理中の
被接着体の破壊を防止する効果がある。Before the heat treatment, the GaAs
The reason why the removal of the substrate 32 avoids the destruction of the adherend due to the heat treatment is as follows. That is, the destruction of the adherend is based on the difference between the coefficient of thermal expansion of the epi-wafer and the coefficient of thermal expansion of the GaP substrate 31. Since most of the volume of the epi-wafer is constituted by the GaAs substrate 32, the average thermal expansion coefficient of the epi-wafer is substantially equal to GaAs. GaAs
Since s has a larger coefficient of thermal expansion than GaP, the average coefficient of thermal expansion of the epi-wafer is also larger than the GaP substrate 31. On the other hand, the lattice constant of the epitaxial growth layer is
Despite conforming to No. 2, the epitaxial wafer is warped convexly on the epitaxial growth layer side. This means
The thermal expansion coefficient of the epitaxial growth layer is GaAs substrate 32
Is smaller than the coefficient of thermal expansion of. Therefore,
If the GaAs substrate 32 is removed from the epi-wafer, the average thermal expansion coefficient of the epi-wafer becomes the thermal expansion coefficient of the epitaxially grown layer, which is closer to the GaP substrate 31. As a result, even when the heat treatment is performed, destruction of the adherend does not occur.
Therefore, even if the entire GaAs substrate 32 is not removed before the heat treatment, even if a part of the GaAs substrate 32 is removed, the average thermal expansion coefficient of the epi wafer approaches the GaP substrate 31 and the effect of preventing the adherend from being broken during the heat treatment. There is.

【０１０５】また、本実施例ではエッチング停止層３３
を利用して、Ｎ型クラッド層３４が熱処理中に露出しな
いようにした。これは、ＩｎＧａＡｌＰ系材料を高温で
加熱すると蒸気圧が高いＰ（リン）が蒸発し、いわゆる
リン抜けを起こす可能性があるため、これを防止するの
が目的である。このように、活性層やクラッド層などの
発光に直接関与するエピタキシャル成長層は、熱処理中
に露出させないことが望ましい。In this embodiment, the etching stop layer 33 is used.
U was used to prevent the N-type cladding layer 34 from being exposed during the heat treatment. The purpose of this is to prevent P (phosphorus) having a high vapor pressure from evaporating when an InGaAlP-based material is heated at a high temperature, which may cause so-called phosphorus loss. As described above, it is desirable that the epitaxial growth layers such as the active layer and the cladding layer that directly contribute to light emission are not exposed during the heat treatment.

【０１０６】異種材料同士の直接接着に関しては、特許
第２８０１６７２号で、低温で熱処理をした後に一方の
ウェーハを薄くして高温で熱処理をする方法が本発明者
らにより提案されている。この方法は、一方のウェーハ
を薄くすることで、他方のウェーハへ印加される熱応力
を減らすもので、本実施例のようにエピウェーハ全体の
平均熱膨張係数を変えて熱応力を減らすものではない。Regarding the direct bonding between dissimilar materials, Japanese Patent No. 2801672 proposes a method in which heat treatment is performed at a low temperature, then one of the wafers is thinned and heat treatment is performed at a high temperature. This method reduces the thermal stress applied to the other wafer by making one wafer thinner, and does not reduce the thermal stress by changing the average thermal expansion coefficient of the entire epiwafer as in this embodiment. .

【０１０７】本発明にかかる接着型基板の製造方法で
も、低温で熱処理をして所定の接着強度を得てからエピ
ウェーハの基板を除去し、その後所定の高温で熱処理を
することも可能である。ただし、本実施例のように接着
面の電気的特性が問題となる場合には、低温熱処理を１
００〜３００℃以下の低い温度で行うことが望ましい。
この理由は次のとおりである。即ち、脱水縮合反応の進
行で接着強度は増加するが、同時に脱離する水分も増え
る。そのまま温度を上げて接着反応を完結させればよい
が、一度熱処理を止めると水分が接着界面に固定され、
再度高温に昇温しても電気特性に悪影響を与える可能性
が高いためである。In the method of manufacturing an adhesive substrate according to the present invention, it is also possible to perform heat treatment at a low temperature to obtain a predetermined adhesive strength, remove the substrate of the epiwafer, and then perform heat treatment at a predetermined high temperature. However, in the case where the electrical characteristics of the bonding surface are a problem as in this embodiment, the low-temperature heat treatment is performed for 1 hour.
It is desirable to carry out at a low temperature of from 00 to 300 ° C.
The reason is as follows. That is, as the dehydration-condensation reaction proceeds, the adhesive strength increases, but at the same time, the amount of desorbed water also increases. It is sufficient to raise the temperature as it is to complete the adhesive reaction, but once the heat treatment is stopped, moisture is fixed to the adhesive interface,
This is because even if the temperature is raised again to a high temperature, there is a high possibility that the electrical characteristics will be adversely affected.

【０１０８】（第３の実施の形態）次に、本発明の第３
の実施の形態について説明する。本実施形態は、２枚の
ウェーハを接着する際に、結晶学的にみて、一方のウェ
ーハの「裏」と他方のウェーハの「表」とが接合される
ように向きを揃える点に特徴を有する。(Third Embodiment) Next, a third embodiment of the present invention will be described.
An embodiment will be described. The present embodiment is characterized in that, when two wafers are bonded, the orientations are aligned so that the “back” of one wafer and the “front” of the other wafer are joined crystallographically. Have.

【０１０９】図５は、本実施形態にかかる基板の接着方
法を説明するための概念図である。FIG. 5 is a conceptual diagram for explaining a method of bonding substrates according to the present embodiment.

【０１１０】すなわち、半導体基板は、通常は、図５
（ａ）に例示したような単結晶インゴットから所定の結
晶方位にスライスされることにより得られる。That is, the semiconductor substrate is usually formed as shown in FIG.
It is obtained by slicing a single crystal ingot as exemplified in (a) into a predetermined crystal orientation.

【０１１１】そして、従来は、図５（ｂ）に例示したよ
うに、このようなインゴットＩＧからスライスされたウ
ェーハ１１１、１１２の表面１１１Ａ、１１２Ａをそれ
ぞれ鏡面研磨し、必要に応じてその表面に図示しないエ
ピタキシャル層などを形成し、しかる後に、表面１１１
Ａと１１２Ａとが向き合う向きに対向させて接着してい
た。Conventionally, as illustrated in FIG. 5 (b), the surfaces 111A and 112A of the wafers 111 and 112 sliced from such an ingot IG are mirror-polished, respectively, and An epitaxial layer or the like (not shown) is formed, and thereafter, the surface 111 is formed.
A and 112A were adhered so as to face each other.

【０１１２】ここで、接着界面の抵抗に関しては、シリ
コン（Si）同士の接着と、化合物の接着では差異があ
る。すなわち、シリコン（Si）同士では、接着するウェ
ーハの結晶方位に関わらず、接着面のキャリア濃度を高
くして、接着熱処理温度を適切な範囲に選べば、界面に
電気抵抗は発生しない。例えば、（１００）面に（１１
１）面を接着しても、（１００）面同士のウェーハを互
いに４５度回転させて界面抵抗はない。Here, regarding the resistance of the bonding interface, there is a difference between the bonding between silicon (Si) and the bonding between the compounds. That is, regardless of the crystal orientation of the wafer to be bonded, electrical resistance does not occur at the interface between silicon (Si) if the carrier concentration on the bonding surface is increased and the bonding heat treatment temperature is selected in an appropriate range. For example, (11)
1) Even if the surfaces are bonded, there is no interface resistance by rotating the wafers of the (100) surfaces by 45 degrees with respect to each other.

【０１１３】これに対して化合物、特にLED用ウェーハ
などの接着の場合は、キャリア濃度を高くするだけでな
く、接着するウェーハ間の面方位を整合させないと、界
面に抵抗が発生する。この現象に従って、界面抵抗を減
らすために、結晶の方向に対して同じ角度の傾きを持つ
ウェーハ同士を、相互に回転させずに結晶の回転方向の
向きを合わせて接着する方法が、米国特許（USP）第 5,
661,316号で提案されている。On the other hand, in the case of bonding a compound, particularly an LED wafer, etc., resistance is generated at the interface unless the carrier orientation is adjusted in addition to increasing the carrier concentration. According to this phenomenon, in order to reduce the interface resistance, a method of bonding wafers having the same inclination with respect to the direction of the crystal in the same direction of rotation of the crystal without rotating them mutually is disclosed in US Pat. USP) 5th
661,316.

【０１１４】これに対して、本発明者は、種々の結晶方
向を組み合わせて接着を試みた結果、ウェーハの傾きと
回転方向を合わせるだけでは不十分で、特に結晶に対し
て傾いた面を持つウェーハでは、一方のウェーハの
「表」面に、他方のウェーハの「裏」面を接着すること
が、界面抵抗を減らす上で大きな効果があることを見い
だした。On the other hand, the present inventor tried bonding by combining various crystal directions. As a result, it was not enough to just match the inclination and the rotation direction of the wafer, and in particular, it had a surface inclined with respect to the crystal. For wafers, it has been found that bonding the "front" surface of one wafer to the "back" surface of the other wafer has a significant effect on reducing interfacial resistance.

【０１１５】すなわち、本実施形態においては、図５
（ｃ）に表したように、ウェーハ１１１の裏面１１１Ｂ
とウェーハ１１２の表面１１２Ａとが向き合う向きに対
向させて接着する。本発明者は、後に詳述するように、
このように接着すると接着界面の結晶性を改善し、電気
的な抵抗成分を大幅に低減できることを見いだした。That is, in this embodiment, FIG.
As shown in (c), the back surface 111B of the wafer 111
And the surface 112A of the wafer 112 are bonded so as to face each other. The inventor, as described in detail below,
It has been found that such bonding improves the crystallinity of the bonding interface and significantly reduces the electrical resistance component.

【０１１６】例えば、閃亜鉛型構造を有するIII-V族化
合物半導体を例に挙げると、図５（ａ）に表したよう
に、［１００］方向に成長させた単結晶インゴットＩＧ
には、その成長軸に対して傾斜して（１１１）Ａ面が表
れる方向と、（１１１）Ｂ面が表れる方向とが存在す
る。ここで、（１１１）Ａ面は、例えば、III属元素が
表面に優勢に表れる原子面であり、（１１１）Ｂ面は、
V属元素が表面に優勢に表れる原子面である。For example, taking a III-V group compound semiconductor having a zinc blende structure as an example, as shown in FIG. 5A, a single crystal ingot IG grown in the [100] direction is used.
Has a direction in which the (111) A plane appears at an angle to the growth axis, and a direction in which the (111) B plane appears. Here, the (111) A plane is, for example, an atomic plane in which a group III element appears predominantly on the surface, and the (111) B plane is
It is an atomic plane in which group V elements appear predominantly on the surface.

【０１１７】そして、このような単結晶インゴットから
（１１１）Ａ面に所定の角度をもって傾けた方向にスラ
イスして得られた半導体基板１１１、１１２の表面は、
（１１１）Ａ面の物性が優勢に表れる表面１１１Ａ、１
１２Ａを有する。これに対して、これらの半導体基板１
１１、１１２の裏面１１１Ｂ、１１２Ｂは、（１１１）
Ｂ面の物性が優勢に表れる面となる。The surfaces of the semiconductor substrates 111 and 112 obtained by slicing such a single crystal ingot in a direction inclined at a predetermined angle to the (111) A plane are:
(111) Surfaces 111A and 1A in which the physical properties of the A surface predominantly appear.
12A. On the other hand, these semiconductor substrates 1
The back surfaces 111B, 112B of 11, 112 are (111)
This is the surface where the physical properties of surface B predominantly appear.

【０１１８】結晶を傾けてスライスするのは、いわゆる
「ジャスト」方位の基板よりも、傾いた表面方位を有す
る基板の方がエピタキシャル成長に都合がよいためで、
一般に（１００）面を（１１１）面方向に傾ける。とこ
ろが、GaAsやGaPのような化合物半導体の場合は、上述
したように、（１１１）面には２種類有り、一方は表面
がIII族のGaで覆われ、他方はV族のAsやＰで覆われる。
そして（１１１）面が表面になるように結晶を加工して
ウェーハを作ると、その表面と裏面は互いに異なる面に
なることが知られている。The reason for slicing the crystal while tilting it is that a substrate having a tilted surface orientation is more convenient for epitaxial growth than a substrate having a so-called "just" orientation.
Generally, the (100) plane is inclined in the (111) plane direction. However, in the case of compound semiconductors such as GaAs and GaP, as described above, there are two types of (111) planes, one of which is covered with III group Ga, and the other is with V group As or P. Covered.
It is known that when a wafer is produced by processing a crystal so that the (111) plane becomes the front surface, the front surface and the rear surface become different from each other.

【０１１９】図５の場合、例えば、表面側が（１１１）
III族面に傾くようにスライスすると、裏面は（１１
１）V族面に傾く。従って、図５（ｃ）に表したように
２枚の半導体基板の表面と裏面とを接着することは、
（１１１）III族面に傾いた面と（１１１）V族面に傾い
た面とを接着することにほかならない。In the case of FIG. 5, for example, the surface side is (111)
When sliced so as to be inclined to the group III plane, the back side becomes (11
1) Lean on the V-plane. Therefore, as shown in FIG. 5C, bonding the front and back surfaces of the two semiconductor substrates requires:
There is no other way to bond the surface inclined to the (111) group III plane and the surface inclined to the (111) group V plane.

【０１２０】（１００）面を（１１１）III族面に傾け
た面は、（１００）面と（１１１）面が混在し、III族
原子の比率が高い。逆に（１１１）V族面に傾いた面はV
族原子の比率が高い。両者を組み合わせると、接着界面
でIII族とV族の比が保たれ、電気特性に悪影響を与える
ダングリングボンドが減り、電気抵抗を減らすことがで
きる。The (100) plane is inclined to the (111) group III plane. The (100) plane and the (111) plane are mixed, and the ratio of group III atoms is high. Conversely, the plane inclined to the (111) V group plane is V
High proportion of group atoms. When both are combined, the ratio of group III to group V is maintained at the bonding interface, dangling bonds that adversely affect the electrical characteristics are reduced, and electrical resistance can be reduced.

【０１２１】従って、接着する半導体基板の材料が同一
である場合には、表面の傾斜角度は２枚の基板の間で相
互に近いことが望ましい。この場合に、最もIII族原子
とV族原子のバランスが良好になるからである。Accordingly, when the materials of the semiconductor substrates to be bonded are the same, it is desirable that the inclination angles of the surfaces are close to each other between the two substrates. In this case, the balance between the group III atoms and the group V atoms becomes the best.

【０１２２】一方、異なる材料の半導体基板同士を接着
する場合には、両者の物性に合わせて、表面の傾斜角度
も調節することが望ましい。材料が異なる場合には傾斜
角度に対するIII族原子やV族原子の比率も異なる場合が
あるからである。On the other hand, when bonding semiconductor substrates of different materials to each other, it is desirable to adjust the inclination angle of the surface according to the physical properties of both. This is because when the materials are different, the ratio of the group III atom or the group V atom to the tilt angle may be different.

【０１２３】また、異方性が出現する方向（例えば、Ｇ
ａＡｓやＧａＰにおける＜１１１＞方向）の傾斜角（オ
フアングル）が小さい表面を有する半導体基板の場合に
は、表面同士を組み合わせてもダングリングボンドの数
が少なく、界面抵抗の上昇は比較的小さい傾向がある。
これに対して、傾斜角が１０度以上の場合は、裏面と表
面を組み合わせると顕著な効果が得られる。The direction in which anisotropy appears (for example, G
In the case of a semiconductor substrate having a surface having a small inclination angle (off-angle) of the <111> direction in aAs or GaP, even if the surfaces are combined, the number of dangling bonds is small, and the increase in interface resistance is relatively small. Tend.
On the other hand, when the inclination angle is 10 degrees or more, a remarkable effect can be obtained by combining the back surface and the front surface.

【０１２４】一方、本発明者の検討の結果によれば、表
面の傾斜角が小さい場合、例えば傾斜角が０度の（１０
０）ジャスト面を表面に有する基板を接着する場合で
も、裏面と表面とを接着すると効果が見られる。従来
は、（１００）面は裏面も表面も電気的に等価と考えら
れていた。しかし、GaAsやGaPのようなIII-V族化合物半
導体は閃亜鉛構造を有し、III族原子とV族原子がそれぞ
れ別の面心立格子位置に配置し、これらの格子が互いに
対角線方向に格子定数の１／４だけずれている。従っ
て、（１００）面は、III族原子かV族原子の一方が最表
面に出て、他方は１／４格子分だけ内部にあると推測さ
れる。この場合、基板の裏面においては、電気的中性を
保つために表面と逆の原子が最表面に出ることとなる。
このような理由により、（１００）ジャスト面でも、表
面と裏面とを組み合わせて接着する方が、ダングリング
ボンドの数が少なく、界面抵抗の上昇が小さくなるもの
と考えられる。On the other hand, according to the result of the study by the present inventors, when the inclination angle of the surface is small, for example, when the inclination angle is 0 degree (10 degrees).
0) Even when a substrate having a just surface on the front surface is bonded, an effect can be obtained by bonding the back surface and the front surface. Conventionally, the (100) plane was considered to be electrically equivalent to both the back surface and the front surface. However, III-V compound semiconductors such as GaAs and GaP have a zinc blende structure, in which group III atoms and group V atoms are arranged at different face-centered lattice positions, and these lattices are diagonal to each other. It is shifted by 1/4 of the lattice constant. Therefore, in the (100) plane, it is assumed that one of the group III atoms and the group V atoms comes out to the outermost surface and the other is inside by a 1/4 lattice. In this case, on the back surface of the substrate, atoms opposite to the front surface come to the outermost surface in order to maintain electrical neutrality.
For such a reason, it is considered that, in the case of the (100) just surface, bonding the front surface and the back surface in combination reduces the number of dangling bonds and reduces the increase in interface resistance.

【０１２５】本実施形態は、異なるインゴットからスラ
イスされた２枚の半導体基板を接着する場合にも同様に
も顕著な効果を奏する。This embodiment also has a remarkable effect when two semiconductor substrates sliced from different ingots are bonded.

【０１２６】図６は、２つの異なるインゴットからスラ
イスされた半導体基板を接着する様子を表した概念図で
ある。例えば、同図（ａ）に表したように、［１００］
方向に成長したGaP単結晶インゴットから（１１１）方
向に傾斜させたオフアングルを有する半導体基板１１を
スライスする。半導体基板１１は、（１１１）Ａ面の成
分が強く表れる表面１１Ａと、（１１１）Ｂ面の成分が
強く表れる裏面１１Ｂとを有する。同様に、図６（ｂ）
に表したように、GaAsインゴットからオフアングルを付
けてスライスした半導体基板１２も、（１１１）Ａ面の
成分が強く表れる表面１２Ａと、（１１１）Ｂ面の成分
が強く表れる裏面１２Ｂとを有する。FIG. 6 is a conceptual diagram showing a state in which semiconductor substrates sliced from two different ingots are bonded. For example, as shown in FIG.
A semiconductor substrate 11 having an off-angle inclined in the (111) direction is sliced from a GaP single crystal ingot grown in the direction. The semiconductor substrate 11 has a front surface 11A where components of the (111) A plane appear strongly and a back surface 11B where components of the (111) B surface appear strongly. Similarly, FIG.
As shown in (2), the semiconductor substrate 12 sliced from the GaAs ingot with an off angle also has a front surface 12A where the component of the (111) A plane appears strongly and a back surface 12B where the component of the (111) B surface appears strongly. .

【０１２７】これら２枚の基板を接着する際には、裏面
１１Ｂと表面１２Ａとを接着する。または、表面１１Ａ
と裏面１２Ｂとを接着する。このように表面と裏面とを
接着することにより、界面でのIII族原子とV族原子との
バランスを良好なものとし、ダングリングボンドや結晶
欠陥を低減して、電気抵抗も大幅に低下させることがで
きる。When bonding these two substrates, the back surface 11B and the front surface 12A are bonded. Or, surface 11A
And the back surface 12B. By bonding the front and back surfaces in this way, the balance between group III atoms and group V atoms at the interface is improved, dangling bonds and crystal defects are reduced, and the electrical resistance is significantly reduced. be able to.

【０１２８】なお、異なる単結晶インゴットからそれぞ
れスライスした半導体基板の「表」と「裏」の判断は、
インゴットの成長方向すなわち種結晶に対する向きによ
り決定することができる。すなわち、通常はインゴット
を成長する際に、種結晶の結晶方位を一定にする。従っ
て、異なるインゴットであっても、その（１１１）Ａ面
あるいは（１１１）Ｂ面の方位は、成長方向に対して一
定の関係を有する。つまり、異なるインゴットからそれ
ぞれスライスされた半導体基板のいずれにおいても、種
結晶に近い側を「表」面とし、反対側の面を「裏」面と
定義して、「表」面と「裏」面とを接着すれば良い。The judgment of “front” and “back” of a semiconductor substrate sliced from different single crystal ingots, respectively,
It can be determined by the growth direction of the ingot, that is, the direction to the seed crystal. That is, normally, when growing an ingot, the crystal orientation of the seed crystal is kept constant. Therefore, even for different ingots, the orientation of the (111) A plane or (111) B plane has a certain relationship with the growth direction. In other words, in each of the semiconductor substrates sliced from different ingots, the side close to the seed crystal is defined as the “front” surface, and the opposite surface is defined as the “back” surface, and the “front” surface and the “back” surface are defined. What is necessary is just to adhere | attach a surface.

【０１２９】一般に市販されている化合物半導体のウェ
ーハの場合には、（１１１）Ａ面とＢ面とを区別する目
的で、「インデックス・フラット（IF）」などと称され
る直線状切断部がウェーハの一部に設けられていること
も多い。このような場合には、ウェーハの「表」と
「裏」を容易に識別できる。In the case of a compound semiconductor wafer which is generally commercially available, a linear cut portion called “index flat (IF)” or the like is formed for the purpose of distinguishing the (111) A plane from the B plane. It is often provided on a part of the wafer. In such a case, the "front" and "back" of the wafer can be easily identified.

【０１３０】また、異なるインゴットからスライスした
半導体基板の「表」と「裏」の判断は、メサエッチング
により行うこともできる。すなわち、GaAsやGaPウェー
ハにメサエッチングを行うと、メサの互いに直交する断
面形状が順メサと逆メサを呈する。また、同じウェーハ
の表面と裏面では、順メサの方向が互いに直交する。こ
れらの順メサと逆メサの方向は、それぞれ結晶の（１１
１）Ａ面と（１１１）Ｂ面の方位に対応して出現する。
従って、この順メサと逆メサの方向によって半導体基板
の表面側と裏面側とを区別することができる。The determination of “front” and “back” of a semiconductor substrate sliced from different ingots can also be made by mesa etching. That is, when mesa etching is performed on a GaAs or GaP wafer, the cross-sectional shapes of the mesa orthogonal to each other exhibit a normal mesa and an inverse mesa. In addition, on the front surface and the back surface of the same wafer, the direction of the forward mesa is orthogonal to each other. The directions of the forward and reverse mesas are (11)
1) Appears corresponding to the orientation of plane A and plane (111) B.
Therefore, the front side and the back side of the semiconductor substrate can be distinguished by the direction of the forward mesa and the reverse mesa.

【０１３１】２枚の半導体基板の表面と裏面とを接着す
ると、接着された面同士の順メサ方向は互いに直交し、
接着された面と反対側の面同士、すなわち２枚のウェー
ハが接着により１枚になった新たなウェーハの一方の面
と他方の面の順メサ方向は互いに直交する。When the front and back surfaces of the two semiconductor substrates are bonded, the forward mesa directions of the bonded surfaces are orthogonal to each other,
The surfaces on the opposite side to the bonded surfaces, that is, the forward mesa directions of one surface and the other surface of a new wafer in which two wafers are combined into one by bonding are orthogonal to each other.

【０１３２】次に、本実施形態の具体例として第４〜第
６実施例について説明する。Next, fourth to sixth examples will be described as specific examples of this embodiment.

【０１３３】（第４の実施例）まず、第４の実施例とし
て、接着ウェーハの界面抵抗を測定した具体例について
説明する。(Fourth Embodiment) First, as a fourth embodiment, a specific example in which the interface resistance of the bonded wafer is measured will be described.

【０１３４】図５に表したように［１００］方向に成長
させたGaP単結晶インゴットから、（１１１）方向に１
５度傾斜させてGaPウェーハ１１１、１１２を切り出し
た。切り出したウェーハ１１１、１１２をそれぞれ２つ
に分け、一組は図５（ｂ）に表したようにいずれも上面
（表面）１１１Ａ、１１２Ａを研磨して鏡面を形成し、
他の一組は図５（ｃ）に表したように、ウェーハ１１１
の下面（裏面）１１１Ｂと、ウェーハ１１２の上面（表
面）１１２Ａを鏡面研磨した。表面を研磨したウェーハ
は、研磨面が（１１１）Ga面方向に、裏側を研磨したウ
ェーハは（１１１）Ｐ面方向に傾いている。As shown in FIG. 5, one GaP single crystal ingot grown in the [100] direction
GaP wafers 111 and 112 were cut out at an inclination of 5 degrees. Each of the cut wafers 111 and 112 is divided into two, and each set is polished on the upper surface (surface) 111A and 112A as shown in FIG.
The other set includes a wafer 111 as shown in FIG.
Of the wafer 112 and the upper surface (front surface) 112A of the wafer 112 were mirror-polished. The polished surface of the wafer whose surface is polished is inclined in the direction of the (111) Ga plane, and the wafer whose back side is polished is inclined in the direction of the (111) P plane.

【０１３５】この２組のウェーハを使用して、表面同士
と、表面と裏面の組合せで接着し、界面の電気抵抗を比
較した。Using these two sets of wafers, the front surface and the front surface and the back surface were bonded together, and the electrical resistance at the interface was compared.

【０１３６】接着の方法は、後に詳述する方法と同じで
あり、熱処理は８００℃で行った。GaPの接着面にはキ
ャリア濃度を変えたGaPエピタキシャル層を成長させ、
接着界面のキャリア濃度を種々の値に調節した。接着し
たウェーハは両面に電極を設けて接着面まで２５０μｍ
□の大きさになるようにハーフダイシングを行い、I-V
特性を測定し、GaP基板のバルク抵抗を差し引いて接着
界面の抵抗を求めた。The bonding method is the same as the method described in detail later, and the heat treatment was performed at 800 ° C. A GaP epitaxial layer with a different carrier concentration is grown on the GaP bonding surface,
The carrier concentration at the bonding interface was adjusted to various values. The bonded wafer is provided with electrodes on both sides and 250 μm to the bonded surface
Half dicing to the size of □, IV
The characteristics were measured, and the resistance at the bonding interface was obtained by subtracting the bulk resistance of the GaP substrate.

【０１３７】図７は、接着面のキャリア濃度と界面抵抗
との関係を表すグラフ図である。同図において、黒丸は
表面同士を接着したものを表し、白三角は表面と裏面と
を接着したものを表す。表面同士の接着（黒丸）では、
キャリア濃度を上げると界面抵抗が下がるがゼロにはな
らない。これに対して本発明の裏面と表面の組合せ（白
三角）では、キャリア濃度が低い場合にも、界面抵抗は
非常に低く、キャリア濃度が２×１０１８ｃｍ−３程度
まで上昇すると、界面抵抗を実質的にゼロにすることが
できた。FIG. 7 is a graph showing the relationship between the carrier concentration on the bonding surface and the interface resistance. In the same figure, the black circles indicate that the front surfaces are adhered to each other, and the white triangles indicate that the front and back surfaces are adhered. In the bonding between the surfaces (black circles),
Increasing the carrier concentration lowers the interface resistance but does not reduce it to zero. On the other hand, in the combination of the back surface and the front surface (open triangle) of the present invention, even when the carrier concentration is low, the interface resistance is very low, and when the carrier concentration increases to about 2 × 10 18 cm −3 , Could be substantially reduced to zero.

【０１３８】なお、キャリア濃度と界面抵抗との関係
は、表面エピ層がなくても同様で、キャリア濃度が高い
基板を利用すれば、エピ層がなくても界面抵抗を下げる
ことができる。The relationship between the carrier concentration and the interface resistance is the same even when there is no surface epilayer. If a substrate having a high carrier concentration is used, the interface resistance can be reduced even without the epilayer.

【０１３９】（第５の実施例）次に、第５の実施例とし
て、図２と同様の工程によりＬＥＤを試作評価した結果
について説明する。(Fifth Embodiment) Next, as a fifth embodiment, description will be made on the results of trial production and evaluation of an LED by the same steps as in FIG.

【０１４０】まず、（１１１）Ga面方向に１５度傾斜さ
せたGaAsウェーハ１２を用意し、その上に図２（ａ）に
表したように、InGaAlPからなるLED構造１８〜１７をエ
ピタキシャル成長した。このようにして得られた４元エ
ピタキシャル・ウェーハの接着面（ｐ型クラッド層１６
の表面）は、基板と同様に（１１１）Ga面方向に１５度
傾斜している。First, a GaAs wafer 12 inclined at 15 degrees in the direction of the (111) Ga plane was prepared, and LED structures 18 to 17 made of InGaAlP were epitaxially grown thereon as shown in FIG. 2A. The bonding surface of the quaternary epitaxial wafer thus obtained (the p-type cladding layer 16
Is inclined by 15 degrees in the direction of the (111) Ga plane similarly to the substrate.

【０１４１】次に、GaPウェーハ１１として、（１１
１）Ga面方向に１５度傾斜させた２枚のGaPウェーハを
用意し、一方は表面側、他方は裏面側を鏡面に研磨し
た。Next, as the GaP wafer 11, (11
1) Two GaP wafers inclined at an angle of 15 degrees in the Ga plane direction were prepared, one of which was polished to a mirror surface and the other to a mirror surface.

【０１４２】しかる後に、図２（ｃ）に表したように、
GaPウェーハの研磨面をクラッド層１６に接着した。Thereafter, as shown in FIG. 2C,
The polished surface of the GaP wafer was bonded to the cladding layer 16.

【０１４３】さらに、図２（ｄ）に表したようにGaAs基
板１２を除去し、得られたLEDの動作電圧を調べた。Further, as shown in FIG. 2D, the GaAs substrate 12 was removed, and the operating voltage of the obtained LED was examined.

【０１４４】その結果、GaPウェーハ１１の接着面がGaA
s基板１２と同じく（１１１）Ga面に傾斜したLEDの２０
mA通電時の動作電圧は４．５Vであった。これに対し
て、本実施形態に従ってGaPウェーハ１１の接着面が
（１１１）P面に傾斜したLEDの２０mA通電時の動作電圧
は２Vと顕著に低下し、明らかに界面抵抗が減少したこ
とが分かった。As a result, the bonding surface of the GaP wafer 11
As in the case of the s-substrate 12, the LED 20 inclined to the (111) Ga plane
The operating voltage at the time of mA conduction was 4.5 V. On the other hand, according to the present embodiment, the operating voltage of the LED in which the bonding surface of the GaP wafer 11 is inclined to the (111) P plane at the time of 20 mA conduction is remarkably reduced to 2 V according to the present embodiment, and the interface resistance is clearly reduced. Was.

【０１４５】（第６の実施例）次に、第６の実施例とし
て、（１００）ジャストの表面方位を有するウェーハ同
士を接着した具体例を説明する。(Sixth Embodiment) Next, as a sixth embodiment, a specific example in which wafers having a (100) just surface orientation are bonded to each other will be described.

【０１４６】まず、GaPの単結晶インゴットから（１０
０）ジャストの表面方位をもつウェーハを切り出し、イ
ンゴットの種結晶に近い面と表面と定義した。次に、こ
れらのウェーハの表面側あるいは裏面側を鏡面に加工
し、０．２μｍの層厚でキャリア濃度１×１０１８ｃｍ
−３のＧａＰ層をその鏡面上にエピタキシャル成長し
た。ここでエピタキシャルＧａＰ層のキャリア濃度を比
較的低くしたのは、図７に関して前述したように、キャ
リア濃度が低い方が、界面抵抗に対する接着面の組合せ
の影響が大きく、比較が容易なためである。First, from a single crystal ingot of GaP (10
0) A wafer having a just surface orientation was cut out and defined as a surface and a surface close to the seed crystal of the ingot. Next, the front side or the back side of these wafers was processed into a mirror surface, and the carrier concentration was 1 × 10 18 cm with a layer thickness of 0.2 μm.
-3 GaP layer was epitaxially grown on the mirror surface. Here, the reason why the carrier concentration of the epitaxial GaP layer is relatively low is that, as described above with reference to FIG. 7, the lower the carrier concentration, the greater the effect of the combination of the bonding surfaces on the interface resistance and the easier the comparison. .

【０１４７】このようにしてエピタキシャル層を挟ん
で、ウェーハの表面同士、あるいは表面と裏面とをそれ
ぞれ接着し、界面抵抗を測定した。As described above, with the epitaxial layer interposed, the front surfaces of the wafers or the front and back surfaces were bonded to each other, and the interface resistance was measured.

【０１４８】その結果、表面同士を接着したものでは界
面の電流電圧特性はオーミックにならず、２０ｍＡ通電
時に界面付近において約２．２Ｖの電圧が発生した。こ
れに対して、表面と裏面とを接着したものでは、電流電
圧特性は直線状でオーミック性を示し、２０ｍＡ通電時
の抵抗も０．８Ｖと小さかった。As a result, when the surfaces were bonded, the current-voltage characteristics at the interface did not become ohmic, and a voltage of about 2.2 V was generated near the interface when a current of 20 mA was supplied. On the other hand, in the case where the front and back surfaces were bonded, the current-voltage characteristics were linear and showed ohmic properties, and the resistance when a current of 20 mA was supplied was as low as 0.8 V.

【０１４９】表面同士を接着したものにおいて大きい抵
抗が発生するのは、ダングリングボンドがキャリアをト
ラップして、接着面のキャリア濃度が低下したためであ
ると考えられる。つまり、（１００）ジャスト基板の場
合においても、インゴットの成長方向に対応して、ウェ
ーハの「表」と「裏」が存在し、「表」と「裏」とを接
着することにより界面抵抗を有意に低下できることが分
かった。It is considered that the reason why a large resistance is generated in the case where the surfaces are bonded to each other is that the dangling bond traps the carrier and the carrier concentration on the bonding surface is reduced. In other words, even in the case of the (100) just substrate, the “front” and “back” of the wafer exist corresponding to the growth direction of the ingot, and the interface resistance is reduced by bonding the “front” and “back”. It was found that it could be significantly reduced.

【０１５０】（第４の実施の形態）次に、本発明の第４
の実施の形態について説明する。本実施形態は、２枚の
ウェーハを接着する際に、ウェーハの全体ではなく、一
部のみを加圧することにより熱膨張に伴う「ずれ」を緩
和する点に特徴を有する。(Fourth Embodiment) Next, the fourth embodiment of the present invention will be described.
An embodiment will be described. The present embodiment is characterized in that when bonding two wafers, not all of the wafers but only a part of the wafers is pressurized, thereby alleviating the "displacement" caused by thermal expansion.

【０１５１】図８は、本実施形態を説明するための概念
図である。すなわち、前述したいずれかの実施形態に基
づいて２枚のウェーハＡ及びＢを接着する際に、本発明
者は、これらのウェーハをどのように保持加圧すべきか
について独自の検討を行った。FIG. 8 is a conceptual diagram for explaining the present embodiment. That is, when bonding the two wafers A and B based on any of the above-described embodiments, the inventor made an independent study on how to hold and press these wafers.

【０１５２】図８（ａ）及び（ｂ）は、本実施形態に係
る加圧保持方法を表すものであり、同図（ｃ）及び
（ｄ）は、比較例としての加圧保持方法を表す。FIGS. 8A and 8B show a pressure holding method according to the present embodiment, and FIGS. 8C and 8D show a pressure holding method as a comparative example. .

【０１５３】まず、比較例から説明すると、図８（ｃ）
に表した例においては、２枚のウェーハＡ及びＢは、重
ねた状態で十分に広いジグＪ３の上に載置されており、
上方から荷重は印加されない。このような方法による
と、ウェーハＡ及びＢは面内方向Ｓに自由に伸縮できる
ので、熱膨張率の差などに起因する割れなどの問題は生
じないが、接着が不十分となる場合が多い。First, a comparative example will be described with reference to FIG.
In the example shown in (2), the two wafers A and B are placed on a sufficiently wide jig J3 in an overlapping state,
No load is applied from above. According to such a method, since the wafers A and B can freely expand and contract in the in-plane direction S, there is no problem such as a crack due to a difference in coefficient of thermal expansion, but the bonding is often insufficient. .

【０１５４】また、図８（ｄ）に表した例においては、
２枚のウェーハＡ及びＢは、十分に広いジグＪ３及びＪ
４によって保持され、荷重Ｐにより加圧される。この場
合は、加圧は施されるものの、ウェーハＡ及びＢが面内
方向に伸縮することが困難となり、熱膨張率の差などの
「ずれ」を吸収緩和することができずにウェーハが割れ
ることがある。In the example shown in FIG. 8D,
The two wafers A and B have sufficiently large jigs J3 and J3.
4 and pressed by a load P. In this case, although pressure is applied, it is difficult for the wafers A and B to expand and contract in the in-plane direction, and the wafers are broken without absorbing or mitigating “displacement” such as a difference in coefficient of thermal expansion. Sometimes.

【０１５５】これに対して、本実施形態においては、図
８（ａ）に表したように、２枚のウェーハＡ及びＢの全
面を加圧せずに、その一部のみを対向配置されたジグＪ
１及びＪ２により加重Ｐで加圧する。ウェーハＡ及びＢ
が異なる材料からなる場合には、加熱に伴って熱膨張率
の差による「ずれ」が生ずる。これに対して、本実施形
態によれば、ウェーハの一部のみを保持加圧することに
より、加圧部以外の部分は、面内方向Ｓに容易に伸縮す
ることができる。その結果として、熱膨張の差に伴う
「ずれ」を許容しつつ、接着することができる。On the other hand, in the present embodiment, as shown in FIG. 8A, the entire surfaces of the two wafers A and B are not pressurized, but only a part of them is opposed to each other. Jig J
1 and J2 pressurize with weight P. Wafers A and B
Are made of different materials, a "shift" occurs due to a difference in thermal expansion coefficient with heating. On the other hand, according to the present embodiment, by holding and pressing only a part of the wafer, portions other than the pressing portion can easily expand and contract in the in-plane direction S. As a result, bonding can be performed while permitting "shift" due to a difference in thermal expansion.

【０１５６】ウェーハの一部のみを加圧するためには、
図８（ｂ）に表したように、一方のジグＪ１の接触面積
のみをウェーハよりも小さくしても良い。この場合に
も、ウェーハＢは、全体がジグＪ３により保持されてい
るが、荷重Ｐは、ウェーハＡの上のジグＪ１から部分的
にのみ印加される。その結果として、ウェーハＡ及びＢ
は、面内方向Ｓに伸縮することが可能であり、熱膨張率
の差に起因する「ずれ」などを吸収緩和することができ
る。In order to pressurize only a part of the wafer,
As shown in FIG. 8B, only the contact area of one jig J1 may be smaller than that of the wafer. Also in this case, the entirety of the wafer B is held by the jig J3, but the load P is applied only partially from the jig J1 on the wafer A. As a result, wafers A and B
Can expand and contract in the in-plane direction S, and can absorb and mitigate “displacement” or the like caused by a difference in the coefficient of thermal expansion.

【０１５７】以下、本実施形態の実施例について説明す
る。Hereinafter, examples of the present embodiment will be described.

【０１５８】（第７の実施例）図９（ａ）〜（ｄ）は、
本実施形態の製造方法を具体的に説明する略示断面図で
ある。(Seventh Embodiment) FIGS. 9 (a) to 9 (d)
FIG. 3 is a schematic cross-sectional view specifically explaining the manufacturing method of the present embodiment.

【０１５９】まず、図９（ａ）に表したように、直接接
着に供するエピウェーハには、ｎ型ＧａＡｓ基板１２上
にバッファ層１８，ｎ型クラッド層１４、活性層１５，
ｐ型クラッド層１６、および表面カバー層１７が順次積
層されて形成されている。これらのエピタキシャル成長
層は、例えばＭＯＣＶＤ（Metal Organic Chemical Vap
or Deposition）法により形成される。First, as shown in FIG. 9A, an epi-wafer to be directly bonded has a buffer layer 18, an n-type cladding layer 14, an active layer 15,
The p-type cladding layer 16 and the surface cover layer 17 are sequentially laminated. These epitaxial growth layers are formed, for example, by MOCVD (Metal Organic Chemical Vapor).
or Deposition) method.

【０１６０】ｎ型ＧａＡｓ基板１２は、サイズが直径２
インチ、厚さ２５０μｍであり、不純物としてＳｉが約
１Ｅ１８／cm３のキャリア濃度でドープされており、さ
らにその主面は鏡面仕上げとなっている。バッファー層
１８はＧａＡｓで、厚さは０．５μｍである。最上層の
表面カバー層１７は２層構造で、下側が０．１μmのGaA
s層１７Ａ、上側が０．２μmのInGaAlP層１７Ｂであ
る。The n-type GaAs substrate 12 has a size of diameter 2
It has a thickness of 250 μm and is doped with Si as an impurity at a carrier concentration of about 1E18 / cm 3 , and its main surface is mirror-finished. The buffer layer 18 is made of GaAs and has a thickness of 0.5 μm. The uppermost surface cover layer 17 has a two-layer structure, and the lower side is 0.1 μm GaAs.
The s layer 17A and the upper side are the 0.2 μm InGaAlP layers 17B.

【０１６１】次に、エピウェーハをアンモニアと過酸化
水素水の混合液に侵漬して裏側の堆積物を除去し、次
に、エピウェーハを界面活性剤で洗浄した後、７０℃の
リン酸でInGaAlPカバー層１７Ｂをエッチングした。こ
のエッチングは下のGaAs層１７Ａで選択的に止まる。次
いで、容積比でアンモニア１、過酸化水素水１５、混合
液にエピウェーハを浸漬してエッチングを行い、図９
（ｂ）に示すように、下側のGaAsカバー層１７Ａを除去
した。この混合液は、ＧａＡｓカバー層１７Ａを選択的
にエッチングするもので、数秒で表面カバー層１７Ａが
除去されたことが観察できたが、１分間侵漬を続けてｐ
型クラッド層１６の表面を完全に表出させた。Next, the epiwafer is immersed in a mixed solution of ammonia and hydrogen peroxide to remove deposits on the back side. Next, the epiwafer is washed with a surfactant, and the InGaAlP is washed with phosphoric acid at 70 ° C. The cover layer 17B was etched. This etching selectively stops at the lower GaAs layer 17A. Next, the epiwafer was immersed in a mixed solution of ammonia 1, hydrogen peroxide solution 15 and a volume ratio, and etching was performed.
As shown in (b), the lower GaAs cover layer 17A was removed. This mixed solution selectively etches the GaAs cover layer 17A, and it can be observed that the surface cover layer 17A is removed in a few seconds.
The surface of the mold cladding layer 16 was completely exposed.

【０１６２】次いで、表面カバー層１７を除去したエピ
ウェーハと、表面に厚さ0.2μm、キャリア濃度２×１０
１８ｃｍ−３の高濃度GaP層を成長させたＧａＰ基板１
１との直接接着を行い、図９（ｃ）に示す被接着体を得
た。以下、直接接着の工程をより詳細に説明する。Next, the epi-wafer from which the surface cover layer 17 was removed, and a surface having a thickness of 0.2 μm and a carrier concentration of 2 × 10
GaP substrate 1 on which a high concentration GaP layer of 18 cm -3 was grown.
9 was obtained by direct bonding with the sample No. 1. Hereinafter, the direct bonding process will be described in more detail.

【０１６３】直接接着の前処理として、ＧａＰ基板１１
を界面活性剤で洗浄し、希弗酸に浸漬して表面の自然酸
化膜を除去し、水洗をした後にスピナで乾燥させた。ま
た、エピウェーハは上述した方法で表面カバー層１７を
除去した後、ＧａＰ基板１１と同様にして酸化膜除去の
ため希弗酸処理を行い、水洗とスピナ乾燥を行なった。
これらの前処理は、すべてクリーンルーム内の清浄な雰
囲気下で行った。As a pretreatment for direct bonding, the GaP substrate 11
Was washed with a surfactant, immersed in dilute hydrofluoric acid to remove a natural oxide film on the surface, washed with water, and then dried with a spinner. After removing the surface cover layer 17 by the above-described method, the epiwafer was subjected to a dilute hydrofluoric acid treatment for removing an oxide film in the same manner as the GaP substrate 11, followed by water washing and spinner drying.
All of these pretreatments were performed under a clean atmosphere in a clean room.

【０１６４】なお、第３実施形態に関して前述したよう
に、本実施例においても、エピウェーハとＧａＰ基板１
１とをそれらの表面と裏面を接着するように結晶方位を
調節しても良いことはいうまでもない。As described above with reference to the third embodiment, also in this embodiment, the epi-wafer and the GaP substrate 1 are used.
Needless to say, the crystal orientation may be adjusted so that No.1 and No.1 are bonded to the front surface and the back surface.

【０１６５】次に、前処理を終えたエピウェーハをエピ
タキシャル成長層が上方になるように載置し、その上に
ＧａＰ基板１１を、鏡面が下向きになるように載置し、
室温で密着させた。ＧａＰは透明であるため密着状態を
目視にて観察できる。ＧａＰ基板１１をエピウェーハに
載置すると、エピウェーハが正面視で凸形状をなすよう
に反っているため、ＧａＰ基板１１の中央部が最初に密
着した。そのまま放置するだけで密着部が自然にＧａＰ
基板１１の周辺部へ向って広がり、１分以内にＧａＰ基
板１１の周縁の面取り部分を除いて全面が密着した。同
様の操作を繰り返し、計１５組の室温密着を行なった。Next, the pre-processed epi-wafer is placed with the epitaxial growth layer facing upward, and the GaP substrate 11 is placed thereon with the mirror surface facing down.
Adhered at room temperature. Since GaP is transparent, the adhered state can be visually observed. When the GaP substrate 11 was placed on the epi-wafer, the central portion of the GaP substrate 11 was in close contact first because the epi-wafer was warped so as to form a convex shape when viewed from the front. Just leave it as it is and the adhesion will be GaP naturally.
The entire surface of the GaP substrate 11 was adhered to the peripheral portion of the GaP substrate 11 excluding the chamfered portion within one minute, except for the chamfered portion. The same operation was repeated to perform a total of 15 sets of close contact at room temperature.

【０１６６】直接接着の最終工程として、室温で密着し
ている被接着体を拡散炉内に入れて８００℃で熱処理を
行った。雰囲気は水素を１０％含むアルゴンである。As a final step of the direct bonding, the adherent to be adhered at room temperature was placed in a diffusion furnace and heat-treated at 800 ° C. The atmosphere is argon containing 10% of hydrogen.

【０１６７】被接着体は５組ずつに３つに分け、同時に
異なる熱処理ジグを使用して比較した。[0167] The adherends were divided into three groups of five, and compared at the same time using different heat treatment jigs.

【０１６８】本発明の実施例としては、図８（ａ）に例
示したように、中央に５φの円形突起が付いたカーボン
板で密着した基板を上下から挟み、上に120gのカーボン
製の重りを乗せて、ウェーハの中央部だけを押さえた。
このジグでは５枚ともウェーハ全面が接着でき、ウェー
ハの割れはなかった。As an embodiment of the present invention, as shown in FIG. 8 (a), a substrate closely attached to a carbon plate having a circular projection of 5φ in the center is sandwiched from above and below, and a 120 g carbon weight is placed on the substrate. To hold only the center of the wafer.
With this jig, all five wafers could be bonded to each other, and there were no cracks in the wafer.

【０１６９】比較例として、図８（ｃ）に例示したよう
に、ウェーハを平らなカーボン板に置き、上にはなにも
乗せずに無荷重状態で熱処理をした。この方法では５枚
のうち２枚に面積にして３０%を越す大きな剥がれ部分
が生じた。ウェーハの割れはなかった。As a comparative example, as illustrated in FIG. 8 (c), the wafer was placed on a flat carbon plate, and heat treatment was performed without any load on the wafer without any load. In this method, large peeled portions exceeding 30% in area occurred in two of the five sheets. There were no cracks in the wafer.

【０１７０】もう一つの比較例として、図８（ｄ）に例
示したように、ウェーハを平らなカーボン板で挟み、重
りを乗せて全面に荷重をかけて熱処理した。この場合、
５枚中２枚が割れ、残る３枚も全面接着には至らなかっ
た。割れたウェーハも含めて、ウェーハの周辺部が接着
し中央部が剥がれたことから、ウェーハの厚さバラツキ
で厚くなっていた周辺部分が先に接着してしまい、熱膨
張による界面のズレを吸収できなかったのが原因であっ
たと考えられる。As another comparative example, as illustrated in FIG. 8D, the wafer was sandwiched between flat carbon plates, and a heat treatment was performed by applying a load to the entire surface with a weight. in this case,
Two of the five were cracked, and the remaining three did not adhere to the entire surface. The peripheral part of the wafer, including the broken wafer, adhered and the center part was peeled off, so the peripheral part, which had become thick due to the thickness variation of the wafer, adhered first and absorbed the interface deviation due to thermal expansion It is probable that the reason was that they could not.

【０１７１】以上説明したように、本実施形態によれ
ば、ウェーハを部分的に保持加圧するこにより、接着工
程を高い歩留まりで実施できることが確認された。As described above, according to the present embodiment, it was confirmed that the bonding step can be performed with a high yield by partially holding and pressing the wafer.

【０１７２】（第５の実施の形態）次に、本発明の第５
の実施の形態として、発光層からの光に対して透光性の
ある基板を有する半導体発光素子について説明する。す
なわち、本実施形態に係る半導体発光素子は、典型的に
は、第１乃至第４の実施形態に関して前述した基板の接
着技術を用いて形成することができる発光素子である。(Fifth Embodiment) Next, a fifth embodiment of the present invention will be described.
As an embodiment, a semiconductor light emitting element having a substrate having a property of transmitting light from a light emitting layer will be described. That is, the semiconductor light emitting device according to the present embodiment is typically a light emitting device that can be formed using the substrate bonding technique described above with respect to the first to fourth embodiments.

【０１７３】まず、本実施形態に係る半導体発光素子と
して、発光に寄与する発光層の面積を、透明基板の面積
に対して小さくして、発光の輝度を向上させた例を説明
する。 図１０（ａ）は、本実施形態に係るＬＥＤの断
面構成を表す概念図であり、同図（ｂ）は、比較例とし
ての従来のＬＥＤの断面構成を表す概念図である。First, as the semiconductor light emitting device according to the present embodiment, an example in which the area of the light emitting layer contributing to light emission is made smaller than the area of the transparent substrate to improve the light emission luminance will be described. FIG. 10A is a conceptual diagram illustrating a cross-sectional configuration of an LED according to the present embodiment, and FIG. 10B is a conceptual diagram illustrating a cross-sectional configuration of a conventional LED as a comparative example.

【０１７４】すなわち、いずれも透明基板であるGaP基
板１１上に、クラッド層１４、活性層１５、クラッド層
１６を持ち、上下に電極１９Ａと１９Ｂを設けたLEDで
ある。但し、図１０は、概念図であり、実際には、これ
らの他に、コンタクト層や電流狭窄層あるいは電流拡散
層などの各種の要素が設けられていても良い。That is, this is an LED in which a clad layer 14, an active layer 15, and a clad layer 16 are provided on a GaP substrate 11, which is a transparent substrate, and electrodes 19A and 19B are provided above and below. However, FIG. 10 is a conceptual diagram, and various elements such as a contact layer, a current confinement layer, or a current diffusion layer may be actually provided in addition to these.

【０１７５】従来のＬＥＤは、図１０（ｂ）に表したよ
うに、活性層１５と透明基板１１の大きさは等しく、上
方から見た面積は同じであった。このような従来のＬＥ
Ｄは、例えば、多数のＬＥＤ構造を作り込んだウェーハ
を、ダイシングにより切ったり劈開するなどして、多数
のＬＥＤチップに切り分けて製造することができる。In the conventional LED, as shown in FIG. 10B, the size of the active layer 15 and the transparent substrate 11 were equal, and the area viewed from above was the same. Such a conventional LE
D can be manufactured, for example, by cutting or cleaving a wafer in which a large number of LED structures are formed into a large number of LED chips by dicing or cutting.

【０１７６】これに対して、本実施形態においては、活
性層１５を含む積層体１０の面積が、透明基板１１より
小さい。そして、このように活性層１５の面積を小さく
すると、ＬＥＤの発光輝度が向上する。以下、このよう
に活性層の面積が小さくなるとＬＥＤの輝度が上がる機
構を説明する。On the other hand, in the present embodiment, the area of the laminate 10 including the active layer 15 is smaller than the transparent substrate 11. When the area of the active layer 15 is reduced in this way, the light emission luminance of the LED is improved. Hereinafter, a mechanism for increasing the brightness of the LED when the area of the active layer is reduced will be described.

【０１７７】LEDは電流を流すことで注入されたキャリ
アが再結合して発光する。図１０（ａ）及び（ｂ）に表
したLEDの場合、注入されたキャリアはクラッド層１４
及び１６に挟まれた活性層１５に閉じこめられ、そこで
再結合する。しかし、キャリアの再結合には、発光を伴
うものだけではなく、発光を伴わない非発光再結合も混
在する。例えば、結晶欠陥準位や界面準位を介して再結
合した場合は非発光で再結合が生ずる。In the LED, the injected carriers are recombined by passing a current to emit light. In the case of the LED shown in FIGS. 10A and 10B, the injected carrier is the cladding layer 14.
And 16 are confined in the active layer 15 and recombine there. However, the recombination of carriers includes not only those accompanied by light emission but also non-radiated recombination without light emission. For example, when recombination occurs through a crystal defect level or an interface level, recombination occurs without light emission.

【０１７８】非発光再結合は発光再結合よりも速度が速
いため、注入されたキャリアは優先的に非発光再結合を
起こす傾向がある。一方、欠陥準位や界面準位は結晶中
での密度が限られているため、非発光再結合がある一定
の電流で飽和すると、それを越える電流が発光再結合に
費やされて発光を生ずるようになる。従って、同じ量の
電流をLEDに流す場合、狭い面積に流した方が、非発光
再結合に消費される電流成分を減らすことができ、注入
電流に対する発光再結合の割合、すなわち発光効率を高
めることができる。つまり、活性層１５の面積を小さく
することにより、ＬＥＤの輝度を上げることができる。Since non-radiative recombination is faster than radiative recombination, injected carriers tend to preferentially cause non-radiative recombination. On the other hand, since the density of defect states and interface states in a crystal is limited, when non-radiative recombination saturates at a certain current, a current exceeding that is consumed for radiative recombination to emit light. Will occur. Therefore, when the same amount of current is supplied to the LED, it is possible to reduce the current component consumed for non-radiative recombination by flowing in a small area, and to increase the ratio of luminous recombination to the injected current, that is, increase the luminous efficiency. be able to. That is, the brightness of the LED can be increased by reducing the area of the active layer 15.

【０１７９】しかし、発光層の面積を小さくすると、発
光が電極１９Ａにより遮られて光の取り出し効率が低下
するという問題がある。これに対して、基板が透明であ
ると有利である。However, when the area of the light emitting layer is reduced, there is a problem that light emission is blocked by the electrode 19A and the light extraction efficiency is reduced. On the other hand, it is advantageous if the substrate is transparent.

【０１８０】すなわち、LEDの発光層は基板に比べて薄
いため、基板が不透明なLEDでは発光層から基板側に放
出された光は基板によって吸収され、外部に取り出すこ
とはできない。つまり、不透明基板を用いたLEDの場合
には、発光層から上方に放出された光のみを、外部に取
り出し得る。しかし、このような不透明基板LEDで発光
層を小さくすると、発光効率の上昇よりも上側電極１９
Ａの遮光による取り出し効率の低下の方が大きくなり、
LEDの輝度は低下する。That is, since the light emitting layer of the LED is thinner than the substrate, the light emitted from the light emitting layer to the substrate side is absorbed by the substrate in an opaque LED and cannot be extracted outside. That is, in the case of an LED using an opaque substrate, only light emitted upward from the light emitting layer can be extracted to the outside. However, when the light-emitting layer is made smaller in such an opaque substrate LED, the upper electrode 19
The drop in extraction efficiency due to the light shielding of A is greater,
The brightness of the LED decreases.

【０１８１】同様の理由で、透明基板LEDであっても、
発光層だけでなく基板の面積を同時に小さくすることも
好ましくない。透明基板LEDでは、図１０（ａ）に表し
たように、発光層から基板側に放出された光は、基板１
１を透過し、下側電極１９Ｂにより反射される。発光層
としての積層体１０の両側に透明基板１１の上面Ｓが露
出していると、下側電極１９Ｂにより反射された光を、
この露出部分Ｓから取り出すことができる。このため、
発光層としての積層体１０を小さくしても基板１１の面
積を小さくしなければ、取り出し効率は下がらない。For the same reason, even for a transparent substrate LED,
It is not preferable to simultaneously reduce the area of the substrate as well as the light emitting layer. In the transparent substrate LED, as shown in FIG. 10A, the light emitted from the light emitting layer to the substrate side
1 and is reflected by the lower electrode 19B. When the upper surface S of the transparent substrate 11 is exposed on both sides of the laminate 10 as the light emitting layer, light reflected by the lower electrode 19B
It can be taken out from this exposed portion S. For this reason,
Even if the laminate 10 as the light emitting layer is reduced, the extraction efficiency does not decrease unless the area of the substrate 11 is reduced.

【０１８２】図１１は、図１０に例示したような透明基
板を有するＩｎＧａＡｌＰ系ＬＥＤにおいて、チップ面
積に対する発光層の面積の比率と、外部発光強度との関
係を表すグラフ図である。すなわち、同図は、ＧａＰ基
板を接着して形成したＩｎＧａＡｌＰ系ＬＥＤのデータ
であり、チップサイズは３００μｍ角で、上側電極サイ
ズは１２０μφである。FIG. 11 is a graph showing the relationship between the ratio of the area of the light emitting layer to the chip area and the external light emission intensity in the InGaAlP-based LED having the transparent substrate as exemplified in FIG. That is, this figure shows data of an InGaAlP LED formed by bonding a GaP substrate, and the chip size is 300 μm square and the upper electrode size is 120 μφ.

【０１８３】同図に表したように、発光層の面積を小さ
くするにつれて発光強度は増大し、面積の比率が０．３
になると、発光強度は比率１の場合の約１．２倍まで増
加する。このように、透明基板を用いたLEDにおいて、
発光層を基板よりも小さく形成すると、活性層１５での
発光効率を改善しつつ、光の取り出し効率の低下も抑制
することができる。As shown in the figure, the light emission intensity increases as the area of the light emitting layer is reduced, and the area ratio is 0.3%.
, The emission intensity increases to about 1.2 times that of the ratio 1. Thus, in an LED using a transparent substrate,
When the light emitting layer is formed smaller than the substrate, it is possible to improve the light emitting efficiency of the active layer 15 and also suppress a decrease in light extraction efficiency.

【０１８４】次に、本実施形態の発光素子の製造方法の
具体例について説明する。Next, a specific example of the method for manufacturing the light emitting device of this embodiment will be described.

【０１８５】図１２及び図１３は、本実施形態の半導体
発光素子の製造方法の要部を表す工程断面図である。FIG. 12 and FIG. 13 are process cross-sectional views showing main parts of a method for manufacturing a semiconductor light emitting device of the present embodiment.

【０１８６】直接接着に供するエピウェーハの構造は、
図１２（ａ）に示したとおりで、ＧａＡｓ基板１２の上
に、ＭＯＣＶＤ法でエピ層９３から９８２までを成長さ
せたものである。ここで、ｎ型ＧａＡｓ基板１２は、直
径２インチ、厚さ２５０μｍ、Ｓｉドープでキャリア濃
度は約１ｅ１８／ｃｍ３で、鏡面仕上げが施されてい
る。エッチング停止層９３は、ＩｎＡｌＰで、厚さ０．
２μｍ。ＧａＡｓコンタクト層９４は、厚さ０．０２μ
ｍで、キャリア濃度は１ｅ１８／ｃｍ３である。ＩｎＧ
ａＡｌＰ電流拡散層９５は、Ａｌ組成０．３のＩｎＧａ
ＡｌＰで、厚さ１．５μｍであり、Ｎ型クラッド層１４
は、Ａｌ組成０．６のＩｎＧａＡｌＰで、厚さ０．６μ
ｍである。活性層１５は、Ａｌ組成０．１３のＩｎＧａ
ＡｌＰで、厚さ０．４μｍである。Ｐ型クラッド層１６
は、Ａｌ組成０．６のＩｎＧａＡｌＰで、厚さ０．６μ
ｍである。ＩｎＧａＰ接着層９７は、厚さ０．１μｍで
あり、ＧａＡｓカバー層９８１は、厚さ０．１μｍ、Ｉ
ｎＡｌＰカバー層９８２は厚さ０．１５μｍである。The structure of the epi-wafer to be directly bonded is as follows.
As shown in FIG. 12A, the epitaxial layers 93 to 982 are grown on the GaAs substrate 12 by MOCVD. Here, the n-type GaAs substrate 12 has a diameter of 2 inches, a thickness of 250 μm, a Si concentration and a carrier concentration of about 1e18 / cm 3, and is mirror-finished. The etching stop layer 93 is made of InAlP and has a thickness of 0.1 mm.
2 μm. The GaAs contact layer 94 has a thickness of 0.02 μm.
m, the carrier concentration is 1e18 / cm3. InG
aAlP current diffusion layer 95 is made of InGa having an Al composition of 0.3.
AlP, 1.5 μm thick, N-type cladding layer 14
Is InGaAlP having an Al composition of 0.6 and a thickness of 0.6 μm.
m. The active layer 15 is made of InGa having an Al composition of 0.13.
AlP with a thickness of 0.4 μm. P-type cladding layer 16
Is InGaAlP having an Al composition of 0.6 and a thickness of 0.6 μm.
m. The InGaP adhesive layer 97 has a thickness of 0.1 μm, and the GaAs cover layer 981 has a thickness of 0.1 μm.
The nAlP cover layer 982 has a thickness of 0.15 μm.

【０１８７】次に、このエピウェーハを界面活性剤で洗
浄し、容積比でアンモニア１、過酸化水素水１５の混合
液に侵漬し、ＧａＡｓ基板１２の下側をエッチングし
て、エピウェーハの裏面に付着したエピ反応生成物など
を除去する。この際、エピウェーハの表側（図の上側）
はＩｎＡｌＰカバー層９８２で覆われているので、エッ
チングされない。Next, this epi-wafer is washed with a surfactant, immersed in a mixed solution of ammonia 1 and hydrogen peroxide solution 15 in a volume ratio, and the lower side of the GaAs substrate 12 is etched to form a back surface of the epi-wafer. The attached epi-reaction products are removed. At this time, the front side of the epi-wafer (upper side of the figure)
Is not etched because it is covered by the InAlP cover layer 982.

【０１８８】次に、エピウェーハを再度界面活性剤で洗
浄した後、リン酸で表面のＩｎＡｌＰカバー層９８２を
除去する。引き続き、容積比で硫酸８、過酸化水素水
１、水１の混合液でＧａＡｓカバー層９８１を除去す
る。この混合液は選択的にＧａＡｓカバー層をエッチン
グするもので、エッチングの後エピウェーハの表面には
ＩｎＧａＰ接着層が表出する。Next, after cleaning the epi-wafer again with a surfactant, the InAlP cover layer 982 on the surface is removed with phosphoric acid. Subsequently, the GaAs cover layer 981 is removed with a mixed solution of sulfuric acid 8, hydrogen peroxide solution 1, and water 1 in a volume ratio. This mixed solution selectively etches the GaAs cover layer, and after the etching, the InGaP adhesive layer is exposed on the surface of the epi-wafer.

【０１８９】次いで、表面カバー層を除去したエピウェ
ーハとＧａＰウェーハ１１の直接接着を行い、図１２
（ｂ）に表した接着体を得た。以下、直接接着の工程を
詳しく説明する。Next, the epi-wafer from which the surface cover layer was removed and the GaP wafer 11 were directly bonded to each other.
An adhesive shown in (b) was obtained. Hereinafter, the direct bonding process will be described in detail.

【０１９０】ＧａＰウェーハは、直径２インチ、厚さ２
５０μｍ、ｐ型の鏡面仕上げのものを使用した。接着界
面の電気抵抗を下げるために、ＧａＰ表面に高濃度層を
エピ成長させる場合もある。The GaP wafer has a diameter of 2 inches and a thickness of 2 inches.
A mirror-finished 50 μm p-type was used. In order to reduce the electric resistance at the bonding interface, a high concentration layer may be epitaxially grown on the GaP surface.

【０１９１】ここで、第３実施形態に関して前述したよ
うに、エピ層とＧａＰ層の接着面が「表」と「裏」の関
係になるように両者の結晶方位を調節することが望まし
い。Here, as described above with reference to the third embodiment, it is desirable to adjust the crystal orientations of the epi layer and the GaP layer so that the bonding surface of the epi layer and the GaP layer has a relation of “front” and “back”.

【０１９２】さて、直接接着の前処理として、ＧａＰウ
ェーハは界面活性剤で洗浄し、希弗酸に侵漬して表面の
自然酸化膜を除去し、水洗をした後スピナで乾燥させ
た。またエピウェーハは表面カバー層を除去した後、Ｇ
ａＰ基板と同じく酸化膜除去のため希弗酸処理を行い、
水洗とスピナ乾燥を行なった。これらの前処理は、すべ
てクリンルーム内の清浄な雰囲気下で行った。As a pretreatment for direct bonding, the GaP wafer was washed with a surfactant, immersed in dilute hydrofluoric acid to remove a natural oxide film on the surface, washed with water, and dried with a spinner. Also, after removing the surface cover layer,
Dilute hydrofluoric acid treatment is performed to remove the oxide film as in the case of the aP substrate.
Washing and spinner drying were performed. All of these pretreatments were performed in a clean atmosphere in a clean room.

【０１９３】次に、前処理を終えたエピウェーハを上向
きに置き、その上にＧａＰウェーハ１１を、鏡面が下向
きになるように乗せ、室温で密着させた。ＧａＰウェー
ハ１１は透明なため密着状態を観察できる。ウェーハを
重ねると、エピウェーハが凸に反っているため、ウェー
ハの中央部が最初に密着した。そのまま放置するだけで
密着部が自然に広がり、ウェーハの縁の面取り部分を除
いて全面が密着した。Next, the pre-processed epi-wafer was placed upward, and a GaP wafer 11 was placed on it so that the mirror surface faced downward, and was brought into close contact at room temperature. Since the GaP wafer 11 is transparent, the close contact state can be observed. When the wafers were stacked, the epiwafer was warped convexly, so that the center of the wafer was in close contact first. The adhesive portion naturally spread just by being left as it is, and the entire surface adhered except the chamfered portion of the edge of the wafer.

【０１９４】この工程においても、第４実施形態に関し
て前述したように、ウェーハの一部のみを加圧すること
により、割れを抑制して確実に接着することができる。Also in this step, as described above with reference to the fourth embodiment, by pressing only a part of the wafer, cracks can be suppressed and bonding can be performed reliably.

【０１９５】さて、直接接着の最終工程として、室温で
密着しているウェーハを石英ボートに立てて並べ、拡散
炉内に入れ熱処理を行った。熱処理温度は８００℃、時
間は１時間、雰囲気は水素を１０％含むアルゴンであ
る。As a final step of the direct bonding, the wafers closely contacted at room temperature were arranged on a quartz boat, placed in a diffusion furnace, and heat-treated. The heat treatment temperature is 800 ° C., the time is 1 hour, and the atmosphere is argon containing 10% of hydrogen.

【０１９６】次に、エピウェーハのＧａＡｓ基板１２を
除去した。まず、接着体をアンモニアと過酸化水素水の
混合液に侵漬し、ＧａＡｓを選択的にエッチングした。
このエッチングはＩｎＡｌＰエッチング停止層で停止す
る。次いで、７０℃のリン酸でエッチングを行い、Ｉｎ
ＡｌＰエッチング停止層９３を選択的に除去することに
より、図１２（ｃ）に表した積層体を得た。Next, the GaAs substrate 12 of the epiwafer was removed. First, the bonded body was immersed in a mixed solution of ammonia and a hydrogen peroxide solution, and GaAs was selectively etched.
This etch stops at the InAlP etch stop layer. Next, etching is performed with phosphoric acid at 70 ° C.
The AlP etching stop layer 93 was selectively removed to obtain a laminate shown in FIG.

【０１９７】次に、この積層体のＧａＰ基板１１の裏面
（図中下側）に、金（Ａｕ）／Ｚｎ合金と金（Ａｕ）か
らなる電極１９Ｂを設け、ＧａＡｓコンタクト層９４の
表面（図中上側）には、金（Ａｕ）／Ｇｅ合金と金（Ａ
ｕ）からなる電極１９Ａを設けた。そして、ＰＥＰ（ph
oto-engraving process）により、上側の電極１９Ａを
３００μｍピッチで直径２００μｍの円形に加工し、図
１３（ａ）の構造を得た。Next, an electrode 19B made of a gold (Au) / Zn alloy and gold (Au) is provided on the back surface (lower side in the figure) of the GaP substrate 11 of the laminate, and the surface of the GaAs contact layer 94 (FIG. Gold (Au) / Ge alloy and gold (A)
u) was provided. And PEP (ph
By an oto-engraving process, the upper electrode 19A was processed into a circle having a diameter of 200 μm at a pitch of 300 μm to obtain a structure shown in FIG.

【０１９８】次に、発光層の面積を透明基板の面積より
小さくするために、金電極１９Ａをマスクにしてエッチ
ングを行い、図１３（ｂ）に表したように、エピ層９４
から９７をエッチングした。ここで、ＧａＡｓエピ層９
４はアンモニアと過酸化水素水の混合液でエッチング
し、ＩｎＧａＡｌＰ系エピ層９４〜１６とＩｎＧａＰエ
ピ層９７はＨＢｒ−Ｂｒ液でエッチングした。Next, in order to make the area of the light emitting layer smaller than the area of the transparent substrate, etching is performed using the gold electrode 19A as a mask, and as shown in FIG.
To 97 were etched. Here, the GaAs epi layer 9
No. 4 was etched with a mixed solution of ammonia and hydrogen peroxide solution, and the InGaAlP-based epi layers 94 to 16 and the InGaP epi layer 97 were etched with an HBr-Br solution.

【０１９９】最後に、図１３（ｃ）に表したように、電
極１９Ａを直径１２０μｍの円形に再パターニングし、
ウェーハを一点鎖線Ｃの部分で３００μｍ□に劈開分離
して図１０（ａ）に表した構造のＬＥＤチップを得た。Finally, as shown in FIG. 13C, the electrode 19A was re-patterned into a circular shape having a diameter of 120 μm.
The wafer was cleaved and separated at 300 μm square at the portion indicated by the dashed line C to obtain an LED chip having a structure shown in FIG.

【０２００】なお、図１０（ａ）において、図１３
（ｃ）のエピ層の一部は省略した。In FIG. 10A, FIG.
Part of the epi layer in (c) is omitted.

【０２０１】次に、本実施形態の別の実施例として、ウ
ェーハ接着に先だって発光層の面積を小さくする製造方
法について説明する。Next, as another example of the present embodiment, a manufacturing method for reducing the area of the light emitting layer prior to wafer bonding will be described.

【０２０２】図１４は、本実施例の製造方法の要部を表
す工程断面図である。FIG. 14 is a process sectional view showing a main part of the manufacturing method of this embodiment.

【０２０３】まず、図１４（ａ）に表すように、ＧａＡ
ｓ基板１２の上に発光層としての積層体１０を形成した
エピタキシャルウェーハを形成する。このエピウェーハ
に、例えば３００μｍピッチで縦横にブレードダイシン
グを行い、図１４（ｂ）に表したように、幅１００μ
ｍ、深さ２０μｍの溝Ｇを設けた。First, as shown in FIG.
An epitaxial wafer having the laminated body 10 as a light emitting layer formed on the s substrate 12 is formed. This epiwafer is subjected to blade dicing vertically and horizontally at a pitch of, for example, 300 μm, and as shown in FIG.
m, a groove G having a depth of 20 μm was provided.

【０２０４】次に、図１４（ｃ）に表したように、Ｇａ
Ｐ基板１１を接着する。Next, as shown in FIG.
The P substrate 11 is bonded.

【０２０５】次に、図１４（ｄ）に表したように、Ｇａ
Ａｓ基板１２を除去し、上下を逆さまにして電極１９Ａ
と１９Ｂを形成する。Next, as shown in FIG.
The As substrate 12 is removed, and the electrode 19A is turned upside down.
And 19B.

【０２０６】最後に、劈開やブレードダイシングによ
り、一点鎖線Ｃに沿って素子分離を行い、図１４（ｅ）
に表したようにＬＥＤチップを得た。Finally, element separation is performed along the alternate long and short dash line C by cleavage or blade dicing.
An LED chip was obtained as shown in FIG.

【０２０７】ＧａＡｓ基板１２の上に形成したエピウェ
ーハとＧａＰ基板１１とを接着する場合、ＧａＡｓとＧ
ａＰとの熱膨張係数の差により応力が発生し、接着後の
反りや、ひどい場合にはウェーハの破壊が生じる。When bonding the epiwafer formed on the GaAs substrate 12 and the GaP substrate 11, GaAs and G
Stress is generated due to a difference in thermal expansion coefficient from aP, and warpage after bonding or, in severe cases, breakage of the wafer.

【０２０８】本実施例では、図１４（ｃ）に表したよう
に、ウェーハ接着の際にエピウェーハ表面に溝Ｇが形成
されて接着部が小面積に分割されているため、応力が緩
和され、反りや破壊が少なくなるという利点が得られ
る。In this embodiment, as shown in FIG. 14 (c), a groove G is formed on the epi-wafer surface when the wafer is bonded, and the bonding portion is divided into a small area. The advantage that warpage and destruction are reduced is obtained.

【０２０９】また、ウェーハを貼り合わせる際、２枚の
ウェーハ間に空気が巻き込まれて未接着部が発生するこ
とがある。本実施例のように溝Ｇを設けておくと、巻き
込まれた空気をウェーハ外に逃がすことができ、未接着
部発生が少なくなるという利点も得られる。In bonding the wafers, air may be trapped between the two wafers and unbonded portions may be generated. When the groove G is provided as in the present embodiment, the trapped air can escape to the outside of the wafer, and there is an advantage that the occurrence of unbonded portions is reduced.

【０２１０】なお、上述の実施例では、接着前にブレー
ドダイシングでエピウェーハ表面を分割する例を挙げた
が、ＰＥＰでウェーハ表面をパターニングすることによ
り溝Ｇを形成してもよい。In the above-described embodiment, an example is described in which the epiwafer surface is divided by blade dicing before bonding, but the groove G may be formed by patterning the wafer surface with PEP.

【０２１１】次に、本実施形態の半導体発光素子の変型
例について説明する。Next, a modified example of the semiconductor light emitting device of this embodiment will be described.

【０２１２】図１５は、本実施形態の半導体発光素子の
変型例を表す概念図である。すなわち、本変型例におい
ては、発光層としての積層体１０を上側電極１９Ａと略
同一の面積まで小さくした。FIG. 15 is a conceptual diagram showing a modification of the semiconductor light emitting device of this embodiment. That is, in this modified example, the stacked body 10 as the light emitting layer was reduced to an area approximately equal to that of the upper electrode 19A.

【０２１３】この構造では発光層としての積層体１０の
上面すべてを電極１９Ａが覆っているため、発光層から
上向きに放出した光は電極１９Ａで反射して透明基板１
１内に入り、基板１１の側面から外部に取り出される
か、または下側電極１９Ｂで反射して電極１９Ａで覆わ
れていない基板１１の上面Ｓから取り出される。In this structure, since the electrode 19A covers the entire upper surface of the laminate 10 as the light emitting layer, light emitted upward from the light emitting layer is reflected by the electrode 19A and is reflected by the transparent substrate 1A.
1 and is taken out from the side surface of the substrate 11 or taken out of the upper surface S of the substrate 11 which is reflected by the lower electrode 19B and is not covered with the electrode 19A.

【０２１４】本変型例の発光素子が、図１０（ａ）の実
施例や、図１０（ｂ）の従来例と機能的に異なる点は、
ＬＥＤの上面から取り出される光が発光層１６を殆ど通
過していない点である。つまり、本変型例においては、
活性層１５は、比較的小さい光源として作用し、この光
源から放出された光の殆どは、基板１１を透過し、下側
電極１９Ｂにより反射されて上面Ｓから外部に取り出さ
れる。The light emitting element of this modification is functionally different from the embodiment of FIG. 10A and the conventional example of FIG.
The point is that light extracted from the upper surface of the LED hardly passes through the light emitting layer 16. That is, in this modified example,
The active layer 15 acts as a relatively small light source, and most of the light emitted from this light source passes through the substrate 11, is reflected by the lower electrode 19B, and is extracted from the upper surface S to the outside.

【０２１５】ＬＥＤの発光波長は、活性層１５のバンド
ギャップで決まる。クラッド層１４、１６はキャリアを
閉じこめるため、活性層よりバンドギャップが大きくな
るように設計されており、活性層１５からの発光を吸収
しない。しかし、活性層１５自体は自ら発光した光を自
己吸収する。また、電気的接続に必要なＧａＡｓコンタ
クト層などのバンドギャップの小さい層も発光を吸収す
る。従って光を吸収する層を含む活性層あるいはコンタ
クト層など通さずに光を取り出した方が吸収が少なくて
すむ。この点で、図１４に例示した本変型例は有利であ
る。[0215] The emission wavelength of the LED is determined by the band gap of the active layer 15. The cladding layers 14 and 16 are designed to have a larger band gap than the active layer to confine carriers, and do not absorb light emitted from the active layer 15. However, the active layer 15 itself absorbs light emitted by itself. Further, a layer having a small band gap such as a GaAs contact layer required for electrical connection also absorbs light emission. Therefore, if light is extracted without passing through an active layer including a layer for absorbing light or a contact layer, absorption is reduced. In this regard, the present modified example illustrated in FIG. 14 is advantageous.

【０２１６】図１５の構造を得るためには、例えば図１
２〜図１３に表した工程において、図１３（ａ）に表し
た電極１９Ａの１回目のパターニングを、図１３（ｃ）
のサイズで行い、この電極１９Ａをマスクにして発光層
をエッチングをすればよい。In order to obtain the structure shown in FIG.
In the steps illustrated in FIGS. 2 to 13, the first patterning of the electrode 19 </ b> A illustrated in FIG.
The light emitting layer may be etched using the electrode 19A as a mask.

【０２１７】または、全く異なる方法によっても図１５
の発光素子を製造することができる。 図１６は、図１
５に表した半導体発光素子の製造方法の要部を表す工程
断面図である。Alternatively, FIG.
Can be manufactured. FIG.
FIG. 7 is a process cross-sectional view illustrating a main portion of the method for manufacturing the semiconductor light-emitting element illustrated in FIG.

【０２１８】まず、図１６（ａ）に表したように、ＬＥ
Ｄ上下の電極１９Ａと１９Ｂを全面に付けたまま、パタ
ーニングをせずにチップに分離する。First, as shown in FIG.
D Separate into chips without patterning, with the upper and lower electrodes 19A and 19B attached to the entire surface.

【０２１９】次に、このようにして得られたチップに、
図１６（ｂ）に表したように、ワイヤーＷをボンディン
グする。すると、電極１９Ａの上には、ワイアＷがボー
ル状に形成したボール部１９Ｃが接続される。Next, the chip thus obtained is
As shown in FIG. 16B, the wire W is bonded. Then, a ball portion 19C in which the wire W is formed in a ball shape is connected to the electrode 19A.

【０２２０】次に、このボール部１９Ｃをマスクとし
て、上側電極１９Ａと発光層としての積層体１０をエッ
チングし、図１６（ｃ）に表した構造が得られる。Next, using the ball portion 19C as a mask, the upper electrode 19A and the laminate 10 as a light emitting layer are etched to obtain the structure shown in FIG. 16C.

【０２２１】以上説明した方法によれば、積層体１０の
エッチングの際に、ワイアＷを介して通電し発光させて
おくこともできる。つまり、発光素子を発光させてその
出力をモニタしながらエッチングを実施することによ
り、最適な発光強度が得られた時点でエッチングを停止
することもできる。According to the above-described method, when etching the laminated body 10, it is also possible to emit electricity by supplying electricity through the wire W. That is, by performing the etching while causing the light emitting element to emit light and monitoring the output, the etching can be stopped at the time when the optimum light emission intensity is obtained.

【０２２２】次に、本実施形態のもうひとつの実施例と
しての半導体発光素子について説明する。Next, a semiconductor light emitting device as another example of the present embodiment will be described.

【０２２３】図１７は、本実施例にかかる半導体発光素
子の構成を表す概念図である。すなわち、本実施例の発
光素子は、透明基板１１の側面に段差ＳＴが設けられ、
その上部が発光層としての積層体１０のサイズに合わせ
て小さくされている。FIG. 17 is a conceptual diagram showing the configuration of the semiconductor light emitting device according to this example. That is, in the light emitting device of the present embodiment, the step ST is provided on the side surface of the transparent substrate 11,
The upper part is made smaller in accordance with the size of the laminate 10 as a light emitting layer.

【０２２４】この構造は、ＧａＰウェーハ１１を接着し
て図示しないＧａＡｓ基板を選択エッチングで取り除い
た後、例えば、図１２（ｃ）や図１６（ａ）の状態で、
発光層側から発光層を越えて透明基板１１の上部にまで
ブレードダイシングやエッチングで溝を設けることによ
り得られる。In this structure, after the GaP wafer 11 is bonded and the GaAs substrate (not shown) is removed by selective etching, for example, in the state shown in FIG.
It is obtained by providing grooves by blade dicing or etching from the light emitting layer side to the upper part of the transparent substrate 11 beyond the light emitting layer.

【０２２５】本実施例の発光素子においては、活性層１
５から透明基板１１に入射した光は、直接、あるいは１
度のみ反射で外部に取り出されるだけでなく、透明基板
１１の内部で複雑な反射をして外部に取り出される場合
が多い。一般に、光取り出し部の形状が複雑な方が光取
り出し効率が高く、本実施例によれば透明基板１１に段
差を設けることにより、光取り出し効率をさらに改善で
きるという効果が得られる。In the light emitting device of this embodiment, the active layer 1
The light incident on the transparent substrate 11 from 5 directly or 1
In many cases, the light is not only taken out by reflection only at the outside, but also taken out due to complicated reflection inside the transparent substrate 11. In general, the light extraction efficiency is higher when the shape of the light extraction portion is more complicated. According to the present embodiment, the effect that the light extraction efficiency can be further improved by providing a step on the transparent substrate 11 is obtained.

【０２２６】図１７に表した例においては、透明基板１
１の上部を下部に対して１段小さくしてあるが、２段あ
るいはそれ以上の階段状に絞った方が光の取り出し効率
をより高められる場合もある。In the example shown in FIG. 17, the transparent substrate 1
Although the upper part of 1 is one step smaller than the lower part, it may be possible to further enhance the light extraction efficiency by narrowing it in two or more steps.

【０２２７】以上、具体例を参照しつつ、本発明の第１
乃至第５の実施の形態について説明した。しかし、本発
明は、これらの具体例に限定されるものではない。As described above, the first embodiment of the present invention will be described with reference to specific examples.
The fifth to fifth embodiments have been described. However, the present invention is not limited to these specific examples.

【０２２８】例えば、接着するウェーハあるいは、これ
を用いた半導体素子の材料としては、ＧａＡｓやＧａＰ
に限定されず、その他の各種の化合物半導体について同
様に本発明を適用して同様の効果を得ることができる。For example, GaAs or GaP may be used as a material for a wafer to be bonded or a semiconductor device using the same.
However, the present invention is not limited thereto, and similar effects can be obtained by applying the present invention to other various compound semiconductors.

【０２２９】また、半導体発光素子の積層構造について
は、コンタクト層や電流拡散層などの各種の要素を加え
て、同様の効果を奏することができる。この他にも、例
えば、活性層にＭＱＷ（multiple-quantum well）構造
を採用したものや、クラッド層にＭＱＢ（multiple-qua
ntum barrier）を採用したものなどについても同様に適
用することができる。[0229] Further, with respect to the laminated structure of the semiconductor light emitting element, similar effects can be obtained by adding various elements such as a contact layer and a current diffusion layer. In addition to this, for example, an active layer having an MQW (multiple-quantum well) structure, or a cladding layer having an MQB (multiple-quam well).
The present invention can be similarly applied to a device employing an ntum barrier).

【０２３０】さらに、本発明は、ＬＥＤのみに限定され
ず、半導体レーザやその他の各種の半導体素子に同様に
適用することができる。Further, the present invention is not limited to only LEDs, but can be similarly applied to semiconductor lasers and other various semiconductor devices.

【０２３１】[0231]

【発明の効果】以上詳述したとおり、本発明は、以下の
効果を奏する。As described in detail above, the present invention has the following effects.

【０２３２】即ち、本発明によれば、直接接着の障害と
なる、エピウェーハ表面清浄度の低下、エピウェーハの
反り、エピタキシャル成長層と基板との間の熱膨張差が
解消されるので、エピウェーハに直接かつ全面にわたっ
て安定的に密着された接着型半導体基板が提供される。That is, according to the present invention, the decrease in the surface cleanliness of the epi-wafer, the warp of the epi-wafer, and the difference in thermal expansion between the epitaxial growth layer and the substrate, which are obstacles to direct bonding, are eliminated. An adhesive semiconductor substrate stably adhered over the entire surface is provided.

【０２３３】また、本発明によれば、ＬＥＤなど発光素
子の発光に寄与するエピタキシャル成長層を、その発光
を吸収しない基板に直接かつ安定的に接着するので、輝
度が高い半導体発光素子が提供される。According to the present invention, a semiconductor light emitting device having high luminance is provided because an epitaxial growth layer contributing to light emission of a light emitting device such as an LED is directly and stably bonded to a substrate which does not absorb the light emission. .

【０２３４】また、本発明によれば、上述した効果を奏
する接着型半導体基板および半導体発光素子をそれぞれ
高い歩留りで生産することができる。Further, according to the present invention, it is possible to produce the adhesive semiconductor substrate and the semiconductor light emitting element having the above-mentioned effects at a high yield.

【０２３５】また、本発明によれば、結晶の異方性に着
目し、インゴットからスライスしたウェーハの「表」と
「裏」とを接着することにより界面におけるダングリン
グボンドや結晶欠陥を低減し、界面抵抗を有意に低下で
きる。According to the present invention, dangling bonds and crystal defects at the interface can be reduced by bonding the “front” and “back” of a wafer sliced from an ingot by focusing on the anisotropy of the crystal. In addition, the interface resistance can be significantly reduced.

【０２３６】また、本発明によれば、２枚のウェーハを
接着する際に、部分的に保持加圧するこにより、接着工
程を高い歩留まりで実施できる。In addition, according to the present invention, when two wafers are bonded, by partially holding and pressing, the bonding process can be performed with a high yield.

【０２３７】また、本発明によれば、透明基板の面積よ
りも発光層の面積を小さくすることで、ＬＥＤの取り出
し効率を下げることなく発光効率を上げることができ、
その結果輝度が高いＬＥＤを得ることができる。Further, according to the present invention, by making the area of the light emitting layer smaller than the area of the transparent substrate, the light emitting efficiency can be increased without lowering the LED extraction efficiency.
As a result, an LED with high luminance can be obtained.

【０２３８】また、本発明によれば、ウェーハ貼り合わ
せ技術を応用することで、効率よく上記のＬＥＤを製造
することができる。特に、貼り合わせ前にエピウェーハ
の表面を分割しておく製造方法では、熱応力を分散する
効果があり、その結果、貼り合わせ工程での不良発生を
防止できる。According to the present invention, the above-mentioned LED can be manufactured efficiently by applying the wafer bonding technique. In particular, a manufacturing method in which the surface of the epiwafer is divided before bonding has an effect of dispersing thermal stress, and as a result, occurrence of defects in the bonding process can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明にかかる接着型半導体基板の実施の一形
態を示す略示断面図である。FIG. 1 is a schematic cross-sectional view showing one embodiment of an adhesive semiconductor substrate according to the present invention.

【図２】本発明にかかる接着型半導体基板の製造方法の
第１の実施例と第２の実施例を説明する略示断面図であ
る。FIG. 2 is a schematic cross-sectional view for explaining a first embodiment and a second embodiment of the method for manufacturing an adhesive semiconductor substrate according to the present invention.

【図３】本発明にかかる接着型半導体基板の製造方法に
用いるＩｎＧａＡｌＰ材料の構成比と格子定数とバンド
ギャップを示す表である。FIG. 3 is a table showing a composition ratio, a lattice constant, and a band gap of an InGaAlP material used in the method for manufacturing a bonded semiconductor substrate according to the present invention.

【図４】本発明にかかる接着型半導体基板の製造方法の
第３の実施例を説明する略示断面図である。FIG. 4 is a schematic cross-sectional view for explaining a third embodiment of the method of manufacturing the bonded semiconductor substrate according to the present invention.

【図５】本発明の第３実施形態にかかる基板の接着方法
を説明するための概念図である。FIG. 5 is a conceptual diagram for explaining a method of bonding substrates according to a third embodiment of the present invention.

【図６】２つの異なるインゴットからスライスされた半
導体基板を接着する様子を表した概念図である。FIG. 6 is a conceptual diagram showing a state in which semiconductor substrates sliced from two different ingots are bonded.

【図７】接着面のキャリア濃度と界面抵抗との関係を表
すグラフ図である。FIG. 7 is a graph showing a relationship between a carrier concentration on an adhesive surface and an interface resistance.

【図８】本発明の第４実施形態を説明するための概念図
である。FIG. 8 is a conceptual diagram for explaining a fourth embodiment of the present invention.

【図９】図９（ａ）〜（ｄ）は、本発明の第７実施例の
製造方法を具体的に説明する略示断面図である。FIGS. 9A to 9D are schematic cross-sectional views specifically illustrating a manufacturing method according to a seventh embodiment of the present invention.

【図１０】図１０（ａ）は、本発明の第５実施形態に係
るＬＥＤの断面構成を表す概念図であり、同図（ｂ）
は、比較例としての従来のＬＥＤの断面構成を表す概念
図である。FIG. 10A is a conceptual diagram illustrating a cross-sectional configuration of an LED according to a fifth embodiment of the present invention, and FIG.
Is a conceptual diagram illustrating a cross-sectional configuration of a conventional LED as a comparative example.

【図１１】図１０に例示したような透明基板を有するＩ
ｎＧａＡｌＰ系ＬＥＤにおいて、チップ面積に対する発
光層の面積の比率と、外部発光強度との関係を表すグラ
フ図である。FIG. 11 illustrates an I having a transparent substrate as illustrated in FIG.
FIG. 4 is a graph showing a relationship between a ratio of a light emitting layer area to a chip area and an external light emission intensity in an nGaAlP LED.

【図１２】本発明の第５実施形態の半導体発光素子の製
造方法の要部を表す工程断面図である。FIG. 12 is a process sectional view illustrating a main part of a method for manufacturing a semiconductor light emitting device according to a fifth embodiment of the present invention.

【図１３】本発明の第５実施形態の半導体発光素子の製
造方法の要部を表す工程断面図である。FIG. 13 is a process sectional view illustrating a main part of a method for manufacturing a semiconductor light emitting device according to a fifth embodiment of the present invention.

【図１４】ウェーハ接着に先だって発光層の面積を小さ
くする製造方法の要部を表す工程断面図である。FIG. 14 is a process cross-sectional view illustrating a main part of a manufacturing method for reducing the area of the light emitting layer prior to wafer bonding.

【図１５】発光層としての積層体１０を上側電極１９Ａ
と略同一の面積まで小さくした半導体発光素子を表す概
念図である。FIG. 15 shows a structure in which a laminate 10 as a light-emitting layer is provided with an upper electrode 19A.
It is a conceptual diagram showing the semiconductor light emitting element reduced to the area substantially the same as that of FIG.

【図１６】図１５に表した半導体発光素子の製造方法の
要部を表す工程断面図である。16 is a process sectional view illustrating a main part of the method for manufacturing the semiconductor light emitting device illustrated in FIG.

【図１７】透明基板１１の側面に段差ＳＴが設けられた
半導体発光素子の構成を表す概念図である。FIG. 17 is a conceptual diagram illustrating a configuration of a semiconductor light emitting device in which a step ST is provided on a side surface of a transparent substrate 11.

【図１８】従来の技術によるＩｎＧａＡｌＰ可視光ＬＥ
Ｄの一例を示す略示断面図である。FIG. 18 shows an InGaAlP visible light LE according to a conventional technique.
It is a schematic sectional drawing which shows an example of D.

【図１９】図１８に示すＬＥＤの従来の技術による製造
方法を示す略示断面図である。FIG. 19 is a schematic cross-sectional view showing a method of manufacturing the LED shown in FIG. 18 according to a conventional technique.

【符号の説明】[Explanation of symbols]

１，２，１００ ＩｎＧａＡｌ系ＬＥＤ １０ 積層体 １１，３１，９１ ＧａＰウェーハ １２，３２，８２，９２ ＧａＡｓウェーハ ３３ エッチング停止層 １４，３４，８４，９４ Ｎ型クラッド層 １５，３５，８５，９５ 活性層 １６，３６，８６，９６ Ｐ型クラッド層 １７，３７ カバー層 １８，３８ バッファー層 １９，３９，８９，９９ 電極 1,2,100 InGaAl-based LED 10 Stack 11,31,91 GaP wafer 12,32,82,92 GaAs wafer 33 Etch stop layer 14,34,84,94 N-type clad layer 15,35,85,95 Activity Layer 16, 36, 86, 96 P-type cladding layer 17, 37 Cover layer 18, 38 Buffer layer 19, 39, 89, 99 Electrode

─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成１２年１０月１３日（２０００．１０．
１３）[Submission date] October 13, 2000 (2000.10.
13)

【手続補正１】[Procedure amendment 1]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】全図[Correction target item name] All figures

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図１】 FIG.

【図２】 FIG. 2

【図３】 FIG. 3

【図４】 FIG. 4

【図５】 FIG. 5

【図６】 FIG. 6

【図７】 FIG. 7

【図９】 FIG. 9

【図１８】 FIG.

【図８】 FIG. 8

【図１０】 FIG. 10

【図１１】 FIG. 11

【図１５】 FIG.

【図１２】 FIG.

【図１３】 FIG. 13

【図１４】 FIG. 14

【図１７】 FIG.

【図１６】 FIG. 16

【図１９】 FIG.

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F041 AA03 CA34 CA37 CA74 CA77 CB15 5F045 AA04 AB11 AB18 AF04 BB12 CA09 DA53 DA62 HA16  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F041 AA03 CA34 CA37 CA74 CA77 CB15 5F045 AA04 AB11 AB18 AF04 BB12 CA09 DA53 DA62 HA16

Claims (31)

【特許請求の範囲】[Claims] 【請求項１】第１の半導体基板上に形成された第１のエ
ピタキシャル成長層と、 少なくとも片面が鏡面加工され、この被鏡面加工面、も
しくはこの被鏡面加工面上に成長した第２のエピタキシ
ャル成長層で前記第１のエピタキシャル成長層に一体的
に接合された第２の半導体基板と、を備え、 前記第１のエピタキシャル成長層の熱膨張率は、前記第
２の半導体基板の熱膨張率に近似する接着型半導体基
板。A first epitaxially grown layer formed on a first semiconductor substrate; and a second epitaxially grown layer which has been mirror-finished on at least one side and has been mirror-finished or has been grown on this mirror-finished surface. And a second semiconductor substrate integrally joined to the first epitaxial growth layer, wherein a coefficient of thermal expansion of the first epitaxial growth layer is close to a coefficient of thermal expansion of the second semiconductor substrate. Type semiconductor substrate. 【請求項２】第１の半導体基板上に化合物半導体の混晶
で形成された第１のエピタキシャル成長層であって、前
記第１の半導体基板の格子定数と整合するように、前記
混晶の組成比が選択されて形成されたエピタキシャル成
長層と、 少なくとも片面が鏡面加工され、この被鏡面加工面、も
しくはこの被鏡面加工面上に成長した第２のエピタキシ
ャル成長層で前記第１のエピタキシャル成長層に一体的
に接合された第２の半導体基板と、を備え、前記第１の
半導体基板は、ＧａＡｓから形成され、 前記第１のエピタキシャル成長層は、組成式Ｉｎx（Ｇ
ａ1-yＡｌy）1-xＰ（０．４５＜ｘ＜０．５０，０≦ｙ
≦１）で表される化合物半導体層を含み、 前記第２の半導体基板は、ＧａＰから形成され、 前記第２のエピタキシャル成長層は、ＧａＰを主成分と
することを特徴とする接着型半導体基板。2. A first epitaxial growth layer formed of a mixed crystal of a compound semiconductor on a first semiconductor substrate, wherein a composition of the mixed crystal is adjusted to match a lattice constant of the first semiconductor substrate. An epitaxially grown layer formed at a selected ratio, and at least one surface is mirror-finished, and the mirror-finished surface or the second epitaxially grown layer grown on the mirror-finished surface is integrated with the first epitaxially grown layer. A first semiconductor substrate formed of GaAs; and a first epitaxial growth layer having a composition formula of In x (G
a 1-y Al y ) 1-x P (0.45 <x <0.50, 0 ≦ y
≦ 1), wherein the second semiconductor substrate is formed of GaP, and the second epitaxial growth layer is mainly composed of GaP. 【請求項３】第１の半導体基板上に化合物半導体の混晶
で形成されたエピタキシャル成長層であって、前記第１
の半導体基板の格子定数と整合するように、前記混晶の
組成比が選択されて形成された第１のクラッド層と、前
記第１のクラッド層の上に形成された活性層と、前記活
性層の上に形成された第２のクラッド層とを含み、前記
第１の半導体基板が除去された第１のエピタキシャル成
長層と、 主面が鏡面加工され、この被鏡面加工面、もしくはこの
被鏡面加工面に成長した第２のエピタキシャル成長層で
前記第１のエピタキシャル成長層に直接接合された第２
の半導体基板と、 前記第１のクラッド層の表面側と前記第２の半導体基板
の裏面側に形成され、前記活性層に電流を供給する電極
と、 を備え、 前記第１の半導体基板は、ＧａＡｓから形成され、 前記第１のエピタキシャル成長層は、組成式Ｉｎx（Ｇ
ａ1-yＡｌy）1-xＰで表され、 前記第１のクラッド層の前記組成式における組成比は、
０．４５＜ｘ＜０．５０、０≦ｙ≦１であり、 前記第２の半導体基板は、ＧａＰから形成され、 前記第２のエピタキシャル成長層は、ＧａＰを主成分と
することを特徴とする半導体発光素子。3. An epitaxial growth layer formed of a compound semiconductor mixed crystal on a first semiconductor substrate, wherein
A first cladding layer formed by selecting a composition ratio of the mixed crystal so as to match a lattice constant of the semiconductor substrate, an active layer formed on the first cladding layer, A first cladding layer formed on the layer, a first epitaxial growth layer from which the first semiconductor substrate has been removed, and a mirror-finished main surface, or the mirror-finished surface, or the mirror-finished surface A second epitaxial growth layer directly grown on the processing surface, the second epitaxial growth layer being directly bonded to the first epitaxial growth layer;
And an electrode formed on the front side of the first cladding layer and the back side of the second semiconductor substrate, and for supplying a current to the active layer, wherein the first semiconductor substrate comprises: The first epitaxial growth layer is formed of GaAs, and has a composition formula of In x (G
a 1-y Al y ) 1-x P, wherein the composition ratio of the first cladding layer in the composition formula is:
0.45 <x <0.50, 0 ≦ y ≦ 1, wherein the second semiconductor substrate is formed of GaP, and the second epitaxial growth layer is mainly composed of GaP. Semiconductor light emitting device. 【請求項４】前記第１のエピタキシャル成長層の熱膨張
率は、前記第２の半導体基板の熱膨張率に近似すること
を特徴とする請求項３に記載の半導体発光素子。4. The semiconductor light emitting device according to claim 3, wherein a thermal expansion coefficient of said first epitaxial growth layer is close to a thermal expansion coefficient of said second semiconductor substrate. 【請求項５】第１の半導体基板上に半導体結晶をエピタ
キシャル成長させて第１のエピタキシャル成長層を形成
する第１の工程と、 前記第１のエピタキシャル成長層の表面の汚染物および
異物を除去する第２の工程と、 前記第２の工程により汚染物および異物が除去された前
記第１のエピタキシャル成長層の上に、少なくとも片面
が鏡面加工された第２の半導体基板を被鏡面加工面、も
しくはこの被鏡面加工面に成長した第２のエピタキシャ
ル成長層で前記第１のエピタキシャル成長層に接するよ
うに載置し、前記第１のエピタキシャル成長層と一体的
に接合させる第３の工程と、 を備える接着型半導体基板の製造方法。5. A first step of forming a first epitaxial growth layer by epitaxially growing a semiconductor crystal on a first semiconductor substrate, and a second step of removing contaminants and foreign substances on the surface of the first epitaxial growth layer. A second semiconductor substrate on which at least one surface is mirror-finished on the first epitaxial growth layer from which contaminants and foreign substances have been removed by the second step, or a mirror-finished surface, or this mirror-finished surface A third step in which the second epitaxial growth layer grown on the processing surface is placed so as to be in contact with the first epitaxial growth layer and is integrally joined with the first epitaxial growth layer. Production method. 【請求項６】第１の半導体基板の格子定数と整合するよ
うに、組成比を選択して前記第１の半導体基板上に半導
体結晶をエピタキシャル成長させてエピタキシャル成長
層を形成する第１の工程と、 前記エピタキシャル成長層の表面の汚染物および異物を
除去する第２の工程と、 前記エピタキシャル成長層の上に、少なくとも片面が鏡
面加工された第２の半導体基板をこの被鏡面加工面が前
記エピタキシャル成長層に接するように載置し、前記エ
ピタキシャル成長層と一体的に接合させる第３の工程と
を備える接着型半導体基板の製造方法。6. A first step of selecting a composition ratio and epitaxially growing a semiconductor crystal on the first semiconductor substrate to form an epitaxial growth layer so as to match a lattice constant of the first semiconductor substrate; A second step of removing contaminants and foreign matter on the surface of the epitaxial growth layer; and a second semiconductor substrate having at least one surface mirror-finished on the epitaxial growth layer such that the mirror-finished surface comes into contact with the epitaxial growth layer And a third step of mounting the semiconductor substrate integrally with the epitaxial growth layer. 【請求項７】第１の半導体基板上に半導体結晶をエピタ
キシャル成長させてエピタキシャル成長層を形成する第
１の工程と、 前記エピタキシャル成長層の表面の汚染物および異物を
除去する第２の工程と、 前記エピタキシャル成長層の上に、少なくとも片面が鏡
面加工された第２の半導体基板をこの被鏡面加工面が前
記エピタキシャル成長層に接するように載置し、前記エ
ピタキシャル成長層と一体的に接合させる第３の工程
と、 前記第１の半導体基板の少なくとも表面部を除去した
後、熱処理する第４の工程と、を備える接着型半導体基
板の製造方法。7. A first step of epitaxially growing a semiconductor crystal on a first semiconductor substrate to form an epitaxial growth layer; a second step of removing contaminants and foreign matter on the surface of the epitaxial growth layer; A third step of placing a second semiconductor substrate on which at least one surface is mirror-finished on the layer so that the mirror-finished surface is in contact with the epitaxial growth layer, and integrally bonding with the epitaxial growth layer; A fourth step of performing heat treatment after removing at least a surface portion of the first semiconductor substrate. 【請求項８】前記第１の工程は、前記エピタキシャル成
長層の上にカバー層を形成する工程を含み、 前記第２の工程は、前記カバー層をエッチングにて除去
する工程であることを特徴とする請求項６または７に記
載の接着型半導体基板の製造方法。8. The method according to claim 1, wherein the first step includes a step of forming a cover layer on the epitaxial growth layer, and the second step is a step of removing the cover layer by etching. The method for manufacturing a bonded semiconductor substrate according to claim 6. 【請求項９】前記第２の工程は、前記エピタキシャル成
長層の表面部を除去する工程であることを特徴とする請
求項６または７に記載の接着型半導体基板の製造方法。9. The method according to claim 6, wherein the second step is a step of removing a surface portion of the epitaxial growth layer. 【請求項１０】第１の半導体基板上に化合物半導体の混
晶をエピタキシャル成長させて第１のクラッド層と活性
層と第２のクラッド層が順次堆積した積層体を含む第１
のエピタキシャル成長層を形成する工程と、 前記第１のエピタキシャル成長層の上にカバー層を形成
する工程と、 前記カバー層を除去して前記第１のエピタキシャル成長
層の表面を露出させる工程と、 前記表面が露出された前記第１のエピタキシャル成長層
の上に主面が鏡面加工された第２の半導体基板を、前記
主面側が前記第１のエピタキシャル成長層に接するよう
に載置して一体的に接合させる工程と、 前記第１の半導体基板と前記第２の半導体基板との熱膨
張係数の差異に起因する接着面の破壊をもたらす温度を
下回る温度で熱処理をする工程と、 前記第１の半導体基板を除去して前記第１のエピタキシ
ャル成長層を露出させる工程と、 前記第１のエピタキシャル成長層の表面側と前記第２の
半導体基板の裏面側に電極を形成する工程と、 を備える半導体発光素子の製造方法。10. A first semiconductor device including a stacked body in which a mixed crystal of a compound semiconductor is epitaxially grown on a first semiconductor substrate and a first clad layer, an active layer, and a second clad layer are sequentially deposited.
Forming an epitaxial growth layer, forming a cover layer on the first epitaxial growth layer, removing the cover layer to expose a surface of the first epitaxial growth layer, A step of placing a second semiconductor substrate whose main surface is mirror-finished on the exposed first epitaxial growth layer such that the main surface side is in contact with the first epitaxial growth layer, and integrally joining the second semiconductor substrate; Performing a heat treatment at a temperature lower than a temperature that causes a destruction of an adhesive surface due to a difference in thermal expansion coefficient between the first semiconductor substrate and the second semiconductor substrate; and removing the first semiconductor substrate. Exposing the first epitaxial growth layer, and forming electrodes on the front side of the first epitaxial growth layer and the back side of the second semiconductor substrate. The method of manufacturing a semiconductor light emitting device comprising: a degree, the. 【請求項１１】前記第１のクラッド層は、その格子定数
が前記第１の半導体基板の格子定数と整合するように、
前記混晶の組成比が選択されて形成され、 前記第１の半導体基板は、ＧａＡｓから形成され、 前記積層体は、組成式Ｉｎx（Ｇａ1-yＡｌy）1-xＰで表
される化合物半導体層であり、 前記第１のクラッド層の前記組成式における組成比は、
０．４５＜ｘ＜０．５０，０≦ｙ≦１であり、 前記第２の半導体基板は、ＧａＰから形成されることを
特徴とする請求項１０に記載の半導体発光素子の製造方
法。11. The first cladding layer has a lattice constant that matches a lattice constant of the first semiconductor substrate.
The composition ratio of the mixed crystal is formed is selected, the first semiconductor substrate is formed from GaAs, the laminate is expressed by a composition formula In x (Ga 1-y Al y) 1-x P Wherein the composition ratio of the first cladding layer in the composition formula is:
11. The method according to claim 10, wherein 0.45 <x <0.50, 0 ≦ y ≦ 1, and wherein the second semiconductor substrate is formed of GaP. 12. 【請求項１２】第１の半導体基板上に化合物半導体の混
晶をエピタキシャル成長させて第１のクラッド層と活性
層と第２のクラッド層が順次堆積した積層体を含むエピ
タキシャル成長層を形成する工程と、 前記第２のクラッド層の上にカバー層を形成する工程
と、 前記カバー層を除去して前記第２のクラッド層の表面を
露出させる工程と、 表面が露出された前記第２のクラッド層の上に主面が鏡
面加工された第２の半導体基板を、前記主面が前記第２
のクラッド層に接するように載置して一体的に接合させ
る工程と、 前記第１の半導体基板の少なくとも表面部をエッチング
により除去した後、熱処理をする工程と、 エッチングにより前記第１のクラッド層を露出させる工
程と、 前記第１のクラッド層の表面と前記第２の半導体基板の
裏面に電極を形成する工程とを備える半導体発光素子の
製造方法。12. A step of epitaxially growing a mixed crystal of a compound semiconductor on a first semiconductor substrate to form an epitaxial growth layer including a stacked body in which a first cladding layer, an active layer, and a second cladding layer are sequentially deposited. Forming a cover layer on the second clad layer; removing the cover layer to expose a surface of the second clad layer; and exposing a surface of the second clad layer. A second semiconductor substrate whose main surface is mirror-finished,
Placing the first cladding layer so as to be in contact with the cladding layer and integrally joining the first cladding layer; removing at least a surface portion of the first semiconductor substrate by etching, and then performing a heat treatment; and etching the first cladding layer. And a step of forming electrodes on the front surface of the first cladding layer and the back surface of the second semiconductor substrate. 【請求項１３】前記エピタキシャル成長層は、前記第１
の半導体基板と前記積層体との間に介在して形成され、
上記第１の半導体基板の除去工程においてエッチングス
トッパとなる保護膜を含むことを特徴とする請求項１２
に記載の半導体発光素子の製造方法。13. The method according to claim 13, wherein the epitaxial growth layer comprises
Formed between the semiconductor substrate and the laminate,
13. The semiconductor device according to claim 12, further comprising a protective film serving as an etching stopper in the step of removing the first semiconductor substrate.
3. The method for manufacturing a semiconductor light emitting device according to item 1. 【請求項１４】少なくとも片面が鏡面加工された第１の
半導体基板と、 少なくとも片面が鏡面加工され、この被鏡面加工面で前
記第１の半導体基板の前記被鏡面加工面に一体的に接合
された第２の半導体基板と、 を備え、 前記第２の半導体基板の接合された面の結晶方位が、第
１の半導体基板の接合された面の裏側の面の結晶方位と
略同一であることを特徴とする接着型半導体基板。14. A first semiconductor substrate on which at least one surface is mirror-finished, and at least one surface is mirror-finished, and the mirror-finished surface is integrally joined to the mirror-finished surface of the first semiconductor substrate. Wherein the crystal orientation of the bonded surface of the second semiconductor substrate is substantially the same as the crystal orientation of the back surface of the bonded surface of the first semiconductor substrate. An adhesive type semiconductor substrate characterized by the above-mentioned. 【請求項１５】第１の半導体基板上に形成されたエピタ
キシャル成長層と、 少なくとも片面が鏡面加工され、この被鏡面加工面で前
記エピタキシャル成長層に一体的に接合された第２の半
導体基板と、を備え、 前記第２の半導体基板の接合された面の結晶方位が、第
１の半導体基板の接合された面の裏側の面の結晶方位と
略同一であることを特徴とする接着型半導体基板。15. An epitaxial growth layer formed on a first semiconductor substrate, and a second semiconductor substrate having at least one surface mirror-finished and integrally joined to the epitaxial growth layer on the mirror-finished surface. A bonded semiconductor substrate, wherein the crystal orientation of the bonded surface of the second semiconductor substrate is substantially the same as the crystal orientation of the surface on the back side of the bonded surface of the first semiconductor substrate. 【請求項１６】第１の半導体基板上に形成された第１の
エピタキシャル成長層と、 少なくとも片面に第２のエピタキシャル成長層が成長さ
れ、前記第２のエピタキシャル成長層で前記第１のエピ
タキシャル成長層に一体的に接合された第２の半導体基
板と、を備え、 前記第２の半導体基板の接合された面の結晶方位が、第
１の半導体基板の接合された面の裏側の面の結晶方位と
略同一であることを特徴とする接着型半導体基板。16. A first epitaxial growth layer formed on a first semiconductor substrate, and a second epitaxial growth layer is grown on at least one surface, and the second epitaxial growth layer is integrated with the first epitaxial growth layer. A second semiconductor substrate joined to the first semiconductor substrate, wherein a crystal orientation of a joined surface of the second semiconductor substrate is substantially the same as a crystal orientation of a back surface of the joined surface of the first semiconductor substrate. An adhesive semiconductor substrate, characterized in that: 【請求項１７】第１の半導体基板上に形成された第１の
エピタキシャル成長層と、 少なくとも片面が鏡面加工され、この被鏡面加工面もし
くはこの被鏡面加工面に成長した第２のエピタキシャル
成長層で前記第１のエピタキシャル成長層に一体的に接
合された第２の半導体基板と、を備え、 前記第１の半導体基板と前記第２の半導体基板は、いず
れも化合物からなり、 前記第１の半導体基板の主面のうちで（１１１）Ａ面と
（１１１）Ｂ面のいずれか一方が優先的に出現した面に
対して、 前記第２の半導体基板の主面のうちで（１１１）Ａ面と
（１１１）Ｂ面のいずれか他方が優先的に出現した面を
接合してなることを特徴とする接着型半導体基板。17. A semiconductor device comprising: a first epitaxial growth layer formed on a first semiconductor substrate; and a mirror-finished surface or at least one second epitaxial growth layer grown on the mirror-finished surface. A second semiconductor substrate integrally joined to a first epitaxial growth layer, wherein both the first semiconductor substrate and the second semiconductor substrate are made of a compound; Of the main surfaces, one of the (111) A surface and the (111) B surface appears preferentially, and the (111) A surface and the (111) A surface among the main surfaces of the second semiconductor substrate. 111) An adhesive semiconductor substrate characterized in that one of the B surfaces is bonded to the surface where the other surface appears preferentially. 【請求項１８】前記第１の半導体基板は、ＧａＡｓから
形成され、 前記第１のエピタキシャル成長層は、組成式Ｉｎｘ（Ｇ
ａ１−ｙＡｌｙ）１− ｘＰ（０．４５＜ｘ＜０．５０、
０≦ｙ≦１）で表される化合物半導体層を含み、 前記第２の半導体基板は、ＧａＰから形成され、 前記第２のエピタキシャル成長は、ＧａＰを主成分とす
ることを特徴とする請求項１６または１７に記載の接着
型半導体基板。18. The method according to claim 18, wherein the first semiconductor substrate is formed of GaAs, and wherein the first epitaxial growth layer has a composition formula of In x (G
a 1-y Al y) 1- x P (0.45 <x <0.50,
17. The semiconductor device according to claim 16, further comprising: a compound semiconductor layer represented by 0 ≦ y ≦ 1), wherein the second semiconductor substrate is formed of GaP, and wherein the second epitaxial growth mainly includes GaP. Or a bonded semiconductor substrate according to item 17. 【請求項１９】前記第１の半導体基板と前記第２の半導
体基板とは、それぞれの接合面における順メサ方向が直
交するように接合され一体化されたことを特徴とする請
求項１４〜１８のいずれか１つに記載の接着型半導体基
板。19. The semiconductor device according to claim 14, wherein said first semiconductor substrate and said second semiconductor substrate are joined and integrated such that a forward mesa direction on each joining surface is orthogonal. The adhesive semiconductor substrate according to any one of the above. 【請求項２０】前記第１の半導体基板は、（１００）面
から（１１１）III族面すなわちＧａ面方向に第１の傾
斜角度をもって傾斜した表面を有し、 前記第２の半導体基板は、（１００）面から（１１１）
V族面すなわちＰ面方向に第２の傾斜角度をもって傾斜
した表面を有することを特徴とする請求項１４〜１９の
いずれか１つに記載の接着型半導体基板。20. The first semiconductor substrate has a surface inclined at a first inclination angle from a (100) plane to a (111) group III plane, that is, a Ga plane direction, and the second semiconductor substrate comprises: From (100) plane to (111)
The adhesive semiconductor substrate according to any one of claims 14 to 19, having a surface inclined at a second inclination angle in a group V plane, that is, a P plane direction. 【請求項２１】前記第１の傾斜角度と前記第２の傾斜角
度が略同一であることを特徴とする請求項２０記載の接
着型半導体基板。21. The bonded semiconductor substrate according to claim 20, wherein said first inclination angle and said second inclination angle are substantially the same. 【請求項２２】請求項１、２及び１４〜２１のいずれか
１つに記載の接着型半導体基板を形成した後に前記第１
の半導体基板の少なくとも一部を除去して得られた残部
を備えたことを特徴とする半導体発光素子。22. The method according to claim 1, wherein the first step is performed after forming the adhesive semiconductor substrate according to any one of claims 1, 2 and 14 to 21.
A semiconductor light-emitting device comprising a remaining portion obtained by removing at least a part of the semiconductor substrate. 【請求項２３】２枚の半導体基板を接合してなる接着型
半導体基板の製造方法であって、 化合物半導体からなる第１の半導体基板の主面のうちで
（１１１）Ａ面と（１１１）Ｂ面のいずれか一方が優先
的に出現した面に対して、化合物半導体からなる第２の
半導体基板の主面のうちで（１１１）Ａ面と（１１１）
Ｂ面のいずれか他方が優先的に出現した面を接合するこ
とを特徴とする接着型半導体基板の製造方法。23. A method for manufacturing an adhesive semiconductor substrate, comprising joining two semiconductor substrates, wherein a (111) A surface and a (111) surface of a main surface of a first semiconductor substrate made of a compound semiconductor. The (111) A surface and the (111) surface among the main surfaces of the second semiconductor substrate made of a compound semiconductor are compared with the surface where one of the B surfaces appears preferentially.
A method for manufacturing an adhesive semiconductor substrate, characterized in that a surface in which one of the B surfaces appears preferentially is bonded. 【請求項２４】化合物半導体からなる単結晶インゴット
からスライスした第１及び第２の半導体基板を接合して
なる接着型半導体基板の製造方法であって、 前記第１の半導体基板の主面のうちの前記単結晶インゴ
ットの種結晶に近い側の主面に対して、前記第２の半導
体基板の主面のうちの前記単結晶インゴットの種結晶か
ら遠い側の主面を接合することを特徴とする接着型半導
体基板の製造方法。24. A method for manufacturing an adhesive semiconductor substrate, comprising joining a first and a second semiconductor substrate sliced from a single crystal ingot made of a compound semiconductor, the method comprising: And bonding a main surface of the second semiconductor substrate, which is farther from the single crystal ingot seed crystal, to a main surface closer to the seed crystal of the single crystal ingot. Of manufacturing an adhesive semiconductor substrate. 【請求項２５】前記第１及び第２のウェーハは、それぞ
れ異なる単結晶インゴットからスライスされたものであ
ることを特徴とする請求項２４記載の製造方法。25. The method according to claim 24, wherein the first and second wafers are sliced from different single crystal ingots. 【請求項２６】２枚の半導体基板を接合してなる接着型
半導体基板の製造方法であって、 重ね合わせた前記２枚の半導体基板の一部のみを加圧し
て押さえ、前記２枚の半導体基板のその他の部分を押さ
えない状態において加熱することにより前記２枚の半導
体基板を接合することを特徴とする接着型半導体基板の
製造方法。26. A method for manufacturing an adhesive semiconductor substrate, comprising joining two semiconductor substrates, comprising: pressing and holding only a part of the two superimposed semiconductor substrates; A method for manufacturing an adhesive semiconductor substrate, comprising joining the two semiconductor substrates by heating the substrate without pressing other portions of the substrate. 【請求項２７】前記重ね合わせた前記２枚の半導体基板
の中央部のみを加圧して押さえることを特徴とする請求
項２６記載の接着型半導体基板の製造方法。27. The method of manufacturing an adhesive semiconductor substrate according to claim 26, wherein only the central portion of said two semiconductor substrates superposed is pressed and held. 【請求項２８】発光層と、その発光に対して透光性を有
する基板と、を備えた半導体発光素子であって、 前記基板上における前記発光層の面積が前記基板の面積
よりも小さいことを特徴とする半導体発光素子。28. A semiconductor light emitting device comprising: a light emitting layer; and a substrate having a property of transmitting light emitted from the light emitting layer, wherein an area of the light emitting layer on the substrate is smaller than an area of the substrate. A semiconductor light emitting device characterized by the above-mentioned. 【請求項２９】前記基板は、その主面のうちの前記発光
層側の主面の面積がその反対側の主面の面積よりも小さ
くなるように側面に段差を有することを特徴とする請求
項２８記載の半導体発光素子。29. The substrate according to claim 29, wherein the substrate has a step on a side surface such that the area of the main surface on the light emitting layer side of the main surface is smaller than the area of the main surface on the opposite side. Item 29. The semiconductor light emitting device according to Item 28. 【請求項３０】前記活性層を部分的に除去することによ
り、前記第２の半導体基板上における前記活性層の面積
を前記第２の半導体基板の面積よりも小さくする工程を
さらに備えたことを特徴とする請求項１０〜１３のいず
れか１つに記載の半導体発光素子の製造方法。30. The method according to claim 30, further comprising the step of partially removing the active layer so that the area of the active layer on the second semiconductor substrate is smaller than the area of the second semiconductor substrate. The method for manufacturing a semiconductor light-emitting device according to claim 10, wherein: 【請求項３１】前記第１の半導体基板と前記第２の半導
体基板の少なくともいずれかの接合すべき表面に溝を形
成した後に接合することを特徴とする請求項５〜９及び
２３〜２７のいずれか１つに記載の接着型半導体基板の
製造方法。31. The method according to claim 5, wherein a groove is formed on at least one of surfaces of the first semiconductor substrate and the second semiconductor substrate to be bonded, and then bonding is performed. A method for manufacturing the bonded semiconductor substrate according to any one of the above.
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