JP2001057366A - Semiconductor integrated circuit device and its manufacture - Google Patents

Semiconductor integrated circuit device and its manufacture

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JP2001057366A
JP2001057366A JP11231036A JP23103699A JP2001057366A JP 2001057366 A JP2001057366 A JP 2001057366A JP 11231036 A JP11231036 A JP 11231036A JP 23103699 A JP23103699 A JP 23103699A JP 2001057366 A JP2001057366 A JP 2001057366A
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JP
Japan
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wiring
distance
film
integrated circuit
circuit device
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JP11231036A
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Japanese (ja)
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Tadashi Ohashi
直史 大橋
Nobuo Owada
伸郎 大和田
Hide Yamaguchi
日出 山口
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a technique which is capable of enhancing a semiconductor integrated circuit device in operation speed and preventing it from deteriorating in reliability. SOLUTION: Organic SOG films 6 and 13 of specific permittivity 3.0 or below are used for insulating the adjacent wirings from each other in a second wiring layer M2 and a third wiring layer M3 which are set minimum in line width and laid out short in length resting on a layout rule, by which the adjacent wiring layers can be lessened in interlayer capacitance between them. A TEOS oxide film which has a higher film density than a low-permittivity insulating film is used for insulation of a fifth wiring layer M5 and a sixth wiring layer M6 which are laid out long in length, by which a fourth interlayer insulating film 20 and a fifth interlayer insulating film 23 are enhanced in heat dissipating properties and mechanical strength.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、多層配線を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a manufacturing technique therefor, and more particularly to a technique effective when applied to a semiconductor integrated circuit device having a multilayer wiring.

【０００２】[0002]

【従来の技術】多層配線プロセスを有するロジック系の
半導体装置における信号遅延の支配的要因の一つに配線
遅延がある。この配線遅延を改善するためには、配線容
量を低減することが重要であり、配線容量を低減する方
法として、例えば比誘電率が２〜３程度の低誘電率材料
で層間絶縁膜を構成する検討が行われている。なかで
も、熱に対して比較的安定であり、また湿度に対しても
高い耐性を有する有機ＳＯＧ（Spin On Glass ）膜が層
間絶縁膜を構成する低誘電率材料として有望視されてい
る。2. Description of the Related Art One of the dominant factors of signal delay in a logic semiconductor device having a multilayer wiring process is a wiring delay. In order to improve the wiring delay, it is important to reduce the wiring capacitance. As a method of reducing the wiring capacitance, for example, the interlayer insulating film is formed of a low dielectric constant material having a relative dielectric constant of about 2 to 3. Considerations are being made. Among them, an organic SOG (Spin On Glass) film, which is relatively stable to heat and has high resistance to humidity, is considered to be promising as a low dielectric constant material constituting an interlayer insulating film.

【０００３】なお、有機ＳＯＧ膜を層間絶縁膜に適用し
た配線プロセスについては、例えば株式会社プレスジュ
ーナル発行「セミコンダクタ・ワールド（Semiconducto
r World ）」１９９８年２月号、Ｐ１０３〜Ｐ１０７に
記載されている。A wiring process in which an organic SOG film is applied to an interlayer insulating film is described in, for example, “Semiconductor World” issued by PressJunal Inc.
r World) ", February 1998, pp. 103-107.

【０００４】ところで、配線に達する穴パターンを有機
ＳＯＧ膜に形成するプロセスでは、まず、配線の上層に
有機ＳＯＧ膜が形成され、次いでパターンニングされた
レジスト膜をマスクとしてフッ素系ガスでドライエッチ
ングを行うことにより、穴パターンが形成される。その
後、レジスト膜を酸素プラズマで除去するが、この酸素
プラズマによって有機ＳＯＧ膜の膜質が粗となり、有機
ＳＯＧ膜は膜収縮を起こしてクラックを生ずることもあ
る。In the process of forming a hole pattern reaching an interconnect in an organic SOG film, first, an organic SOG film is formed on the interconnect, and then dry etching is performed with a fluorine-based gas using the patterned resist film as a mask. By doing so, a hole pattern is formed. Thereafter, the resist film is removed by oxygen plasma. However, the oxygen plasma degrades the quality of the organic SOG film, and the organic SOG film may be shrunk and cracked.

【０００５】そこで、例えばＴＥＯＳ（Tetra Ethyl Or
tho Silicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）ガスとオゾン
（Ｏ3 ）ガスとを用いたプラスマＣＶＤ（Chemical Vap
or Deposition ；化学的気相成長）法によってＴＥＯＳ
酸化膜を成膜し、続いて有機ＳＯＧ膜を塗布した後、こ
の有機ＳＯＧ膜の表面をエッチバックプロセスまたはＣ
ＭＰ（Chemical Mechanical Polishing ；化学的機械研
磨）法で平坦化し、次いで有機ＳＯＧ膜の上層にＴＥＯ
Ｓ酸化膜を成膜することにより、配線の上層にＴＥＯＳ
酸化膜、有機ＳＯＧ膜およびＴＥＯＳ酸化膜からなる３
層構造の層間絶縁膜を形成して、穴パターンの側壁に有
機ＳＯＧ膜が露出するのを防いでいる。Therefore, for example, TEOS (Tetra Ethyl Or
tho Silicate; Plasma CVD (Chemical Vap) using Si (OC 2 H 5 ) 4 ) gas and ozone (O 3 ) gas
or Deposition; Chemical vapor deposition (TEOS)
After forming an oxide film and subsequently applying an organic SOG film, the surface of the organic SOG film is subjected to an etch-back process or C
Planarization is performed by the MP (Chemical Mechanical Polishing) method, and then TEO is formed on the organic SOG film.
By forming an S oxide film, TEOS is
3 consisting of an oxide film, an organic SOG film and a TEOS oxide film
An interlayer insulating film having a layer structure is formed to prevent the organic SOG film from being exposed on the side wall of the hole pattern.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、以下の問題が生ずること
が考えられた。However, according to studies made by the present inventor, the following problems have been considered to occur.

【０００７】ＴＥＯＳ酸化膜、有機ＳＯＧ膜およびＴＥ
ＯＳ酸化膜からなる３層構造では、最小加工寸法でレイ
アウトされた横方向に隣接する配線間のほとんどは、比
誘電率が４程度のＴＥＯＳ酸化膜で絶縁されるので、有
機ＳＯＧ膜を層間絶縁膜を設けたにもかかわらず、配線
容量の低減効果が現われない。特に、信号配線などの数
１００μｍ程度の引き回し配線での信号遅延に配線容量
の影響が顕著に現われる。[0007] TEOS oxide film, organic SOG film and TE
In the three-layer structure composed of the OS oxide film, most of the wiring between the horizontally adjacent wirings laid out with the minimum processing size is insulated by the TEOS oxide film having a relative dielectric constant of about 4, so that the organic SOG film is interlayer-insulated. Despite the provision of the film, the effect of reducing the wiring capacitance does not appear. In particular, the influence of the wiring capacitance appears remarkably on the signal delay in a lead wiring of several hundreds μm such as a signal wiring.

【０００８】また、電源配線部などでは数ｍｍ程度の長
い引き回し配線が用いられるが、このような長距離引き
回し配線では発熱量が大きいため、この発熱量に見合っ
た放熱性が層間絶縁膜に要求される。しかし、有機ＳＯ
Ｇ膜は、ＴＥＯＳ酸化膜と比較すると膜密度が低いため
に耐熱性が劣り、有機ＳＯＧ膜を長距離引き回し配線の
絶縁に用いる場合は、半導体装置の冷却が難しくなっ
て、半導体装置の信頼性を低下させてしまう。さらに、
膜密度が低いと機械的強度も弱くなるため、有機ＳＯＧ
膜の採用は、半導体装置の機械的強度の低下にもつなが
る。Further, a long wiring of about several millimeters is used in a power supply wiring section or the like. However, such a long-distance wiring has a large heat generation. Is done. However, organic SO
The G film has a lower film density than the TEOS oxide film, and thus has poor heat resistance. When an organic SOG film is used for long-distance wiring insulation, it becomes difficult to cool the semiconductor device, and the reliability of the semiconductor device is reduced. Is reduced. further,
If the film density is low, the mechanical strength will also be weak.
The use of the film leads to a decrease in the mechanical strength of the semiconductor device.

【０００９】本発明の目的は、半導体集積回路装置の動
作速度を向上すると同時に、信頼性の低下を防ぐことの
できる技術を提供することにある。It is an object of the present invention to provide a technique capable of improving the operation speed of a semiconductor integrated circuit device and preventing a decrease in reliability.

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１１】[0011]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、相対的に短い距
離を結線する短距離配線と、相対的に長い距離を結線す
る長距離配線とを異なる層に設けた多層配線を有してお
り、隣接する前記短距離配線の間には比誘電率が約３.
０以下の絶縁膜が設けられ、隣接する前記長距離配線の
間には比誘電率が約３. ７以上の絶縁膜が設けられてい
るものである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. That is, (1) The semiconductor integrated circuit device of the present invention has a multilayer wiring in which a short-distance wiring connecting a relatively short distance and a long-distance wiring connecting a relatively long distance are provided in different layers. And the relative permittivity between adjacent short-range wirings is about 3.
0 or less, and an insulating film having a relative dielectric constant of about 3.7 or more is provided between the adjacent long-distance wirings.

【００１２】（２）本発明の半導体集積回路装置は、相
対的に短い距離を結線する短距離配線と、相対的に長い
距離を結線する長距離配線とを異なる層に設けた多層配
線を有しており、隣接する前記短距離配線の間には比誘
電率が約３. ０以下の絶縁膜が設けられ、前記長距離配
線は比誘電率が約３. ７以上の絶縁膜によって覆われて
いるものである。(2) The semiconductor integrated circuit device of the present invention has a multilayer wiring in which short-distance wiring connecting a relatively short distance and long-distance wiring connecting a relatively long distance are provided in different layers. An insulating film having a relative dielectric constant of about 3.0 or less is provided between adjacent short-distance wirings, and the long-distance wiring is covered with an insulating film having a relative dielectric constant of about 3.7 or more. Is what it is.

【００１３】（３）本発明の半導体集積回路装置は、相
対的に短い距離を結線する短距離配線と、相対的に長い
距離を結線する長距離配線とを異なる層に設けた多層配
線を有しており、前記短距離配線のアスペクト比率を
１. ０以下とするものである。(3) The semiconductor integrated circuit device of the present invention has a multilayer wiring in which short-distance wiring for connecting a relatively short distance and long-distance wiring for connecting a relatively long distance are provided in different layers. The aspect ratio of the short-distance wiring is set to 1.0 or less.

【００１４】（４）本発明の半導体集積回路装置は、前
記（１）または（２）の多層配線において、前記短距離
配線にはレイアウトルールの最小線幅が用いられるもの
である。(4) In the semiconductor integrated circuit device according to the present invention, in the multilayer wiring of the above (1) or (2), the shortest wiring uses a minimum line width of a layout rule.

【００１５】（５）本発明の半導体集積回路装置は、前
記（１）または（２）の多層配線において、前記短距離
配線の長さは数１００μｍ程度、前記長距離配線の長さ
は数ｍｍ程度とするものである。(5) In the semiconductor integrated circuit device according to the present invention, in the multilayer wiring of (1) or (2), the length of the short-distance wiring is about several hundred μm, and the length of the long-distance wiring is several mm. Degree.

【００１６】（６）本発明の半導体集積回路装置は、前
記（１）または（２）の多層配線において、前記短距離
配線は集合セル間を結線し、前記長距離配線は集合セル
間を結線して構成されたブロック間を結線するものであ
る。(6) In the semiconductor integrated circuit device of the present invention, in the multilayer wiring of (1) or (2), the short-distance wiring connects between the collective cells, and the long-distance wiring connects between the collective cells. Are connected between the blocks configured as described above.

【００１７】（７）本発明の半導体集積回路装置は、前
記（１）または（２）の多層配線において、前記短距離
配線は下層に配置され、前記長距離配線は上層に配置さ
れるものである。(7) In the semiconductor integrated circuit device according to the present invention, in the multilayer wiring of (1) or (2), the short-distance wiring is disposed in a lower layer, and the long-distance wiring is disposed in an upper layer. is there.

【００１８】（８）本発明の半導体集積回路装置は、前
記（１）または（２）の多層配線において、前記短距離
配線のアスペクト比率を１. ０以下とするものである。(8) In the semiconductor integrated circuit device of the present invention, the aspect ratio of the short-distance wiring is 1.0 or less in the multilayer wiring of (1) or (2).

【００１９】（９）本発明の半導体集積回路装置は、前
記（１）または（２）の多層配線において、前記低誘電
率絶縁膜を、有機ＳＯＧ膜、無機ＳＯＧ膜、ＳｉＯＦ膜
またはポリマ膜とするものである。(9) In the semiconductor integrated circuit device according to the present invention, in the multilayer wiring of (1) or (2), the low dielectric constant insulating film is formed of an organic SOG film, an inorganic SOG film, a SiOF film or a polymer film. Is what you do.

【００２０】（１０）本発明の半導体集積回路装置の製
造方法は、相対的に短い距離を結線する短距離配線と、
相対的に長い距離を結線する長距離配線とを異なる層に
設けた多層配線を形成する際、少なくとも前記短距離配
線はダマシンプロセスによって形成されるものである。(10) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, a short-distance wiring for connecting a relatively short distance;
When forming a multilayer wiring in which a long distance wiring connecting a relatively long distance is provided in a different layer, at least the short distance wiring is formed by a damascene process.

【００２１】上記した手段によれば、レイアウトルール
の最小線幅で加工され、下層に位置する短距離引き回し
配線では、横方向に隣接する配線間（隣接配線間）の絶
縁に、比誘電率が約３. ０以下の低誘電率絶縁膜が用い
られて、隣接配線間の層間容量を小さくすることができ
るので、配線の信号遅延を防ぐことが可能となる。ま
た、上層に位置する長距離引き回し配線では、層間絶縁
膜に低誘電率絶縁膜と比して膜密度が相対的に大きい比
誘電率が約３. ７以上の絶縁膜を用いることにより、層
間絶縁膜の熱伝導率が増加して放熱性が向上し、さら
に、層間絶縁膜の機械的強度の向上によって配線の機械
的強度が維持される。According to the above-described means, the short-distance wiring which is processed with the minimum line width of the layout rule and is located in the lower layer has a relative dielectric constant for insulation between horizontally adjacent wirings (between adjacent wirings). Since a low dielectric constant insulating film having a dielectric constant of about 3.0 or less is used and the interlayer capacitance between adjacent wirings can be reduced, signal delay of wirings can be prevented. In the case of a long-distance wiring line located in an upper layer, an interlayer insulating film having a relative dielectric constant of about 3.7 or more, which has a relatively large film density as compared with a low dielectric constant insulating film, is used. The heat conductivity of the insulating film is increased to improve heat dissipation, and the mechanical strength of the interlayer insulating film is improved to maintain the mechanical strength of the wiring.

【００２２】[0022]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００２３】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。In all the drawings for describing the embodiments, components having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.

【００２４】（実施の形態１）図１は、本発明の一実施
の形態である多層配線を示す半導体基板の要部断面図で
あり、図２は、図１の一部（領域Ａ）の拡大断面図であ
る。(Embodiment 1) FIG. 1 is a sectional view of a principal part of a semiconductor substrate showing a multi-layer wiring according to an embodiment of the present invention, and FIG. 2 is a view showing a part (region A) of FIG. It is an expanded sectional view.

【００２５】図１に示すように、半導体素子（図示せ
ず）が形成された半導体基板１上に、上記半導体素子を
覆って絶縁膜２が設けられており、この絶縁膜２には半
導体素子に達する穴パターン（図示せず）が形成されて
いる。絶縁膜２の上層には、第１層配線Ｍ1 が形成され
ており、第１層配線Ｍ1 は上記穴パターンを通して直接
半導体素子に接続されている。なお、上記穴パターンの
内部に埋め込まれたプラグを介在して、第１層配線Ｍ1
を半導体素子に接続してもよい。As shown in FIG. 1, an insulating film 2 is provided on a semiconductor substrate 1 on which a semiconductor element (not shown) is formed so as to cover the semiconductor element. Hole pattern (not shown) is formed. The upper layer of the insulating film 2, a first layer wiring M 1 is formed, the first layer wiring M 1 is connected directly to the semiconductor element through the hole pattern. The first layer wiring M 1 is interposed with a plug embedded in the hole pattern.
May be connected to the semiconductor element.

【００２６】第１層配線Ｍ1 の上層には第１層間絶縁膜
３が形成されており、この層間絶縁膜３の上層にダマシ
ンプロセスによって第２層配線Ｍ2 が形成されている。
第２層配線Ｍ2 は、第１層間絶縁膜３に設けられた穴パ
ターン４の内部に埋め込まれたプラグ５を介して第１層
配線Ｍ1 に接続されている。また、第２層配線Ｍ2 は、
主に集合セル間を結線する信号配線として用いられ、約
数１００μｍ程度の長さの相対的に短い短距離引き回し
配線である。さらに、第２層配線Ｍ2 はレイアウトルー
ルの最小線幅を有する。A first interlayer insulating film 3 is formed on the first layer wiring M 1 , and a second layer wiring M 2 is formed on the interlayer insulating film 3 by a damascene process.
Second layer wiring M 2 is connected to the first layer wiring M 1 through the plug 5 which is embedded in the hole patterns 4 provided in the first interlayer insulating film 3. Also, the second layer wiring M 2 is
It is mainly used as a signal wiring for connecting between collective cells, and is a relatively short, short-distance wiring having a length of about several 100 μm. Further, second layer wiring M 2 has a minimum line width of the layout rule.

【００２７】横方向に隣接する第２層配線Ｍ2 間は、比
誘電率が約３. ０以下の低誘電率絶縁膜、例えば有機Ｓ
ＯＧ膜６によって絶縁されており、有機ＳＯＧ膜６に形
成された溝パターン７内に、例えば銅（Ｃｕ）膜８を埋
め込むことによって、第２層配線Ｍ2 が構成される。な
お、溝パターン７の内部のＣｕ膜８の下にはバリア層９
が設けられており、Ｃｕの拡散を防ぐ機能を有する。The second layer wiring M 2 between adjacent laterally relative dielectric constant of about 3.0 or less in the low dielectric constant insulating film, for example, organic S
It is insulated by OG film 6, in the groove pattern 7 formed on the organic SOG film 6, for example by embedding the copper (Cu) film 8, the second layer wiring M 2 is formed. The barrier layer 9 is formed under the Cu film 8 inside the groove pattern 7.
And has a function of preventing diffusion of Cu.

【００２８】第２層配線Ｍ2 の上層には窒化シリコン膜
１０ａおよびＴＥＯＳ酸化膜１０ｂが順次堆積されてお
り、これらによって第２層間絶縁膜１０が構成されてい
る。第２層間絶縁膜１０には、第２層配線Ｍ2 に達する
穴パターン１１が設けられており、穴パターン１１の内
部に埋め込まれたプラグ１２を介在して、第２層配線Ｍ
2 が第３層配線Ｍ3 に接続されている。[0028] The upper layer of the second layer wiring M 2 is silicon nitride film 10a and the TEOS oxide film 10b are sequentially deposited, a second interlayer insulating film 10 by these is constructed. The second interlayer insulating film 10 is provided with a hole pattern 11 reaching the second layer wiring M 2 , and the second layer wiring M is interposed with a plug 12 embedded inside the hole pattern 11.
2 is connected to the third layer wiring M 3.

【００２９】層間絶縁膜１０の上層にはダマシンプロセ
スによって形成された第３層配線Ｍ3 が設けられてい
る。この第３層配線Ｍ3 は、前記第２層配線Ｍ2 と同様
に、主に集合セル間を結線する信号配線として用いら
れ、約数１００μｍ程度の長さの相対的に短い短距離引
き回し配線である。さらに、第３層配線Ｍ3 はレイアウ
トルールの最小線幅を有する。A third layer wiring M 3 formed by a damascene process is provided above the interlayer insulating film 10. The third-layer wiring M 3 is used mainly as a signal wiring for connecting between collective cells, like the second-layer wiring M 2, and is a relatively short short-distance wiring having a length of about several hundred μm. It is. Further, the third layer wiring M 3 are having a minimum line width of the layout rule.

【００３０】横方向に隣接する第３層配線Ｍ3 間は、比
誘電率が約３. ０程度以下の低誘電率絶縁膜、例えば有
機ＳＯＧ膜１３によって絶縁されており、有機ＳＯＧ膜
１３に形成された溝パターン１４内に、例えばＣｕ膜１
５を埋め込むことによって、第３層配線Ｍ3 が構成され
る。なお、溝パターン１４の内部のＣｕ膜１５の下には
バリア層１６が設けられており、Ｃｕの拡散を防ぐ機能
を有する。The third layer wiring M 3 adjacent in the horizontal direction is insulated by a low dielectric constant insulating film having a relative dielectric constant of about 3.0 or less, for example, an organic SOG film 13. In the formed groove pattern 14, for example, the Cu film 1
By embedding 5, the third layer wiring M 3 is formed. Note that a barrier layer 16 is provided below the Cu film 15 inside the groove pattern 14, and has a function of preventing diffusion of Cu.

【００３１】第３層配線Ｍ3 の上層には窒化シリコン膜
１７ａおよびＴＥＯＳ酸化膜１７ｂが順次堆積されてお
り、これらによって第３層間絶縁膜１７が構成されてい
る。第３層間絶縁膜１７には、第３層配線Ｍ3 に達する
穴パターン１８が設けられており、穴パターン１８の内
部に埋め込まれたプラグ１９を介在して、第３層配線Ｍ
3 が第４層配線Ｍ4 に接続されている。[0031] The upper layer of the third layer wiring M 3 is silicon film 17a and the TEOS oxide film 17b nitride are sequentially deposited, the third interlayer insulating film 17 by these is constructed. The third interlayer insulating film 17 is provided with a hole pattern 18 reaching the third layer wiring M 3 , and the third layer wiring M is interposed with a plug 19 embedded in the hole pattern 18.
3 is connected to the fourth layer wiring M 4.

【００３２】第４層配線Ｍ4 は、前記第２層配線Ｍ2 お
よび前記第３層配線Ｍ3 の線幅よりも相対的に太く加工
されている。さらに、第４層配線Ｍ4 の上層は比誘電率
が約３. ７程度以上の絶縁膜、例えばＴＥＯＳ酸化膜に
よって構成される第４層間絶縁膜２０が形成されてい
る。この第４層間絶縁膜２０には、第４層配線Ｍ4 に達
する穴パターン２１が設けられており、穴パターン２１
の内部に埋め込まれたプラグ２２を介在して、第４層配
線Ｍ4 が第５層配線Ｍ5 に接続されている。The fourth layer wiring M 4 is processed to be relatively thicker than the line width of the second layer wiring M 2 and the third layer wiring M 3 . Further, the fourth interlayer insulating film 20 is formed constituted by the fourth layer wiring M 4 of the upper layer is a dielectric constant of about 3.7 degree or more insulating films, for example TEOS oxide film. This fourth interlayer insulating film 20, and the hole pattern 21 reaching the fourth layer wiring M 4 are provided, the hole pattern 21
By interposing a plug 22 buried in the fourth layer wiring M 4 is connected to the fifth layer wiring M 5.

【００３３】第５層配線Ｍ5 は、主に集合セル間を結線
して構成されたブロック間を結線する電源配線として用
いられ、約数ｍｍ程度の長さの相対的に長い長距離引き
回し配線である。さらに、第５層配線Ｍ5 の上層には、
比誘電率が約３. ７以上であって、低誘電率絶縁膜と比
して相対的に膜密度が大きく、熱伝導率が大きい絶縁
膜、例えばＴＥＯＳ酸化膜によって構成される第５層間
絶縁膜２３が形成されている。この第５層間絶縁膜２３
には、第５層配線Ｍ5 に達する穴パターン２４が設けら
れており、穴パターン２４の内部に埋め込まれたプラグ
２５を介在して、第５層配線Ｍ5 が第６層配線Ｍ6 に接
続されている。The fifth-layer wiring M 5 is mainly used as a power supply wiring for connecting blocks formed by connecting the collective cells, and is a relatively long long wiring of about several mm in length. It is. Furthermore, the upper layer of the fifth layer wiring M 5,
A fifth interlayer insulating film having a relative dielectric constant of about 3.7 or more, an insulating film having a relatively large film density and a high thermal conductivity as compared with the low dielectric constant insulating film, for example, a TEOS oxide film. A film 23 is formed. This fifth interlayer insulating film 23
The hole pattern 24 reaching the fifth layer wiring M 5 is provided, by interposing a plug 25 buried in the hole pattern 24, the fifth layer wiring M 5 is the sixth layer wiring M 6 It is connected.

【００３４】第６層配線Ｍ6 は、前記第５層配線Ｍ5 と
同様に、主に集合セル間を結線して構成されたブロック
間を結線する電源配線として用いられ、約数ｍｍ程度の
長さの相対的に長い長距離引き回し配線である。The sixth layer wiring M 6 , like the fifth layer wiring M 5 , is mainly used as a power supply wiring for connecting blocks formed by connecting the collective cells, and has a size of about several mm. This is a long-distance wiring having a relatively long length.

【００３５】次に、本実施の形態１である配線の製造方
法を図３〜図５を用いて説明する。Next, a method of manufacturing a wiring according to the first embodiment will be described with reference to FIGS.

【００３６】まず、図３に示すように、半導体素子が形
成された半導体基板１上に設けられた絶縁膜２を形成す
る。次いで、レジストパターンをマスクとしてこの絶縁
膜２をエッチングすることにより、絶縁膜２に半導体素
子に達する穴パターンを形成する。この後、半導体基板
１上に堆積した金属膜をレジストパターンをマスクとし
てエッチングして、上記穴パターンを通じて半導体素子
に接続する第１層配線Ｍ1 を形成する。First, as shown in FIG. 3, an insulating film 2 provided on a semiconductor substrate 1 on which a semiconductor element is formed is formed. Next, the insulating film 2 is etched using the resist pattern as a mask to form a hole pattern reaching the semiconductor element in the insulating film 2. Thereafter, a metal film deposited on the semiconductor substrate 1 is etched using the resist pattern as a mask to form a first layer wiring M 1 to be connected to the semiconductor element through the hole pattern.

【００３７】次に、第１層配線Ｍ1 の上層に第１層間絶
縁膜３を形成した後、レジストパターンをマスクとして
第１層間絶縁膜３をエッチングすることにより、第１層
配線Ｍ1 に達する穴パターン４を形成する。次いで、半
導体基板１上に金属膜を堆積し、例えばＣＭＰ法によっ
て金属膜の表面を研磨することにより、上記金属膜を穴
パターン４の内部へ埋め込みプラグ５を形成する。Next, after forming the first interlayer insulating film 3 on the upper layer of the first layer wiring M 1, by etching the first interlayer insulating film 3 using the resist pattern as a mask, the first layer wiring M 1 The reaching hole pattern 4 is formed. Next, a metal film is deposited on the semiconductor substrate 1 and the surface of the metal film is polished by, for example, a CMP method, whereby the metal film is buried inside the hole pattern 4 to form a plug 5.

【００３８】次に、図４に示すように、半導体基板１上
に比誘電率が２. ５〜３. ０程度の有機ＳＯＧ膜６を、
例えば塗布法によって形成した後、この有機ＳＯＧ膜６
を加工して溝パターン７を形成する。次いで、半導体基
板１上にＣｕの拡散を防止することのできる機能を有す
るバリア層９をスパッタリング法またはＣＶＤ法などに
よって堆積する。なお、バリア層９は、ＴａＮ、Ｔｉ
Ｎ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、ＴａＳｉ
Ｎ、ＷＳｉＮなどで構成される。続いて、バリア層９の
上層にＣｕ膜８を成膜する。Ｃｕ膜８はスパッタリング
法、またはスパッタリング法とそれに続く電解めっき法
との連続成膜によって堆積される。Next, as shown in FIG. 4, an organic SOG film 6 having a relative dielectric constant of about 2.5 to 3.0 is formed on the semiconductor substrate 1.
For example, after being formed by a coating method, this organic SOG film 6
To form a groove pattern 7. Next, a barrier layer 9 having a function of preventing diffusion of Cu is deposited on the semiconductor substrate 1 by a sputtering method, a CVD method, or the like. The barrier layer 9 is made of TaN, Ti
N, Ta, TaN, W, WN, TiSiN, TaSi
N, WSiN or the like. Subsequently, a Cu film 8 is formed on the barrier layer 9. The Cu film 8 is deposited by a sputtering method or a continuous film formation of a sputtering method and a subsequent electrolytic plating method.

【００３９】この後、図５に示すように、半導体基板１
に熱処理を施して、Ｃｕ膜８を構成するＣｕ原子を流動
現象によって溝パターン７の内部へ流し込んだ後（リフ
ロー処理）、Ｃｕ膜８の表面および露出したバリア層９
をＣＭＰ法によって研磨して、溝パターン７の内部にバ
リア層９およびＣｕ膜８を埋め込むことにより、Ｃｕ膜
８によって第２層配線Ｍ2 を構成する。Thereafter, as shown in FIG.
Is subjected to heat treatment to flow Cu atoms constituting the Cu film 8 into the groove pattern 7 by a flow phenomenon (reflow treatment), and then the surface of the Cu film 8 and the exposed barrier layer 9
The polished by CMP, by embedding the barrier layer 9 and the Cu film 8 in the trench pattern 7 constitute a second layer wiring M 2 by Cu film 8.

【００４０】次に、図６に示すように、半導体基板１上
に窒化シリコン膜１０ａおよびＴＥＯＳ酸化膜１０ｂを
順次堆積して、第２層間絶縁膜１０を構成する。上記窒
化シリコン膜１０ａは、例えばプラズマＣＶＤ法で形成
され、ＴＥＯＳ酸化膜１０ｂは、例えばＴＥＯＳガスと
Ｏ3 ガスとをソースとしたプラズマＣＶＤ法で形成され
る。Next, as shown in FIG. 6, a second interlayer insulating film 10 is formed by sequentially depositing a silicon nitride film 10a and a TEOS oxide film 10b on the semiconductor substrate 1. The silicon nitride film 10a is formed by, for example, a plasma CVD method, and the TEOS oxide film 10b is formed by, for example, a plasma CVD method using TEOS gas and O 3 gas as a source.

【００４１】次に、レジストパターンをマスクとしてＴ
ＥＯＳ酸化膜１０ｂおよび窒化シリコン膜１０ａを順次
エッチングすることにより、第２層配線Ｍ2 に達する穴
パターン１１を形成する。次いで、半導体基板１上に金
属膜、例えばタングステン（Ｗ）膜またはＣｕ膜を堆積
し、例えばＣＭＰ法によって金属膜の表面を研磨するこ
とにより、上記金属膜を穴パターン１１の内部へ埋め込
みプラグ１２を形成する。Next, using the resist pattern as a mask, T
By sequentially etched EOS oxide film 10b and the silicon nitride film 10a, to form a hole pattern 11 to reach the second layer wiring M 2. Next, a metal film, for example, a tungsten (W) film or a Cu film is deposited on the semiconductor substrate 1, and the surface of the metal film is polished by, for example, a CMP method. To form

【００４２】さらに、図７に示すように、半導体基板１
上に比誘電率が２. ５〜３. ０程度の有機ＳＯＧ膜１３
を、例えば塗布法によって形成した後、この有機ＳＯＧ
膜１３を加工して溝パターン１４を形成する。次いで、
半導体基板１上にＣｕの拡散を防止することのできる機
能を有するバリア層１６をスパッタリング法またはＣＶ
Ｄ法などによって堆積する。なお、バリア層１６は、Ｔ
ａＮ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、
ＴａＳｉＮ、ＷＳｉＮなどで構成される。続いて、バリ
ア層１６の上層にＣｕ膜１５を成膜する。Ｃｕ膜１５は
スパッタリング法、またはスパッタリング法とそれに続
く電解めっき法との連続成膜によって堆積される。Further, as shown in FIG.
An organic SOG film 13 having a relative dielectric constant of about 2.5 to 3.0
Is formed, for example, by a coating method, and then the organic SOG
The groove pattern 14 is formed by processing the film 13. Then
A barrier layer 16 having a function of preventing the diffusion of Cu is formed on the semiconductor substrate 1 by sputtering or CV.
It is deposited by the D method or the like. Note that the barrier layer 16 is made of T
aN, TiN, Ta, TaN, W, WN, TiSiN,
It is composed of TaSiN, WSiN, or the like. Subsequently, a Cu film 15 is formed on the barrier layer 16. The Cu film 15 is deposited by a sputtering method or a continuous film formation of a sputtering method and a subsequent electrolytic plating method.

【００４３】この後、半導体基板１に熱処理を施して、
Ｃｕ膜１５を構成するＣｕ原子を流動現象によって溝パ
ターン１４の内部へ流し込んだ後（リフロー処理）、Ｃ
ｕ膜１５の表面および露出したバリア層１６をＣＭＰ法
によって研磨して、溝パターン１４の内部にバリア層１
６およびＣｕ膜１５を埋め込むことにより、Ｃｕ膜１５
によって第３層配線Ｍ3 を構成する。Thereafter, the semiconductor substrate 1 is subjected to a heat treatment,
After flowing the Cu atoms constituting the Cu film 15 into the inside of the groove pattern 14 by a flow phenomenon (reflow treatment), C
The surface of the u film 15 and the exposed barrier layer 16 are polished by the CMP method, and the barrier layer 1 is formed inside the groove pattern 14.
6 and the Cu film 15 are buried,
Forming the third layer wiring M 3 by.

【００４４】次に、半導体基板１上に窒化シリコン膜１
７ａおよびＴＥＯＳ酸化膜１７ｂを順次堆積して、第３
層間絶縁膜１７を構成する。上記窒化シリコン膜１７ａ
は、例えばプラズマＣＶＤ法で形成され、ＴＥＯＳ酸化
膜１７ｂは、例えばＴＥＯＳガスとＯ3 ガスとをソース
としたプラズマＣＶＤ法で形成される。Next, a silicon nitride film 1 is formed on the semiconductor substrate 1.
7a and TEOS oxide film 17b are sequentially deposited to form a third
An interlayer insulating film 17 is formed. The silicon nitride film 17a
Is formed by, for example, a plasma CVD method, and the TEOS oxide film 17b is formed by, for example, a plasma CVD method using TEOS gas and O 3 gas as a source.

【００４５】次に、レジストパターンをマスクとしてＴ
ＥＯＳ酸化膜１７ｂおよび窒化シリコン膜１７ａを順次
エッチングすることにより、第３層配線Ｍ3 に達する穴
パターン１８を形成する。次いで、半導体基板１上に金
属膜、例えばＷ膜またはＣｕ膜を堆積し、例えばＣＭＰ
法によって金属膜の表面を研磨することにより、上記金
属膜を穴パターン１８の内部へ埋め込みプラグ１９を形
成する。Next, using the resist pattern as a mask, T
By sequentially etched EOS oxide film 17b and the silicon nitride film 17a, to form a hole pattern 18 to reach the third layer wiring M 3. Next, a metal film, for example, a W film or a Cu film is deposited on the semiconductor substrate 1, for example, by CMP.
By polishing the surface of the metal film by the method, the metal film is buried in the hole pattern 18 to form a plug 19.

【００４６】次に、半導体基板１上に金属膜を堆積した
後、レジストパターンをマスクとしてこの金属膜をエッ
チングし、第４層配線Ｍ4 を形成する。次いで、第４層
配線Ｍ4 の上層に、例えば比誘電率が４. ０程度のＴＥ
ＯＳ酸化膜で構成される第４層間絶縁膜２０を設けた
後、レジストパターンをマスクとして第４層間絶縁膜２
０をエッチングすることにより、第４層配線Ｍ4 に達す
る穴パターン２１を形成する。次いで、半導体基板１上
に金属膜を堆積し、例えばＣＭＰ法によって金属膜の表
面を研磨することにより、上記金属膜を穴パターン２１
の内部へ埋め込みプラグ２２を形成する。Next, after depositing a metal film on the semiconductor substrate 1, the metal film using the resist pattern as a mask is etched to form a fourth layer wiring M 4. Then, the upper layer of the fourth layer wiring M 4, for example, specific dielectric constant of 4.0 of about TE
After providing the fourth interlayer insulating film 20 composed of an OS oxide film, the fourth interlayer insulating film 2 is formed using the resist pattern as a mask.
By etching the 0, forming a hole pattern 21 reaching the fourth layer wiring M 4. Next, a metal film is deposited on the semiconductor substrate 1 and the surface of the metal film is polished by, for example, a CMP method, so that the metal film is
Embedded plug 22 is formed in the inside of the substrate.

【００４７】さらに、半導体基板１上に金属膜を堆積し
た後、レジストパターンをマスクとしてこの金属膜をエ
ッチングし、第５層配線Ｍ5 を形成する。次いで、第５
層配線Ｍ5 の上層に、例えば比誘電率が４. ０程度のＴ
ＥＯＳ酸化膜で構成される第５層間絶縁膜２３を設けた
後、レジストパターンをマスクとして第５層間絶縁膜２
３をエッチングすることにより、第５層配線Ｍ5 に達す
る穴パターン２４を形成する。次いで、半導体基板１上
に金属膜を堆積し、例えばＣＭＰ法によって金属膜の表
面を研磨することにより、上記金属膜を穴パターン２４
の内部へ埋め込みプラグ２５を形成する。[0047] Further, after depositing a metal film on the semiconductor substrate 1, the metal film using the resist pattern as a mask is etched to form a fifth layer wiring M 5. Then, the fifth
The upper layer wiring M 5, for example, specific dielectric constant of 4.0 of about T
After providing a fifth interlayer insulating film 23 composed of an EOS oxide film, the fifth interlayer insulating film 2 is formed using the resist pattern as a mask.
3 by the etching, forming a hole pattern 24 reaching the fifth layer wiring M 5. Next, a metal film is deposited on the semiconductor substrate 1 and the surface of the metal film is polished by, for example, a CMP method, so that the metal film is
Embedded plug 25 is formed in the inside of the substrate.

【００４８】この後、半導体基板１上に金属膜を堆積し
た後、レジストパターンをマスクとしてこの金属膜をエ
ッチングし、第６層配線Ｍ6 を形成することによって、
前記図１に示した多層配線がほぼ完成する。[0048] By following this, after depositing a metal film on the semiconductor substrate 1, the metal film is etched using the resist pattern as a mask to form a sixth layer wiring M 6,
The multilayer wiring shown in FIG. 1 is almost completed.

【００４９】なお、本実施の形態１では、第２層配線Ｍ
2 と第３層配線Ｍ3 との間の第２層間絶縁膜１０および
第３層配線Ｍ3 と第４層配線Ｍ4 との間の第３層間絶縁
膜１７を、それぞれＴＥＯＳ酸化膜１０ａと窒化シリコ
ン膜１０ｂおよびＴＥＯＳ酸化膜１７ａと窒化シリコン
膜１７ｂとによって構成したが、ＴＥＯＳ酸化膜１０
ａ，１７ｂに代わって比誘電率が約３. ０以下の低誘電
率絶縁膜を用いてもよい。In the first embodiment, the second layer wiring M
2 and the second interlayer insulating film 10 and the third layer wiring M 3 between the third layer wiring M 3 of the third interlayer insulating film 17 between the fourth layer wiring M 4, respectively TEOS oxide film 10a The silicon nitride film 10b, the TEOS oxide film 17a, and the silicon nitride film 17b
Instead of a and 17b, a low dielectric constant insulating film having a relative dielectric constant of about 3.0 or less may be used.

【００５０】また、本実施の形態１では、第２層配線Ｍ
2 および第３層配線Ｍ3 をダマシンプロセスで形成した
が、他の配線層もダマシンプロセスで形成してもよい。In the first embodiment, the second layer wiring M
Were formed, second and third layer wiring M 3 in the damascene process, it may be formed by other wiring layers may damascene process.

【００５１】また、本実施の形態１では、低誘電率絶縁
膜に有機ＳＯＧ膜を採用したが、その他の低誘電率絶縁
膜、例えば無機ＳＯＧ膜、ＳｉＯＦ膜またはポリマ膜な
どを用いてもよい。In the first embodiment, the organic SOG film is used as the low dielectric constant insulating film. However, another low dielectric constant insulating film, for example, an inorganic SOG film, a SiOF film or a polymer film may be used. .

【００５２】このように、本実施の形態１によれば、レ
イアウトルールの最小線幅で加工され、下層に位置する
短距離引き回し配線である第２層配線Ｍ2 および第３層
配線Ｍ3 では、横方向に隣接する配線間（隣接配線間）
の絶縁に低誘電率絶縁膜である比誘電率が２. ５〜３.
０程度の有機ＳＯＧ膜６，１３を用いることによって、
隣接配線間の層間容量を小さくすることができるので、
第２層配線Ｍ2 および第３層配線Ｍ3 の信号遅延を防ぐ
ことが可能となる。また、上層に位置する長距離引き回
し配線である第５層配線Ｍ5 および第６層配線Ｍ6 で
は、第４層間絶縁膜２０および第５層間絶縁膜２３に、
低誘電率絶縁膜と比して膜密度が相対的に大きい比誘電
率が４. ０程度のＴＥＯＳ酸化膜を用いることにより、
第４層間絶縁膜２０および第５層間絶縁膜２３の熱伝導
率が大きくなって放熱性が向上し、さらに、第４層間絶
縁膜２０および第５層間絶縁膜２３の機械的強度の向上
によって第５層配線Ｍ5 および第６層配線Ｍ6 の機械的
強度が維持される。As described above, according to the first embodiment, the second-layer wiring M 2 and the third-layer wiring M 3 , which are processed with the minimum line width of the layout rule and are located underneath, are short-distance wirings. , Between adjacent wirings in the horizontal direction (between adjacent wirings)
Has a relative dielectric constant of 2.5 to 3.
By using about 0 organic SOG films 6 and 13,
Since the interlayer capacitance between adjacent wirings can be reduced,
It is possible to prevent the second layer signal delay lines M 2 and the third layer wiring M 3. In the fifth-layer wiring M 5 and the sixth-layer wiring M 6 , which are long-distance wirings located in the upper layer, the fourth interlayer insulating film 20 and the fifth interlayer insulating film 23
By using a TEOS oxide film having a relative dielectric constant of about 4.0, which has a relatively large film density as compared with a low dielectric constant insulating film,
The thermal conductivity of the fourth interlayer insulating film 20 and the fifth interlayer insulating film 23 is increased to improve heat dissipation, and the mechanical strength of the fourth interlayer insulating film 20 and the fifth interlayer insulating film 23 is improved. 5-layer wiring mechanical strength of M 5 and the sixth layer wiring M 6 is maintained.

【００５３】（実施の形態２）図８は、本発明の他の実
施の形態である配線を示す半導体基板の要部断面図であ
り、配線ＭＬのアスペクト比率（高さ／幅＝ｈ/ ｗ）を
約１. ０以下とするものである。(Embodiment 2) FIG. 8 is a cross-sectional view of a main part of a semiconductor substrate showing a wiring according to another embodiment of the present invention, and shows an aspect ratio (height / width = h / w) of a wiring ML. ) Is about 1.0 or less.

【００５４】アスペクト比率を約１. ０以下とすること
によって、横方向に隣接する配線間の配線対向面積が低
下するので、層間容量を低減することができ、さらに、
ダマシンプロセスに適用すると、溝パターン内への金属
膜の埋め込みが容易となる。By setting the aspect ratio to about 1.0 or less, the wiring facing area between horizontally adjacent wirings is reduced, so that the interlayer capacitance can be reduced.
When applied to the damascene process, the embedding of the metal film in the groove pattern becomes easy.

【００５５】例えば、本実施の形態２を前記実施の形態
１に記載した第２層配線Ｍ2 および第３層配線Ｍ3 を形
成するダマシンプロセスに適用することにより、有機Ｓ
ＯＧ膜６，１３を用いなくても層間容量が低減でき、さ
らに、溝パターン７，１４内へのＣｕ膜８，１５の埋め
込みが容易となる。For example, by applying the second embodiment to the damascene process for forming the second layer wiring M 2 and the third layer wiring M 3 described in the first embodiment, the organic S
The interlayer capacitance can be reduced without using the OG films 6 and 13, and the Cu patterns 8 and 15 can be easily embedded in the groove patterns 7 and 14.

【００５６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the scope of the invention. Needless to say, it can be changed.

【００５７】[0057]

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.

【００５８】本発明によれば、レイアウトルールの最小
線幅で加工された短距離引き回し配線では、隣接配線間
の層間容量を小さくすることができて、信号遅延を防ぐ
ことが可能となり、半導体装置の動作速度が向上する。
また、長距離引き回し配線では、層間絶縁膜の高熱伝導
率により放熱性が向上し、さらに、層間絶縁膜の機械的
強度の向上によって配線の機械的強度が維持されるの
で、半導体装置の信頼度が向上する。According to the present invention, in a short-distance wiring processed with the minimum line width of the layout rule, the interlayer capacitance between adjacent wirings can be reduced, and signal delay can be prevented. Operation speed is improved.
In the long wiring, the heat dissipation is improved by the high thermal conductivity of the interlayer insulating film, and the mechanical strength of the wiring is maintained by the improvement of the mechanical strength of the interlayer insulating film. Is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態である配線構造を示す半
導体基板の要部断面図である。FIG. 1 is a sectional view of a main part of a semiconductor substrate showing a wiring structure according to an embodiment of the present invention;

【図２】図１の一部の拡大断面図である。FIG. 2 is an enlarged sectional view of a part of FIG.

【図３】本発明の一実施の形態である配線構造の製造方
法を示す半導体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the wiring structure according to one embodiment of the present invention;

【図４】本発明の一実施の形態である配線構造の製造方
法を示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the wiring structure according to one embodiment of the present invention;

【図５】本発明の一実施の形態である配線構造の製造方
法を示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the wiring structure according to one embodiment of the present invention;

【図６】本発明の一実施の形態である配線構造の製造方
法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the wiring structure according to one embodiment of the present invention;

【図７】本発明の一実施の形態である配線構造の製造方
法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method of manufacturing the wiring structure according to one embodiment of the present invention;

【図８】本発明の他の実施の形態である配線構造を示す
半導体基板の要部断面図である。FIG. 8 is a cross-sectional view of a principal part of a semiconductor substrate showing a wiring structure according to another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ 半導体基板 ２ 絶縁膜 ３ 第１層間絶縁膜 ４ 穴パターン ５ プラグ ６ 有機ＳＯＧ膜 ７ 溝パターン ８ Ｃｕ膜 ９ バリア層 １０ 第２層間絶縁膜 １０ａ 窒化シリコン膜 １０ｂ ＴＥＯＳ酸化膜 １１ 穴パターン １２ プラグ １３ 有機ＳＯＧ膜 １４ 溝パターン １５ Ｃｕ膜 １６ バリア層 １７ 第３層間絶縁膜 １７ａ 窒化シリコン膜 １７ｂ ＴＥＯＳ酸化膜 １８ 穴パターン １９ プラグ ２０ 第４層間絶縁膜 ２１ 穴パターン ２２ プラグ ２３ 第５層間絶縁膜 ２４ 穴パターン ２５ プラグ Ｍ1 第１層配線 Ｍ2 第２層配線 Ｍ3 第３層配線 Ｍ4 第４層配線 Ｍ5 第５層配線 Ｍ6 第６層配線 ＭＬ 配線 ｈ 配線の高さ ｗ 配線の幅Reference Signs List 1 semiconductor substrate 2 insulating film 3 first interlayer insulating film 4 hole pattern 5 plug 6 organic SOG film 7 groove pattern 8 Cu film 9 barrier layer 10 second interlayer insulating film 10a silicon nitride film 10b TEOS oxide film 11 hole pattern 12 plug 13 Organic SOG film 14 Groove pattern 15 Cu film 16 Barrier layer 17 Third interlayer insulating film 17a Silicon nitride film 17b TEOS oxide film 18 Hole pattern 19 Plug 20 Fourth interlayer insulating film 21 Hole pattern 22 Plug 23 Fifth interlayer insulating film 24 Hole pattern 25 plug M 1 first layer wiring M 2 second layer wiring M 3 third layer wiring M 4 fourth layer wiring M 5 fifth layer wiring M 6 sixth layer wiring ML wiring h wire height width w wire

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 日出 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB04 BB17 BB18 BB25 BB27 BB28 BB30 BB32 BB33 CC01 DD16 DD17 DD19 DD20 DD78 EE12 EE15 EE17 EE18 FF17 FF18 HH20 5F033 HH11 HH19 HH21 HH27 HH28 HH30 HH32 HH33 HH34 JJ11 JJ19 KK11 MM01 MM12 MM13 PP06 PP15 PP27 QQ08 QQ09 QQ37 QQ48 QQ73 QQ75 RR04 RR06 RR09 RR11 RR21 RR25 SS01 SS04 SS15 SS21 TT02 TT04 UU04 WW01 WW09 XX22 XX25 XX27  ────────────────────────────────────────────────── ─── Continued on the front page (72) Hiji Yamaguchi, Inventor F-term (reference) 4M104 AA01 BB04 BB17 BB18 BB25 BB30 BB32 BB33 BB3, 6-16 Shinmachi, Ome-shi, Tokyo, Japan CC01 DD16 DD17 DD19 DD20 DD78 EE12 EE15 EE17 EE18 FF17 FF18 HH20 5F033 HH11 HH19 HH21 HH27 HH28 HH30 HH32 HH33 HH34 JJ11 JJ19 KK11 MM01 MM12 MM13 PP06 PP15 PP27 Q04 RR09 Q04 RRQ11 UU04 WW01 WW09 XX22 XX25 XX27

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 相対的に短い距離を結線する短距離配線
と、相対的に長い距離を結線する長距離配線とを異なる
層に設けた多層配線を有する半導体集積回路装置であっ
て、隣接する前記短距離配線の間には比誘電率が約３.
０以下の絶縁膜が設けられており、隣接する前記長距離
配線の間には比誘電率が約３. ７以上の絶縁膜が設けら
れていることを特徴とする半導体集積回路装置。1. A semiconductor integrated circuit device having a multilayer wiring in which a short-distance wiring for connecting a relatively short distance and a long-distance wiring for connecting a relatively long distance are provided in different layers. A relative dielectric constant of about 3.
A semiconductor integrated circuit device, comprising: an insulating film of 0 or less, and an insulating film having a relative dielectric constant of about 3.7 or more between adjacent long-distance wirings. 【請求項２】 相対的に短い距離を結線する短距離配線
と、相対的に長い距離を結線する長距離配線とを異なる
層に設けた多層配線を有する半導体集積回路装置であっ
て、隣接する前記短距離配線の間には比誘電率が約３.
０以下の絶縁膜が設けられており、前記長距離配線は比
誘電率が約３. ７以上の絶縁膜によって覆われているこ
とを特徴とする半導体集積回路装置。2. A semiconductor integrated circuit device having a multi-layer wiring in which a short-distance wiring connecting a relatively short distance and a long-distance wiring connecting a relatively long distance are provided in different layers. A relative dielectric constant of about 3.
A semiconductor integrated circuit device, wherein an insulating film of 0 or less is provided, and the long-distance wiring is covered with an insulating film having a relative dielectric constant of about 3.7 or more. 【請求項３】 相対的に短い距離を結線する短距離配線
と、相対的に長い距離を結線する長距離配線とを異なる
層に設けた多層配線を有する半導体集積回路装置であっ
て、前記短距離配線のアスペクト比率が約１. ０以下で
あることを特徴とする半導体集積回路装置。3. A semiconductor integrated circuit device having a multilayer wiring in which a short-distance wiring for connecting a relatively short distance and a long-distance wiring for connecting a relatively long distance are provided in different layers. A semiconductor integrated circuit device, wherein an aspect ratio of the distance wiring is about 1.0 or less. 【請求項４】 請求項１または２記載の半導体集積回路
装置において、前記短距離配線に、レイアウトルールの
最小線幅が用いられていることを特徴とする半導体集積
回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein a minimum line width of a layout rule is used for said short-distance wiring. 【請求項５】 請求項１または２記載の半導体集積回路
装置において、前記短距離配線の長さは数１００μｍ程
度であり、前記長距離配線の長さは数ｍｍ程度であるこ
とを特徴とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1, wherein the length of the short-distance wiring is about several hundred μm, and the length of the long-distance wiring is about several mm. Semiconductor integrated circuit device. 【請求項６】 請求項１または２記載の半導体集積回路
装置において、前記短距離配線は集合セル間を結線し、
前記長距離配線は集合セル間を結線して構成されたブロ
ック間を結線することを特徴とする半導体集積回路装
置。6. The semiconductor integrated circuit device according to claim 1, wherein said short-distance wiring connects between collective cells,
2. The semiconductor integrated circuit device according to claim 1, wherein the long-distance wiring is connected between blocks formed by connecting collected cells. 【請求項７】 請求項１または２記載の半導体集積回路
装置において、前記短距離配線は下層に配置され、前記
長距離配線は上層に配置されることを特徴とする半導体
集積回路装置。7. The semiconductor integrated circuit device according to claim 1, wherein said short distance wiring is disposed in a lower layer, and said long distance wiring is disposed in an upper layer. 【請求項８】 請求項１または２記載の半導体集積回路
装置において、前記短距離配線のアスペクト比率が１.
０以下であることを特徴とする半導体集積回路装置。8. The semiconductor integrated circuit device according to claim 1, wherein the short-distance wiring has an aspect ratio of 1.
A semiconductor integrated circuit device having a value of 0 or less. 【請求項９】 請求項１または２記載の半導体集積回路
装置において、前記比誘電率が約３. ０以下の絶縁膜
は、有機ＳＯＧ膜、無機ＳＯＧ膜、ＳｉＯＦ膜またはポ
リマ膜であることを特徴とする半導体集積回路装置。9. The semiconductor integrated circuit device according to claim 1, wherein the insulating film having a relative dielectric constant of about 3.0 or less is an organic SOG film, an inorganic SOG film, a SiOF film, or a polymer film. A semiconductor integrated circuit device characterized by the above-mentioned. 【請求項１０】 相対的に短い距離を結線する短距離配
線と、相対的に長い距離を結線する長距離配線とを異な
る層に設けた多層配線を形成する半導体集積回路装置の
製造方法であって、少なくとも前記短距離配線はダマシ
ンプロセスによって形成されることを特徴とする半導体
集積回路装置の製造方法。10. A method for manufacturing a semiconductor integrated circuit device for forming a multilayer wiring in which short-distance wiring for connecting a relatively short distance and long-distance wiring for connecting a relatively long distance are provided in different layers. A method of manufacturing a semiconductor integrated circuit device, wherein at least the short-distance wiring is formed by a damascene process.
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