JP2001056666A - Driving circuit, display device and driving method - Google Patents
Driving circuit, display device and driving methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、放電セルを放電さ
せるための駆動パルスを出力する駆動回路および駆動方
法ならびにこの駆動回路を用いた表示装置に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit for outputting a driving pulse for discharging a discharge cell, a driving method, and a display device using the driving circuit.
【０００２】[0002]
【従来の技術】放電セルの放電状態を維持する駆動パル
スを出力する従来の駆動回路としては、例えば、プラズ
マディスプレイパネルのサステイン電極を駆動するサス
テインドライバが知られている。2. Description of the Related Art As a conventional drive circuit for outputting a drive pulse for maintaining a discharge state of a discharge cell, for example, a sustain driver for driving a sustain electrode of a plasma display panel is known.
【０００３】図１９は、従来のサステインドライバの構
成を示す回路図である。図１９に示すように、サステイ
ンドライバ４００は、電荷回収回路４０１およびスイッ
チＳＷ１１，ＳＷ１２を含む。電荷回収回路４０１の出
力端は、ノードＮ１１に接続されている。スイッチＳＷ
１１は、電源端子Ｖ１１とノードＮ１１との間に接続さ
れ、スイッチＳＷ１２は、ノードＮ１１と接地端子との
間に接続されている。電源端子Ｖ１１には、電圧Ｖｓｕ
ｓが印加される。ノードＮ１１は、例えば４８０本のサ
ステイン電極に接続され、図１９では、複数のサステイ
ン電極と接地端子との間の全容量に相当するパネル容量
Ｃｐが示されている。FIG. 19 is a circuit diagram showing a configuration of a conventional sustain driver. As shown in FIG. 19, the sustain driver 400 includes a charge recovery circuit 401 and switches SW11 and SW12. The output terminal of the charge recovery circuit 401 is connected to the node N11. Switch SW
11 is connected between the power supply terminal V11 and the node N11, and the switch SW12 is connected between the node N11 and the ground terminal. The power supply terminal V11 has a voltage Vsu
s is applied. The node N11 is connected to, for example, 480 sustain electrodes, and FIG. 19 shows a panel capacitance Cp corresponding to the total capacitance between the plurality of sustain electrodes and the ground terminal.
【０００４】電荷回収回路４０１は、回収コンデンサＣ
１１、回収コイルＬ１１、スイッチＳＷ２１，ＳＷ２２
およびダイオードＤ１１，Ｄ１２を含む。回収コンデン
サＣ１１は、ノードＮ１３と接地端子との間に接続され
ている。ノードＮ１３とノードＮ１２との間にスイッチ
ＳＷ２１およびダイオードＤ１１が直列に接続され、ノ
ードＮ１２とノードＮ１３との間にダイオードＤ１２お
よびスイッチＳＷ２２が直列に接続されている。回収コ
イルＬ１１は、ノードＮ１２とノードＮ１１との間に接
続されている。The charge recovery circuit 401 includes a recovery capacitor C
11, recovery coil L11, switches SW21, SW22
And diodes D11 and D12. The recovery capacitor C11 is connected between the node N13 and the ground terminal. The switch SW21 and the diode D11 are connected in series between the node N13 and the node N12, and the diode D12 and the switch SW22 are connected in series between the node N12 and the node N13. The recovery coil L11 is connected between the nodes N12 and N11.
【０００５】図２０は、図１９のサステインドライバ４
００の維持期間の動作を示すタイミング図である。図２
０には、図１９のノードＮ１１の電圧ＮＶ１１、放電電
流Ｉ１１および図１９のスイッチＳＷ２１，ＳＷ１１，
ＳＷ２２，ＳＷ１２の動作が示される。FIG. 20 shows the sustain driver 4 shown in FIG.
FIG. 14 is a timing chart showing an operation during a sustain period of 00. FIG.
0, the voltage NV11 at the node N11 in FIG. 19, the discharge current I11, and the switches SW21, SW11,
The operation of SW22 and SW12 is shown.
【０００６】まず、期間Ｔａにおいて、スイッチＳＷ２
１がオンし、スイッチＳＷ１２がオフする。このとき、
スイッチＳＷ１１，ＳＷ２２はオフしている。これによ
り、回収コイルＬ１１およびパネル容量ＣｐによるＬＣ
共振により、ノードＮ１１の電圧が緩やかに上昇する。
このとき、ノードＮ１１の電圧が放電セルの放電開始電
圧を越えると、放電電流としてノードＮ１１に電流Ｉ１
１が流れ始める。First, in the period Ta, the switch SW2
1 turns on and the switch SW12 turns off. At this time,
Switches SW11 and SW22 are off. Thereby, the LC by the recovery coil L11 and the panel capacity Cp
Due to the resonance, the voltage of the node N11 gradually rises.
At this time, when the voltage of the node N11 exceeds the discharge start voltage of the discharge cell, the current I1 is supplied to the node N11 as a discharge current.
One begins to flow.
【０００７】次に、期間Ｔｂにおいて、スイッチＳＷ２
１がオフし、スイッチＳＷ１１がオンする。これによ
り、ノードＮ１１の電圧ＮＶ１１が急激に上昇し、ノー
ドＮ１１の電圧ＮＶ１１がＶｓｕｓに固定される。ノー
ドＮ１１の電流Ｉ１１は、ノードＮ１１の電圧ＮＶ１１
が放電開始電圧を越えてから所定時間遅延して極大値を
とり、その後減少していく。したがって、ノードＮ１１
の電圧ＮＶ１１がその最大ピーク値であるＶｓｕｓに維
持されている間に、ノードＮ１１の電流Ｉ１１が極大値
をとる。Next, in the period Tb, the switch SW2
1 turns off, and the switch SW11 turns on. As a result, the voltage NV11 at the node N11 sharply increases, and the voltage NV11 at the node N11 is fixed at Vsus. The current I11 of the node N11 is equal to the voltage NV11 of the node N11.
Takes a maximum value with a delay of a predetermined time after exceeding the discharge starting voltage, and thereafter decreases. Therefore, the node N11
Is maintained at the maximum peak value Vsus, the current I11 of the node N11 has a local maximum value.
【０００８】次に、期間Ｔｃでは、スイッチＳＷ１１が
オフし、スイッチＳＷ２２がオンする。これにより、回
収コイルＬ１１およびパネル容量ＣｐによるＬＣ共振に
より、ノードＮ１１の電圧ＮＶ１１が緩やかに降下す
る。その後、期間Ｔｄにおいて、スイッチＳＷ２２がオ
フし、スイッチＳＷ１２がオンする。これにより、ノー
ドＮ１１の電圧ＮＶ１１が急激に降下し、接地電位に固
定される。上記の動作を維持期間において繰り返し行う
ことにより、複数のサステイン電極に周期的な維持パル
スＰｓｕが印加される。Next, in a period Tc, the switch SW11 turns off and the switch SW22 turns on. As a result, the voltage NV11 at the node N11 gradually drops due to LC resonance caused by the recovery coil L11 and the panel capacitance Cp. Thereafter, in a period Td, the switch SW22 is turned off and the switch SW12 is turned on. As a result, the voltage NV11 at the node N11 drops rapidly and is fixed at the ground potential. By repeating the above operation in the sustain period, a periodic sustain pulse Psu is applied to the plurality of sustain electrodes.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上記の
従来の駆動回路では、維持パルスＰｓｕの電圧が最大ピ
ーク値であるＶｓｕｓに維持されている間に電流Ｉ１１
が極大値をとるため、駆動回路および放電セルでの消費
電力が大きくなり、この消費電力を低減することが望ま
れている。また、図２０に示すように、維持パルスＰｓ
ｕが電源端子Ｖ１１の電圧により急激にＶｓｕｓまで立
ち上げられるため、維持パルスＰｓｕにエッジ部が形成
される。このエッジ部により不要な電磁波が輻射される
ため、他の電子機器に電磁的な悪影響を及ぼす恐れがあ
り、この不要な電磁波の輻射を抑制することも望まれて
いる。However, in the above-described conventional driving circuit, the current I11 is maintained while the voltage of the sustain pulse Psu is maintained at the maximum peak value Vsus.
Takes a maximum value, so that the power consumption in the drive circuit and the discharge cells increases, and it is desired to reduce this power consumption. Further, as shown in FIG. 20, the sustain pulse Ps
Since u is rapidly raised to Vsus by the voltage of the power supply terminal V11, an edge is formed in the sustain pulse Psu. Unnecessary electromagnetic waves are radiated by the edges, which may adversely affect other electronic devices. Therefore, it is also desired to suppress the radiation of the unnecessary electromagnetic waves.
【００１０】本発明の目的は、不要な電磁波の輻射を抑
制できるとともに、少ない消費電力で放電を行うことが
できる駆動回路および駆動方法ならびにその駆動回路を
用いた表示装置を提供することである。An object of the present invention is to provide a drive circuit and a drive method capable of suppressing unnecessary radiation of electromagnetic waves and performing discharge with low power consumption, and a display device using the drive circuit.
【００１１】[0011]
【課題を解決するための手段】（１）第１の発明 第１の発明に係る駆動回路は、放電セルを放電させるた
めの駆動パルスを出力する駆動回路であって、駆動パル
スの電圧が放電セルの放電停止電圧から放電開始電圧以
上になるように駆動パルスを滑らかに遷移させる遷移手
段と、放電セルの放電電流が極大値をとると同時または
その前に遷移手段により遷移された駆動パルスを滑らか
に逆方向に遷移させる逆遷移手段と、逆遷移手段により
逆方向に遷移された駆動パルスの電圧を放電セルが放電
を繰り返し維持できる放電維持電圧に保持する保持手段
とを備えるものである。Means for Solving the Problems (1) First invention A drive circuit according to a first invention is a drive circuit for outputting a drive pulse for discharging a discharge cell, wherein a voltage of the drive pulse is discharged. A transition means for smoothly transitioning the drive pulse from the discharge stop voltage of the cell to the discharge start voltage or more, and a drive pulse transitioned by the transition means simultaneously with or before the discharge current of the discharge cell takes a local maximum value. A reverse transition means for smoothly transitioning in the reverse direction, and a holding means for holding the voltage of the drive pulse transitioned in the reverse direction by the reverse transition means to a discharge sustaining voltage at which the discharge cell can sustain discharge repeatedly.
【００１２】本発明に係る駆動回路は、駆動パルスの電
圧が放電セルの放電開始電圧以上になるように駆動パル
スを滑らかに遷移させて放電セルを放電させ、放電セル
の放電電流が極大値をとると同時またはその前に駆動パ
ルスを滑らかに逆方向に遷移させ、逆方向に遷移された
駆動パルスの電圧を放電セルが放電を繰り返し維持でき
る放電維持電圧に保持している。したがって、放電電流
が極大値に達する以前に駆動パルスをピーク値から遷移
させて放電開始電圧より小さい電圧にすることができる
ので、放電電流の極大値を抑えることができ、少ない消
費電力で放電を行うことができる。また、滑らかに駆動
パルスを遷移させているので、この部分にエッジ部を形
成することがなく、不要な電磁波の輻射を抑制すること
ができる。A drive circuit according to the present invention discharges a discharge cell by smoothly transitioning the drive pulse so that the voltage of the drive pulse becomes equal to or higher than the discharge start voltage of the discharge cell, and the discharge current of the discharge cell has a maximum value. At the same time or before that, the drive pulse smoothly transitions in the reverse direction, and the voltage of the drive pulse shifted in the reverse direction is held at a discharge sustaining voltage at which the discharge cell can repeatedly maintain the discharge. Therefore, the drive pulse can be shifted from the peak value to a voltage smaller than the discharge start voltage before the discharge current reaches the maximum value, so that the maximum value of the discharge current can be suppressed, and the discharge can be performed with less power consumption. It can be carried out. In addition, since the drive pulse transitions smoothly, an edge portion is not formed at this portion, and unnecessary radiation of electromagnetic waves can be suppressed.
【００１３】（２）第２の発明 第２の発明に係る駆動回路は、第１の発明に係る駆動回
路の構成において、放電セルは、容量性負荷を含み、一
端が容量性負荷に接続されるインダクタンス素子をさら
に備え、遷移手段は、容量性負荷とインダクタンス素子
とのＬＣ共振により駆動パルスの電圧が放電停止電圧か
ら放電開始電圧以上になるように駆動パルスを遷移させ
る共振遷移手段を含み、逆遷移手段は、容量性負荷とイ
ンダクタンス素子とのＬＣ共振により共振遷移手段によ
り遷移された駆動パルスを逆方向に遷移させ、さらに、
容量性負荷とインダクタンス素子とのＬＣ共振により駆
動パルスの電圧が放電維持電圧から放電停止電圧になる
ように保持手段により保持されていた駆動パルスを逆方
向に遷移させる共振逆遷移手段を含むものである。(2) Second invention In a drive circuit according to a second invention, in the configuration of the drive circuit according to the first invention, the discharge cell includes a capacitive load, and one end is connected to the capacitive load. The transition means includes resonance transition means for transitioning the drive pulse so that the voltage of the drive pulse becomes higher than or equal to the discharge start voltage from the discharge stop voltage due to LC resonance between the capacitive load and the inductance element. The reverse transition means causes the drive pulse transitioned by the resonance transition means to transition in the reverse direction due to LC resonance between the capacitive load and the inductance element, and further,
It includes a resonance reverse transition unit that makes the drive pulse held by the holding unit transition in the reverse direction so that the voltage of the drive pulse changes from the sustaining voltage to the discharge stop voltage due to the LC resonance between the capacitive load and the inductance element.
【００１４】この場合、放電セルである容量性負荷とイ
ンダクタンス素子とのＬＣ共振により駆動パルスを遷移
させているので、少ない消費電力で、駆動パルスを放電
開始電圧以上に遷移させることができるとともに、放電
停止電圧まで遷移させることができる。In this case, since the drive pulse is shifted by the LC resonance between the capacitive load as the discharge cell and the inductance element, the drive pulse can be shifted to the discharge starting voltage or more with less power consumption, and The transition can be made to the discharge stop voltage.
【００１５】（３）第３の発明 第３の発明に係る駆動回路は、第２の発明に係る駆動回
路の構成において、一端が接地され、容量性負荷から電
荷を回収するための第１の容量性素子と、一端が第１の
容量性素子の他端に接続される第２の容量性素子とをさ
らに備え、共振遷移手段は、第２の容量性素子の他端の
電圧を駆動パルスの最大ピーク電圧と放電停止電圧との
中間の電圧より高い電圧に保持する第１の電圧保持手段
と、駆動パルスを立ち上げるときに第２の容量性素子の
他端をインダクタンス素子の他端に接続する立ち上げ用
接続手段とを含み、共振逆遷移手段は、第１の容量性素
子の他端の電圧を放電維持電圧と放電停止電圧との中間
の電圧より低い電圧に保持する第２の電圧保持手段と、
駆動パルスを立ち下げるときに第１の容量性素子の他端
をインダクタンス素子の他端に接続する立ち下げ用接続
手段とを含むものである。(3) Third invention A drive circuit according to a third invention is the drive circuit according to the second invention, wherein one end of the drive circuit is grounded and the first circuit for recovering a charge from a capacitive load. The apparatus further includes a capacitive element, and a second capacitive element having one end connected to the other end of the first capacitive element, and the resonance transition unit includes a drive pulse that outputs a voltage at the other end of the second capacitive element. First voltage holding means for holding a voltage higher than the intermediate voltage between the maximum peak voltage and the discharge stop voltage, and connecting the other end of the second capacitive element to the other end of the inductance element when raising the drive pulse. A connection means for connection to start up, wherein the resonance reverse transition means holds the voltage at the other end of the first capacitive element at a voltage lower than a voltage intermediate between the discharge sustaining voltage and the discharge stop voltage. Voltage holding means;
And a fall connection means for connecting the other end of the first capacitive element to the other end of the inductance element when the drive pulse falls.
【００１６】この場合、簡略な回路構成により駆動パル
スの立ち上がり時に放電セルを放電させる上記波形を有
する駆動パルスを出力することができ、また、第１およ
び第２の容量性素子により容量性負荷へ電荷を放出する
ことができるとともに、第１の容量性素子により容量性
負荷から電荷を回収することができるので、電荷を効率
よく使用することができて、消費電力を少なくすること
ができる。In this case, a drive pulse having the above-mentioned waveform for discharging the discharge cell at the rise of the drive pulse can be output with a simple circuit configuration, and the first and second capacitive elements can be applied to the capacitive load. Since the charge can be released and the charge can be collected from the capacitive load by the first capacitive element, the charge can be used efficiently and power consumption can be reduced.
【００１７】（４）第４の発明 第４の発明に係る駆動回路は、第２の発明に係る駆動回
路の構成において、一端が接地され、容量性負荷から電
荷を回収するための第１の容量性素子と、一端が第１の
容量性素子の他端に接続される第２の容量性素子とをさ
らに備え、共振逆遷移手段は、第２の容量性素子の他端
の電圧を放電維持電圧と放電停止電圧との中間の電圧よ
り高い電圧に保持する第１の電圧保持手段と、駆動パル
スを立ち上げるときに第２の容量性素子の他端をインダ
クタンス素子の他端に接続する立ち上げ用接続手段とを
含み、共振遷移手段は、第１の容量性素子の他端の電圧
を駆動パルスの最小ピーク電圧と放電停止電圧との中間
の電圧より低い電圧に保持する第２の電圧保持手段と、
駆動パルスを立ち下げるときに第１の容量性素子の他端
をインダクタンス素子の他端に接続する立ち下げ用接続
手段とを含むものである。(4) Fourth Invention A drive circuit according to a fourth invention is the drive circuit according to the second invention, wherein one end of the drive circuit is grounded and the first circuit for recovering charge from a capacitive load. The apparatus further includes a capacitive element, and a second capacitive element having one end connected to the other end of the first capacitive element, and the resonance reverse transition unit discharges a voltage at the other end of the second capacitive element. First voltage holding means for holding a voltage higher than the intermediate voltage between the sustaining voltage and the discharge stop voltage, and connecting the other end of the second capacitive element to the other end of the inductance element when raising the drive pulse. Connection means for startup, wherein the resonance transition means maintains the voltage at the other end of the first capacitive element at a voltage lower than the intermediate voltage between the minimum peak voltage of the drive pulse and the discharge stop voltage. Voltage holding means;
And a fall connection means for connecting the other end of the first capacitive element to the other end of the inductance element when the drive pulse falls.
【００１８】この場合、簡略な回路構成により駆動パル
スの立ち下がり時に放電セルを放電させる上記波形を有
する駆動パルスを出力することができ、また、第１およ
び第２の容量性素子により容量性負荷へ電荷を放出する
ことができるとともに、第１の容量性素子により容量性
負荷から電荷を回収することができるので、電荷を効率
よく使用することができて、消費電力を少なくすること
ができる。In this case, it is possible to output a drive pulse having the above-described waveform for discharging the discharge cell at the time of the fall of the drive pulse with a simple circuit configuration, and to provide a capacitive load by the first and second capacitive elements. Since the electric charge can be released from the capacitor and the electric charge can be collected from the capacitive load by the first capacitive element, the electric charge can be used efficiently and the power consumption can be reduced.
【００１９】（５）第５の発明 第５の発明に係る駆動回路は、第３または第４の発明に
係る駆動回路の構成において、立ち上げ用接続手段は、
インダクタンス素子の他端と第２の容量性素子の他端と
の間に直列に接続される立ち上げ用一方向導通素子およ
び立ち上げ用スイッチング素子を含み、立ち下げ用接続
手段は、インダクタンス素子の他端と第１の容量性素子
の他端との間に直列に接続される立ち下げ用一方向導通
素子および立ち下げ用スイッチング素子を含むものであ
る。(5) Fifth Invention The driving circuit according to the fifth invention is the driving circuit according to the third or fourth invention, wherein the starting connection means comprises:
A one-way start-up conduction element and a start-up switching element connected in series between the other end of the inductance element and the other end of the second capacitive element, and the connection means for fall-down is connected to the inductance element. The one-way conduction element for fall and the switching element for fall are connected in series between the other end and the other end of the first capacitive element.
【００２０】この場合、一方向導通素子およびスイッチ
ング素子を用いた簡略な回路構成により、インダクタン
ス素子と第１および第２の容量性素子との接続を制御
し、上記波形を有する駆動パルスを出力することができ
る。In this case, the connection between the inductance element and the first and second capacitive elements is controlled by a simple circuit configuration using the one-way conduction element and the switching element, and a drive pulse having the above-described waveform is output. be able to.
【００２１】（６）第６の発明 第６の発明に係る駆動回路は、第１の発明に係る駆動回
路の構成において、遷移手段は、駆動パルスの電圧が放
電開始電圧を越えない範囲で駆動パルスを遷移させる第
１の遷移手段と、駆動パルスの電圧が放電開始電圧以上
になるように第１の遷移手段により遷移された駆動パル
スをさらに遷移させる第２の遷移手段とを含むものであ
る。(6) Sixth invention In a drive circuit according to a sixth invention, in the configuration of the drive circuit according to the first invention, the transition means drives the drive pulse within a range that does not exceed the discharge start voltage. It includes first transition means for transitioning the pulse, and second transition means for further transiting the drive pulse transitioned by the first transition means so that the voltage of the drive pulse becomes equal to or higher than the discharge starting voltage.
【００２２】この場合、駆動パルスを二段階で放電開始
電圧以上になるように遷移させているので、遷移時の消
費電力を少なくすることができる。In this case, since the drive pulse is shifted in two stages so as to be equal to or higher than the discharge starting voltage, power consumption at the time of the shift can be reduced.
【００２３】（７）第７の発明 第７の発明に係る駆動回路は、第６の発明に係る駆動回
路の構成において、放電セルは、容量性負荷を含み、一
端が容量性負荷に接続されるインダクタンス素子をさら
に備え、第１の遷移手段は、容量性負荷とインダクタン
ス素子とのＬＣ共振により駆動パルスの電圧が放電開始
電圧を越えない範囲で駆動パルスを遷移させる第１の共
振遷移手段を含み、第２の遷移手段は、容量性負荷とイ
ンダクタンス素子とのＬＣ共振により駆動パルスの電圧
が放電開始電圧以上になるように駆動パルスを遷移させ
る第２の共振遷移手段を含み、逆遷移手段は、容量性負
荷とインダクタンス素子とのＬＣ共振により第２の共振
遷移手段により遷移された駆動パルスを逆方向に遷移さ
せ、さらに、容量性負荷とインダクタンス素子とのＬＣ
共振により駆動パルスの電圧が放電維持電圧から放電停
止電圧になるように保持手段により保持されていた駆動
パルスを逆方向に遷移させる共振逆遷移手段を含むもの
である。(7) Seventh Invention In a drive circuit according to a seventh invention, in the configuration of the drive circuit according to the sixth invention, the discharge cell includes a capacitive load, and one end is connected to the capacitive load. The first transition means includes a first resonance transition means for transitioning the drive pulse within a range in which the voltage of the drive pulse does not exceed the discharge start voltage due to LC resonance between the capacitive load and the inductance element. The second transition means includes second resonance transition means for transitioning the drive pulse so that the voltage of the drive pulse becomes equal to or higher than the discharge starting voltage by LC resonance between the capacitive load and the inductance element, and the reverse transition means. Changes the drive pulse transitioned by the second resonance transition means in the reverse direction due to LC resonance between the capacitive load and the inductance element, LC with element
It includes a resonance reverse transition means for transitioning the drive pulse held by the holding means in the reverse direction so that the voltage of the drive pulse changes from the sustaining voltage to the discharge stop voltage due to resonance.
【００２４】この場合、放電セルである容量性負荷とイ
ンダクタンス素子とのＬＣ共振により駆動パルスを二段
階で遷移させているので、より少ない消費電力で、駆動
パルスを放電開始電圧以上に遷移させることができると
ともに、放電停止電圧まで遷移させることができる。In this case, the drive pulse is changed in two stages by LC resonance between the capacitive load, which is a discharge cell, and the inductance element. Therefore, the drive pulse is changed to the discharge start voltage or more with less power consumption. And a transition can be made to the discharge stop voltage.
【００２５】（８）第８の発明 第８の発明に係る駆動回路は、第７の発明に係る駆動回
路の構成において、一端が接地され、容量性負荷から電
荷を回収するための第１の容量性素子と、一端が第１の
容量性素子の他端に接続される第２の容量性素子とをさ
らに備え、第１の共振遷移手段は、駆動パルスを立ち上
げるときに第１の容量性素子の他端をインダクタンス素
子の他端に接続する第１の立ち上げ用接続手段を含み、
第２の共振遷移手段は、第２の容量性素子の他端の電圧
を駆動パルスの最大ピーク電圧と第１の共振遷移手段に
より遷移された駆動パルスのピーク電圧との中間の電圧
より高い電圧に保持する第１の電圧保持手段と、駆動パ
ルスを立ち上げるときに第２の容量性素子の他端をイン
ダクタンス素子の他端に接続する第２の立ち上げ用接続
手段とを含み、共振逆遷移手段は、第１の容量性素子の
他端の電圧を放電維持電圧と放電停止電圧との中間の電
圧より低い電圧に保持する第２の電圧保持手段と、駆動
パルスを立ち下げるときに第１の容量性素子の他端をイ
ンダクタンス素子の他端に接続する立ち下げ用接続手段
とを含むものである。(8) Eighth Invention In the drive circuit according to the eighth invention, in the configuration of the drive circuit according to the seventh invention, one end is grounded, and the first circuit for recovering charge from a capacitive load is provided. The apparatus further includes a capacitive element, and a second capacitive element having one end connected to the other end of the first capacitive element, wherein the first resonance transition unit is configured to generate the first capacitive element when the drive pulse rises. First startup connection means for connecting the other end of the inductive element to the other end of the inductance element,
The second resonance transition means sets the voltage at the other end of the second capacitive element to a voltage higher than an intermediate voltage between the maximum peak voltage of the drive pulse and the peak voltage of the drive pulse transitioned by the first resonance transition means. And first connection means for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse is raised, and The transition unit includes a second voltage holding unit that holds the voltage at the other end of the first capacitive element at a voltage lower than the intermediate voltage between the discharge sustaining voltage and the discharge stop voltage, and a second voltage holding unit that causes the drive pulse to fall when the drive pulse falls. A falling connection means for connecting the other end of the first capacitive element to the other end of the inductance element.
【００２６】この場合、簡略な回路構成により二段階で
立ち上げおよび立ち下げを行う上記波形を有する駆動パ
ルスを出力することができ、また、第１および第２の容
量性素子により容量性負荷へ電荷を放出することができ
るとともに、第１の容量性素子により容量性負荷から電
荷を回収することができるので、電荷を効率よく使用す
ることができて、消費電力を少なくすることができる。In this case, it is possible to output a drive pulse having the above-mentioned waveform, which rises and falls in two steps, with a simple circuit configuration, and to the capacitive load by the first and second capacitive elements. Since the charge can be released and the charge can be collected from the capacitive load by the first capacitive element, the charge can be used efficiently and power consumption can be reduced.
【００２７】（９）第９の発明 第９の発明に係る駆動回路は、第８の発明に係る駆動回
路の構成において、第１の立ち上げ用接続手段は、イン
ダクタンス素子の他端と第１の容量性素子の他端との間
に直列に接続される第１の立ち上げ用一方向導通素子お
よび第１の立ち上げ用スイッチング素子を含み、第２の
立ち上げ用接続手段は、インダクタンス素子の他端と第
２の容量性素子の他端との間に直列に接続される第２の
立ち上げ用一方向導通素子および第２の立ち上げ用スイ
ッチング素子を含み、立ち下げ用接続手段は、インダク
タンス素子の他端と第１の容量性素子の他端との間に直
列に接続される立ち下げ用一方向導通素子および立ち下
げ用スイッチング素子を含むものである。(9) Ninth Invention In a drive circuit according to a ninth invention, in the configuration of the drive circuit according to the eighth invention, the first start-up connection means includes the other end of the inductance element and the first connection means. A first startup one-way conduction element and a first startup switching element connected in series between the other end of the capacitive element and a second startup connection means. And a second rising one-way conduction element and a second rising switching element connected in series between the other end of the second capacitive element and the other end of the second capacitive element. , A falling one-way conduction element and a falling switching element connected in series between the other end of the inductance element and the other end of the first capacitive element.
【００２８】この場合、一方向導通素子およびスイッチ
ング素子を用いた簡略な回路構成により、インダクタン
ス素子と第１および第２の容量性素子との接続を制御
し、二段階で立ち上げおよび立ち下げを行う上記波形を
有する駆動パルスを出力することができる。In this case, the connection between the inductance element and the first and second capacitive elements is controlled by a simple circuit configuration using the one-way conduction element and the switching element, and the rise and fall are performed in two stages. A driving pulse having the above waveform to be performed can be output.
【００２９】（１０）第１０の発明 第１０の発明に係る駆動回路は、第７の発明に係る駆動
回路の構成において、一端が接地され、容量性負荷から
電荷を回収するための第１の容量性素子と、一端が第１
の容量性素子の他端に接続される第２の容量性素子とを
さらに備え、共振逆遷移手段は、第２の容量性素子の他
端の電圧を放電維持電圧と放電停止電圧との中間の電圧
より高い電圧に保持する第１の電圧保持手段と、駆動パ
ルスを立ち上げるときに第２の容量性素子の他端をイン
ダクタンス素子の他端に接続する立ち上げ用接続手段と
を含み、第１の共振遷移手段は、駆動パルスを立ち下げ
るときに第２の容量性素子の他端をインダクタンス素子
の他端に接続する第１の立ち下げ用接続手段を含み、第
２の共振遷移手段は、第１の容量性素子の他端を駆動パ
ルスの最小ピーク電圧と第１の共振遷移手段により遷移
された駆動パルスのピーク電圧との中間の電圧より低い
電圧に保持する第２の電圧保持手段と、駆動パルスを立
ち下げるときに第１の容量性素子の他端をインダクタン
ス素子の他端に接続する第２の立ち下げ用接続手段とを
含むものである。(10) Tenth invention A drive circuit according to a tenth invention is the drive circuit according to the seventh invention, wherein one end of the drive circuit is grounded, and the first circuit for recovering a charge from a capacitive load. A capacitive element, one end of which is first
And a second capacitive element connected to the other end of the capacitive element, wherein the resonance reverse transition means sets the voltage at the other end of the second capacitive element to an intermediate voltage between the sustaining voltage and the discharge stop voltage. First voltage holding means for holding a voltage higher than the voltage of the first element, and connection means for connection for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse is started, The first resonance transition means includes first fall connection means for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse falls, and the second resonance transition means Holds the other end of the first capacitive element at a voltage lower than the intermediate voltage between the minimum peak voltage of the drive pulse and the peak voltage of the drive pulse transitioned by the first resonance transition means. Means and when the drive pulse falls The other end of the capacitive element is intended to include a second falling connecting means for connecting the other end of the inductance element.
【００３０】この場合、簡略な回路構成により二段階で
立ち下げおよび立ち上げを行う上記波形を有する駆動パ
ルスを出力することができ、また、第１および第２の容
量性素子により容量性負荷へ電荷を放出することができ
るとともに、第１および第２の容量性素子により容量性
負荷から電荷を回収することができるので、電荷を効率
よく使用することができて、消費電力を少なくすること
ができる。In this case, it is possible to output a drive pulse having the above-mentioned waveform, which falls and rises in two steps, with a simple circuit configuration, and to the capacitive load by the first and second capacitive elements. Since the charge can be released and the first and second capacitive elements can collect the charge from the capacitive load, the charge can be used efficiently and the power consumption can be reduced. it can.
【００３１】（１１）第１１の発明 第１１の発明に係る駆動回路は、第１０の発明に係る駆
動回路の構成において、第１の立ち下げ用接続手段は、
インダクタンス素子の他端と第２の容量性素子の他端と
の間に直列に接続される第１の立ち下げ用一方向導通素
子および第１の立ち下げ用スイッチング素子を含み、第
２の立ち下げ用接続手段は、インダクタンス素子の他端
と第１の容量性素子の他端との間に直列に接続される第
２の立ち下げ用一方向導通素子および第２の立ち下げ用
スイッチング素子を含み、立ち上げ用接続手段は、イン
ダクタンス素子の他端と第２の容量性素子の他端との間
に直列に接続される立ち上げ用一方向導通素子および立
ち上げ用スイッチング素子を含むものである。(11) Eleventh Invention A driving circuit according to an eleventh invention is the driving circuit according to the tenth invention, wherein the first connection means for falling comprises:
A first falling one-way conduction element and a first falling switching element connected in series between the other end of the inductance element and the other end of the second capacitive element; The connection means for falling comprises a second one-way conduction element for falling and a second switching element for falling connected in series between the other end of the inductance element and the other end of the first capacitive element. The startup connection means includes a startup one-way conduction element and a startup switching element connected in series between the other end of the inductance element and the other end of the second capacitive element.
【００３２】この場合、一方向導通素子およびスイッチ
ング素子を用いた簡略な回路構成により、インダクタン
ス素子と第１および第２の容量性素子との接続を制御
し、二段階で立ち下げおよび立ち上げを行う上記波形を
有する駆動パルスを出力することができる。In this case, the connection between the inductance element and the first and second capacitive elements is controlled by a simple circuit configuration using the one-way conduction element and the switching element, and the fall and the rise are performed in two stages. A driving pulse having the above waveform to be performed can be output.
【００３３】（１２）第１２の発明 第１２の発明に係る駆動回路は、第６の発明に係る駆動
回路の構成において、放電セルは、容量性負荷を含み、
一端が容量性負荷に接続されるインダクタンス素子をさ
らに備え、第１の遷移手段は、容量性負荷とインダクタ
ンス素子とのＬＣ共振により駆動パルスの電圧が放電開
始電圧を越えない範囲で駆動パルスを遷移させる第１の
共振遷移手段を含み、第２の遷移手段は、容量性負荷と
インダクタンス素子とのＬＣ共振により駆動パルスの電
圧が放電開始電圧以上になるように駆動パルスを遷移さ
せる第２の共振遷移手段を含み、逆遷移手段は、容量性
負荷とインダクタンス素子とのＬＣ共振により第２の遷
移手段により遷移された駆動パルスを逆方向に遷移させ
る第１の共振逆遷移手段と、容量性負荷とインダクタン
ス素子とのＬＣ共振により駆動パルスの電圧が放電維持
電圧から放電停止電圧になるように保持手段により保持
されていた駆動パルスを逆方向に遷移させる第２の共振
逆遷移手段とを含むものである。(12) Twelfth Invention In a drive circuit according to a twelfth invention, in the configuration of the drive circuit according to the sixth invention, the discharge cell includes a capacitive load;
An inductance element having one end connected to the capacitive load is further provided, and the first transition means transitions the drive pulse within a range in which the voltage of the drive pulse does not exceed the discharge start voltage due to LC resonance between the capacitive load and the inductance element. A first resonance transition unit that causes the drive pulse to transition so that the voltage of the drive pulse becomes equal to or higher than the discharge starting voltage by LC resonance between the capacitive load and the inductance element. Transition means, wherein the reverse transition means is a first resonance reverse transition means for causing the drive pulse transitioned by the second transition means to transition in the reverse direction by LC resonance between the capacitive load and the inductance element; and a capacitive load. The driving pulse held by the holding means so that the voltage of the driving pulse changes from the sustaining voltage to the discharge stopping voltage due to the LC resonance between the driving pulse and the inductance element. It is intended to include a second resonant reverse transition means for shifting the scan in the reverse direction.
【００３４】この場合、放電セルである容量性負荷とイ
ンダクタンス素子とのＬＣ共振により駆動パルスを二段
階で遷移させているので、より少ない消費電力で、駆動
パルスを放電開始電圧以上に遷移させることができると
ともに、放電停止電圧まで遷移させることができる。In this case, since the drive pulse is shifted in two stages by the LC resonance of the capacitive load as the discharge cell and the inductance element, the drive pulse is shifted to the discharge start voltage or more with less power consumption. And a transition can be made to the discharge stop voltage.
【００３５】（１３）第１３の発明 第１３の発明に係る駆動回路は、第１２の発明に係る駆
動回路の構成において、一端が接地され、容量性負荷か
ら電荷を回収するための第１の容量性素子と、一端が第
１の容量性素子の他端に接続される第２の容量性素子と
をさらに備え、第１の共振遷移手段は、駆動パルスを立
ち上げるときに第１の容量性素子の他端をインダクタン
ス素子の他端に接続する第１の立ち上げ用接続手段を含
み、第２の共振遷移手段は、第２の容量性素子の他端の
電圧を駆動パルスの最大ピーク電圧と第１の共振遷移手
段により遷移された駆動パルスのピーク電圧との中間の
電圧より高い電圧に保持する第１の電圧保持手段と、駆
動パルスを立ち上げるときに第２の容量性素子の他端を
インダクタンス素子の他端に接続する第２の立ち上げ用
接続手段とを含み、第１の共振逆遷移手段は、駆動パル
スを立ち下げるときに第２の容量性素子の他端をインダ
クタンス素子の他端に接続する第１の立ち下げ用接続手
段を含み、第２の共振逆遷移手段は、第１の容量性素子
の他端の電圧を放電維持電圧と放電停止電圧との中間の
電圧より低い電圧に保持する第２の電圧保持手段と、駆
動パルスを立ち下げるときに第１の容量性素子の他端を
インダクタンス素子の他端に接続する第２の立ち下げ用
接続手段とを含むものである。(13) Thirteenth Invention A drive circuit according to a thirteenth invention is the drive circuit according to the twelfth invention, wherein one end of the drive circuit is grounded and the first circuit for recovering charge from a capacitive load. The apparatus further includes a capacitive element, and a second capacitive element having one end connected to the other end of the first capacitive element, wherein the first resonance transition unit is configured to generate the first capacitive element when the drive pulse rises. First rising connection means for connecting the other end of the capacitive element to the other end of the inductance element; and second resonance transition means for connecting the voltage of the other end of the second capacitive element to the maximum peak of the drive pulse. First voltage holding means for holding a voltage higher than an intermediate voltage between the voltage and the peak voltage of the drive pulse transitioned by the first resonance transition means; Connect the other end to the other end of the inductance element First rising reverse connection means, wherein the first resonance reverse transition means connects the other end of the second capacitive element to the other end of the inductance element when the drive pulse falls. The second resonance reverse transition means includes a lowering connection means, and the second resonance reverse transition means maintains the voltage at the other end of the first capacitive element at a voltage lower than a voltage intermediate between the discharge sustaining voltage and the discharge stop voltage. And holding means for connecting the other end of the first capacitive element to the other end of the inductance element when the drive pulse falls.
【００３６】この場合、簡略な回路構成により二段階で
立ち上げおよび立ち下げを行う上記波形を有する駆動パ
ルスを出力することができ、また、第１および第２の容
量性素子により容量性負荷へ電荷を放出することができ
るとともに、第１および第２の容量性素子により容量性
負荷から電荷を回収することができるので、電荷を効率
よく使用することができて、消費電力を少なくすること
ができる。In this case, it is possible to output a drive pulse having the above-mentioned waveform, which rises and falls in two stages, with a simple circuit configuration, and to apply a capacitive load to the capacitive load by the first and second capacitive elements. Since the charge can be released and the first and second capacitive elements can collect the charge from the capacitive load, the charge can be used efficiently and the power consumption can be reduced. it can.
【００３７】（１４）第１４の発明 第１４の発明に係る駆動回路は、第１２の発明に係る駆
動回路の構成において、一端が接地され、容量性負荷か
ら電荷を回収するための第１の容量性素子と、一端が第
１の容量性素子の他端に接続される第２の容量性素子と
をさらに備え、第１の共振逆遷移手段は、駆動パルスを
立ち上げるときに第１の容量性素子の他端をインダクタ
ンス素子の他端に接続する第１の立ち上げ用接続手段を
含み、第２の共振逆遷移手段は、第２の容量性素子の他
端の電圧を放電維持電圧と放電停止電圧との中間の電圧
より高い電圧に保持する第１の電圧保持手段と、駆動パ
ルスを立ち上げるときに第２の容量性素子の他端をイン
ダクタンス素子の他端に接続する第２の立ち上げ用接続
手段とを含み、第１の共振遷移手段は、駆動パルスを立
ち下げるときに第２の容量性素子の他端をインダクタン
ス素子の他端に接続する第１の立ち下げ用接続手段を含
み、第２の共振遷移手段は、第１の容量性素子の他端の
電圧を駆動パルスの最小ピーク電圧と第１の共振遷移手
段により遷移された駆動パルスのピーク電圧との中間の
電圧より低い電圧に保持する第２の電圧保持手段と、駆
動パルスを立ち下げるときに第１の容量性素子の他端を
インダクタンス素子の他端に接続する第２の立ち下げ用
接続手段とを含むものである。(14) Fourteenth Invention A drive circuit according to a fourteenth invention is the drive circuit according to the twelfth invention, wherein one end of the drive circuit is grounded, and the first circuit for recovering a charge from a capacitive load. The apparatus further includes a capacitive element, and a second capacitive element having one end connected to the other end of the first capacitive element, wherein the first resonance reverse transition unit performs the first resonance reverse transition when the drive pulse rises. The first resonance connection means includes first connection means for connecting the other end of the capacitive element to the other end of the inductance element, and the second resonance reverse transition means sets a voltage at the other end of the second capacitive element to a discharge maintaining voltage. Voltage holding means for holding a voltage higher than an intermediate voltage between the second capacitive element and the other end of the inductance element when the drive pulse rises. The first resonance transition means includes: A first fall connection means for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse falls, and wherein the second resonance transition means comprises a first capacitive connection. Second voltage holding means for holding the voltage at the other end of the element at a voltage lower than the intermediate voltage between the minimum peak voltage of the drive pulse and the peak voltage of the drive pulse transitioned by the first resonance transition means; And a second fall connection means for connecting the other end of the first capacitive element to the other end of the inductance element when falling.
【００３８】この場合、簡略な回路構成により二段階で
立ち下げおよび立ち上げを行う上記波形を有する駆動パ
ルスを出力することができ、また、第１および第２の容
量性素子により容量性負荷へ電荷を放出することができ
るとともに、第１および第２の容量性素子により容量性
負荷から電荷を回収することができるので、電荷を効率
よく使用することができて、消費電力を少なくすること
ができる。In this case, it is possible to output a drive pulse having the above-mentioned waveform, which falls and rises in two steps, with a simple circuit configuration, and to the capacitive load by the first and second capacitive elements. Since the charge can be released and the first and second capacitive elements can collect the charge from the capacitive load, the charge can be used efficiently and the power consumption can be reduced. it can.
【００３９】（１５）第１５の発明 第１５の発明に係る駆動回路は、第１３または第１４の
発明に係る駆動回路の構成において、第１の立ち上げ用
接続手段は、インダクタンス素子の他端と第１の容量性
素子の他端との間に直列に接続される第１の立ち上げ用
一方向導通素子および第１の立ち上げ用スイッチング素
子を含み、第２の立ち上げ用接続手段は、インダクタン
ス素子の他端と第２の容量性素子の他端との間に直列に
接続される第２の立ち上げ用一方向導通素子および第２
の立ち上げ用スイッチング素子を含み、第１の立ち下げ
用接続手段は、インダクタンス素子の他端と第２の容量
性素子の他端との間に直列に接続される第１の立ち下げ
用一方向導通素子および第１の立ち下げ用スイッチング
素子を含み、第２の立ち下げ用接続手段は、インダクタ
ンス素子の他端と第１の容量性素子の他端との間に直列
に接続される第２の立ち下げ用一方向導通素子および第
２の立ち下げ用スイッチング素子を含むものである。(15) Fifteenth Invention In a drive circuit according to a fifteenth invention, in the configuration of the drive circuit according to the thirteenth or fourteenth invention, the first connection means for starting up is the other end of the inductance element. A first one-way conductive element for startup and a first switching element for startup connected in series between the first capacitive element and the other end of the first capacitive element; A second rising one-way conduction element connected in series between the other end of the inductance element and the other end of the second capacitive element;
The first switching connection means includes a first switching element connected in series between the other end of the inductance element and the other end of the second capacitive element. A direction switching element including a first conduction switching element and a first falling switching element, the second falling connection means being connected in series between the other end of the inductance element and the other end of the first capacitive element; 2 a one-way conduction element for fall and a second switching element for fall.
【００４０】この場合、一方向導通素子およびスイッチ
ング素子を用いた簡略な回路構成により、インダクタン
ス素子と第１および第２の容量性素子との接続を制御
し、二段階で立ち上げおよび立ち下げを行う上記波形を
有する駆動パルスを出力することができる。In this case, the connection between the inductance element and the first and second capacitive elements is controlled by a simple circuit configuration using the one-way conduction element and the switching element, and the rise and fall are performed in two stages. A driving pulse having the above waveform to be performed can be output.
【００４１】（１６）第１６の発明 第１６の発明に係る駆動回路は、第３〜５，８〜１１お
よび１３〜１５のいずれかの発明に係る駆動回路の構成
において、第１の電圧保持手段は、所定の電圧と第２の
容量性素子の他端との間に接続される第１の一方向導通
素子を含み、第２の電圧保持手段は、所定の電圧と第１
の容量性素子の他端との間に接続される第２の一方向導
通素子を含むものである。(16) Sixteenth Invention A drive circuit according to a sixteenth invention is the drive circuit according to any one of the third to fifth, eighth to eleventh, and thirteenth to fifteenth aspects, wherein the first voltage holding circuit is provided. The means includes a first one-way conductive element connected between the predetermined voltage and the other end of the second capacitive element, and the second voltage holding means includes a predetermined voltage and the first one-way conductive element.
And a second one-way conductive element connected between the other end of the capacitive element.
【００４２】この場合、所定の電圧を受ける一方向導通
素子を用い、簡略な回路構成で第１および第２の容量性
素子の電圧を所望の電圧に保持することができる。In this case, the voltage of the first and second capacitive elements can be maintained at a desired voltage with a simple circuit configuration using a one-way conductive element receiving a predetermined voltage.
【００４３】（１７）第１７の発明 第１１の発明に係る駆動回路は、第３〜５，８〜１１お
よび１３〜１５のいずれかの発明に係る駆動回路の構成
において、第１の電圧保持手段は、所定の電圧と第２の
容量性素子の他端との間に直列に接続される第１の一方
向導通素子および第１のスイッチング素子を含み、第２
の電圧保持手段は、第１の容量性素子と第２の容量性素
子との接続点と所定の電圧と間に直列に接続される第２
の一方向導通素子および第２のスイッチング素子を含
み、第１および第２のスイッチング素子は、容量性負荷
とインダクタンス素子とのＬＣ共振動作期間以外の期間
でオンされるものである。(17) Seventeenth Invention The drive circuit according to the eleventh invention is the drive circuit according to any one of the third to fifth, eighth to eleventh and thirteenth to fifteenth aspects, wherein the first voltage holding The means includes a first one-way conducting element and a first switching element connected in series between a predetermined voltage and the other end of the second capacitive element,
The voltage holding means of the second is connected in series between a connection point between the first capacitive element and the second capacitive element and a predetermined voltage.
, And the first and second switching elements are turned on during a period other than the LC resonance operation period between the capacitive load and the inductance element.
【００４４】この場合、それぞれ所定の電圧を受ける第
１および第２の一方向導通素子を用い、簡略な回路構成
で第１および第２の容量性素子の電圧を所望の電圧に保
持することができるとともに、ＬＣ共振動作期間以外の
期間に第１および第２のスイッチング素子をオンしてい
るので、ＬＣ共振動作期間すなわち電荷回収期間に第１
および第２の電圧保持手段の影響を受けることなく、電
荷回収期間の全期間で電荷回収動作を行うことができ、
効率よく電荷を回収することができる。In this case, the voltages of the first and second capacitive elements can be maintained at a desired voltage with a simple circuit configuration by using first and second one-way conducting elements receiving respective predetermined voltages. In addition, since the first and second switching elements are turned on during periods other than the LC resonance operation period, the first switching device is turned on during the LC resonance operation period, that is, during the charge recovery period.
And the charge collection operation can be performed during the entire charge collection period without being affected by the second voltage holding means.
Electric charges can be efficiently collected.
【００４５】（１８）第１８の発明 第１８の発明に係る駆動回路は、第１〜１７のいずれか
の発明に係る駆動回路の構成において、保持手段は、イ
ンダクタンス素子と容量性負荷との接続点と所定の電圧
との間に直列に接続される保持用一方向導通素子および
保持用スイッチング素子を含むものである。(18) Eighteenth Invention In a drive circuit according to the eighteenth invention, in the configuration of the drive circuit according to any one of the first to seventeenth inventions, the holding means includes a connection between the inductance element and the capacitive load. A holding one-way conduction element and a holding switching element connected in series between a point and a predetermined voltage are included.
【００４６】この場合、一方向導通素子およびスイッチ
ング素子を用いた簡略な回路構成により、駆動パルスの
電圧を放電維持電圧に保持することができる。In this case, the voltage of the drive pulse can be held at the discharge sustaining voltage by a simple circuit configuration using the one-way conductive element and the switching element.
【００４７】（１９）第１９の発明 第１９の発明に係る駆動回路は、第１〜１８のいずれか
の発明に係る駆動回路の構成において、保持手段は、駆
動パルスの電圧を放電セルの放電維持最低電圧に保持す
るものである。(19) Nineteenth Invention In the drive circuit according to the nineteenth invention, in the configuration of the drive circuit according to any one of the first to eighteenth inventions, the holding means discharges the voltage of the drive pulse to the discharge cell. This is to maintain the minimum voltage.
【００４８】この場合、駆動パルスを放電維持最低電圧
に保持することができるので、より少ない消費電力で放
電を維持することができる。In this case, since the driving pulse can be held at the minimum voltage for maintaining discharge, the discharge can be maintained with less power consumption.
【００４９】（２０）第２０の発明 第２０の発明に係る駆動回路は、第１〜１９のいずれか
の発明に係る駆動回路の構成において、放電セルは、プ
ラズマディスプレイパネルのサステイン電極および／ま
たはスキャン電極を含み、駆動パルスは、放電セルの放
電を維持する維持期間に印加される維持パルスを含むも
のである。(20) Twentieth invention A drive circuit according to a twentieth invention is the drive circuit according to any one of the first to nineteenth inventions, wherein the discharge cell is a sustain electrode and / or a discharge electrode of a plasma display panel. The scan pulse includes a scan electrode, and the drive pulse includes a sustain pulse applied during a sustain period for maintaining the discharge of the discharge cell.
【００５０】この場合、プラズマディスプレイパネルの
サステイン電極および／またはスキャン電極に維持パル
スを印加し、不要な電磁波の輻射を抑制するとともに、
少ない消費電力で維持放電を行うことができる。In this case, a sustain pulse is applied to a sustain electrode and / or a scan electrode of the plasma display panel to suppress unnecessary radiation of electromagnetic waves,
Sustain discharge can be performed with low power consumption.
【００５１】（２１）第２１の発明 第２１の発明に係る表示装置は、放電セルを構成する複
数の電極を含む表示パネルと、表示パネルの複数の電極
を駆動する第１〜２０のいずれかの発明に係る駆動回路
とを備えるものである。(21) Twenty-first Invention The display device according to the twenty-first invention is any one of a display panel including a plurality of electrodes constituting a discharge cell, and first to twentieth driving a plurality of electrodes of the display panel. And a drive circuit according to the invention.
【００５２】本発明に係る表示装置においては、不要な
電磁波の輻射を抑制するとともに、少ない消費電力で表
示パネルの放電セルを放電させることができる表示装置
を実現することができる。In the display device according to the present invention, it is possible to realize a display device capable of suppressing unnecessary radiation of electromagnetic waves and discharging discharge cells of the display panel with low power consumption.
【００５３】（２２）第２２の発明 第２２の発明に係る駆動方法は、駆動パルスを印加して
放電セルを放電するための駆動方法であって、駆動パル
スの電圧が放電セルの放電停止電圧から放電開始電圧以
上になるように駆動パルスを滑らかに遷移させるステッ
プと、放電セルの放電電流が極大値をとると同時または
その前に遷移ステップにより遷移された駆動パルスを滑
らかに逆方向に遷移させるステップと、逆方向への遷移
ステップにより逆方向に遷移された駆動パルスの電圧を
放電セルが放電を繰り返し維持できる放電維持電圧に保
持するステップとを含むものである。(22) Twenty-second invention The driving method according to the twenty-second invention is a driving method for discharging a discharge cell by applying a drive pulse, wherein the voltage of the drive pulse is a discharge stop voltage of the discharge cell. And the drive pulse transitioned by the transition step at the same time as or before the discharge current of the discharge cell reaches the maximum value, and smoothly transitions in the opposite direction when the discharge current of the discharge cell reaches the maximum value. And maintaining the voltage of the drive pulse transitioned in the reverse direction by the transition step in the reverse direction to a discharge sustaining voltage at which the discharge cell can sustain discharge repeatedly.
【００５４】本発明に係る駆動方法は、駆動パルスの電
圧が放電セルの放電開始電圧以上になるように駆動パル
スを滑らかに遷移させて放電セルを放電させ、放電セル
の放電電流が極大値をとると同時またはその前に駆動パ
ルスを滑らかに逆方向に遷移させ、逆方向に遷移された
駆動パルスの電圧を放電セルが放電を繰り返し維持でき
る放電維持電圧に保持している。したがって、放電電流
が極大値に達する以前に駆動パルスをピーク値から遷移
させて放電開始電圧より小さい電圧にすることができる
ので、放電電流の極大値を抑えることができ、少ない消
費電力で放電を行うことができる。また、滑らかに駆動
パルスを遷移させているので、この部分にエッジ部を形
成することがなく、不要な電磁波の輻射を抑制すること
ができる。In the driving method according to the present invention, the driving pulse is smoothly transitioned so that the voltage of the driving pulse becomes equal to or higher than the discharge starting voltage of the discharge cell to discharge the discharge cell, and the discharge current of the discharge cell has a maximum value. At the same time or before that, the drive pulse smoothly transitions in the reverse direction, and the voltage of the drive pulse shifted in the reverse direction is held at a discharge sustaining voltage at which the discharge cell can repeatedly maintain the discharge. Therefore, the drive pulse can be shifted from the peak value to a voltage smaller than the discharge start voltage before the discharge current reaches the maximum value, so that the maximum value of the discharge current can be suppressed, and the discharge can be performed with less power consumption. It can be carried out. In addition, since the drive pulse transitions smoothly, an edge portion is not formed at this portion, and unnecessary radiation of electromagnetic waves can be suppressed.
【００５５】[0055]
【発明の実施の形態】以下、本発明による駆動回路の一
例として、プラズマディスプレイ装置に用いられるサス
テインドライバについて説明する。なお、本発明の駆動
回路は、放電セルを駆動するものであれば、他の装置に
も同様に適用することができる。また、本発明の駆動回
路をプラズマディスプレイパネルに用いる場合は、ＡＣ
型、ＤＣ型等のいずれのプラズマディスプレイパネルの
駆動回路にも適用できるが、このうちＡＣ型プラズマデ
ィスプレイパネルのサステイン電極および／またはスキ
ャン電極の駆動回路に好適に用いることができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS A sustain driver used in a plasma display device will be described below as an example of a drive circuit according to the present invention. The drive circuit of the present invention can be similarly applied to other devices as long as they drive discharge cells. When the driving circuit of the present invention is used for a plasma display panel,
The present invention can be applied to any type of driving circuit for a plasma display panel such as a DC type or a DC type. Among them, it can be suitably used for a driving circuit for a sustain electrode and / or a scan electrode of an AC type plasma display panel.
【００５６】（第１の実施の形態）まず、本発明の第１
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図１は、本発明の第１の実施の
形態によるサステインドライバを用いたプラズマディス
プレイ装置の構成を示すブロック図である。(First Embodiment) First, the first embodiment of the present invention will be described.
The sustain driver according to the embodiment will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a plasma display device using a sustain driver according to a first embodiment of the present invention.
【００５７】図１のプラズマディスプレイ装置は、ＰＤ
Ｐ（プラズマディスプレイパネル）１、データドライバ
２、スキャンドライバ３、複数のスキャンドライバＩＣ
（回路）３ａおよびサステインドライバ４を含む。The plasma display device shown in FIG.
P (plasma display panel) 1, data driver 2, scan driver 3, multiple scan driver ICs
(Circuit) 3a and a sustain driver 4 are included.
【００５８】ＰＤＰ１は、複数のアドレス電極（データ
電極）１１、複数のスキャン電極（走査電極）１２およ
び複数のサステイン電極（維持電極）１３を含む。複数
のアドレス電極１１は、画面の垂直方向に配列され、複
数のスキャン電極１２および複数のサステイン電極１３
は、画面の水平方向に配列されている。また、複数のサ
ステイン電極１３は、共通に接続されている。アドレス
電極１１、スキャン電極１２およびサステイン電極１３
の各交点には、放電セルＤＣが形成され、各放電セルＤ
Ｃが画面上の画素を構成する。PDP 1 includes a plurality of address electrodes (data electrodes) 11, a plurality of scan electrodes (scan electrodes) 12, and a plurality of sustain electrodes (sustain electrodes) 13. The plurality of address electrodes 11 are arranged in the vertical direction of the screen, and include a plurality of scan electrodes 12 and a plurality of sustain electrodes 13.
Are arranged in the horizontal direction of the screen. The plurality of sustain electrodes 13 are commonly connected. Address electrode 11, scan electrode 12, and sustain electrode 13
Are formed at the respective intersections of the discharge cells D.
C constitutes a pixel on the screen.
【００５９】データドライバ２は、ＰＤＰ１の複数のア
ドレス電極１１に接続されている。複数のスキャンドラ
イバＩＣ３ａは、スキャンドライバ３に接続されてい
る。各スキャンドライバＩＣ３ａには、ＰＤＰ１の複数
のスキャン電極１２が接続されている。サステインドラ
イバ４は、ＰＤＰ１の複数のサステイン電極１３に接続
されている。The data driver 2 is connected to a plurality of address electrodes 11 of the PDP 1. The plurality of scan driver ICs 3a are connected to the scan driver 3. The plurality of scan electrodes 12 of the PDP 1 are connected to each scan driver IC 3a. The sustain driver 4 is connected to a plurality of sustain electrodes 13 of the PDP 1.
【００６０】データドライバ２は、書き込み期間におい
て、画像データに応じてＰＤＰ１の該当するアドレス電
極１１に書き込みパルスを印加する。複数のスキャンド
ライバＩＣ３ａは、スキャンドライバ３により駆動さ
れ、書き込み期間において、シフトパルスＳＨを垂直走
査方向にシフトしつつＰＤＰ１の複数のスキャン電極１
２に書き込みパルスを順に印加する。これにより、該当
する放電セルＤＣにおいてアドレス放電が行われる。The data driver 2 applies a write pulse to a corresponding address electrode 11 of the PDP 1 according to image data during a write period. The plurality of scan driver ICs 3a are driven by the scan driver 3, and shift the shift pulse SH in the vertical scanning direction during the writing period while the plurality of scan electrodes 1 of the PDP 1 are arranged.
2 are sequentially applied with a write pulse. Thus, an address discharge is performed in the corresponding discharge cell DC.
【００６１】また、複数のスキャンドライバＩＣ３ａ
は、維持期間において、周期的な維持パルスをＰＤＰ１
の複数のスキャン電極１２に印加する。一方、サステイ
ンドライバ４は、維持期間において、ＰＤＰ１の複数の
サステイン電極１３にスキャン電極１２の維持パルスに
対して１８０°位相のずれた維持パルスを同時に印加す
る。これにより、該当する放電セルＤＣにおいて維持放
電が行われる。Further, a plurality of scan driver ICs 3a
In the sustain period, a periodic sustain pulse is applied to PDP1.
To the plurality of scan electrodes 12. On the other hand, the sustain driver 4 simultaneously applies a sustain pulse 180 ° out of phase with respect to the sustain pulse of the scan electrode 12 to the plurality of sustain electrodes 13 of the PDP 1 during the sustain period. Thus, sustain discharge is performed in the corresponding discharge cell DC.
【００６２】図２は、図１のＰＤＰ１におけるアドレス
電極１１、スキャン電極１２およびサステイン電極１３
の駆動電圧の一例を示すタイミング図である。FIG. 2 shows address electrodes 11, scan electrodes 12, and sustain electrodes 13 in PDP 1 of FIG.
FIG. 5 is a timing chart showing an example of the drive voltage of FIG.
【００６３】初期化期間には、複数のスキャン電極１２
に初期セットアップパルスＰｓｅｔが同時に印加され
る。その後、書き込み期間において、映像信号に応じて
オンまたはオフするデータパルスＰｄが各アドレス電極
１１に印加され、このデータパルスＰｄに同期して複数
のスキャン電極１２に書き込みパルスＰｗが順に印加さ
れる。これにより、ＰＤＰ１の該当する放電セルＤＣに
おいて順次アドレス放電が起こる。In the initialization period, a plurality of scan electrodes 12
Are simultaneously applied with the initial setup pulse Pset. Thereafter, in a writing period, a data pulse Pd that is turned on or off according to a video signal is applied to each address electrode 11, and a writing pulse Pw is sequentially applied to the plurality of scan electrodes 12 in synchronization with the data pulse Pd. As a result, address discharges occur sequentially in the corresponding discharge cells DC of PDP1.
【００６４】次に、維持期間において、複数のスキャン
電極１２に維持パルスＰｓｃが周期的に印加され、複数
のサステイン電極１３に維持パルスＰｓｕが周期的に印
加される。維持パルスＰｓｕの位相は、維持パルスＰｓ
ｃの位相に対して１８０°ずれている。これにより、ア
ドレス放電に続いて維持放電が起こる。Next, in the sustain period, the sustain pulse Psc is periodically applied to the plurality of scan electrodes 12, and the sustain pulse Psu is periodically applied to the plurality of sustain electrodes 13. The phase of the sustain pulse Psu is
The phase is shifted by 180 ° with respect to the phase of c. Thus, a sustain discharge occurs following the address discharge.
【００６５】次に、本発明の第１の実施の形態である図
１に示すサステインドライバ４についてさらに詳細に説
明する。図３は、本発明の第１の実施の形態の図１に示
すサステインドライバ４の構成を示す回路図である。Next, the sustain driver 4 shown in FIG. 1 according to the first embodiment of the present invention will be described in more detail. FIG. 3 is a circuit diagram showing a configuration of the sustain driver 4 shown in FIG. 1 according to the first embodiment of the present invention.
【００６６】図３のサステインドライバ４は、電荷回収
回路４１、ダイオードＤ５およびスイッチング素子であ
るＦＥＴ（電界効果型トランジスタ、以下トランジスタ
と称す）Ｑ１，Ｑ２を含む。電荷回収回路４１の出力端
は、ノードＮ１に接続されている。トランジスタＱ１
は、一端がダイオードＤ５を介して電源端子Ｖ１に接続
され、他端がノードＮ１に接続され、ゲートには制御信
号Ｓ１が入力される。トランジスタＱ２は、一端がノー
ドＮ１に接続され、他端が接地端子に接続され、ゲート
には制御信号Ｓ２が入力される。電源端子Ｖ１には、放
電維持最低電圧Ｖｍｉｎが印加される。放電維持最低電
圧としては、たとえば約１４０〜１５０Ｖの電圧を用い
ることができる。なお、電源端子Ｖ１の電圧は、後続の
繰り返し放電を維持できる電圧であればよく、消費電力
の観点からは放電維持最低電圧であることが好ましい。The sustain driver 4 of FIG. 3 includes a charge recovery circuit 41, a diode D5, and FETs (field effect transistors, hereinafter referred to as transistors) Q1 and Q2 as switching elements. The output terminal of the charge recovery circuit 41 is connected to the node N1. Transistor Q1
Has one end connected to a power supply terminal V1 via a diode D5, the other end connected to a node N1, and a control signal S1 input to a gate. The transistor Q2 has one end connected to the node N1, the other end connected to a ground terminal, and a control signal S2 input to a gate. The discharge maintaining minimum voltage Vmin is applied to the power supply terminal V1. As the discharge maintaining minimum voltage, for example, a voltage of about 140 to 150 V can be used. Note that the voltage of the power supply terminal V1 may be any voltage that can maintain the subsequent repetitive discharge, and is preferably the lowest discharge maintenance voltage from the viewpoint of power consumption.
【００６７】ノードＮ１は、例えば４８０本のサステイ
ン電極１３に接続されているが、図３では、複数のサス
テイン電極１３と接地端子との間の全容量に相当するパ
ネル容量Ｃｐが示されている。なお、この点に関して
は、以下の他の実施の形態によるサステインドライバに
ついても同様である。The node N1 is connected to, for example, 480 sustain electrodes 13. FIG. 3 shows a panel capacitance Cp corresponding to the total capacitance between the plurality of sustain electrodes 13 and the ground terminal. . In this regard, the same applies to the sustain driver according to other embodiments described below.
【００６８】電荷回収回路４１は、回収コンデンサＣ
１，Ｃ２、回収コイルＬ、スイッチング素子であるＦＥ
Ｔ（電界効果型トランジスタ、以下トランジスタと称
す）Ｑ３，Ｑ４、ダイオードＤ１，Ｄ２および電圧クラ
ンプ部ＣＬ１，ＣＬ２を含む。電圧クランプ部ＣＬ１
は、ダイオードＤ３を含み、電圧クランプ部ＣＬ２は、
ダイオードＤ４を含む。The charge recovery circuit 41 includes a recovery capacitor C
1, C2, recovery coil L, FE which is a switching element
T (field effect transistor, hereinafter referred to as transistor) Q3, Q4, diodes D1, D2, and voltage clamp units CL1, CL2. Voltage clamp section CL1
Includes a diode D3, and the voltage clamp unit CL2 includes:
Includes diode D4.
【００６９】回収コンデンサＣ１は、ノードＮ４と接地
端子との間に接続されている。ダイオードＤ４は、電源
端子Ｖ３とノードＮ４との間に接続されている。電源端
子Ｖ３には、維持パルスＰｓｕの放電維持最低電圧の２
分の１より低い電圧Ｖａが印加される。回収コンデンサ
Ｃ２は、ノードＮ３とノードＮ４との間に接続され、回
収コンデンサＣ１に直列に接続されている。ダイオード
Ｄ３は、電源端子Ｖ２とノードＮ３との間に接続されて
いる。電源端子Ｖ２には、維持パルスＰｓｕの最大ピー
ク電圧Ｖｓｕｓの２分の１より高い電圧Ｖｂが印加され
る。The recovery capacitor C1 is connected between the node N4 and the ground terminal. The diode D4 is connected between the power supply terminal V3 and the node N4. The power supply terminal V3 has a discharge sustaining minimum voltage of 2 of the sustain pulse Psu.
A voltage Va lower than one-half is applied. The recovery capacitor C2 is connected between the node N3 and the node N4, and is connected in series to the recovery capacitor C1. The diode D3 is connected between the power supply terminal V2 and the node N3. A voltage Vb higher than one half of the maximum peak voltage Vsus of the sustain pulse Psu is applied to the power supply terminal V2.
【００７０】トランジスタＱ３およびダイオードＤ１
は、ノードＮ３とノードＮ２との間に直列に接続されて
いる。ダイオードＤ２およびトランジスタＱ４は、ノー
ドＮ２とノードＮ４との間に直列に接続されている。ト
ランジスタＱ３のゲートには、制御信号Ｓ３が入力さ
れ、トランジスタＱ４のゲートには、制御信号Ｓ４が入
力される。回収コイルＬは、ノードＮ２とノードＮ１と
の間に接続されている。Transistor Q3 and diode D1
Are connected in series between the node N3 and the node N2. Diode D2 and transistor Q4 are connected in series between nodes N2 and N4. The control signal S3 is input to the gate of the transistor Q3, and the control signal S4 is input to the gate of the transistor Q4. The recovery coil L is connected between the node N2 and the node N1.
【００７１】本実施の形態では、トランジスタＱ３、ダ
イオードＤ１および電圧クランプ部ＣＬ１が遷移手段お
よび共振遷移手段に相当し、トランジスタＱ４、ダイオ
ードＤ２および電圧クランプ部ＣＬ２が逆遷移手段およ
び共振逆遷移手段に相当し、ダイオードＤ５およびトラ
ンジスタＱ１が保持手段に相当し、回収コイルＬがイン
ダクタンス素子に相当する。また、回収コンデンサＣ１
が第１の容量性素子に相当し、回収コンデンサＣ２が第
２の容量性素子に相当し、トランジスタＱ３およびダイ
オードＤ１が立ち上げ用接続手段に相当し、トランジス
タＱ４およびダイオードＤ２が立ち下げ用接続手段に相
当し、電圧クランプ部ＣＬ１が第１の電圧保持手段に相
当し、電圧クランプ部ＣＬ２が第２の電圧保持手段に相
当する。また、ダイオードＤ１が立ち上げ用一方向導通
素子に相当し、トランジスタＱ３が立ち上げ用スイッチ
ング素子に相当し、ダイオードＤ２が立ち下げ用一方向
導通素子に相当し、トランジスタＱ４が立ち下げ用スイ
ッチング素子に相当する。また、ダイオードＤ３が第１
の一方向導通素子に相当し、ダイオードＤ４が第２の一
方向導通素子に相当する。また、ダイオードＤ５が保持
用一方向導通素子に相当し、トランジスタＱ１が保持用
スイッチング素子に相当する。In this embodiment, the transistor Q3, the diode D1, and the voltage clamp unit CL1 correspond to a transition unit and a resonance transition unit, and the transistor Q4, the diode D2, and the voltage clamp unit CL2 correspond to a reverse transition unit and a resonance reverse transition unit. The diode D5 and the transistor Q1 correspond to a holding unit, and the recovery coil L corresponds to an inductance element. Also, the recovery capacitor C1
Corresponds to the first capacitive element, the recovery capacitor C2 corresponds to the second capacitive element, the transistor Q3 and the diode D1 correspond to the starting connection means, and the transistor Q4 and the diode D2 correspond to the falling connection. The voltage clamp unit CL1 corresponds to a first voltage holding unit, and the voltage clamp unit CL2 corresponds to a second voltage holding unit. Also, the diode D1 corresponds to a one-way conducting element for rising, the transistor Q3 corresponds to a switching element for starting, the diode D2 corresponds to a one-way conducting element for falling, and the transistor Q4 corresponds to a switching element for falling. Is equivalent to The diode D3 is the first
, And the diode D4 corresponds to a second one-way conductive element. The diode D5 corresponds to a holding one-way conduction element, and the transistor Q1 corresponds to a holding switching element.
【００７２】図４は、図３に示すサステインドライバ４
の維持期間の動作を示すタイミング図である。図４に
は、図３のノードＮ１の電圧ＮＶ１、放電セルＤＣの放
電電流Ｉ１および図３のトランジスタＱ１〜Ｑ４に入力
される制御信号Ｓ１〜Ｓ４が示される。FIG. 4 shows the sustain driver 4 shown in FIG.
FIG. 9 is a timing chart showing an operation in a sustain period of FIG. FIG. 4 shows voltage NV1 at node N1 in FIG. 3, discharge current I1 of discharge cell DC, and control signals S1 to S4 input to transistors Q1 to Q4 in FIG.
【００７３】まず、期間ＴＡにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
このとき、制御信号Ｓ１はローレベルにありトランジス
タＱ１はオフし、制御信号Ｓ４はローレベルにありトラ
ンジスタＱ４はオフしている。したがって、回収コンデ
ンサＣ２がトランジスタＱ３およびダイオードＤ１を介
して回収コイルＬに接続され、回収コイルＬおよびパネ
ル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧Ｎ
Ｖ１が放電停止電圧Ｖｇ（本実施の形態では、接地電
位）から滑らかに上昇する。First, in the period TA, the control signal S2 goes low, the transistor Q2 turns off, the control signal S3 goes high, and the transistor Q3 turns on.
At this time, the control signal S1 is at a low level and the transistor Q1 is off, and the control signal S4 is at a low level and the transistor Q4 is off. Therefore, the recovery capacitor C2 is connected to the recovery coil L via the transistor Q3 and the diode D1, and the voltage N of the node N1 is generated by LC resonance caused by the recovery coil L and the panel capacitance Cp.
V1 smoothly rises from the discharge stop voltage Vg (ground potential in the present embodiment).
【００７４】ここで、電源端子Ｖ２の電圧Ｖｂは、回収
コイルＬ、ダイオードＤ１およびトランジスタＱ３等の
抵抗成分による電圧低下を考慮し、最大ピーク電圧Ｖｓ
ｕｓの２分の１より高い値に設定され、例えば、Ｖｓｕ
ｓが約２００Ｖの場合、Ｖｂは約１１０〜１２０Ｖに設
定されている。したがって、電圧クランプ部ＣＬ１によ
りノードＮ３の電圧がＶｓｕｓ／２より高くなり、サス
テインドライバ４内の抵抗成分によるエネルギー損失が
補償され、ＬＣ共振によりノードＮ１の電圧ＮＶ１が放
電開始電圧Ｖｓｔを越えて最大ピーク電圧Ｖｓｕｓまで
上昇する。このとき、回収コンデンサＣ１，Ｃ２の電荷
がトランジスタＱ３、ダイオードＤ１および回収コイル
Ｌを介してパネル容量Ｃｐへ放出される。ノードＮ１の
電圧ＮＶ１が放電開始電圧Ｖｓｔを越えると、放電セル
ＤＣの維持放電が開始され、ノードＮ１を流れる放電電
流成分のみを表す電流Ｉ１が上昇し始める。Here, the voltage Vb of the power supply terminal V2 is determined by considering the voltage drop due to the resistance components of the recovery coil L, the diode D1, the transistor Q3 and the like, and the maximum peak voltage Vs
us is set to a value higher than one-half of us, for example, Vsu
When s is about 200V, Vb is set to about 110 to 120V. Therefore, the voltage of the node N3 becomes higher than Vsus / 2 by the voltage clamp unit CL1, energy loss due to the resistance component in the sustain driver 4 is compensated, and the voltage NV1 of the node N1 exceeds the discharge start voltage Vst due to LC resonance. It rises to the peak voltage Vsus. At this time, the charges of the recovery capacitors C1 and C2 are discharged to the panel capacitance Cp via the transistor Q3, the diode D1, and the recovery coil L. When the voltage NV1 of the node N1 exceeds the discharge start voltage Vst, sustain discharge of the discharge cell DC is started, and the current I1 representing only the discharge current component flowing through the node N1 starts to increase.
【００７５】次に、期間ＴＢにおいて、制御信号Ｓ３が
ローレベルになりトランジスタＱ３がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が最大ピーク電圧Ｖｓｕｓ
から滑らかに降下する。Next, in the period TB, the control signal S3 goes low, the transistor Q3 turns off, the control signal S4 goes high, and the transistor Q4 turns on.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the diode D2 and the transistor Q4,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 becomes the maximum peak voltage Vsus.
Descends smoothly from
【００７６】ここで、電源端子Ｖ３の電圧Ｖａは、後述
するように、放電維持最低電圧Ｖｍｉｎの２分の１より
低い値に設定されている。したがって、電圧クランプ部
ＣＬ２によりノードＮ４の電圧がＶｍｉｎ／２より低く
なり、ＬＣ共振によりノードＮ１の電圧ＮＶ１が降下す
る。Here, the voltage Va of the power supply terminal V3 is set to a value lower than one half of the minimum discharge maintaining voltage Vmin, as described later. Therefore, the voltage of the node N4 becomes lower than Vmin / 2 by the voltage clamp unit CL2, and the voltage NV1 of the node N1 drops due to LC resonance.
【００７７】このとき、ノードＮ１の電流Ｉ１は、電圧
ＮＶ１が最大ピーク電圧Ｖｓｕｓに達してからやや遅れ
て極大値をとるとともに、そのタイミングには電圧ＮＶ
１がすでにピーク値より低くなっているため、従来の駆
動回路による放電電流よりもその極大値が抑えられる。
また、このとき、パネル容量Ｃｐに蓄えられた電荷の一
部は、回収コイルＬ、ダイオードＤ２およびトランジス
タＱ４を介して回収コンデンサＣ１に蓄えられ、電荷の
回収が行われる。At this time, the current I1 of the node N1 takes its maximum value slightly after the voltage NV1 reaches the maximum peak voltage Vsus, and at the timing, the voltage NV1
Since 1 is already lower than the peak value, the maximum value is suppressed more than the discharge current by the conventional drive circuit.
At this time, part of the electric charge stored in the panel capacitance Cp is stored in the recovery capacitor C1 via the recovery coil L, the diode D2, and the transistor Q4, and the charge is recovered.
【００７８】次に、期間ＴＣにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、ノードＮ１がダイオードＤ５およびトラン
ジスタＱ１を介して電源端子Ｖ１に接続され、ノードＮ
１の電圧ＮＶ１が放電維持最低電圧Ｖｍｉｎに固定され
る。Next, in the period TC, the control signal S1 goes high, the transistor Q1 turns on, the control signal S4 goes low, and the transistor Q4 turns off.
Therefore, node N1 is connected to power supply terminal V1 via diode D5 and transistor Q1, and node N1
1 is fixed to the discharge maintaining minimum voltage Vmin.
【００７９】次に、期間ＴＤにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかに降下する。Next, in the period TD, the control signal S1 goes low, the transistor Q1 turns off, the control signal S4 goes high, and the transistor Q4 turns on.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the diode D2 and the transistor Q4,
The voltage NV1 at the node N1 drops smoothly due to the LC resonance caused by the recovery coil L and the panel capacitance Cp.
【００８０】ここで、電源端子Ｖ３の電圧Ｖａは、回収
コイルＬ、ダイオードＤ２およびトランジスタＱ４等の
抵抗成分を考慮し、放電維持最低電圧Ｖｍｉｎの２分の
１より低い値に設定され、例えば、Ｖｍｉｎが約１４０
Ｖの場合、Ｖａは約５０〜６０Ｖに設定されている。し
たがって、電圧クランプ部ＣＬ２によりノードＮ４の電
圧がＶｍｉｎ／２より低くなり、サステインドライバ４
内の抵抗成分によるエネルギー損失が補償され、ＬＣ共
振によりノードＮ１の電圧ＮＶ１が放電停止電圧Ｖｇで
ある接地電位まで立ち下がる。また、このとき、パネル
容量Ｃｐに蓄えられた残りの電荷は、回収コイルＬ、ダ
イオードＤ２およびトランジスタＱ４を介して回収コン
デンサＣ１に蓄えられ、電荷の回収が行われる。Here, the voltage Va of the power supply terminal V3 is set to a value lower than one half of the minimum discharge maintaining voltage Vmin in consideration of the resistance components of the recovery coil L, the diode D2 and the transistor Q4. Vmin is about 140
In the case of V, Va is set to about 50 to 60V. Therefore, the voltage of the node N4 becomes lower than Vmin / 2 by the voltage clamp unit CL2, and the sustain driver 4
Energy loss due to the internal resistance component is compensated, and the voltage NV1 at the node N1 falls to the ground potential, which is the discharge stop voltage Vg, by LC resonance. At this time, the remaining charge stored in the panel capacitance Cp is stored in the recovery capacitor C1 via the recovery coil L, the diode D2, and the transistor Q4, and the charge is recovered.
【００８１】次に、期間ＴＥにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、ノードＮ１が接地端子に接続され、ノード
Ｎ１の電圧ＮＶ１がそのまま接地電位に固定される。Next, in the period TE, the control signal S2 goes high, turning on the transistor Q2, the control signal S4 goes low, and the transistor Q4 turns off.
Therefore, node N1 is connected to the ground terminal, and voltage NV1 of node N1 is fixed at the ground potential as it is.
【００８２】上記の動作を維持期間において繰り返し行
うことにより、周期的な維持パルスＰｓｕを複数のサス
テイン電極１３に印加することができる。したがって、
維持パルスＰｓｕの電圧ＮＶ１が放電開始電圧Ｖｓｔ以
上になるように維持パルスＰｓｕを滑らかに立ち上げて
維持放電を発生させ、放電電流Ｉ１が極大値をとる以前
に維持パルスＰｓｕを滑らかに立ち下げて放電維持最低
電圧Ｖｍｉｎに保持し、後続の繰り返し放電を維持させ
ることができる。By repeating the above operation in the sustain period, a periodic sustain pulse Psu can be applied to the plurality of sustain electrodes 13. Therefore,
The sustain pulse Psu is smoothly raised so that the voltage NV1 of the sustain pulse Psu becomes equal to or higher than the discharge start voltage Vst to generate a sustain discharge, and the sustain pulse Psu is smoothly dropped before the discharge current I1 reaches a maximum value. By maintaining the discharge maintaining minimum voltage Vmin, the subsequent repeated discharge can be maintained.
【００８３】この結果、維持期間において、放電電流で
ある電流Ｉ１の極大値を抑えることができるとともに、
維持パルスＰｓｕにおいて電流Ｉ１の極大値の周辺の電
圧ＮＶ１を必要最低限まで低下させることができるの
で、少ない消費電力で放電セルＤＣの維持放電を行うこ
とができる。また、ＬＣ共振により滑らかに駆動パルス
Ｐｓｕを立ち上げおよび立ち下げているので、この部分
にエッジ部を形成することがなく、不要な電磁波の輻射
を抑制することができる。As a result, during the sustain period, the maximum value of the current I1, which is the discharge current, can be suppressed, and
Since the voltage NV1 around the maximum value of the current I1 in the sustain pulse Psu can be reduced to the minimum necessary, the sustain discharge of the discharge cell DC can be performed with low power consumption. In addition, since the drive pulse Psu rises and falls smoothly due to LC resonance, an edge portion is not formed at this portion, and unnecessary radiation of electromagnetic waves can be suppressed.
【００８４】また、本実施の形態では、簡略な回路構成
により、ＬＣ共振により上記波形を有する維持パルスＰ
ｓｕを出力することができるとともに、電荷を回収する
こともできるので、さらに消費電力を少なくすることが
できる。In the present embodiment, the sustain pulse P having the above-mentioned waveform is formed by LC resonance with a simple circuit configuration.
Since su can be output and electric charge can be collected, power consumption can be further reduced.
【００８５】また、本実施の形態では、維持パルスＰｓ
ｕが滑らかではあるが十分に急峻に立ち上がるため、放
電の際に発生される紫外線光が弱まることがなく、放電
セルＤＣに設けられた蛍光体を十分強く発光させること
ができ、投入電力に対して効率のよい発光を行うことが
できる。In the present embodiment, the sustain pulse Ps
Since u rises smoothly but steeply enough, the ultraviolet light generated at the time of discharge does not weaken, and the phosphor provided in the discharge cell DC can emit light sufficiently intensely. And efficient light emission can be performed.
【００８６】（第２の実施の形態）次に、本発明の第２
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図５は、本発明の第２実施の形
態によるサステインドライバの構成を示す回路図であ
る。なお、図５に示すサステインドライバも図３に示す
サステインドライバと同様に図１に示すプラズマディス
プレイ装置に適用することができる。(Second Embodiment) Next, a second embodiment of the present invention will be described.
The sustain driver according to the embodiment will be described with reference to the drawings. FIG. 5 is a circuit diagram showing a configuration of the sustain driver according to the second embodiment of the present invention. Note that the sustain driver shown in FIG. 5 can be applied to the plasma display device shown in FIG. 1 similarly to the sustain driver shown in FIG.
【００８７】図５に示すサステインドライバ４ａと図３
に示すサステインドライバ４とで異なる点は、電荷回収
回路４１が電荷回収回路４１ａに変更されることによ
り、電源端子Ｖ２，Ｖ３とダイオードＤ３，Ｄ４との間
にスイッチング素子であるＦＥＴ（電界効果型トランジ
スタ、以下トランジスタと称する）Ｑ５，Ｑ６がそれぞ
れ付加された点であり、その他の点は図３に示すサステ
インドライバと同様であるので、同一部分には同一符号
を付し詳細な説明を省略し、以下異なる部分についての
み詳細に説明する。The sustain driver 4a shown in FIG.
The difference between the sustain driver 4 and the sustain driver 4 is that the charge recovery circuit 41 is changed to a charge recovery circuit 41a, so that an FET (field effect type) which is a switching element is provided between the power supply terminals V2 and V3 and the diodes D3 and D4. Transistors, hereinafter referred to as transistors) Q5 and Q6 are added, respectively, and the other points are the same as those of the sustain driver shown in FIG. 3. Therefore, the same portions are denoted by the same reference numerals and detailed description thereof will be omitted. Hereinafter, only different portions will be described in detail.
【００８８】図５に示すように、電圧クランプ部ＣＬ３
は、ノードＮ３に接続され、電圧クランプ部ＣＬ４は、
ノードＮ４に接続される。電圧クランプ部ＣＬ３は、ト
ランジスタＱ５およびダイオードＤ３を含み、電圧クラ
ンプ部ＣＬ４は、トランジスタＱ６およびダイオードＤ
４を含む。トランジスタＱ５は、電源端子Ｖ２とダイオ
ードＤ３との間に接続され、トランジスタＱ６は、電源
端子Ｖ３とダイオードＤ４との間に接続される。トラン
ジスタＱ５のゲートには、制御信号Ｓ５が入力され、ト
ランジスタＱ６のゲートには、制御信号Ｓ６が入力され
る。As shown in FIG. 5, the voltage clamp section CL3
Is connected to the node N3, and the voltage clamp unit CL4 is
Connected to node N4. Voltage clamp unit CL3 includes transistor Q5 and diode D3, and voltage clamp unit CL4 includes transistor Q6 and diode D3.
4 inclusive. Transistor Q5 is connected between power supply terminal V2 and diode D3, and transistor Q6 is connected between power supply terminal V3 and diode D4. The control signal S5 is input to the gate of the transistor Q5, and the control signal S6 is input to the gate of the transistor Q6.
【００８９】本実施の形態では、トランジスタＱ５が第
１のスイッチング素子に相当し、トランジスタＱ６が第
２のスイッチング素子に相当し、その他の点は、第１の
実施の形態と同様である。In the present embodiment, the transistor Q5 corresponds to the first switching element, the transistor Q6 corresponds to the second switching element, and the other points are the same as in the first embodiment.
【００９０】図６は、図５に示すサステインドライバ４
ａの維持期間の動作を示すタイミング図である。図６に
は、図５のノードＮ１の電圧ＮＶ１、放電セルＤＣの放
電電流Ｉ１および図５のトランジスタＱ１〜Ｑ６に入力
される制御信号Ｓ１〜Ｓ６が示される。FIG. 6 shows the sustain driver 4 shown in FIG.
FIG. 9 is a timing chart showing the operation in the sustain period of FIG. FIG. 6 shows voltage NV1 at node N1 in FIG. 5, discharge current I1 of discharge cell DC, and control signals S1 to S6 input to transistors Q1 to Q6 in FIG.
【００９１】まず、期間ＴＡにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンし、制
御信号Ｓ５がローレベルになりトランジスタＱ５がオフ
し、制御信号Ｓ６がローレベルになりトランジスタＱ６
がオフする。このとき、制御信号Ｓ１はローレベルにあ
りトランジスタＱ１はオフし、制御信号Ｓ４はローレベ
ルにありトランジスタＱ４がオフしている。したがっ
て、回収コンデンサＣ２がトランジスタＱ３およびダイ
オードＤ１を介して回収コイルＬに接続され、回収コイ
ルＬおよびパネル容量ＣｐによるＬＣ共振により、ノー
ドＮ１の電圧ＮＶ１が放電停止電圧Ｖｇである接地電位
から滑らかに上昇する。First, in the period TA, the control signal S2 goes low, the transistor Q2 turns off, the control signal S3 goes high, the transistor Q3 turns on, the control signal S5 goes low, and the transistor Q5 turns off. , The control signal S6 goes low and the transistor Q6
Turns off. At this time, the control signal S1 is at a low level and the transistor Q1 is off, and the control signal S4 is at a low level and the transistor Q4 is off. Therefore, the recovery capacitor C2 is connected to the recovery coil L via the transistor Q3 and the diode D1, and the voltage NV1 of the node N1 is smoothly changed from the ground potential which is the discharge stop voltage Vg by the LC resonance of the recovery coil L and the panel capacitance Cp. To rise.
【００９２】ここで、ノードＮ３の電圧は、後述するよ
うに、ノードＮ３が期間ＴＡの前（期間ＴＥ）において
電圧クランプ部ＣＬ３に接続されていたため、期間ＴＡ
の初期時には最大ピーク電圧Ｖｓｕｓの２分の１よりも
高い電圧Ｖｂに設定されている。したがって、第１の実
施の形態と同様に、サステインドライバ４ａ内の抵抗成
分によるエネルギー損失が補償され、ＬＣ共振によりノ
ードＮ１の電圧ＮＶ１が放電開始電圧Ｖｓｔを越えて最
大ピーク電圧Ｖｓｕｓまで上昇する。このとき、電圧ク
ランプ部ＣＬ３，ＣＬ４が回収コンデンサＣ１，Ｃ２に
接続されていないため、電圧クランプ部ＣＬ３，ＣＬ４
の影響を受けることなく、期間ＴＡの全期間で回収コン
デンサＣ１，Ｃ２の電荷がトランジスタＱ３、ダイオー
ドＤ１および回収コイルＬを介してパネル容量Ｃｐへ放
出される。ノードＮ１の電圧ＮＶ１が放電開始電圧を越
えると、放電セルＤＣの維持放電が開始され、ノードＮ
１を流れる放電電流成分のみを表す電流Ｉ１が上昇し始
める。Here, as described later, since the node N3 is connected to the voltage clamp unit CL3 before the period TA (period TE), the voltage of the node N3 is changed to the voltage during the period TA.
Is initially set to a voltage Vb higher than one half of the maximum peak voltage Vsus. Therefore, as in the first embodiment, the energy loss due to the resistance component in the sustain driver 4a is compensated, and the voltage NV1 of the node N1 exceeds the discharge start voltage Vst and rises to the maximum peak voltage Vsus by LC resonance. At this time, since the voltage clamp units CL3 and CL4 are not connected to the recovery capacitors C1 and C2, the voltage clamp units CL3 and CL4
, The charges of the recovery capacitors C1 and C2 are released to the panel capacitance Cp via the transistor Q3, the diode D1, and the recovery coil L during the entire period TA. When voltage NV1 of node N1 exceeds the discharge start voltage, sustain discharge of discharge cell DC is started, and node N1
The current I1 representing only the discharge current component flowing through 1 starts to increase.
【００９３】次に、期間ＴＢにおいて、制御信号Ｓ３が
ローレベルになりトランジスタＱ３がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が最大ピーク電圧Ｖｓｕｓ
から滑らかに降下する。Next, in the period TB, the control signal S3 goes low, the transistor Q3 turns off, the control signal S4 goes high, and the transistor Q4 turns on.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the diode D2 and the transistor Q4,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 becomes the maximum peak voltage Vsus.
Descends smoothly from
【００９４】ここで、ノードＮ４の電圧は、後述するよ
うに、ノードＮ４が期間ＴＥにおいて電圧クランプ部Ｃ
Ｌ４に接続され、その後期間ＴＡにおいて電荷の放出が
行われたため、期間ＴＢの初期時には放電維持最低電圧
Ｖｍｉｎの２分の１よりも低い電圧Ｖａよりやや低い電
圧に設定されている。したがって、第１の実施の形態と
同様に、ＬＣ共振によりノードＮ１の電圧ＮＶ１が降下
する。Here, as will be described later, the voltage of the node N4 is set so that the node N4 is in the voltage clamp section C during the period TE.
Since L <b> 4 is connected to L <b> 4 and the charge is released during the period TA, the voltage is set to be slightly lower than the voltage Va lower than half of the minimum discharge maintaining voltage Vmin at the beginning of the period TB. Therefore, similarly to the first embodiment, the voltage NV1 of the node N1 drops due to LC resonance.
【００９５】また、このとき、電圧クランプ部ＣＬ３，
ＣＬ４が回収コンデンサＣ１，Ｃ２に接続されていない
ため、電圧クランプ部ＣＬ３，ＣＬ４の影響を受けるこ
となく、期間ＴＢの全期間で、パネル容量Ｃｐに蓄積さ
れた電荷の一部は、回収コイルＬ、ダイオードＤ２およ
びトランジスタＱ４を介して回収コンデンサＣ１に蓄え
られ、電荷の回収が行われる。At this time, the voltage clamps CL3,
Since CL4 is not connected to the recovery capacitors C1 and C2, part of the electric charge accumulated in the panel capacitance Cp during the entire period TB is not affected by the voltage clamp units CL3 and CL4. , Is stored in the recovery capacitor C1 via the diode D2 and the transistor Q4, and the charge is recovered.
【００９６】次に、期間ＴＣにおいて、制御信号Ｓ１が
ハイレべルになりトランジスタＱ１がオンし、制御信号
Ｓ４がローレべルになりトランジスタＱ４がオフする。
したがって、ノードＮ１がダイオードＤ５およびトラン
ジスタＱ１を介して電源端子Ｖ１に接続され、ノードＮ
１の電圧ＮＶ１が放電維持最低電圧Ｖｍｉｎに固定され
る。Next, in the period TC, the control signal S1 goes high, the transistor Q1 turns on, the control signal S4 goes low, and the transistor Q4 turns off.
Therefore, node N1 is connected to power supply terminal V1 via diode D5 and transistor Q1, and node N1
1 is fixed to the discharge maintaining minimum voltage Vmin.
【００９７】次に、期間ＴＤにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がトランジスタＱ４お
よびダイオードＤ２を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかに降下する。Next, in the period TD, the control signal S1 goes low, the transistor Q1 turns off, the control signal S4 goes high, and the transistor Q4 turns on.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the transistor Q4 and the diode D2,
The voltage NV1 at the node N1 drops smoothly due to the LC resonance caused by the recovery coil L and the panel capacitance Cp.
【００９８】ここで、ノードＮ４の電圧は、期間ＴＢに
おいて電荷の回収が行われたため、期間ＴＣの初期時に
は、やや上昇しているが、放電維持最低電圧Ｖｍｉｎの
２分の１よりも低い電圧に設定されている。したがっ
て、第１の実施の形態と同様に、サステインドライバ４
ａ内の抵抗成分によるエネルギー損失が補償され、ＬＣ
共振によりノードＮ１の電圧ＮＶ１が放電停止電圧Ｖｇ
である接地電位まで立ち下がる。Here, the voltage of the node N4 is slightly increased at the beginning of the period TC because the charge is collected in the period TB, but the voltage of the node N4 is lower than one half of the minimum sustaining voltage Vmin. Is set to Therefore, similarly to the first embodiment, the sustain driver 4
The energy loss due to the resistance component in a is compensated and LC
Due to the resonance, the voltage NV1 of the node N1 becomes the discharge stop voltage Vg
To the ground potential.
【００９９】また、このとき、電圧クランプ部ＣＬ３，
ＣＬ４が回収コンデンサＣ１，Ｃ２に接続されていない
ため、電圧クランプ部ＣＬ３，ＣＬ４の影響を受けるこ
となく、パネル容量Ｃｐに蓄積された残りの電荷は、回
収コイルＬ、ダイオードＤ２およびトランジスタＱ４を
介して回収コンデンサＣ１に蓄えられ、電荷の回収が行
われる。At this time, the voltage clamp units CL3 and CL3
Since CL4 is not connected to the recovery capacitors C1 and C2, the remaining charge accumulated in the panel capacitance Cp is not affected by the voltage clamp units CL3 and CL4, via the recovery coil L, the diode D2, and the transistor Q4. The charge is stored in the recovery capacitor C1 and the charge is recovered.
【０１００】次に、期間ＴＥにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフし、制
御信号Ｓ５がハイレベルになりトランジスタＱ５がオン
し、制御信号Ｓ６がハイレベルになりトランジスタＱ６
がオンする。したがって、ノードＮ１が接地端子に接続
され、ノードＮ１の電圧ＮＶ１はそのまま接地電位に固
定される。また、ノードＮ３の電圧は、電圧クランプ部
ＣＬ３によりＶｂに保持され、ノードＮ４の電圧は、電
圧クランプ部ＣＬ４によりＶａに保持され、この状態が
維持される。Next, in the period TE, the control signal S2 goes high, turning on the transistor Q2, the control signal S4 goes low, turning off the transistor Q4, the control signal S5 goes high, and the transistor Q5 turns on. Then, the control signal S6 goes high and the transistor Q6
Turns on. Therefore, node N1 is connected to the ground terminal, and voltage NV1 of node N1 is fixed at the ground potential as it is. The voltage of the node N3 is held at Vb by the voltage clamp unit CL3, and the voltage of the node N4 is held at Va by the voltage clamp unit CL4, and this state is maintained.
【０１０１】上記の動作を維持期間において繰り返し行
うことにより、本実施の形態でも、第１の実施の形態と
同様の効果が得られる。また、本実施の形態では、ＬＣ
共振動作期間すなわち電荷回収期間は、電圧クランプ部
ＣＬ３，ＣＬ４を回収コンデンサＣ１，Ｃ２に接続して
いないので、電圧クランプ部ＣＬ３，ＣＬ４の影響を受
けない。したがって、期間ＴＡの全期間で電荷を放出
し、期間ＴＢ，ＴＤで全期間で電荷を回収することがで
き、効率よく電荷を回収することができる。なお、本実
施の形態のようなトランジスタＱ５，Ｑ６の付加は、以
下の他の実施の形態にも同様に適用することができ、同
様の効果を得ることができる。By repeating the above operation in the sustain period, the present embodiment can provide the same effects as those of the first embodiment. In the present embodiment, LC
During the resonance operation period, that is, during the charge recovery period, the voltage clamp units CL3 and CL4 are not connected to the recovery capacitors C1 and C2, and thus are not affected by the voltage clamp units CL3 and CL4. Therefore, electric charges can be released in the entire period of the period TA, and electric charges can be collected in the entire periods of the periods TB and TD, so that electric charges can be efficiently collected. Note that the addition of the transistors Q5 and Q6 as in this embodiment can be similarly applied to other embodiments described below, and the same effect can be obtained.
【０１０２】（第３の実施の形態）次に、本発明の第３
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図７は、本発明の第３の実施の
形態によるサステインドライバの構成を示す回路図であ
る。なお、図７に示すサステインドライバも図３に示す
サステインドライバと同様に図１に示すプラズマディス
プレイ装置に適用することができる。(Third Embodiment) Next, a third embodiment of the present invention will be described.
The sustain driver according to the embodiment will be described with reference to the drawings. FIG. 7 is a circuit diagram showing a configuration of the sustain driver according to the third embodiment of the present invention. The sustain driver shown in FIG. 7 can be applied to the plasma display device shown in FIG. 1 similarly to the sustain driver shown in FIG.
【０１０３】図７に示すサステインドライバ４ｂと図３
に示すサステインドライバ４とで異なる点は、電荷回収
回路４１が電荷回収回路４１ｂに変更されることによ
り、ノードＮ２とノードＮ４との間にダイオードＤ６お
よびスイッチング素子であるＦＥＴ（電界効果型トラン
ジスタ、以下トランジスタと称する）Ｑ７が付加され、
電源端子Ｖ２に電圧Ｖｂを供給される電圧クランプ部Ｃ
Ｌ１が電源端子Ｖ４に電圧Ｖｃを供給される電圧クラン
プ部ＣＬ５に変更された点であり、その他の点は図３に
示すサステインドライバと同様であるので、同一部分に
は同一符号を付し詳細な説明を省略し、以下異なる部分
についてのみ詳細に説明する。The sustain driver 4b shown in FIG.
The difference between the sustain driver 4 and the sustain driver 4 is that the charge recovery circuit 41 is changed to a charge recovery circuit 41b, so that a diode D6 and a switching element FET (field effect transistor, Q7 is added.
Voltage clamp section C supplied with voltage Vb to power supply terminal V2
L1 is changed to a voltage clamp unit CL5 in which the voltage Vc is supplied to the power supply terminal V4, and the other points are the same as those of the sustain driver shown in FIG. Detailed description will be omitted, and only different portions will be described in detail below.
【０１０４】図７に示すように、ダイオードＤ６および
トランジスタＱ７は、ノードＮ２とノードＮ４との間に
直列に接続される。トランジスタＱ７のゲートには、制
御信号Ｓ７が入力される。ダイオードＤ３は、電源端子
Ｖ４とノードＮ３との間に接続されている。電源端子Ｖ
４には、維持パルスＰｓｕの最大ピーク電圧Ｖｓｕｓと
一段目の立ち上がり時のピーク電圧との中間の電圧より
高い電圧Ｖｃが印加される。As shown in FIG. 7, diode D6 and transistor Q7 are connected in series between nodes N2 and N4. The control signal S7 is input to the gate of the transistor Q7. The diode D3 is connected between the power supply terminal V4 and the node N3. Power supply terminal V
4, a voltage Vc higher than the intermediate voltage between the maximum peak voltage Vsus of the sustain pulse Psu and the peak voltage at the rising of the first stage is applied.
【０１０５】本実施の形態では、トランジスタＱ３，Ｑ
７、ダイオードＤ１，Ｄ６および電圧クランプ部ＣＬ
５，ＣＬ２が遷移手段に相当し、トランジスタＱ７、ダ
イオードＤ６および電圧クランプ部ＣＬ２が第１の遷移
手段および第１の共振遷移手段に相当し、トランジスタ
Ｑ３、ダイオードＤ１および電圧クランプ部ＣＬ５が第
２の遷移手段および第２の共振遷移手段に相当する。ま
た、トランジスタＱ７およびダイオードＤ６が第１の立
ち上げ用接続手段に相当し、トランジスタＱ３およびダ
イオードＤ１が第２の立ち上げ用接続手段に相当する。
また、ダイオードＤ６が第１の立ち上げ用一方向導通素
子に相当し、トランジスタＱ７が第１の立ち上げ用スイ
ッチング素子に相当し、ダイオードＤ１が第２の立ち上
げ用一方向導通素子に相当し、トランジスタＱ３が第２
の立ち上げ用スイッチング素子に相当し、その他の点
は、第１の実施の形態と同様である。In the present embodiment, transistors Q3, Q
7, diodes D1 and D6 and voltage clamp unit CL
5, CL2 corresponds to the transition means, the transistor Q7, the diode D6, and the voltage clamp section CL2 correspond to the first transition means and the first resonance transition means, and the transistor Q3, the diode D1, and the voltage clamp section CL5 correspond to the second transition means. And the second resonance transition means. Further, the transistor Q7 and the diode D6 correspond to first connection means for startup, and the transistor Q3 and the diode D1 correspond to second connection means for startup.
The diode D6 corresponds to a first one-way conducting element for starting, the transistor Q7 corresponds to a switching element for starting, and the diode D1 corresponds to a second one-way conducting element for starting. , The transistor Q3 is the second
The other points are the same as those of the first embodiment.
【０１０６】図８は、図７に示すサステインドライバ４
ｂの維持期間の動作を示すタイミング図である。図８に
は、図７のノードＮ１の電圧ＮＶ１、放電セルＤＣの放
電電流Ｉ１および図７のトランジスタＱ１〜Ｑ４，Ｑ７
に入力される制御信号Ｓ１〜Ｓ４，Ｓ７が示される。FIG. 8 shows the sustain driver 4 shown in FIG.
FIG. 13 is a timing chart showing the operation in the sustain period of b. FIG. 8 shows the voltage NV1 of the node N1 of FIG. 7, the discharge current I1 of the discharge cell DC, and the transistors Q1 to Q4 and Q7 of FIG.
Are shown as control signals S1 to S4 and S7.
【０１０７】まず、期間ＴＡにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ７がハイレベルになりトランジスタＱ７がオンする。
このとき、制御信号Ｓ１はローレベルにありトランジス
タＱ１はオフし、制御信号Ｓ３はローレベルにありトラ
ンジスタＱ３はオフし、制御信号Ｓ４はローレベルにあ
りトランジスタＱ４はオフしている。したがって、回収
コンデンサＣ１がトランジスタＱ７およびダイオードＤ
６を介して回収コイルＬに接続され、回収コイルＬおよ
びパネル容量ＣｐによるＬＣ共振により、ノードＮ１の
電圧ＮＶ１が放電停止電圧Ｖｇである接地電位から滑ら
かに上昇する。First, in the period TA, the control signal S2 goes low, the transistor Q2 turns off, the control signal S7 goes high, and the transistor Q7 turns on.
At this time, the control signal S1 is at the low level and the transistor Q1 is off, the control signal S3 is at the low level and the transistor Q3 is off, and the control signal S4 is at the low level and the transistor Q4 is off. Therefore, the recovery capacitor C1 includes the transistor Q7 and the diode D
6, the voltage NV1 at the node N1 smoothly rises from the ground potential, which is the discharge stop voltage Vg, by LC resonance caused by the recovery coil L and the panel capacitance Cp.
【０１０８】ここで、電源端子Ｖ３の電圧Ｖａは、第１
の実施の形態と同様に、放電維持最低電圧Ｖｍｉｎの２
分の１より低い値、すなわち放電開始電圧Ｖｓｔの２分
の１より低い値よりに設定されている。したがって、電
圧クランプ部ＣＬ２によりノードＮ４の電圧がＶｓｔ／
２より低くなり、ＬＣ共振によりノードＮ１の電圧ＮＶ
１が放電開始電圧Ｖｓｔを越えない範囲で上昇する。ま
た、このとき、回収コンデンサＣ１の電荷がトランジス
タＱ７、ダイオードＤ６および回収コイルＬを介してパ
ネル容量Ｃｐへ放出される。Here, the voltage Va of the power supply terminal V3 is the first voltage.
In the same manner as in the embodiment of FIG.
The value is set to a value lower than 1/2, that is, a value lower than 1/2 of the discharge start voltage Vst. Therefore, the voltage of the node N4 becomes Vst /
2 and the voltage NV of the node N1 due to LC resonance.
1 rises in a range not exceeding the discharge start voltage Vst. At this time, the charge of the recovery capacitor C1 is released to the panel capacitance Cp via the transistor Q7, the diode D6, and the recovery coil L.
【０１０９】次に、期間ＴＢにおいて、制御信号Ｓ３が
ハイレベルになりトランジスタＱ３がオンし、制御信号
Ｓ７がローレベルになりトランジスタＱ７がオフする。
したがって、回収コンデンサＣ２がトランジスタＱ３お
よびダイオードＤ１を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかにさらに上昇す
る。Next, in the period TB, the control signal S3 goes high, turning on the transistor Q3, the control signal S7 goes low, and the transistor Q7 turns off.
Therefore, the recovery capacitor C2 is connected to the recovery coil L via the transistor Q3 and the diode D1,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 further rises smoothly.
【０１１０】ここで、電源端子Ｖ４の電圧Ｖｃは、サス
テインドライバ４ｂ内の抵抗成分を考慮し、最大ピーク
電圧Ｖｓｕｓと期間Ａでのピーク電圧Ｖｐとの中間の電
圧より高い値に設定され、たとえば、Ｖｓｕｓが約２０
０Ｖで、Ｖｐが約１３０Ｖの場合、Ｖｃは約１７０〜１
８０Ｖに設定されている。したがって、電圧クランプ部
ＣＬ５によりノードＮ３の電圧が最大ピーク電圧Ｖｓｕ
ｓと期間Ａでのピーク電圧Ｖｐとの中間の電圧より高く
なり、ＬＣ共振によりノードＮ１の電圧ＮＶ１が放電開
始電圧Ｖｓｔを越えて最大ピーク電圧Ｖｓｕｓまで上昇
する。このとき、回収コンデンサＣ１，Ｃ２の電荷がト
ランジスタＱ３、ダイオードＤ１および回収コイルＬを
介してパネル容量Ｃｐへ放出される。ノードＮ１の電圧
ＮＶ１が放電開始電圧Ｖｓｔを越えると、放電セルＤＣ
の維持放電が開始され、ノードＮ１を流れる放電電流成
分のみを表す電流Ｉ１が上昇し始める。Here, the voltage Vc of the power supply terminal V4 is set to a value higher than the intermediate voltage between the maximum peak voltage Vsus and the peak voltage Vp in the period A in consideration of the resistance component in the sustain driver 4b. , Vsus is about 20
At 0V, when Vp is about 130V, Vc is about 170-1.
It is set to 80V. Therefore, the voltage of the node N3 is increased by the voltage clamp unit CL5 to the maximum peak voltage Vsu.
The voltage becomes higher than an intermediate voltage between s and the peak voltage Vp in the period A, and the voltage NV1 of the node N1 exceeds the discharge start voltage Vst and rises to the maximum peak voltage Vsus due to LC resonance. At this time, the charges of the recovery capacitors C1 and C2 are discharged to the panel capacitance Cp via the transistor Q3, the diode D1, and the recovery coil L. When the voltage NV1 of the node N1 exceeds the discharge start voltage Vst, the discharge cell DC
, The current I1 representing only the discharge current component flowing through the node N1 starts to increase.
【０１１１】次に、期間ＴＣにおいて、制御信号Ｓ３が
ローレベルになりトランジスタＱ３がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が最大ピーク電圧Ｖｓｕｓ
から滑らかに降下する。Next, in the period TC, the control signal S3 goes low, the transistor Q3 turns off, the control signal S4 goes high, and the transistor Q4 turns on.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the diode D2 and the transistor Q4,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 becomes the maximum peak voltage Vsus.
Descends smoothly from
【０１１２】ここで、電源端子Ｖ３の電圧Ｖａは、上記
のように、放電維持最低電圧Ｖｍｉｎの２分の１より低
い値に設定されている。したがって、電圧クランプ部Ｃ
Ｌ２によりノードＮ４の電圧がＶｍｉｎ／２より低くな
り、ＬＣ共振によりノードＮ１の電圧ＮＶ１が立ち下が
る。Here, the voltage Va of the power supply terminal V3 is set to a value lower than one half of the minimum discharge maintaining voltage Vmin as described above. Therefore, the voltage clamp C
The voltage at the node N4 becomes lower than Vmin / 2 due to L2, and the voltage NV1 at the node N1 falls due to LC resonance.
【０１１３】このとき、ノードＮ１の電流Ｉ１は、電圧
ＮＶ１が最大ピーク電圧Ｖｓｕｓに達してからやや遅れ
て極大値をとるとともに、そのタイミングには電圧ＮＶ
１がすでにピーク値より低くなっているため、従来の放
電電流よりもその極大値が抑えられる。また、このと
き、パネル容量Ｃｐに蓄えられた電荷の一部は、回収コ
イルＬ、ダイオードＤ２およびトランジスタＱ４を介し
て回収コンデンサＣ１に蓄えられ、電荷の回収が行われ
る。At this time, the current I1 of the node N1 reaches the local maximum slightly after the voltage NV1 reaches the maximum peak voltage Vsus, and at the same time, the voltage NV1
Since 1 is already lower than the peak value, the maximum value is suppressed more than the conventional discharge current. At this time, part of the electric charge stored in the panel capacitance Cp is stored in the recovery capacitor C1 via the recovery coil L, the diode D2, and the transistor Q4, and the charge is recovered.
【０１１４】次に、期間ＴＤにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、ノードＮ１がダイオードＤ５およびトラン
ジスタＱ１を介して電源端子Ｖ１に接続され、ノードＮ
１の電圧ＮＶ１が放電維持最低電圧Ｖｍｉｎに固定され
る。Next, in the period TD, the control signal S1 goes high, the transistor Q1 turns on, the control signal S4 goes low, and the transistor Q4 turns off.
Therefore, node N1 is connected to power supply terminal V1 via diode D5 and transistor Q1, and node N1
1 is fixed to the discharge maintaining minimum voltage Vmin.
【０１１５】次に、期間ＴＥにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかに降下する。Next, in the period TE, the control signal S1 goes low, the transistor Q1 turns off, the control signal S4 goes high, and the transistor Q4 turns on.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the diode D2 and the transistor Q4,
The voltage NV1 at the node N1 drops smoothly due to the LC resonance caused by the recovery coil L and the panel capacitance Cp.
【０１１６】ここで、電源端子Ｖ３の電圧Ｖａは、上記
のように、放電維持最低電圧Ｖｍｉｎの２分の１より低
い値に設定されている。したがって、電圧クランプ部Ｃ
Ｌ２によりノードＮ４の電圧がＶｍｉｎ／２より低くな
り、ＬＣ共振によりノードＮ１の電圧ＮＶ１が放電停止
電圧Ｖｇである接地電位まで立ち下がる。また、このと
き、パネル容量Ｃｐに蓄えられた残りの電荷は、回収コ
イルＬ、ダイオードＤ２およびトランジスタＱ４を介し
て回収コンデンサＣ１に蓄えられ、電荷の回収が行われ
る。Here, the voltage Va of the power supply terminal V3 is set to a value lower than one half of the minimum discharge maintaining voltage Vmin as described above. Therefore, the voltage clamp C
The voltage at the node N4 becomes lower than Vmin / 2 due to L2, and the voltage NV1 at the node N1 falls to the ground potential, which is the discharge stop voltage Vg, due to LC resonance. At this time, the remaining charge stored in the panel capacitance Cp is stored in the recovery capacitor C1 via the recovery coil L, the diode D2, and the transistor Q4, and the charge is recovered.
【０１１７】次に、期間ＴＦにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、ノードＮ１が接地端子に接続され、ノード
Ｎ１の電圧ＮＶ１が接地電位に固定される。Next, in the period TF, the control signal S2 goes high, turning on the transistor Q2, the control signal S4 goes low, and the transistor Q4 turns off.
Therefore, node N1 is connected to the ground terminal, and voltage NV1 of node N1 is fixed to the ground potential.
【０１１８】上記の動作を維持期間において繰り返し行
うことにより、本実施の形態では、第１の実施の形態と
同様の効果が得られるとともに、維持パルスＰｓｕを二
段階で放電開始電圧以上に立ち上げているので、立ち上
げ時の消費電力をさらに少なくすることができる。By repeatedly performing the above operation in the sustain period, in the present embodiment, the same effect as in the first embodiment can be obtained, and the sustain pulse Psu is raised in two stages to the discharge start voltage or more. Therefore, the power consumption at the time of startup can be further reduced.
【０１１９】（第４の実施の形態）次に、本発明の第４
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図９は、本発明の第４の実施の
形態によるサステインドライバの構成を示す回路図であ
る。なお、図９に示すサステインドライバも図３に示す
サステインドライバと同様に図１に示すプラズマディス
プレイ装置に適用することができる。(Fourth Embodiment) Next, a fourth embodiment of the present invention will be described.
The sustain driver according to the embodiment will be described with reference to the drawings. FIG. 9 is a circuit diagram showing a configuration of the sustain driver according to the fourth embodiment of the present invention. Note that the sustain driver shown in FIG. 9 can be applied to the plasma display device shown in FIG. 1 similarly to the sustain driver shown in FIG.
【０１２０】図９に示すサステインドライバ４ｃと図７
に示すサステインドライバ４ｂとで異なる点は、電荷回
収回路４１ｂが電荷回収回路４１ｃに変更されることに
より、ノードＮ２とノードＮ３との間にダイオードＤ７
およびスイッチング素子であるＦＥＴ（電界効果型トラ
ンジスタ、以下トランジスタと称する）Ｑ８が付加され
た点であり、その他の点は図７に示すサステインドライ
バと同様であるので、同一部分には同一符号を付し詳細
な説明を省略し、以下異なる部分についてのみ詳細に説
明する。The sustain driver 4c shown in FIG.
The difference between the sustain driver 4b and the sustain driver 4b is that the charge recovery circuit 41b is changed to a charge recovery circuit 41c, so that the diode D7 is connected between the node N2 and the node N3.
And a switching element FET (field effect transistor; hereinafter, referred to as a transistor) Q8 is added. Other points are the same as those of the sustain driver shown in FIG. Detailed description is omitted, and only different portions will be described in detail below.
【０１２１】図９に示すように、ダイオードＤ７および
トランジスタＱ８は、ノードＮ２とノードＮ３との間に
直列に接続される。トランジスタＱ８のゲートには、制
御信号Ｓ８が入力される。As shown in FIG. 9, diode D7 and transistor Q8 are connected in series between nodes N2 and N3. The control signal S8 is input to the gate of the transistor Q8.
【０１２２】本実施の形態では、トランジスタＱ８，Ｑ
４、ダイオードＤ７，Ｄ２および電圧クランプ部ＣＬ
５，ＣＬ２が逆遷移手段に相当し、トランジスタＱ８、
ダイオードＤ７および電圧クランプ部ＣＬ５が第１の共
振逆遷移手段に相当し、トランジスタＱ４、ダイオード
Ｄ２および電圧クランプ部ＣＬ２が第２の共振逆遷移手
段に相当する。また、トランジスタＱ８およびダイオー
ドＤ７が第１の立ち下げ用接続手段に相当し、トランジ
スタＱ４およびダイオードＤ２が第２の立ち下げ用接続
手段に相当する。また、ダイオードＤ７が第１の立ち下
げ用一方向導通素子に相当し、トランジスタＱ８が第１
の立ち下げ用スイッチング素子に相当し、ダイオードＤ
２が第２の立ち下げ用一方向導通素子に相当し、トラン
ジスタＱ４が第２の立ち下げ用スイッチング素子に相当
し、その他の点は、第３の実施の形態と同様である。In the present embodiment, the transistors Q8, Q
4. Diodes D7 and D2 and voltage clamp unit CL
5, CL2 corresponds to the reverse transition means, and the transistor Q8,
The diode D7 and the voltage clamp section CL5 correspond to first resonance reverse transition means, and the transistor Q4, the diode D2 and the voltage clamp section CL2 correspond to second resonance reverse transition means. Further, the transistor Q8 and the diode D7 correspond to first connection means for falling, and the transistor Q4 and the diode D2 correspond to second connection means for falling. The diode D7 corresponds to a first one-way conduction element for falling, and the transistor Q8 corresponds to the first one-way conduction element.
The switching element for the falling of the diode D
2 corresponds to a second one-way conduction element for falling, the transistor Q4 corresponds to a second switching element for falling, and the other points are the same as those of the third embodiment.
【０１２３】図１０は、図９に示すサステインドライバ
４ｃの維持期間の動作を示すタイミング図である。図１
０には、図９のノードＮ１の電圧ＮＶ１、放電セルＤＣ
の放電電流Ｉ１および図９のトランジスタＱ１〜Ｑ４，
Ｑ７，Ｑ８に入力される制御信号Ｓ１〜Ｓ４，Ｓ７，Ｓ
８が示される。FIG. 10 is a timing chart showing the operation of the sustain driver 4c shown in FIG. 9 during the sustain period. FIG.
0, the voltage NV1 of the node N1 in FIG.
And the transistors Q1 to Q4 of FIG.
Control signals S1 to S4, S7, S input to Q7, Q8
8 is shown.
【０１２４】まず、期間ＴＡにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ７がハイレベルになりトランジスタＱ７がオンする。
このとき、制御信号Ｓ１はローレベルにありトランジス
タＱ１はオフし、制御信号Ｓ３はローレベルにありトラ
ンジスタＱ３はオフし、制御信号Ｓ４はローレベルにあ
りトランジスタＱ４はオフし、制御信号Ｓ８はローレベ
ルにありトランジスタＱ８はオフしている。したがっ
て、回収コンデンサＣ１がトランジスタＱ７およびダイ
オードＤ６を介して回収コイルＬに接続され、回収コイ
ルＬおよびパネル容量ＣｐによるＬＣ共振により、ノー
ドＮ１の電圧ＮＶ１が放電停止電圧Ｖｇである接地電位
から滑らかに上昇する。First, in the period TA, the control signal S2 goes low, the transistor Q2 turns off, the control signal S7 goes high, and the transistor Q7 turns on.
At this time, the control signal S1 is at low level and the transistor Q1 is turned off, the control signal S3 is at low level and the transistor Q3 is turned off, the control signal S4 is at low level and the transistor Q4 is turned off, and the control signal S8 is low. Level and the transistor Q8 is off. Therefore, the recovery capacitor C1 is connected to the recovery coil L via the transistor Q7 and the diode D6, and the voltage NV1 of the node N1 is smoothly changed from the ground potential which is the discharge stop voltage Vg by the LC resonance of the recovery coil L and the panel capacitance Cp. To rise.
【０１２５】ここで、電源端子Ｖ３の電圧Ｖａは、第１
の実施の形態と同様に、放電維持最低電圧Ｖｍｉｎの２
分の１より低い値、すなわち放電開始電圧Ｖｓｔの２分
の１より低い値よりに設定されている。したがって、電
圧クランプ部ＣＬ２によりノードＮ４の電圧がＶｓｔ／
２より低くなり、ＬＣ共振によりノードＮ１の電圧ＮＶ
１が放電開始電圧Ｖｓｔを越えない範囲で上昇する。ま
た、このとき、回収コンデンサＣ１の電荷がトランジス
タＱ７、ダイオードＤ６および回収コイルＬを介してパ
ネル容量Ｃｐへ放出される。Here, the voltage Va of the power supply terminal V3 is the first voltage.
In the same manner as in the embodiment of FIG.
The value is set to a value lower than 1/2, that is, a value lower than 1/2 of the discharge start voltage Vst. Therefore, the voltage of the node N4 becomes Vst /
2 and the voltage NV of the node N1 due to LC resonance.
1 rises in a range not exceeding the discharge start voltage Vst. At this time, the charge of the recovery capacitor C1 is released to the panel capacitance Cp via the transistor Q7, the diode D6, and the recovery coil L.
【０１２６】次に、期間ＴＢにおいて、制御信号Ｓ３が
ハイレベルになりトランジスタＱ３がオンし、制御信号
Ｓ７がローレベルになりトランジスタＱ７がオフする。
したがって、回収コンデンサＣ２がトランジスタＱ３お
よびダイオードＤ１を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかにさらに上昇す
る。Next, in a period TB, the control signal S3 goes high, turning on the transistor Q3, the control signal S7 goes low, and the transistor Q7 turns off.
Therefore, the recovery capacitor C2 is connected to the recovery coil L via the transistor Q3 and the diode D1,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 further rises smoothly.
【０１２７】ここで、電源端子Ｖ４の電圧Ｖｃは、第３
の実施の形態と同様に、最大ピーク電圧Ｖｓｕｓと期間
Ａでのピーク電圧Ｖｐとの中間の電圧より高い値に設定
されている。したがって、電圧クランプ部ＣＬ５により
ノードＮ３の電圧が最大ピーク電圧Ｖｓｕｓと期間Ａで
のピーク電圧Ｖｐとの中間の電圧より高くなり、ＬＣ共
振によりノードＮ１の電圧ＮＶ１が放電開始電圧Ｖｓｔ
を越えて最大ピーク電圧Ｖｓｕｓまで上昇する。このと
き、回収コンデンサＣ１，Ｃ２の電荷がトランジスタＱ
３、ダイオードＤ１および回収コイルＬを介してパネル
容量Ｃｐへ放出される。ノードＮ１の電圧ＮＶ１が放電
開始電圧Ｖｓｔを越えると、放電セルＤＣの維持放電が
開始され、ノードＮ１を流れる放電電流成分のみを表す
電流Ｉ１が上昇し始める。Here, the voltage Vc of the power supply terminal V4 is the third voltage.
In the same manner as in the embodiment, the voltage is set to a value higher than the intermediate voltage between the maximum peak voltage Vsus and the peak voltage Vp in the period A. Therefore, the voltage of the node N3 becomes higher than the intermediate voltage between the maximum peak voltage Vsus and the peak voltage Vp in the period A by the voltage clamp unit CL5, and the voltage NV1 of the node N1 becomes the discharge start voltage Vst by LC resonance.
Over the maximum peak voltage Vsus. At this time, the charge of the recovery capacitors C1 and C2 is
3. Discharged to the panel capacitance Cp via the diode D1 and the recovery coil L. When the voltage NV1 of the node N1 exceeds the discharge start voltage Vst, sustain discharge of the discharge cell DC is started, and the current I1 representing only the discharge current component flowing through the node N1 starts to increase.
【０１２８】次に、期間ＴＣにおいて、制御信号Ｓ３が
ローレベルになりトランジスタＱ３がオフし、制御信号
Ｓ８がハイレベルになりトランジスタＱ８がオンする。
したがって、回収コンデンサＣ２がダイオードＤ７およ
びトランジスタＱ８を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が最大ピーク電圧Ｖｓｕｓ
から滑らかに降下する。Next, in the period TC, the control signal S3 goes low, the transistor Q3 turns off, the control signal S8 goes high, and the transistor Q8 turns on.
Therefore, the recovery capacitor C2 is connected to the recovery coil L via the diode D7 and the transistor Q8,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 becomes the maximum peak voltage Vsus.
Descends smoothly from
【０１２９】ここで、電源端子Ｖ４の電圧Ｖｃは、上記
のように、最大ピーク電圧Ｖｓｕｓと期間Ａでのピーク
電圧Ｖｐとの中間の電圧より高い値に設定されている。
したがって、電圧クランプ部ＣＬ５によりノードＮ４の
電圧が最大ピーク電圧Ｖｓｕｓと期間Ａでのピーク電圧
Ｖｐとの中間の電圧より高くなり、ＬＣ共振によりノー
ドＮ１の電圧ＮＶ１が立ち下がるが、サステインドライ
バ４ｃ内の抵抗成分により放電維持最低電圧Ｖｍｉｎま
では立ち下がらない。Here, the voltage Vc of the power supply terminal V4 is set to a value higher than the intermediate voltage between the maximum peak voltage Vsus and the peak voltage Vp in the period A as described above.
Therefore, the voltage of the node N4 becomes higher than the intermediate voltage between the maximum peak voltage Vsus and the peak voltage Vp in the period A by the voltage clamp unit CL5, and the voltage NV1 of the node N1 falls due to the LC resonance. Does not fall to the discharge maintaining minimum voltage Vmin.
【０１３０】このとき、ノードＮ１の電流Ｉ１は、電圧
ＮＶ１が最大ピーク電圧Ｖｓｕｓに達してからやや遅れ
て極大値をとるとともに、そのタイミングには電圧ＮＶ
１がすでにピーク値より低くなっているため、従来の放
電電流よりもその極大値が抑えられる。また、このと
き、パネル容量Ｃｐに蓄えられた電荷の一部は、回収コ
イルＬ、ダイオードＤ７およびトランジスタＱ８を介し
て回収コンデンサＣ２に蓄えられ、電荷の回収が行われ
る。At this time, the current I1 at the node N1 takes its maximum value slightly after the voltage NV1 reaches the maximum peak voltage Vsus, and at the timing, the voltage NV1
Since 1 is already lower than the peak value, the maximum value is suppressed more than the conventional discharge current. At this time, part of the electric charge stored in the panel capacitance Cp is stored in the recovery capacitor C2 via the recovery coil L, the diode D7, and the transistor Q8, and the charge is recovered.
【０１３１】次に、期間ＴＤにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ８がローレベルになりトランジスタＱ８がオフする。
したがって、ノードＮ１がダイオードＤ５およびトラン
ジスタＱ１を介して電源端子Ｖ１に接続され、ノードＮ
１の電圧ＮＶ１が急激に降下して放電維持最低電圧Ｖｍ
ｉｎに固定される。Next, in the period TD, the control signal S1 goes high, the transistor Q1 turns on, the control signal S8 goes low, and the transistor Q8 turns off.
Therefore, node N1 is connected to power supply terminal V1 via diode D5 and transistor Q1, and node N1
1 voltage NV1 drops sharply and the discharge maintenance minimum voltage Vm
fixed to in.
【０１３２】次に、期間ＴＥにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかに降下する。Next, in the period TE, the control signal S1 goes low, the transistor Q1 turns off, the control signal S4 goes high, and the transistor Q4 turns on.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the diode D2 and the transistor Q4,
The voltage NV1 at the node N1 drops smoothly due to the LC resonance caused by the recovery coil L and the panel capacitance Cp.
【０１３３】ここで、電源端子Ｖ３の電圧Ｖａは、上記
のように、放電維持最低電圧Ｖｍｉｎの２分の１より低
い値に設定されている。したがって、電圧クランプ部Ｃ
Ｌ２によりノードＮ３の電圧がＶｍｉｎ／２より低くな
り、ＬＣ共振によりノードＮ１の電圧ＮＶ１が放電停止
電圧Ｖｇである接地電位まで立ち下がる。また、このと
き、パネル容量Ｃｐに蓄えられた残りの電荷は、回収コ
イルＬ、ダイオードＤ２およびトランジスタＱ４を介し
て回収コンデンサＣ１に蓄えられ、電荷の回収が行われ
る。Here, the voltage Va of the power supply terminal V3 is set to a value lower than one half of the minimum discharge maintaining voltage Vmin as described above. Therefore, the voltage clamp C
The voltage at the node N3 becomes lower than Vmin / 2 due to L2, and the voltage NV1 at the node N1 falls to the ground potential which is the discharge stop voltage Vg due to LC resonance. At this time, the remaining charge stored in the panel capacitance Cp is stored in the recovery capacitor C1 via the recovery coil L, the diode D2, and the transistor Q4, and the charge is recovered.
【０１３４】次に、期間ＴＦにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、ノードＮ１が接地端子に接続され、ノード
Ｎ１の電圧ＮＶ１が接地電位に固定される。Next, in the period TF, the control signal S2 goes high, turning on the transistor Q2, the control signal S4 goes low, and the transistor Q4 turns off.
Therefore, node N1 is connected to the ground terminal, and voltage NV1 of node N1 is fixed to the ground potential.
【０１３５】上記の動作を維持期間において繰り返し行
うことにより、本実施の形態でも、第３の実施の形態と
同様の効果が得られる。By repeating the above operation in the sustain period, this embodiment can provide the same effects as those of the third embodiment.
【０１３６】（第５の実施の形態）上記の第１乃至第４
の実施の形態のサステインドライバでは、維持パルスＰ
ｓｕの立ち上がり時に維持放電を行わせていたが、維持
パルスＰｓｕの立ち下がり時に維持放電を行わせること
も可能であり、以下に説明する本発明の第５乃至第８の
実施の形態によるサステインドライバは、維持パルスＰ
ｓｕの立ち下がり時に維持放電を行わせるサステインド
ライバであり、維持パルスＰｓｕの立ち下がり時に維持
放電を行うプラズマディスプレイ装置に適用される。図
１１は、本発明の第５の実施の形態によるサステインド
ライバの構成を示す回路図である。(Fifth Embodiment) The first to fourth embodiments described above
In the sustain driver of the embodiment, the sustain pulse P
Although the sustain discharge is performed at the rise of the su, the sustain discharge can be performed at the fall of the sustain pulse Psu, and the sustain driver according to the fifth to eighth embodiments of the present invention described below. Is the sustain pulse P
This is a sustain driver that performs sustain discharge at the fall of su, and is applied to a plasma display device that performs sustain discharge at the fall of the sustain pulse Psu. FIG. 11 is a circuit diagram showing a configuration of the sustain driver according to the fifth embodiment of the present invention.
【０１３７】図１１に示すサステインドライバ４ｄと図
３に示すサステインドライバ４とで異なる点は、放電維
持最低電圧Ｖｍｉｎが印加される電源端子Ｖ１が放電停
止電圧Ｖｇが印加される電源端子Ｖ５に変更され、トラ
ンジスタＱ２と接地端子との間にダイオードＤ８が付加
されるとともに、電荷回収回路４１が電荷回収回路４１
ｄに変更されることにより、電源端子Ｖ２に電圧Ｖｂを
供給される電圧クランプ部ＣＬ１が電源端子Ｖ６に電圧
Ｖｅを供給される電圧クランプ部ＣＬ６に変更され、電
源端子Ｖ３に電圧Ｖａを供給される電圧クランプ部ＣＬ
２が電源端子Ｖ７に電圧Ｖｄを供給される電圧クランプ
部ＣＬ７に変更された点であり、その他の点は図３に示
すサステインドライバと同様であるので、同一部分には
同一符号を付し詳細な説明を省略し、以下異なる部分に
ついてのみ詳細に説明する。The difference between the sustain driver 4d shown in FIG. 11 and the sustain driver 4 shown in FIG. 3 is that the power supply terminal V1 to which the minimum sustaining voltage Vmin is applied is changed to the power supply terminal V5 to which the discharge stop voltage Vg is applied. A diode D8 is added between the transistor Q2 and the ground terminal, and the charge recovery circuit 41
By changing to d, the voltage clamp unit CL1 supplied with the voltage Vb to the power supply terminal V2 is changed to the voltage clamp unit CL6 supplied with the voltage Ve to the power supply terminal V6, and the voltage Va is supplied to the power supply terminal V3. Voltage clamp CL
2 is that the voltage clamp unit CL7 is supplied with the voltage Vd to the power supply terminal V7, and the other points are the same as those of the sustain driver shown in FIG. Detailed description will be omitted, and only different portions will be described in detail below.
【０１３８】図１１に示すように、電源端子Ｖ５は、ダ
イオードＤ５に接続され、放電停止電圧Ｖｇが印加され
る。ダイオードＤ８は、ノードＮ１の電圧が接地電位よ
り低くなったときにトランジスタＱ２のドレインとソー
スとの間にもともと寄生しているダイオードが導通しな
いように、トランジスタＱ２と接地端子との間に接続さ
れる。電圧クランプ部ＣＬ６はノードＮ３に接続され、
電源端子Ｖ６はダイオードＤ３に接続される。電源端子
Ｖ６には、放電維持最低電圧Ｖｍｉｎ（本実施の形態で
は、接地電位）と放電停止電圧Ｖｇとの中間の電圧より
高い電圧Ｖｅが印加される。電圧クランプ部ＣＬ７はノ
ードＮ４に接続され、電源端子Ｖ７はダイオードＤ４に
接続される。電源端子Ｖ７には、維持パルスＰｓｕの最
小ピーク電圧Ｖｓｕｓと放電停止電圧Ｖｇとの中間の電
圧より低い電圧Ｖｄが印加される。As shown in FIG. 11, the power supply terminal V5 is connected to the diode D5, and the discharge stop voltage Vg is applied. The diode D8 is connected between the transistor Q2 and the ground terminal so that when the voltage of the node N1 becomes lower than the ground potential, the diode that is originally parasitic between the drain and the source of the transistor Q2 does not conduct. You. The voltage clamp unit CL6 is connected to the node N3,
Power supply terminal V6 is connected to diode D3. To the power supply terminal V6, a voltage Ve higher than an intermediate voltage between the minimum sustaining voltage Vmin (ground potential in the present embodiment) and the discharge stop voltage Vg is applied. The voltage clamp unit CL7 is connected to the node N4, and the power supply terminal V7 is connected to the diode D4. A voltage Vd lower than the intermediate voltage between the minimum peak voltage Vsus of the sustain pulse Psu and the discharge stop voltage Vg is applied to the power supply terminal V7.
【０１３９】本実施の形態では、トランジスタＱ４、ダ
イオードＤ２および電圧クランプ部ＣＬ７が遷移手段お
よび共振遷移手段に相当し、トランジスタＱ３、ダイオ
ードＤ１および電圧クランプ部ＣＬ６が逆遷移手段およ
び共振逆遷移手段に相当し、ダイオードＤ８およびトラ
ンジスタＱ２が保持手段に相当する。また、電圧クラン
プ部ＣＬ６が第１の電圧保持手段に相当し、電圧クラン
プ部ＣＬ７が第２の電圧保持手段に相当する。また、ダ
イオードＤ８が保持用一方向導通素子に相当し、トラン
ジスタＱ２が保持用スイッチング素子に相当し、その他
の点は、第１の実施の形態と同様である。In the present embodiment, the transistor Q4, the diode D2 and the voltage clamp CL7 correspond to the transition means and the resonance transition means, and the transistor Q3, the diode D1 and the voltage clamp CL6 correspond to the reverse transition and the resonance reverse transition. The diode D8 and the transistor Q2 correspond to a holding unit. Further, the voltage clamp unit CL6 corresponds to a first voltage holding unit, and the voltage clamp unit CL7 corresponds to a second voltage holding unit. Further, the diode D8 corresponds to a holding one-way conductive element, the transistor Q2 corresponds to a holding switching element, and the other points are the same as those of the first embodiment.
【０１４０】図１２は、図１１に示すサステインドライ
バの維持期間の動作を示すタイミング図である。図１２
には、図１１のノードＮ１の電圧ＮＶ１、放電セルＤＣ
の放電電流Ｉ１および図１１のトランジスタＱ１〜Ｑ４
に入力される制御信号Ｓ１〜Ｓ４が示される。FIG. 12 is a timing chart showing the operation of the sustain driver shown in FIG. 11 during the sustain period. FIG.
The voltage NV1 of the node N1 of FIG.
And the transistors Q1 to Q4 of FIG.
Are shown as control signals S1 to S4.
【０１４１】まず、期間ＴＡにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
このとき、制御信号Ｓ２はローレベルにありトランジス
タＱ２はオフし、制御信号Ｓ３はローレベルにありトラ
ンジスタＱ３はオフしている。したがって、回収コンデ
ンサＣ１がトランジスタＱ４およびダイオードＤ２を介
して回収コイルＬに接続され、回収コイルＬおよびパネ
ル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧Ｎ
Ｖ１が放電停止電圧Ｖｇから滑らかに降下する。First, in the period TA, the control signal S1 goes low, the transistor Q1 turns off, the control signal S4 goes high, and the transistor Q4 turns on.
At this time, the control signal S2 is at a low level and the transistor Q2 is off, and the control signal S3 is at a low level and the transistor Q3 is off. Therefore, the recovery capacitor C1 is connected to the recovery coil L via the transistor Q4 and the diode D2, and the voltage N at the node N1 is generated by LC resonance caused by the recovery coil L and the panel capacitance Cp.
V1 smoothly drops from the discharge stop voltage Vg.
【０１４２】ここで、電源端子Ｖ７の電圧Ｖｄは、回収
コイルＬ、ダイオードＤ２およびトランジスタＱ４等の
抵抗成分による電圧低下を考慮し、最小ピーク電圧Ｖｓ
ｕｓと放電停止電圧Ｖｇとの中間の電圧より低い電圧に
設定されている。したがって、電圧クランプ部ＣＬ７に
よりノードＮ４の電圧がＶｓｕｓとＶｇとの中間の電圧
より低くなり、サステインドライバ４ｄ内の抵抗成分に
よるエネルギー損失が補償され、ＬＣ共振によりノード
Ｎ１の電圧ＮＶ１が放電開始電圧Ｖｓｔを越えて最小ピ
ーク電圧Ｖｓｕｓまで降下する。このとき、パネル容量
Ｃｐの電荷は、トランジスタＱ４、ダイオードＤ２およ
び回収コイルＬを介して回収コンデンサＣ１に蓄えら
れ、電荷の回収が行われる。ノードＮ１の電圧ＮＶ１が
放電開始電圧Ｖｓｔを越えると、放電セルＤＣの維持放
電が開始され、ノードＮ１を流れる放電電流成分のみを
表す電流Ｉ１が上昇し始める。Here, the voltage Vd of the power supply terminal V7 is set to the minimum peak voltage Vs in consideration of the voltage drop due to the resistance components of the recovery coil L, the diode D2, the transistor Q4 and the like.
It is set to a voltage lower than the intermediate voltage between us and the discharge stop voltage Vg. Therefore, the voltage of the node N4 becomes lower than the intermediate voltage between Vsus and Vg by the voltage clamp unit CL7, the energy loss due to the resistance component in the sustain driver 4d is compensated, and the voltage NV1 of the node N1 becomes the discharge start voltage by LC resonance. It drops to the minimum peak voltage Vsus beyond Vst. At this time, the charge of the panel capacitance Cp is stored in the recovery capacitor C1 via the transistor Q4, the diode D2, and the recovery coil L, and the charge is recovered. When the voltage NV1 of the node N1 exceeds the discharge start voltage Vst, sustain discharge of the discharge cell DC is started, and the current I1 representing only the discharge current component flowing through the node N1 starts to increase.
【０１４３】次に、期間ＴＢにおいて、制御信号Ｓ３が
ハイレベルになりトランジスタＱ３がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、回収コンデンサＣ１，Ｃ２がダイオードＤ
１およびトランジスタＱ３を介して回収コイルＬに接続
され、回収コイルＬおよびパネル容量ＣｐによるＬＣ共
振により、ノードＮ１の電圧ＮＶ１が最小ピーク電圧Ｖ
ｓｕｓから滑らかに上昇する。Next, in the period TB, the control signal S3 goes high, turning on the transistor Q3, the control signal S4 goes low, and the transistor Q4 turns off.
Therefore, the recovery capacitors C1 and C2 are connected to the diode D
1 and the transistor Q3 to the collection coil L, and the voltage NV1 at the node N1 is reduced to the minimum peak voltage V by LC resonance by the collection coil L and the panel capacitance Cp.
Ascend smoothly from sus.
【０１４４】ここで、電源端子Ｖ６の電圧Ｖｅは、放電
維持最低電圧Ｖｍｉｎと放電停止電圧Ｖｇとの中間の電
圧より高い電圧に設定されている。したがって、電圧ク
ランプ部ＣＬ６によりノードＮ３の電圧がＶｇ／２より
高くなり、ＬＣ共振によりノードＮ１の電圧ＮＶ１が上
昇する。Here, the voltage Ve of the power supply terminal V6 is set to a voltage higher than an intermediate voltage between the minimum sustaining voltage Vmin and the discharge stop voltage Vg. Therefore, the voltage of the node N3 becomes higher than Vg / 2 by the voltage clamp unit CL6, and the voltage NV1 of the node N1 increases due to LC resonance.
【０１４５】このとき、ノードＮ１の電流Ｉ１は、電圧
ＮＶ１が最小ピーク電圧Ｖｓｕｓに達してからやや遅れ
て極大値をとるとともに、そのタイミングには電圧ＮＶ
１がすでにピーク値より高くなっているため、従来の駆
動回路による放電電流よりもその極大値が抑えられる。
また、このとき、回収コンデンサＣ１，Ｃ２の電荷が回
収コイルＬ、ダイオードＤ１およびトランジスタＱ３を
介してパネル容量Ｃｐへ放出される。At this time, the current I1 of the node N1 takes its maximum value slightly after the voltage NV1 reaches the minimum peak voltage Vsus, and at the same time, the voltage NV1
Since 1 is already higher than the peak value, the maximum value is suppressed more than the discharge current by the conventional drive circuit.
At this time, the charges of the recovery capacitors C1 and C2 are released to the panel capacitance Cp via the recovery coil L, the diode D1, and the transistor Q3.
【０１４６】次に、期間ＴＣにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
したがって、ノードＮ１がダイオードＤ８およびトラン
ジスタＱ２を介して接地端子に接続され、ノードＮ１の
電圧ＮＶ１が放電維持最低電圧Ｖｍｉｎである接地電位
に固定される。Next, in the period TC, the control signal S2 goes high, turning on the transistor Q2, the control signal S3 goes low, and the transistor Q3 turns off.
Therefore, node N1 is connected to the ground terminal via diode D8 and transistor Q2, and voltage NV1 at node N1 is fixed to the ground potential which is the minimum discharge maintaining voltage Vmin.
【０１４７】次に、期間ＴＤにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
したがって、回収コンデンサＣ１，Ｃ２がダイオードＤ
１およびトランジスタＱ３を介して回収コイルＬに接続
され、回収コイルＬおよびパネル容量ＣｐによるＬＣ共
振により、ノードＮ１の電圧ＮＶ１が滑らかに上昇す
る。Next, in the period TD, the control signal S2 goes low, the transistor Q2 turns off, the control signal S3 goes high, and the transistor Q3 turns on.
Therefore, the recovery capacitors C1 and C2 are connected to the diode D
1 and the recovery coil L via the transistor Q3, and the voltage NV1 of the node N1 rises smoothly due to LC resonance caused by the recovery coil L and the panel capacitance Cp.
【０１４８】ここで、電源端子Ｖ６の電圧Ｖｅは、回収
コイルＬ、ダイオードＤ１およびトランジスタＱ３等の
抵抗成分を考慮し、放電維持最低電圧Ｖｍｉｎと放電停
止電圧Ｖｇとの中間の電圧より高い電圧に設定されてい
る。したがって、電圧クランプ部ＣＬ６によりノードＮ
３の電圧がＶｇ／２より高くなり、サステインドライバ
４ｄ内の抵抗成分によるエネルギー損失が補償され、Ｌ
Ｃ共振によりノードＮ１の電圧ＮＶ１が放電停止電圧Ｖ
ｇまで立ち上がる。また、このとき、回収コンデンサＣ
１，Ｃ２の電荷が回収コイルＬ、ダイオードＤ１および
トランジスタＱ３を介してパネル容量Ｃｐへ放出され
る。Here, the voltage Ve of the power supply terminal V6 is set to a voltage higher than the intermediate voltage between the minimum discharge maintaining voltage Vmin and the discharge stop voltage Vg in consideration of the resistance components of the recovery coil L, the diode D1, the transistor Q3, and the like. Is set. Therefore, the node N is controlled by the voltage clamp unit CL6.
3 becomes higher than Vg / 2, energy loss due to the resistance component in the sustain driver 4d is compensated, and L
Due to the C resonance, the voltage NV1 of the node N1 becomes the discharge stop voltage V
Stand up to g. At this time, the recovery capacitor C
The charges of C1 and C2 are released to the panel capacitance Cp via the recovery coil L, the diode D1, and the transistor Q3.
【０１４９】次に、期間ＴＥにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
したがって、ノードＮ１がダイオードＤ５およびトラン
ジスタＱ１を介して電源端子Ｖ５に接続され、ノードＮ
１の電圧ＮＶ１がそのまま放電停止電圧Ｖｇに固定され
る。Next, in the period TE, the control signal S1 goes high, the transistor Q1 turns on, the control signal S3 goes low, and the transistor Q3 turns off.
Therefore, node N1 is connected to power supply terminal V5 via diode D5 and transistor Q1, and
1 is fixed to the discharge stop voltage Vg as it is.
【０１５０】上記の動作を維持期間において繰り返し行
うことにより、周期的な維持パルスＰｓｕを複数のサス
テイン電極１３に印加することができる。したがって、
維持パルスＰｓｕの電圧ＮＶ１が放電開始電圧Ｖｓｔ以
下になるように維持パルスＰｓｕを滑らかに立ち下げて
維持放電を発生させ、放電電流Ｉ１が極大値をとる以前
に維持パルスＰｓｕを滑らかに立ち上げて放電維持最低
電圧Ｖｍｉｎに保持し、後続の繰り返し放電を維持させ
ることができる。By repeating the above operation in the sustain period, a periodic sustain pulse Psu can be applied to the plurality of sustain electrodes 13. Therefore,
The sustain pulse Psu smoothly falls so that the voltage NV1 of the sustain pulse Psu becomes equal to or lower than the discharge start voltage Vst to generate a sustain discharge, and the sustain pulse Psu rises smoothly before the discharge current I1 reaches the maximum value. By maintaining the discharge maintaining minimum voltage Vmin, the subsequent repeated discharge can be maintained.
【０１５１】この結果、維持期間において、放電電流で
ある電流Ｉ１の極大値を抑えることができるとともに、
維持パルスＰｓｕにおいて電流Ｉ１の極大値の周辺の電
圧ＮＶ１を必要最低限の電圧に設定することができるの
で、少ない消費電力で放電セルＤＣの維持放電を行うこ
とができる。また、ＬＣ共振により滑らかに駆動パルス
Ｐｓｕを立ち下げおよび立ち上げているので、この部分
にエッジ部を形成することがなく、不要な電磁波の輻射
を抑制することができる。As a result, during the sustain period, the maximum value of the current I1, which is the discharge current, can be suppressed, and
Since the voltage NV1 around the maximum value of the current I1 in the sustain pulse Psu can be set to the minimum necessary voltage, the sustain discharge of the discharge cells DC can be performed with low power consumption. Further, since the drive pulse Psu smoothly falls and rises due to the LC resonance, an edge portion is not formed at this portion, so that unnecessary electromagnetic wave radiation can be suppressed.
【０１５２】また、本実施の形態では、簡略な回路構成
により、ＬＣ共振により上記波形を有する維持パルスＰ
ｓｕを出力することができるとともに、電荷を回収する
こともできるので、さらに消費電力を少なくすることが
できる。In the present embodiment, the sustain pulse P having the above-described waveform is formed by LC resonance with a simple circuit configuration.
Since su can be output and electric charge can be collected, power consumption can be further reduced.
【０１５３】また、本実施の形態では、維持パルスＰｓ
ｕが滑らかではあるが十分に急峻に立ち下がるため、放
電の際に発生される紫外線光が弱まることがなく、放電
セルＤＣに設けられた蛍光体を十分強く発光させること
ができ、投入電力に対して効率のよい発光を行うことが
できる。In the present embodiment, sustain pulse Ps
Since u falls smoothly but sharply, the ultraviolet light generated at the time of discharge does not weaken, and the phosphor provided in the discharge cell DC can emit light sufficiently intensely. On the other hand, efficient light emission can be performed.
【０１５４】（第６の実施の形態）次に、本発明の第６
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図１３は、本発明の第６実施の
形態によるサステインドライバの構成を示す回路図であ
る。(Sixth Embodiment) Next, the sixth embodiment of the present invention will be described.
The sustain driver according to the embodiment will be described with reference to the drawings. FIG. 13 is a circuit diagram showing a configuration of the sustain driver according to the sixth embodiment of the present invention.
【０１５５】図１３に示すサステインドライバ４ｅと図
１１に示すサステインドライバ４ｄとで異なる点は、電
荷回収回路４１ｄが電荷回収回路４１ｅに変更されるこ
とにより、電源端子Ｖ６，Ｖ７とダイオードＤ３，Ｄ４
との間にスイッチング素子であるトランジスタＱ５，Ｑ
６がそれぞれ付加された点であり、その他の点は図１１
に示すサステインドライバと同様であるので、同一部分
には同一符号を付し詳細な説明を省略し、以下異なる部
分についてのみ詳細に説明する。The difference between the sustain driver 4e shown in FIG. 13 and the sustain driver 4d shown in FIG. 11 is that the power supply terminals V6, V7 and the diodes D3, D4
Between the transistors Q5 and Q
6 are added points, and the other points are shown in FIG.
Are the same as those of the sustain driver shown in FIG. 7, and the same parts are denoted by the same reference numerals and detailed description thereof will be omitted. Hereinafter, only different parts will be described in detail.
【０１５６】図１３に示すように、電圧クランプ部ＣＬ
８は、ノードＮ３に接続され、電圧クランプ部ＣＬ９
は、ノードＮ４に接続される。電圧クランプ部ＣＬ８
は、トランジスタＱ５およびダイオードＤ３を含み、電
圧クランプ部ＣＬ９は、トランジスタＱ６およびダイオ
ードＤ４を含む。トランジスタＱ５は、電源端子Ｖ６と
ダイオードＤ３との間に接続され、トランジスタＱ６
は、電源端子Ｖ７とダイオードＤ４との間に接続され
る。トランジスタＱ５のゲートには、制御信号Ｓ５が入
力され、トランジスタＱ６のゲートには、制御信号Ｓ６
が入力される。As shown in FIG. 13, the voltage clamp section CL
8 is connected to the node N3 and the voltage clamp unit CL9
Is connected to the node N4. Voltage clamp part CL8
Includes a transistor Q5 and a diode D3, and the voltage clamp unit CL9 includes a transistor Q6 and a diode D4. The transistor Q5 is connected between the power supply terminal V6 and the diode D3.
Is connected between the power supply terminal V7 and the diode D4. The control signal S5 is input to the gate of the transistor Q5, and the control signal S6 is input to the gate of the transistor Q6.
Is entered.
【０１５７】本実施の形態では、トランジスタＱ５が第
１のスイッチング素子に相当し、トランジスタＱ６が第
２のスイッチング素子に相当し、その他の点は、第５の
実施の形態と同様である。In the present embodiment, the transistor Q5 corresponds to the first switching element, the transistor Q6 corresponds to the second switching element, and the other points are the same as in the fifth embodiment.
【０１５８】図１４は、図１３に示すサステインドライ
バ４ｅの維持期間の動作を示すタイミング図である。図
１４には、図１３のノードＮ１の電圧ＮＶ１、放電セル
ＤＣの放電電流Ｉ１および図１３のトランジスタＱ１〜
Ｑ６に入力される制御信号Ｓ１〜Ｓ６が示される。FIG. 14 is a timing chart representing the operation of the sustain driver 4e shown in FIG. 13 during the sustain period. FIG. 14 shows the voltage NV1 of the node N1 of FIG. 13, the discharge current I1 of the discharge cell DC, and the transistors Q1 to Q1 of FIG.
Control signals S1 to S6 input to Q6 are shown.
【０１５９】まず、期間ＴＡにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンし、制
御信号Ｓ５がローレベルになりトランジスタＱ５がオフ
し、制御信号Ｓ６がローレベルになりトランジスタＱ６
がオフする。このとき、制御信号Ｓ２はローレベルにあ
りトランジスタＱ２はオフし、制御信号Ｓ３はローレベ
ルにありトランジスタＱ３がオフしている。したがっ
て、回収コンデンサＣ１がトランジスタＱ４およびダイ
オードＤ２を介して回収コイルＬに接続され、回収コイ
ルＬおよびパネル容量ＣｐによるＬＣ共振により、ノー
ドＮ１の電圧ＮＶ１が放電停止電圧Ｖｇから滑らかに降
下する。First, in the period TA, the control signal S1 goes low, the transistor Q1 turns off, the control signal S4 goes high, the transistor Q4 turns on, the control signal S5 goes low, and the transistor Q5 turns off. , The control signal S6 goes low and the transistor Q6
Turns off. At this time, the control signal S2 is at a low level and the transistor Q2 is off, and the control signal S3 is at a low level and the transistor Q3 is off. Therefore, the recovery capacitor C1 is connected to the recovery coil L via the transistor Q4 and the diode D2, and the voltage NV1 of the node N1 smoothly drops from the discharge stop voltage Vg due to LC resonance by the recovery coil L and the panel capacitance Cp.
【０１６０】ここで、ノードＮ４の電圧は、後述するよ
うに、ノードＮ４が期間ＴＡの前（期間ＴＥ）において
電圧クランプ部ＣＬ９に接続されていたため、期間ＴＡ
の初期時には維持パルスＰｓｕの最小ピーク電圧Ｖｓｕ
ｓと放電停止電圧Ｖｇとの中間の電圧より低い電圧Ｖｄ
に設定されている。したがって、第５の実施の形態と同
様に、サステインドライバ４ｅ内の抵抗成分によるエネ
ルギー損失が補償され、ＬＣ共振によりノードＮ１の電
圧ＮＶ１が放電開始電圧Ｖｓｔを越えて最小ピーク電圧
Ｖｓｕｓまで降下する。このとき、電圧クランプ部ＣＬ
８，ＣＬ９が回収コンデンサＣ１，Ｃ２に接続されてい
ないため、電圧クランプ部ＣＬ８，ＣＬ９の影響を受け
ることなく、パネル容量Ｃｐの電荷が期間ＴＡの全期間
でトランジスタＱ４、ダイオードＤ２および回収コイル
Ｌを介して回収コンデンサＣ１に蓄えられ、電荷の回収
が行われる。ノードＮ１の電圧ＮＶ１が放電開始電圧を
越えると、放電セルＤＣの維持放電が開始され、ノード
Ｎ１を流れる放電電流成分のみを表す電流Ｉ１が上昇し
始める。Here, as will be described later, since the node N4 is connected to the voltage clamp unit CL9 before the period TA (period TE), the voltage of the node N4 is set to the period TA.
At the beginning of the operation, the minimum peak voltage Vsu of the sustain pulse Psu
voltage Vd lower than the intermediate voltage between s and the discharge stop voltage Vg
Is set to Therefore, similarly to the fifth embodiment, the energy loss due to the resistance component in the sustain driver 4e is compensated, and the voltage NV1 at the node N1 exceeds the discharge start voltage Vst and drops to the minimum peak voltage Vsus by LC resonance. At this time, the voltage clamp unit CL
8 and CL9 are not connected to the recovery capacitors C1 and C2, so that the charge of the panel capacitance Cp is not affected by the voltage clamp units CL8 and CL9 and the transistor Q4, the diode D2, and the recovery coil L are charged during the entire period TA. Is stored in the recovery capacitor C1 and the charge is recovered. When the voltage NV1 of the node N1 exceeds the discharge start voltage, sustain discharge of the discharge cell DC is started, and the current I1 representing only the discharge current component flowing through the node N1 starts to increase.
【０１６１】次に、期間ＴＢにおいて、制御信号Ｓ３が
ハイレベルになりトランジスタＱ３がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、回収コンデンサＣ１，Ｃ２がダイオードＤ
１およびトランジスタＱ３を介して回収コイルＬに接続
され、回収コイルＬおよびパネル容量ＣｐによるＬＣ共
振により、ノードＮ１の電圧ＮＶ１が最小ピーク電圧Ｖ
ｓｕｓから滑らかに上昇する。Next, in the period TB, the control signal S3 goes high, turning on the transistor Q3, the control signal S4 goes low, and the transistor Q4 turns off.
Therefore, the recovery capacitors C1 and C2 are connected to the diode D
1 and the transistor Q3 to the collection coil L, and the voltage NV1 at the node N1 is reduced to the minimum peak voltage V by LC resonance by the collection coil L and the panel capacitance Cp.
Ascend smoothly from sus.
【０１６２】ここで、ノードＮ３の電圧は、後述するよ
うに、ノードＮ３が期間ＴＥにおいて電圧クランプ部Ｃ
Ｌ８に接続され、その後期間ＴＡにおいて電荷の回収が
行われたため、期間ＴＢの初期時には放電維持最低電圧
Ｖｍｉｎと放電停止電圧Ｖｇとの中間の電圧より高い電
圧Ｖｅよりやや高い電圧に設定されている。したがっ
て、第５の実施の形態と同様に、ＬＣ共振によりノード
Ｎ１の電圧ＮＶ１が降下する。Here, as will be described later, the voltage of the node N3 is set so that the node N3 is in the voltage clamp section C during the period TE.
Since the charge is connected to L8 and the charge is recovered in the period TA thereafter, the voltage is set to be slightly higher than the voltage Ve which is higher than the intermediate voltage between the discharge maintaining minimum voltage Vmin and the discharge stop voltage Vg at the beginning of the period TB. . Therefore, as in the fifth embodiment, the voltage NV1 at the node N1 drops due to LC resonance.
【０１６３】また、このとき、電圧クランプ部ＣＬ８，
ＣＬ９が回収コンデンサＣ１，Ｃ２に接続されていない
ため、電圧クランプ部ＣＬ８，ＣＬ９の影響を受けるこ
となく、期間ＴＢの全期間で、回収コンデンサＣ１，Ｃ
２の電荷が回収コイルＬ、ダイオードＤ１およびトラン
ジスタＱ３を介してパネル容量Ｃｐへ放出される。At this time, the voltage clamp units CL8,
Since CL9 is not connected to the recovery capacitors C1 and C2, the recovery capacitors C1 and C2 are not affected by the voltage clamp units CL8 and CL9 and are recovered during the entire period TB.
2 is discharged to the panel capacitance Cp via the recovery coil L, the diode D1, and the transistor Q3.
【０１６４】次に、期間ＴＣにおいて、制御信号Ｓ２が
ハイレべルになりトランジスタＱ２がオンし、制御信号
Ｓ３がローレべルになりトランジスタＱ３がオフする。
したがって、ノードＮ１がダイオードＤ８およびトラン
ジスタＱ２を介して接地端子に接続され、ノードＮ１の
電圧ＮＶ１が放電維持最低電圧Ｖｍｉｎである接地電位
に固定される。Next, in the period TC, the control signal S2 goes high, turning on the transistor Q2, the control signal S3 goes low, and the transistor Q3 turns off.
Therefore, node N1 is connected to the ground terminal via diode D8 and transistor Q2, and voltage NV1 at node N1 is fixed to the ground potential which is the minimum discharge maintaining voltage Vmin.
【０１６５】次に、期間ＴＤにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
したがって、回収コンデンサＣ１，Ｃ２がトランジスタ
Ｑ３およびダイオードＤ１を介して回収コイルＬに接続
され、回収コイルＬおよびパネル容量ＣｐによるＬＣ共
振により、ノードＮ１の電圧ＮＶ１が滑らかに上昇す
る。Next, in the period TD, the control signal S2 goes low, the transistor Q2 turns off, the control signal S3 goes high, and the transistor Q3 turns on.
Therefore, the recovery capacitors C1 and C2 are connected to the recovery coil L via the transistor Q3 and the diode D1, and the voltage NV1 at the node N1 rises smoothly due to LC resonance caused by the recovery coil L and the panel capacitance Cp.
【０１６６】ここで、ノードＮ３の電圧は、期間ＴＢに
おいて電荷の放出が行われたため、期間ＴＣの初期時に
は、やや降下しているが、放電維持最低電圧Ｖｍｉｎと
放電停止電圧Ｖｇとの中間の電圧より高い電圧に設定さ
れている。したがって、第５の実施の形態と同様に、サ
ステインドライバ４ｅ内の抵抗成分によるエネルギー損
失が補償され、ＬＣ共振によりノードＮ１の電圧ＮＶ１
が放電停止電圧Ｖｇまで立ち上がる。Here, the voltage of the node N3 slightly drops at the beginning of the period TC because charges are released during the period TB, but the voltage at the node N3 is intermediate between the minimum discharge maintaining voltage Vmin and the discharge stop voltage Vg. The voltage is set higher than the voltage. Therefore, as in the fifth embodiment, the energy loss due to the resistance component in the sustain driver 4e is compensated, and the voltage NV1 at the node N1 is compensated by LC resonance.
Rise to the discharge stop voltage Vg.
【０１６７】また、このとき、電圧クランプ部ＣＬ８，
ＣＬ９が回収コンデンサＣ１，Ｃ２に接続されていない
ため、電圧クランプ部ＣＬ８，ＣＬ９の影響を受けるこ
となく、回収コンデンサＣ１，Ｃ２の電荷が回収コイル
Ｌ、ダイオードＤ１およびトランジスタＱ３を介してパ
ネル容量Ｃｐへ放出される。At this time, the voltage clamp units CL8,
Since CL9 is not connected to the recovery capacitors C1 and C2, the charge of the recovery capacitors C1 and C2 is not affected by the voltage clamp units CL8 and CL9 and the panel capacitance Cp is transferred via the recovery coil L, the diode D1 and the transistor Q3. Released to
【０１６８】次に、期間ＴＥにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフし、制
御信号Ｓ５がハイレベルになりトランジスタＱ５がオン
し、制御信号Ｓ６がハイレベルになりトランジスタＱ６
がオンする。したがって、ノードＮ１がダイオードＤ５
およびトランジスタＱ１を介して電源端子Ｖ５に接続さ
れ、ノードＮ１の電圧ＮＶ１はそのまま放電停止電圧Ｖ
ｇに固定される。また、ノードＮ３の電圧は、電圧クラ
ンプ部ＣＬ８によりＶｅに保持され、ノードＮ４の電圧
は、電圧クランプ部ＣＬ９によりＶｄに保持され、この
状態が維持される。Next, in the period TE, the control signal S1 goes high, the transistor Q1 turns on, the control signal S3 goes low, the transistor Q3 turns off, the control signal S5 goes high, and the transistor Q5 turns on. Then, the control signal S6 goes high and the transistor Q6
Turns on. Therefore, the node N1 is connected to the diode D5
And the power supply terminal V5 via the transistor Q1, and the voltage NV1 at the node N1 is maintained at the discharge stop voltage V
fixed to g. The voltage at the node N3 is held at Ve by the voltage clamp unit CL8, and the voltage at the node N4 is held at Vd by the voltage clamp unit CL9, and this state is maintained.
【０１６９】上記の動作を維持期間において繰り返し行
うことにより、本実施の形態でも、第５の実施の形態と
同様の効果が得られる。また、本実施の形態では、ＬＣ
共振動作期間すなわち電荷回収期間は、電圧クランプ部
ＣＬ８，ＣＬ９を回収コンデンサＣ１，Ｃ２に接続して
いないので、電圧クランプ部ＣＬ８，ＣＬ９の影響を受
けない。したがって、期間ＴＡの全期間で電荷を回収
し、期間ＴＢ，ＴＤで全期間で電荷を放出することがで
き、効率よく電荷を回収することができる。By repeating the above operation in the sustain period, the present embodiment can provide the same effects as the fifth embodiment. In the present embodiment, LC
During the resonance operation period, that is, during the charge recovery period, the voltage clamp units CL8 and CL9 are not connected to the recovery capacitors C1 and C2, and thus are not affected by the voltage clamp units CL8 and CL9. Therefore, the charge can be collected in the entire period of the period TA, and the charge can be released in the entire period of the periods TB and TD, and the charge can be efficiently collected.
【０１７０】（第７の実施の形態）次に、本発明の第７
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図１５は、本発明の第７の実施
の形態によるサステインドライバの構成を示す回路図で
ある。(Seventh Embodiment) Next, a seventh embodiment of the present invention will be described.
The sustain driver according to the embodiment will be described with reference to the drawings. FIG. 15 is a circuit diagram showing a configuration of the sustain driver according to the seventh embodiment of the present invention.
【０１７１】図１５に示すサステインドライバ４ｆと図
１１に示すサステインドライバ４ｄとで異なる点は、電
荷回収回路４１ｄが電荷回収回路４１ｆに変更されるこ
とにより、ノードＮ２とノードＮ３との間にダイオード
Ｄ７およびトランジスタＱ８が付加され、電源端子Ｖ７
に電圧Ｖｄを供給される電圧クランプ部ＣＬ７が電源端
子Ｖ８に電圧Ｖｆを供給される電圧クランプ部ＣＬ１０
に変更された点であり、その他の点は図１１に示すサス
テインドライバと同様であるので、同一部分には同一符
号を付し詳細な説明を省略し、以下異なる部分について
のみ詳細に説明する。The difference between the sustain driver 4f shown in FIG. 15 and the sustain driver 4d shown in FIG. 11 is that the charge recovery circuit 41d is changed to the charge recovery circuit 41f, so that a diode is provided between the nodes N2 and N3. D7 and a transistor Q8 are added, and the power supply terminal V7
Is supplied with the voltage Vd to the power supply terminal V8, and the voltage clamp unit CL10 is supplied with the voltage Vf to the power supply terminal V8.
Since the other points are the same as those of the sustain driver shown in FIG. 11, the same parts are denoted by the same reference numerals, and detailed description thereof will be omitted. Only different parts will be described in detail below.
【０１７２】図１５に示すように、ダイオードＤ７およ
びトランジスタＱ８は、ノードＮ２とノードＮ３との間
に直列に接続される。トランジスタＱ８のゲートには、
制御信号Ｓ８が入力される。ダイオードＤ４は、電源端
子Ｖ８とノードＮ４との間に接続されている。電源端子
Ｖ８には、維持パルスＰｓｕの最小ピーク電圧Ｖｓｕｓ
と一段目の立ち下がり時のピーク電圧との中間の電圧よ
り低い電圧Ｖｆが印加される。As shown in FIG. 15, diode D7 and transistor Q8 are connected in series between nodes N2 and N3. The gate of the transistor Q8
The control signal S8 is input. The diode D4 is connected between the power supply terminal V8 and the node N4. The power supply terminal V8 has a minimum peak voltage Vsus of the sustain pulse Psu.
And a voltage Vf lower than an intermediate voltage between the peak voltage at the time of falling of the first stage and the first stage.
【０１７３】本実施の形態では、トランジスタＱ４，Ｑ
８、ダイオードＤ２，Ｄ７および電圧クランプ部ＣＬ
６，ＣＬ１０が遷移手段に相当し、トランジスタＱ８、
ダイオードＤ７および電圧クランプ部ＣＬ６が第１の遷
移手段および第１の共振遷移手段に相当し、トランジス
タＱ４、ダイオードＤ２および電圧クランプ部ＣＬ１０
が第２の遷移手段および第２の共振遷移手段に相当す
る。また、トランジスタＱ８およびダイオードＤ７が第
１の立ち下げ用接続手段に相当し、トランジスタＱ４お
よびダイオードＤ２が第２の立ち下げ用接続手段に相当
する。また、ダイオードＤ７が第１の立ち下げ用一方向
導通素子に相当し、トランジスタＱ８が第１の立ち下げ
用スイッチング素子に相当し、ダイオードＤ２が第２の
立ち下げ用一方向導通素子に相当し、トランジスタＱ４
が第２の立ち下げ用スイッチング素子に相当し、その他
の点は、第５の実施の形態と同様である。In this embodiment, transistors Q4, Q
8, diodes D2 and D7 and voltage clamp unit CL
6, CL10 correspond to the transition means, and the transistors Q8,
The diode D7 and the voltage clamp unit CL6 correspond to a first transition unit and a first resonance transition unit, and the transistor Q4, the diode D2, and the voltage clamp unit CL10
Correspond to the second transition means and the second resonance transition means. Further, the transistor Q8 and the diode D7 correspond to first connection means for falling, and the transistor Q4 and the diode D2 correspond to second connection means for falling. Further, the diode D7 corresponds to a first falling one-way conduction element, the transistor Q8 corresponds to a first falling switching element, and the diode D2 corresponds to a second falling one-way conduction element. , Transistor Q4
Correspond to the second switching element for falling, and the other points are the same as those of the fifth embodiment.
【０１７４】図１６は、図１５に示すサステインドライ
バ４ｆの維持期間の動作を示すタイミング図である。図
１６には、図１５のノードＮ１の電圧ＮＶ１、放電セル
ＤＣの放電電流Ｉ１および図１５のトランジスタＱ１〜
Ｑ４，Ｑ８に入力される制御信号Ｓ１〜Ｓ４，Ｓ８が示
される。FIG. 16 is a timing chart representing an operation of the sustain driver 4f shown in FIG. 15 during the sustain period. FIG. 16 shows the voltage NV1 of the node N1 in FIG. 15, the discharge current I1 of the discharge cell DC, and the transistors Q1 to Q1 in FIG.
Control signals S1 to S4 and S8 input to Q4 and Q8 are shown.
【０１７５】まず、期間ＴＡにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ８がハイレベルになりトランジスタＱ８がオンする。
このとき、制御信号Ｓ２はローレベルにありトランジス
タＱ２はオフし、制御信号Ｓ３はローレベルにありトラ
ンジスタＱ３はオフし、制御信号Ｓ４はローレベルにあ
りトランジスタＱ４はオフしている。したがって、回収
コンデンサＣ２がトランジスタＱ８およびダイオードＤ
７を介して回収コイルＬに接続され、回収コイルＬおよ
びパネル容量ＣｐによるＬＣ共振により、ノードＮ１の
電圧ＮＶ１が放電停止電圧Ｖｇから滑らかに降下する。First, in the period TA, the control signal S1 goes low, the transistor Q1 turns off, the control signal S8 goes high, and the transistor Q8 turns on.
At this time, the control signal S2 is at the low level and the transistor Q2 is off, the control signal S3 is at the low level and the transistor Q3 is off, and the control signal S4 is at the low level and the transistor Q4 is off. Therefore, the recovery capacitor C2 includes the transistor Q8 and the diode D
7, the voltage NV1 at the node N1 smoothly drops from the discharge stop voltage Vg due to LC resonance caused by the recovery coil L and the panel capacitance Cp.
【０１７６】ここで、電源端子Ｖ６の電圧Ｖｅは、第５
の実施の形態と同様に、放電維持最低電圧Ｖｍｉｎと放
電停止電圧Ｖｇとの中間の電圧より高い値、すなわち放
電開始電圧Ｖｓｔと放電停止電圧Ｖｇとの中間の電圧よ
り高い値に設定されている。したがって、電圧クランプ
部ＣＬ６によりノードＮ３の電圧がＶｓｔとＶｇとの中
間の電圧より高くなり、ＬＣ共振によりノードＮ１の電
圧ＮＶ１が放電開始電圧Ｖｓｔを越えない範囲で降下す
る。また、このとき、パネル容量Ｃｐの電荷がトランジ
スタＱ８、ダイオードＤ７および回収コイルＬを介して
回収コンデンサＣ１，Ｃ２に蓄えられ、電荷の回収が行
われる。Here, the voltage Ve of the power supply terminal V6 is the fifth
Similarly to the embodiment, the value is set to a value higher than an intermediate voltage between the discharge maintaining minimum voltage Vmin and the discharge stop voltage Vg, that is, a value higher than an intermediate voltage between the discharge start voltage Vst and the discharge stop voltage Vg. . Therefore, the voltage of the node N3 becomes higher than the intermediate voltage between Vst and Vg by the voltage clamp unit CL6, and the voltage NV1 of the node N1 drops within a range not exceeding the discharge start voltage Vst due to LC resonance. At this time, the charge of the panel capacitance Cp is stored in the recovery capacitors C1 and C2 via the transistor Q8, the diode D7, and the recovery coil L, and the charge is recovered.
【０１７７】次に、期間ＴＢにおいて、制御信号Ｓ４が
ハイレベルになりトランジスタＱ４がオンし、制御信号
Ｓ８がローレベルになりトランジスタＱ８がオフする。
したがって、回収コンデンサＣ１がトランジスタＱ４お
よびダイオードＤ２を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかにさらに降下す
る。Next, in the period TB, the control signal S4 goes high, turning on the transistor Q4, the control signal S8 goes low, and the transistor Q8 turns off.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the transistor Q4 and the diode D2,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 further drops smoothly.
【０１７８】ここで、電源端子Ｖ８の電圧Ｖｆは、サス
テインドライバ４ｆ内の抵抗成分を考慮し、最小ピーク
電圧Ｖｓｕｓと期間Ａでのピーク電圧Ｖｐとの中間の電
圧より低い値に設定されている。したがって、電圧クラ
ンプ部ＣＬ８によりノードＮ４の電圧が最小ピーク電圧
Ｖｓｕｓと期間Ａでのピーク電圧Ｖｐとの中間の電圧よ
り低くなり、ＬＣ共振によりノードＮ１の電圧ＮＶ１が
放電開始電圧Ｖｓｔを越えて最小ピーク電圧Ｖｓｕｓま
で降下する。このとき、パネル容量Ｃｐの電荷がトラン
ジスタＱ４、ダイオードＤ２および回収コイルＬを介し
て回収コンデンサＣ１に蓄えられ、電荷の回収が行われ
る。ノードＮ１の電圧ＮＶ１が放電開始電圧Ｖｓｔを越
えると、放電セルＤＣの維持放電が開始され、ノードＮ
１を流れる放電電流成分のみを表す電流Ｉ１が上昇し始
める。Here, the voltage Vf of the power supply terminal V8 is set to a value lower than an intermediate voltage between the minimum peak voltage Vsus and the peak voltage Vp in the period A in consideration of the resistance component in the sustain driver 4f. . Therefore, the voltage of the node N4 becomes lower than the intermediate voltage between the minimum peak voltage Vsus and the peak voltage Vp in the period A by the voltage clamp unit CL8, and the voltage NV1 of the node N1 exceeds the discharge start voltage Vst due to LC resonance. The voltage drops to the peak voltage Vsus. At this time, the charge of the panel capacitance Cp is stored in the recovery capacitor C1 via the transistor Q4, the diode D2, and the recovery coil L, and the charge is recovered. When voltage NV1 at node N1 exceeds discharge start voltage Vst, sustain discharge of discharge cell DC is started, and node N1
The current I1 representing only the discharge current component flowing through 1 starts to increase.
【０１７９】次に、期間ＴＣにおいて、制御信号Ｓ３が
ハイレベルになりトランジスタＱ３がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、回収コンデンサＣ２がダイオードＤ１およ
びトランジスタＱ３を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が最小ピーク電圧Ｖｓｕｓ
から滑らかに上昇する。Next, in the period TC, the control signal S3 goes high, turning on the transistor Q3, the control signal S4 goes low, and the transistor Q4 turns off.
Therefore, the recovery capacitor C2 is connected to the recovery coil L via the diode D1 and the transistor Q3,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 becomes the minimum peak voltage Vsus.
Rises smoothly from
【０１８０】ここで、電源端子Ｖ６の電圧Ｖｅは、上記
のように、放電維持最低電圧Ｖｍｉｎと放電停止電圧Ｖ
ｇとの中間の電圧より高い値に設定されている。したが
って、電圧クランプ部ＣＬ６によりノードＮ３の電圧が
Ｖｇ／２より高くなり、ＬＣ共振によりノードＮ１の電
圧ＮＶ１が立ち上がる。Here, the voltage Ve of the power supply terminal V6 is, as described above, the minimum discharge maintaining voltage Vmin and the discharge stop voltage Vmin.
It is set to a value higher than the voltage intermediate with g. Therefore, the voltage of the node N3 becomes higher than Vg / 2 by the voltage clamp unit CL6, and the voltage NV1 of the node N1 rises due to LC resonance.
【０１８１】このとき、ノードＮ１の電流Ｉ１は、電圧
ＮＶ１が最小ピーク電圧Ｖｓｕｓに達してからやや遅れ
て極大値をとるとともに、そのタイミングには電圧ＮＶ
１がすでにピーク値より高くなっているため、従来の放
電電流よりもその極大値が抑えられる。また、このと
き、回収コンデンサＣ１，Ｃ２の電荷は、回収コイル
Ｌ、ダイオードＤ１およびトランジスタＱ３を介してパ
ネル容量Ｃｐへ放出される。At this time, the current I1 at the node N1 takes its maximum value slightly after the voltage NV1 reaches the minimum peak voltage Vsus, and at the timing, the voltage NV1
Since 1 is already higher than the peak value, the maximum value is suppressed as compared with the conventional discharge current. At this time, the charges of the recovery capacitors C1 and C2 are discharged to the panel capacitance Cp via the recovery coil L, the diode D1, and the transistor Q3.
【０１８２】次に、期間ＴＤにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
したがって、ノードＮ１がダイオードＤ８およびトラン
ジスタＱ２を介して接地端子に接続され、ノードＮ１の
電圧ＮＶ１が放電維持最低電圧Ｖｍｉｎである接地電位
に固定される。Next, in the period TD, the control signal S2 goes high, turning on the transistor Q2, the control signal S3 goes low, and the transistor Q3 turns off.
Therefore, node N1 is connected to the ground terminal via diode D8 and transistor Q2, and voltage NV1 at node N1 is fixed to the ground potential which is the minimum discharge maintaining voltage Vmin.
【０１８３】次に、期間ＴＥにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
したがって、回収コンデンサＣ２がダイオードＤ１およ
びトランジスタＱ３を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかに上昇する。Next, in the period TE, the control signal S2 goes low, the transistor Q2 turns off, the control signal S3 goes high, and the transistor Q3 turns on.
Therefore, the recovery capacitor C2 is connected to the recovery coil L via the diode D1 and the transistor Q3,
The voltage NV1 at the node N1 smoothly rises due to the LC resonance caused by the recovery coil L and the panel capacitance Cp.
【０１８４】ここで、電源端子Ｖ６の電圧Ｖｅは、上記
のように、放電維持最低電圧Ｖｍｉｎと放電停止電圧Ｖ
ｇとの中間の電圧より高い値に設定されている。したが
って、電圧クランプ部ＣＬ６によりノードＮ３の電圧が
Ｖｇ／２より高くなり、ＬＣ共振によりノードＮ１の電
圧ＮＶ１が放電停止電圧Ｖｇまで立ち上がる。また、こ
のとき、回収コンデンサＣ１，Ｃ２の電荷は、回収コイ
ルＬ、ダイオードＤ１およびトランジスタＱ３を介して
パネル容量Ｃｐへ放出される。Here, the voltage Ve of the power supply terminal V6 is, as described above, the minimum discharge maintaining voltage Vmin and the discharge stop voltage Vmin.
It is set to a value higher than the voltage intermediate with g. Therefore, the voltage of the node N3 becomes higher than Vg / 2 by the voltage clamp unit CL6, and the voltage NV1 of the node N1 rises to the discharge stop voltage Vg by LC resonance. At this time, the charges of the recovery capacitors C1 and C2 are discharged to the panel capacitance Cp via the recovery coil L, the diode D1, and the transistor Q3.
【０１８５】次に、期間ＴＦにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
したがって、ノードＮ１がダイオードＤ５およびトラン
ジスタＱ１を介して電源端子Ｖ８に接続され、ノードＮ
１の電圧ＮＶ１が放電停止電圧Ｖｇに固定される。Next, in the period TF, the control signal S1 goes high, the transistor Q1 turns on, the control signal S3 goes low, and the transistor Q3 turns off.
Therefore, node N1 is connected to power supply terminal V8 via diode D5 and transistor Q1, and
1 is fixed to the discharge stop voltage Vg.
【０１８６】上記の動作を維持期間において繰り返し行
うことにより、本実施の形態では、第５の実施の形態と
同様の効果が得られるとともに、維持パルスＰｓｕを二
段階で放電開始電圧以上に立ち下げているので、立ち下
げ時の消費電力をさらに少なくすることができる。By repeatedly performing the above operation in the sustain period, in the present embodiment, the same effect as in the fifth embodiment can be obtained, and the sustain pulse Psu falls in two stages to the discharge starting voltage or more. Therefore, power consumption at the time of shutdown can be further reduced.
【０１８７】（第８の実施の形態）次に、本発明の第８
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図１７は、本発明の第８の実施
の形態によるサステインドライバの構成を示す回路図で
ある。(Eighth Embodiment) Next, an eighth embodiment of the present invention will be described.
The sustain driver according to the embodiment will be described with reference to the drawings. FIG. 17 is a circuit diagram showing a configuration of the sustain driver according to the eighth embodiment of the present invention.
【０１８８】図１７に示すサステインドライバ４ｇと図
１５に示すサステインドライバ４ｆとで異なる点は、電
荷回収回路４１ｆが電荷回収回路４１ｇに変更されるこ
とにより、ノードＮ２とノードＮ４との間にダイオード
Ｄ６およびトランジスタＱ７が付加された点であり、そ
の他の点は図１５に示すサステインドライバと同様であ
るので、同一部分には同一符号を付し詳細な説明を省略
し、以下異なる部分についてのみ詳細に説明する。The difference between the sustain driver 4g shown in FIG. 17 and the sustain driver 4f shown in FIG. 15 is that the charge recovery circuit 41f is changed to the charge recovery circuit 41g, so that a diode is provided between the nodes N2 and N4. D6 and transistor Q7 are added, and the other points are the same as those of the sustain driver shown in FIG. 15. Therefore, the same portions are denoted by the same reference numerals and detailed description thereof will be omitted. Will be described.
【０１８９】図１７に示すように、ダイオードＤ６およ
びトランジスタＱ７は、ノードＮ２とノードＮ４との間
に直列に接続される。トランジスタＱ７のゲートには、
制御信号Ｓ７が入力される。As shown in FIG. 17, diode D6 and transistor Q7 are connected in series between nodes N2 and N4. The gate of the transistor Q7 has
The control signal S7 is input.
【０１９０】本実施の形態では、トランジスタＱ７，Ｑ
３、ダイオードＤ６，Ｄ１および電圧クランプ部ＣＬ１
０，ＣＬ６が逆遷移手段に相当し、トランジスタＱ７、
ダイオードＤ６および電圧クランプ部ＣＬ１０が第１の
共振逆遷移手段に相当し、トランジスタＱ３、ダイオー
ドＤ１および電圧クランプ部ＣＬ６が第２の共振逆遷移
手段に相当する。また、ダイオードＤ７が第１の立ち下
げ用一方向導通素子に相当し、トランジスタＱ８が第１
の立ち下げ用スイッチング素子に相当し、ダイオードＤ
２が第２の立ち下げ用一方向導通素子に相当し、トラン
ジスタＱ４が第２の立ち下げ用スイッチング素子に相当
し、その他の点は、第７の実施の形態と同様である。In this embodiment, transistors Q7, Q
3. Diodes D6 and D1 and voltage clamp unit CL1
0, CL6 correspond to the reverse transition means, and the transistor Q7,
The diode D6 and the voltage clamp unit CL10 correspond to first resonance reverse transition means, and the transistor Q3, the diode D1, and the voltage clamp unit CL6 correspond to second resonance reverse transition means. The diode D7 corresponds to a first one-way conduction element for falling, and the transistor Q8 corresponds to the first one-way conduction element.
The switching element for the falling of the diode D
2 corresponds to the second one-way conduction element for falling, the transistor Q4 corresponds to the second switching element for falling, and the other points are the same as those of the seventh embodiment.
【０１９１】図１８は、図１７に示すサステインドライ
バ４ｇの維持期間の動作を示すタイミング図である。図
１８には、図１７のノードＮ１の電圧ＮＶ１、放電セル
ＤＣの放電電流Ｉ１および図１７のトランジスタＱ１〜
Ｑ４，Ｑ７，Ｑ８に入力される制御信号Ｓ１〜Ｓ４，Ｓ
７，Ｓ８が示される。FIG. 18 is a timing chart representing an operation during the sustain period of sustain driver 4g shown in FIG. FIG. 18 shows the voltage NV1 at the node N1 in FIG. 17, the discharge current I1 of the discharge cell DC, and the transistors Q1 to Q1 in FIG.
Control signals S1 to S4, S input to Q4, Q7, Q8
7, S8 are shown.
【０１９２】まず、期間ＴＡにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ８がハイレベルになりトランジスタＱ８がオンする。
このとき、制御信号Ｓ２はローレベルにありトランジス
タＱ２はオフし、制御信号Ｓ３はローレベルにありトラ
ンジスタＱ３はオフし、制御信号Ｓ４はローレベルにあ
りトランジスタＱ４はオフし、制御信号Ｓ７はローレベ
ルにありトランジスタＱ７はオフしている。したがっ
て、回収コンデンサＣ２がトランジスタＱ８およびダイ
オードＤ７を介して回収コイルＬに接続され、回収コイ
ルＬおよびパネル容量ＣｐによるＬＣ共振により、ノー
ドＮ１の電圧ＮＶ１が放電停止電圧Ｖｇから滑らかに降
下する。First, in the period TA, the control signal S1 goes low, the transistor Q1 turns off, the control signal S8 goes high, and the transistor Q8 turns on.
At this time, the control signal S2 is at low level and the transistor Q2 is turned off, the control signal S3 is at low level and the transistor Q3 is turned off, the control signal S4 is at low level and the transistor Q4 is turned off, and the control signal S7 is low. Level and the transistor Q7 is off. Therefore, the recovery capacitor C2 is connected to the recovery coil L via the transistor Q8 and the diode D7, and the voltage NV1 at the node N1 smoothly drops from the discharge stop voltage Vg due to LC resonance by the recovery coil L and the panel capacitance Cp.
【０１９３】ここで、電源端子Ｖ６の電圧Ｖｅは、第５
の実施の形態と同様に、放電維持最低電圧Ｖｍｉｎと放
電停止電圧Ｖｇとの中間の電圧より高い値、すなわち放
電開始電圧Ｖｓｔと放電停止電圧Ｖｇとの中間の電圧よ
り高い値に設定されている。したがって、電圧クランプ
部ＣＬ６によりノードＮ３の電圧がＶｓｔとＶｇとの中
間の電圧より高くなり、ＬＣ共振によりノードＮ１の電
圧ＮＶ１が放電開始電圧Ｖｓｔを越えない範囲で上昇す
る。また、このとき、パネル容量Ｃｐの電荷がトランジ
スタＱ８、ダイオードＤ７および回収コイルＬを介して
回収コンデンサＣ１，Ｃ２に蓄えられ、電荷の回収が行
われる。Here, the voltage Ve of the power supply terminal V6 is the fifth
Similarly to the embodiment, the value is set to a value higher than an intermediate voltage between the discharge maintaining minimum voltage Vmin and the discharge stop voltage Vg, that is, a value higher than an intermediate voltage between the discharge start voltage Vst and the discharge stop voltage Vg. . Therefore, the voltage of the node N3 becomes higher than the intermediate voltage between Vst and Vg by the voltage clamp section CL6, and the voltage NV1 of the node N1 rises within a range not exceeding the discharge start voltage Vst due to LC resonance. At this time, the charge of the panel capacitance Cp is stored in the recovery capacitors C1 and C2 via the transistor Q8, the diode D7, and the recovery coil L, and the charge is recovered.
【０１９４】次に、期間ＴＢにおいて、制御信号Ｓ４が
ハイレベルになりトランジスタＱ４がオンし、制御信号
Ｓ８がローレベルになりトランジスタＱ８がオフする。
したがって、回収コンデンサＣ１がトランジスタＱ４お
よびダイオードＤ２を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかにさらに降下す
る。Next, in the period TB, the control signal S4 goes high, turning on the transistor Q4, the control signal S8 goes low, and the transistor Q8 turns off.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the transistor Q4 and the diode D2,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 further drops smoothly.
【０１９５】ここで、電源端子Ｖ８の電圧Ｖｆは、第７
の実施の形態と同様に、最小ピーク電圧Ｖｓｕｓと期間
Ａでのピーク電圧Ｖｐとの中間の電圧より低い値に設定
されている。したがって、電圧クランプ部ＣＬ１０によ
りノードＮ４の電圧が最小ピーク電圧Ｖｓｕｓと期間Ａ
でのピーク電圧Ｖｐとの中間の電圧より低くなり、ＬＣ
共振によりノードＮ１の電圧ＮＶ１が放電開始電圧Ｖｓ
ｔを越えて最小ピーク電圧Ｖｓｕｓまで降下する。この
とき、パネル容量Ｃｐの電荷がトランジスタＱ４、ダイ
オードＤ２および回収コイルＬを介して回収コンデンサ
Ｃ１に蓄えられ、電荷の回収が行われる。ノードＮ１の
電圧ＮＶ１が放電開始電圧Ｖｓｔを越えると、放電セル
ＤＣの維持放電が開始され、ノードＮ１を流れる放電電
流成分のみを表す電流Ｉ１が上昇し始める。Here, the voltage Vf of the power supply terminal V8 is the seventh
In the same manner as in the embodiment, the voltage is set to a value lower than the intermediate voltage between the minimum peak voltage Vsus and the peak voltage Vp in the period A. Therefore, the voltage of the node N4 is reduced to the minimum peak voltage Vsus and the period A by the voltage clamp unit CL10.
Is lower than the voltage intermediate with the peak voltage Vp at
Due to the resonance, the voltage NV1 of the node N1 becomes the discharge start voltage Vs
After t, the voltage drops to the minimum peak voltage Vsus. At this time, the charge of the panel capacitance Cp is stored in the recovery capacitor C1 via the transistor Q4, the diode D2, and the recovery coil L, and the charge is recovered. When the voltage NV1 of the node N1 exceeds the discharge start voltage Vst, sustain discharge of the discharge cell DC is started, and the current I1 representing only the discharge current component flowing through the node N1 starts to increase.
【０１９６】次に、期間ＴＣにおいて、制御信号Ｓ４が
ローレベルになりトランジスタＱ４がオフし、制御信号
Ｓ７がハイレベルになりトランジスタＱ７がオンする。
したがって、回収コンデンサＣ１がダイオードＤ６およ
びトランジスタＱ７を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が最小ピーク電圧Ｖｓｕｓ
から滑らかに上昇する。Next, in the period TC, the control signal S4 goes low, the transistor Q4 turns off, the control signal S7 goes high, and the transistor Q7 turns on.
Therefore, the recovery capacitor C1 is connected to the recovery coil L via the diode D6 and the transistor Q7,
Due to the LC resonance caused by the recovery coil L and the panel capacitance Cp, the voltage NV1 at the node N1 becomes the minimum peak voltage Vsus.
Rises smoothly from
【０１９７】ここで、電源端子Ｖ８の電圧Ｖｆは、上記
のように、最小ピーク電圧Ｖｓｕｓと期間Ａでのピーク
電圧Ｖｐとの中間の電圧より低い値に設定されている。
したがって、電圧クランプ部ＣＬ１０によりノードＮ４
の電圧が最小ピーク電圧Ｖｓｕｓと期間Ａでのピーク電
圧Ｖｐとの中間の電圧より低くなり、ＬＣ共振によりノ
ードＮ１の電圧ＮＶ１が立ち上がるが、サステインドラ
イバ４ｇ内の抵抗成分により放電維持最低電圧Ｖｍｉｎ
までは立ち上がらない。Here, the voltage Vf of the power supply terminal V8 is set to a value lower than the intermediate voltage between the minimum peak voltage Vsus and the peak voltage Vp in the period A, as described above.
Therefore, the voltage clamp unit CL10 allows the node N4
Is lower than the intermediate voltage between the minimum peak voltage Vsus and the peak voltage Vp in the period A, and the voltage NV1 of the node N1 rises due to LC resonance. However, the discharge maintaining minimum voltage Vmin is generated by the resistance component in the sustain driver 4g.
Do not stand up until.
【０１９８】このとき、ノードＮ１の電流Ｉ１は、電圧
ＮＶ１が最小ピーク電圧Ｖｓｕｓに達してからやや遅れ
て極大値をとるとともに、そのタイミングには電圧ＮＶ
１がすでにピーク値より高くなっているため、従来の放
電電流よりもその極大値が抑えられる。また、このと
き、回収コンデンサＣ１の電荷は、回収コイルＬ、ダイ
オードＤ６およびトランジスタＱ７を介してパネル容量
Ｃｐへ放出される。At this time, the current I1 of the node N1 takes its maximum value slightly after the voltage NV1 reaches the minimum peak voltage Vsus, and at the same time, the voltage NV1
Since 1 is already higher than the peak value, the maximum value is suppressed as compared with the conventional discharge current. At this time, the charge of the recovery capacitor C1 is discharged to the panel capacitance Cp via the recovery coil L, the diode D6, and the transistor Q7.
【０１９９】次に、期間ＴＤにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ７がローレベルになりトランジスタＱ７がオフする。
したがって、ノードＮ１がダイオードＤ８およびトラン
ジスタＱ２を介して接地端子に接続され、ノードＮ１の
電圧ＮＶ１が急激に上昇して放電維持最低電圧Ｖｍｉｎ
である接地電位に固定される。Next, in the period TD, the control signal S2 goes high, turning on the transistor Q2, the control signal S7 goes low, and the transistor Q7 turns off.
Therefore, node N1 is connected to the ground terminal via diode D8 and transistor Q2, and voltage NV1 at node N1 sharply rises to maintain discharge maintaining minimum voltage Vmin.
Is fixed to the ground potential.
【０２００】次に、期間ＴＥにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
したがって、回収コンデンサＣ２がダイオードＤ１およ
びトランジスタＱ３を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧ＮＶ１が滑らかに上昇する。Next, in the period TE, the control signal S2 goes low, the transistor Q2 turns off, the control signal S3 goes high, and the transistor Q3 turns on.
Therefore, the recovery capacitor C2 is connected to the recovery coil L via the diode D1 and the transistor Q3,
The voltage NV1 at the node N1 smoothly rises due to the LC resonance caused by the recovery coil L and the panel capacitance Cp.
【０２０１】ここで、電源端子Ｖ６の電圧Ｖｅは、上記
のように、放電維持最低電圧Ｖｍｉｎと放電停止電圧Ｖ
ｇとの中間の電圧より高い値に設定されている。したが
って、電圧クランプ部ＣＬ６によりノードＮ３の電圧が
Ｖｇ／２より高くなり、ＬＣ共振によりノードＮ１の電
圧ＮＶ１が放電停止電圧Ｖｇまで立ち上がる。また、こ
のとき、回収コンデンサＣ１，Ｃ２の電荷は、回収コイ
ルＬ、ダイオードＤ１およびトランジスタＱ３を介して
パネル容量Ｃｐへ放出される。Here, the voltage Ve of the power supply terminal V6 is, as described above, the discharge sustaining minimum voltage Vmin and the discharge stop voltage Vmin.
It is set to a value higher than the voltage intermediate with g. Therefore, the voltage of the node N3 becomes higher than Vg / 2 by the voltage clamp unit CL6, and the voltage NV1 of the node N1 rises to the discharge stop voltage Vg by LC resonance. At this time, the charges of the recovery capacitors C1 and C2 are discharged to the panel capacitance Cp via the recovery coil L, the diode D1, and the transistor Q3.
【０２０２】次に、期間ＴＦにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
したがって、ノードＮ１がダイオードＤ５およびトラン
ジスタＱ１を介して電源端子Ｖ５に接続され、ノードＮ
１の電圧ＮＶ１が放電停止電圧Ｖｇに固定される。Next, in the period TF, the control signal S1 goes high, turning on the transistor Q1, the control signal S3 goes low, and the transistor Q3 turns off.
Therefore, node N1 is connected to power supply terminal V5 via diode D5 and transistor Q1, and
1 is fixed to the discharge stop voltage Vg.
【０２０３】上記の動作を維持期間において繰り返し行
うことにより、本実施の形態でも、第７の実施の形態と
同様の効果が得られる。By repeating the above operation in the sustain period, the present embodiment can provide the same effects as in the seventh embodiment.
【０２０４】なお、上記の各実施の形態では、駆動回路
の一例としてサステインドライバについて説明したが、
スキャンドライバ等についても上記と同様にして本発明
を適用することができ、その場合も同様の効果を得るこ
とができる。また、上記の各実施の形態では、２個の電
圧クランプ部を用いているが、各立ち上げおよび立ち下
げ動作毎に個別の電圧クランプ部を設け、各動作に適し
た電圧にクランプするようにしてもよい。In the above embodiments, the sustain driver has been described as an example of the drive circuit.
The present invention can be applied to a scan driver and the like in the same manner as described above, and in that case, the same effect can be obtained. In each of the above embodiments, two voltage clamp units are used. However, a separate voltage clamp unit is provided for each rise and fall operation so that a voltage suitable for each operation is clamped. You may.
【０２０５】[0205]
【発明の効果】本発明によれば、放電開始電圧以上にな
るように駆動パルスを滑らかに遷移させて放電セルを放
電させ、放電セルの放電電流が極大値をとると同時また
はその前に駆動パルスを滑らかに逆方向に遷移させて放
電維持電圧に保持しているので、不要な電磁波の輻射を
抑制することができるとともに、少ない消費電力で放電
を行うことができる。According to the present invention, a discharge pulse is discharged by smoothly transitioning a drive pulse so as to be equal to or higher than a discharge start voltage, and the drive current is simultaneously or before the discharge current of the discharge cell reaches a maximum value. Since the pulse is smoothly shifted in the reverse direction and is maintained at the discharge sustaining voltage, unnecessary radiation of electromagnetic waves can be suppressed and discharge can be performed with low power consumption.
【図１】本発明の第１の実施の形態のサステインドライ
バを用いたプラズマディスプレイ装置の構成を示すブロ
ック図FIG. 1 is a block diagram showing a configuration of a plasma display device using a sustain driver according to a first embodiment of the present invention.
【図２】図１のＰＤＰにおけるアドレス電極、スキャン
電極およびサステイン電極の駆動電圧の一例を示すタイ
ミング図FIG. 2 is a timing chart showing an example of drive voltages of an address electrode, a scan electrode, and a sustain electrode in the PDP of FIG.
【図３】本発明の第１の実施の形態によるサステインド
ライバの構成を示す回路図FIG. 3 is a circuit diagram showing a configuration of a sustain driver according to the first embodiment of the present invention.
【図４】図３に示すサステインドライバの維持期間の動
作を示すタイミング図FIG. 4 is a timing chart showing an operation of the sustain driver shown in FIG. 3 during a sustain period;
【図５】本発明の第２の実施の形態によるサステインド
ライバの構成を示す回路図FIG. 5 is a circuit diagram showing a configuration of a sustain driver according to a second embodiment of the present invention.
【図６】図５に示すサステインドライバの維持期間の動
作を示すタイミング図FIG. 6 is a timing chart showing an operation of the sustain driver shown in FIG. 5 during a sustain period;
【図７】本発明の第３の実施の形態によるサステインド
ライバの構成を示す回路図FIG. 7 is a circuit diagram showing a configuration of a sustain driver according to a third embodiment of the present invention.
【図８】図７に示すサステインドライバの維持期間の動
作を示すタイミング図8 is a timing chart showing an operation of the sustain driver shown in FIG. 7 during a sustain period.
【図９】本発明の第４の実施の形態によるサステインド
ライバの構成を示す回路図FIG. 9 is a circuit diagram showing a configuration of a sustain driver according to a fourth embodiment of the present invention.
【図１０】図９に示すサステインドライバの維持期間の
動作を示すタイミング図FIG. 10 is a timing chart showing an operation of the sustain driver shown in FIG. 9 during a sustain period;
【図１１】本発明の第５の実施の形態によるサステイン
ドライバの構成を示す回路図FIG. 11 is a circuit diagram showing a configuration of a sustain driver according to a fifth embodiment of the present invention.
【図１２】図１１に示すサステインドライバの維持期間
の動作を示すタイミング図12 is a timing chart showing an operation of the sustain driver shown in FIG. 11 during a sustain period.
【図１３】本発明の第６の実施の形態によるサステイン
ドライバの構成を示す回路図FIG. 13 is a circuit diagram showing a configuration of a sustain driver according to a sixth embodiment of the present invention.
【図１４】図１３に示すサステインドライバの維持期間
の動作を示すタイミング図FIG. 14 is a timing chart showing an operation of the sustain driver shown in FIG. 13 during a sustain period;
【図１５】本発明の第７の実施の形態によるサステイン
ドライバの構成を示す回路図FIG. 15 is a circuit diagram showing a configuration of a sustain driver according to a seventh embodiment of the present invention.
【図１６】図１５に示すサステインドライバの維持期間
の動作を示すタイミング図16 is a timing chart showing an operation of the sustain driver shown in FIG. 15 during a sustain period.
【図１７】本発明の第８の実施の形態によるサステイン
ドライバの構成を示す回路図FIG. 17 is a circuit diagram showing a configuration of a sustain driver according to an eighth embodiment of the present invention.
【図１８】図９に示すサステインドライバの維持期間の
動作を示すタイミング図18 is a timing chart showing an operation of the sustain driver shown in FIG. 9 during a sustain period.
【図１９】従来のサステインドライバの構成を示す回路
図FIG. 19 is a circuit diagram showing a configuration of a conventional sustain driver.
【図２０】図１９に示すサステインドライバの維持期間
の動作を示すタイミング図20 is a timing chart showing an operation of the sustain driver shown in FIG. 19 during a sustain period.
１ ＰＤＰ ２ データドライバ ３ スキャンドライバ ３ａ スキャンドライバＩＣ ４，４ａ〜４ｇ サステインドライバ １１ アドレス電極 １２ スキャン電極 １３ サステイン電極 ４１，４１ａ〜４１ｇ 電荷回収回路 Ｃ１，Ｃ２ 回収コンデンサ ＣＬ１〜ＣＬ１０ 電圧クランプ部 Ｄ１〜Ｄ８ ダイオード Ｌ 回収コイル Ｑ１〜Ｑ８ 電界効果型トランジスタ DESCRIPTION OF SYMBOLS 1 PDP 2 Data driver 3 Scan driver 3a Scan driver IC 4, 4a-4g Sustain driver 11 Address electrode 12 Scan electrode 13 Sustain electrode 41, 41a-41g Charge recovery circuit C1, C2 Recovery capacitor CL1-CL10 Voltage clamp part D1-D8 Diode L Recovery coil Q1-Q8 Field effect transistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠原 光弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森 光広 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5C080 AA05 BB05 CC06 DD26 DD30 FF02 FF03 FF11 GG08 HH05 JJ02 JJ03 JJ04 KK02 KK43 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Mitsuhiro Kasahara 1006 Kazuma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. Terms (reference) 5C080 AA05 BB05 CC06 DD26 DD30 FF02 FF03 FF11 GG08 HH05 JJ02 JJ03 JJ04 KK02 KK43
Claims (22)
を出力する駆動回路であって、 前記駆動パルスの電圧が前記放電セルの放電停止電圧か
ら放電開始電圧以上になるように前記駆動パルスを滑ら
かに遷移させる遷移手段と、 前記放電セルの放電電流が極大値をとると同時またはそ
の前に前記遷移手段により遷移された駆動パルスを滑ら
かに逆方向に遷移させる逆遷移手段と、 前記逆遷移手段により逆方向に遷移された駆動パルスの
電圧を前記放電セルが放電を繰り返し維持できる放電維
持電圧に保持する保持手段とを備えることを特徴とする
駆動回路。1. A drive circuit for outputting a drive pulse for discharging a discharge cell, wherein the drive pulse is smoothed so that a voltage of the drive pulse is higher than a discharge stop voltage of the discharge cell or more than a discharge start voltage. A transition means for transitioning the drive pulse transitioned by the transition means at the same time as or before the discharge current of the discharge cell takes a maximum value, and a smooth transition in the reverse direction; and the reverse transition means. And a holding means for holding the voltage of the drive pulse shifted in the reverse direction to a discharge sustaining voltage at which the discharge cell can sustain the discharge repeatedly.
をさらに備え、 前記遷移手段は、前記容量性負荷と前記インダクタンス
素子とのＬＣ共振により前記駆動パルスの電圧が前記放
電停止電圧から前記放電開始電圧以上になるように前記
駆動パルスを遷移させる共振遷移手段を含み、 前記逆遷移手段は、前記容量性負荷と前記インダクタン
ス素子とのＬＣ共振により前記共振遷移手段により遷移
された駆動パルスを逆方向に遷移させ、さらに、前記容
量性負荷と前記インダクタンス素子とのＬＣ共振により
前記駆動パルスの電圧が前記放電維持電圧から前記放電
停止電圧になるように前記保持手段により保持されてい
た駆動パルスを逆方向に遷移させる共振逆遷移手段を含
むことを特徴とする請求項１記載の駆動回路。2. The discharge cell includes a capacitive load, and further includes an inductance element having one end connected to the capacitive load, wherein the transition unit performs an LC resonance between the capacitive load and the inductance element. A resonance transition unit that transitions the drive pulse so that a voltage of the drive pulse is higher than or equal to the discharge start voltage from the discharge stop voltage, the reverse transition unit includes an LC resonance between the capacitive load and the inductance element. The drive pulse transitioned by the resonance transition means is caused to transition in the reverse direction, and the voltage of the drive pulse is changed from the discharge sustain voltage to the discharge stop voltage by LC resonance between the capacitive load and the inductance element. And a resonance reverse transition means for transiting the drive pulse held by the holding means in the reverse direction. The drive circuit according to claim 1, wherein
荷を回収するための第１の容量性素子と、 一端が前記第１の容量性素子の他端に接続される第２の
容量性素子とをさらに備え、 前記共振遷移手段は、 前記第２の容量性素子の他端の電圧を前記駆動パルスの
最大ピーク電圧と前記放電停止電圧との中間の電圧より
高い電圧に保持する第１の電圧保持手段と、 前記駆動パルスを立ち上げるときに前記第２の容量性素
子の他端を前記インダクタンス素子の他端に接続する立
ち上げ用接続手段とを含み、 前記共振逆遷移手段は、 前記第１の容量性素子の他端の電圧を前記放電維持電圧
と前記放電停止電圧との中間の電圧より低い電圧に保持
する第２の電圧保持手段と、 前記駆動パルスを立ち下げるときに前記第１の容量性素
子の他端を前記インダクタンス素子の他端に接続する立
ち下げ用接続手段とを含むことを特徴とする請求項２記
載の駆動回路。3. A first capacitive element, one end of which is grounded, for recovering charges from the capacitive load, and a second capacitive element, one end of which is connected to the other end of the first capacitive element. A first element for maintaining the voltage at the other end of the second capacitive element at a voltage higher than a voltage intermediate between a maximum peak voltage of the driving pulse and the discharge stop voltage. Voltage holding means, and rising connection means for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse rises, wherein the resonance reverse transition means comprises: A second voltage holding means for holding a voltage at the other end of the first capacitive element at a voltage lower than an intermediate voltage between the discharge sustaining voltage and the discharge stop voltage; and Connect the other end of the first capacitive element to the Driving circuit according to claim 2, characterized in that it comprises a fall connecting means for connecting the other end of the inductance element.
荷を回収するための第１の容量性素子と、 一端が前記第１の容量性素子の他端に接続される第２の
容量性素子とをさらに備え、 前記共振逆遷移手段は、 前記第２の容量性素子の他端の電圧を前記放電維持電圧
と前記放電停止電圧との中間の電圧より高い電圧に保持
する第１の電圧保持手段と、 前記駆動パルスを立ち上げるときに前記第２の容量性素
子の他端を前記インダクタンス素子の他端に接続する立
ち上げ用接続手段とを含み、 前記共振遷移手段は、 前記第１の容量性素子の他端の電圧を前記駆動パルスの
最小ピーク電圧と前記放電停止電圧との中間の電圧より
低い電圧に保持する第２の電圧保持手段と、 前記駆動パルスを立ち下げるときに前記第１の容量性素
子の他端を前記インダクタンス素子の他端に接続する立
ち下げ用接続手段とを含むことを特徴とする請求項２記
載の駆動回路。4. A first capacitive element, one end of which is grounded, for recovering charge from the capacitive load, and a second capacitive element, one end of which is connected to the other end of the first capacitive element. A first voltage for maintaining a voltage at the other end of the second capacitive element at a voltage higher than an intermediate voltage between the discharge sustaining voltage and the discharge stop voltage. Holding means, and rising connection means for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse rises, wherein the resonance transition means comprises: Second voltage holding means for holding the voltage at the other end of the capacitive element at a voltage lower than the intermediate voltage between the minimum peak voltage of the drive pulse and the discharge stop voltage; and Connect the other end of the first capacitive element to the Driving circuit according to claim 2, characterized in that it comprises a fall connecting means for connecting the other end of the inductance element.
クタンス素子の他端と前記第２の容量性素子の他端との
間に直列に接続される立ち上げ用一方向導通素子および
立ち上げ用スイッチング素子を含み、 前記立ち下げ用接続手段は、前記インダクタンス素子の
他端と前記第１の容量性素子の他端との間に直列に接続
される立ち下げ用一方向導通素子および立ち下げ用スイ
ッチング素子を含むことを特徴とする請求項３または４
記載の駆動回路。5. The starting one-way conduction element connected in series between the other end of the inductance element and the other end of the second capacitive element, and the start-up connection means. A switching element, wherein the connection means for fall is a one-way conduction element for fall connected in series between the other end of the inductance element and the other end of the first capacitive element; 5. A switching element comprising a switching element.
The driving circuit as described.
囲で前記駆動パルスを遷移させる第１の遷移手段と、 前記駆動パルスの電圧が前記放電開始電圧以上になるよ
うに前記第１の遷移手段により遷移された駆動パルスを
さらに遷移させる第２の遷移手段とを含むことを特徴と
する請求項１記載の駆動回路。6. The transition means includes: first transition means for transitioning the drive pulse within a range in which a voltage of the drive pulse does not exceed the discharge start voltage; and a voltage of the drive pulse being higher than the discharge start voltage. 2. The drive circuit according to claim 1, further comprising: second transition means for further transiting the drive pulse transitioned by the first transition means. 3.
をさらに備え、 前記第１の遷移手段は、前記容量性負荷と前記インダク
タンス素子とのＬＣ共振により前記駆動パルスの電圧が
前記放電開始電圧を越えない範囲で前記駆動パルスを遷
移させる第１の共振遷移手段を含み、 前記第２の遷移手段は、前記容量性負荷と前記インダク
タンス素子とのＬＣ共振により前記駆動パルスの電圧が
前記放電開始電圧以上になるように前記駆動パルスを遷
移させる第２の共振遷移手段を含み、 前記逆遷移手段は、前記容量性負荷と前記インダクタン
ス素子とのＬＣ共振により前記第２の共振遷移手段によ
り遷移された駆動パルスを逆方向に遷移させ、さらに、
前記容量性負荷と前記インダクタンス素子とのＬＣ共振
により前記駆動パルスの電圧が前記放電維持電圧から前
記放電停止電圧になるように前記保持手段により保持さ
れていた駆動パルスを逆方向に遷移させる共振逆遷移手
段を含むことを特徴とする請求項６記載の駆動回路。7. The discharge cell includes a capacitive load, and further includes an inductance element having one end connected to the capacitive load, wherein the first transition unit determines a connection between the capacitive load and the inductance element. A first resonance transition unit that transitions the drive pulse within a range in which a voltage of the drive pulse does not exceed the discharge start voltage due to LC resonance, wherein the second transition unit includes the capacitive load, the inductance element, A second resonance transition unit that transitions the drive pulse so that the voltage of the drive pulse becomes equal to or higher than the discharge start voltage due to LC resonance of the resonance load, wherein the reverse transition unit is configured to switch between the capacitive load and the inductance element. The drive pulse transited by the second resonance transition means by LC resonance is transited in the reverse direction, and further,
A resonance reverse transition of the drive pulse held by the holding means in the reverse direction so that the voltage of the drive pulse becomes the discharge stop voltage from the discharge sustaining voltage due to LC resonance between the capacitive load and the inductance element. 7. The driving circuit according to claim 6, further comprising a transition unit.
荷を回収するための第１の容量性素子と、 一端が前記第１の容量性素子の他端に接続される第２の
容量性素子とをさらに備え、 前記第１の共振遷移手段は、前記駆動パルスを立ち上げ
るときに前記第１の容量性素子の他端を前記インダクタ
ンス素子の他端に接続する第１の立ち上げ用接続手段を
含み、 前記第２の共振遷移手段は、 前記第２の容量性素子の他端の電圧を前記駆動パルスの
最大ピーク電圧と前記第１の共振遷移手段により遷移さ
れた駆動パルスのピーク電圧との中間の電圧より高い電
圧に保持する第１の電圧保持手段と、 前記駆動パルスを立ち上げるときに前記第２の容量性素
子の他端を前記インダクタンス素子の他端に接続する第
２の立ち上げ用接続手段とを含み、 前記共振逆遷移手段は、 前記第１の容量性素子の他端の電圧を前記放電維持電圧
と前記放電停止電圧との中間の電圧より低い電圧に保持
する第２の電圧保持手段と、 前記駆動パルスを立ち下げるときに前記第１の容量性素
子の他端を前記インダクタンス素子の他端に接続する立
ち下げ用接続手段とを含むことを特徴とする請求項７記
載の駆動回路。8. A first capacitive element, one end of which is grounded, for collecting charge from the capacitive load, and a second capacitive element, one end of which is connected to the other end of the first capacitive element. And a first resonance transition unit, wherein the first resonance transition unit connects the other end of the first capacitive element to the other end of the inductance element when the drive pulse rises. Means, the second resonance transition means comprising: a voltage at the other end of the second capacitive element; a maximum peak voltage of the drive pulse; and a peak voltage of a drive pulse transitioned by the first resonance transition means. A first voltage holding means for holding a voltage higher than a voltage intermediate between the second voltage and a second voltage for connecting the other end of the second capacitive element to the other end of the inductance element when raising the drive pulse. Connection means for startup The resonance reverse transition unit includes: a second voltage holding unit that holds a voltage at the other end of the first capacitive element at a voltage lower than an intermediate voltage between the discharge sustaining voltage and the discharge stop voltage; 8. The drive circuit according to claim 7, further comprising: a falling connection unit that connects the other end of the first capacitive element to the other end of the inductance element when the pulse falls.
インダクタンス素子の他端と前記第１の容量性素子の他
端との間に直列に接続される第１の立ち上げ用一方向導
通素子および第１の立ち上げ用スイッチング素子を含
み、 前記第２の立ち上げ用接続手段は、前記インダクタンス
素子の他端と前記第２の容量性素子の他端との間に直列
に接続される第２の立ち上げ用一方向導通素子および第
２の立ち上げ用スイッチング素子を含み、 前記立ち下げ用接続手段は、前記インダクタンス素子の
他端と前記第１の容量性素子の他端との間に直列に接続
される立ち下げ用一方向導通素子および立ち下げ用スイ
ッチング素子を含むことを特徴とする請求項８記載の駆
動回路。9. The first start-up connection means connected in series between the other end of the inductance element and the other end of the first capacitive element. Including a conducting element and a first switching element for startup, the second connection means for startup is connected in series between the other end of the inductance element and the other end of the second capacitive element. A second one-way conductive element for rising and a second switching element for rising, wherein the connecting means for falling is connected between the other end of the inductance element and the other end of the first capacitive element. 9. The drive circuit according to claim 8, further comprising a one-way conduction element for fall and a switching element for fall connected in series between the two.
電荷を回収するための第１の容量性素子と、 一端が前記第１の容量性素子の他端に接続される第２の
容量性素子とをさらに備え、 前記共振逆遷移手段は、 前記第２の容量性素子の他端の電圧を前記放電維持電圧
と前記放電停止電圧との中間の電圧より高い電圧に保持
する第１の電圧保持手段と、 前記駆動パルスを立ち上げるときに前記第２の容量性素
子の他端を前記インダクタンス素子の他端に接続する立
ち上げ用接続手段とを含み、 前記第１の共振遷移手段は、前記駆動パルスを立ち下げ
るときに前記第２の容量性素子の他端を前記インダクタ
ンス素子の他端に接続する第１の立ち下げ用接続手段を
含み、 前記第２の共振遷移手段は、 前記第１の容量性素子の他端を前記駆動パルスの最小ピ
ーク電圧と前記第１の共振遷移手段により遷移された駆
動パルスのピーク電圧との中間の電圧より低い電圧に保
持する第２の電圧保持手段と、 前記駆動パルスを立ち下げるときに前記第１の容量性素
子の他端を前記インダクタンス素子の他端に接続する第
２の立ち下げ用接続手段とを含むことを特徴とする請求
項７記載の駆動回路。10. A first capacitive element, one end of which is grounded, for recovering charge from the capacitive load, and a second capacitive element, one end of which is connected to the other end of the first capacitive element. A first voltage for maintaining a voltage at the other end of the second capacitive element at a voltage higher than an intermediate voltage between the discharge sustaining voltage and the discharge stop voltage. Holding means, and rising connection means for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse rises, wherein the first resonance transition means comprises: The first resonance connection means includes a first fall connection means for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse falls, wherein the second resonance transition means comprises: The other end of the capacitive element A second voltage holding means for holding a voltage lower than an intermediate voltage between the minimum peak voltage of the driving pulse and the peak voltage of the driving pulse shifted by the first resonance shifting means; and 8. The drive circuit according to claim 7, further comprising: second connection means for connecting the other end of the one capacitive element to the other end of the inductance element.
記インダクタンス素子の他端と前記第２の容量性素子の
他端との間に直列に接続される第１の立ち下げ用一方向
導通素子および第１の立ち下げ用スイッチング素子を含
み、 前記第２の立ち下げ用接続手段は、前記インダクタンス
素子の他端と前記第１の容量性素子の他端との間に直列
に接続される第２の立ち下げ用一方向導通素子および第
２の立ち下げ用スイッチング素子を含み、 前記立ち上げ用接続手段は、前記インダクタンス素子の
他端と前記第２の容量性素子の他端との間に直列に接続
される立ち上げ用一方向導通素子および立ち上げ用スイ
ッチング素子を含むことを特徴とする請求項１０記載の
駆動回路。11. The first falling one-way connecting means is connected in series between the other end of the inductance element and the other end of the second capacitive element. Including a conducting element and a first falling switching element, the second falling connection means is connected in series between the other end of the inductance element and the other end of the first capacitive element. A second one-way conduction element for fall and a second switching element for fall, wherein the connection means for rise is connected between the other end of the inductance element and the other end of the second capacitive element. 11. The drive circuit according to claim 10, further comprising a start-up one-way conductive element and a start-up switching element connected in series therebetween.
をさらに備え、 前記第１の遷移手段は、前記容量性負荷と前記インダク
タンス素子とのＬＣ共振により前記駆動パルスの電圧が
前記放電開始電圧を越えない範囲で前記駆動パルスを遷
移させる第１の共振遷移手段を含み、 前記第２の遷移手段は、前記容量性負荷と前記インダク
タンス素子とのＬＣ共振により前記駆動パルスの電圧が
前記放電開始電圧以上になるように前記駆動パルスを遷
移させる第２の共振遷移手段を含み、 前記逆遷移手段は、 前記容量性負荷と前記インダクタンス素子とのＬＣ共振
により前記第２の遷移手段により遷移された駆動パルス
を逆方向に遷移させる第１の共振逆遷移手段と、 前記容量性負荷と前記インダクタンス素子とのＬＣ共振
により前記駆動パルスの電圧が前記放電維持電圧から前
記放電停止電圧になるように前記保持手段により保持さ
れていた駆動パルスを逆方向に遷移させる第２の共振逆
遷移手段とを含むことを特徴とする請求項６記載の駆動
回路。12. The discharge cell includes a capacitive load, and further includes an inductance element having one end connected to the capacitive load, wherein the first transition unit is configured to connect the capacitive load and the inductance element. A first resonance transition unit that transitions the drive pulse within a range in which a voltage of the drive pulse does not exceed the discharge start voltage due to LC resonance, wherein the second transition unit includes the capacitive load, the inductance element, A second resonance transition unit that transitions the drive pulse so that the voltage of the drive pulse becomes equal to or higher than the discharge start voltage due to the LC resonance, wherein the reverse transition unit is configured to switch between the capacitive load and the inductance element. First resonance reverse transition means for causing the drive pulse transited by the second transition means to transit in the reverse direction by LC resonance; Second resonance reverse transition means for causing the drive pulse held by the holding means to transition in the reverse direction so that the voltage of the drive pulse becomes the discharge stop voltage from the discharge sustaining voltage by LC resonance with the inductance element; 7. The drive circuit according to claim 6, comprising:
電荷を回収するための第１の容量性素子と、 一端が前記第１の容量性素子の他端に接続される第２の
容量性素子とをさらに備え、 前記第１の共振遷移手段は、前記駆動パルスを立ち上げ
るときに前記第１の容量性素子の他端を前記インダクタ
ンス素子の他端に接続する第１の立ち上げ用接続手段を
含み、 前記第２の共振遷移手段は、 前記第２の容量性素子の他端の電圧を前記駆動パルスの
最大ピーク電圧と前記第１の共振遷移手段により遷移さ
れた駆動パルスのピーク電圧との中間の電圧より高い電
圧に保持する第１の電圧保持手段と、 前記駆動パルスを立ち上げるときに前記第２の容量性素
子の他端を前記インダクタンス素子の他端に接続する第
２の立ち上げ用接続手段とを含み、 前記第１の共振逆遷移手段は、前記駆動パルスを立ち下
げるときに前記第２の容量性素子の他端を前記インダク
タンス素子の他端に接続する第１の立ち下げ用接続手段
を含み、 前記第２の共振逆遷移手段は、 前記第１の容量性素子の他端の電圧を前記放電維持電圧
と前記放電停止電圧との中間の電圧より低い電圧に保持
する第２の電圧保持手段と、 前記駆動パルスを立ち下げるときに前記第１の容量性素
子の他端を前記インダクタンス素子の他端に接続する第
２の立ち下げ用接続手段とを含むことを特徴とする請求
項１２記載の駆動回路。13. A first capacitive element, one end of which is grounded, for recovering electric charge from the capacitive load, and a second capacitive element, one end of which is connected to the other end of the first capacitive element. And a first resonance transition unit, wherein the first resonance transition unit connects the other end of the first capacitive element to the other end of the inductance element when the drive pulse rises. Means, the second resonance transition means comprising: a voltage at the other end of the second capacitive element; a maximum peak voltage of the drive pulse; and a peak voltage of a drive pulse transitioned by the first resonance transition means. A first voltage holding means for holding a voltage higher than a voltage intermediate between the second voltage and a second voltage for connecting the other end of the second capacitive element to the other end of the inductance element when raising the drive pulse. Connection means for startup, The first resonance reverse transition means includes first fall connection means for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse falls, Second resonance reverse transition means, second voltage holding means for holding a voltage at the other end of the first capacitive element at a voltage lower than a voltage intermediate between the discharge sustaining voltage and the discharge stop voltage, 13. The drive according to claim 12, further comprising a second fall connection means for connecting the other end of the first capacitive element to the other end of the inductance element when the drive pulse falls. circuit.
電荷を回収するための第１の容量性素子と、 一端が前記第１の容量性素子の他端に接続される第２の
容量性素子とをさらに備え、 前記第１の共振逆遷移手段は、前記駆動パルスを立ち上
げるときに前記第１の容量性素子の他端を前記インダク
タンス素子の他端に接続する第１の立ち上げ用接続手段
を含み、 前記第２の共振逆遷移手段は、 前記第２の容量性素子の他端の電圧を前記放電維持電圧
と前記放電停止電圧との中間の電圧より高い電圧に保持
する第１の電圧保持手段と、 前記駆動パルスを立ち上げるときに前記第２の容量性素
子の他端を前記インダクタンス素子の他端に接続する第
２の立ち上げ用接続手段とを含み、 前記第１の共振遷移手段は、前記駆動パルスを立ち下げ
るときに前記第２の容量性素子の他端を前記インダクタ
ンス素子の他端に接続する第１の立ち下げ用接続手段を
含み、 前記第２の共振遷移手段は、 前記第１の容量性素子の他端の電圧を前記駆動パルスの
最小ピーク電圧と前記第１の共振遷移手段により遷移さ
れた駆動パルスのピーク電圧との中間の電圧より低い電
圧に保持する第２の電圧保持手段と、 前記駆動パルスを立ち下げるときに前記第１の容量性素
子の他端を前記インダクタンス素子の他端に接続する第
２の立ち下げ用接続手段とを含むことを特徴とする請求
項１２記載の駆動回路。14. A first capacitive element, one end of which is grounded, for recovering electric charge from the capacitive load, and a second capacitive element, one end of which is connected to the other end of the first capacitive element. A first resonance reverse transition means for connecting the other end of the first capacitive element to the other end of the inductance element when the drive pulse is raised. A second resonance reverse transition unit, wherein the second resonance reverse transition unit holds a voltage at the other end of the second capacitive element at a voltage higher than an intermediate voltage between the discharge sustaining voltage and the discharge stop voltage. Voltage holding means, and second rising connection means for connecting the other end of the second capacitive element to the other end of the inductance element when the drive pulse rises, The resonance transition means, when the drive pulse falls, A first fall connection means for connecting the other end of the second capacitive element to the other end of the inductance element, the second resonance transition means comprises: Second voltage holding means for holding the voltage at the other end at a voltage lower than the intermediate voltage between the minimum peak voltage of the drive pulse and the peak voltage of the drive pulse transitioned by the first resonance transition means; 13. The drive circuit according to claim 12, further comprising: a second fall connection means for connecting the other end of the first capacitive element to the other end of the inductance element when the pulse falls.
記インダクタンス素子の他端と前記第１の容量性素子の
他端との間に直列に接続される第１の立ち上げ用一方向
導通素子および第１の立ち上げ用スイッチング素子を含
み、 前記第２の立ち上げ用接続手段は、前記インダクタンス
素子の他端と前記第２の容量性素子の他端との間に直列
に接続される第２の立ち上げ用一方向導通素子および第
２の立ち上げ用スイッチング素子を含み、 前記第１の立ち下げ用接続手段は、前記インダクタンス
素子の他端と前記第２の容量性素子の他端との間に直列
に接続される第１の立ち下げ用一方向導通素子および第
１の立ち下げ用スイッチング素子を含み、 前記第２の立ち下げ用接続手段は、前記インダクタンス
素子の他端と前記第１の容量性素子の他端との間に直列
に接続される第２の立ち下げ用一方向導通素子および第
２の立ち下げ用スイッチング素子を含むことを特徴とす
る請求項１３または１４記載の駆動回路。15. The first starting connection means is connected in series between the other end of the inductance element and the other end of the first capacitive element. Including a conducting element and a first switching element for startup, the second connection means for startup is connected in series between the other end of the inductance element and the other end of the second capacitive element. A second rising one-way conductive element and a second rising switching element, wherein the first falling connection means includes a second end of the inductance element and the other end of the second capacitive element. A first one-way conduction element for falling and a first switching element for falling connected in series between the second terminal and the other end of the inductance element; Other than the first capacitive element 15. The drive circuit according to claim 13, further comprising a second one-way conduction element for falling and a second switching element for falling connected in series with the end.
圧と前記第２の容量性素子の他端との間に接続される第
１の一方向導通素子を含み、 前記第２の電圧保持手段は、所定の電圧と前記第１の容
量性素子の他端との間に接続される第２の一方向導通素
子を含むことを特徴とする請求項３〜５，８〜１１およ
び１３〜１５のいずれかに記載の駆動回路。16. The first voltage holding means includes a first one-way conduction element connected between a predetermined voltage and the other end of the second capacitive element, wherein the second voltage The holding means includes a second one-way conductive element connected between a predetermined voltage and the other end of the first capacitive element. 16. The drive circuit according to any one of claims 15 to 15.
圧と前記第２の容量性素子の他端との間に直列に接続さ
れる第１の一方向導通素子および第１のスイッチング素
子を含み、 前記第２の電圧保持手段は、前記第１の容量性素子と前
記第２の容量性素子との接続点と所定の電圧と間に直列
に接続される第２の一方向導通素子および第２のスイッ
チング素子を含み、 前記第１および第２のスイッチング素子は、前記容量性
負荷と前記インダクタンス素子とのＬＣ共振動作期間以
外の期間でオンされることを特徴とする請求項３〜５，
８〜１１および１３〜１５のいずれかに記載の駆動回
路。17. A first one-way conduction element and a first switching element connected in series between a predetermined voltage and the other end of the second capacitive element, wherein the first voltage holding means is Wherein the second voltage holding means includes a second one-way conductive element connected in series between a connection point between the first capacitive element and the second capacitive element and a predetermined voltage. And a second switching element, wherein the first and second switching elements are turned on during a period other than an LC resonance operation period between the capacitive load and the inductance element. 5,
The drive circuit according to any one of 8 to 11 and 13 to 15.
素子と前記容量性負荷との接続点と所定の電圧との間に
直列に接続される保持用一方向導通素子および保持用ス
イッチング素子を含むことを特徴とする請求項１〜１７
のいずれかに記載の駆動回路。18. The holding means includes a holding one-way conduction element and a holding switching element connected in series between a connection point between the inductance element and the capacitive load and a predetermined voltage. Claims 1 to 17,
The drive circuit according to any one of the above.
圧を前記放電セルの放電維持最低電圧に保持することを
特徴とする請求項１〜１８のいずれかに記載の駆動回
路。19. The drive circuit according to claim 1, wherein said holding means holds the voltage of said drive pulse at a minimum discharge maintenance voltage of said discharge cells.
イパネルのサステイン電極および／またはスキャン電極
を含み、 前記駆動パルスは、前記放電セルの放電を維持する維持
期間に印加される維持パルスを含むことを特徴とする請
求項１〜１９のいずれかに記載の駆動回路。20. The discharge cell includes a sustain electrode and / or a scan electrode of a plasma display panel, and the driving pulse includes a sustain pulse applied during a sustain period for maintaining a discharge of the discharge cell. The drive circuit according to any one of claims 1 to 19, wherein
表示パネルと、 前記表示パネルの前記複数の電極を駆動する請求項１〜
２０のいずれかに記載の駆動回路とを備えることを特徴
とする表示装置。21. A display panel including a plurality of electrodes constituting a discharge cell, and driving the plurality of electrodes of the display panel.
20. A display device comprising: the driving circuit according to any one of 20.
するための駆動方法であって、 前記駆動パルスの電圧が前記放電セルの放電停止電圧か
ら放電開始電圧以上になるように前記駆動パルスを滑ら
かに遷移させるステップと、 前記放電セルの放電電流が極大値をとると同時またはそ
の前に前記遷移ステップにより遷移された駆動パルスを
滑らかに逆方向に遷移させるステップと、 前記逆方向への遷移ステップにより逆方向に遷移された
駆動パルスの電圧を前記放電セルが放電を繰り返し維持
できる放電維持電圧に保持するステップとを含むことを
特徴とする駆動方法。22. A driving method for discharging a discharge cell by applying a driving pulse, wherein the driving pulse is applied such that a voltage of the driving pulse becomes higher than a discharge stop voltage of the discharge cell or more than a discharge start voltage. A step of causing the transition of the drive pulse transitioned by the transition step simultaneously or before the discharge current of the discharge cell takes a maximum value to a smooth transition in the reverse direction, and a step of the transition in the reverse direction. Maintaining the voltage of the driving pulse shifted in the reverse direction by the step to a discharge sustaining voltage at which the discharge cell can sustain the discharge repeatedly.
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