JP2001053284A - Manufacture of soi semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing an SOI semiconductor device which does not form a parasitic MOSFET of low threshold voltage, when an electric field concentrates on a part where an gate electrode is close to a boundary between an active region and an element isolation region, in a case where an element isolation region is provided for an SOI substrate through a mesa element isolation region forming method. SOLUTION: An SOI semiconductor device is manufactured through a method where an SOI substrate is prepared, an element isolation region forming mask 15 is formed on a semiconductor layer 12, impurities are introduced into a region of the semiconductor layer 12 which is not covered with the element isolation region forming mask 15, then the introduced impurities are diffused into a part of the semiconductor layer 12 covered with the element isolation region forming mask 15, and then the semiconductor layer 12 is selectively removed by using the mask 15.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＳＯＩ型半導体装
置の製造方法に関する。The present invention relates to a method for manufacturing an SOI semiconductor device.

【０００２】[0002]

【従来の技術】ＭＯＳ型トランジスタから構成されたＬ
ＳＩの高集積化、高性能化に伴い、ＳＯＩ（Semiconduc
tor-On-Insulator）構造を有するＳＯＩ型半導体装置が
注目されている。このＳＯＩ型半導体装置は、絶縁層上
に形成された半導体層（ＳＯＩ層とも呼ばれる）に形成
されている。それ故、完全な素子分離を達成でき、しか
も、ソフトエラーやラッチアップ現象の発生を抑制で
き、集積度の高いＬＳＩにおいても高い信頼性を得るこ
とができる。また、ソース／ドレイン領域の接合容量を
低減することができるので、スイッチングに伴う充放電
が少なくなり、高速化、低消費電力化に対しても有利で
ある。2. Description of the Related Art An L-type MOS transistor is used.
With the increasing integration and performance of SI, SOI (Semiconduc
An SOI semiconductor device having a (tor-On-Insulator) structure has attracted attention. This SOI semiconductor device is formed in a semiconductor layer (also referred to as an SOI layer) formed on an insulating layer. Therefore, complete element isolation can be achieved, and furthermore, occurrence of soft errors and latch-up phenomena can be suppressed, and high reliability can be obtained even in highly integrated LSI. In addition, since the junction capacitance of the source / drain regions can be reduced, charging / discharging accompanying switching is reduced, which is advantageous for high speed and low power consumption.

【０００３】ところで、ＳＯＩ型半導体装置には、大き
く分けて２つの動作モードがある。一方の動作モード
は、ＳＯＩ型半導体装置の動作時、ゲート電極の直下の
チャネル形成領域（ボディ部とも呼ばれる）に誘起され
る空乏層が、絶縁層とＳＯＩ層との界面まで到達する完
全空乏型であり、他方の動作モードは、空乏層が絶縁層
とＳＯＩ層との界面まで到達せず、中性領域が残る部分
空乏型である。[0003] The SOI semiconductor device generally has two operation modes. In one operation mode, a depletion layer induced in a channel formation region (also referred to as a body portion) immediately below a gate electrode reaches an interface between an insulating layer and an SOI layer during operation of an SOI semiconductor device. The other operation mode is a partial depletion type in which the depletion layer does not reach the interface between the insulating layer and the SOI layer, and a neutral region remains.

【０００４】完全空乏ＳＯＩ型半導体装置においては、
動作時、ゲート電極直下の空乏層の厚さが絶縁層によっ
て制限され、空乏電荷量が部分空乏ＳＯＩ型半導体装置
よりも大幅に減少し、代わって、ドレイン電流に寄与す
る可動電荷が増える。その結果、急峻なサブスレッショ
ールド特性（Ｓ値）が得られるといった利点を有する。
また、急峻なサブスレッショールド特性が得られるの
で、オフリーク電流を抑制しながら閾値電圧を下げるこ
とが可能となり、低い動作電圧でもドレイン電流を確保
することができる。即ち、１ボルト以下で動作する（閾
値電圧は０．３ボルト以下）といった、極めて消費電力
の少ない半導体装置を製造することが可能となる。In a fully depleted SOI semiconductor device,
During operation, the thickness of the depletion layer immediately below the gate electrode is limited by the insulating layer, the amount of depletion charge is significantly reduced as compared with the partially depleted SOI semiconductor device, and the amount of mobile charge that contributes to the drain current increases instead. As a result, there is an advantage that a steep subthreshold characteristic (S value) can be obtained.
Further, since a steep sub-threshold characteristic is obtained, the threshold voltage can be reduced while suppressing the off-leak current, and the drain current can be ensured even at a low operating voltage. That is, it is possible to manufacture a semiconductor device which operates with 1 volt or less (threshold voltage is 0.3 volt or less) and consumes very little power.

【０００５】しかしながら、完全空乏ＳＯＩ型半導体装
置を作製する場合、中性領域が残らないように、ＳＯＩ
層の厚さを非常に薄く、しかも、均一にしなければなら
ないので、製造プロセスの難易度が増す。具体的には、
０．１３μｍ世代以降の完全空乏ＳＯＩ型半導体装置を
製造するためのＳＯＩ層の厚さは、２０ｎｍ程度にする
必要がある。However, when fabricating a fully depleted SOI type semiconductor device, the SOI
Since the thickness of the layers must be very thin and uniform, the difficulty of the manufacturing process increases. In particular,
The thickness of the SOI layer for manufacturing a fully depleted SOI semiconductor device of the 0.13 μm generation or later needs to be about 20 nm.

【０００６】従って、今後、高集積化され、高性能であ
って、しかも、非常に低消費電力の完全空乏ＳＯＩ型半
導体装置から構成されるＬＳＩを製造するにあたって
は、非常に薄いＳＯＩ層（例えば、２０ｎｍ以下）を、
良好なる膜質で、しかも、制御性良く形成し得るプロセ
スの確立が極めて重要である。また、このような非常に
薄いＳＯＩ層に半導体装置を設ける場合、特に素子分離
領域の形成工程において、最適なプロセス技術を選択す
ることが重要である。Therefore, in the future, when manufacturing an LSI composed of a fully depleted SOI semiconductor device which is highly integrated, has high performance, and consumes very low power, a very thin SOI layer (for example, , 20 nm or less)
It is extremely important to establish a process that can form a film with good quality and good controllability. In addition, when a semiconductor device is provided on such an extremely thin SOI layer, it is important to select an optimum process technique, particularly in a step of forming an element isolation region.

【０００７】素子分離領域の形成方法は、以下の３つに
大別することができる。即ち、 （１）ＬＯＣＯＳ（Local oxidation of silicon）法 （２）ＳＴＩ（Shallow trench isolation）法 （３）メサ（Mesa）型素子分離領域形成法 である。そして、これらの方法を薄いＳＯＩ層における
素子分離領域の形成に適用した場合、以下のような問題
が生じる。The method of forming the element isolation region can be roughly classified into the following three methods. That is, (1) LOCOS (Local oxidation of silicon) method, (2) STI (Shallow trench isolation) method, and (3) Mesa type element isolation region forming method. When these methods are applied to forming an element isolation region in a thin SOI layer, the following problems occur.

【０００８】ＬＯＣＯＳ法の場合、通常のシリコン半導
体基板と同様のプロセスフローを適用することができ
る。即ち、支持体１０、絶縁層１１及び半導体層１２が
この順に積層された構造を有するＳＯＩ基板を準備し
（図６の（Ａ）の模式的な一部断面図を参照）、半導体
層１２の表面にパッド酸化膜１１３を熱酸化法にて形成
し、次いで、パッド酸化膜１１３上にＣＶＤ法にてＳｉ
Ｎ層１１４を形成した後、素子分離領域を形成すべき半
導体層１２の領域上のＳｉＮ層１１４及びパッド酸化膜
１１３をリソグラフィ技術及びエッチング技術によって
除去する（図６の（Ｂ）の模式的な一部断面図を参
照）。残されたＳｉＮ層１１４及びパッド酸化膜１１３
が素子分離領域形成用マスクに相当する。そして、露出
した半導体層１２に対して熱酸化処理を行う。これによ
って、素子分離領域形成用マスクにより被覆されていな
い半導体層１２の領域が酸化され、素子分離領域１１７
を形成することができる（図６の（Ｃ）の模式的な一部
断面図を参照）。尚、素子分離領域１１７によって囲ま
れた半導体層１２の領域を活性領域１２Ａと呼ぶ場合が
ある。In the case of the LOCOS method, a process flow similar to that of a normal silicon semiconductor substrate can be applied. That is, an SOI substrate having a structure in which the support 10, the insulating layer 11, and the semiconductor layer 12 are stacked in this order is prepared (see a schematic partial cross-sectional view in FIG. 6A). A pad oxide film 113 is formed on the surface by a thermal oxidation method, and then Si is formed on the pad oxide film 113 by a CVD method.
After forming the N layer 114, the SiN layer 114 and the pad oxide film 113 on the region of the semiconductor layer 12 where the element isolation region is to be formed are removed by lithography and etching (schematic of FIG. 6B). See partial cross section). Remaining SiN layer 114 and pad oxide film 113
Corresponds to an element isolation region forming mask. Then, a thermal oxidation treatment is performed on the exposed semiconductor layer 12. As a result, the region of the semiconductor layer 12 that is not covered with the element isolation region forming mask is oxidized, and the element isolation region 117 is oxidized.
(See the schematic partial cross-sectional view of FIG. 6C). Note that a region of the semiconductor layer 12 surrounded by the element isolation region 117 may be referred to as an active region 12A.

【０００９】ところで、半導体層の酸化速度にはパター
ン依存性がある。それ故、狭い素子分離領域を形成すべ
き半導体層の領域において、絶縁層１１まで達するよう
に半導体層を酸化すると、広い素子分離領域を形成すべ
き半導体層の領域においては、半導体層１２の酸化が完
了し、素子分離領域１１７が完成するだけでなく、係る
素子分離領域１１７によって囲まれた活性領域１２Ａ
が、絶縁層１１からの酸素原子の回り込みによって酸化
され、変形してしまう（図６の（Ｃ）参照）。その結
果、ストレスに起因して活性領域１２Ａに欠陥が生じ、
ソース／ドレイン領域間にリークが生じる。また、半導
体装置の微細化に伴い、シリコン半導体基板に素子分離
領域を形成するときと同様に、素子分離領域１１７の端
部での寸法変換差も大きな問題となる。Incidentally, the oxidation rate of the semiconductor layer has pattern dependence. Therefore, when the semiconductor layer is oxidized to reach the insulating layer 11 in the region of the semiconductor layer where the narrow element isolation region is to be formed, the oxidation of the semiconductor layer 12 is caused in the region of the semiconductor layer where the wide element isolation region is to be formed. Is completed, not only is the element isolation region 117 completed, but also the active region 12A surrounded by the element isolation region 117.
Is oxidized and deformed due to the wraparound of oxygen atoms from the insulating layer 11 (see FIG. 6C). As a result, a defect occurs in the active region 12A due to the stress,
Leakage occurs between the source / drain regions. Further, with the miniaturization of the semiconductor device, the dimensional conversion difference at the end of the element isolation region 117 becomes a significant problem as in the case of forming the element isolation region on the silicon semiconductor substrate.

【００１０】ＳＴＩ法は、ＬＯＣＯＳ法と比較して、寸
法変換差やストレスの問題が軽微である。それ故、厚い
ＳＯＩ層の場合には、素子分離領域を形成する方法とし
て最も適した方法といえる。このＳＴＩ法においては、
支持体１０、絶縁層１１及び半導体層１２がこの順に積
層された構造を有するＳＯＩ基板を準備し、半導体層１
２の表面にパッド酸化膜２００、ＳｉＮ層２０１を順次
形成した後、ＳｉＮ層２０１、パッド酸化膜２００及び
半導体層１２をパターニングすることによって、一部の
絶縁層１１を露出させ、島状の突状の活性領域１２Ａを
形成する（図７の（Ａ）の模式的な一部断面図を参
照）。そして、全面に絶縁膜２０２をＣＶＤ法にて形成
し（図７の（Ｂ）の模式的な一部断面図を参照）、係る
凸状の活性領域１２Ａの上方のＳｉＮ層２０１を研磨ス
トッパーとして、絶縁膜２０２を化学的・機械的研磨法
（ＣＭＰ法）にて研磨し、絶縁膜２０２によって埋め込
まれた素子分離領域２１７を形成した後、活性領域１２
Ａの上のＳｉＮ層２０１及びパッド酸化膜２００を除去
する。こうして、凸状の活性領域１２Ａの周囲が絶縁膜
２０２で囲まれたトレンチ構造の素子分離領域２１７を
得ることができる（図７の（Ｃ）の模式的な一部断面図
を参照）。[0010] The STI method has less problems of dimensional conversion difference and stress than the LOCOS method. Therefore, in the case of a thick SOI layer, it can be said that this is the most suitable method for forming an element isolation region. In this STI method,
An SOI substrate having a structure in which a support 10, an insulating layer 11, and a semiconductor layer 12 are laminated in this order is prepared.
After the pad oxide film 200 and the SiN layer 201 are sequentially formed on the surface of the substrate 2, the SiN layer 201, the pad oxide film 200 and the semiconductor layer 12 are patterned to expose a part of the insulating layer 11, thereby forming an island-shaped protrusion. An active region 12A is formed (see a schematic partial cross-sectional view of FIG. 7A). Then, an insulating film 202 is formed on the entire surface by a CVD method (see a schematic partial cross-sectional view of FIG. 7B), and the SiN layer 201 above the convex active region 12A is used as a polishing stopper. Then, the insulating film 202 is polished by a chemical mechanical polishing method (CMP method) to form an element isolation region 217 buried by the insulating film 202, and then the active region 12 is polished.
The SiN layer 201 and the pad oxide film 200 on A are removed. In this manner, an element isolation region 217 having a trench structure in which the periphery of the convex active region 12A is surrounded by the insulating film 202 can be obtained (see a schematic partial cross-sectional view of FIG. 7C).

【００１１】しかしながら、完全空乏ＳＯＩ型半導体装
置を製造する場合のように、ＳＯＩ層が薄い場合、小さ
な段差（島状にパターニングされた活性領域１２Ａ及び
パッド酸化膜２００、ＳｉＮ層２０１と、露出した絶縁
層１１との間の段差）に対して絶縁膜２０２を埋め込
み、かかる絶縁膜２０２をＣＭＰ法にて研磨すること
は、工程が長く、コストの面やＴＡＴの点で不利であ
る。However, when the SOI layer is thin as in the case of manufacturing a fully depleted SOI semiconductor device, a small step (the active region 12A patterned in an island shape, the pad oxide film 200, and the SiN layer 201 are exposed). Embedding the insulating film 202 in a step between the insulating layer 11 and the polishing of the insulating film 202 by the CMP method is disadvantageous in terms of cost and TAT because the process is long.

【００１２】メサ型素子分離領域形成法においては、支
持体１０、絶縁層１１及び半導体層１２がこの順に積層
された構造を有するＳＯＩ基板を準備し、半導体層１２
をパターニングすることによって、一部の絶縁層１１を
露出させ、島状の突状の活性領域１２Ａを形成する（図
８の（Ａ）参照の模式的な一部断面図及び図８の（Ｂ）
の模式的な配置図を参照）。これによって、素子分離を
行うことができるので、他のプロセスと比較して簡素な
プロセスであり、コストメリットやＴＡＴ短縮効果が大
きい。尚、従来の厚いＳＯＩ層（例えば、１５０ｎｍ程
度）に対してメサ型素子分離領域形成法を適用すると、
活性領域１２Ａがそのまま段差として残るため、活性領
域１２Ａ上から絶縁層１１上に懸けてのゲート電極の形
成が困難であるが、例えば２０ｎｍ程度の薄いＳＯＩ層
においては、このような問題は発生し難い。In the mesa-type element isolation region forming method, an SOI substrate having a structure in which a support 10, an insulating layer 11, and a semiconductor layer 12 are laminated in this order is prepared.
By exposing a part of the insulating layer 11 to form an island-shaped projecting active region 12A (see FIG. 8A, a schematic partial cross-sectional view and FIG. )
). As a result, element isolation can be performed, so that the process is simpler than other processes, and the cost merit and TAT shortening effect are great. When a mesa-type element isolation region forming method is applied to a conventional thick SOI layer (for example, about 150 nm),
Since the active region 12A remains as a step, it is difficult to form a gate electrode from above the active region 12A onto the insulating layer 11, but such a problem occurs in a thin SOI layer of, for example, about 20 nm. hard.

【００１３】[0013]

【発明が解決しようとする課題】薄いＳＯＩ層に対して
メサ型素子分離領域形成法を適用する場合、図８の
（Ａ）及び（Ｂ）に示したように、活性領域１２Ａ及び
素子分離領域３１７を形成した後、活性領域１２Ａの表
面を例えば熱酸化し、ゲート絶縁膜２０を形成する。そ
の後、全面に例えばポリシリコン層を形成し、係るポリ
シリコン層をパターニングすることによってゲート電極
２１を形成する（図９の（Ａ）参照の模式的な一部断面
図及び図９の（Ｂ）の模式的な配置図を参照）。ポリシ
リコン層のエッチング時、活性領域１２Ａの側壁にポリ
シリコン層のエッチング残りが生じないように、半導体
層１２のパターニング時、図８の（Ａ）に示すように、
活性領域１２Ａの側壁が若干順テーパとなるように半導
体層１２をパターニングする。尚、活性領域１２Ａの側
壁が逆テーパとなってしまうと、ポリシリコン層のエッ
チング時、活性領域１２Ａの側壁にポリシリコン層のエ
ッチング残りが存在し易く成り、その結果、短絡発生の
原因となる。When a mesa-type element isolation region forming method is applied to a thin SOI layer, as shown in FIGS. 8A and 8B, an active region 12A and an element isolation region are formed. After forming 317, the surface of active region 12A is thermally oxidized, for example, to form gate insulating film 20. Thereafter, for example, a polysilicon layer is formed on the entire surface, and the polysilicon layer is patterned to form a gate electrode 21 (a schematic partial cross-sectional view with reference to FIG. 9A and FIG. 9B). ). At the time of patterning the semiconductor layer 12, as shown in FIG. 8A, during etching of the polysilicon layer, no etching residue of the polysilicon layer is left on the side wall of the active region 12A.
The semiconductor layer 12 is patterned so that the side wall of the active region 12A has a slight forward taper. If the side wall of the active region 12A has a reverse taper, the etching residue of the polysilicon layer is likely to be present on the side wall of the active region 12A during the etching of the polysilicon layer, thereby causing a short circuit. .

【００１４】ところで、メサ型素子分離領域形成法を適
用した場合、ゲート電極２１が活性領域１２Ａと素子分
離領域３１７との境界部分に懸かる箇所で電界が集中し
（図９の（Ａ）参照）、結果的に閾値電圧の低い寄生Ｍ
ＯＳ ＦＥＴが形成される。このため、境界部分付近で
のリーク電流に起因して、半導体装置全体のサブスレッ
ショールド特性にバンプが生じ（ゲート電圧Ｖ_Gとドレ
イン電流Ｉ_dの関係を示す図１０参照）、優れたターン
・オフ特性が得られなくなるという問題が生じる。By the way, when the mesa-type element isolation region forming method is applied, an electric field is concentrated at a position where the gate electrode 21 is over the boundary between the active region 12A and the element isolation region 317 (see FIG. 9A). , Resulting in a low threshold voltage parasitic M
An OS FET is formed. Therefore, due to the leakage current in the vicinity of the boundary portion, the bump is caused in the sub-threshold characteristics of the entire semiconductor device (see FIG. 10 showing the relation between the gate voltage V _G and the drain current I _d), excellent turn A problem arises in that the off characteristics cannot be obtained.

【００１５】従って、本発明の目的は、ＳＯＩ基板にお
いて素子分離領域を形成するためにメサ型素子分離領域
形成法を採用した場合に、ゲート電極が活性領域と素子
分離領域との境界部分に懸かる箇所で電界が集中する結
果、閾値電圧の低い寄生ＭＯＳ ＦＥＴが形成されるこ
とが無く、リーク電流の発生を抑制し、優れたサブスレ
ッショールド特性を有し、高い信頼性を有するＳＯＩ型
半導体装置を製造する方法を提供することにある。Accordingly, an object of the present invention is to provide a mesa-type device isolation region forming method for forming a device isolation region in an SOI substrate, in which a gate electrode hangs on a boundary portion between an active region and a device isolation region. As a result of the concentration of an electric field at a portion, a parasitic MOS FET having a low threshold voltage is not formed, an occurrence of a leak current is suppressed, and an SOI semiconductor having excellent sub-threshold characteristics and high reliability is provided. It is to provide a method for manufacturing a device.

【００１６】[0016]

【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係るＳＯＩ型半導体装置の製
造方法は、（イ）支持体、絶縁層及び半導体層がこの順
に積層された構造を有するＳＯＩ基板を準備する工程
と、（ロ）半導体層上に素子分離領域形成用マスクを形
成する工程と、（ハ）素子分離領域形成用マスクで被覆
されていない半導体層の領域に不純物を導入する工程
と、（ニ）熱処理を行うことによって、素子分離領域形
成用マスクで被覆されていない半導体層の領域に導入さ
れた不純物を、素子分離領域形成用マスクで被覆された
半導体層の領域の一部に拡散させる工程と、（ホ）素子
分離領域形成用マスクを用いて半導体層を選択的に除去
し、以て、絶縁層が露出した素子分離領域を形成した
後、素子分離領域形成用マスクを除去する工程、を具備
し、絶縁層が露出した素子分離領域によって囲まれた半
導体層の周辺部にのみ、工程（ニ）において拡散された
不純物を存在させることを特徴とする。According to a first aspect of the present invention, there is provided a method of manufacturing an SOI semiconductor device, comprising the steps of: (a) laminating a support, an insulating layer, and a semiconductor layer in this order; Preparing an SOI substrate having the structure described above, (b) forming a mask for forming an element isolation region on the semiconductor layer, and (iii) a region of the semiconductor layer not covered with the mask for forming an element isolation region. And (d) performing a heat treatment so that the impurities introduced into the regions of the semiconductor layer that are not covered with the device isolation region forming mask are covered with the device isolation region forming mask. (E) selectively removing the semiconductor layer using an element isolation region forming mask, thereby forming an element isolation region where the insulating layer is exposed. For forming isolation areas Removing the disk, equipped with, only in the peripheral portion of the semiconductor layer having an insulating layer surrounded by the isolation region exposed, characterized in that the presence of diffused impurities in step (d).

【００１７】本発明の第１の態様に係る半導体装置の製
造方法においては、前記工程（ハ）において、素子分離
領域形成用マスクで被覆されていない半導体層の領域
に、不純物をイオン注入法にて導入することが好まし
い。In the method of manufacturing a semiconductor device according to the first aspect of the present invention, in the step (c), an impurity is ion-implanted into a region of the semiconductor layer that is not covered with the element isolation region forming mask. It is preferable to introduce it.

【００１８】上記の目的を達成するための本発明の第２
の態様に係るＳＯＩ型半導体装置の製造方法は、（イ）
支持体、絶縁層及び半導体層がこの順に積層された構造
を有するＳＯＩ基板を準備する工程と、（ロ）半導体層
上に素子分離領域形成用マスクを形成する工程と、
（ハ）素子分離領域形成用マスクを用いて半導体層を選
択的に除去し、以て、絶縁層が露出した素子分離領域を
形成する工程と、（ニ）エッチングを行うことによっ
て、素子分離領域形成用マスクの縁部を後退させる工程
と、（ホ）素子分離領域形成用マスクで被覆されていな
い半導体層の領域に不純物を導入した後、素子分離領域
形成用マスクを除去する工程、を具備し、絶縁層が露出
した素子分離領域によって囲まれた半導体層の周辺部に
のみ、工程（ホ）において導入された不純物を存在させ
ることを特徴とする。The second object of the present invention for achieving the above object is as follows.
The method for manufacturing an SOI semiconductor device according to the aspect of
A step of preparing an SOI substrate having a structure in which a support, an insulating layer, and a semiconductor layer are stacked in this order; (b) forming an element isolation region forming mask on the semiconductor layer;
(C) a step of selectively removing the semiconductor layer using an element isolation region forming mask, thereby forming an element isolation region where the insulating layer is exposed; (E) removing impurities after introducing impurities into a region of the semiconductor layer which is not covered with the device isolation region forming mask; and (e) removing the device isolation region forming mask. In addition, the impurity introduced in the step (e) is present only in a peripheral portion of the semiconductor layer surrounded by the element isolation region where the insulating layer is exposed.

【００１９】本発明の第２の態様に係る半導体装置の製
造方法においては、前記工程（ホ）において、素子分離
領域形成用マスクで被覆されていない半導体層の領域
に、不純物をイオン注入法にて導入することが好まし
い。In the method of manufacturing a semiconductor device according to the second aspect of the present invention, in the step (e), an impurity is ion-implanted into a region of the semiconductor layer which is not covered with the element isolation region forming mask. It is preferable to introduce it.

【００２０】本発明の第１若しくは第２の態様に係る半
導体装置の製造方法において、導入される不純物、ある
いは又、イオン注入される不純物は、好ましくは原子番
号が４９以上の第３Ｂ族原子あるいは第５Ｂ族原子、一
層好ましくはインジウム（Ｉｎ）あるいはアンチモン
（Ｓｂ）であることが望ましい。このように重い原子を
導入あるいはイオン注入することによって、本発明のＳ
ＯＩ型半導体装置の製造方法の各工程以降に実行される
熱処理において、導入あるいはイオン注入された不純物
が半導体層中で再拡散することを抑制することが可能と
なる。尚、ｎチャネルＳＯＩ型半導体装置を製造する場
合にはｐ型不純物である第３Ｂ族原子をイオン注入し、
ｐチャネルＳＯＩ型半導体装置を製造する場合にはｎ型
不純物である第５Ｂ族原子をイオン注入すればよい。In the method for manufacturing a semiconductor device according to the first or second aspect of the present invention, the impurity to be introduced or the impurity to be ion-implanted is preferably a Group 3B atom having an atomic number of 49 or more or It is desirable to be a Group 5B atom, more preferably indium (In) or antimony (Sb). By introducing or ion-implanting such heavy atoms, the S
In the heat treatment performed after each step of the method of manufacturing the OI type semiconductor device, it is possible to prevent the introduced or ion-implanted impurities from re-diffusing in the semiconductor layer. In the case of manufacturing an n-channel SOI type semiconductor device, a third group B atom which is a p-type impurity is ion-implanted.
In the case of manufacturing a p-channel SOI semiconductor device, a Group 5B atom which is an n-type impurity may be ion-implanted.

【００２１】支持体として、シリコン半導体基板や石英
基板を例示することができる。また、絶縁層としてＳｉ
Ｏ₂を挙げることができる。半導体層は、例えば、シリ
コン、シリコンとゲルマニウムの混晶系から構成するこ
とができる。更には、ＳＯＳ（Silicon On Sapphire）
構造とすることもできる。半導体層の厚さは本質的には
任意であるが、１００ｎｍ以下、好ましくは５０ｎｍ以
下であることが望ましい。Examples of the support include a silicon semiconductor substrate and a quartz substrate. Further, Si as an insulating layer
O ₂ can be mentioned. The semiconductor layer can be composed of, for example, silicon or a mixed crystal system of silicon and germanium. Furthermore, SOS (Silicon On Sapphire)
It can also be structured. The thickness of the semiconductor layer is essentially arbitrary, but is desirably 100 nm or less, preferably 50 nm or less.

【００２２】素子分離領域形成用マスクを構成する材料
として、各種フォトレジスト材料、ＳｉＮ（Ｓｉ
₃Ｎ₄）、ＳｉＯ₂、ＳｉＯＮ、ＳｉＯＦ、あるいはこれ
らの材料の積層膜（例えば、ＳｉＯ₂／ＳｉＮの積層
膜）を例示することができる。Various photoresist materials and SiN (Si
_{3 N 4), SiO 2,} SiON, can be exemplified SiOF, or a laminated film of these materials (e.g., SiO ₂ / SiN stacked film of).

【００２３】支持体、絶縁層及び半導体層がこの順に積
層された構造を有するＳＯＩ基板を作製する方法とし
て、 （Ａ）半導体基板と支持基板とを絶縁層を介して張り合
わせた後、半導体基板を裏面から研削、研磨することに
よって、支持基板から成る支持体と、絶縁層と、研削、
研磨後の半導体基板から成る半導体層を得る、基板張り
合わせ法 （Ｂ）半導体基板上に絶縁層を形成した後、半導体基板
に水素イオンをイオン注入し、剥離層を半導体基板内部
に形成した後、半導体基板と支持基板とを絶縁層を介し
て張り合わせ、次いで、熱処理を行うことによって剥離
層から半導体基板を剥離（劈開）し、残された半導体基
板を裏面から研削、研磨することによって、支持基板か
ら成る支持体と、絶縁層と、研削、研磨後の半導体基板
から成る半導体層を得る、スマート・カット法 （Ｃ）半導体基板の内部に酸素イオンをイオン注入した
後、熱処理を行うことによって、半導体基板の内部に絶
縁層を形成し、絶縁層の下に半導体基板の一部から成る
支持体を、また、絶縁層の上に半導体基板の一部から成
る半導体層を、それぞれ得るＳＩＭＯＸ（Separation b
y IMplanted OXygen）法 （Ｄ）支持体に相当する半導体基板上に形成された絶縁
層上に気相又は固相で単結晶半導体層を形成することに
よって、半導体基板から成る支持体と、絶縁層と、単結
晶半導体層から成る半導体層を得る方法 （Ｅ）陽極酸化によって半導体基板の表面を部分的に多
孔質化して絶縁層を形成することによって、絶縁層の下
に半導体基板の一部から成る支持体を、また、絶縁層の
上に半導体基板の一部から成る半導体層を、それぞれ得
る方法 を挙げることができる。As a method of manufacturing an SOI substrate having a structure in which a support, an insulating layer and a semiconductor layer are laminated in this order, (A) A semiconductor substrate and a support substrate are bonded together via an insulating layer, and then the semiconductor substrate is bonded. By grinding and polishing from the back surface, a support consisting of a support substrate, an insulating layer, grinding,
A substrate bonding method for obtaining a semiconductor layer composed of a polished semiconductor substrate. (B) After forming an insulating layer on the semiconductor substrate, hydrogen ions are ion-implanted into the semiconductor substrate, and a peeling layer is formed inside the semiconductor substrate. The semiconductor substrate and the supporting substrate are attached to each other with an insulating layer interposed therebetween, and then the semiconductor substrate is separated (cleaved) from the separation layer by performing heat treatment, and the remaining semiconductor substrate is ground and polished from the back surface to thereby form the supporting substrate. A semiconductor layer comprising a support, an insulating layer, and a semiconductor substrate after grinding and polishing. (C) oxygen ions are implanted into the inside of the semiconductor substrate, and then heat treatment is performed. Forming an insulating layer inside the semiconductor substrate, a support consisting of a part of the semiconductor substrate below the insulating layer, a semiconductor layer consisting of a part of the semiconductor substrate above the insulating layer, Re can each SIMOX (Separation b
(D) IMplanted OXygen) method (D) A single-crystal semiconductor layer is formed in a gas phase or a solid phase on an insulating layer formed on a semiconductor substrate corresponding to a support, whereby a support made of a semiconductor substrate and an insulating layer are formed. And (E) forming the insulating layer by partially making the surface of the semiconductor substrate porous by anodic oxidation, thereby forming a semiconductor layer under the insulating layer from a part of the semiconductor substrate. And a method for obtaining a semiconductor layer comprising a part of a semiconductor substrate on an insulating layer.

【００２４】メサ型素子分離領域形成法を適用した本発
明の半導体装置の製造方法においては、素子分離領域に
よって囲まれた半導体層（活性領域）の周辺部にのみ、
工程（ニ）あるいは工程（ホ）において拡散あるいは導
入された不純物を存在させるので、ゲート電極が活性領
域（パターニングされた半導体層の領域）と素子分離領
域との境界部分に懸かる箇所に高濃度の不純物が存在
し、かかる箇所で電界が集中しても、閾値電圧の低い寄
生ＭＯＳ ＦＥＴが形成されることがない。In the method of manufacturing a semiconductor device of the present invention to which the mesa-type element isolation region forming method is applied, only the peripheral portion of the semiconductor layer (active region) surrounded by the element isolation region is provided.
Since the impurity diffused or introduced in the step (d) or the step (e) is present, a high concentration of the gate electrode is formed at a portion where the gate electrode is suspended at the boundary between the active region (the region of the patterned semiconductor layer) and the element isolation region. Even if impurities are present and an electric field is concentrated at such a location, a parasitic MOS FET having a low threshold voltage is not formed.

【００２５】[0025]

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings based on embodiments of the present invention (hereinafter, abbreviated as embodiments).

【００２６】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体装置の製造方法に関する。以
下、図１〜図３を参照して、実施の形態１の半導体装置
の製造方法を説明するが、図１の（Ａ）〜（Ｃ）、図２
の（Ａ）及び図３の（Ａ）は、ゲート電極が延びる方向
に平行な垂直面で半導体基板等を切断したときの模式的
な一部断面図であり、図２の（Ｂ）及び図３の（Ｂ）は
模式的な配置図である。Embodiment 1 Embodiment 1 relates to a method for manufacturing a semiconductor device according to the first aspect of the present invention. Hereinafter, a method of manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS.
(A) and (A) of FIG. 3 are schematic partial cross-sectional views when the semiconductor substrate or the like is cut along a vertical plane parallel to the direction in which the gate electrode extends, and (B) of FIG. FIG. 3B is a schematic layout diagram.

【００２７】［工程−１００］先ず、支持体１０、絶縁
層１１及び半導体層１２がこの順に積層された構造を有
するＳＯＩ基板を準備する。具体的には、先に説明した
（Ａ）〜（Ｅ）のいずれかの方法でＳＯＩ基板を作製す
る。具体的には、例えば（Ａ）の基板張り合わせ法を採
用した場合、シリコン半導体基板の表面に、例えばＳｉ
Ｏ₂層をＣＶＤ法にて堆積させた後、ＳｉＯ₂層の表面を
平坦化する。次いで、シリコン半導体基板から成る支持
体１０とシリコン半導体基板とをＳｉＯ₂層を介して張
り合わせる。張り合わせの条件として、酸素ガス雰囲気
中で、１０００゜Ｃ、３０分を例示することができる。
その後、ＳＯＩ層である半導体層１２に研削ダメージが
残らないように、絶縁層１１の上方にシリコン半導体基
板が数μｍ残されるまで、先ず、例えばダイヤモンド砥
石を用いてシリコン半導体基板を裏面から機械的に研削
する。その後、シリコン半導体基板を選択的に化学的・
機械的研磨法（ＣＭＰ法）にて研磨する。絶縁層１１の
上方には、厚さ約３０ｎｍの半導体層１２（シリコン半
導体基板の研磨残部である）が残される。[Step-100] First, an SOI substrate having a structure in which the support 10, the insulating layer 11, and the semiconductor layer 12 are laminated in this order is prepared. Specifically, an SOI substrate is manufactured by any of the methods (A) to (E) described above. Specifically, for example, when the substrate bonding method of (A) is adopted, for example, Si
After depositing the O ₂ layer by the CVD method, the surface of the SiO ₂ layer is flattened. Next, the support 10 made of a silicon semiconductor substrate and the silicon semiconductor substrate are bonded together via a SiO ₂ layer. The bonding condition may be, for example, 1000 ° C. for 30 minutes in an oxygen gas atmosphere.
Then, until the silicon semiconductor substrate is left above the insulating layer 11 by a few μm so as not to leave grinding damage on the semiconductor layer 12 which is the SOI layer, the silicon semiconductor substrate is first mechanically removed from the rear surface using, for example, a diamond grindstone. Grinding. After that, the silicon semiconductor substrate is selectively chemically and
Polishing is performed by a mechanical polishing method (CMP method). Above the insulating layer 11, a semiconductor layer 12 having a thickness of about 30 nm (which is a polishing residue of the silicon semiconductor substrate) is left.

【００２８】［工程−１１０］次に、半導体層１２上に
素子分離領域形成用マスク１５を形成する。具体的に
は、半導体層１２の表面に熱酸化法にて厚さ１０ｎｍの
パッド酸化膜１３を形成した後、以下の表１に条件を例
示するＬＰ−ＣＶＤ法にてパッド酸化膜１３上に厚さ１
５０ｎｍのＳｉＮ層１４を形成する。その後、リソグラ
フィ技術及びドライエッチング技術によってＳｉＮ層１
４及びパッド酸化膜１３をパターニングする。こうし
て、図１の（Ａ）に示す構造を得ることができる。素子
分離領域形成用マスク１５は、下からパッド酸化膜１３
及びＳｉＮ層１４の２層から構成されており、活性領域
を形成すべき半導体層１２を被覆している。尚、ＳｉＮ
層のドライエッチング条件を、以下の表２に例示する。[Step-110] Next, an element isolation region forming mask 15 is formed on the semiconductor layer 12. Specifically, after a pad oxide film 13 having a thickness of 10 nm is formed on the surface of the semiconductor layer 12 by a thermal oxidation method, the pad oxide film 13 is formed on the pad oxide film 13 by an LP-CVD method exemplified in Table 1 below. Thickness 1
A 50 nm SiN layer 14 is formed. Thereafter, the SiN layer 1 is formed by lithography and dry etching.
4 and the pad oxide film 13 are patterned. Thus, the structure shown in FIG. 1A can be obtained. The element isolation region forming mask 15 is provided with a pad oxide film 13 from below.
And the SiN layer 14, which covers the semiconductor layer 12 on which the active region is to be formed. In addition, SiN
Table 2 below shows examples of the dry etching conditions for the layer.

【００２９】 ［表１］ 使用ガス ：ＳｉＨ₂Ｃｌ₂／ＮＨ₃／Ｎ₂＝５０／２００／２００sccm 圧力 ：７０Ｐａ 支持体加熱温度：７６０゜Ｃ[Table 1] Gas used: SiH ₂ Cl ₂ / NH ₃ / N ₂ = 50/200/200 sccm Pressure: 70 Pa Support heating temperature: 760 ° C.

【００３０】［表２］ 使用ガス ：ＣＦ₄／Ａｒ＝１００／９００sccm 圧力 ：１０５Ｐａ ＲＦパワー ：６００Ｗ 支持体加熱温度：１０゜Ｃ[Table 2] Gas used: CF ₄ / Ar = 100/900 sccm Pressure: 105 Pa RF power: 600 W Support heating temperature: 10 ° C.

【００３１】［工程−１２０］その後、素子分離領域形
成用マスク１５で被覆されていない半導体層１２の領域
に不純物を導入する（図１の（Ｂ）参照）。具体的に
は、リソグラフィ技術に基づき、ｐチャネルＳＯＩ型半
導体装置を形成すべき半導体層の領域全体をイオン注入
用マスク（図示せず）で覆い、素子分離領域形成用マス
ク１５で被覆されていない半導体層１２の領域（ｎチャ
ネルＳＯＩ型半導体装置を形成すべき半導体層の領域）
に不純物としてインジウム（Ｉｎ）をイオン注入法にて
導入し、不純物導入領域１６を得る。次いで、イオン注
入用マスクを除去し、リソグラフィ技術に基づき、ｎチ
ャネルＳＯＩ型半導体装置を形成すべき半導体層の領域
全体をイオン注入用マスク（図示せず）で覆い、素子分
離領域形成用マスク１５で被覆されていない半導体層１
２の領域（ｐチャネルＳＯＩ型半導体装置を形成すべき
半導体層の領域）に不純物としてアンチモン（Ｓｂ）を
イオン注入法にて導入し、不純物導入領域１６を得る。
イオン注入の条件を、以下の表３に例示する。尚、露出
した半導体層１２に確実に不純物がイオン注入されるよ
うに、注入エネルギーを低く設定している。イオン注入
された不純物はＳｉＮ層１４の頂部にも存在するが、係
るＳｉＮ層１４の頂部に存在するイオン注入された不純
物の図示は省略した。[Step-120] Then, an impurity is introduced into a region of the semiconductor layer 12 which is not covered with the element isolation region forming mask 15 (see FIG. 1B). Specifically, based on the lithography technique, the entire region of the semiconductor layer where the p-channel SOI semiconductor device is to be formed is covered with an ion implantation mask (not shown), and is not covered with the element isolation region forming mask 15. Region of semiconductor layer 12 (region of semiconductor layer where an n-channel SOI semiconductor device is to be formed)
Indium (In) is introduced as an impurity by ion implantation to obtain an impurity-doped region 16. Next, the ion implantation mask is removed, and the entire region of the semiconductor layer where an n-channel SOI semiconductor device is to be formed is covered with an ion implantation mask (not shown) based on a lithography technique. Semiconductor layer 1 not covered with
Antimony (Sb) is introduced as an impurity into the second region (the region of the semiconductor layer where the p-channel SOI semiconductor device is to be formed) by an ion implantation method to obtain an impurity-doped region 16.
Table 3 below shows examples of ion implantation conditions. Note that the implantation energy is set low to ensure that the impurity is ion-implanted into the exposed semiconductor layer 12. Although the ion-implanted impurities also exist at the top of the SiN layer 14, illustration of the ion-implanted impurities existing at the top of the SiN layer 14 is omitted.

【００３２】［表３］ Ｉｎのイオン注入 注入エネルギー：５ｋｅＶ ドーズ量 ：２×１０¹³／ｃｍ² Ｓｂのイオン注入 注入エネルギー：５ｋｅＶ ドーズ量 ：１×１０¹³／ｃｍ² [Table 3] Ion implantation of In Implantation energy: 5 keV Dose: 2 × 10 ¹³ / cm ² Sb ion implantation Implantation energy: 5 keV Dose: 1 × 10 ¹³ / cm ²

【００３３】［工程−１３０］次いで、例えば１１００
゜Ｃ、３０分間の熱処理を行うことによって、素子分離
領域形成用マスク１５で被覆されていない半導体層１２
の領域に導入された不純物を、素子分離領域形成用マス
ク１５で被覆された半導体層１２の領域の一部に拡散さ
せる（図１の（Ｃ）参照）。素子分離領域形成用マスク
１５の縁部１５Ａから半導体層１２に拡散した不純物拡
散領域１６Ａの先端部までの距離は、例えば０．０５μ
ｍ〜０．１μｍ程度とすればよいが、係る範囲に限定す
るものではない。イオン注入された不純物がインジウム
（Ｉｎ）やアンチモン（Ｓｂ）といった重い原子から構
成されているので、熱処理によっても、半導体層にイオ
ン注入された不純物は左程拡散しない。[Step-130] Then, for example, 1100
By performing a heat treatment for 30 minutes at ゜ C, the semiconductor layer 12 not covered with the mask 15 for forming an element isolation region is formed.
Is diffused into a part of the region of the semiconductor layer 12 covered with the element isolation region forming mask 15 (see FIG. 1C). The distance from the edge 15A of the element isolation region forming mask 15 to the tip of the impurity diffusion region 16A diffused into the semiconductor layer 12 is, for example, 0.05 μm.
It may be about m to 0.1 μm, but is not limited to such a range. Since the ion-implanted impurity is composed of heavy atoms such as indium (In) and antimony (Sb), the impurity implanted into the semiconductor layer does not diffuse to the left even by the heat treatment.

【００３４】［工程−１４０］その後、素子分離領域形
成用マスク１５を用いて半導体層１２を選択的に除去
し、以て、絶縁層１１が露出した素子分離領域１７を形
成した後、素子分離領域形成用マスク１５を除去する
（図２の（Ａ）及び（Ｂ）参照）。具体的には、以下の
表４に例示するドライエッチング条件にて半導体層１２
をエッチングする。こうして、絶縁層１１が露出した素
子分離領域１７によって囲まれた半導体層（活性領域１
２Ａ）の周辺部にのみ、［工程−１３０］において拡散
された不純物を存在させた構造、即ち、活性領域１２Ａ
の周辺部にのみ不純物拡散領域１６Ａを有する構造を得
ることができる。尚、素子分離領域形成用マスク１５を
除去する前に、活性領域１２Ａの側面を酸化してもよ
い。これによって、後に形成するゲート絶縁膜の活性領
域１２Ａの稜線部における膜厚を厚くすることができ、
半導体装置の信頼性を向上させることができる。[Step-140] After that, the semiconductor layer 12 is selectively removed using the mask 15 for forming an element isolation region, thereby forming an element isolation region 17 where the insulating layer 11 is exposed. The region forming mask 15 is removed (see FIGS. 2A and 2B). Specifically, the semiconductor layer 12 is formed under dry etching conditions exemplified in Table 4 below.
Is etched. Thus, the semiconductor layer (the active region 1) surrounded by the element isolation region 17 where the insulating layer 11 is exposed.
2A) only in the peripheral portion, the structure in which the impurity diffused in [Step-130] is present, that is, the active region 12A
Can be obtained having an impurity diffusion region 16A only in the peripheral portion of. Before removing the element isolation region forming mask 15, the side surface of the active region 12A may be oxidized. This makes it possible to increase the thickness of the ridge portion of the active region 12A of the gate insulating film to be formed later,
The reliability of the semiconductor device can be improved.

【００３５】 ［表４］ 使用ガス ：Ｃ₄Ｆ₈／Ｏ₂／Ａｒ＝５／４／１００sccm 圧力 ：５．３Ｐａ ＲＦパワー ：４００Ｗ 支持体加熱温度：１０゜Ｃ[Table 4] Gas used: C ₄ F ₈ / O ₂ / Ar = 5/4/100 sccm Pressure: 5.3 Pa RF power: 400 W Support heating temperature: 10 ° C.

【００３６】［工程−１５０］次に、ウエット処理によ
って素子分離領域形成用マスク１５を除去し、露出した
活性領域１２Ａの表面を例えば熱酸化法にて酸化するこ
とで、ゲート絶縁膜２０を形成する。次いで、全面にポ
リシリコン層をＣＶＤ法にて堆積させ、かかるポリシリ
コン層をパターニングすることによって、ゲート電極２
１を形成する（図３の（Ａ）及び（Ｂ）参照）。尚、図
３の（Ｂ）においては、ゲート絶縁膜２０の図示を省略
した。その後、露出した活性領域１２Ａにイオン注入を
行うことによってゲート電極２１の近傍にエクステンシ
ョン領域を形成し、ゲート電極２１の側壁にゲートサイ
ドウオールを形成した後、露出した活性領域１２Ａにイ
オン注入を行い、ソース／ドレイン領域を形成すること
で、ＳＯＩ型半導体装置を得ることができる。[Step-150] Next, the mask 15 for forming the element isolation region is removed by wet processing, and the exposed surface of the active region 12A is oxidized by, for example, a thermal oxidation method to form the gate insulating film 20. I do. Next, a polysilicon layer is deposited on the entire surface by a CVD method, and the polysilicon layer is patterned to form a gate electrode 2.
1 (see FIGS. 3A and 3B). In FIG. 3B, illustration of the gate insulating film 20 is omitted. Thereafter, an extension region is formed in the vicinity of the gate electrode 21 by performing ion implantation on the exposed active region 12A, and a gate sidewall is formed on a side wall of the gate electrode 21. Thereafter, ion implantation is performed on the exposed active region 12A. By forming the source / drain regions, an SOI semiconductor device can be obtained.

【００３７】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体装置の製造方法に関する。以
下、図４及び図５を参照して、実施の形態２の半導体装
置の製造方法を説明するが、図４の（Ａ）〜（Ｃ）、図
５の（Ａ）〜（Ｃ）は、ゲート電極が延びる方向に平行
な垂直面で半導体基板等を切断したときの模式的な一部
断面図である。Second Embodiment A second embodiment relates to a method for manufacturing a semiconductor device according to the second aspect of the present invention. Hereinafter, a method of manufacturing the semiconductor device according to the second embodiment will be described with reference to FIGS. 4 and 5. FIGS. 4A to 5C and FIGS. FIG. 3 is a schematic partial cross-sectional view when a semiconductor substrate or the like is cut along a vertical plane parallel to a direction in which a gate electrode extends.

【００３８】［工程−２００］先ず、支持体１０、絶縁
層１１及び半導体層１２がこの順に積層された構造を有
するＳＯＩ基板を準備する。具体的には、先に説明した
（Ａ）〜（Ｅ）のいずれかの方法でＳＯＩ基板を作製す
る。[Step-200] First, an SOI substrate having a structure in which the support 10, the insulating layer 11, and the semiconductor layer 12 are laminated in this order is prepared. Specifically, an SOI substrate is manufactured by any of the methods (A) to (E) described above.

【００３９】［工程−２１０］次に、実施の形態１の
［工程−１１０］と同様にして、半導体層１２上に素子
分離領域形成用マスク１５を形成する（図４の（Ａ）参
照）。[Step-210] Next, in the same manner as in [Step-110] of the first embodiment, a mask 15 for forming an element isolation region is formed on the semiconductor layer 12 (see FIG. 4A). .

【００４０】［工程−２２０］その後、素子分離領域形
成用マスク１５を用いて半導体層１２を選択的に除去
し、以て、絶縁層１１が露出した素子分離領域１７を形
成する（図４の（Ｂ）参照）。半導体層１２のエッチン
グ条件は、具体的には、表４に例示したと同様とすれば
よい。[Step-220] After that, the semiconductor layer 12 is selectively removed using the device isolation region forming mask 15, thereby forming the device isolation region 17 where the insulating layer 11 is exposed (FIG. 4). (B)). Specifically, the etching conditions for the semiconductor layer 12 may be the same as those illustrated in Table 4.

【００４１】［工程−２３０］次いで、エッチングを行
うことによって、素子分離領域形成用マスク１５の縁部
（より具体的にはＳｉＮ層１４の縁部１４Ａ）を後退さ
せる（図４の（Ｃ）参照）。素子分離領域形成用マスク
１５のエッチング（より具体的にはＳｉＮ層１４のエッ
チング）は、例えば、１５５゜Ｃの熱燐酸に１０分間、
素子分離領域形成用マスク１５を浸漬することによって
行うことができる。パターニングされた半導体層（活性
領域１２Ａ）の縁部を基準とした素子分離領域形成用マ
スク１５の縁部（より具体的にはＳｉＮ層１４の縁部１
４Ａ）の後退量を、例えば２０ｎｍとする。[Step-230] Next, the edge of the element isolation region forming mask 15 (more specifically, the edge 14A of the SiN layer 14) is receded by etching (FIG. 4C). reference). The etching of the element isolation region forming mask 15 (more specifically, the etching of the SiN layer 14) is performed by, for example, hot phosphoric acid at 155 ° C. for 10 minutes.
This can be performed by immersing the element isolation region forming mask 15. The edge of the element isolation region forming mask 15 (more specifically, the edge 1 of the SiN layer 14) with reference to the edge of the patterned semiconductor layer (active region 12A).
4A) The retreat amount is, for example, 20 nm.

【００４２】［工程−２４０］その後、素子分離領域形
成用マスク１５で被覆されていない半導体層１２の領域
１２Ｂに不純物を導入する（図５の（Ａ）参照）。具体
的には、リソグラフィ技術に基づき、ｐチャネルＳＯＩ
型半導体装置を形成すべき半導体層の領域全体をイオン
注入用マスク（図示せず）で覆い、素子分離領域形成用
マスク１５で被覆されていない半導体層１２の領域１２
Ｂ（ｎチャネルＳＯＩ型半導体装置を形成すべき半導体
層の領域）に不純物としてインジウム（Ｉｎ）をイオン
注入法にて導入し、不純物導入領域１６Ｂを得る。次い
で、イオン注入用マスクを除去し、リソグラフィ技術に
基づき、ｎチャネルＳＯＩ型半導体装置を形成すべき半
導体層の領域全体をイオン注入用マスク（図示せず）で
覆い、素子分離領域形成用マスク１５で被覆されていな
い半導体層１２の領域１２Ｂ（ｐチャネルＳＯＩ型半導
体装置を形成すべき半導体層の領域）に不純物としてア
ンチモン（Ｓｂ）をイオン注入法にて導入し、不純物導
入領域１６Ｂを得る。イオン注入の条件は、表３に例示
した条件と同様とすればよい。尚、イオン注入された不
純物はＳｉＮ層１４の頂部や絶縁層１１の表面領域にも
存在するが、係るＳｉＮ層１４の頂部や絶縁層１１の表
面領域に存在するイオン注入された不純物の図示は省略
した。その後、ウエット処理によって素子分離領域形成
用マスク１５を除去する（図５の（Ｂ）参照）。こうし
て、絶縁層１１が露出した素子分離領域１７によって囲
まれた半導体層（活性領域１２Ａ）の周辺部にのみ、
［工程−２３０］において導入された不純物を存在させ
ることができる。尚、素子分離領域形成用マスク１５を
除去する前に、活性領域１２Ａの側面を酸化してもよ
い。[Step-240] Then, an impurity is introduced into the region 12B of the semiconductor layer 12 which is not covered with the element isolating region forming mask 15 (see FIG. 5A). Specifically, based on lithography technology, a p-channel SOI
The entire region of the semiconductor layer where the type semiconductor device is to be formed is covered with an ion implantation mask (not shown), and the region 12 of the semiconductor layer 12 which is not covered with the mask 15 for forming an element isolation region.
Indium (In) is introduced as an impurity into B (a region of a semiconductor layer where an n-channel SOI semiconductor device is to be formed) by an ion implantation method to obtain an impurity-doped region 16B. Next, the ion implantation mask is removed, and the entire region of the semiconductor layer where an n-channel SOI semiconductor device is to be formed is covered with an ion implantation mask (not shown) based on a lithography technique. Antimony (Sb) is introduced as an impurity into the region 12B of the semiconductor layer 12 not covered with the semiconductor layer 12 (the region of the semiconductor layer where the p-channel SOI semiconductor device is to be formed) by an ion implantation method to obtain an impurity-doped region 16B. The conditions for ion implantation may be the same as the conditions exemplified in Table 3. Although the ion-implanted impurities also exist at the top of the SiN layer 14 and the surface region of the insulating layer 11, the illustration of the ion-implanted impurities existing at the top of the SiN layer 14 and the surface region of the insulating layer 11 is not shown. Omitted. After that, the element isolation region forming mask 15 is removed by wet processing (see FIG. 5B). Thus, only at the peripheral portion of the semiconductor layer (active region 12A) surrounded by the element isolation region 17 where the insulating layer 11 is exposed,
The impurities introduced in [Step-230] can be present. Before removing the element isolation region forming mask 15, the side surface of the active region 12A may be oxidized.

【００４３】［工程−２５０］次に、露出した活性領域
１２Ａの表面を例えば熱酸化法にて酸化することで、ゲ
ート絶縁膜２０を形成する。次いで、全面にポリシリコ
ン層をＣＶＤ法にて堆積させ、係るポリシリコン層をパ
ターニングすることによって、ゲート電極２１を形成す
る（図５の（Ｃ）参照）。その後、露出した活性領域１
２Ａにイオン注入を行うことによってゲート電極２１の
近傍にエクステンション領域を形成し、ゲート電極２１
の側壁にゲートサイドウオールを形成した後、露出した
活性領域１２Ａにイオン注入を行い、ソース／ドレイン
領域を形成することで、ＳＯＩ型半導体装置を得ること
ができる。[Step-250] Next, the gate insulating film 20 is formed by oxidizing the exposed surface of the active region 12A by, for example, a thermal oxidation method. Next, a polysilicon layer is deposited on the entire surface by a CVD method, and the polysilicon layer is patterned to form a gate electrode 21 (see FIG. 5C). Then, the exposed active region 1
2A, an extension region is formed in the vicinity of the gate electrode 21 by ion implantation.
After a gate sidewall is formed on the side wall of the semiconductor device, ions are implanted into the exposed active region 12A to form source / drain regions, whereby an SOI semiconductor device can be obtained.

【００４４】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。実施の形態において説明した各種数値や条件は例示
であり、適宜変更することができる。各実施の形態にお
いては、イオン注入法にて不純物導入領域１６，１６Ｂ
を形成したが、不純物導入領域１６，１６Ｂの形成は、
これに限定されず、例えば、固相拡散法にて形成するこ
ともできる。ＳＯＩ型半導体装置の構造も例示であり、
適宜設計変更することができる。The present invention has been described based on the embodiments of the present invention, but the present invention is not limited to these embodiments. The various numerical values and conditions described in the embodiment are examples, and can be changed as appropriate. In each of the embodiments, the impurity introduced regions 16, 16B are formed by ion implantation.
Was formed, but the impurity introduction regions 16 and 16B were formed by
The present invention is not limited to this, and can be formed by, for example, a solid phase diffusion method. The structure of the SOI semiconductor device is also an example,
The design can be changed as appropriate.

【００４５】パターニングされた半導体層１２（活性領
域１２Ａ）の平面形状は矩形形状に限定されない。ゲー
ト電極２１の直下の活性領域１２Ａの部分（ボディ部）
のゲート電極の延びる方向に沿った長さと、ソース／ド
レイン領域を構成する活性領域１２Ａの部分のゲート電
極の延びる方向に沿った長さとは、異なっていてもよ
い。不純物拡散領域１６Ａあるいは不純物導入領域１６
Ｂは、活性領域１２Ａの周辺部の全てに存在していなく
ともよい。即ち、不純物拡散領域１６Ａあるいは不純物
導入領域１６Ｂは、本質的には、ゲート電極２１を形成
すべき領域及びその近傍の下方に位置する活性領域１２
Ａの周辺部の部分に存在していればよく、ソース／ドレ
イン領域を構成する活性領域１２Ａの部分の周辺部に
は、存在していてもよし、存在していなくともよい。The planar shape of the patterned semiconductor layer 12 (active region 12A) is not limited to a rectangular shape. Part of active region 12A immediately below gate electrode 21 (body part)
May be different from the length along the direction in which the gate electrode extends, and the length of the portion of the active region 12A constituting the source / drain region along the direction in which the gate electrode extends. The impurity diffusion region 16A or the impurity introduction region 16
B does not need to be present in the entire periphery of the active region 12A. That is, the impurity diffusion region 16A or the impurity introduction region 16B essentially consists of the active region 12 located below the region where the gate electrode 21 is to be formed and the vicinity thereof.
It is sufficient if it exists in the peripheral portion of A, and it may or may not be present in the peripheral portion of the active region 12A constituting the source / drain region.

【００４６】[0046]

【発明の効果】本発明のＳＯＩ型半導体装置の製造方法
によれば、薄い半導体層（ＳＯＩ層）にメサ型素子分離
領域形成法を適用して半導体装置を製造する際、パター
ニングされたＳＯＩ層である活性領域の周辺部に不純物
を高い濃度で含有する領域を形成するので、ゲート電極
が活性領域と素子分離領域との境界部分に懸かる箇所で
電界が集中する結果、閾値電圧の低い寄生ＭＯＳ ＦＥ
Ｔが形成されるといった現象の発生を抑制することがで
きる。それ故、リーク電流が少なく、優れたサブスレッ
ショールド特性（Ｓ値）を有するＳＯＩ型半導体装置、
特に完全空乏ＳＯＩ型半導体装置を低コストで、しかも
ＴＡＴの短いプロセスにて製造することができる。According to the method of manufacturing an SOI semiconductor device of the present invention, when a semiconductor device is manufactured by applying a mesa-type element isolation region forming method to a thin semiconductor layer (SOI layer), a patterned SOI layer is formed. Since an area containing a high concentration of impurities is formed in the periphery of the active region, an electric field is concentrated at a position where the gate electrode is over the boundary between the active region and the element isolation region. FE
The occurrence of a phenomenon such as formation of T can be suppressed. Therefore, an SOI semiconductor device having low leakage current and excellent sub-threshold characteristics (S value),
In particular, a fully depleted SOI semiconductor device can be manufactured at low cost and with a process with a short TAT.

【図面の簡単な説明】[Brief description of the drawings]

【図１】発明の実施の形態１のＳＯＩ型半導体装置の製
造方法を説明するための支持体等の模式的な一部断面図
である。FIG. 1 is a schematic partial cross-sectional view of a support and the like for describing a method for manufacturing an SOI semiconductor device according to a first embodiment of the present invention;

【図２】図１に引き続き、発明の実施の形態１のＳＯＩ
型半導体装置の製造方法を説明するための支持体等の模
式的な一部断面図、及び活性領域の模式的な配置図であ
る。FIG. 2 is a continuation of FIG. 1, showing the SOI of the first embodiment of the present invention;
3A and 3B are a schematic partial cross-sectional view of a support and the like for explaining a method of manufacturing a semiconductor device, and a schematic layout of active regions.

【図３】図３に引き続き、発明の実施の形態１のＳＯＩ
型半導体装置の製造方法を説明するための支持体等の模
式的な一部断面図、及び活性領域等の模式的な配置図で
ある。FIG. 3 is a continuation of FIG. 3 showing the SOI of the first embodiment of the invention;
3A and 3B are a schematic partial cross-sectional view of a support and the like for explaining a method of manufacturing a semiconductor device, and a schematic layout of an active region and the like.

【図４】発明の実施の形態２のＳＯＩ型半導体装置の製
造方法を説明するための支持体等の模式的な一部断面図
である。FIG. 4 is a schematic partial cross-sectional view of a support and the like for describing a method for manufacturing an SOI semiconductor device according to a second embodiment of the present invention;

【図５】図４に引き続き、発明の実施の形態２のＳＯＩ
型半導体装置の製造方法を説明するための支持体等の模
式的な一部断面図である。FIG. 5 is a continuation of FIG. 4 of the SOI of the second embodiment of the invention;
FIG. 4 is a schematic partial cross-sectional view of a support and the like for describing a method of manufacturing a semiconductor device.

【図６】従来のＳＯＩ型半導体装置における素子分離領
域をＬＯＣＯＳ法にて形成する方法を説明するための支
持体等の模式的な一部断面図である。FIG. 6 is a schematic partial cross-sectional view of a support and the like for explaining a method of forming an element isolation region by a LOCOS method in a conventional SOI semiconductor device.

【図７】従来のＳＯＩ型半導体装置における素子分離領
域をＳＴＩ法にて形成する方法を説明するための支持体
等の模式的な一部断面図である。FIG. 7 is a schematic partial cross-sectional view of a support and the like for explaining a method of forming an element isolation region by an STI method in a conventional SOI semiconductor device.

【図８】従来のＳＯＩ型半導体装置における素子分離領
域をメサ型素子分離領域形成法にて形成する方法を説明
するための支持体等の模式的な一部断面図、及び模式的
な配置図である。FIG. 8 is a schematic partial cross-sectional view of a support and the like for explaining a method of forming an element isolation region by a mesa-type element isolation region formation method in a conventional SOI semiconductor device, and a schematic layout diagram. It is.

【図９】メサ型素子分離領域形成法にて形成された素子
分離領域を有する従来のＳＯＩ型半導体装置の模式的な
一部断面図、及び模式的な配置図である。9A and 9B are a schematic partial cross-sectional view and a schematic layout diagram of a conventional SOI semiconductor device having an element isolation region formed by a mesa-type element isolation region formation method.

【図１０】メサ型素子分離領域形成法にて形成された素
子分離領域を有する従来のＳＯＩ型半導体装置における
問題点を説明するためのゲート電圧Ｖ_Gとドレイン電流
Ｉ_dの関係を示す図である。[10] a view showing the relation between the gate voltage V _G and the drain current I _d for explaining problems in the conventional SOI-type semiconductor device having an element isolation region formed by mesa isolation region forming method is there.

【符号の説明】[Explanation of symbols]

１０・・・支持体、１１・・・絶縁層、１２・・・半導
体層、１２Ａ・・・活性領域、１３・・・パッド酸化
膜、１４・・・ＳｉＮ層、１５・・・素子分離領域形成
用マスク、１６，１６Ｂ・・・不純物導入領域、１６Ａ
・・・不純物拡散領域、１７・・・素子分離領域、２０
・・・ゲート絶縁膜、２１・・・ゲート電極DESCRIPTION OF SYMBOLS 10 ... Support body, 11 ... Insulating layer, 12 ... Semiconductor layer, 12A ... Active area, 13 ... Pad oxide film, 14 ... SiN layer, 15 ... Element isolation area Forming mask, 16, 16B... Impurity introduction region, 16A
... impurity diffusion region, 17 ... element isolation region, 20
... Gate insulating film, 21 ... Gate electrode

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA01 AA06 AA77 CA17 DA02 DA03 DA23 DA71 DA74 5F110 AA06 AA08 AA16 BB04 CC02 DD05 DD13 EE09 EE31 EE45 FF02 FF23 GG02 GG12 GG25 GG32 GG34 GG35 GG36 GG52 GG60 HJ13 HM15 NN62 NN65 QQ17  ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference)

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】（イ）支持体、絶縁層及び半導体層がこの
順に積層された構造を有するＳＯＩ基板を準備する工程
と、 （ロ）半導体層上に素子分離領域形成用マスクを形成す
る工程と、 （ハ）素子分離領域形成用マスクで被覆されていない半
導体層の領域に不純物を導入する工程と、 （ニ）熱処理を行うことによって、素子分離領域形成用
マスクで被覆されていない半導体層の領域に導入された
不純物を、素子分離領域形成用マスクで被覆された半導
体層の領域の一部に拡散させる工程と、 （ホ）素子分離領域形成用マスクを用いて半導体層を選
択的に除去し、以て、絶縁層が露出した素子分離領域を
形成した後、素子分離領域形成用マスクを除去する工
程、を具備し、絶縁層が露出した素子分離領域によって
囲まれた半導体層の周辺部にのみ、工程（ニ）において
拡散された不純物を存在させることを特徴とする半導体
装置の製造方法。(A) a step of preparing an SOI substrate having a structure in which a support, an insulating layer, and a semiconductor layer are stacked in this order; and (b) a step of forming a mask for forming an element isolation region on the semiconductor layer. (C) a step of introducing impurities into a region of the semiconductor layer not covered with the element isolation region forming mask; and (d) a semiconductor layer not covered with the element isolation region forming mask by performing a heat treatment. (E) selectively diffusing the semiconductor layer using the element isolation region forming mask, the step of: diffusing the impurities introduced into the region into a part of the semiconductor layer region covered with the element isolation region forming mask; Removing, after forming an element isolation region where the insulating layer is exposed, removing the element isolation region forming mask, the periphery of the semiconductor layer surrounded by the element isolation region where the insulating layer is exposed. Part of A method of manufacturing a semiconductor device, characterized in that impurities diffused in step (d) are present. 【請求項２】前記工程（ハ）において、素子分離領域形
成用マスクで被覆されていない半導体層の領域に、不純
物をイオン注入法にて導入することを特徴とする請求項
１に記載の半導体装置の製造方法。2. The semiconductor according to claim 1, wherein in the step (c), an impurity is introduced by ion implantation into a region of the semiconductor layer which is not covered with the element isolation region forming mask. Device manufacturing method. 【請求項３】イオン注入される不純物は、原子番号が４
９以上の第３Ｂ族原子あるいは第５Ｂ族原子であること
を特徴とする請求項１に記載の半導体装置の製造方法。3. The impurity to be ion-implanted has an atomic number of 4
2. The method according to claim 1, wherein the semiconductor device is at least 9 Group 3B atoms or Group 5B atoms. 【請求項４】イオン注入される不純物は、インジウムあ
るいはアンチモンであることを特徴とする請求項３に記
載の半導体装置の製造方法。4. The method according to claim 3, wherein the impurity to be ion-implanted is indium or antimony. 【請求項５】（イ）支持体、絶縁層及び半導体層がこの
順に積層された構造を有するＳＯＩ基板を準備する工程
と、 （ロ）半導体層上に素子分離領域形成用マスクを形成す
る工程と、 （ハ）素子分離領域形成用マスクを用いて半導体層を選
択的に除去し、以て、絶縁層が露出した素子分離領域を
形成する工程と、 （ニ）エッチングを行うことによって、素子分離領域形
成用マスクの縁部を後退させる工程と、 （ホ）素子分離領域形成用マスクで被覆されていない半
導体層の領域に不純物を導入した後、素子分離領域形成
用マスクを除去する工程、を具備し、絶縁層が露出した
素子分離領域によって囲まれた半導体層の周辺部にの
み、工程（ホ）において導入された不純物を存在させる
ことを特徴とする半導体装置の製造方法。5. A step of preparing an SOI substrate having a structure in which a support, an insulating layer, and a semiconductor layer are laminated in this order; and 2. A step of forming a mask for forming an element isolation region on the semiconductor layer. (C) a step of selectively removing the semiconductor layer using an element isolation region forming mask to form an element isolation region where the insulating layer is exposed; and (E) removing an element isolation region forming mask after introducing impurities into a region of the semiconductor layer not covered with the element isolation region forming mask; Wherein the impurity introduced in the step (e) is present only in a peripheral portion of the semiconductor layer surrounded by the element isolation region where the insulating layer is exposed. 【請求項６】前記工程（ホ）において、素子分離領域形
成用マスクで被覆されていない半導体層の領域に、不純
物をイオン注入法にて導入することを特徴とする請求項
５に記載の半導体装置の製造方法。6. The semiconductor according to claim 5, wherein in the step (e), an impurity is introduced by ion implantation into a region of the semiconductor layer which is not covered with the element isolation region forming mask. Device manufacturing method. 【請求項７】イオン注入される不純物は、原子番号が４
９以上の第３Ｂ族原子あるいは第５Ｂ族原子であること
を特徴とする請求項５に記載の半導体装置の製造方法。7. An ion-implanted impurity having an atomic number of 4
6. The method for manufacturing a semiconductor device according to claim 5, wherein the semiconductor device is 9 or more Group 3B or Group 5B atoms. 【請求項８】イオン注入される不純物は、インジウムあ
るいはアンチモンであることを特徴とする請求項７に記
載の半導体装置の製造方法。8. The method according to claim 7, wherein the impurity to be ion-implanted is indium or antimony.