JP2001051868A - デバック機構内蔵のデータ処理装置、ホストマシン、及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 通信インタフェースの一部に不具合がある場
合でも、ソフトウェアのデバックや評価を可能にするデ
バック機構内蔵のデータ処理装置を得る。 【解決手段】 デバック機構内蔵のデータ処理装置は、
ホストマシンに接続される複数の通信インタフェース回
路と、複数の通信インタフェース回路に対応して複数の
通信制御モジュールプログラムが含まれ、デバックを行
うための実行プログラムが格納されたメモリと、プロセ
ッサにより構成される。実行プログラムの処理は、ホス
トマシンから複数の通信インタフェース回路のいずれか
一つを選択するためのデジタル値を受け、プロセッサに
取り込まれる第１のステップと、デジタル値により選択
された通信インタフェース回路に対応する通信制御モジ
ュールを介してデバックのためのコマンドとその応答が
行われる第２のステップを含むようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデバック対象のプロ
グラムをデバックするための機構を含んだデータ処理装
置、ホストマシン、及び記録媒体に関するものである。

【０００２】

【従来の技術】図１２に従来のソフトウェアデバック装
置１の構成図を示す。ＣＰＵあるいはＤＳＰなどのプロ
セッサを内蔵したＬＳＩのソフトウェアデバッグ装置１
は、図１２のように、デバッグ対象ＬＳＩ１０が搭載さ
れた評価ボード２０とＰＣやＷＳ等のホストマシン３０
が通信ケーブル４０を介して接続された構成となってい
る。このようなソフトウェアデバッグ装置１による評価
ボード２０上のソフトウェアのデバッグは、以下のよう
にして行われる。

【０００３】初めにデバックを行う設計者の判断によ
り、ホストマシン３０からデバッグ用のコマンドが評価
ボード２０上のデバッグ対象ＬＳＩ１０に対して送信さ
れる。そのコマンドを受信したデバック対象ＬＳＩ１０
は、デバック対象ＬＳＩ１０に内蔵されているデバッガ
処理プログラムとそのプログラムを実行するプロセッサ
によりそのコマンドを解釈し、実行される。デバック対
象ＬＳＩ１０は、そのコマンドの実行結果をホストマシ
ン３０に送り返すことにより、ホストマシン３０のディ
スプレイにそのコマンドに対する処理結果が表示され、
一つのデバック用のコマンドに対する処理が終了する。
ホストマシン３０によりこれらの操作を繰り返すことに
よりソフトウェアのデバックが行われる。

【０００４】

【発明が解決しようとする課題】このような現状のソフ
トウェアデバック装置１では、通信を行うためのＨ／Ｗ
など通信インタフェースに不具合があると、ホストマシ
ン３０と評価ボード間の通信が困難になるため、ソフト
ウェアデバッグ装置１を動作させることができなくな
る。このように、通信を行うための通信インタフェース
の不具合により、チップ製造後のＬＳＩの評価／デバッ
グが不可能になるという問題点があった。

【０００５】また、デバッグ対象ＬＳＩ１０が搭載され
るボード（システム）の制約により、デバッグ対象ＬＳ
Ｉ１０に搭載されている通信手段のすべてを使用するこ
とができない場合もある。例えば、デバッグ対象ＬＳＩ
１０内にはパラレルインタフェースが内蔵されているに
もかかわらず、そのデバッグ対象ＬＳＩ１０が搭載され
るボード（システム）においてはパラレルインタフェー
スをサポートしていない場合などがある。このときデバ
ックのためのホストマシン３０と評価ボード２０との通
信のインタフェースとして、パラレルインタフェースし
かサポートされていなければデバック対象ＬＳＩ１０の
デバックができないという問題があった。

【０００６】この発明は上述のような問題を解決するた
めになされたもので、通信を行うための通信インタフェ
ースの一部に不具合がある場合やデバック対象ＬＳＩ１
０が搭載されるボード（システム）側に制約があり、デ
バック対象ＬＳＩ１０で用意されている通信インタフェ
ースのすべてをボード（システム）側で用意できない場
合でも、ソフトウェアのデバックや評価を行うことを可
能にするデバック機構を搭載したデータ処理装置を得る
ことを目的としている。また、ソフトウェアのデバック
や評価を行うことを可能にするデバック機構を搭載した
データ処理装置と一体になってソフトウェアデバック装
置１を実現するホストマシン３０を得ることを目的にし
ている。

【０００７】

【課題を解決するための手段】第１の発明に係わるデバ
ック機構内蔵のデータ処理装置においては、各々はホス
トマシンにそれぞれ接続される複数の通信インタフェー
ス回路と、前記複数の通信インタフェース回路のそれぞ
れに対応して通信制御を行うための複数の通信制御モジ
ュールプログラムが含まれ、デバックを行うための実行
プログラムが格納されたメモリと、前記メモリに格納さ
れた前記実行プログラムを読み出して実行するプロセッ
サとにより構成され、前記実行プログラムにより指示さ
れる処理は、（１）前記ホストマシンから前記複数の通
信インタフェース回路の中でいずれか一つを選択するた
めのデジタル値を受けた場合、このデジタル値が前記プ
ロセッサに取り込まれる第１のステップと、（２）第１
のステップの後に前記デジタル値により選択された通信
インタフェース回路に対応する通信制御モジュールを介
してデバックのためのコマンドとその応答の送受信が行
われる第２のステップとを含むようにしたものである。

【０００８】第２の発明に係わるデバック機構内蔵のデ
ータ処理装置においては、前記実行プログラムにより指
示される処理はさらに、第１のステップの前にホストマ
シンから複数の通信インタフェース回路の内の一つを介
してテストの要求を受けた場合、前記プロセッサがテス
ト応答データを前記テストの要求を受けた通信インタフ
ェース回路と同じ通信インタフェース回路を介してホス
トマシンに送出する第３のステップが含まれているよう
にしたものである。

【０００９】第３の発明に係わるデバック機構内蔵のデ
ータ処理装置においては、複数の通信インタフェース回
路とは別の通信インタフェース回路をさらに備え、いず
れか一つの通信インタフェース回路を選択するためのデ
ジタル値を受けるのは、前記別の通信インタフェース回
路により行われるようにしたものである。

【００１０】第４の発明に係わるデバック機構内蔵のデ
ータ処理装置においては、いずれか一つの通信インタフ
ェース回路を選択するためのデジタル値を受けるのは、
複数の通信インタフェース回路の中で動作可能ないずれ
か一つの通信インタフェース回路により行われるように
したものである。

【００１１】第５の発明に係わるデバック機構内蔵のデ
ータ処理装置においては、各々はホストマシンにそれぞ
れ接続される複数の通信インタフェース回路と、前記複
数の通信インタフェース回路のそれぞれに対応して通信
制御を行うためのプログラムである複数の通信制御モジ
ュールが含まれ、デバックを行うための実行プログラム
が格納されたメモリと、前記メモリに格納された前記実
行プログラムを読み出して実行するプロセッサとにより
構成され、前記実行プログラムにより指示される処理
は、ホストマシンからテストの要求を受けた場合、前記
プロセッサが前記複数の通信インタフェース回路のそれ
ぞれを介してテスト応答データをそれぞれホストマシン
に送出するステップが含まれるようにしたものである。

【００１２】第６の発明に係わるホストマシンにおいて
は、デバック機構内蔵のデータ処理装置のデバック制御
を行う制御プログラムが内蔵され、前記データ処理装置
のデバック制御を行う処理部と、前記データ処理装置と
の間をそれぞれ接続する複数の通信インタフェースとを
含み、前記処理部の前記制御プログラムにより指示され
る処理は、（１）前記データ処理装置に対してテストを
要求するコマンドの送信を行う第１のステップと、
（２）前記第１のステップによるテストを要求するコマ
ンドに対する前記データ処理装置からの応答を受信する
第２のステップと、（３）前記第２のステップにより受
信した応答を判断することにより前記いずれか一つの通
信インタフェースを選択し、その選択された通信インタ
フェースに対応するデジタル値を送信する第３のステッ
プを含む通信インタフェース確立手順を有しており、通
信インタフェース確立後は前記いずれか一つの通信イン
タフェースを用いてコマンドとそのコマンドに対する応
答の送受信が行われるようにしたものである。

【００１３】第７の発明に係わるホストマシンにおいて
は、複数の通信インタフェースとは別の通信インタフェ
ースをさらに備え、第３のステップにおける選択された
通信インタフェースに対応するデジタル値の送信は、前
記別の通信インタフェースにより行われるようにしたも
のである。

【００１４】第８の発明に係わるホストマシンにおいて
は、第３のステップにおける選択された通信インタフェ
ースに対応するデジタル値の送信は、複数の通信インタ
フェースの中で動作可能ないずれか一つの通信インタフ
ェースにより行われるようにしたものである。

【００１５】第９の発明に係わるホストマシンにおいて
は、デバック機構内蔵のデータ処理装置のデバック制御
を行う制御プログラムが内蔵され、前記データ処理装置
のデバック制御を行う処理部と、前記データ処理装置と
の間をそれぞれ接続する複数の通信インタフェースとを
含み、前記処理部の前記制御プログラムにより指示され
る処理は、（１）前記データ処理装置に対してテストを
要求するコマンドの送信を行う第１のステップと、
（２）前記第１のステップによるテストを要求するコマ
ンドに対する前記データ処理装置からの応答を前記複数
の通信インタフェースのそれぞれの通信インタフェース
から受信する第２のステップとを含む通信インタフェー
ス確立手順を有しており、通信インタフェース確立後は
前記いずれか一つの通信インタフェースを用いてコマン
ドとそのコマンドに対する応答の送受信が行われるよう
にしたものである。

【００１６】第１０の発明に係わる記録媒体において
は、ホストマシンのメモリ内に記憶されデバック機構内
蔵のデータ処理装置のデバック制御を行うための制御プ
ログラムが格納されたものであり、前記制御プログラム
により指示される処理は、（１）前記データ処理装置に
対してテストを要求するコマンドの送信を行う第１のス
テップと、（２）前記第１のステップによるテストを要
求するコマンドに対する前記データ処理装置からの応答
を受信する第２のステップと、（３）前記第２のステッ
プにより受信した応答を判断することにより前記いずれ
か一つの通信インタフェースを選択し、その選択された
通信インタフェースに対応するデジタル値を送信する第
３のステップを含む通信インタフェース確立手順を有し
ており、通信インタフェース確立後は前記いずれか一つ
の通信インタフェースを用いてコマンドとそのコマンド
に対する応答の送受信を行わせるように前記ホストマシ
ンを制御するための前記制御プログラムを格納した前記
ホストマシンで読み取り可能であるようにしたものであ
る。

【００１７】第１１の発明に係わる記録媒体において
は、ホストマシンのメモリ内に記憶されデバック機構内
蔵のデータ処理装置のデバック制御を行うための制御プ
ログラムが格納されたものであり、前記制御プログラム
により指示される処理は、（１）前記データ処理装置に
対してテストを要求するコマンドの送信を行う第１のス
テップと、（２）前記第１のステップによるテストを要
求するコマンドに対する前記データ処理装置からの応答
を前記複数の通信インタフェースのそれぞれの通信イン
タフェースから受信する第２のステップとを含む通信イ
ンタフェース確立手順を有しており、通信インタフェー
ス確立後は前記いずれか一つの通信インタフェースを用
いてコマンドとそのコマンドに対する応答の送受信を行
わせるように前記ホストマシンを制御するための前記制
御プログラムを格納した前記ホストマシンで読み取り可
能であるようにしたものである。

【００１８】

【発明の実施の形態】実施の形態１．図１に実施の形態
１におけるデバック対象ＬＳＩ１０が搭載された評価ボ
ード２０内のソフトウェアやファームウェアなどのプロ
グラムをデバックするときのソフトウェアデバック装置
１の構成図を示す。ソフトウェアデバック装置１はデバ
ック対象ＬＳＩ１０と、デバック対象ＬＳＩ１０が実装
された評価ボード２０と、デバック対象ＬＳＩ１０に搭
載されているプログラムなどをデバックや評価をするた
めのデバック制御を行う制御部３１を含んだホストマシ
ン３０と、評価ボート２０とホストマシン３０との間を
接続する複数のケーブルからなる通信ケーブル４０とに
より構成されている。図１には示されていないが、ホス
トマシン３０の制御部３１には、評価ボード２０側のデ
バック制御を行うための制御プログラムが格納されたメ
モリと、そのメモリに格納されている制御プログラムを
実行するＣＰＵが含まれている。また、ホストマシン３
０には、デバック制御を行うための制御プログラムが格
納された記録媒体の内容を読み出し、その記録媒体に格
納されていた制御プログラムを制御部３１内のメモリに
書き込む装置を内蔵している。

【００１９】次にデバック対象ＬＳＩ１０のＨ／Ｗ内部
構成と評価ボード２０の構成について図２に示す。デバ
ック対象ＬＳＩ１０はＣＰＵあるいはＤＳＰなどのプロ
セッサ１０１と、プロセッサ１０１が実行する命令が格
納されている命令ＲＯＭ１０２と、プロセッサ１０１が
実行するときのデータが格納されているデータＲＡＭ１
０３と、デバック対象ＬＳＩの外部との通信をするため
の通信インタフェース６０、６１、６２とにより構成さ
れている。また、通信インタフェース６０は、デバック
対象ＬＳＩ１０内の通信ポート１１０と、評価ボード２
０上のコネクタ２１０と、ホストマシン３０に接続され
たケーブル４００とが含まれている。通信インタフェー
ス６１は、デバック対象ＬＳＩ１０内の第１通信インタ
フェース回路１１１と、評価ボード２０上のコネクタ２
１１と、ホストマシン３０に接続されたケーブル４０１
とが含まれている。通信インタフェース６２は、デバッ
ク対象ＬＳＩ１０内の第２通信インタフェース回路１１
２と、評価ボード２０上のコネクタ２１２と、ホストマ
シン３０に接続されたケーブル４０２とが含まれてい
る。

【００２０】次にデバック対象ＬＳＩ１０内部の接続形
態について説明する。プロセッサ１０１はＡＤ１バスを
介して命令ＲＯＭ１０２に接続されている。また、プロ
セッサ１０１はＡＤ２バスを介してデータＲＡＭ１０３
と、通信インタフェース６０内の通信ポート１１０の受
信側出力端と、通信インタフェース６１内の第１通信イ
ンタフェース回路１１１の送信側入力端及び受信側出力
端と、通信インタフェース６２内の第２通信インタフェ
ース回路１１２の送信側入力端及び受信側出力端とに接
続されている。

【００２１】次に評価ボード２０の接続形態について説
明する。通信インタフェース６０内のデバック対象ＬＳ
Ｉ１０の通信ポート１１０の受信側入力端は、信号線Ｃ
Ｐ１と、コネクタ２１０を介して通信ケーブル４０の一
つであるケーブル４００とに接続されている。また、通
信インタフェース６１内の第１通信インタフェース回路
１１１の送信側出力端及び受信側入力端は、信号線Ｃ１
と、コネクタ２１１を介して通信ケーブル４０の一つで
あるケーブル４０１とに接続されている。さらに、通信
インタフェース６２内の第２通信インタフェース回路１
１２の送信側出力端及び受信側入力端は、信号線Ｃ２
と、コネクタ２１２を介して通信ケーブル４０の一つで
あるケーブル４０２と接続されている。図では示されて
いないがホストマシン３０と評価ボード２０はケーブル
４００、４０１、４０２からなる通信ケーブル４０によ
り接続されている。

【００２２】次に動作について説明する。プロセッサ１
０１は命令ＲＯＭ１０２あるいはここでは示されていな
いが命令ＲＡＭに格納されているプログラムに従い、デ
ータＲＡＭ１０３に格納されているデータを参照しなが
ら命令を実行してゆく。また、命令ＲＯＭ１０２に格納
されているプログラムに従って、通信インタフェース６
０、６１、６２を介してホストマシン３０との間でデー
タの送受信が行われる。なお、命令ＲＯＭ１０２にはデ
バック機能を実現するデバッガ処理プログラム５００が
格納されている。デバック対象である被デバックプログ
ラムは、命令ＲＯＭ１０２もしくはここでは示されてい
ないがデバック対象ＬＳＩ１０の内部あるいは外部に存
在する命令ＲＡＭに格納されている。

【００２３】図３に命令ＲＯＭ１０２に格納されている
デバッガ処理プログラム５００の内部構成を示す。デバ
ッガ処理プログラム５００はデバッガメインルーチン５
０１と、デバッガメインルーチン５０１より呼び出され
るコマンド解析ルーチン５０２と、同様にデバッガメイ
ンルーチン５０１より呼び出されるコマンド実行ルーチ
ン５０３と、コマンド解析ルーチン５０２又はコマンド
実行ルーチン５０３もしくはデバッガメインルーチン５
０１より呼び出される通信インタフェース制御ルーチン
５０４により構成されている。

【００２４】また通信インタフェース制御ルーチン５０
４はデバッグ対象ＬＳＩ１０内の通信ポート１１０、第
１通信インタフェース回路１１１及び第２通信インタフ
ェース回路１１２のそれぞれに対応する通信制御モジュ
ールＣＰ１Ｍ、Ｃ１Ｍ、Ｃ２Ｍが含まれている。通信制
御モジュールＣＰ１Ｍ、Ｃ１Ｍ、Ｃ２Ｍの各々は、ドラ
イバとも呼ばれ、対応する通信ポート１１０、第１通信
インタフェース回路１１１及び第２通信インタフェース
回路１１２のＨ／Ｗを直接制御することにより送受信デ
ータの受け渡しを行うプログラムである。

【００２５】ここで通信ポート１１０が含まれている通
信インタフェース６０は、ホストマシン３０からデバッ
クコマンド及びそのデバックコマンドの応答のデータを
送受信するときに使用される通信インタフェースを指示
するための信号が伝達される。デバックコマンド及びそ
のデバックコマンドの応答のデータを送受信するときに
使用される通信インタフェースとしては、第１通信イン
タフェース回路１１１が含まれている通信インタフェー
ス６１及び第２通信インタフェース回路１１２が含まれ
ている通信インタフェース６２のいずれか一方が使用さ
れる。

【００２６】ホストマシン３０が起動され、評価ボート
２０に搭載されたデバッグ対象ＬＳＩ１０のデバックを
開始するためには、ホストマシン３０と評価ボード２０
の間の通信インタフェースとして通信インタフェース６
１及び通信インタフェース６２のいずれか一つを選択し
て通信するための通信路を決定する必要がある。すなわ
ち、デバックのためのデバックコマンドとその応答を送
受信するための通信インタフェースの確立を行わなけれ
ばならない。

【００２７】図４のフローチャートにより、ホストマシ
ン３０側からみたときの通信インタフェースの確立のた
めの手順を示す。ホストマシン３０はデバックを行うた
めに通信インタフェースの確立が必要であると判断する
と、初めにステップＳ１０１の処理が開始される。ステ
ップＳ１０１では通信インタフェース番号の初期値とし
て“０”が設定される。ステップＳ１０２で、ステップ
Ｓ１０１により指定された通信インタフェース番号に対
応する通信インタフェースを使用してテストコマンドが
送出される。ここで、通信インタフェース番号の値が
“０”の場合には第１通信インタフェース回路１１１が
含まれる通信インタフェース６１を利用した通信であ
り、通信インタフェース番号の値が“１”の場合には第
２通信インタフェース回路１１２が含まれる通信インタ
フェース６２を利用した通信であると仮定する。

【００２８】ステップＳ１０３で、ステップＳ１０２で
送出されたテストコマンドに対する期待された応答をホ
ストマシン３０で受信することができたかをデータＲＡ
Ｍ１０３に記録される。ステップＳ１０４で、指定され
た通信インタフェース番号が通信インタフェース番号の
最後のものかを判断し、もし通信インタフェース番号が
最後の番号でない場合にはステップＳ１０５の処理が行
われる。もし、通信インタフェース番号が最後の番号で
ある場合にはステップＳ１０６の処理が行われる。な
お、この例では通信インタフェース番号として“０”、
“１”しかないので、通信インタフェース番号が最後の
番号とは“１”の値を指している。ステップＳ１０５に
おいて、通信インタフェース番号の値がインクリメント
され、ステップＳ１０２に戻る。

【００２９】ステップＳ１０６で、ステップＳ１０３に
よりメモリに記憶されている期待された応答を受信する
ことのできた通信インタフェース番号の中で、デバック
コマンドを送出するのに最適な通信インタフェース番号
が選択される。なお、デバックコマンドを送出するのに
最適な通信インタフェースとしては、送受信が可能な通
信インタフェースの中で通信のオーバーヘッドが最も小
さくなる通信インタフェースを用いることが望ましい。
ステップＳ１０７で、選択された通信インタフェース番
号のデータを通信インタフェース６０の通信ポート１１
０に向けて送出され、通信インタフェースの確立の処理
が終わる。

【００３０】次に、図５のフローチャートにより、評価
ボード２０側からみたときの通信インタフェースの確立
のための手順を示す。評価ボード２０側は電源が投入さ
れるとステップＳ１２１の処理が開始される。ステップ
Ｓ１２１はホストマシン３０から送られてくるコマンド
のデータの受信待ちの状態であり、ホストマシン３０側
からのデータを受信することによりステップＳ１２２の
処理が行われる。ステップＳ１２２では、ホストマシン
３０側からの受信データが通信インタフェース６０の通
信ポート１１０から入力されたものであるかを判断し、
そうであれば、ステップＳ１２５が実行される。もし、
そうでない、すなわち通信インタフェース６１もしくは
通信インタフェース６２からの受信であれば、ステップ
Ｓ１２３が実行される。

【００３１】ステップＳ１２３で、ホストマシン３０側
から受信したコマンドはテストコマンドであり、そのテ
ストコマンドで指示された処理が行われる。ステップＳ
１２４で、テストコマンドを受信した通信インタフェー
スと同じ通信インタフェースを用いてテストコマンドに
対する応答を送出してステップＳ１２１に戻る。

【００３２】ステップＳ１２５でデバック対象ＬＳＩ１
０は通信ポート１１０が含まれる通信インタフェース６
０を介してホストマシン３０側から送出された通信イン
タフェース番号データを取り込み、データＲＡＭ１０３
に格納して通信インタフェースの確立の処理が終了とな
る。ここで、通信インタフェース番号の値が“０”の場
合には通信インタフェース６１を利用した通信であり、
通信インタフェース番号の値が“１”の場合には通信イ
ンタフェース６２を利用した通信である。

【００３３】なお、テストコマンドとは、ホストマシン
３０側から評価ボード２０に搭載されたデバック対象Ｌ
ＳＩ１０のデバックを実行することができるか否かを判
断するためのコマンドであり、評価ボード２０を含めて
デバック対象ＬＳＩ１０とホストマシン３０との間で通
信が正常にできるかのテストと、デバック対象ＬＳＩ１
０内のデータＲＡＭ１０３に対して読み書きテストを行
うコマンドである。それらのテスト結果をテストコマン
ドに対する応答として、評価ボード２０側よりホストマ
シン３０側へ出力される。すなわち、ホストマシン３０
は評価ボート２０に搭載されたデバッグ対象ＬＳＩ１０
に対してテストコマンドを実行することにより通信イン
タフェース６１及び通信インタフェース６２のそれぞれ
のテスト及びデバック対象ＬＳＩ１０内のデータＲＡＭ
１０３のテストが行われる。

【００３４】その結果ホストマシン３０は、第１通信イ
ンタフェース回路１１１が含まれる通信インタフェース
６１及び第２通信インタフェース回路１１２が含まれる
通信インタフェース６２のそれぞれが使用可能であるか
否かと、デバック対象ＬＳＩ１０内のデータＲＡＭ１０
３に読み書きできるかを知ることができる。ホストマシ
ン３０がデバック対象ＬＳＩ１０のデバックが可能と判
断されると、以降の通信はテスト結果に基づいていずれ
か一方の通信インタフェースを介して通信するように制
御される。

【００３５】すなわち、通信インタフェース６１を用い
て通信を行うときは、通信インタフェース６０の通信ポ
ート１１０に向けて“０”が送出される。また、通信イ
ンタフェース６２を用いて通信を行うときは、通信イン
タフェース６０の通信ポート１１０に向けて“１”が送
出される。

【００３６】次に通信インタフェースの確立後の動作に
ついて説明する。なおここでは、通信インタフェースの
確立においてデバックコマンドとその応答を送受信する
通信インタフェースとして、第１通信インタフェース回
路１１１が含まれる通信インタフェース６１が選択され
ているものと仮定して説明する。図６にデバック機能を
実現するデバッガ処理プログラム５００のデバックコマ
ンド処理の処理フローを示す。

【００３７】初めにデバックコマンドの受信の前処理と
して、データＲＡＭ１０３に格納されている通信インタ
フェース番号の値が“０”であるので、デバッガ処理プ
ログラム５００内の通信制御モジュールＣ１Ｍが起動さ
れ、第１通信インタフェース回路１１１からのコマンド
受信待ち状態になる。このコマンド受信待ち状態にある
ときに、ホストマシン３０よりデバックコマンドが通信
インタフェース６１の第１通信インタフェース回路１１
１に向けて送出される。そのデバックコマンドを受信す
ることによりプロセッサ１０１に対して割り込みが発生
し、デバッガ処理プログラム５００が起動され、デバッ
クコマンド処理が開始される。

【００３８】ステップＳ５０１において、この送られて
きたデバックコマンドを通信インタフェース制御ルーチ
ン５０４の通信モジュールＣ１Ｍにより第１通信インタ
フェース回路１１１の受信側を介してプロセッサ１０１
に読み込まれる。すなわちデバックコマンドの入力が行
われる。ステップＳ５０２で読み込まれたデバックコマ
ンドをコマンド解析ルーチン５０２で解析し、その解析
結果に基づいてコマンド実行ルーチン５０３によりデバ
ックコマンドが実行される。ステップＳ５０３で、デー
タＲＡＭ１０３に格納されている通信インタフェース番
号の値が“０”であるので、デバックコマンドを実行し
た結果のデータをレスポンスとして第１通信インタフェ
ース回路１１１の送信側を介してホストマシン３０に送
信される。ホストマシン３０に対する送信は、通信制御
モジュールＣ１Ｍを指定した通信インタフェース制御ル
ーチン５０４を起動することにより第１通信インタフェ
ース回路１１１を介して送出される。

【００３９】このように、第１通信インタフェース回路
１１１あるいは第２通信インタフェース回路１１２を含
む二つの通信インタフェース６１、６２と、第１通信イ
ンタフェース回路１１１及び第２通信インタフェース回
路１１２のそれぞれに対応する通信制御モジュールＣ１
Ｍ及びＣ２Ｍと、通信ポート１１０とを備えた。また、
二つの通信インタフェース６１、６２のいずれか一つを
選択する通信インタフェース選択手段として、ホストマ
シン３０からのテストコマンドによるテスト要求に従っ
て二つの通信インタフェース６１、６２をそれぞれテス
トを行うステップと、そのテスト結果をホストマシン３
０に応答するステップと、応答を受け取ったホストマシ
ン３０がデバックに使用する通信インタフェースを通信
ポート１１０を使用してプロセッサ１０１に知らせるス
テップから成る通信インタフェース確立手順を有してい
るので、この通信インタフェース確立手順により第１通
信インタフェース回路１１１あるいは第２通信インタフ
ェース回路１１２を含む二つの通信インタフェース６
１、６２の一方の通信インタフェースが使用することが
できない場合でも、プロセッサ１０１が使用できる方の
通信インタフェースを簡単に知ることができ、選択する
ことができるので、容易に信頼性の高いデバック機構内
蔵のデバック対象ＬＳＩが搭載された評価ボード２０が
得られるようになるという効果がある。

【００４０】また、評価ボード２０の制約により、第１
通信インタフェース回路１１１あるいは第２通信インタ
フェース回路１１２の一方の通信インタフェース回路し
か搭載することができない場合でも、ホストマシン３０
は通信インタフェース確立手順によりデバックに使用で
きる通信インタフェースを知ることができるので、その
通信インタフェースを使用してデバックや評価を行うこ
とができるようになるという効果がある。

【００４１】さらに、テストの結果、第１通信インタフ
ェース回路１１１を含む通信インタフェース６１及び第
２通信インタフェース回路１１２を含む通信インタフェ
ース６２の双方に問題があり、デバックを行うことがで
きないときに、ホストマシン３０より通信ポート１１０
に向けて通信不能を示すデータを送出し、評価ボード２
０側にそのことを知らせることができ、信頼性の向上の
役に立つという効果がある。

【００４２】なお、通信インタフェースの確立のための
手順において、ホストマシン３０は通信インタフェース
番号が“０”から最終番号まで順次テストしているが、
すべてをテストするのではなく、期待された応答を受信
することができた時点でテストを終了とし、その通信イ
ンタフェース番号データを通信ポート１１０に接続され
たケーブルに送出するようにしてもよい。

【００４３】また、第１通信インタフェース回路１１１
及び第２通信インタフェース回路１１２は、それぞれビ
ットＩ／Ｏ、パラレルＩ／Ｏ、一般のパラレル／シリア
ルあるいはシリアル／パラレル変換が行われる非同期式
通信制御回路あるいは同期式通信制御回路、及びＪＴＡ
Ｇ仕様のシリアルインタフェース回路のいずれでもよ
い。

【００４４】さらに、ここではデバックコマンドとその
応答を送受信する通信インタフェースとして、第１通信
インタフェース回路１１１が含まれる通信インタフェー
ス６１と第２通信インタフェース回路１１２が含まれる
通信インタフェース６２の二つの場合について示した
が、通信インタフェースをｎ個としてもよい。“ｎ”は
２以上の自然数である。このときｎ個の通信インタフェ
ースのそれぞれに対応して、ｎ個の通信インタフェース
回路と、ｎ個のケーブルと、通信インタフェースモジュ
ール５０４内に対応するｎ個の通信制御モジュールとが
必要となる。このとき通信ポート１１０は、“ｎ”の値
が指定できるビット数のポートが必要となる。

【００４５】なお、評価ボード２０の制約により、ｎ個
の通信インタフェース回路のすべてを評価ボード２０に
搭載できない場合でも、ホストマシン３０は通信インタ
フェース確立手順によりデバックに使用可能な通信イン
タフェースを知ることができ、それらの使用可能な通信
インタフェースの中でデバックコマンドとその応答の送
受信に使用する通信インタフェースを評価ボード２０の
プロセッサ１０１に知らせることができるので、知らさ
れた通信インタフェースを使用することによりデバック
や評価を行うことができるようになるという効果があ
る。

【００４６】実施の形態２．実施の形態２は、図２で示
した実施の形態１のデバック対象ＬＳＩ１０のＨ／Ｗ内
部構成と評価ボード２０の構成から通信インタフェース
６０を除いた構成である。すなわち、通信インタフェー
ス６０が備えていたデバック対象ＬＳＩ１０内の通信ポ
ート１１０と、評価ボード上のコネクタ２１０と、コネ
クタ２１０に接続された信号線ＣＰ１と、通信ケーブル
４０内のケーブル４００とが削除された構成となってい
る。この実施の形態２におけるデバック対象ＬＳＩ１０
のＨ／Ｗ内部構成と評価ボード２０の構成を図７に示
す。

【００４７】なお、デバック対象ＬＳＩ１０が搭載され
た評価ボード２０内のソフトウェアやファームウェアな
どのプログラムをデバックするときのデバックシステム
構成図は実施の形態１で示した図１と同一であるので、
その部分の説明は省略する。また図７で示したデバック
対象ＬＳＩ１０のＨ／Ｗ内部構成と評価ボード２０の構
成についての説明も上記に述べたように図２の構成から
一部が削除された構成なので省略する。

【００４８】次に実施の形態２の動作について説明す
る。プロセッサ１０１は命令ＲＯＭ１０２あるいはここ
では示されていないが命令ＲＡＭに格納されているプロ
グラムに従い、データＲＡＭ１０３に格納されているデ
ータを参照しながら命令を実行してゆく。また、命令Ｒ
ＯＭ１０２に格納されているプログラムに従って、通信
インタフェース６１あるいは通信インタフェース６２を
介してホストマシン３０との間でデータの送受信が行わ
れる。なお、命令ＲＯＭ１０２にはデバック機能を実現
するデバッガ処理プログラム５００が格納されている。
デバック対象である被デバックプログラムは、命令ＲＯ
Ｍ１０２もしくはここでは示されていないがデバック対
象ＬＳＩ１０の内部あるいは外部に存在する命令ＲＡＭ
に格納されている。

【００４９】命令ＲＯＭ１０２に格納されているデバッ
ガ処理プログラム５００の内部構成は、図３で示した実
施の形態１におけるデバッガ処理プログラム５００の内
部構成から通信インタフェース制御ルーチン５０４内に
通信制御モジュールＣＰ１Ｍが存在しないことである。
他の内部構成は実施の形態１と同様である。よって、デ
バッガ処理プログラム５００はデバッガメインルーチン
５０１と、デバッガメインルーチン５０１より呼び出さ
れるコマンド解析ルーチン５０２と、同様にデバッガメ
インルーチン５０１より呼び出されるコマンド実行ルー
チン５０３と、コマンド解析ルーチン５０２又はコマン
ド実行ルーチン５０３もしくはデバッガメインルーチン
５０１より呼び出される通信インタフェース制御ルーチ
ン５０４により構成されている。

【００５０】また通信インタフェース制御ルーチン５０
４はデバッグ対象ＬＳＩ１０内の第１通信インタフェー
ス回路１１１及び第２通信インタフェース回路１１２の
それぞれに対応する通信制御モジュールＣ１Ｍ、Ｃ２Ｍ
が含まれている。通信制御モジュールＣ１Ｍ、Ｃ２Ｍの
各々は、ドライバとも呼ばれ、対応する第１通信インタ
フェース回路１１１及び第２通信インタフェース回路１
１２のＨ／Ｗを直接制御することにより送受信データの
受け渡しを行うプログラムである。

【００５１】ホストマシン３０が起動され、評価ボート
２０に搭載されたデバッグ対象ＬＳＩ１０のデバックを
開始するためには、ホストマシン３０と評価ボード２０
の間の通信インタフェースとして通信インタフェース６
１及び通信インタフェース６２のいずれか一つを選択し
て通信するための通信路を決定する必要がある。すなわ
ち、デバックのためのデバックコマンドとその応答を送
受信するための通信インタフェースの確立を行わなけれ
ばならない。

【００５２】図８のフローチャートにより、実施の形態
２におけるホストマシン３０側からみたときの通信イン
タフェースの確立のための手順を示す。ホストマシン３
０はデバックを行うために通信インタフェースの確立が
必要であると判断すると、初めにステップＳ２０１の処
理が開始される。ステップＳ２０１では通信インタフェ
ース番号の初期値として“０”が設定される。ステップ
Ｓ２０２で、指定された通信インタフェース番号に対応
する通信インタフェースを使用してテストコマンドが送
出される。ここで、通信インタフェース番号の値が
“０”の場合には通信インタフェース回路１１１が含ま
れた通信インタフェース６１を利用した通信であり、通
信インタフェース番号の値が“１”の場合には通信イン
タフェース回路１１２が含まれた通信インタフェース６
２を利用した通信であると仮定する。

【００５３】ステップＳ２０３で、ステップＳ２０２で
送出されたテストコマンドに対する期待された応答をホ
ストマシン３０で受信することができたかをメモリに記
録される。ステップＳ２０４で、指定された通信インタ
フェース番号が通信インタフェース番号の最後のものか
を判断し、もし通信インタフェース番号が最後の番号で
ない場合にはステップＳ２０５の処理が行われる。も
し、通信インタフェース番号が最後の番号である場合に
はステップＳ２０６の処理が行われる。なお、この例で
は通信インタフェース番号として“０”と“１”しかな
いので、通信インタフェース番号が最後の番号とは
“１”の値を指している。ステップＳ２０５において、
通信インタフェース番号の値がインクリメントされ、ス
テップＳ２０２に戻る。

【００５４】ステップＳ２０６で、ステップＳ２０３に
よりメモリに記憶されている期待された応答を受信する
ことのできた通信インタフェース番号の中で、デバック
コマンドを送出するのに最適な通信インタフェース番号
が選択される。なお、デバックコマンドを送出するのに
最適な通信インタフェースとしては、送受信が可能な通
信インタフェースの中で通信のオーバーヘッドが最も小
さくなる通信インタフェースを用いることが望ましい。
ステップＳ２０７で、選択された通信インタフェース番
号のデータをテストコマンドの送信データの所定位置に
含めて、予めソフトウェアデバック装置１で決められて
いる通信インタフェースを用いて送出される。例えば、
予めソフトウェアデバック装置１で決められている通信
インタフェースとして通信インタフェース６１であれ
ば、その通信インタフェース６１の第１通信インタフェ
ース回路１１１に向けてテストコマンドが送出される。

【００５５】なお、通信インタフェースの確立のための
手順において、ホストマシン３０は通信インタフェース
のテスト結果から、デバックコマンドとその応答の送受
信に使用する通信インタフェースに対応する通信インタ
フェース番号のデータを予め設定されている通信インタ
フェース６１により評価ボード２０に送出しようとする
が、その通信インタフェース６１に問題があり通信でき
ないときは、次の通信インタフェースである通信インタ
フェース６２により通信インタフェース番号のデータが
送出される。

【００５６】次に、図９のフローチャートにより、実施
の形態２における評価ボード２０側からみたときの通信
インタフェースの確立のための手順を示す。評価ボード
２０側は電源が投入されるとステップＳ２２１の処理が
開始される。ステップＳ２２１はホストマシン３０から
送られてくるテストコマンドの受信待ちの状態であり、
ホストマシン３０側からのテストコマンドを受信するこ
とによりステップＳ２２２の処理が行われる。ステップ
Ｓ２２２では、ホストマシン３０側からのテストコマン
ドの受信データの中に通信インタフェース番号データが
含まれているか否かを判断し、通信インタフェース番号
データが含まれているときはステップＳ２２５が実行さ
れる。もし、含まれていなければ、ステップＳ２２３が
実行される。

【００５７】ステップＳ２２３で、ホストマシン３０側
から受信したテストコマンドで指示された処理が行われ
る。ステップＳ２２４で、テストコマンドを受信した通
信インタフェース回路と同じ通信インタフェース回路を
用いてテストコマンドに対する応答を送出してステップ
Ｓ２２１に戻る。

【００５８】ステップＳ２２５でホストマシン３０側か
ら送出された通信インタフェース番号データを取り込
み、その番号データをデータＲＡＭ１０３に格納して通
信インタフェースの確立の処理が終了となる。ここで、
通信インタフェース番号の値が“０”の場合には通信イ
ンタフェース回路１１１が含まれる通信インタフェース
６１を利用した通信であり、通信インタフェース番号の
値が“１”の場合には通信インタフェース回路１１２が
含まれる通信インタフェース６２を利用した通信であ
る。

【００５９】なお、テストコマンドとは、ホストマシン
３０側から評価ボード２０に搭載されたデバック対象Ｌ
ＳＩ１０のデバックを実行することができるか否かを判
断するためのコマンドであり、評価ボード２０を含めて
デバック対象ＬＳＩ１０とホストマシン３０との間で通
信が正常にできるかのテストと、デバック対象ＬＳＩ１
０内のデータＲＡＭ１０３に対して読み書きテストを行
うコマンドである。それらのテスト結果をテストコマン
ドに対する応答として、評価ボード２０側よりホストマ
シン３０側へ出力される。すなわちホストマシン３０は
評価ボート２０に搭載されたデバッグ対象ＬＳＩ１０に
対してテストコマンドをそれぞれの通信インタフェース
回路１１１、１１２を介して順次実行することにより通
信インタフェース６１及び通信インタフェース６２のそ
れぞれのテスト及びデバック対象ＬＳＩ１０内のデータ
ＲＡＭ１０３のテストが行われる。なお、通信インタフ
ェースを選択するための通信インタフェース番号のデー
タが含まれたテストコマンドの場合、そのコマンドを受
信しても特にテストを行う必要はない。

【００６０】その結果ホストマシン３０は、通信インタ
フェース６１及び通信インタフェース６２のそれぞれが
使用可能であるか否かと、デバック対象ＬＳＩ１０内の
データＲＡＭ１０３に読み書きできるかを知ることがで
きる。ホストマシン３０がデバック対象ＬＳＩ１０内の
デバックが可能と判断されると、以降の通信すなわちデ
バックコマンドとその応答の送受信は、テスト結果に基
づいていずれか一方の通信インタフェースを介して行わ
れる。

【００６１】なお、テスト結果に基づいていずれか一つ
の通信インタフェースを選択するための通信インタフェ
ース番号のデータを送るときに使用する通信インタフェ
ースは、予めソフトウェアデバック装置１で決められて
いる。ここではその通信インタフェースとして通信イン
タフェース６１が設定されており、通信インタフェース
番号のデータが“０”であれば、通信インタフェース６
１の第１通信インタフェース回路１１１に向けて通信イ
ンタフェース番号データを意味する所定の位置に“０”
が含まれるテストコマンドが送出される。また、通信イ
ンタフェース番号のデータが“１”であれば、通信イン
タフェース６１の第１通信インタフェース回路１１１に
向けて通信インタフェース番号データを意味する所定の
位置に“１”が含まれるテストコマンドが送出される。

【００６２】なお、通信インタフェースの確立のための
手順において、ホストマシン３０は通信インタフェース
のテスト結果から、デバックコマンドとその応答の送受
信に使用する通信インタフェースに対応する通信インタ
フェース番号のデータを予め設定されている通信インタ
フェース６１により評価ボード２０に送出しようとする
が、その通信インタフェース６１に問題があり通信でき
ないときは、次の通信インタフェースである通信インタ
フェース６２により通信インタフェース番号のデータが
送出される。

【００６３】次に通信インタフェースの確立後の動作に
ついて説明する。通信インタフェースの確立後の動作に
ついては、実施の形態１と同様の動作となるので、ここ
ではその部分の動作説明を省略する。

【００６４】このように、第１通信インタフェース回路
１１１あるいは第２通信インタフェース回路１１２を含
む二つの通信インタフェース６１、６２と、第１通信イ
ンタフェース回路１１１及び第２通信インタフェース回
路１１２のそれぞれに対応する通信制御モジュールＣ１
Ｍ及びＣ２Ｍとを備えた。また、二つの通信インタフェ
ース６１、６２のいずれか一つを選択する通信インタフ
ェース選択手段として、ホストマシン３０からのテスト
コマンドによるテスト要求に従って二つの通信インタフ
ェース６１、６２をそれぞれテストを行うステップと、
そのテスト結果をホストマシン３０に応答するステップ
と、応答を受け取ったホストマシン３０がデバックに使
用する通信インタフェースを通信可能ないずれか一つの
通信インタフェースを使用してプロセッサ１０１に知ら
せるステップから成る通信インタフェース確立手段を有
しているので、この通信インタフェース確立手段により
第１通信インタフェース回路１１１あるいは第２通信イ
ンタフェース回路１１２を含む二つの通信インタフェー
ス６１、６２の一方の通信インタフェースが使用するこ
とができない場合でも、プロセッサ１０１が使用できる
方の通信インタフェースを簡単に知ることができ、選択
することができるので、容易に信頼性の高いデバック機
構内蔵のデバック対象ＬＳＩが得られるようになるとい
う効果がある。

【００６５】また、評価ボード２０の制約により、第１
通信インタフェース回路１１１あるいは第２通信インタ
フェース回路１１２の一方の通信インタフェース回路し
か搭載することができない場合でも、ホストマシン３０
は通信インタフェース確立手順によりデバックに使用で
きる通信インタフェースを知ることができるので、その
通信インタフェースを使用してデバックや評価を行うこ
とができるようになるという効果がある。

【００６６】また、通信インタフェースの確立のための
手順において、ホストマシン３０は通信インタフェース
番号が“０”から最終番号まで順次テストしているが、
通信インタフェースのすべてをテストするのではなく、
期待された応答を受信することができた時点でテストを
終了とし、その通信インタフェース番号のデータを予め
設定されている通信インタフェース６１に送出するよう
にしてもよい。

【００６７】また、ホストマシン３０はテスト結果に基
づいてデバックコマンドとその応答の送受信に使用され
る通信インタフェースを選択し、指定する必要がある。
通信インタフェース番号のデータを送出する通信インタ
フェースとして、実施の形態１で示した通信ポート６０
が含まれる通信インタフェースではなく、デバックコマ
ンドとその応答を送受信することの可能性がある二つの
通信インタフェース６１、６２の内でいずれか一つの通
信インタフェースを予めソフトウェアデバック装置１で
決め、その予め決められた通信インタフェースを用いて
通信インタフェース番号のデータを送出するようにした
ので、実施の形態１での通信ポート１１０と、評価ボー
ド上のコネクタ２１０と、ケーブル４００とを削減する
ことができるので、ソフトウェアデバック装置１のコス
トを低減することができるという効果を奏する。

【００６８】なお、第１通信インタフェース回路１１１
及び第２通信インタフェース回路１１２はそれぞれビッ
トＩ／Ｏ、パラレルＩ／Ｏ、一般のパラレル／シリアル
あるいはシリアル／パラレル変換が行われる非同期式通
信制御回路あるいは同期式通信制御回路、及びＪＴＡＧ
仕様のシリアルインタフェース回路のいずれでもよい。

【００６９】また、ここではデバックコマンドとその応
答を送受信する通信インタフェースとして、第１通信イ
ンタフェース回路１１１が含まれる通信インタフェース
６１と第２通信インタフェース回路１１２が含まれる通
信インタフェース６２の二つの場合について示したが、
通信インタフェースをｎ個としてもよい。“ｎ”は２以
上の自然数である。このときｎ個の通信インタフェース
のそれぞれに対応してｎ個の通信インタフェース回路及
び通信インタフェースモジュール５０４内に対応するｎ
個の通信制御モジュールが必要となる。

【００７０】なお、評価ボード２０の制約により、ｎ個
の通信インタフェース回路のすべてを評価ボード２０に
搭載できない場合でも、ホストマシン３０は通信インタ
フェース確立手順によりデバックに使用可能な通信イン
タフェースを知ることができ、それらの使用可能な通信
インタフェースの中でデバックコマンドとその応答の送
受信に使用する通信インタフェースを評価ボード２０の
プロセッサ１０１に知らせることができるので、知らさ
れた通信インタフェースを使用することによりデバック
や評価を行うことができるようになるという効果があ
る。

【００７１】実施の形態３．実施の形態３は実施の形態
２と同一のＨ／Ｗ構成で制御の方法を変えたものであ
る。よって、デバック対象ＬＳＩ１０が搭載された評価
ボード２０内のソフトウェアやファームウェアなどのプ
ログラムをデバックするときのソフトウェアデバック装
置１のデバックシステム構成図は実施の形態１及び実施
の形態２で示した図１と同一であるので、その部分の説
明は省略する。また、デバック対象ＬＳＩ１０のＨ／Ｗ
内部構成と評価ボードの構成についても実施の形態２で
示した図７と同一なので、その部分の説明は省略する。

【００７２】次に実施の形態３の動作について説明す
る。プロセッサ１０１は命令ＲＯＭ１０２あるいはここ
では示されていないが命令ＲＡＭに格納されているプロ
グラムに従い、データＲＡＭ１０３に格納されているデ
ータを参照しながら命令を実行してゆく。また、命令Ｒ
ＯＭ１０２に格納されているプログラムに従って、第１
通信インタフェース回路１１１及び第２通信インタフェ
ース回路１１２を介してホストマシン３０との間で送受
信が行われる。なお、命令ＲＯＭ１０２にはデバック機
能を実現するデバッガ処理プログラム５００が格納され
ている。デバック対象である被デバックプログラムは、
命令ＲＯＭ１０２もしくはここでは示されていないがデ
バック対象ＬＳＩ１０の内部あるいは外部に存在する命
令ＲＡＭに格納されている。

【００７３】命令ＲＯＭ１０２に格納されているデバッ
ガ処理プログラム５００の内部構成は、実施の形態２に
おけるデバッガ処理プログラム５００の内部構成と同一
構成であり、ここではデバッガ処理プログラム５００の
内部構成の説明を省略する。

【００７４】ホストマシン３０が起動され、評価ボート
２０に搭載されたデバッグ対象ＬＳＩ１０のデバックを
開始するためには、ホストマシン３０と評価ボード２０
の間の通信インタフェースとして通信インタフェース６
１及び通信インタフェース６２のいずれか一つを選択し
て通信するための通信路を決定する必要がある。すなわ
ち、デバックのためのデバックコマンドとその応答を送
受信するための通信インタフェースの確立を行わなけれ
ばならない。

【００７５】図１０のフローチャートにより、実施の形
態３におけるホストマシン３０側からみたときの通信イ
ンタフェースの確立のための手順を示す。ホストマシン
３０はデバックを行うために通信インタフェースの確立
が必要であると判断すると、初めにステップＳ３０１の
処理が開始される。ステップＳ３０１において、複数の
通信インタフェースの中でいずれか一つの通信インタフ
ェースが選択される。ステップＳ３０２で、選択された
通信インタフェースを使用してテストコマンドが送出さ
れる。ここで、図７との対応を考えたときの通信インタ
フェースとしては、ケーブル４０１と第１通信インタフ
ェース回路１１１が含まれる通信インタフェース６１
と、ケーブル４０２と第２通信インタフェース回路１１
２が含まれる通信インタフェース６２がある。なお、ス
テップＳ３０２によりテストコマンドを受信した評価ボ
ード２０は、通信インタフェース６１および通信インタ
フェース６２のそれぞれを使用してそのテストコマンド
に対する応答をそれぞれ送出する。これは後述の評価ボ
ード２０からみたときの通信インタフェースの確立のた
めの手順のステップＳ３２４の処理である。

【００７６】ステップＳ３０３で、ステップＳ３０２で
送出されたテストコマンドに対する期待された応答をス
テップＳ３０２で選択された通信インタフェースより受
信することができたか否かが判断される。もし期待され
た応答を選択された通信インタフェースより受信するこ
とができたときはステップＳ３０８にスキップされる。
そうでないときはステップＳ３０４が実行される。ステ
ップＳ３０４で、ステップＳ３０２で送出されたテスト
コマンドに対する期待された応答をステップＳ３０２で
選択された通信インタフェース以外の通信インタフェー
スにより受信することができたか否かが判断される。も
し期待された応答を選択された通信インタフェース以外
の通信インタフェースにより受信することができたとき
はステップＳ３０５が実行される。そうでないときはス
テップＳ３０６が実行される。

【００７７】ステップＳ３０５において、期待された応
答のあった通信インタフェースを選択してステップＳ３
０２に戻る。ステップＳ３０６で、すべての通信インタ
フェース６１、６２が選択されたか否かが判断され、も
しすべての通信インタフェース６１、６２が今までに選
択されたことがあれば、それ以上テストをする意味がな
いので異常終了となる。もしそうでなければステップＳ
３０７の処理を行う。異常終了したときはデバックのた
めの通信インタフェースの確立ができなかったことを示
し、ホストマシン３０のディスプレイに通信インタフェ
ースに異常があり、デバックを行うことができないこと
を表示して処理を終了する。ステップＳ３０７におい
て、今までに選択されたことのない通信インタフェース
を選択してステップＳ３０２に戻る。

【００７８】ステップＳ３０８で、現在選択されている
通信インタフェースをデバックコマンドとその応答を送
受信するための通信インタフェースとすることをホスト
マシン３０のメモリに記憶して通信インタフェースの確
立の処理が終了となる。

【００７９】次に、図１１のフローチャートにより、実
施の形態３における評価ボード２０側からみたときの通
信インタフェースの確立のための手順を示す。評価ボー
ド２０側は電源が投入されるとステップＳ３２１の処理
が開始される。ステップＳ３２１はホストマシン３０か
ら送られてくるテストコマンドの受信待ちの状態であ
り、ホストマシン３０側からのテストコマンドを受信す
ることによりステップＳ３２２の処理が行われる。ステ
ップＳ３２２では、ホストマシン３０側から送られてき
たコマンドがテストコマンドであるか判断し、テストコ
マンドである場合はステップＳ３２３が実行される。テ
ストコマンド以外であればステップＳ３２５が実行され
る。ステップＳ３２３では、ホストマシン３０側から送
られてきたテストコマンドで指示された処理が行われ
る。ステップＳ３２４で、テストコマンドで指示された
処理の結果をテストコマンドに対する応答として、複数
の通信インタフェースのそれぞれの通信インタフェース
によりそれぞれ応答を送出してステップＳ３２１に戻
る。すなわち、通信インタフェース６１及び通信インタ
フェース６２のそれぞれを使用してテストコマンドに対
する応答がそれぞれ送出される。

【００８０】ステップＳ３２５で、以降の処理におい
て、ステップＳ３２２で受信した通信インタフェースを
示す値をデバックコマンドとその応答を送受信するため
の通信インタフェースを示す値としてデータＲＡＭ１０
３上に記憶するとともに、受信したコマンドの応答をそ
の通信インタフェースを使用して送出することにより、
通信インタフェースの確立の処理が終了となる。

【００８１】なお、テストコマンドとは、ホストマシン
３０側から評価ボード２０に搭載されたデバック対象Ｌ
ＳＩ１０のデバックを実行することができるか否かを判
断するためのコマンドであり、評価ボード２０を含めて
デバック対象ＬＳＩ１０とホストマシン３０との間で通
信が正常にできるかのテストと、デバック対象ＬＳＩ１
０内のデータＲＡＭ１０３に対して読み書きテストを行
うコマンドである。それらのテスト結果をテストコマン
ドに対する応答として、評価ボード２０側よりホストマ
シン３０側へ出力される。すなわちホストマシン３０は
評価ボート２０に搭載されたデバッグ対象ＬＳＩ１０に
対してテストコマンドを実行することにより通信インタ
フェース６１及び通信インタフェース６２のそれぞれの
テスト及びデバック対象ＬＳＩ１０内のデータＲＡＭ１
０３のテストが行われる。

【００８２】その結果、ホストマシン３０は第１通信イ
ンタフェース回路１１１が含まれる通信インタフェース
６１及び第２通信インタフェース回路１１２が含まれる
通信インタフェース６２の中で使用可能な通信インタフ
ェースと、デバック対象ＬＳＩ１０内のデータＲＡＭ１
０３に読み書きできるかを知ることができる。ホストマ
シン３０がデバック対象ＬＳＩ１０内のデバックを行う
ことが可能と判断すると、以降の通信はテスト結果に基
づいていずれか一方の通信インタフェース回路介して行
われるようになる。

【００８３】次に通信インタフェースの確立後の動作に
ついて説明する。通信インタフェースの確立後の動作は
実施の形態１及び実施の形態２と同様の動作となるの
で、ここではその部分の動作説明を省略する。

【００８４】このように、第１通信インタフェース回路
１１１を含む通信インタフェース６１と、第２通信イン
タフェース回路１１２を含む通信インタフェース６２
と、第１通信インタフェース回路１１１及び第２通信イ
ンタフェース回路１１２のそれぞれに対応する通信制御
モジュールＣ１Ｍ及びＣ２Ｍとを備えた。また、二つの
通信インタフェース６１、６２のいずれか一つを選択す
る通信インタフェース選択手段として、ホストマシン３
０からのテストコマンドによるテスト要求に従って通信
インタフェースのテストを行うステップと、二つの通信
インタフェース６１、６２のそれぞれによりそのテスト
結果の応答をそれぞれ返送するするステップから成る通
信インタフェース確立手順を有しているので、この通信
インタフェース確立手順により二つの通信インタフェー
ス６１、６２の中でデバック対象ＬＳＩ１０からホスト
マシン３０への上り方向の伝送路の一部に不具合があっ
ても、ホストマシン３０側で不具合のある通信インタフ
ェースをただちに知ることができるので、不具合のある
通信インタフェースを短時間で検出できようになるとい
う効果を奏する。

【００８５】また、通信インタフェースの中のホストマ
シン３０からデバック対象ＬＳＩへの下り方向の伝送路
に不具合がある場合には、ホストマシン３０側が期待さ
れた応答を受信することができないので、通信インタフ
ェース確立手順に、二つの通信インタフェース６１、６
２の中で今まで選択されたことのない通信インタフェー
スを選択してテストコマンドを送出するステップを設け
た。その結果、正常に動作する通信インタフェースを調
べて、選択することができるので、通信インタフェース
６１及び通信インタフェース６２の一方が使用すること
ができない場合でも、使用できる方の通信インタフェー
ス回路を知ることができるので、容易に信頼性の高いデ
バック機構内蔵のデバック対象ＬＳＩが得られるように
なるという効果がある。

【００８６】また、評価ボード２０の制約により、第１
通信インタフェース回路１１１あるいは第２通信インタ
フェース回路１１２の一方の通信インタフェース回路し
か搭載することができない場合でも、ホストマシン３０
は通信インタフェース確立手順によりデバックに使用で
きる通信インタフェースを知ることができるので、その
通信インタフェースを使用してデバックや評価を行うこ
とができるようになるという効果がある。

【００８７】さらに、実施の形態１での通信インタフェ
ース６０を削除できる、すなわち通信インタフェース６
０に含まれていた通信ポート１１０と、評価ボード上の
コネクタ２１０と、ケーブル４００とを削減することが
できるので、ソフトウェアデバック装置１のコストを低
減することができるという効果を奏する。

【００８８】なお、第１通信インタフェース回路１１１
及び第２通信インタフェース回路１１２はそれぞれビッ
トＩ／Ｏ、パラレルＩ／Ｏ、一般のパラレル／シリアル
あるいはシリアル／パラレル変換が行われる非同期式通
信制御回路あるいは同期式通信制御回路、及びＪＴＡＧ
仕様のシリアルインタフェース回路のいずれでもよい。

【００８９】また、ここではデバックコマンドとその応
答を送受信する通信インタフェースとして、第１通信イ
ンタフェース回路１１１が含まれる通信インタフェース
６１と第２通信インタフェース回路１１２が含まれる通
信インタフェース６２の二つの場合について示したが、
通信インタフェースをｎ個としてもよい。“ｎ”は２以
上の自然数である。このときｎ個の通信インタフェース
のそれぞれに対応してｎ個の通信インタフェース回路及
び通信インタフェースモジュール５０４内に対応するｎ
個の通信制御モジュールが必要となる。

【００９０】なお、評価ボード２０の制約により、ｎ個
の通信インタフェース回路のすべてを評価ボード２０に
搭載できない場合でも、ホストマシン３０は通信インタ
フェース確立手順によりデバックに使用可能な通信イン
タフェースを知ることができ、それらの使用可能な通信
インタフェースの中でデバックコマンドとその応答の送
受信に使用する通信インタフェースを選択し、その選択
された通信インタフェースを使用することによりデバッ
クや評価を行うことができるようになるという効果があ
る。

【００９１】

【発明の効果】第１の発明に係わるデバック機能内蔵の
データ処理装置において、複数の通信インタフェース回
路と、複数の通信インタフェース回路のそれぞれに対応
する複数の通信制御モジュールプログラムが含まれ、デ
バックを行うための実行プログラムが格納されたメモリ
と、プロセッサとにより構成され、実行プログラムによ
り指示される処理は、ホストマシンから複数の通信イン
タフェース回路の中でいずれか一つを選択するするため
のデジタル値を受けた場合、このデジタル値がプロセッ
サに取り込まれる第１のステップと、第１のステップの
後にデジタル値により選択された通信インタフェース回
路に対応する通信制御モジュールを介してデバックのた
めのコマンドとその応答の送受信が行われる第２のステ
ップとを含むようにした。その結果、複数の通信インタ
フェース回路の中に使用できない通信インタフェース回
路が存在したとしても、複数の通信インタフェース回路
の中で使用可能であり、デバッグをするためのコマンド
とその応答の送受信に使用できるいずれか一つの通信イ
ンタフェース回路を選択するためのデジタル値をホスト
マシンより受けることが可能であるので、そのデジタル
値により選択された通信インタフェース回路に対応する
通信制御モジュールを介してデバックを行うことができ
るようになり、信頼性の向上したデバック機構内蔵のデ
ータ処理装置が得られるという効果を奏する。

【００９２】第２の発明に係わるデバック機能内蔵のデ
ータ処理装置において、実行プログラムにより指示され
る処理はさらに、第１及び第２のステップの前にホスト
マシンからテストの要求を受けた場合、プロセッサがテ
スト応答データを同じ通信インタフェース回路を介して
ホストマシンに送出する第３のステップが含まれている
ことその結果、複数の通信インタフェース回路の中に使
用できない通信インタフェース回路が存在したとして
も、ホストマシンが第３のステップに基づいて複数の通
信インタフェース回路をそれぞれテストを行うことがで
き、そのテスト結果に基づいて、複数の通信インタフェ
ース回路の中で使用可能であり、デバッグをするための
コマンドとその応答の送受信に使用できるいずれか一つ
の通信インタフェース回路を選択するためのデジタル値
をホストマシンより受けることが可能であるので、その
デジタル値により選択された通信インタフェース回路に
対応する通信制御モジュールを介してデバックを行うこ
とができるようになり、信頼性の向上したデバック機構
内蔵のデータ処理装置が得られるという効果を奏する。

【００９３】第３の発明に係わるデバック機能内蔵のデ
ータ処理装置において、複数の通信インタフェースとは
別の通信インタフェースをさらに備え、いずれか一つの
通信インタフェースを選択するためのデジタル値を受け
るのは、別の通信インタフェースにより行われるように
した。その結果、複数の通信インタフェース回路の中に
使用できない通信インタフェース回路が存在したとして
も、別の通信インタフェース回路により容易に動作可能
ないずれか一つの通信インタフェース回路を選択するた
めのデジタル値を受けることができ、さらに複数の通信
インタフェースのすべてが使用できないときにはその旨
を別の通信インタフェースにより知らせることができる
ので、信頼性のより向上したデバック機構内蔵のデータ
処理装置が得られるという効果を奏する。

【００９４】第４の発明に係わるデバック機能内蔵のデ
ータ処理装置において、いずれか一つの通信インタフェ
ース回路を選択するためのデジタル値を受けるのは、複
数の通信インタフェース回路の中で動作可能ないずれか
一つの通信インタフェース回路により行われるようにし
たので、いずれか一つの通信インタフェース回路を選択
するためのデジタル値を受けるために別の通信インタフ
ェース回路を設けなくとも実現できるようになり、デバ
ック機構内蔵のデータ処理装置のコストを低減すること
ができるという効果を奏する。

【００９５】第５の発明に係わるデバック機能内蔵のデ
ータ処理装置において、複数の通信インタフェース回路
と、複数の通信インタフェース回路のそれぞれに対応す
る複数の通信制御モジュールが含まれ、デバックを行う
ための実行プログラムが格納されたメモリと、プロセッ
サとにより構成され、実行プログラムにより指示される
処理は、ホストマシンからテストの要求を受けた場合、
プロセッサが複数の通信インタフェース回路のそれぞれ
を介してテスト応答データをそれぞれホストマシンに送
出する第４のステップが含まれるようにしたものであ
る。その結果、複数の通信インタフェース回路の中に使
用できない通信インタフェース回路が存在したとして
も、第４のステップにより複数の通信インタフェース回
路の中でデバッグをするためのコマンドとその応答の送
受信に使用することが可能な通信インタフェース回路を
短時間で知ることができ、その通信インタフェース回路
を選択することによりデバックを行うことができるよう
になるので、デバックまでの準備時間を短縮したデバッ
ク機構内蔵のデータ処理装置が得られるという効果を奏
する。

【００９６】第６の発明に係わるホストマシンにおいて
は、デバック機構内蔵のデータ処理装置のデバック制御
を行う制御プログラムが内蔵され、データ処理装置のデ
バック制御を行う処理部と、複数の通信インタフェース
とを含み、処理部の前記制御プログラムにより指示され
る処理は、データ処理装置に対してテストを要求するコ
マンドの送信を行う第１のステップと、第１のステップ
によるテストを要求するコマンドに対するデータ処理装
置からの応答を受信する第２のステップと、第２のステ
ップにより受信した応答を判断することによりいずれか
一つの通信インタフェースを選択し、その選択された通
信インタフェースに対応するデジタル値を送信する第３
のステップを含む通信インタフェース確立手順を有して
おり、通信インタフェース確立後はいずれか一つの通信
インタフェースを用いてコマンドとそのコマンドに対す
る応答の送受信が行われるようにしたものである。その
結果、複数の通信インタフェースの中に使用できない通
信インタフェースが存在したとしても、通信インタフェ
ース確立手順により複数の通信インタフェースの中で使
用可能であり、デバッグをするためのコマンドとその応
答の送受信に使用するいずれか一つの通信インタフェー
スに対応するデジタル値を送信し、その通信インタフェ
ースが選択されることによりデバックを行うことができ
るようになり、信頼性の向上したデバックのためのホス
トマシンが得られるという効果を奏する。

【００９７】なお、第１０の発明に係わる記録媒体にお
いては、その記録媒体に記録されている制御プログラム
をホストマシンのメモリに書き込み、データ処理装置を
制御することにより、第６の発明と同様の効果が得られ
る。

【００９８】第７の発明に係わるホストマシンにおいて
は、複数の通信インタフェースとは別の通信インタフェ
ースをさらに備え、第３のステップにおける選択された
通信インタフェースに対応するデジタル値の送信は、別
の通信インタフェースにより行われるようにしたもので
ある。その結果、複数の通信インタフェースの中に使用
できない通信インタフェースが存在したとしても、別の
通信インタフェースにより容易に動作可能ないずれか一
つの通信インタフェースを選択するためのデジタル値を
送信することができ、そのデジタル値に基づいた通信イ
ンタフェースを選択することによりデバックを行うこと
ができるようになり、さらに複数の通信インタフェース
のすべてが使用できないときにはその旨を別の通信イン
タフェースにより知らせることができるので、信頼性の
より向上したデバックのためのホストマシンが得られる
という効果を奏する。

【００９９】第８の発明に係わるホストマシンにおいて
は、第３のステップにおける選択された通信インタフェ
ースに対応するデジタル値の送信は、複数の通信インタ
フェースの中で動作可能ないずれか一つの通信インタフ
ェースにより行われるようにしたので、いずれか一つの
通信インタフェースを選択するためのデジタル値を送信
するために別の通信インタフェースを設けないですむの
で、デバックのためのホストマシンのコストを低減する
ことができるという効果を奏する。

【０１００】第９の発明に係わるホストマシンにおいて
は、デバック機構内蔵のデータ処理装置のデバック制御
を行う制御プログラムが内蔵され、データ処理装置のデ
バック制御を行う処理部と、複数の通信インタフェース
とを含み、処理部の前記制御プログラムにより指示され
る処理は、データ処理装置に対してテストを要求するコ
マンドの送信を行う第１のステップと、第１のステップ
によるテストを要求するコマンドに対するデータ処理装
置からの応答を複数の通信インタフェースのそれぞれの
通信インタフェースから受信する第２のステップとから
なる通信インタフェース確立手順を有しており、通信イ
ンタフェース確立後はいずれか一つの通信インタフェー
スを用いてコマンドとそのコマンドに対する応答の送受
信が行われるようにしたものである。その結果、複数の
通信インタフェースの中に使用できない通信インタフェ
ースが存在したとしても、通信インタフェース確立手順
により複数の通信インタフェースの中でデバッグをする
ためのコマンドとその応答の送受信に使用することが可
能な通信インタフェースを短時間で知ることができ、そ
の通信インタフェースを選択することによりデバックを
行うことができるようになるので、準備時間の短い信頼
性の向上したデバックのためのホストマシンが得られる
という効果を奏する。

【０１０１】なお、第１１の発明に係わる記録媒体にお
いては、その記録媒体に記録されている制御プログラム
をホストマシンのメモリに書き込み、データ処理装置を
制御することにより、第９の発明と同様の効果が得られ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１、実施の形態２、又は
実施の形態３によるソフトウェアデバック装置１の構成
図である。

【図２】 本発明の実施の形態１によるデバック対象Ｌ
ＳＩ１０のＨ／Ｗ内部構成と評価ボード２０の構成を示
す構成図である。

【図３】 本発明の実施の形態１による命令ＲＯＭ１０
２に格納されているデバッガ処理プログラム５００の構
成図である。

【図４】 本発明の実施の形態１によるホストマシン３
０側からみた通信インタフェースの確立のための手順を
示すフローチャートである。

【図５】 本発明の実施の形態１による評価ボード２０
側からみた通信インタフェースの確立のための手順を示
すフローチャートである。

【図６】 本発明の実施の形態１によるデバックコマン
ド処理の手順を示すフローチャートである。

【図７】 本発明の実施の形態２によるデバック対象Ｌ
ＳＩ１０のＨ／Ｗ内部構成と評価ボード２０の構成を示
す構成図である。

【図８】 本発明の実施の形態２によるホストマシン３
０側からみた通信インタフェースの確立のための手順を
示すフローチャートである。

【図９】 本発明の実施の形態２による評価ボード２０
側からみた通信インタフェースの確立のための手順を示
すフローチャートである。

【図１０】 本発明の実施の形態３によるホストマシン
３０側からみた通信インタフェースの確立のための手順
を示すフローチャートである。

【図１１】 本発明の実施の形態３による評価ボード２
０側からみた通信インタフェースの確立のための手順を
示すフローチャートである。

【図１２】 従来のソフトウェアデバック装置の構成図
である。

【符号の説明】

２０ 評価ボード ３０ ホストマシン ３１ 処理部 ６０、６１、６２ 通信インタフェース １０１ プロセッサ １０２ 命令ＲＯＭ １０３ データＲＡＭ １１０ 通信ポート １１１ 第１通信インタフェース回路 １１２ 第２通信インタフェース回路 ４００、４０１、４０２ ケーブル ＣＰ１Ｍ、Ｃ１Ｍ、Ｃ２Ｍ 通信制御モジュール

Claims (11)

【特許請求の範囲】
1. 【請求項１】 各々はホストマシンにそれぞれ接続され
   る複数の通信インタフェース回路と、 前記複数の通信インタフェース回路のそれぞれに対応し
   て通信制御を行うためのプログラムである複数の通信制
   御モジュールが含まれ、デバックを行うための実行プロ
   グラムが格納されたメモリと、 前記メモリに格納された前記実行プログラムを読み出し
   て実行するプロセッサとにより構成され、 前記実行プログラムにより指示される処理は、（１）前
   記ホストマシンから前記複数の通信インタフェース回路
   の中でいずれか一つを選択するためのデジタル値を受け
   た場合、このデジタル値が前記プロセッサに取り込まれ
   る第１のステップと、（２）第１のステップの後に前記
   デジタル値により選択された通信インタフェース回路に
   対応する通信制御モジュールを介してデバックのための
   コマンドとその応答の送受信が行われる第２のステップ
   とを含むことを特徴としたデバック機構内蔵のデータ処
   理装置。
2. 【請求項２】 前記実行プログラムにより指示される処
   理はさらに、 第１のステップの前にホストマシンから複数の通信イン
   タフェース回路の内の一つを介してテストの要求を受け
   た場合、前記プロセッサがテスト応答データを前記テス
   トの要求を受けた通信インタフェース回路と同じ通信イ
   ンタフェース回路を介してホストマシンに送出する第３
   のステップが含まれていることを特徴とする請求項１記
   載のデバック機構内蔵のデータ処理装置。
3. 【請求項３】 複数の通信インタフェース回路とは別の
   通信インタフェース回路をさらに備え、 いずれか一つの通信インタフェース回路を選択するため
   のデジタル値を受けるのは、前記別の通信インタフェー
   ス回路により行われることを特徴とする請求項１又は請
   求項２記載のデバック機構内蔵のデータ処理装置。
4. 【請求項４】 いずれか一つの通信インタフェース回路
   を選択するためのデジタル値を受けるのは、複数の通信
   インタフェース回路の中で動作可能ないずれか一つの通
   信インタフェース回路により行われるように構成されて
   いることを特徴とする請求項１又は請求項２記載のデバ
   ック機構内蔵のデータ処理装置。
5. 【請求項５】 各々はホストマシンにそれぞれ接続され
   る複数の通信インタフェース回路と、 前記複数の通信インタフェース回路のそれぞれに対応し
   て通信制御を行うためのプログラムである複数の通信制
   御モジュールが含まれ、デバックを行うための実行プロ
   グラムが格納されたメモリと、 前記メモリに格納された前記実行プログラムを読み出し
   て実行するプロセッサとにより構成され、 前記実行プログラムにより指示される処理は、ホストマ
   シンからテストの要求を受けた場合、前記プロセッサが
   前記複数の通信インタフェース回路のそれぞれを介して
   テスト応答データをそれぞれホストマシンに送出するス
   テップが含まれていることを特徴とするデバック機構内
   蔵のデータ処理装置。
6. 【請求項６】 デバック機構内蔵のデータ処理装置のデ
   バック制御を行う制御プログラムが内蔵され、前記デー
   タ処理装置のデバック制御を行う処理部と、 前記データ処理装置との間をそれぞれ接続する複数の通
   信インタフェースとを含み、 前記処理部の前記制御プログラムにより指示される処理
   は、（１）前記データ処理装置に対してテストを要求す
   るコマンドの送信を行う第１のステップと、（２）前記
   第１のステップによるテストを要求するコマンドに対す
   る前記データ処理装置からの応答を受信する第２のステ
   ップと、（３）前記第２のステップにより受信した応答
   を判断することにより前記いずれか一つの通信インタフ
   ェースを選択し、その選択された通信インタフェースに
   対応するデジタル値を送信する第３のステップを含む通
   信インタフェース確立手順を有しており、 通信インタフェース確立後は前記いずれか一つの通信イ
   ンタフェースを用いてコマンドとそのコマンドに対する
   応答の送受信が行われるように構成されていることを特
   徴とするホストマシン。
7. 【請求項７】 複数の通信インタフェースとは別の通信
   インタフェースをさらに備え、 第３のステップにおける選択された通信インタフェース
   に対応するデジタル値の送信は、前記別の通信インタフ
   ェースにより行われることを特徴とする請求項６記載の
   ホストマシン。
8. 【請求項８】 第３のステップにおける選択された通信
   インタフェースに対応するデジタル値の送信は、複数の
   通信インタフェースの中で動作可能ないずれか一つの通
   信インタフェースにより行われることを特徴とする請求
   項６記載のホストマシン。
9. 【請求項９】 デバック機構内蔵のデータ処理装置のデ
   バック制御を行う制御プログラムが内蔵され、前記デー
   タ処理装置のデバック制御を行う処理部と、 前記データ処理装置との間をそれぞれ接続する複数の通
   信インタフェースとを含み、 前記処理部の前記制御プログラムにより指示される処理
   は、（１）前記データ処理装置に対してテストを要求す
   るコマンドの送信を行う第１のステップと、（２）前記
   第１のステップによるテストを要求するコマンドに対す
   る前記データ処理装置からの応答を前記複数の通信イン
   タフェースのそれぞれの通信インタフェースから受信す
   る第２のステップとを含む通信インタフェース確立手順
   を有しており、 通信インタフェース確立後は前記いずれか一つの通信イ
   ンタフェースを用いてコマンドとそのコマンドに対する
   応答の送受信が行われるように構成されていることを特
   徴とするホストマシン。
10. 【請求項１０】 ホストマシンのメモリ内に記憶されデ
    バック機構内蔵のデータ処理装置のデバック制御を行う
    ための制御プログラムが格納されたものであり、 前記制御プログラムにより指示される処理は、（１）前
    記データ処理装置に対してテストを要求するコマンドの
    送信を行う第１のステップと、（２）前記第１のステッ
    プによるテストを要求するコマンドに対する前記データ
    処理装置からの応答を受信する第２のステップと、
    （３）前記第２のステップにより受信した応答を判断す
    ることにより前記いずれか一つの通信インタフェースを
    選択し、その選択された通信インタフェースに対応する
    デジタル値を送信する第３のステップを含む通信インタ
    フェース確立手順を有しており、 通信インタフェース確立後は前記いずれか一つの通信イ
    ンタフェースを用いてコマンドとそのコマンドに対する
    応答の送受信を行わせるように前記ホストマシンを制御
    するための前記制御プログラムを格納した前記ホストマ
    シンで読み取り可能な記録媒体。
11. 【請求項１１】 ホストマシンのメモリ内に記憶されデ
    バック機構内蔵のデータ処理装置のデバック制御を行う
    ための制御プログラムが格納されたものであり、 前記制御プログラムにより指示される処理は、（１）前
    記データ処理装置に対してテストを要求するコマンドの
    送信を行う第１のステップと、（２）前記第１のステッ
    プによるテストを要求するコマンドに対する前記データ
    処理装置からの応答を前記複数の通信インタフェースの
    それぞれの通信インタフェースから受信する第２のステ
    ップとを含む通信インタフェース確立手順を有してお
    り、 通信インタフェース確立後は前記いずれか一つの通信イ
    ンタフェースを用いてコマンドとそのコマンドに対する
    応答の送受信を行わせるように前記ホストマシンを制御
    するための前記制御プログラムを格納した前記ホストマ
    シンで読み取り可能な記録媒体。