JP2001051300A - Liquid crystal display device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、液晶表示装置に
係り、特に、薄膜トランジスタに電気的に接続された画
素電極に並列に接続された補助容量素子を備えたアクテ
ィブマトリクス型液晶表示装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a liquid crystal display device, and more particularly to an active matrix type liquid crystal display device having an auxiliary capacitance element connected in parallel to a pixel electrode electrically connected to a thin film transistor.
【０００２】[0002]
【従来の技術】近年、高密度且つ大容量でありながら、
高機能、高精細な表示が得られる液晶表示装置の実用化
が進められている。この液晶表示装置には、各種方式が
あるが、中でも隣接画素間のクロストークが小さく、高
コントラストな表示が得られ、透過型表示が可能で大面
積化も容易との理由から、アモルファスシリコン膜やポ
リシリコン膜を半導体層とする薄膜トランジスタすなわ
ちＴＦＴをスイッチング素子とするアクティブマトリク
ス型液晶表示装置が実用化されている。2. Description of the Related Art In recent years, while having a high density and a large capacity,
Practical use of liquid crystal display devices capable of obtaining high-performance and high-definition display has been promoted. There are various types of liquid crystal display devices. Among them, an amorphous silicon film is used because of the small crosstalk between adjacent pixels, high-contrast display, transmission-type display, and easy area enlargement. Also, an active matrix type liquid crystal display device using a thin film transistor using a polysilicon film as a semiconductor layer, that is, using a TFT as a switching element has been put to practical use.
【０００３】アクティブマトリクス型液晶表示装置にお
いては、走査線が選択された期間に書き込まれた画素電
極の電位が、非選択期間に寄生容量やＴＦＴのオフリー
ク電流によって電位変動し、クロストークの発生やコン
トラスト比の低下などを引き起こす。このような問題を
抑制するために、この種の液晶表示装置においては、画
素容量と電気的に並列な補助容量を形成する補助容量素
子を備えている。In an active matrix type liquid crystal display device, the potential of a pixel electrode written during a period in which a scanning line is selected fluctuates during a non-selection period due to a parasitic capacitance or an off-leak current of a TFT, causing crosstalk or the like. This causes a decrease in contrast ratio. In order to suppress such a problem, this type of liquid crystal display device includes an auxiliary capacitance element that forms an auxiliary capacitance electrically in parallel with the pixel capacitance.
【０００４】補助容量素子は、工程数の増加を抑えるた
めに、例えばＭＯＳ型を使用することが知られている。
しかしながら、ＭＯＳ型容量素子を容量として機能させ
るためには、その容量を一定に維持するために、金属−
半導体層間にしきい値電圧（Ｖｔｈ）以上の高電圧を印
加する必要がある。また、ＭＯＳ容量素子の抵抗の変動
を考慮し、通常、ＴＦＴから電気的に並列にＭＯＳ型容
量素子及び画素容量を配置し、画素電極へはＴＦＴから
直接電圧を印加する構成としている。しかしながら、こ
のような配置では、各構成の配置場所の自由度が少な
く、高開口率化及び高精細化は困難である。It is known that, for example, a MOS type auxiliary capacitance element is used in order to suppress an increase in the number of steps.
However, in order for the MOS-type capacitance element to function as a capacitance, it is necessary to maintain a constant capacitance by using a metal capacitor.
It is necessary to apply a high voltage higher than the threshold voltage (Vth) between the semiconductor layers. Also, in consideration of the fluctuation of the resistance of the MOS capacitance element, usually, a MOS capacitance element and a pixel capacitance are arranged electrically in parallel from the TFT, and a voltage is directly applied to the pixel electrode from the TFT. However, in such an arrangement, the degree of freedom of the arrangement position of each component is small, and it is difficult to increase the aperture ratio and the definition.
【０００５】そこで、さらなる高開口率化及び高精細化
の要求に対応すべく、ＴＦＴからＭＯＳ型容量素子を介
して画素電極に接続する構造が検討されている。[0005] In order to meet the demand for higher aperture ratio and higher definition, a structure for connecting a TFT to a pixel electrode via a MOS-type capacitor has been studied.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、このよ
うな構造においては、以下のような欠点がある。すなわ
ち、通常、高開口率化及び高精細化を実現するために
は、信号線下に補助容量素子を配置することが有利であ
るが、このような構造では、ＭＯＳ型容量素子部分のチ
ャネル長が長くなる。このため、Ｖｔｈが高くなり、画
素の書き込み特性に悪影響を及ぼすおそれがある。ま
た、画素の書き込み特性が少しでも悪化すると、点欠陥
として認識され、製造歩留まりを悪化させる問題が発生
する。However, such a structure has the following disadvantages. That is, in general, it is advantageous to arrange the auxiliary capacitance element below the signal line in order to realize a high aperture ratio and a high definition. Becomes longer. For this reason, Vth is increased, which may adversely affect the writing characteristics of the pixel. Further, even if the writing characteristics of the pixel deteriorate even a little, it is recognized as a point defect, which causes a problem that the manufacturing yield is deteriorated.
【０００７】この発明は、上述した問題点に鑑みなされ
たものであって、その目的は、製造歩留まりを悪化させ
ることなく、良好な表示品位を有する液晶表示装置を提
供することにある。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above-described problems, and an object of the present invention is to provide a liquid crystal display device having good display quality without deteriorating a manufacturing yield.
【０００８】[0008]
【課題を解決するための手段】上記課題を解決し目的を
達成するために、請求項１に記載の液晶表示装置は、複
数の信号線と、前記信号線のそれぞれに交差する複数の
走査線と、前記信号線と前記走査線との交差部近傍に配
置された薄膜トランジスタと、前記薄膜トランジスタを
介して前記信号線に電気的に接続された画素電極及び補
助容量素子とを有する第１基板と、前記画素電極に対向
する対向基板を有する第２基板と、前記第１基板と第２
基板との間に介在された液晶組成物と、を備えた液晶表
示装置において、前記補助容量素子は、前記薄膜トラン
ジスタの半導体層を前記信号線に沿って延ばして前記画
素電極とのコンタクト部にコンタクトする下部電極と、
前記下部電極上に絶縁膜を介して対向配置された上部電
極とを備え、前記下部電極は、前記薄膜トランジスタを
構成するチャネル領域より低抵抗であり且つ前記信号線
に沿って延びる低抵抗領域を含むことを特徴とする。According to a first aspect of the present invention, there is provided a liquid crystal display device comprising: a plurality of signal lines; and a plurality of scanning lines intersecting each of the signal lines. A first substrate having a thin film transistor disposed near an intersection of the signal line and the scanning line, and a pixel electrode and an auxiliary capacitance element electrically connected to the signal line via the thin film transistor; A second substrate having a counter substrate facing the pixel electrode;
And a liquid crystal composition interposed between the substrate and the substrate, wherein the auxiliary capacitance element contacts a contact portion with the pixel electrode by extending a semiconductor layer of the thin film transistor along the signal line. A lower electrode,
An upper electrode opposed to the lower electrode with an insulating film interposed therebetween, wherein the lower electrode includes a low resistance region having a lower resistance than a channel region forming the thin film transistor and extending along the signal line. It is characterized by the following.
【０００９】この発明の液晶表示装置によれば、補助容
量素子を構成する下部電極は、半導体層によって形成さ
れ、この半導体層の一部には、薄膜トランジスタを構成
するチャネル領域より低抵抗であり、且つ、信号線に沿
って延びる低抵抗領域が形成されているため、ＭＯＳ型
容量素子のチャネル長を短縮することが可能となり、書
き込み特性への悪影響を最小限に抑えることが可能とな
る。また、仮に書き込み特性が劣化したとしても、点欠
陥不良を生じさせることがなく、製造歩留まりの悪化を
招くことなく良好な表示品位を有する液晶表示装置を提
供することができる。According to the liquid crystal display device of the present invention, the lower electrode constituting the auxiliary capacitance element is formed of a semiconductor layer, and a part of the semiconductor layer has a lower resistance than a channel region constituting the thin film transistor. In addition, since the low resistance region extending along the signal line is formed, the channel length of the MOS capacitor can be shortened, and the adverse effect on the writing characteristics can be minimized. Further, even if the writing characteristics are deteriorated, it is possible to provide a liquid crystal display device having good display quality without causing a point defect defect and without deteriorating a manufacturing yield.
【００１０】[0010]
【発明の実施の形態】以下、この発明の液晶表示装置、
すなわちアクティブマトリクス型液晶表示装置の一実施
の形態について図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a liquid crystal display device according to the present invention will be described.
That is, an embodiment of an active matrix liquid crystal display device will be described with reference to the drawings.
【００１１】図２に示すように、このアクティブマトリ
クス型液晶表示装置は、第１基板としてのアレイ基板１
００と、第２基板としての対向基板２００と、アレイ基
板１００と対向基板２００との間に挟持された液晶組成
物を含む液晶層３００とによって構成されている。As shown in FIG. 2, this active matrix type liquid crystal display device has an array substrate 1 as a first substrate.
00, a counter substrate 200 as a second substrate, and a liquid crystal layer 300 containing a liquid crystal composition sandwiched between the array substrate 100 and the counter substrate 200.
【００１２】図１乃至図３に示すように、アレイ基板１
００は、透明な絶縁性基板すなわちガラス基板１０１上
の行方向に延びる複数の走査線１０３と、これら複数の
走査線１０３に互いに直交するようにガラス基板１０１
上の列方向に延びる複数の信号線１０５と、走査線１０
３と信号線１０５との交差部近傍に配置されたスイッチ
ング素子として機能するＮチャネル型の薄膜トランジス
タすなわちＴＦＴ１０７と、ＴＦＴ１０７を介して信号
線１０５に電気的に接続された画素電極１５０と、画素
電極１５０と電気的に並列に配置された補助容量素子１
６０とを備えている。As shown in FIGS. 1 to 3, the array substrate 1
Reference numeral 00 denotes a plurality of scanning lines 103 extending in a row direction on a transparent insulating substrate, that is, a glass substrate 101;
A plurality of signal lines 105 extending in the upper column direction;
N-channel type thin film transistor or TFT 107 functioning as a switching element disposed near the intersection of the signal line 105 and the pixel line 150; a pixel electrode 150 electrically connected to the signal line 105 via the TFT 107; Auxiliary capacitance element 1 electrically arranged in parallel with
60.
【００１３】ＴＦＴ１０７は、走査線１０３及び信号線
１０５の交差部近傍における信号線１０５の下層に形成
され、ガラス基板１０１上に形成されたポリシリコンか
らなる半導体層１０９を有している。この半導体層１０
９は、ガラス基板１０１上に成膜されたアモルファスシ
リコンを例えばエキシマ・レーザ・アニール（ＥＬＡ）
することによって多結晶化し、島状にパターニングする
ことによって形成される。The TFT 107 has a semiconductor layer 109 formed of polysilicon on a glass substrate 101 formed below the signal line 105 near the intersection of the scanning line 103 and the signal line 105. This semiconductor layer 10
Reference numeral 9 denotes an amorphous silicon film formed on the glass substrate 101, for example, excimer laser annealing (ELA).
To form polycrystals, and patterned by islands.
【００１４】この半導体層１０９は、酸化シリコン膜か
らなるゲート絶縁膜１１１によって覆われている。半導
体層１０９は、ゲート絶縁膜１１１を介して走査線１０
３と重畳する活性層すなわちチャネル領域１０９Ｃと、
コンタクトホール１１３を介して信号線１０５にコンタ
クトするソース領域１０９Ｓと、信号線１０５に沿って
延びるドレイン領域１０９Ｄとを有している。The semiconductor layer 109 is covered with a gate insulating film 111 made of a silicon oxide film. The semiconductor layer 109 is formed on the scanning line 10 via the gate insulating film 111.
3, an active layer overlapping with No. 3, ie, a channel region 109C;
It has a source region 109S contacting the signal line 105 via the contact hole 113, and a drain region 109D extending along the signal line 105.
【００１５】チャネル領域１０９Ｃに重畳する走査線１
０３は、ＴＦＴ１０７のゲート電極１１５として機能す
る。この走査線１０３及び後述する補助容量素子１６０
の上部電極として機能する補助容量線１６２は、ゲート
絶縁膜１１１上に、Ｔａ、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｕ
などの金属材料の単体あるいはこれらの積層膜またはこ
れらの合金を成膜した後にパターニングすることによっ
て形成される。Scan line 1 superimposed on channel region 109C
03 functions as the gate electrode 115 of the TFT 107. The scanning line 103 and an auxiliary capacitance element 160 described later
A storage capacitor line 162 functioning as an upper electrode of Ta, Ti, Al, Mo, W, Cu
It is formed by patterning after forming a simple substance of a metal material such as the above, a laminated film thereof, or an alloy thereof.
【００１６】ソース領域１０９Ｓ及びドレイン領域１０
９Ｄは、ゲート電極１１５及び補助容量線１６２をマス
クとして半導体層１０９に不純物をドーピングすること
によって形成される。ソース領域１０９Ｓ及びドレイン
領域１０９Ｄは、不純物、例えばリンがゲート酸化膜１
１１を介してドーピングされることにより、ｎ＋層とな
り、低抵抗領域として形成される。Source region 109S and drain region 10
9D is formed by doping the semiconductor layer 109 with an impurity using the gate electrode 115 and the auxiliary capacitance line 162 as a mask. The source region 109S and the drain region 109D are made of an impurity, for example, phosphorus.
By doping through 11, an n + layer is formed and formed as a low resistance region.
【００１７】補助容量素子１６０は、下部電極としての
半導体層１０９と、半導体層１０９にゲート絶縁膜１１
１を介して対向配置された上部電極としての補助容量線
１６２と、によって構成されたＭＯＳ型容量素子であ
る。補助容量線１６２は、ゲート絶縁膜１１１上に走査
線１０３と平行に配置されるとともに、信号線１０５と
の交差部から信号線１０５に沿って延びて形成されてい
る。The auxiliary capacitance element 160 includes a semiconductor layer 109 as a lower electrode, and a gate insulating film 11 on the semiconductor layer 109.
And a storage capacitor line 162 serving as an upper electrode opposed to the MOS capacitor 1 via the MOS capacitor 1. The auxiliary capacitance line 162 is arranged on the gate insulating film 111 in parallel with the scanning line 103, and is formed extending from the intersection with the signal line 105 along the signal line 105.
【００１８】半導体層１０９は、ＴＦＴ１０７を形成す
る走査線１０３と信号線１０５との交差部近傍から信号
線１０５に重なる領域を含み、且つ信号線１０５に沿っ
て延びて形成される。このような構造により、補助容量
線１６２の一部１６２Ｘと半導体層１０９の一部１０９
Ｘとがゲート絶縁膜１１１を介して重なるように配置さ
れる。The semiconductor layer 109 includes a region near the intersection of the scanning line 103 and the signal line 105 forming the TFT 107, overlaps with the signal line 105, and extends along the signal line 105. With such a structure, a part 162X of the auxiliary capacitance line 162 and a part 109 of the semiconductor layer 109 are formed.
X is arranged so as to overlap with the gate insulating film 111 interposed therebetween.
【００１９】この半導体層１０９と補助容量線１６２と
は、図１に示すように、信号線１０５及び補助容量線１
６２で囲まれる画素領域内において、平面的にずれて配
置されている。すなわち、半導体層１０９は、信号線１
０５に沿って補助容量線１６２に重ならずに露出する低
抵抗領域１０９Ｄを有する。この低抵抗領域は、補助容
量線１６２をマスクとして半導体層１０９に不純物をド
ーピングすることによって形成されたＴＦＴ１０７のド
レイン領域１０９Ｄに相当する。The semiconductor layer 109 and the auxiliary capacitance line 162 are, as shown in FIG.
In the pixel region surrounded by 62, they are arranged so as to be shifted from each other in a plane. That is, the semiconductor layer 109 includes the signal line 1
There is a low-resistance region 109D exposed along the line 05 without overlapping the auxiliary capacitance line 162. This low resistance region corresponds to the drain region 109D of the TFT 107 formed by doping the semiconductor layer 109 with an impurity using the auxiliary capacitance line 162 as a mask.
【００２０】補助容量は、補助容量線１６２Ｘと、半導
体層１０９の不純物がドーピングされていない領域すな
わち補助容量線１６２に重なるチャネル領域１０９Ｘと
の間で形成される。このようにして、ＭＯＳ構造の補助
容量素子１６０が形成される。The storage capacitor is formed between the storage capacitor line 162X and a region of the semiconductor layer 109 where the impurity is not doped, that is, a channel region 109X overlapping the storage capacitor line 162. Thus, the auxiliary capacitance element 160 having the MOS structure is formed.
【００２１】ゲート絶縁膜１１１上に形成された走査線
１０３及び補助容量線１６２は、酸化シリコン膜からな
る層間絶縁膜１１９によって覆われる。The scanning lines 103 and the auxiliary capacitance lines 162 formed on the gate insulating film 111 are covered with an interlayer insulating film 119 made of a silicon oxide film.
【００２２】コンタクトホール１１３は、ゲート絶縁膜
１１１及び層間絶縁膜１１９を貫通して、半導体層１０
９を露出する。信号線１０５は、層間絶縁膜１１９上に
配置され、コンタクトホール１１３を介して半導体層１
０９のソース領域１０９Ｓにコンタクトする。この信号
線１０５は、層間絶縁膜１１９上に、Ｔａ、Ｔｉ、Ａ
ｌ、Ｍｏ、Ｗ、Ｃｕなどの金属材料の単体あるいはこれ
らの積層膜またはこれらの合金を成膜した後にパターニ
ングすることによって形成される。The contact hole 113 penetrates through the gate insulating film 111 and the interlayer insulating film 119, and
Expose 9. The signal line 105 is disposed on the interlayer insulating film 119, and is connected to the semiconductor layer 1 through the contact hole 113.
09 is contacted with the source region 109S. This signal line 105 is formed of Ta, Ti, A
It is formed by patterning after forming a single metal material such as l, Mo, W, Cu or the like, or a laminated film or an alloy thereof.
【００２３】信号線１０５は、窒化シリコン膜からなる
保護絶縁膜１２１によって覆われる。コンタクトホール
１１０は、ゲート絶縁膜１１１、層間絶縁膜１１９、及
び保護絶縁膜１２１を貫通して、半導体層１０９を露出
する。The signal line 105 is covered with a protective insulating film 121 made of a silicon nitride film. The contact hole 110 penetrates the gate insulating film 111, the interlayer insulating film 119, and the protective insulating film 121 to expose the semiconductor layer 109.
【００２４】画素電極１５０は、図１に示すように、２
本の信号線１０５と２本の補助容量線１６２とによって
囲まれる開口部すなわち画素領域を覆うように配置され
ている。この画素電極１５０は、層間絶縁膜１１９上に
配置された保護絶縁膜１２１上に配置され、コンタクト
ホール１１０を介して半導体層１０９のＭＯＳ型容量素
子１６２のチャネル領域１０９Ｘにコンタクトする。As shown in FIG. 1, the pixel electrode 150
It is arranged so as to cover an opening, that is, a pixel region surrounded by the signal lines 105 and the two auxiliary capacitance lines 162. The pixel electrode 150 is disposed on the protective insulating film 121 disposed on the interlayer insulating film 119 and contacts the channel region 109X of the MOS capacitor 162 in the semiconductor layer 109 via the contact hole 110.
【００２５】この画素電極１５０は、保護絶縁膜１２１
上に透明導電性部材、例えばＩＴＯを成膜し、信号線１
０５及び補助容量線１６２で区画される画素領域に対応
してパターニングすることによって形成される。The pixel electrode 150 is formed of a protective insulating film 121
A transparent conductive member, for example, ITO is formed thereon, and the signal line 1 is formed.
05 and the storage capacitor line 162 to form a pixel region corresponding to the pixel region.
【００２６】アレイ基板１００の全面は、液晶層３００
に含まれる液晶組成物を配向するための配向膜１２５に
よって覆われている。この配向膜１２５は、アレイ基板
１００の全面に塗布されたポリイミド膜をラビング処理
することによって形成される。The entire surface of the array substrate 100 is covered with a liquid crystal layer 300.
Is covered with an alignment film 125 for aligning the liquid crystal composition contained in the liquid crystal composition. The alignment film 125 is formed by rubbing a polyimide film applied on the entire surface of the array substrate 100.
【００２７】一方、対向基板２００は、透明な絶縁性基
板すなわちガラス基板２０１上に設けられた、Ｃｒを含
むブラックマトリクス及び各画素領域に対応して赤、
緑、青の顔料または染料を分散させた着色樹脂からなる
カラーフィルタＣＦと、このカラーフィルタ上に成膜さ
れたＩＴＯからなる対向電極２０３と、対向電極２０３
上に設けられた配向膜２０５とを備えている。On the other hand, a counter substrate 200 is provided on a transparent insulating substrate, that is, a glass substrate 201, and has a red matrix corresponding to a black matrix containing Cr and each pixel region.
A color filter CF made of a colored resin in which green or blue pigments or dyes are dispersed; a counter electrode 203 made of ITO formed on the color filter;
An alignment film 205 provided thereon.
【００２８】上述したようなアレイ基板１００及び対向
基板２００をスペーサを介して４〜５μｍ程度の間隔を
おいて貼り合せ、その間に液晶組成物を封入することに
より、アクティブマトリクス型液晶表示装置が構成され
る。The above-described array substrate 100 and counter substrate 200 are bonded together with a space of about 4 to 5 μm via a spacer, and a liquid crystal composition is sealed therebetween. Is done.
【００２９】このような構成の液晶表示装置によれば、
アレイ基板１００において、ＭＯＳ型容量素子１６０を
信号線１０５に沿った下層に配置することにより、高開
口率化を図ることが可能となる。According to the liquid crystal display device having such a configuration,
In the array substrate 100, by disposing the MOS capacitance element 160 in a lower layer along the signal line 105, it is possible to increase the aperture ratio.
【００３０】また、このＭＯＳ型容量素子１６０のチャ
ネル長を、図１に示したように短縮することができる。
すなわち、コンタクトホール１１０を介して画素電極１
５０にコンタクトする補助容量素子１６０の下部電極と
しての半導体層１０９は、信号線に沿って延びる低抵抗
領域１０９Ｄを有している。このため、この低抵抗領域
１０９Ｄを補助容量線１６２上に形成されるコンタクト
ホール１１０に近接して配置することができる。このた
め、Ｖｔｈの上昇を抑えることができ、画素の書き込み
特性のバラツキに対してマージンが広く、点欠陥の発生
を抑制することができる。したがって、製造歩留まりを
改善することができるとともに、良好な表示品位を有す
る液晶表示装置を提供することが可能となる。Further, the channel length of the MOS capacitance element 160 can be shortened as shown in FIG.
That is, the pixel electrode 1 is provided through the contact hole 110.
The semiconductor layer 109 serving as a lower electrode of the auxiliary capacitance element 160 that contacts the semiconductor device 50 has a low resistance region 109D extending along the signal line. Therefore, the low resistance region 109D can be arranged close to the contact hole 110 formed on the auxiliary capacitance line 162. For this reason, the increase in Vth can be suppressed, the margin for the variation in the writing characteristics of the pixels is wide, and the occurrence of point defects can be suppressed. Therefore, it is possible to improve the manufacturing yield and provide a liquid crystal display device having good display quality.
【００３１】次に、この発明の他の実施の形態について
説明する。なお、上述した実施の形態と同一の構成要素
については、同一の参照符号を付し、詳細な説明を省略
する。Next, another embodiment of the present invention will be described. Note that the same components as those in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００３２】このアクティブマトリクス型液晶表示装置
は、図５に示すように、アレイ基板１００と、対向基板
２００と、アレイ基板１００と対向基板２００との間に
挟持された液晶組成物を含む液晶層３００とによって構
成されている。As shown in FIG. 5, this active matrix type liquid crystal display device has an array substrate 100, a counter substrate 200, and a liquid crystal layer containing a liquid crystal composition sandwiched between the array substrate 100 and the counter substrate 200. 300.
【００３３】図４乃至図６に示すように、アレイ基板１
００は、ガラス基板１０１上に配置された、走査線１０
３と、信号線１０５と、Ｎチャネル型ＴＦＴ１０７と、
画素電極１５０と、画素電極１５０と電気的に並列に配
置された補助容量素子１６０とを備えている。As shown in FIGS. 4 to 6, the array substrate 1
00 denotes a scanning line 10 disposed on the glass substrate 101.
3, a signal line 105, an N-channel TFT 107,
The pixel device includes a pixel electrode 150 and an auxiliary capacitance element 160 electrically arranged in parallel with the pixel electrode 150.
【００３４】ＴＦＴ１０７は、走査線１０３及び信号線
１０５の交差部近傍における信号線１０５の下層に形成
され、ガラス基板１０１上に形成されたポリシリコンか
らなる半導体層１０９を有している。The TFT 107 has a semiconductor layer 109 formed on the glass substrate 101 and formed below the signal line 105 near the intersection of the scanning line 103 and the signal line 105.
【００３５】この半導体層１０９は、ゲート絶縁膜１１
１を介して走査線１０３と交差する活性層すなわちチャ
ネル領域１０９Ｃと、コンタクトホール１１３を介して
信号線１０５にコンタクトするソース領域１０９Ｓと、
信号線１０５に沿って延びるドレイン領域１０９Ｄとを
有している。The semiconductor layer 109 is formed of the gate insulating film 11
1, an active layer that intersects with the scanning line 103 via the gate electrode 1, ie, a channel region 109 C,
And a drain region 109D extending along the signal line 105.
【００３６】チャネル領域１０９Ｃに交差する走査線１
０３は、ＴＦＴ１０７のゲート電極１１５として機能す
る。ソース領域１０９Ｓ及びドレイン領域１０９Ｄは、
ゲート電極１１５及び補助容量線１６２をマスクとして
半導体層１０９に不純物をドーピングすることによって
形成された低抵抗領域である。Scan line 1 crossing channel region 109C
03 functions as the gate electrode 115 of the TFT 107. The source region 109S and the drain region 109D
This is a low resistance region formed by doping the semiconductor layer 109 with an impurity using the gate electrode 115 and the auxiliary capacitance line 162 as a mask.
【００３７】補助容量素子１６０は、下部電極としての
半導体層１０９と、半導体層１０９にゲート絶縁膜１１
１を介して対向配置された上部電極としての補助容量線
１６２と、によって構成されたＭＯＳ型容量素子であ
る。補助容量線１６２は、ゲート絶縁膜１１１上に走査
線１０３と平行に配置されるとともに、信号線１０５に
交差する領域から信号線１０５に沿って延びて形成され
ている。また、この補助容量線１６２は、信号線１０５
に重なる領域であって信号線１０５に沿って延びる領域
に切欠部１６２Ｃを有している。The auxiliary capacitance element 160 includes a semiconductor layer 109 as a lower electrode, and a gate insulating film 11 formed on the semiconductor layer 109.
And a storage capacitor line 162 serving as an upper electrode opposed to the MOS capacitor 1 via the MOS capacitor 1. The auxiliary capacitance line 162 is arranged on the gate insulating film 111 in parallel with the scanning line 103 and is formed to extend along a signal line 105 from a region intersecting the signal line 105. The auxiliary capacitance line 162 is connected to the signal line 105.
A notch 162 </ b> C is provided in a region that overlaps with and extends along the signal line 105.
【００３８】半導体層１０９は、ＴＦＴ１０７を形成す
る走査線１０３と信号線１０５との交差部近傍から信号
線１０５に重なる領域を含み、且つ信号線１０５に沿っ
て延びて形成される。このような構造により、補助容量
線１６２の一部１６２Ｘと半導体層１０９の一部１０９
Ｘとがゲート絶縁膜１１１を介して重なるように配置さ
れる。The semiconductor layer 109 is formed so as to include a region overlapping with the signal line 105 from near the intersection of the scanning line 103 and the signal line 105 forming the TFT 107 and to extend along the signal line 105. With such a structure, a part 162X of the auxiliary capacitance line 162 and a part 109 of the semiconductor layer 109 are formed.
X is arranged so as to overlap with the gate insulating film 111 interposed therebetween.
【００３９】この半導体層１０９と補助容量線１６２と
は、図４に示すように、信号線１０５及び補助容量線１
６２で囲まれる画素領域内において、重ならない領域を
有している。すなわち、半導体層１０９は、信号線１０
５に沿って補助容量線１６２の切欠部１６２Ｃから露出
する低抵抗領域１０９Ｄを有する。この低抵抗領域は、
補助容量線１６２をマスクとして半導体層１０９に不純
物をドーピングすることによって形成されたＴＦＴ１０
７のドレイン領域１０９Ｄに相当する。The semiconductor layer 109 and the auxiliary capacitance line 162 are connected to the signal line 105 and the auxiliary capacitance line 1 as shown in FIG.
The pixel area surrounded by 62 has a non-overlapping area. That is, the semiconductor layer 109 includes the signal line 10.
5 has a low resistance region 109D exposed from the cutout portion 162C of the auxiliary capacitance line 162. This low resistance region
TFT 10 formed by doping semiconductor layer 109 with an impurity using auxiliary capacitance line 162 as a mask.
7 corresponds to the drain region 109D.
【００４０】補助容量は、補助容量線１６２Ｘと、半導
体層１０９の不純物がドーピングされていない領域すな
わち補助容量線１６２に重なるチャネル領域１０９Ｘと
の間で形成される。このようにして、ＭＯＳ構造の補助
容量素子１６０が形成される。The storage capacitor is formed between the storage capacitor line 162X and a region of the semiconductor layer 109 where the impurity is not doped, that is, a channel region 109X overlapping the storage capacitor line 162. Thus, the auxiliary capacitance element 160 having the MOS structure is formed.
【００４１】このような構成の液晶表示装置によれば、
アレイ基板１００において、ＭＯＳ型容量素子１６０を
信号線１０５に沿った下層に配置し、しかも低抵抗領域
１０９Ｄを信号線１０５の下層に配置することにより、
より高開口率化を図ることが可能となる。According to the liquid crystal display device having such a configuration,
In the array substrate 100, by disposing the MOS-type capacitive element 160 in the lower layer along the signal line 105 and arranging the low-resistance region 109D in the lower layer of the signal line 105,
A higher aperture ratio can be achieved.
【００４２】また、このＭＯＳ型容量素子１６０のチャ
ネル長を、図４に示したように短縮することができる。
すなわち、コンタクトホール１１０を介して画素電極１
５０にコンタクトする補助容量素子１６０の下部電極と
しての半導体層１０９は、信号線に沿って延びる低抵抗
領域１０９Ｄを有している。このため、この低抵抗領域
１０９Ｄを補助容量線１６２上に形成されるコンタクト
ホール１１０に近接して配置することができる。このた
め、Ｖｔｈの上昇を抑えることができ、画素の書き込み
特性のバラツキに対してマージンが広く、点欠陥の発生
を抑制することができる。したがって、製造歩留まりを
改善することができるとともに、良好な表示品位を有す
る液晶表示装置を提供することが可能となる。Further, the channel length of the MOS capacitance element 160 can be reduced as shown in FIG.
That is, the pixel electrode 1 is provided through the contact hole 110.
The semiconductor layer 109 serving as a lower electrode of the auxiliary capacitance element 160 that contacts the semiconductor device 50 has a low resistance region 109D extending along the signal line. Therefore, the low resistance region 109D can be arranged close to the contact hole 110 formed on the auxiliary capacitance line 162. For this reason, the increase in Vth can be suppressed, the margin for the variation in the writing characteristics of the pixels is wide, and the occurrence of point defects can be suppressed. Therefore, it is possible to improve the manufacturing yield and provide a liquid crystal display device having good display quality.
【００４３】以上説明したように、この発明の液晶表示
装置によれば、補助容量素子を構成する下部電極である
半導体層の一部に、信号線に沿った方向に延びる低抵抗
領域を設けたことにより、実質的にＭＯＳ型容量素子の
チャネル長を短縮することが可能となる。すなわち、半
導体層の一部は、上部電極である補助容量線から露出し
ている。このため、補助容量線をマスクとして不純物を
ドーピングすることにより、半導体層の一部に低抵抗領
域を形成することが可能となる。As described above, according to the liquid crystal display device of the present invention, the low resistance region extending in the direction along the signal line is provided in a part of the semiconductor layer as the lower electrode constituting the auxiliary capacitance element. This makes it possible to substantially reduce the channel length of the MOS capacitance element. That is, a part of the semiconductor layer is exposed from the auxiliary capacitance line serving as the upper electrode. Therefore, by doping an impurity using the auxiliary capacitance line as a mask, a low-resistance region can be formed in part of the semiconductor layer.
【００４４】したがって、画素への書き込み特性が良好
で、且つ特性バラツキに対してマージンの広い液晶表示
装置を提供することができる。Therefore, it is possible to provide a liquid crystal display device which has good writing characteristics to the pixels and has a wide margin for characteristic variations.
【００４５】[0045]
【発明の効果】以上説明したように、この発明によれ
ば、製造歩留まりを悪化させることなく、良好な表示品
位を有する液晶表示装置を提供することができる。As described above, according to the present invention, it is possible to provide a liquid crystal display device having good display quality without deteriorating the production yield.
【図１】図１は、この発明の一実施の形態に係るアクテ
ィブマトリクス型液晶表示装置に適用されるアレイ基板
の一画素領域を概略的に示す平面図である。FIG. 1 is a plan view schematically showing one pixel region of an array substrate applied to an active matrix type liquid crystal display device according to an embodiment of the present invention.
【図２】図２は、図１に示した液晶表示装置をＡ−Ｂ線
で切断した時の概略断面図である。FIG. 2 is a schematic cross-sectional view of the liquid crystal display device shown in FIG. 1 taken along line AB.
【図３】図３は、図１に示したアレイ基板をＣ−Ｄ線で
切断した時の概略断面図である。FIG. 3 is a schematic sectional view when the array substrate shown in FIG. 1 is cut along a line CD.
【図４】図４は、この発明の他の実施の形態に係るアク
ティブマトリクス型液晶表示装置に適用されるアレイ基
板の一画素領域を概略的に示す平面図である。FIG. 4 is a plan view schematically showing one pixel region of an array substrate applied to an active matrix type liquid crystal display device according to another embodiment of the present invention.
【図５】図５は、図４に示した液晶表示装置をＥ−Ｆ線
で切断した時の概略断面図である。FIG. 5 is a schematic cross-sectional view of the liquid crystal display device shown in FIG. 4 taken along line EF.
【図６】図６は、図４に示したアレイ基板をＧ−Ｈ線で
切断した時の概略断面図である。FIG. 6 is a schematic cross-sectional view when the array substrate shown in FIG. 4 is cut along line GH.
１００…アレイ基板 １０３…走査線 １０５…信号線 １０７…薄膜トランジスタ １０９…半導体層 １０９Ｃ…チャネル領域 １０９Ｓ…ソース領域 １０９Ｄ…ドレイン領域 １５０…画素電極 １６０…補助容量素子 １６２…補助容量線 １６２Ｃ…切欠部 ２００…対向基板 ２０３…対向電極 ３００…液晶層 Reference Signs List 100 array substrate 103 scanning line 105 signal line 107 thin film transistor 109 semiconductor layer 109C channel region 109S source region 109D drain region 150 pixel electrode 160 auxiliary capacitance element 162 auxiliary capacitance line 162C cutout portion 200 ... counter substrate 203 ... counter electrode 300 ... liquid crystal layer
Claims (8)
交差する複数の走査線と、前記信号線と前記走査線との
交差部近傍に配置された薄膜トランジスタと、前記薄膜
トランジスタを介して前記信号線に電気的に接続された
画素電極及び補助容量素子とを有する第１基板と、 前記画素電極に対向する対向基板を有する第２基板と、 前記第１基板と第２基板との間に介在された液晶組成物
と、を備えた液晶表示装置において、 前記補助容量素子は、前記薄膜トランジスタの半導体層
を前記信号線に沿って延ばして前記画素電極とのコンタ
クト部にコンタクトする下部電極と、前記下部電極上に
絶縁膜を介して対向配置された上部電極とを備え、 前記下部電極は、前記薄膜トランジスタを構成するチャ
ネル領域より低抵抗であり且つ前記信号線に沿って延び
る低抵抗領域を含むことを特徴とする液晶表示装置。A plurality of signal lines, a plurality of scanning lines intersecting each of the signal lines, a thin film transistor arranged near an intersection of the signal line and the scanning line, and A first substrate having a pixel electrode and an auxiliary capacitance element electrically connected to a signal line; a second substrate having a counter substrate facing the pixel electrode; and between the first substrate and the second substrate A liquid crystal display device having an interposed liquid crystal composition, wherein the auxiliary capacitance element extends a semiconductor layer of the thin film transistor along the signal line and contacts a contact portion with the pixel electrode; An upper electrode disposed on the lower electrode with an insulating film interposed therebetween, wherein the lower electrode has a lower resistance than a channel region forming the thin film transistor and the signal line A liquid crystal display device comprising a low-resistance region extending along the line.
あって、前記低抵抗領域と前記コンタクト部との間でチ
ャネル領域を形成することを特徴とする請求項１に記載
の液晶表示装置。2. The liquid crystal display device according to claim 1, wherein said auxiliary capacitance element is a MOS capacitance element, and forms a channel region between said low resistance region and said contact portion. .
極から平面的に露出することを特徴とする請求項１に記
載の液晶表示装置。3. The liquid crystal display device according to claim 1, wherein the low resistance region of the lower electrode is planarly exposed from the upper electrode.
成され、前記低抵抗領域は、前記上部電極をマスクとし
て不純物をドーピングすることによって形成されたこと
を特徴とする請求項３に記載の液晶表示装置。4. The liquid crystal display according to claim 3, wherein the lower electrode is formed of polysilicon, and the low-resistance region is formed by doping an impurity using the upper electrode as a mask. apparatus.
れた画素領域における前記上部電極の縁部に沿って配置
されることを特徴とする請求項１に記載の液晶表示装
置。5. The liquid crystal display device according to claim 1, wherein the low resistance region is disposed along an edge of the upper electrode in a pixel region where the pixel electrode is disposed.
びる切欠部を有し、 前記低抵抗領域は、前記切欠部に対応する前記信号線上
に沿って配置されることを特徴とする請求項１に記載の
液晶表示装置。6. The semiconductor device according to claim 6, wherein the upper electrode has a notch extending along the signal line, and the low-resistance region is arranged along the signal line corresponding to the notch. Item 2. The liquid crystal display device according to item 1.
特徴とする請求項１に記載の液晶表示装置。7. The liquid crystal display device according to claim 1, wherein the upper electrode is a storage capacitance line.
導体層のうちの不純物領域であることを特徴とする請求
項１に記載の液晶表示装置。8. The liquid crystal display device according to claim 1, wherein the low resistance region is an impurity region in a semiconductor layer of the thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22649799A JP2001051300A (en) | 1999-08-10 | 1999-08-10 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22649799A JP2001051300A (en) | 1999-08-10 | 1999-08-10 | Liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001051300A true JP2001051300A (en) | 2001-02-23 |
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ID=16846045
Family Applications (1)
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| JP22649799A Pending JP2001051300A (en) | 1999-08-10 | 1999-08-10 | Liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001051300A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013250411A (en) * | 2012-05-31 | 2013-12-12 | Japan Display Inc | Liquid crystal display device |
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-
1999
- 1999-08-10 JP JP22649799A patent/JP2001051300A/en active Pending
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