JP2001044980A - Phase locked loop circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To identify an input data signal with no dependence required on the signal mark rate by using the input data signal as a clock signal to identify the output of a high level detection circuit and outputting the identification output as a bit rate decision signal. SOLUTION: An input data signal and a reference clock are inputted to an exclusive OR circuit (EXOR) 11 of a bit rate identification part 10. Each of toggle flip-flops(TFF) 121 and 122 performs a rewrite operation at the trailing edge of an input signal and defines the opposite phase of the input data signal as a reset signal. A logical sum circuit (OR) 13 carries out the logical OR between the output of the TFF 122 and its own output and defines the opposite phase of the input data that is delayed by τ via a delay circuit 14 as a reset signal. Then a delay flip-flop(DFF) 16 of a decision circuit 15 identifies the input data signal as a clock signal, and a logical product circuit (AND) 17 carries out the logical AND between the output of the DFF 16 and its own output and outputs the AND as a bit rate decision signal.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、入力データ信号の
ビットレートを判定し、ビットレートに応じた処理によ
り抽出クロック信号およびリタイミングデータ信号を出
力する位相同期ループ回路に関する。The present invention relates to a phase locked loop circuit which determines a bit rate of an input data signal and outputs an extracted clock signal and a retiming data signal by processing according to the bit rate.

【０００２】なお、本発明の位相同期ループ回路では、
たとえばビットレートＣ[bit/s] とＣ／４[bit/s] とい
うように、一方が他方の４逓倍の関係にある相互のビッ
トレートの判定に有効である。[0002] In the phase locked loop circuit of the present invention,
For example, one of the bit rates C [bit / s] and C / 4 [bit / s] is effective for judging the mutual bit rates in which one has a quadruple relation to the other.

【０００３】[0003]

【従来の技術】図１１は、従来のビットレート識別機能
付きの位相同期ループ回路の構成例を示す。ここでは、
入力データ信号のビットレートは、Ｃ[bit/s] またはＣ
／４[bit/s] とする。2. Description of the Related Art FIG. 11 shows a configuration example of a conventional phase locked loop circuit having a bit rate identification function. here,
The bit rate of the input data signal is C [bit / s] or C
/ 4 [bit / s].

【０００４】図において、位相同期ループ回路は、ビッ
トレート識別部５０と位相同期部６０から構成される。
ビットレート識別部５０は、データ信号を入力するｎビ
ットリプルカウンタ５１と、その出力から入力データ信
号のビットレートを識別し、ビットレート判定信号を出
力する判定回路５２により構成される。ｎビットリプル
カウンタ５１は、縦続接続されたｎ個のトグルフリップ
フロップ（ＴＦＦ）５３₀ ，５３₁ ，…，５３_n-1 から
構成され、各ＴＦＦの出力Ｑ₀ 〜Ｑ_n-1 が判定回路５２
に入力される。ＴＦＦ５３₀ 〜５３_n-1 および判定回路
５２はリセット端子を有し、カウンタ値を一定時間ごと
にリセットして一定時間内の入力パルス個数をカウント
する。In FIG. 1, the phase locked loop circuit includes a bit rate discriminating section 50 and a phase locked section 60.
The bit rate identification unit 50 includes an n-bit triple counter 51 that inputs a data signal, and a determination circuit 52 that identifies the bit rate of the input data signal from its output and outputs a bit rate determination signal. n bit triple counter 51, cascaded n pieces of toggle flip-flop _{(TFF) 53 0, 53 1} , ..., is composed of 53 _n-1, the output Q ₀ to Q _n-1 is determined circuit of each TFF 52
Is input to The TFFs 53 _{0 to} 53 _n−1 and the decision circuit 52 have reset terminals, and reset the counter value at regular time intervals to count the number of input pulses within a constant time.

【０００５】カウントする時間間隔（リセット信号を入
力する間隔）は、カウントされるパルス平均個数が入力
パルスパターンに依存しない（マーク率は同じ）程度に
長く設定することを前提とする。この場合に、ビットレ
ートがＣ[bit/s] またはＣ／４[bit/s] の入力データ信
号のマーク率が同一であれば、一定時間ごとに入力され
るパルスの平均個数はビットレートの比に比例する。し
たがって、カウンタでカウントされるそれぞれのパルス
平均個数の比は４：１となる。ここで、ビットレートが
Ｃ[bit/s] またはＣ／４[bit/s] の入力データ信号を入
力したときに、一定時間内にカウントされる平均パルス
個数を４ａ個とａ個とする（ａは任意）。判定回路５２
では、各ＴＦＦの出力Ｑ₀ 〜Ｑ_n-1 をＤＡ変換する際
に、判定閾値電圧を３ａと２ａの間に設定する。そし
て、閾値電圧とカウンタ出力のＤＡ変換値とを比較する
ことにより、入力データ信号のビットレートを識別す
る。The time interval for counting (interval for inputting the reset signal) is based on the premise that the average number of counted pulses does not depend on the input pulse pattern (the mark rate is the same) and is set to be long. In this case, if the mark rate of the input data signal whose bit rate is C [bit / s] or C / 4 [bit / s] is the same, the average number of pulses input at regular intervals is equal to the bit rate. It is proportional to the ratio. Therefore, the ratio of the average number of each pulse counted by the counter is 4: 1. Here, when an input data signal with a bit rate of C [bit / s] or C / 4 [bit / s] is input, the average number of pulses counted within a certain time is 4a and a ( a is optional). Judgment circuit 52
Then, when the outputs Q _{0 to} Q _n−1 of each TFF are DA-converted, the determination threshold voltage is set between 3a and 2a. Then, the bit rate of the input data signal is identified by comparing the threshold voltage with the DA conversion value of the counter output.

【０００６】位相同期部６０は、位相比較器６１、デレ
イフリップフロップ（ＤＦＦ）６２、ローパスフィルタ
（ＬＰＦ）６３₁ ，６３₂ 、２対１セレクタ６４₁ ，６
４₂、電圧制御発振器（ＶＣＯ）６５、ＴＦＦを２段接
続した１／４分周器６６により構成される。ＶＣＯ６１
の出力信号またはそれを１／４分周器６６で１／４分周
した信号は、２：１セレクタ６４₂ で選択されてクロッ
ク信号としてＤＦＦ６２を駆動する。ＤＦＦ６２は、こ
のクロック信号により入力データ信号を識別する。位相
比較器６１は、入力データ信号とＤＦＦ６２の出力信号
を位相比較し、その出力がＬＰＦ６３₁ ，６３₂ に入力
される。ＬＰＦ６３₁ ，６３₂ は、Ｃ[bit/s] またはＣ
／４[bit/s] に対応した帯域幅を有し、各出力を２：１
セレクタ６４₁ で選択してＶＣＯ６５を制御する制御信
号とする。The phase synchronizer 60 includes a phase comparator 61, a delay flip-flop (DFF) 62, low-pass filters (LPF) 63 ₁ and 63 ₂ , and two-to-one selectors 64 ₁ and 6.
4 ₂ , a voltage controlled oscillator (VCO) 65, and a １ ／ frequency divider 66 in which TFFs are connected in two stages. VCO61
Output signal or a signal which was circumferential 1/4 1/4 frequency divider 66 is 2: 1 is selected by the selector 64 ₂ to drive the DFF62 as the clock signal. The DFF 62 identifies the input data signal based on the clock signal. The phase comparator 61, the output signal of the input data signal and DFF62 phase comparator, whose output is input to the LPF 63 _1, 63 _2. LPFs 63 ₁ and 63 ₂ are C [bit / s] or C
/ 4 [bit / s] and each output is 2: 1
The control signal is selected by the selector 64 ₁ to control the VCO 65.

【０００７】ここで、ビットレート識別部５０の判定回
路５２から出力されたビットレート識別信号により２：
１セレクタ６４₁ ，６４₂ を制御することにより、ＬＰ
Ｆ６３₁ ，６３₂ の出力を切り替え、ＤＦＦ６２のクロ
ック周波数をＣ[Hz]またはＣ／４[Hz]のいずれかに設定
する。このとき、２：１セレクタ６４₂ の出力を抽出ク
ロック信号として取り出し、ＤＦＦ６２の出力をリタイ
ミングデータ信号として取り出すことができる。Here, the bit rate identification signal output from the determination circuit 52 of the bit rate identification unit 50 is used to:
By controlling one selector 64 ₁ , 64 ₂ , LP
F 63 _1, 63 switches the _second output, to set the clock frequency of the DFF62 to any one of C [Hz] or C / 4 [Hz]. At this time, the output of the 2: 1 selector 64 ₂ can be extracted as an extracted clock signal, and the output of the DFF 62 can be extracted as a retiming data signal.

【０００８】[0008]

【発明が解決しようとする課題】ところで、入力データ
信号のビットレートが同一でもマーク率が異なれば、単
位時間当たりの入力データ信号の平均パルス個数も変化
する。ビットレートがＣ[bit/s] 、マーク率が１／８の
入力データ信号の場合の１秒間の入力パルス個数Ｎ
_C は、 Ｎ_C＝Ｃ×(１／８)＝Ｃ／８ …(1) となる。一方、ビットレートがＣ／４[bit/s] 、マーク
率が１／２の入力データ信号の場合の１秒間の入力パル
ス個数Ｎ_C/4 は、 Ｎ_C/4＝(Ｃ／４)×(１／２)＝Ｃ／８ …(2) となり、同数となる。By the way, if the bit rates of the input data signals are the same but the mark rates are different, the average number of pulses of the input data signals per unit time also changes. The number of input pulses N per second when the input data signal has a bit rate of C [bit / s] and a mark rate of 1/8
_C is given by N _C = C × (１ ／) = C / 8 (1) On the other hand, in the case of an input data signal having a bit rate of C / 4 [bit / s] and a mark rate of 1/2, the number of input pulses N _{C / 4} per second is N _{C / 4} = (C / 4) × (1/2) = C / 8 (2), which is the same number.

【０００９】したがって、ビットレートＣ[bit/s] 、マ
ーク率１／８の入力データ信号の場合と、ビットレート
Ｃ／４[bit/s] 、マーク率１／２の入力データ信号の場
合では、カウンタ回路でカウントされる入力パルス個数
は同一となる。このように、入力データ信号のビットレ
ートが異なる場合でも、マーク率により、ビットレート
識別部でカウントする１秒間の入力パルス平均個数が同
程度になる場合が存在する。Therefore, in the case of an input data signal having a bit rate of C [bit / s] and a mark rate of 1/8, and in the case of an input data signal having a bit rate of C / 4 [bit / s] and a mark rate of 1/2, And the number of input pulses counted by the counter circuit is the same. As described above, even when the bit rates of the input data signals are different, there is a case where the average number of input pulses per second counted by the bit rate discriminating unit is substantially the same depending on the mark rate.

【００１０】このとき、ビットレート識別部から出力さ
れるビットレート識別信号が、位相同期部の２：１セレ
クタ６４₁ ，６４₂ を正しく切り替えることができず、
ＬＰＦ６３₁ ，６３₂ の切り替えおよびＤＦＦ６２のク
ロック信号が入力データ信号のビットレートに対応しな
くなる。At this time, the bit rate identification signal output from the bit rate identification unit cannot correctly switch between the 2: 1 selectors 64 ₁ and 64 ₂ of the phase synchronization unit.
The switching of the LPFs 63 ₁ and 63 ₂ and the clock signal of the DFF 62 do not correspond to the bit rate of the input data signal.

【００１１】ここで、従来の位相同期ループ回路が上記
の原因で誤同期した場合のタイミングチャートを図１２
に示す。(a) はビットレートがＣ／４[bit/s] の入力デ
ータ信号、(b) は入力データ信号のクロック信号成分、
(c) はクロック信号としてＣ[Hz]とＣ／４[Hz]が入れ替
わりに出力される誤同期例、(d) はクロック信号として
Ｃ／４[Hz]が出力される同期例を示す。このように、従
来の位相同期ループ回路では、入力データ信号のビット
レートが異なる場合において、マーク率により不安定動
作、同期はずれ、引き込み動作不能の原因となることが
あった。FIG. 12 is a timing chart in the case where the conventional phase locked loop circuit is erroneously synchronized due to the above-mentioned reasons.
Shown in (a) is an input data signal having a bit rate of C / 4 [bit / s], (b) is a clock signal component of the input data signal,
(c) shows an example of erroneous synchronization in which C [Hz] and C / 4 [Hz] are output interchangeably as a clock signal, and (d) shows an example of synchronization in which C / 4 [Hz] is output as a clock signal. As described above, in the conventional phase locked loop circuit, when the bit rate of the input data signal is different, the unstable operation, the loss of synchronization, and the failure of the pull-in operation may be caused by the mark rate.

【００１２】さらに、カウントする時間をＴ_C 、入力デ
ータ信号のビットレートの最大値をＣ_MAX [bit/s] とす
ると、マーク率１／２のときに入力パルス個数が最大と
なり、その値は Ｔ_C ×Ｃ_MAX ×（１／２） …(3) となる。一方、ｎビットリプルカウンタでこの入力パル
ス個数をカウントすると、カウント可能なパルス個数最
大値は２ⁿ −１であるので、 ２ⁿ−１＞Ｔ_C ×Ｃ_MAX／２ …(4) となる必要が生じる。すなわち、 ｎ＞｛log₁₀(Ｔ_C×Ｃ_MAX／２)＋１｝／log₁₀２ …(5) となり、入力データ信号のビットレートあるいはカウン
ト時間の増加に応じて、カウンタ内のＴＦＦ個数が増加
し、回路規模が増大してしまう問題があった。Further, assuming that the counting time is T _C and the maximum value of the bit rate of the input data signal is C _MAX [bit / s], the number of input pulses becomes maximum when the mark rate is 、, and the value becomes T _C × C _MAX × (1/2) (3) On the other hand, when the number of input pulses is counted by an n-bit triple counter, the maximum value of the number of pulses that can be counted is 2 ⁿ −1, so that 2 ⁿ −1> T _C × C _MAX / 2 (4) Occurs. _{That, n> {log 10 (T} C × C MAX / 2) +1} / log 10 2 ... (5) next, in accordance with an increase of the bit rate or count time of the input data signal, TFF number in the counter increases However, there is a problem that the circuit scale increases.

【００１３】本発明は、入力データ信号のマーク率に依
存することなく、かつ小さな回路規模で入力データ信号
のビットレートを判定し、それに基づくクロック信号で
入力データ信号を識別することができる位相同期ループ
回路を提供することを目的とする。According to the present invention, there is provided a phase synchronization system capable of judging a bit rate of an input data signal with a small circuit scale without depending on a mark rate of the input data signal and identifying the input data signal with a clock signal based on the bit rate. It is an object to provide a loop circuit.

【００１４】[0014]

【課題を解決するための手段】請求項１の発明は、ビッ
トレート識別部と、入力データ信号の最大ビットレート
に対応するクロック周波数で自走発振する電圧制御発振
器を有する位相同期部とを備えた位相同期ループ回路に
おいて、ビットレート識別部は、入力データ信号と、参
照クロックとして電圧制御発振器の出力信号を入力し、
その位相比較を行う排他的論理和回路と、排他的論理和
回路の出力を１／４分周し、入力データ信号の反転信号
をリセット信号とする１／４分周器と、１／４分周器か
ら出力されたハイレベルを検出するハイレベル検出回路
と、入力データ信号をクロック信号としてハイレベル検
出回路の出力を識別し、その識別出力をビットレート判
定信号として出力する判定回路とを備える。According to a first aspect of the present invention, there is provided a bit rate discriminating section, and a phase synchronizing section having a voltage controlled oscillator which self-oscillates at a clock frequency corresponding to a maximum bit rate of an input data signal. In the phase locked loop circuit, the bit rate identification unit inputs the input data signal and the output signal of the voltage controlled oscillator as a reference clock,
An exclusive OR circuit for performing the phase comparison, a 1/4 frequency divider that divides the output of the exclusive OR circuit by 1/4, and uses an inverted signal of the input data signal as a reset signal; A high level detection circuit that detects a high level output from the frequency divider; and a determination circuit that identifies an output of the high level detection circuit using an input data signal as a clock signal and outputs the identification output as a bit rate determination signal. .

【００１５】ここで、判定回路は、電圧制御発振器の自
走発振周波数（参照クロック周波数）をＣ [Hz] とした
ときに、入力データ信号のビットレートＣまたはＣ／４
[bit/s] を識別する（請求項２）。Here, when the free-running oscillation frequency (reference clock frequency) of the voltage controlled oscillator is set to C [Hz], the judgment circuit determines the bit rate C or C / 4 of the input data signal.
[bit / s] is identified (claim 2).

【００１６】請求項３の発明は、ビットレート識別部
と、入力データ信号の最大ビットレートに対応するクロ
ック周波数で自走発振する電圧制御発振器を有する位相
同期部とを備えた位相同期ループ回路において、ビット
レート識別部は、入力データ信号と、参照クロックとし
て電圧制御発振器の出力信号を入力し、その位相比較を
行う排他的論理和回路と、排他的論理和回路の出力を入
力し、入力データ信号の反転信号をリセット信号とし
て、順次１／４分周して出力する（ｎ−１）段縦続接続
の１／４分周器（ｎは２以上の整数）と、各１／４分周
器から出力されたハイレベルを検出する（ｎ−１）個の
ハイレベル検出回路と、入力データ信号をクロック信号
として各ハイレベル検出回路の出力を識別し、その識別
出力をビットレート判定信号として出力する（ｎ−１）
個の判定回路とを備える。According to a third aspect of the present invention, there is provided a phase locked loop circuit including a bit rate discriminating section and a phase locked loop section having a voltage controlled oscillator that self-oscillates at a clock frequency corresponding to the maximum bit rate of the input data signal. The bit rate identification unit receives an input data signal, an output signal of a voltage controlled oscillator as a reference clock, and an exclusive OR circuit for comparing the phases of the input data signal and an output of the exclusive OR circuit. (N-1) cascade-connected quarter-frequency dividers (n is an integer of 2 or more) which output an inverted signal of the signal as a reset signal by sequentially dividing the frequency by a factor of 4; (N-1) high-level detection circuits for detecting the high level output from the detector, and the output of each high-level detection circuit using the input data signal as a clock signal, and identifying the output as a bit rate. And outputs as a signal (n-1)
And a plurality of determination circuits.

【００１７】ここで、（ｎ−１）個の判定回路は、電圧
制御発振器の自走発振周波数（参照クロック周波数）を
Ｃ [Hz] としたときに、入力データ信号のビットレート
Ｃ，Ｃ／４，Ｃ／４² ，…，Ｃ／４^n-1[bit/s]を順次識
別する（請求項４）。Here, the (n-1) judgment circuits determine the bit rates C and C / C / C of the input data signal when the free-running oscillation frequency (reference clock frequency) of the voltage controlled oscillator is C [Hz]. , C / 4 ² ,..., C / 4 ^n-1 [bit / s] are sequentially identified (claim 4).

【００１８】請求項１，３に記載の位相同期ループ回路
における位相同期部は、電圧制御発振器の出力信号を順
次１／４分周する複数段の１／４分周器と、ビットレー
ト判定信号に応じて電圧制御発振器の出力信号または各
段の１／４分周器の分周信号の一つを選択する第１のセ
レクタと、第１のセレクタの出力信号をクロック信号と
して入力データ信号を識別する識別回路と、入力データ
信号と、識別回路の出力信号を位相比較する位相比較器
と、入力データ信号のビットレートに対応した帯域幅を
有する複数のローパスフィルタと、ビットレート判定信
号に応じて複数のローパスフィルタの一つを選択し、そ
のローパスフィルタを介して位相比較器の出力を電圧制
御発振器にフィードバックする第２のセレクタとを備え
た構成である。The phase-locked loop in the phase-locked loop circuit according to any one of claims 1 to 3, wherein the phase-locked loop includes a plurality of 1/4 frequency dividers for sequentially dividing the output signal of the voltage controlled oscillator by 1/4, and a bit rate determination signal. A first selector for selecting one of the output signal of the voltage controlled oscillator or the divided signal of the 1/4 frequency divider in each stage, and the input data signal using the output signal of the first selector as a clock signal An identification circuit for identifying, an input data signal, a phase comparator for comparing a phase of an output signal of the identification circuit, a plurality of low-pass filters having a bandwidth corresponding to a bit rate of the input data signal, And a second selector for selecting one of the plurality of low-pass filters and feeding back the output of the phase comparator to the voltage-controlled oscillator via the low-pass filter.

【００１９】また、請求項１，３に記載の位相同期ルー
プ回路における位相同期部は、電圧制御発振器の出力信
号を順次１／４分周する複数段の１／４分周器と、ビッ
トレート判定信号に応じて電圧制御発振器の出力信号ま
たは各段の１／４分周器の分周信号の一つを選択する第
１のセレクタと、第１のセレクタの出力信号をクロック
信号として入力データ信号を識別する識別回路と、入力
データ信号のビットレートに対応し、それぞれの位相を
90度遅延させた信号を出力する複数の90度遅延回路と、
ビットレート判定信号に応じて複数の90度遅延回路の出
力信号の一つを選択する第２のセレクタと、入力データ
信号と、識別回路の出力信号と、第２のセレクタの出力
信号を位相比較する位相比較器と、第１のセレクタの出
力信号をクロック信号として識別回路の出力信号をラッ
チするラッチ回路と、入力データ信号とラッチ回路の出
力信号を比較する排他的論理和回路と、排他的論理和回
路の出力信号を制御信号として位相比較器の出力信号を
サンプリングするサンプルホールド回路と、入力データ
信号のビットレートに対応した帯域幅を有する複数のロ
ーパスフィルタと、ビットレート判定信号に応じて複数
のローパスフィルタの一つを選択し、そのローパスフィ
ルタを介してサンプルホールド回路の出力を電圧制御発
振器にフィードバックする第３のセレクタとを備えた構
成である。The phase-locked loop in the phase-locked loop circuit according to claim 1, wherein the phase-locked loop circuit includes a plurality of 1/4 frequency dividers for sequentially dividing the output signal of the voltage-controlled oscillator by 1/4, A first selector for selecting one of an output signal of a voltage controlled oscillator or a divided signal of a 1/4 frequency divider of each stage according to a determination signal; and input data using the output signal of the first selector as a clock signal. An identification circuit for identifying a signal and a phase corresponding to the bit rate of the input data signal are set.
A plurality of 90-degree delay circuits that output signals delayed by 90 degrees,
A second selector for selecting one of the output signals of the plurality of 90-degree delay circuits in accordance with the bit rate determination signal; a phase comparison between the input data signal, the output signal of the identification circuit, and the output signal of the second selector; A phase comparator, a latch circuit that latches an output signal of the identification circuit using an output signal of the first selector as a clock signal, an exclusive OR circuit that compares an input data signal with an output signal of the latch circuit, A sample-and-hold circuit for sampling the output signal of the phase comparator using the output signal of the OR circuit as a control signal, a plurality of low-pass filters having a bandwidth corresponding to the bit rate of the input data signal, and a bit rate determination signal One of the low-pass filters is selected, and the output of the sample-and-hold circuit is fed back to the voltage-controlled oscillator via the low-pass filter. A configuration in which a third selector that click.

【００２０】また、請求項１，３に記載の位相同期ルー
プ回路において、入力データ信号および位相比較部の電
圧制御発振器の出力信号（参照クロック）を１／ｋ分周
（ｋは２以上の整数）する１／ｋ分周器を備え、それぞ
れ１／ｋ分周した入力データ信号および参照クロックを
ビットレート識別部に入力する構成としてもよい（請求
項７）。Further, in the phase locked loop circuit according to the first and third aspects, the input data signal and the output signal (reference clock) of the voltage controlled oscillator of the phase comparator are divided by 1 / k (k is an integer of 2 or more). ), And an input data signal and a reference clock, each of which has been frequency-divided by 1 / k, may be input to the bit rate identification unit.

【００２１】[0021]

【発明の実施の形態】（第１の実施形態：請求項１，
２，５）図１は、本発明の位相同期ループ回路の第１の
実施形態を示す。ここでは、入力データ信号はＣ[bit/
s] またはＣ／４[bit/s] のいずれか一方のビットレー
トを有するものとする。本発明の位相同期ループ回路
は、改良したビットレート識別部１０と、従来と同様の
位相同期部６０から構成され、ＶＣＯ６５はＣ[Hz]で発
振しているものとし、その出力信号を参照クロックとし
てビットレート識別部１０に入力する構成とする。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment: Claim 1,
2, 5) FIG. 1 shows a first embodiment of the phase locked loop circuit of the present invention. Here, the input data signal is C [bit /
s] or C / 4 [bit / s]. The phase locked loop circuit of the present invention comprises an improved bit rate discriminating unit 10 and a phase synchronizing unit 60 similar to the conventional one. The VCO 65 oscillates at C [Hz], and its output signal is referred to as a reference clock. Is input to the bit rate identification unit 10.

【００２２】図において、入力データ信号と参照クロッ
クは、ビットレート識別部１０の排他的論理和回路（Ｅ
ＸＯＲ）１１に入力される。ＥＸＯＲ１１の出力には、
トグルフリップフロップ（ＴＦＦ）１２₁ ，１２₂ 、論
理和回路（ＯＲ）１３、判定回路１５が縦続に接続され
る。ＴＦＦ１２₁ ，１２₂ は、入力信号の立ち下がりエ
ッジで書き換え動作を行い、入力データ信号の逆相をリ
セット信号（データ信号がローのときにリセットして出
力をローにする）とする。ＯＲ１３は、ＴＦＦ１２₂ の
出力と自身の出力の論理和をとり、遅延回路１４を介し
てτ遅延させた入力データ信号の逆相をリセット信号と
する。In the figure, an input data signal and a reference clock are supplied to an exclusive OR circuit (E
XOR) 11. The output of EXOR11
Toggle flip-flops (TFFs) 12 ₁ and 12 ₂ , an OR circuit (OR) 13, and a determination circuit 15 are connected in cascade. The TFFs 12 ₁ and 12 ₂ perform a rewriting operation at the falling edge of the input signal, and set the opposite phase of the input data signal to a reset signal (reset when the data signal is low to make the output low). OR13 takes the logical sum of the outputs of TFF12 ₂ output and itself, and a reset signal opposite phase of the input data signal is τ delayed through the delay circuit 14.

【００２３】判定回路１５は、入力データ信号をクロッ
ク信号としてＯＲ１３の出力を識別するデレイフリップ
フロップ（ＤＦＦ）１６と、ＤＦＦ１６の出力と自身の
出力の論理積をとりビットレート判定信号として出力す
る論理積回路（ＡＮＤ）１７とにより構成される。ＤＦ
Ｆ１６とＡＮＤ１７の初期状態は、ＩＮＩＴ端子から入
力されるリセット信号により制御される。すなわち、リ
セット信号がハイレベルのときにＤＦＦ１６，ＡＮＤ１
７はハイを出力し、リセット信号がローレベルになると
ＡＮＤ１７が論理比較動作を開始する。また、ＯＲ１３
のリセット信号を生成する遅延回路１４の遅延量τは、
入力データ信号をクロック信号とする判定回路１５のＤ
ＦＦ１６が、ＯＲ１３の出力信号の立ち下がりエッジを
識別可能なように設定する。The decision circuit 15 uses a delay flip-flop (DFF) 16 for identifying the output of the OR 13 using the input data signal as a clock signal, and a logic for taking the logical product of the output of the DFF 16 and its own output and outputting it as a bit rate decision signal. And an AND circuit 17. DF
The initial state of F16 and AND17 is controlled by a reset signal input from the INIT terminal. That is, when the reset signal is at a high level, DFF16, AND1
7 outputs high, and when the reset signal becomes low level, AND 17 starts the logical comparison operation. OR13
The delay amount τ of the delay circuit 14 that generates the reset signal of
D of the decision circuit 15 using the input data signal as a clock signal
The FF 16 is set so that the falling edge of the output signal of the OR 13 can be identified.

【００２４】このようなビットレート識別部１０におい
て、入力データ信号のビットレートがＣ[bit/s] の場合
には、図２(a) に示すように、判定回路１５のＤＦＦ１
６は入力データ信号と参照クロックの位相関係に関わら
ずローレベルＬを出力し、さらにビットレート判定信号
として出力される。In such a bit rate discriminating section 10, when the bit rate of the input data signal is C [bit / s], as shown in FIG.
6 outputs a low level L irrespective of the phase relationship between the input data signal and the reference clock, and is further output as a bit rate determination signal.

【００２５】また、入力データ信号のビットレートがＣ
／４[bit/s] の場合には、図２(b)に示すように、判定
回路１５のＤＦＦ１６は入力データ信号と参照クロック
の位相関係に関わらずハイレベルＨを出力し、さらにビ
ットレート判定信号として出力される。When the bit rate of the input data signal is C
In the case of / 4 [bit / s], as shown in FIG. 2B, the DFF 16 of the determination circuit 15 outputs a high level H regardless of the phase relationship between the input data signal and the reference clock, and furthermore, the bit rate It is output as a determination signal.

【００２６】位相同期部６０は従来と同様の構成である
が、ＬＰＦ６３₁ はＣ[bit/s] に対応した帯域幅を有
し、ＬＰＦ６３₂ はＣ／４[bit/s] に対応した帯域幅を
有するものとする。したがって、ビットレート識別部１
０から出力されるビットレート判定信号がローレベルＬ
の場合には、２：１セレクタ６４₁ がＬＰＦ６３₁ の出
力を選択してＶＣＯ６５に接続し、２：１セレクタ６４
₂ がＶＣＯ６５の出力を選択してＤＦＦ６２に接続する
ように設定する。また、ビットレート判定信号がハイレ
ベルＨの場合には、２：１セレクタ６４₁ がＬＰＦ６３
₂ の出力を選択してＶＣＯ６５に接続し、２：１セレク
タ６４₂ が１／４分周器６６の出力を選択してＤＦＦ６
２に接続するように設定する。なお、判定回路１５の出
力をインバータを介して反転し、逆論理により２：１セ
レクタ６４₁ ，６４₂ を制御してもよい。The phase synchronizer 60 has the same configuration as the conventional one, but the LPF 63 ₁ has a bandwidth corresponding to C [bit / s], and the LPF 63 ₂ has a bandwidth corresponding to C / 4 [bit / s]. Shall have a width. Therefore, the bit rate identification unit 1
The bit rate determination signal output from 0 is low level L
In the case of the 2: 1 selector 64 ₁ is connected to the VCO65 selects the output of the LPF 63 _1, 2: 1 selector 64
₂ is set so that the output of the VCO 65 is selected and connected to the DFF 62. When the bit rate determination signal is at the high level H, the 2: 1 selector 64 ₁ sets the LPF 63
₂ is selected and connected to the VCO 65, and the 2: 1 selector 64 ₂ selects the output of the 分 frequency divider 66 and the DFF 6
Set to connect to 2. Note that the outputs of the determination circuit 15 may be inverted via an inverter, and the 2: 1 selectors 64 ₁ and 64 ₂ may be controlled by inverse logic.

【００２７】（第２の実施形態：請求項１，２，５，
７）図３は、本発明の位相同期ループ回路の第２の実施
形態を示す。本実施形態の特徴は、第１の実施形態のビ
ットレート識別部１０のＥＸＯＲ１１に入力する入力デ
ータ信号および参照クロックを１／ｋ分周器２１₁ ，２
１₂ で１／ｋ分周して入力するところにある（ｋは２以
上の整数）。これにより、ビットレート識別部１０に要
求される動作帯域を１／ｋにすることができる。ビット
レート判定信号とビットレートの関係は第１の実施形態
と同様である（図２）。(Second Embodiment: Claims 1, 2, 5, 5)
7) FIG. 3 shows a second embodiment of the phase locked loop circuit of the present invention. The feature of this embodiment is that the input data signal and the reference clock inputted to the EXOR 11 of the bit rate discriminating unit 10 of the first embodiment are divided into 1 / k frequency dividers 21 ₁ and 2.
There is to be entered 1 ₂ 1 / k divider to (k is an integer of 2 or more). Thereby, the operation band required for the bit rate identification unit 10 can be reduced to 1 / k. The relationship between the bit rate determination signal and the bit rate is the same as in the first embodiment (FIG. 2).

【００２８】（第３の実施形態：請求項３，４，５）図
４，５は、本発明の位相同期ループ回路の第３の実施形
態を示す。本実施形態は、入力データ信号のビットレー
トがＣ，Ｃ／４，…，Ｃ／４^n-1[bit/s]のｎ種類（ｎは
２以上の整数）に対応することを特徴とする。図４はビ
ットレート識別部の構成、図５は位相同期部の構成を示
す。(Third Embodiment: Claims 3, 4, and 5) FIGS. 4 and 5 show a third embodiment of the phase locked loop circuit of the present invention. This embodiment is characterized in that the bit rate of the input data signal corresponds to n types (n is an integer of 2 or more) of C, C / 4,..., C / 4 ^n-1 [bit / s]. . FIG. 4 shows the configuration of the bit rate identification unit, and FIG. 5 shows the configuration of the phase synchronization unit.

【００２９】図４のビットレート識別部は、第１の実施
形態におけるＴＦＦ１２₁ ，１２₂を１／４分周器とし
て（ｎ−１）段縦続に接続し、各１／４分周器♯１〜♯
ｎ−１の出力を分岐し、それぞれ対応するＯＲ１３₁ 〜
１３_n-1 を介して判定回路１５₁ 〜１５_n-1 に接続す
る。The bit rate discrimination section in FIG. 4 connects the TFFs 12 ₁ and 12 ₂ in the _first embodiment in cascade as (１ ／) stages as １ ／ frequency dividers. 1 ~ ♯
The output of n-1 is branched, and the corresponding OR13 ₁ to
13 through the _n-1 connected to the decision circuit 15 ₁ to 15 _n-1.

【００３０】図５の位相同期部は、第１の実施形態の構
成に、各ビットレートに対応する帯域幅を有するＬＰＦ
６３₁ 〜６３_n と、（ｎ−１）段の１／４分周器６１₁
〜６６_n-1 とを加え、２：１セレクタ６４₁ ，６４₂ に
代えて、ＬＰＦ６３₁ 〜６３ _n の出力の１つを選択する
ｎ：１セレクタ７１₁ と、ＶＣＯ６５の出力（ＣＬ
Ｋ ₁ ）または各１／４分周器６６₁ 〜６６_n-1 の出力
（ＣＬＫ₂ 〜ＣＬＫ_n ）の１つを選択するｎ：１セレク
タ７１₂ を備える。なお、第２の実施形態のように、入
力データ信号および参照クロックを１／ｋ分周してビッ
トレート識別部に入力するようにしてもよい。The phase synchronizer of FIG. 5 has the configuration of the first embodiment.
LPF with bandwidth corresponding to each bit rate
63₁~ 63_nAnd a (n-1) -stage 1/4 frequency divider 61₁
~ 66_n-12: 1 selector 64₁, 64_TwoTo
Instead, LPF63₁~ 63 _nSelect one of the outputs of
n: 1 selector 71₁And the output of the VCO 65 (CL
K ₁) Or each 1/4 frequency divider 66₁~ 66_n-1Output
(CLK_Two~ CLK_n)) To select one of n: 1 select
TA 71_TwoIs provided. Note that, as in the second embodiment, the input
The input data signal and reference clock are divided by 1 / k
You may make it input into a trait identification part.

【００３１】ビットレート識別部の判定回路１５₁ は、
入力データ信号のビットレートがＣ[bit/s] のときにロ
ーレベルＬを出力し、Ｃ／４〜Ｃ／４^n-1[bit/s]のとき
にハイレベルＨを出力する。判定回路１５₂ は、入力デ
ータ信号のビットレートがＣ，Ｃ／４[bit/s] のときに
ローレベルＬを出力し、Ｃ／16〜Ｃ／４^n-1[bit/s]のと
きにハイレベルＨを出力する。以下同様に、判定回路１
５_n-1 は、入力データ信号のビットレートがＣ〜Ｃ／４
^n-2[bit/s]のときにローレベルＬを出力し、Ｃ／４
^n-1[bit/s]のときにハイレベルＨを出力するので、各ビ
ットレート判定信号を組み合わせることにより、入力デ
ータ信号のビットレートＣ，Ｃ／４，…，Ｃ／４^n-1[bi
t/s]を順次確定することができる。The decision circuit 15 ₁ of the bit rate discrimination section,
It outputs a low level L when the bit rate of the input data signal is C [bit / s], and outputs a high level H when the bit rate is C / 4 to C / 4 ^n-1 [bit / s]. Judging circuit 15 _2, bit rate of the input data signal C, and outputs a low level L when the C / 4 [bit / s] , C / 16~C / 4 n-1 [bit / s] when the To output a high level H. Hereinafter, similarly, the determination circuit 1
5 _n-1 indicates that the bit rate of the input data signal is C to C / 4
^{When n-2} [bit / s], low level L is output, and C / 4
^{Since a} high level H is output when ^n-1 [bit / s], the bit rates C, C / 4,..., C / 4 ^n-1 [ bi
t / s] can be determined sequentially.

【００３２】例えば、入力データ信号のビットレートが
Ｃ／４^j-1[bit/s]とすると、図６に示すように、判定回
路１５₁ 〜１５_j-1 がハイレベルＨを出力し、判定回路
１５ _j 〜１５_n-1 がローレベルＬを出力する。ただし、
ｊ＝１のときは、判定回路１５₁ 〜１５_n-1 のすべてが
ローレベルＬを出力する。ｊ＝ｎのときは、判定回路１
５₁ 〜１５_n-1 のすべてがハイレベルＨを出力する。図
６のように、判定回路１５_j 以降のビットレート判定信
号がローレベルＬとなったときは、入力データ信号のビ
ットレートがＣ／４^j-1[bit/s]であるので、ｎ：１セレ
クタ７１₁ ，７１₂ は対応するＬＰＦ６３_j およびＣＬ
Ｋ_j を選択するようにすればよい。なお、判定回路１５
₁ 〜１５_n-1 の出力を反転させた構成の場合でも同様で
ある。For example, if the bit rate of the input data signal is
C / 4^j-1[bit / s], as shown in FIG.
Road 15₁~ 15_j-1Outputs a high level H, and the judgment circuit
Fifteen _j~ 15_n-1Outputs a low level L. However,
When j = 1, the judgment circuit 15₁~ 15_n-1All of
The low level L is output. When j = n, the judgment circuit 1
5₁~ 15_n-1Output a high level H. Figure
As shown in FIG._jSubsequent bit rate judgment signal
When the signal goes low, the input data signal
Cut rate is C / 4^j-1[bit / s], so n: 1 selection
Kuta 71₁, 71_TwoIs the corresponding LPF63_jAnd CL
K_jMay be selected. The determination circuit 15
₁~ 15_n-1The same applies to the case where the output of
is there.

【００３３】（第４の実施形態：請求項１，２，６）図
７は、本発明のビットレート識別回路の第４の実施形態
を示す。本実施形態の特徴は、第１および第２の実施形
態における位相同期部６０をサンプルホールド型の位相
同期部に変更したところにある。ビットレート識別部は
同一構成であるので、ここでは位相同期部の構成のみを
示す。本構成により、同符号連続の入力データ信号に対
する同期はずれや不安定動作を回避することができる。(Fourth Embodiment: Claims 1, 2, and 6) FIG. 7 shows a fourth embodiment of the bit rate identification circuit of the present invention. The feature of this embodiment lies in that the phase synchronization unit 60 in the first and second embodiments is changed to a sample-hold type phase synchronization unit. Since the bit rate identification unit has the same configuration, only the configuration of the phase synchronization unit is shown here. With this configuration, it is possible to avoid loss of synchronization or unstable operation with respect to an input data signal having the same code.

【００３４】図において、入力データ信号は、位相比較
器８１、Ｄフリップフロップ（ＤＦＦ）８２、90度遅延
回路８３₁ ，８３₂ および排他的論理和回路（ＥＸＯ
Ｒ）８４に入力される。一方、電圧制御発振器（ＶＣ
Ｏ）８５の出力信号またはそれを１／４分周器８６で１
／４分周した信号は、２：１セレクタ８７₂ で選択され
てクロック信号としてＤＦＦ８２に入力される。位相比
較器８１では、入力データ信号と、ＤＦＦ８２の出力信
号と、２：１セレクタ８７₃ で選択される90度遅延回路
８３₁ ，８３₂ のいずれか一方の出力信号を位相比較す
る。また、ＤＦＦ８２の出力信号は、２：１セレクタ８
７₂ の出力信号をクロック信号とするＤラッチ８８に入
力される。Ｄラッチ８８の出力信号と入力データ信号
は、ＥＸＯＲ８４で比較される。In the figure, an input data signal is supplied to a phase comparator 81, a D flip-flop (DFF) 82, 90-degree delay circuits 83 ₁ and 83 ₂ and an exclusive OR circuit (EXO).
R) 84. On the other hand, a voltage controlled oscillator (VC
O) The output signal of 85 or its output is divided by 1/4 frequency divider 86 into 1
The し た frequency-divided signal is selected by the 2: 1 selector 87 ₂ and input to the DFF 82 as a clock signal. In the phase comparator 81, the input data signal, the output signal of the DFF82, 2: 90 degree delay circuit 83 _1, 83 ₂ one of the output signal of which is selected by the first selector 87 ₃ to phase comparison. The output signal of the DFF 82 is a 2: 1 selector 8
7 _second output signal is input to the D latch 88 to the clock signal. The output signal of the D latch 88 and the input data signal are compared by the EXOR 84.

【００３５】位相比較器８１の出力信号は、ＥＸＯＲ８
４の出力信号を制御信号とするサンプルホールド回路８
９に入力される。サンプルホールド回路８９の出力信号
は、各ビットレートに対応するローパスフィルタ（ＬＰ
Ｆ）９０₁ ，９０₂ に入力され、その出力がそれぞれ利
得調整増幅器（Ａ）９１₁ ，９１₂ を介して２：１セレ
クタ８７₁ に入力され、その一つがＶＣＯ８５を制御す
る制御信号として選択される。２：１セレクタ８７₂ の
出力は抽出クロック信号として出力され、Ｄラッチ８８
の出力信号がリタイミングデータ信号として出力され
る。The output signal of the phase comparator 81 is EXOR8
Sample and hold circuit 8 using the output signal of control signal 4 as a control signal
9 is input. The output signal of the sample hold circuit 89 is a low-pass filter (LP) corresponding to each bit rate.
F) The signals are input to 90 ₁ and 90 ₂ , and their outputs are input to the 2: 1 selector 87 ₁ via the gain adjusting amplifiers (A) 91 ₁ and 91 ₂ , one of which is selected as a control signal for controlling the VCO 85. Is done. The output of the 2: 1 selector 87 ₂ is output as an extracted clock signal,
Is output as a retiming data signal.

【００３６】なお、各２：１セレクタ８７₁ 〜８７
₃ は、図１，３に示すビットレート識別部の判定回路１
５から出力されるビットレート判定信号に応じて、入力
データ信号のビットレートに応じた回路構成を選択す
る。Each of the 2: 1 selectors 87 _{1 to} 87 _1
3 is a determination circuit 1 of the bit rate identification unit shown in FIGS.
5, a circuit configuration corresponding to the bit rate of the input data signal is selected.

【００３７】（第５の実施形態：請求項３，４，６）図
８は、本発明のビットレート識別回路の第５の実施形態
を示す。本実施形態の特徴は、第３の実施形態における
位相同期部をサンプルホールド型の位相同期部に変更し
たところにある。図４に示すビットレート識別部は同一
構成であるので、ここでは位相同期部の構成のみを示
す。本実施形態は、入力データ信号のビットレートが
Ｃ，Ｃ／４，…，Ｃ／４^n-1[bit/s]のｎ種類（ｎは２以
上の整数）に対応できる。(Fifth Embodiment: Claims 3, 4, and 6) FIG. 8 shows a fifth embodiment of the bit rate identification circuit of the present invention. The feature of the present embodiment lies in that the phase synchronization section in the third embodiment is changed to a sample-hold type phase synchronization section. Since the bit rate identification unit shown in FIG. 4 has the same configuration, only the configuration of the phase synchronization unit is shown here. This embodiment can correspond to n types (n is an integer of 2 or more) of C, C / 4,..., C / 4 ^n-1 [bit / s] of the bit rate of the input data signal.

【００３８】図において、入力データ信号は、位相比較
器８１、Ｄフリップフロップ（ＤＦＦ）８２、90度遅延
回路８３₁ 〜８３_n および排他的論理和回路（ＥＸＯ
Ｒ）８４に入力される。一方、電圧制御発振器（ＶＣ
Ｏ）８５の出力信号またはそれを（ｎ−１）段の１／４
分周器８６₁ 〜８６_n-1 で順次１／４分周した各信号
は、ｎ：１セレクタ７１₂ で選択されてクロック信号と
してＤＦＦ８２に入力される。位相比較器８１では、入
力データ信号と、ＤＦＦ８２の出力信号と、ｎ：１セレ
クタ７１₃ で選択される90度遅延回路８３₁ 〜８３_n の
いずれか一つの出力信号を位相比較する。また、ＤＦＦ
８２の出力信号は、ｎ：１セレクタ７１₂ の出力信号を
クロック信号とするＤラッチ８８に入力される。Ｄラッ
チ８８の出力信号と入力データ信号は、ＥＸＯＲ８４で
比較される。In the figure, an input data signal includes a phase comparator 81, a D flip-flop (DFF) 82, 90-degree delay circuits 83 _{1 to} 83 _n and an exclusive OR circuit (EXO).
R) 84. On the other hand, a voltage controlled oscillator (VC
O) The output signal of 85 or it is １ ／ of (n−1) stage
Each signal sequence 1/4 frequency by the divider 86 ₁ ~86 _n-1 is, n: 1 is selected by the selector ₇₁₂ and input to the DFF82 as a clock signal. In the phase comparator 81, the input data signal, the output signal of the DFF82, n: 1 to one of the output signals of the 90 degree delay circuit 83 ₁ to 83 _n are selected by the selector 71 ₃ to phase comparison. Also, DFF
The output signal of 82, n: 1 is input the output signal of the selector ₇₁₂ to the D latch 88 to the clock signal. The output signal of the D latch 88 and the input data signal are compared by the EXOR 84.

【００３９】位相比較器８１の出力信号は、ＥＸＯＲ８
４の出力信号を制御信号とするサンプルホールド回路８
９に入力される。サンプルホールド回路８９の出力信号
は、各ビットレートに対応するローパスフィルタ（ＬＰ
Ｆ）９０₁ 〜９０_n に入力され、その出力がそれぞれ利
得調整増幅器（Ａ）９１₁ 〜９１_n を介してｎ：１セレ
クタ７１₁ に入力され、その一つがＶＣＯ８５を制御す
る制御信号として選択される。ｎ：１セレクタ７１₂ の
出力は抽出クロック信号として出力され、Ｄラッチ８８
の出力信号がリタイミングデータ信号として出力され
る。The output signal of the phase comparator 81 is EXOR8
Sample and hold circuit 8 using the output signal of control signal 4 as a control signal
9 is input. The output signal of the sample hold circuit 89 is a low-pass filter (LP) corresponding to each bit rate.
F) The signals are input to 90 _{1 to} 90 _n , and their outputs are input to the n: 1 selector 71 ₁ via the gain adjustment amplifiers (A) 91 _{1 to} 91 _n , one of which is selected as a control signal for controlling the VCO 85. Is done. The output of the n: 1 selector 71 ₂ is output as an extracted clock signal,
Is output as a retiming data signal.

【００４０】なお、各ｎ：１セレクタ７１₁ 〜７１
₃ は、図４に示すビットレート識別部の各判定回路１５
₁ 〜１５_n-1 から出力されるビットレート判定信号に応
じて、入力データ信号のビットレートに応じた回路構成
を選択する。Each of the n: 1 selectors 71 _{1 to} 71
₃ denotes each determination circuit 15 of the bit rate identification unit shown in FIG.
A circuit configuration corresponding to the bit rate of the input data signal is selected according to the bit rate determination signal output from ₁ to 15 _n-1 .

【００４１】図９は、従来構成と本発明構成における識
別判定可能性を示す。入力データ信号が10Ｇbit/s と
2.5Ｇbit/s のいずれかで、マーク率が１／８〜８／８
の各組み合わせにおける識別判定可能性を示す。従来構
成では、ビットレート10Ｇbit/s と 2.5Ｇbit/s の入力
データ信号のマーク率が１：４の組み合わせ（図中直線
で示す）で識別判定不能となるが、本発明構成では全領
域で入力データ信号のマーク率に依存することなく識別
判定が可能となる。したがって、本発明の位相同期ルー
プ回路では、入力データ信号が図９の直線上のマーク率
の組み合わせになっても、図１０に示すように入力デー
タ信号に対する同期をとることができる。FIG. 9 shows the discriminability of the conventional configuration and the configuration of the present invention. When the input data signal is 10 Gbit / s
Mark rate is 1/8 to 8/8 at any of 2.5 Gbit / s
Shows the discrimination determination possibility in each combination of. In the conventional configuration, the mark ratio of the input data signal having the bit rate of 10 Gbit / s and 2.5 Gbit / s cannot be determined by the combination of 1: 4 (shown by a straight line in the drawing). Identification determination can be made without depending on the mark ratio of the data signal. Therefore, in the phase locked loop circuit of the present invention, even if the input data signal has a combination of the mark ratios on the straight line in FIG. 9, the input data signal can be synchronized with the input data signal as shown in FIG.

【００４２】[0042]

【発明の効果】以上説明したように、本発明の位相同期
ループ回路のビットレート識別部は、入力データ信号の
マーク率に依存することなく、ＶＣＯから出力される参
照クロック周波数Ｃ [Hz] を基準に、入力データ信号の
ビットレートＣ，Ｃ／４，Ｃ／16，…，Ｃ／４^n-1[bit/
s]を識別することができる。これにより、各ビットレー
トの入力データ信号の同期をとり、クロック抽出および
データリタイミングが可能となる。As described above, the bit rate identifying section of the phase locked loop circuit of the present invention uses the reference clock frequency C [Hz] output from the VCO without depending on the mark rate of the input data signal. Based on the reference, the bit rates C, C / 4, C / 16,..., C / 4 ^n-1 [bit /
s] can be identified. Thereby, input data signals of each bit rate are synchronized, and clock extraction and data retiming can be performed.

【００４３】さらに、ビットレート識別部の回路規模に
ついては、入力データ信号のビットレートが上記の場合
において、従来構成により１秒周期でカウント、リセッ
トを繰り返すと、必要なＴＦＦの数は(5) 式より最低32
個必要となる。一方、本発明によるビットレート識別部
の構成では判定回路まで含めて、ＴＦＦと同規模または
それ以下の規模のセルで６個のセルにより識別が可能と
なり、従来構成に比べて１／５以下で実現することがで
きる。Further, as for the circuit scale of the bit rate discriminating section, when the bit rate of the input data signal is as described above, if the counting and resetting are repeated in a one-second cycle by the conventional configuration, the number of necessary TFFs becomes (5) At least 32 from the formula
Required. On the other hand, in the configuration of the bit rate identification unit according to the present invention, including the determination circuit, it is possible to identify with six cells in a cell of the same scale as or smaller than the TFF, which is 1/5 or less of the conventional configuration. Can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のビットレート識別回路の第１の実施形
態を示すブロック図。FIG. 1 is a block diagram showing a first embodiment of a bit rate identification circuit according to the present invention.

【図２】ビットレート識別部１０の識別動作を示すタイ
ミングチャート。FIG. 2 is a timing chart showing an identification operation of a bit rate identification unit 10;

【図３】本発明のビットレート識別回路の第２の実施形
態を示すブロック図。FIG. 3 is a block diagram showing a second embodiment of the bit rate identification circuit of the present invention.

【図４】本発明のビットレート識別回路の第３の実施形
態（ビットレート識別部）を示すブロック図。FIG. 4 is a block diagram illustrating a bit rate identification circuit according to a third embodiment (bit rate identification unit) of the present invention.

【図５】本発明のビットレート識別回路の第３の実施形
態（位相同期部）を示すブロック図。FIG. 5 is a block diagram showing a third embodiment (a phase synchronization unit) of a bit rate identification circuit according to the present invention.

【図６】ビットレートＣ／４^j-1[bit/s]に対するビット
レート判定信号を示す図。FIG. 6 is a diagram showing a bit rate determination signal corresponding to a bit rate C / 4 ^j-1 [bit / s].

【図７】本発明のビットレート識別回路の第４の実施形
態（位相同期部）を示すブロック図。FIG. 7 is a block diagram showing a fourth embodiment (a phase synchronization unit) of a bit rate identification circuit according to the present invention.

【図８】本発明のビットレート識別回路の第５の実施形
態（位相同期部）を示すブロック図。FIG. 8 is a block diagram illustrating a bit rate identification circuit according to a fifth embodiment (phase synchronization unit) of the present invention.

【図９】従来構成と本発明構成における識別判定可能性
を示す図。FIG. 9 is a diagram showing identification determination possibilities in a conventional configuration and the present invention configuration.

【図１０】本発明構成の同期状態を示すタイミングチャ
ート。FIG. 10 is a timing chart showing a synchronization state of the configuration of the present invention.

【図１１】従来のビットレート識別機能付きの位相同期
ループ回路の構成例を示すブロック図。FIG. 11 is a block diagram showing a configuration example of a conventional phase locked loop circuit with a bit rate identification function.

【図１２】従来の位相同期ループ回路が誤同期した場合
のタイミングチャート。FIG. 12 is a timing chart when a conventional phase locked loop circuit is erroneously synchronized.

【符号の説明】[Explanation of symbols]

１０ ビットレート識別部 １１ 排他的論理和回路（ＥＸＯＲ） １２ トグルフリップフロップ（ＴＦＦ） １３ 論理和回路（ＯＲ） １４ 遅延回路（τ） １５ 判定回路 １６ デレイフリップフロップ（ＤＦＦ） １７ 論理積回路（ＡＮＤ） ２１ １／ｋ分周器 ２２ 遅延回路（τ） ６１ 位相比較器 ６２ デレイフリップフロップ（ＤＦＦ） ６３ ローパスフィルタ（ＬＰＦ） ６４ ２：１セレクタ ６５ 電圧制御発振器（ＶＣＯ） ６６ １／４分周器 ７１ ｎ：１セレクタ ８１ 位相比較器 ８２ デレイフリップフロップ（ＤＦＦ） ８３ 90度遅延回路 ８４ 排他的論理和回路（ＥＸＯＲ） ８５ 電圧制御発振器（ＶＣＯ） ８６ １／４分周器 ８７ ２：１セレクタ ８８ Ｄラッチ ８９ サンプルホールド回路 ９０ ローパスフィルタ（ＬＰＦ） ９１ 利得調整増幅器（Ａ） Reference Signs List 10 Bit rate identification unit 11 Exclusive OR circuit (EXOR) 12 Toggle flip-flop (TFF) 13 OR circuit 14 (OR) 14 Delay circuit (τ) 15 Judgment circuit 16 Delay flip-flop (DFF) 17 AND circuit (AND) ) 21 1 / k frequency divider 22 delay circuit (τ) 61 phase comparator 62 delay flip-flop (DFF) 63 low pass filter (LPF) 64 2: 1 selector 65 voltage controlled oscillator (VCO) 66 1/4 frequency divider 71 n: 1 selector 81 phase comparator 82 delay flip-flop (DFF) 83 90 degree delay circuit 84 exclusive OR circuit (EXOR) 85 voltage controlled oscillator (VCO) 86 1/4 frequency divider 87 2: 1 selector 88 D latch 89 Sample hold circuit 90 Low pass filter (LPF) 91 Gain control Regulator (A)

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC21 CC27 CC38 CC41 CC52 DD09 DD42 DD48 EE01 FF02 GG19 HH10 KK39 5K047 AA03 AA16 GG08 GG24 MM28 MM33 MM36 MM38 MM46 MM50 MM53 MM55 MM63  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5J106 AA04 CC01 CC21 CC27 CC38 CC41 CC52 DD09 DD42 DD48 EE01 FF02 GG19 HH10 KK39 5K047 AA03 AA16 GG08 GG24 MM28 MM33 MM36 MM38 MM46 MM50 MM53 MM55 MM63

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 入力データ信号のビットレートを判定
し、ビットレート判定信号を出力するビットレート識別
部と、 前記入力データ信号の最大ビットレートに対応するクロ
ック周波数で自走発振する電圧制御発振器を有し、前記
ビットレート判定信号に応じて前記入力データ信号から
クロック信号を抽出し、抽出されたクロック信号で前記
入力データ信号をリタイミングし、抽出クロック信号お
よびリタイミングデータ信号を出力する位相同期部とを
備えた位相同期ループ回路において、 前記ビットレート識別部は、 前記入力データ信号と、参照クロックとして前記電圧制
御発振器の出力信号を入力し、その位相比較を行う排他
的論理和回路と、 前記排他的論理和回路の出力を１／４分周し、前記入力
データ信号の反転信号をリセット信号とする１／４分周
器と、 前記１／４分周器から出力されたハイレベルを検出する
ハイレベル検出回路と、 前記入力データ信号をクロック信号として前記ハイレベ
ル検出回路の出力を識別し、その識別出力を前記ビット
レート判定信号として出力する判定回路とを備えたこと
を特徴とする位相同期ループ回路。1. A bit rate discriminator for judging a bit rate of an input data signal and outputting a bit rate judgment signal, and a voltage controlled oscillator that self-oscillates at a clock frequency corresponding to a maximum bit rate of the input data signal. Phase synchronization for extracting a clock signal from the input data signal in response to the bit rate determination signal, retiming the input data signal with the extracted clock signal, and outputting an extracted clock signal and a retiming data signal A phase-locked loop circuit comprising: a bit rate identification unit, the input data signal, an exclusive OR circuit that inputs an output signal of the voltage-controlled oscillator as a reference clock, and performs a phase comparison thereof; The output of the exclusive OR circuit is divided by 1/4 and the inverted signal of the input data signal is reset by a reset signal. A 1/4 frequency divider, a high level detection circuit for detecting a high level output from the 1/4 frequency divider, and an output of the high level detection circuit using the input data signal as a clock signal, A decision circuit for outputting the discrimination output as the bit rate decision signal. 【請求項２】 前記判定回路は、前記電圧制御発振器の
自走発振周波数（参照クロック周波数）をＣ [Hz] とし
たときに、前記入力データ信号のビットレートＣまたは
Ｃ／４[bit/s] を識別することを特徴とする請求項１に
記載の位相同期ループ回路。2. The method according to claim 1, wherein the determining circuit sets a bit rate C or C / 4 [bit / s] of the input data signal when a free-running oscillation frequency (reference clock frequency) of the voltage controlled oscillator is C [Hz]. The phase-locked loop circuit according to claim 1, wherein 【請求項３】 入力データ信号のビットレートを判定
し、ビットレート判定信号を出力するビットレート識別
部と、 前記入力データ信号の最大ビットレートに対応するクロ
ック周波数で自走発振する電圧制御発振器を有し、ビッ
トレート判定信号に応じて前記入力データ信号からクロ
ック信号を抽出し、抽出されたクロック信号で前記入力
データ信号をリタイミングし、抽出クロック信号および
リタイミングデータ信号を出力する位相同期部とを備え
た位相同期ループ回路において、 前記ビットレート識別部は、 前記入力データ信号と、参照クロックとして前記電圧制
御発振器の出力信号を入力し、その位相比較を行う排他
的論理和回路と、 前記排他的論理和回路の出力を入力し、前記入力データ
信号の反転信号をリセット信号として、順次１／４分周
して出力する（ｎ−１）段縦続接続の１／４分周器（ｎ
は２以上の整数）と、 前記各１／４分周器から出力されたハイレベルを検出す
る（ｎ−１）個のハイレベル検出回路と、 前記入力データ信号をクロック信号として前記各ハイレ
ベル検出回路の出力を識別し、その識別出力を前記ビッ
トレート判定信号として出力する（ｎ−１）個の判定回
路とを備えたことを特徴とする位相同期ループ回路。3. A bit rate discriminator for judging a bit rate of an input data signal and outputting a bit rate judgment signal, and a voltage controlled oscillator oscillating free-running at a clock frequency corresponding to a maximum bit rate of the input data signal. A phase synchronization unit for extracting a clock signal from the input data signal according to a bit rate determination signal, retiming the input data signal with the extracted clock signal, and outputting an extracted clock signal and a retiming data signal An exclusive OR circuit that inputs the input data signal and an output signal of the voltage-controlled oscillator as a reference clock, and performs a phase comparison on the input data signal; and The output of the exclusive OR circuit is input, and the inverted signal of the input data signal is used as a reset signal to 1/4 frequency and outputs (n-1) 1/4 frequency divider stage cascade (n
Is an integer of 2 or more), (n-1) high level detection circuits for detecting the high level output from each of the 1/4 frequency dividers, and the high level detection circuits using the input data signal as a clock signal. And (n-1) determination circuits for identifying an output of the detection circuit and outputting the identified output as the bit rate determination signal. 【請求項４】 前記（ｎ−１）個の判定回路は、前記電
圧制御発振器の自走発振周波数（参照クロック周波数）
をＣ [Hz] としたときに、前記入力データ信号のビット
レートＣ，Ｃ／４，Ｃ／４² ，…，Ｃ／４^n-1[bit/s]を
順次識別することを特徴とする請求項３に記載の位相同
期ループ回路。4. The self-running oscillation frequency (reference clock frequency) of the voltage-controlled oscillator (n-1) determination circuits
Is defined as C [Hz], the bit rates C, C / 4, C / 4 ² ,..., C / 4 ^n-1 [bit / s] of the input data signal are sequentially identified. The phase-locked loop circuit according to claim 3. 【請求項５】 前記位相同期部は、 前記電圧制御発振器の出力信号を順次１／４分周する複
数段の１／４分周器と、 前記ビットレート判定信号に応じて前記電圧制御発振器
の出力信号または各段の１／４分周器の分周信号の一つ
を選択する第１のセレクタと、 前記第１のセレクタの出力信号をクロック信号として前
記入力データ信号を識別する識別回路と、 前記入力データ信号と、前記識別回路の出力信号を位相
比較する位相比較器と、 前記入力データ信号のビットレートに対応した帯域幅を
有する複数のローパスフィルタと、 前記ビットレート判定信号に応じて前記複数のローパス
フィルタの一つを選択し、そのローパスフィルタを介し
て前記位相比較器の出力を前記電圧制御発振器にフィー
ドバックする第２のセレクタとを備えた構成であること
を特徴とする請求項１または請求項３に記載の位相同期
ループ回路。5. A phase-locked loop comprising: a plurality of stages of quarter-frequency dividers for sequentially dividing the output signal of the voltage-controlled oscillator by 1/4; A first selector for selecting one of an output signal and a frequency-divided signal of a 1/4 frequency divider of each stage; an identification circuit for identifying the input data signal using the output signal of the first selector as a clock signal; A phase comparator for comparing a phase of the input data signal with an output signal of the identification circuit; a plurality of low-pass filters having a bandwidth corresponding to a bit rate of the input data signal; A second selector that selects one of the plurality of low-pass filters and feeds back the output of the phase comparator to the voltage-controlled oscillator via the low-pass filter. The phase-locked loop circuit according to claim 1 or 3, wherein 【請求項６】 前記位相同期部は、 前記電圧制御発振器の出力信号を順次１／４分周する複
数段の１／４分周器と、 前記ビットレート判定信号に応じて前記電圧制御発振器
の出力信号または各段の１／４分周器の分周信号の一つ
を選択する第１のセレクタと、 前記第１のセレクタの出力信号をクロック信号として前
記入力データ信号を識別する識別回路と、 前記入力データ信号のビットレートに対応し、それぞれ
の位相を90度遅延させた信号を出力する複数の90度遅延
回路と、 前記ビットレート判定信号に応じて前記複数の90度遅延
回路の出力信号の一つを選択する第２のセレクタと、 前記入力データ信号と、前記識別回路の出力信号と、前
記第２のセレクタの出力信号を位相比較する位相比較器
と、 前記第１のセレクタの出力信号をクロック信号として前
記識別回路の出力信号をラッチするラッチ回路と、 前記入力データ信号と前記ラッチ回路の出力信号を比較
する排他的論理和回路と、 前記排他的論理和回路の出力信号を制御信号として前記
位相比較器の出力信号をサンプリングするサンプルホー
ルド回路と、 前記入力データ信号のビットレートに対応した帯域幅を
有する複数のローパスフィルタと、 前記ビットレート判定信号に応じて前記複数のローパス
フィルタの一つを選択し、そのローパスフィルタを介し
て前記サンプルホールド回路の出力を前記電圧制御発振
器にフィードバックする第３のセレクタとを備えた構成
であることを特徴とする請求項１または請求項３に記載
の位相同期ループ回路。6. The multi-stage 分 frequency divider for sequentially dividing the output signal of the voltage controlled oscillator by ４, the phase synchronization unit comprising: A first selector for selecting one of an output signal and a frequency-divided signal of a 1/4 frequency divider of each stage; an identification circuit for identifying the input data signal using the output signal of the first selector as a clock signal; A plurality of 90-degree delay circuits corresponding to the bit rate of the input data signal and outputting signals whose phases are delayed by 90 degrees; and an output of the plurality of 90-degree delay circuits in response to the bit rate determination signal A second selector for selecting one of the signals; a phase comparator for comparing a phase of the input data signal, an output signal of the identification circuit, and an output signal of the second selector; Output signal A latch circuit that latches an output signal of the identification circuit as a lock signal; an exclusive OR circuit that compares the input data signal with an output signal of the latch circuit; and an output signal of the exclusive OR circuit as a control signal. A sample-and-hold circuit that samples an output signal of the phase comparator; a plurality of low-pass filters having a bandwidth corresponding to a bit rate of the input data signal; one of the plurality of low-pass filters according to the bit rate determination signal; 4. A configuration comprising a third selector for selecting one of them and feeding back the output of the sample-and-hold circuit to the voltage-controlled oscillator through the low-pass filter. Phase locked loop circuit. 【請求項７】 前記入力データ信号および前記位相比較
部の電圧制御発振器の出力信号（参照クロック）を１／
ｋ分周（ｋは２以上の整数）する１／ｋ分周器を備え、
それぞれ１／ｋ分周した入力データ信号および参照クロ
ックを前記ビットレート識別部に入力する構成であるこ
とを特徴とする請求項１または請求項３に記載の位相同
期ループ回路。7. The input data signal and an output signal (reference clock) of a voltage controlled oscillator of the phase comparison unit are divided by 1 /
A 1 / k divider for dividing by k (k is an integer of 2 or more) is provided,
4. The phase-locked loop circuit according to claim 1, wherein the input data signal and the reference clock, each of which has been frequency-divided by 1 / k, are input to the bit rate identification unit.