JP2001044813A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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Abstract
ット信号を発生させうるパワーオンリセット回路を提供
すること。 【解決手段】 本発明は、第2ノードの電位に応じて第
1ノードの電位を第1電位に調節するための第1手段
と、前記第1ノードの電位に応じてランプアップされる
電源電圧を前記第2ノードに供給するための第2手段
と、前記第2ノードの電位を反転遅延させて第3ノード
の電位を決定するための第3手段と、前記第3ノードの
電位に応じて第4ノードの電位を第2電位に調節するた
めの第4手段と、前記第4ノードの電位を反転遅延させ
るための第5手段と、前記第5手段の出力信号及びこの
反転信号に応じて前記第3ノードの電位を出力端子に出
力するための第6手段と、前記第5手段の出力信号の反
転信号に応じて前記出力端子の信号を調節するための第
7手段とを含んでなることを特徴とする。
Description
回路(power on reset circuit)に係り、特に電源電圧の
ランプアップ時間(ramp up time)または工程変化に関係
無く安定して動作できるパワーオンリセット回路に関す
る。
はロジック回路を含んでいるが、電源電圧がセットアッ
プされてから、ロジック回路は一定状態をもって初期化
が行なわれなければならない。従って、電源電圧がセッ
トアップされる瞬間、初期化を成し得る信号が発生しな
ければならないが、このためにパワーオンリセット回路
が用いられる。
1に基づいて説明する。
あり、次のように構成される。電源端子と第2ノードQ
2との間には第1乃至第3PMOSトランジスタP1乃
至P3が接続されるが、第1PMOSトランジスタP1
は第1ノードQ1の電位に応じて駆動され、第2PMO
SトランジスタP2はダイオードの役割を果たし、第3
PMOSトランジスタP3はゲート端子が接地端子VS
Sに接続され、ターンオン状態を維持する。第1乃至第
5トランジスタN1乃至N5は第2ノードQ2と接地端
子Vssとの間に接続され、ゲート端子が電源端子に接
続され、常時ターンオン状態を維持する。第6NMOS
トランジスタN6は電源端子と第2ノードQ2との間に
接続され、ゲート端子が第2ノードQ2に接続される。
第2ノードQ2と接地端子Vssとの間には第2キャパ
シタC2が接続される。電源端子と第3ノードQ3との
間には第4及び第5PMOSトランジスタP4及びP5
が接続されるが、第4PMOSトランジスタP4は第1
ノードQ1の電位に応じて駆動され、第5PMOSトラ
ンジスタP5は接地端子VSSに接続され、常時ターン
オン状態を維持する。第3ノードQ3と接地端子Vss
との間には第7乃至第9NMOSトランジスタN7乃至
N9が接続されるが、これらのゲート端子はそれぞれ第
2ノードQ2に接続される。電源端子と第3ノードQ3
との間に第3及び第4キャパシタC3及びC4が並列接
続され、第3ノードQ3と接地端子Vssとの間には第
10乃至第1NMOSトランジスタ(N10乃至N1
3)が接続されるが、これらのゲート端子はそれぞれ第
1ノードQ1に接続される。第3ノードQ3の電位は第
1乃至第6インバータ(I1乃至I6)を介して遅延し
てリセット信号RSTを出力する。一方、電源端子と第
2ノードQ1との間には直列に接続された多数のPMO
Sトランジスタと第14NMOSトランジスタN14が
接続され、第15NMOSトランジスタN15が接続さ
れる。直列に接続された多数のPMOSトランジスタは
それぞれのゲート端子が接地端子Vssに接続される。
第1ノードQ1と接地端子Vssとの間には第1キャパ
シタC1が接続される。
オンリセット回路の駆動方法を説明する。
維持しているため、PMOSトランジスタのしきい値電
圧Vpn以上に電源電圧Vccが供給されると、第1及
び第4PMOSトランジスタ(P1及びP4)はターン
オンされる。電源電圧Vccはターンオンされた第1P
MOSトランジスタP1と第2及び第3PMOSトラン
ジスタ(P2及びP3)を介して第2ノードQ2に供給
される。しかし、電源端子がゲートに接続され、第2ノ
ードQ2と接地端子Vssとの間に接続された第1乃至
第5NMOSトランジスタ(N1乃至N5)を介して第
2ノードQ2の電位はロー状態を維持する。第2ノード
Q2がロー状態を維持するので、第6NMOSトランジ
スタN6がターンオンされ、電源電圧Vccが第6NM
OSトランジスタN6を介して第2ノードQ2に供給さ
れ、この電位は第2キャパシタC2にチャージされなが
ら、接地電圧Vssに降下する。従って、第2ノードQ
2とゲートとが接続され、第3ノードQ3と接地端子V
ssとの間に接続された第7乃至第9NMOSトランジ
スタ(N7乃至N9)はターンオフされる。一方、電源
電圧Vccはターンオンされた第4PMOSトランジス
タP4と第5PMOSトランジスタP5を介して第2ノ
ードQ2に供給され、第7乃至第9NMOSトランジス
タ(N7乃至N9)がターンオンされているため、第2
ノードQ2はハイ状態を維持する。ところが、ゲート端
子が第1ノードQ1に接続され、第3ノードQ3と接地
端子Vssとの間に接続された第10乃至第13NMO
Sトランジスタ(N10乃至N13)がロー状態を維持
している第1ノードQ1の電位によってターンオフされ
ているため、第3ノードQ3はハイ状態を維持する。ハ
イ状態を維持する第3ノードQ3の電位は第1乃至第6
インバータ(I1乃至I6)を介して所定時間遅延して
リセットRST信号を出力してチップをリセットさせ
る。
直列に連結された多数のPMOSトランジスタと第1キ
ャパシタC1によって所定時間遅延して第1ノードQ1
に供給され、この電圧によって第1ノードQ1の電位は
上昇する。これにより、第1及び第4PMOSトランジ
スタ(P1及びP4)はターンオフされて電源電圧Vc
cの供給が遮断され、第10乃至第13NMOSトラン
ジスタ(N10乃至N13)はターンオンされて第3ノ
ードQ3の電位をロー状態にする。これにより、第1乃
至第6インバータ(I1乃至I6)を介してロー状態の
信号が出力されるので、リセット動作を停止する。
1の出力波形図であり、図2は5msecランプアップ
時の出力波形図である。図3は200msecランプア
ップ時の出力波形図である。図2に示すように、図1の
パワーオンリセット回路は電源電圧Vccが印加されて
上昇するときに約2msecまで約2V程度のリセット
信号が発生する。しかし、図3に示すように、200m
secランプアップ時にはリセット信号が発生しないこ
とが分かる。即ち、最適のパラメータである2msec
の遅いランピング(slow ramping)ではリセット信号が発
生しないためチップをリセットさせることができない。
は、電源電圧のランプアップ時間に関係なくリセット信
号を発生させうるパワーオンリセット回路を提供するこ
とにある。
の本発明は、第2ノードの電位に応じて第1ノードの電
位を第1電位に調節するための第1手段と、前記第1ノ
ードの電位に応じてランプアップされる電源電圧を前記
第2ノードに供給するための第2手段と、前記第2ノー
ドの電位を反転遅延させて第3ノードの電位を決定する
ための第3手段と、前記第3ノードの電位に応じて第4
ノードの電位を第2電位に調節するための第4手段と、
前記第4ノードの電位を反転遅延させるための第5手段
と、前記第5手段の出力信号及びこの反転信号に応じて
前記第3ノードの電位を出力端子に出力するための第6
手段と、前記第5手段の出力信号の反転信号に応じて前
記出力端子の信号を調節するための第7手段とを含んで
なることを特徴とする。
詳細に説明する。
路図であり、次のように構成される。
子と第1ノードQ21との間に接続され、第2ノードQ
22の電位に応じて駆動される。第1及び第2NMOS
トランジスタ(N21及びN22)は第1ノードQ21
と接地端子Vssとの間に接続され、ダイオード形態で
構成される。第2乃至第4PMOSトランジスタ(P2
2乃至P24)は電源端子と第2ノードQ22との間に
接続され、これらのそれぞれは第1ノードQ21の電位
に応じて駆動される。第2ノードQ22と接地端子Vs
sとの間には第1キャパシタC21が接続され、電源端
子と第2ノードQ22との間には第2ノードQ22の電
位に応じて駆動される第3NMOSトランジスタN23
が接続される。第1乃至第3インバータ(I21乃至I
23)は第2ノードQ22の電位を反転遅延させ、第3
ノードQ23の電位を決定する。第5PMOSトランジ
スタP25は電源端子と第4ノードQ24との間に接続
され、第3ノードQ23の電位に応じて駆動される。電
源端子と第4ノードQ24との間には第6及び第7PM
OSトランジスタ(P26及びP27)が接続される
が、第6PMOSトランジスタP26はゲート端子が接
地端子Vssに接続されて常時ターンオン状態を維持
し、第7PMOSトランジスタP27はゲート端子が第
4ノードQ24に接続され、第4ノードQ24の電位に
応じて駆動される。第4ノードQ24と接地端子Vss
との間には第5NMOSトランジスタN25及び抵抗R
が接続されるが、第5NMOSトランジスタN25は第
3ノードQ23の電位に応じて駆動される。第6及び第
7PMOSトランジスタ(P26及びP27)、そして
第5NMOSトランジスタN25及び抵抗Rは電源電圧
検出部10として作用する。第4ノードQ24の電位は
第4乃至第6インバータ(I24乃至I26)を介して
反転遅延して伝送ゲートM21のNMOSトランジスタ
側に入力され、第7インバータI27を介して反転され
てPMOSトランジスタ側に入力され、出力端子と接地
端子との間に接続された第4NMOSトランジスタN2
4のゲートに入力される。伝送ゲートM21を介してリ
セットRST信号が出力され、チップをリセットさせ
る。
パワーオンリセット回路の駆動方法を説明する。
初期状態で、第2ノードQ22はNMOSトランジスタ
のしきい値電圧Vtn以上上がらないように初期値を持
たなければならない。このため、第3NMOSトランジ
スタN23が電源端子と第2ノードQ22との間に接続
されており、第2ノードQ22の初期値を安定に維持す
るため、第2ノードQ22と接地端子との間に10pF
以上の第1キャパシタC21が接続されている。第2ノ
ードQ22がロー状態を維持するために、第1乃至第3
インバータ(I21乃至I23)を介して電位が決定さ
れる第3ノードQ23はハイ状態の電位をもつ。ハイ状
態を維持する第3ノードQ23の電位によって第5PM
OSトランジスタP24はターンオフされ、電源電圧検
出部10として作用する第5NMOSトランジスタN2
5はターンオンされ、第4ノードQ24はロー状態を維
持する。第4ノードQ24がロー状態を維持するため
に、電源電圧検出部10の第6及び第7PMOSトラン
ジスタ(P26及びP27)によって電源電圧Vccが
印加されるが、ターンオンされた第5NMOSトランジ
スタN25によって接地端子にパスが形成され、第4ノ
ードQ24はロー状態を引き続き維持する。ロー状態を
維持する第4ノードQ24の電位は第4乃至第6インバ
ータ(I24乃至I26)を介して反転遅延してハイ状
態に伝送ゲートM21のNMOS側に入力され、第7イ
ンバータI27を介してロー状態に反転されてPMOS
側に入力され、伝送ゲートM21をターンオンさせる。
一方、第7インバータI27を介したロー状態の信号に
よって第4NMOSトランジスタN24はターンオフさ
れる。従って、リセット信号RSTが出力される。
め、第1PMOSトランジスタP21がターンオンさ
れ、ランプアップされる電源電圧VccがPMOSトラ
ンジスタのしきい値電圧Vtpより高い時、電源電圧V
ccが第1ノードQ21に供給される。供給される電源
電圧Vccは第1及び第2NMOSトランジスタ(N2
1及びN22)をターンオンさせることのできる2Vt
nとなるまで第1ノードQ21の電位を上昇させる。第
1ノードQ21の電位が2Vtnとなる前まで第2ノー
ドQ22はロー状態を維持するため、前述の方法と同様
にリセット信号RSTを出力する。
ていて、電源電圧Vccが第1及び第2NMOSトラン
ジスタ(N21及びN22)をターンオンさせうる2V
tn以上に上昇すると、接地電位に降下する。従って、
第1ノードQ21とゲート端子とが接続された第2乃至
第4PMOSトランジスタ(P22乃至P24)をター
ンオンさせて電源電圧Vccが第2ノードQ22に供給
される。これにより、第2ノードQ22はハイ状態を維
持し、第1乃至第3インバータ(I21乃至I23)を
介して反転遅延して第3ノードQ23に供給される。ロ
ー状態を維持する第3ノードQ23の電位によって第5
PMOSトランジスタP25はターンオンされ、第5N
MOSトランジスタN25はターンオフされる。従っ
て、第4ノードQ24はターンオンされた第5PMOS
トランジスタP25によって供給された電源電圧Vcc
によってハイ状態を維持し、この信号が第4乃至第6イ
ンバータ(I24乃至I26)を介して反転遅延してロ
ー状態に伝送ゲートM21のNMOS側に入力され、第
7インバータI27を介してハイ状態に反転されてPM
OS側に入力され、伝送ゲートM21をターンオフさせ
る。また、第4NMOSトランジスタN24をターンオ
ンさせて出力端子を接地電位に降下させるので、リセッ
ト信号RSTの供給を遮断する。
明に係るパワーオンリセット回路の1000msecラ
ンプアップ時の出力波形図であり、電源電圧Vccが1
000msecの間5Vに上昇する間、約420mse
cまで約2.1Vのリセット信号が発生する。
路の50μsecランプアップ時の出力波形図であり、
速いランピング時間でも本発明に係るパワーオンリセッ
ト回路によってリセット信号が発生することを示してお
り、またこれを用いて電源電圧検出部の機能を考察する
ことができる。
くランピングした時に発生する虞のある問題を補完する
ために設置する。図6に示すように、電源電圧のランプ
アップ時間を50μsecにした時、電源電圧レベルが
完全に上昇した後、第1ノードQ21は約3.5Vを維
持し、第2乃至第4PMOSトランジスタ(P22乃至
P24)が弱くターンオンされた状態なので、第2ノー
ドQ22がハイ状態となるまで時間がかかる。電源電圧
Vccがセットアップされてから、50μsecの後チ
ップが動作できる条件にならなければならないが、第2
ノードQ22がハイ状態になるまでより長時間がかかる
とすれば、チップが動作すべき時点で引き続きリセット
信号がハイ状態に出力され、チップが誤動作することに
なる。従って、第3ノードQ23は電源電圧Vccのセ
ットアップ時間以降にも引き続きハイ状態を保持する。
もし第3ノードQ23の電位をパワーオンリセット信号
として使用すると、前述したようにチップが誤動作す
る。従って、図4に示すような電源電圧検出部10を設
置して第3ノードQ23がハイ状態を有するとき、電源
電圧検出部10のイネーブル信号として第3ノードQ2
3の電位を用いて第3ノードQ23の電位をある一定の
電源電圧Vccレベルで検出するようにする。これによ
り、伝送ゲートに入力される信号をロー状態に調節して
伝送ゲートをターンオフさせ、第3ノードQ23の電位
が出力されることを防止し、第4NMOSトランジスタ
N24を用いてパワーオンリセット信号がロー状態に出
力されるようにする。
パワーオンリセット回路の5000msecランプアッ
プ時のモデルパラメータの変化による波形図であり、本
発明に係るパワーオンリセット回路は従来のパワーオン
リセット回路とは異なって遅いランピングでモデルパラ
メータの変化にも拘わらず動作することを示している。
ンプアップ時間に関係なくパワーオンリセット信号を発
生させることができてチップの誤動作を防止することが
でき、これにより素子の信頼性を向上させることができ
る。
る。
ーオンリセット回路のモデルパラメータの変化による動
作を説明するための波形図である。
Claims (8)
- 【請求項1】 第2ノードの電位に応じて第1ノードの
電位を第1電位に調節するための第1手段と、 前記第1ノードの電位に応じてランプアップされる電源
電圧を前記第2ノードに供給するための第2手段と、 前記第2ノードの電位を反転遅延させて第3ノードの電
位を決定するための第3手段と、 前記第3ノードの電位に応じて第4ノードの電位を第2
電位に調節するための第4手段と、 前記第4ノードの電位を反転遅延させるための第5手段
と、 前記第5手段の出力信号及びこの反転信号に応じて前記
第3ノードの電位を出力端子に出力するための第6手段
と、 前記第5手段の出力信号の反転信号に応じて前記出力端
子の信号を調節するための第7手段とを含んでなること
を特徴とするパワーオンリセット回路。 - 【請求項2】 電源端子と前記第2ノードとの間に接続
され、前記第2ノードの電位に応じて前記電源電圧を供
給するためのNMOSトランジスタと、 前記第2ノードと接地端子との間に接続されたキャパシ
タとをさらに含むことを特徴とする請求項1記載のパワ
ーオンリセット回路。 - 【請求項3】 前記第1手段は、前記電源端子と前記第
1ノードとの間に接続され、前記第2ノードの電位に応
じて前記電源電圧を前記第1ノードに供給するためのP
MOSトランジスタと、 前記第2ノードと接地端子との間に接続され、前記第2ノ
ードの電位に応じて駆動される第1NMOSトランジス
タ及び前記第1NMOSトランジスタの出力に応じて駆
動される第2NMOSトランジスタとからなることを特
徴とする請求項1記載のパワーオンリセット回路。 - 【請求項4】 前記第2手段は前記電源端子と前記第2
ノードとの間に接続され、前記第1ノードの電位に応じ
て駆動される多数のPMOSトランジスタからなること
を特徴とする請求項1記載のパワーオンリセット回路。 - 【請求項5】 前記第4手段は、前記第3ノードの電位
に応じて電源電圧を前記第4ノードに供給するためのP
MOSトランジスタと、 前記第4ノードの電位及び前記第3ノードの電位に応じて
前記第4ノードの電位を調節するための電源電圧検出部
とからなることを特徴とする請求項1記載のパワーオン
リセット回路。 - 【請求項6】 前記電源電圧検出部は、電源端子と前記
第4ノードとの間に接続され、前記第4ノードの電位に応
じて電源電圧を第4ノードに供給するためのPMOSト
ランジスタと、 前記第4ノードと接地端子との間に接続され、前記第3
ノードの電位に応じて第4ノードの電位を接地電位に降
下させるためのNMOSトランジスタとからなることを
特徴とする請求項5記載のパワーオンリセット回路。 - 【請求項7】 前記第6手段は伝送ゲートであることを
特徴とする請求項1記載のパワーオンリセット回路。 - 【請求項8】 前記第7手段はNMOSトランジスタで
あることを特徴とする請求項1記載のパワーオンリセッ
ト回路。
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