JP2001044813A - パワーオンリセット回路 - Google Patents

パワーオンリセット回路

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JP2001044813A JP2000188885A JP2000188885A JP2001044813A JP 2001044813 A JP2001044813 A JP 2001044813A JP 2000188885 A JP2000188885 A JP 2000188885A JP 2000188885 A JP2000188885 A JP 2000188885A JP 2001044813 A JP2001044813 A JP 2001044813A
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

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Abstract

(57)【要約】 【課題】 電源電圧のランプアップ時間に関係なくリセ
ット信号を発生させうるパワーオンリセット回路を提供
すること。 【解決手段】 本発明は、第２ノードの電位に応じて第
１ノードの電位を第１電位に調節するための第１手段
と、前記第１ノードの電位に応じてランプアップされる
電源電圧を前記第２ノードに供給するための第２手段
と、前記第２ノードの電位を反転遅延させて第３ノード
の電位を決定するための第３手段と、前記第３ノードの
電位に応じて第４ノードの電位を第２電位に調節するた
めの第４手段と、前記第４ノードの電位を反転遅延させ
るための第５手段と、前記第５手段の出力信号及びこの
反転信号に応じて前記第３ノードの電位を出力端子に出
力するための第６手段と、前記第５手段の出力信号の反
転信号に応じて前記出力端子の信号を調節するための第
７手段とを含んでなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はパワーオンリセット
回路(power on reset circuit)に係り、特に電源電圧の
ランプアップ時間(ramp up time)または工程変化に関係
無く安定して動作できるパワーオンリセット回路に関す
る。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭ(flash EEPROM)
はロジック回路を含んでいるが、電源電圧がセットアッ
プされてから、ロジック回路は一定状態をもって初期化
が行なわれなければならない。従って、電源電圧がセッ
トアップされる瞬間、初期化を成し得る信号が発生しな
ければならないが、このためにパワーオンリセット回路
が用いられる。
【０００３】以下、従来のパワーオンリセット回路を図
１に基づいて説明する。
【０００４】図１は従来のパワーオンリセット回路図で
あり、次のように構成される。電源端子と第2ノードＱ
２との間には第1乃至第３ＰＭＯＳトランジスタＰ１乃
至Ｐ３が接続されるが、第１ＰＭＯＳトランジスタＰ１
は第1ノードＱ１の電位に応じて駆動され、第２ＰＭＯ
ＳトランジスタＰ２はダイオードの役割を果たし、第３
ＰＭＯＳトランジスタＰ３はゲート端子が接地端子ＶＳ
Ｓに接続され、ターンオン状態を維持する。第１乃至第
５トランジスタＮ１乃至Ｎ５は第２ノードＱ２と接地端
子Ｖｓｓとの間に接続され、ゲート端子が電源端子に接
続され、常時ターンオン状態を維持する。第６ＮＭＯＳ
トランジスタＮ６は電源端子と第２ノードＱ２との間に
接続され、ゲート端子が第２ノードＱ２に接続される。
第２ノードＱ２と接地端子Ｖｓｓとの間には第２キャパ
シタＣ２が接続される。電源端子と第３ノードＱ３との
間には第４及び第５ＰＭＯＳトランジスタＰ４及びＰ５
が接続されるが、第４ＰＭＯＳトランジスタＰ４は第１
ノードＱ１の電位に応じて駆動され、第５ＰＭＯＳトラ
ンジスタＰ５は接地端子ＶＳＳに接続され、常時ターン
オン状態を維持する。第３ノードＱ３と接地端子Ｖｓｓ
との間には第７乃至第９ＮＭＯＳトランジスタＮ７乃至
Ｎ９が接続されるが、これらのゲート端子はそれぞれ第
２ノードＱ２に接続される。電源端子と第３ノードＱ３
との間に第３及び第４キャパシタＣ３及びＣ４が並列接
続され、第３ノードＱ３と接地端子Ｖｓｓとの間には第
１０乃至第１ＮＭＯＳトランジスタ（Ｎ１０乃至Ｎ１
３）が接続されるが、これらのゲート端子はそれぞれ第
１ノードＱ１に接続される。第３ノードＱ３の電位は第
１乃至第６インバータ（Ｉ１乃至Ｉ６）を介して遅延し
てリセット信号ＲＳＴを出力する。一方、電源端子と第
２ノードＱ１との間には直列に接続された多数のＰＭＯ
Ｓトランジスタと第１４ＮＭＯＳトランジスタＮ１４が
接続され、第１５ＮＭＯＳトランジスタＮ１５が接続さ
れる。直列に接続された多数のＰＭＯＳトランジスタは
それぞれのゲート端子が接地端子Ｖｓｓに接続される。
第１ノードＱ１と接地端子Ｖｓｓとの間には第１キャパ
シタＣ１が接続される。
【０００５】以下、このように構成される従来のパワー
オンリセット回路の駆動方法を説明する。
【０００６】初期状態で、第１ノードＱ１はロー状態を
維持しているため、ＰＭＯＳトランジスタのしきい値電
圧Ｖｐｎ以上に電源電圧Ｖｃｃが供給されると、第１及
び第４ＰＭＯＳトランジスタ（Ｐ１及びＰ４）はターン
オンされる。電源電圧Ｖｃｃはターンオンされた第１Ｐ
ＭＯＳトランジスタＰ１と第２及び第３ＰＭＯＳトラン
ジスタ（Ｐ２及びＰ３）を介して第２ノードＱ２に供給
される。しかし、電源端子がゲートに接続され、第２ノ
ードＱ２と接地端子Ｖｓｓとの間に接続された第１乃至
第５ＮＭＯＳトランジスタ（Ｎ１乃至Ｎ５）を介して第
２ノードＱ２の電位はロー状態を維持する。第２ノード
Ｑ２がロー状態を維持するので、第６ＮＭＯＳトランジ
スタＮ６がターンオンされ、電源電圧Ｖｃｃが第６ＮＭ
ＯＳトランジスタＮ６を介して第２ノードＱ２に供給さ
れ、この電位は第２キャパシタＣ２にチャージされなが
ら、接地電圧Ｖｓｓに降下する。従って、第２ノードＱ
２とゲートとが接続され、第３ノードＱ３と接地端子Ｖ
ｓｓとの間に接続された第７乃至第９ＮＭＯＳトランジ
スタ（Ｎ７乃至Ｎ９）はターンオフされる。一方、電源
電圧Ｖｃｃはターンオンされた第４ＰＭＯＳトランジス
タＰ４と第５ＰＭＯＳトランジスタＰ５を介して第２ノ
ードＱ２に供給され、第７乃至第９ＮＭＯＳトランジス
タ（Ｎ７乃至Ｎ９）がターンオンされているため、第２
ノードＱ２はハイ状態を維持する。ところが、ゲート端
子が第１ノードＱ１に接続され、第３ノードＱ３と接地
端子Ｖｓｓとの間に接続された第１０乃至第１３ＮＭＯ
Ｓトランジスタ（Ｎ１０乃至Ｎ１３）がロー状態を維持
している第１ノードＱ１の電位によってターンオフされ
ているため、第３ノードＱ３はハイ状態を維持する。ハ
イ状態を維持する第３ノードＱ３の電位は第１乃至第６
インバータ（Ｉ１乃至Ｉ６）を介して所定時間遅延して
リセットＲＳＴ信号を出力してチップをリセットさせ
る。
【０００７】ところが、段々上昇する電源電圧Ｖｃｃは
直列に連結された多数のＰＭＯＳトランジスタと第１キ
ャパシタＣ１によって所定時間遅延して第１ノードＱ１
に供給され、この電圧によって第１ノードＱ１の電位は
上昇する。これにより、第１及び第４ＰＭＯＳトランジ
スタ（Ｐ１及びＰ４）はターンオフされて電源電圧Ｖｃ
ｃの供給が遮断され、第１０乃至第１３ＮＭＯＳトラン
ジスタ（Ｎ１０乃至Ｎ１３）はターンオンされて第３ノ
ードＱ３の電位をロー状態にする。これにより、第１乃
至第６インバータ（Ｉ１乃至Ｉ６）を介してロー状態の
信号が出力されるので、リセット動作を停止する。
【０００８】図２及び図３はランプアップ時間による図
１の出力波形図であり、図２は５ｍｓｅｃランプアップ
時の出力波形図である。図３は２００ｍｓｅｃランプア
ップ時の出力波形図である。図２に示すように、図１の
パワーオンリセット回路は電源電圧Ｖｃｃが印加されて
上昇するときに約２ｍｓｅｃまで約２Ｖ程度のリセット
信号が発生する。しかし、図３に示すように、２００ｍ
ｓｅｃランプアップ時にはリセット信号が発生しないこ
とが分かる。即ち、最適のパラメータである２ｍｓｅｃ
の遅いランピング(slow ramping)ではリセット信号が発
生しないためチップをリセットさせることができない。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、電源電圧のランプアップ時間に関係なくリセット信
号を発生させうるパワーオンリセット回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明は、第２ノードの電位に応じて第１ノードの電
位を第１電位に調節するための第１手段と、前記第１ノ
ードの電位に応じてランプアップされる電源電圧を前記
第２ノードに供給するための第２手段と、前記第２ノー
ドの電位を反転遅延させて第３ノードの電位を決定する
ための第３手段と、前記第３ノードの電位に応じて第４
ノードの電位を第２電位に調節するための第４手段と、
前記第４ノードの電位を反転遅延させるための第５手段
と、前記第５手段の出力信号及びこの反転信号に応じて
前記第３ノードの電位を出力端子に出力するための第６
手段と、前記第５手段の出力信号の反転信号に応じて前
記出力端子の信号を調節するための第７手段とを含んで
なることを特徴とする。
【００１１】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
【００１２】図４は本発明に係るパワーオンリセット回
路図であり、次のように構成される。
【００１３】第１ＰＭＯＳトランジスタＰ２１は電源端
子と第１ノードＱ２１との間に接続され、第２ノードＱ
２２の電位に応じて駆動される。第１及び第２ＮＭＯＳ
トランジスタ（Ｎ２１及びＮ２２）は第１ノードＱ２１
と接地端子Ｖｓｓとの間に接続され、ダイオード形態で
構成される。第２乃至第４ＰＭＯＳトランジスタ（Ｐ２
２乃至Ｐ２４）は電源端子と第２ノードＱ２２との間に
接続され、これらのそれぞれは第１ノードＱ２１の電位
に応じて駆動される。第２ノードＱ２２と接地端子Ｖｓ
ｓとの間には第１キャパシタＣ２１が接続され、電源端
子と第２ノードＱ２２との間には第２ノードＱ２２の電
位に応じて駆動される第３ＮＭＯＳトランジスタＮ２３
が接続される。第１乃至第３インバータ（Ｉ２１乃至Ｉ
２３）は第２ノードＱ２２の電位を反転遅延させ、第３
ノードＱ２３の電位を決定する。第５ＰＭＯＳトランジ
スタＰ２５は電源端子と第４ノードＱ２４との間に接続
され、第３ノードＱ２３の電位に応じて駆動される。電
源端子と第４ノードＱ２４との間には第６及び第７ＰＭ
ＯＳトランジスタ（Ｐ２６及びＰ２７）が接続される
が、第６ＰＭＯＳトランジスタＰ２６はゲート端子が接
地端子Ｖｓｓに接続されて常時ターンオン状態を維持
し、第７ＰＭＯＳトランジスタＰ２７はゲート端子が第
４ノードＱ２４に接続され、第４ノードＱ２４の電位に
応じて駆動される。第４ノードＱ２４と接地端子Ｖｓｓ
との間には第５ＮＭＯＳトランジスタＮ２５及び抵抗Ｒ
が接続されるが、第５ＮＭＯＳトランジスタＮ２５は第
３ノードＱ２３の電位に応じて駆動される。第６及び第
７ＰＭＯＳトランジスタ（Ｐ２６及びＰ２７）、そして
第５ＮＭＯＳトランジスタＮ２５及び抵抗Ｒは電源電圧
検出部１０として作用する。第４ノードＱ２４の電位は
第４乃至第６インバータ（Ｉ２４乃至Ｉ２６）を介して
反転遅延して伝送ゲートＭ２１のＮＭＯＳトランジスタ
側に入力され、第７インバータＩ２７を介して反転され
てＰＭＯＳトランジスタ側に入力され、出力端子と接地
端子との間に接続された第４ＮＭＯＳトランジスタＮ２
４のゲートに入力される。伝送ゲートＭ２１を介してリ
セットＲＳＴ信号が出力され、チップをリセットさせ
る。
【００１４】次に、このように構成される本発明に係る
パワーオンリセット回路の駆動方法を説明する。
【００１５】電源電圧Ｖｃｃがランプアップされる前の
初期状態で、第２ノードＱ２２はＮＭＯＳトランジスタ
のしきい値電圧Ｖｔｎ以上上がらないように初期値を持
たなければならない。このため、第３ＮＭＯＳトランジ
スタＮ２３が電源端子と第２ノードＱ２２との間に接続
されており、第２ノードＱ２２の初期値を安定に維持す
るため、第２ノードＱ２２と接地端子との間に１０ｐＦ
以上の第１キャパシタＣ２１が接続されている。第２ノ
ードＱ２２がロー状態を維持するために、第１乃至第３
インバータ（Ｉ２１乃至Ｉ２３）を介して電位が決定さ
れる第３ノードＱ２３はハイ状態の電位をもつ。ハイ状
態を維持する第３ノードＱ２３の電位によって第５ＰＭ
ＯＳトランジスタＰ２４はターンオフされ、電源電圧検
出部１０として作用する第５ＮＭＯＳトランジスタＮ２
５はターンオンされ、第４ノードＱ２４はロー状態を維
持する。第４ノードＱ２４がロー状態を維持するため
に、電源電圧検出部１０の第６及び第７ＰＭＯＳトラン
ジスタ（Ｐ２６及びＰ２７）によって電源電圧Ｖｃｃが
印加されるが、ターンオンされた第５ＮＭＯＳトランジ
スタＮ２５によって接地端子にパスが形成され、第４ノ
ードＱ２４はロー状態を引き続き維持する。ロー状態を
維持する第４ノードＱ２４の電位は第４乃至第６インバ
ータ（Ｉ２４乃至Ｉ２６）を介して反転遅延してハイ状
態に伝送ゲートＭ２１のＮＭＯＳ側に入力され、第７イ
ンバータＩ２７を介してロー状態に反転されてＰＭＯＳ
側に入力され、伝送ゲートＭ２１をターンオンさせる。
一方、第７インバータＩ２７を介したロー状態の信号に
よって第４ＮＭＯＳトランジスタＮ２４はターンオフさ
れる。従って、リセット信号ＲＳＴが出力される。
【００１６】第２ノードＱ２２がロー状態を維持するた
め、第１ＰＭＯＳトランジスタＰ２１がターンオンさ
れ、ランプアップされる電源電圧ＶｃｃがＰＭＯＳトラ
ンジスタのしきい値電圧Ｖｔｐより高い時、電源電圧Ｖ
ｃｃが第１ノードＱ２１に供給される。供給される電源
電圧Ｖｃｃは第１及び第２ＮＭＯＳトランジスタ（Ｎ２
１及びＮ２２）をターンオンさせることのできる２Ｖｔ
ｎとなるまで第１ノードＱ２１の電位を上昇させる。第
１ノードＱ２１の電位が２Ｖｔｎとなる前まで第２ノー
ドＱ２２はロー状態を維持するため、前述の方法と同様
にリセット信号ＲＳＴを出力する。
【００１７】第１ノードＱ２１の電位は引き続き上昇し
ていて、電源電圧Ｖｃｃが第１及び第２ＮＭＯＳトラン
ジスタ（Ｎ２１及びＮ２２）をターンオンさせうる２Ｖ
ｔｎ以上に上昇すると、接地電位に降下する。従って、
第１ノードＱ２１とゲート端子とが接続された第２乃至
第４ＰＭＯＳトランジスタ（Ｐ２２乃至Ｐ２４）をター
ンオンさせて電源電圧Ｖｃｃが第２ノードＱ２２に供給
される。これにより、第２ノードＱ２２はハイ状態を維
持し、第１乃至第３インバータ（Ｉ２１乃至Ｉ２３）を
介して反転遅延して第３ノードＱ２３に供給される。ロ
ー状態を維持する第３ノードＱ２３の電位によって第５
ＰＭＯＳトランジスタＰ２５はターンオンされ、第５Ｎ
ＭＯＳトランジスタＮ２５はターンオフされる。従っ
て、第４ノードＱ２４はターンオンされた第５ＰＭＯＳ
トランジスタＰ２５によって供給された電源電圧Ｖｃｃ
によってハイ状態を維持し、この信号が第４乃至第６イ
ンバータ（Ｉ２４乃至Ｉ２６）を介して反転遅延してロ
ー状態に伝送ゲートＭ２１のＮＭＯＳ側に入力され、第
７インバータＩ２７を介してハイ状態に反転されてＰＭ
ＯＳ側に入力され、伝送ゲートＭ２１をターンオフさせ
る。また、第４ＮＭＯＳトランジスタＮ２４をターンオ
ンさせて出力端子を接地電位に降下させるので、リセッ
ト信号ＲＳＴの供給を遮断する。
【００１８】図５はこのように構成及び駆動される本発
明に係るパワーオンリセット回路の１０００ｍｓｅｃラ
ンプアップ時の出力波形図であり、電源電圧Ｖｃｃが１
０００ｍｓｅｃの間５Ｖに上昇する間、約４２０ｍｓｅ
ｃまで約２．１Ｖのリセット信号が発生する。
【００１９】図６は本発明に係るパワーオンリセット回
路の５０μｓｅｃランプアップ時の出力波形図であり、
速いランピング時間でも本発明に係るパワーオンリセッ
ト回路によってリセット信号が発生することを示してお
り、またこれを用いて電源電圧検出部の機能を考察する
ことができる。
【００２０】電源電圧検出部１０は電源電圧Ｖｃｃが速
くランピングした時に発生する虞のある問題を補完する
ために設置する。図６に示すように、電源電圧のランプ
アップ時間を５０μｓｅｃにした時、電源電圧レベルが
完全に上昇した後、第１ノードＱ２１は約３．５Ｖを維
持し、第２乃至第４ＰＭＯＳトランジスタ（Ｐ２２乃至
Ｐ２４）が弱くターンオンされた状態なので、第２ノー
ドＱ２２がハイ状態となるまで時間がかかる。電源電圧
Ｖｃｃがセットアップされてから、５０μｓｅｃの後チ
ップが動作できる条件にならなければならないが、第２
ノードＱ２２がハイ状態になるまでより長時間がかかる
とすれば、チップが動作すべき時点で引き続きリセット
信号がハイ状態に出力され、チップが誤動作することに
なる。従って、第３ノードＱ２３は電源電圧Ｖｃｃのセ
ットアップ時間以降にも引き続きハイ状態を保持する。
もし第３ノードＱ２３の電位をパワーオンリセット信号
として使用すると、前述したようにチップが誤動作す
る。従って、図４に示すような電源電圧検出部１０を設
置して第３ノードＱ２３がハイ状態を有するとき、電源
電圧検出部１０のイネーブル信号として第３ノードＱ２
３の電位を用いて第３ノードＱ２３の電位をある一定の
電源電圧Ｖｃｃレベルで検出するようにする。これによ
り、伝送ゲートに入力される信号をロー状態に調節して
伝送ゲートをターンオフさせ、第３ノードＱ２３の電位
が出力されることを防止し、第４ＮＭＯＳトランジスタ
Ｎ２４を用いてパワーオンリセット信号がロー状態に出
力されるようにする。
【００２１】図７（ａ）及び図７（ｂ）は本発明に係る
パワーオンリセット回路の５０００ｍｓｅｃランプアッ
プ時のモデルパラメータの変化による波形図であり、本
発明に係るパワーオンリセット回路は従来のパワーオン
リセット回路とは異なって遅いランピングでモデルパラ
メータの変化にも拘わらず動作することを示している。
【００２２】
【発明の効果】上述した本発明によれば、電源電圧のラ
ンプアップ時間に関係なくパワーオンリセット信号を発
生させることができてチップの誤動作を防止することが
でき、これにより素子の信頼性を向上させることができ
る。
【図面の簡単な説明】
【図１】従来のパワーオンリセット回路図である。
【図２】図１の動作を説明するための波形図である。
【図３】図１の動作を説明するための波形図である。
【図４】本発明に係るパワーオンリセット回路図であ
る。
【図５】図４の動作を説明するための波形図である。
【図６】図４の動作を説明するための波形図である。
【図７】図７（ａ）及び図７（ｂ）は本発明に係るパワ
ーオンリセット回路のモデルパラメータの変化による動
作を説明するための波形図である。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第２ノードの電位に応じて第１ノードの
    電位を第１電位に調節するための第１手段と、 前記第１ノードの電位に応じてランプアップされる電源
    電圧を前記第２ノードに供給するための第２手段と、 前記第２ノードの電位を反転遅延させて第3ノードの電
    位を決定するための第３手段と、 前記第３ノードの電位に応じて第４ノードの電位を第２
    電位に調節するための第４手段と、 前記第４ノードの電位を反転遅延させるための第５手段
    と、 前記第５手段の出力信号及びこの反転信号に応じて前記
    第３ノードの電位を出力端子に出力するための第６手段
    と、 前記第５手段の出力信号の反転信号に応じて前記出力端
    子の信号を調節するための第７手段とを含んでなること
    を特徴とするパワーオンリセット回路。
  2. 【請求項２】 電源端子と前記第２ノードとの間に接続
    され、前記第２ノードの電位に応じて前記電源電圧を供
    給するためのＮＭＯＳトランジスタと、 前記第２ノードと接地端子との間に接続されたキャパシ
    タとをさらに含むことを特徴とする請求項１記載のパワ
    ーオンリセット回路。
  3. 【請求項３】 前記第１手段は、前記電源端子と前記第
    1ノードとの間に接続され、前記第２ノードの電位に応
    じて前記電源電圧を前記第１ノードに供給するためのＰ
    ＭＯＳトランジスタと、 前記第2ノードと接地端子との間に接続され、前記第2ノ
    ードの電位に応じて駆動される第１ＮＭＯＳトランジス
    タ及び前記第１ＮＭＯＳトランジスタの出力に応じて駆
    動される第２ＮＭＯＳトランジスタとからなることを特
    徴とする請求項１記載のパワーオンリセット回路。
  4. 【請求項４】 前記第２手段は前記電源端子と前記第２
    ノードとの間に接続され、前記第１ノードの電位に応じ
    て駆動される多数のＰＭＯＳトランジスタからなること
    を特徴とする請求項１記載のパワーオンリセット回路。
  5. 【請求項５】 前記第４手段は、前記第３ノードの電位
    に応じて電源電圧を前記第４ノードに供給するためのＰ
    ＭＯＳトランジスタと、 前記第4ノードの電位及び前記第3ノードの電位に応じて
    前記第４ノードの電位を調節するための電源電圧検出部
    とからなることを特徴とする請求項１記載のパワーオン
    リセット回路。
  6. 【請求項６】 前記電源電圧検出部は、電源端子と前記
    第4ノードとの間に接続され、前記第4ノードの電位に応
    じて電源電圧を第4ノードに供給するためのＰＭＯＳト
    ランジスタと、 前記第4ノードと接地端子との間に接続され、前記第３
    ノードの電位に応じて第４ノードの電位を接地電位に降
    下させるためのＮＭＯＳトランジスタとからなることを
    特徴とする請求項５記載のパワーオンリセット回路。
  7. 【請求項７】 前記第６手段は伝送ゲートであることを
    特徴とする請求項１記載のパワーオンリセット回路。
  8. 【請求項８】 前記第７手段はＮＭＯＳトランジスタで
    あることを特徴とする請求項１記載のパワーオンリセッ
    ト回路。
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