JP2001043182A - パラレルバスシステム - Google Patents
パラレルバスシステムInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
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Abstract
(57)【要約】
【課題】 周辺装置を拡張可能なパラレルバスシステム
を提供し、このパラレルバスシステムに合わせて設計さ
れた周辺装置を容易に拡張できるようにすることを目的
とする。 【解決手段】 1つのCPU21と、一種類以上の周辺
装置22,23,24と、前記CPU21と前記一種類
以上の周辺装置22,23,24とを接続するパラレル
バス20とを備え、パラレルバス20の1本のラインを
周辺装置選定ラインに用い、別の1本のラインをシステ
ムクロックラインに用い、その他のラインをシステムの
1バイトの必要とするラインに用い、その他のライン上
に流れる情報形態を指令バイト,アドレスバイト,及び
データバイトとすることにより上記課題を解決する。
を提供し、このパラレルバスシステムに合わせて設計さ
れた周辺装置を容易に拡張できるようにすることを目的
とする。 【解決手段】 1つのCPU21と、一種類以上の周辺
装置22,23,24と、前記CPU21と前記一種類
以上の周辺装置22,23,24とを接続するパラレル
バス20とを備え、パラレルバス20の1本のラインを
周辺装置選定ラインに用い、別の1本のラインをシステ
ムクロックラインに用い、その他のラインをシステムの
1バイトの必要とするラインに用い、その他のライン上
に流れる情報形態を指令バイト,アドレスバイト,及び
データバイトとすることにより上記課題を解決する。
Description
【0001】
【発明の属する技術分野】本発明は、パラレルバスシス
テムに係り、特に周辺装置を拡張可能なパラレルバスシ
ステムであって、チップ上のシステム(System On Chi
p)或いは、その他の類似システムでその周辺装置を拡
張するパラレルバスシステムに関する。
テムに係り、特に周辺装置を拡張可能なパラレルバスシ
ステムであって、チップ上のシステム(System On Chi
p)或いは、その他の類似システムでその周辺装置を拡
張するパラレルバスシステムに関する。
【0002】
【従来の技術】一般のチップ上のシステム(System On
Chip)は、図1に示すように、1つのチップ1上にCP
U(Central Process Unit)11、デコーダ12、幾つ
かの周辺装置13,14,15、内部接続線CS1,C
S2,CS3、及びバス10が既に設定されている。
Chip)は、図1に示すように、1つのチップ1上にCP
U(Central Process Unit)11、デコーダ12、幾つ
かの周辺装置13,14,15、内部接続線CS1,C
S2,CS3、及びバス10が既に設定されている。
【0003】
【発明が解決しようとする課題】しかしながら、使用す
る場合は、必要があればその他の周辺装置を付け加えな
ければならないが、かなり困難なことである。また、2
つのチップを連結して拡張する場合、接続線が複雑にな
るばかりでなく、プログラムの作製が繁雑となるという
問題がある。
る場合は、必要があればその他の周辺装置を付け加えな
ければならないが、かなり困難なことである。また、2
つのチップを連結して拡張する場合、接続線が複雑にな
るばかりでなく、プログラムの作製が繁雑となるという
問題がある。
【0004】一方、一般のシリアルバスシステムは、周
辺装置を拡張する機能を有しているが、シリアルバスシ
ステムであるが故に関係指令及びデータの伝送が頗る遅
くなるという問題がある。本発明は、上記の点に鑑みな
されたもので、周辺装置を拡張可能なパラレルバスシス
テムを提供し、このパラレルバスシステムに合わせて設
計された周辺装置を容易に拡張できるようにすることを
目的とする。
辺装置を拡張する機能を有しているが、シリアルバスシ
ステムであるが故に関係指令及びデータの伝送が頗る遅
くなるという問題がある。本発明は、上記の点に鑑みな
されたもので、周辺装置を拡張可能なパラレルバスシス
テムを提供し、このパラレルバスシステムに合わせて設
計された周辺装置を容易に拡張できるようにすることを
目的とする。
【0005】また、本発明の更なる目的は、パラレルバ
スシステム中の周辺装置も必要に応じてパラレルバスシ
ステムを制御し、周辺装置もまたデータの伝送を制御す
ることを目的とする。また、本発明の更なる目的は、同
時に1つ以上のCPUを有し、タイムシェアリングでパ
ラレルバスシステムを制御することを目的とする。
スシステム中の周辺装置も必要に応じてパラレルバスシ
ステムを制御し、周辺装置もまたデータの伝送を制御す
ることを目的とする。また、本発明の更なる目的は、同
時に1つ以上のCPUを有し、タイムシェアリングでパ
ラレルバスシステムを制御することを目的とする。
【0006】
【課題を解決するための手段】そこで、上記課題を解決
するため、本発明のパラレルバスシステムは、中央演算
処理装置と、1種以上の周辺装置と、前記中央演算処理
装置と前記1種以上の周辺装置とを接続するパラレルバ
スとより構成されるパラレルバスシステムにおいて、前
記パラレルバスが前記周辺装置を選定する選定ライン
と、前記周辺装置にシステムクロックを供給するシステ
ムクロックラインと、指令バイト,アドレスバイト,及
びデータバイトを伝送するパラレルラインとを含む構成
であり、前記パラレルライン上を指令バイト,アドレス
バイト,データバイトが順番に伝送されることを特徴と
する。
するため、本発明のパラレルバスシステムは、中央演算
処理装置と、1種以上の周辺装置と、前記中央演算処理
装置と前記1種以上の周辺装置とを接続するパラレルバ
スとより構成されるパラレルバスシステムにおいて、前
記パラレルバスが前記周辺装置を選定する選定ライン
と、前記周辺装置にシステムクロックを供給するシステ
ムクロックラインと、指令バイト,アドレスバイト,及
びデータバイトを伝送するパラレルラインとを含む構成
であり、前記パラレルライン上を指令バイト,アドレス
バイト,データバイトが順番に伝送されることを特徴と
する。
【0007】このように、パラレルバスを選定ライン,
システムクロックライン,パラレルラインで構成し、パ
ラレルラインを利用して指令バイト,アドレスバイト,
データバイトを順番に伝送することにより、周辺装置を
拡張可能なパラレルバスシステムを提供し、このパラレ
ルバスシステムに合わせて設計された周辺装置を容易に
拡張することができる。
システムクロックライン,パラレルラインで構成し、パ
ラレルラインを利用して指令バイト,アドレスバイト,
データバイトを順番に伝送することにより、周辺装置を
拡張可能なパラレルバスシステムを提供し、このパラレ
ルバスシステムに合わせて設計された周辺装置を容易に
拡張することができる。
【0008】また、本発明のパラレルバスシステムは、
前記中央演算処理装置が周辺装置選定ラインを使用しな
い場合であって、前記周辺装置自身が中央演算処理装置
を有する場合は、前記周辺装置選定ラインを利用して他
の周辺装置が情報を受信するのを制御することを特徴と
する。このように、パラレルバスシステム中の周辺装置
も必要に応じてパラレルバスシステムを制御し、周辺装
置もまたデータの伝送を制御することができる。
前記中央演算処理装置が周辺装置選定ラインを使用しな
い場合であって、前記周辺装置自身が中央演算処理装置
を有する場合は、前記周辺装置選定ラインを利用して他
の周辺装置が情報を受信するのを制御することを特徴と
する。このように、パラレルバスシステム中の周辺装置
も必要に応じてパラレルバスシステムを制御し、周辺装
置もまたデータの伝送を制御することができる。
【0009】また、本発明のパラレルバスシステムは、
前記中央演算処理装置の数が1より大きく、且つ全てが
前記パラレルバスに接続され、関係のある周辺装置にタ
イムシェアリング処理を行い、或いは1つの中央演算処
理装置に優先順位を付与し、他の中央演算処理装置を中
断させて、パラレルバスを制御することを特徴とする。
前記中央演算処理装置の数が1より大きく、且つ全てが
前記パラレルバスに接続され、関係のある周辺装置にタ
イムシェアリング処理を行い、或いは1つの中央演算処
理装置に優先順位を付与し、他の中央演算処理装置を中
断させて、パラレルバスを制御することを特徴とする。
【0010】このように、同時に1つ以上の中央演算処
理装置を有し、タイムシェアリングでパラレルバスシス
テムを制御することができる。
理装置を有し、タイムシェアリングでパラレルバスシス
テムを制御することができる。
【0011】
【発明の実施の形態】以下に、本発明の実施例を図面に
基づいて説明する。図2は、本発明のパラレルバスシス
テムの一実施例の説明図を示す。図2において、CPU
21と周辺装置22,23,24(周辺装置は3つに限
るものではない)とが互いにパラレルバス20で接続さ
れている。パラレルバス20は10本のライン(本発明
はラインの数に限定されない)を有し、各ラインは表1
に示すような機能を有する。
基づいて説明する。図2は、本発明のパラレルバスシス
テムの一実施例の説明図を示す。図2において、CPU
21と周辺装置22,23,24(周辺装置は3つに限
るものではない)とが互いにパラレルバス20で接続さ
れている。パラレルバス20は10本のライン(本発明
はラインの数に限定されない)を有し、各ラインは表1
に示すような機能を有する。
【0012】
【表1】
【0013】システムクロックラインSCLKは、シス
テムクロックをCPU21,各周辺装置22,23,2
4に送信するのに用いるラインである。周辺装置選定ラ
インCSBは、CPU21が全ての周辺装置22,2
3,24に情報を受信したか否かを通知するのに用いる
ラインである。例えばそれが低電位の場合、全ての周辺
装置22,23,24を代表して情報を受信したことを
通知し、それが高電位の場合、即ち相反するものであ
る。
テムクロックをCPU21,各周辺装置22,23,2
4に送信するのに用いるラインである。周辺装置選定ラ
インCSBは、CPU21が全ての周辺装置22,2
3,24に情報を受信したか否かを通知するのに用いる
ラインである。例えばそれが低電位の場合、全ての周辺
装置22,23,24を代表して情報を受信したことを
通知し、それが高電位の場合、即ち相反するものであ
る。
【0014】CPU21が全ての周辺装置22,23,
24に情報の受信準備をするように通知した後、パラレ
ル伝送ラインCD0〜CD7に指令バイトの全てのバイ
トを送り出す。その次に、アドレスバイトの全てのバイ
トを送り出す。その後、データバイトの全てのバイトを
送り出す。各周辺装置は、これらの情報の解読を開始
し、指示に従って作業を行なう。
24に情報の受信準備をするように通知した後、パラレ
ル伝送ラインCD0〜CD7に指令バイトの全てのバイ
トを送り出す。その次に、アドレスバイトの全てのバイ
トを送り出す。その後、データバイトの全てのバイトを
送り出す。各周辺装置は、これらの情報の解読を開始
し、指示に従って作業を行なう。
【0015】指令バイト(8ビット)は、先にパラレル
伝送ラインCD0〜CD7に送られるので、周辺装置2
2,23,24が指令バイトであることを確認するため
にパラレル伝送ラインCD0の1を指令バイトと規定す
ることができる。なお、指令バイトの種類を表2に示し
ておく。
伝送ラインCD0〜CD7に送られるので、周辺装置2
2,23,24が指令バイトであることを確認するため
にパラレル伝送ラインCD0の1を指令バイトと規定す
ることができる。なお、指令バイトの種類を表2に示し
ておく。
【0016】
【表2】
【0017】通常、指令バイトは1バイト(本実施例に
おいて1バイトは8ビットである)だけでなく、第1バ
イトは指令命令IDENであり、どの周辺装置がデータ
を受信する準備を行なうかを指示するのに用いる。そし
て、その後の4つのコードは周辺装置22,23,24
の代表コードであり、本実施例では16個の周辺装置を
指定できる。
おいて1バイトは8ビットである)だけでなく、第1バ
イトは指令命令IDENであり、どの周辺装置がデータ
を受信する準備を行なうかを指示するのに用いる。そし
て、その後の4つのコードは周辺装置22,23,24
の代表コードであり、本実施例では16個の周辺装置を
指定できる。
【0018】その次は、指令命令COMBO,MODE
1,MODE2,NAUTO,AUTOA1,AUTO
A2,AUTOS1,AUTOS2等のバイトである。
指令命令CONBOを使用する場合には、当該指定され
た周辺装置中に若干の子装置を含んでいることを示す。
そして、その後の4つのコードは子装置のアドレスを指
定するもので、本実施例では16個の子装置を含むこと
ができる。
1,MODE2,NAUTO,AUTOA1,AUTO
A2,AUTOS1,AUTOS2等のバイトである。
指令命令CONBOを使用する場合には、当該指定され
た周辺装置中に若干の子装置を含んでいることを示す。
そして、その後の4つのコードは子装置のアドレスを指
定するもので、本実施例では16個の子装置を含むこと
ができる。
【0019】指令命令MODE1,MODE2は、周辺
装置のメモリが小型或いは大型であるかを指定するのに
用いられる。NAUTOは周辺装置内のメモリアドレス
が自動的に増減しないように指定するのに用いられる。
AUTOA1,AUTOA2,AUTOS1,或いはA
UTOS2を使用する場合には、後続のデータが連続伝
送可能で、毎回指令バイトとアドレスバイトとを付加す
る必要がない。
装置のメモリが小型或いは大型であるかを指定するのに
用いられる。NAUTOは周辺装置内のメモリアドレス
が自動的に増減しないように指定するのに用いられる。
AUTOA1,AUTOA2,AUTOS1,或いはA
UTOS2を使用する場合には、後続のデータが連続伝
送可能で、毎回指令バイトとアドレスバイトとを付加す
る必要がない。
【0020】その次に、その他の指令命令である16個
の読み書き指令バイトの中の1つを送り出し、指令バイ
トを読み書きするには下記の4種類がある。 〔指令バイトを書き込む〕CPU21がデータを周辺装
置内に書き込むことを示し、そのデータの形態は1バイ
トから4バイトである。即ち、指令命令WR1B,WR
2B,WR3B,及びWR4Bである。 〔読み取り後、書き換えバイト〕CPU21が周辺装置
内のデータを読み出し、処理を加えた後で再び周辺装置
の元アドレスに書き込むことを示し、そのデータの形態
は1バイトから4バイトである。即ち、指令命令RMW
1B,RMW2B,RMW3B,RMW4Bである。 〔書き込み後、読み取りチェックする〕CPU21がデ
ータを周辺装置内に書き込み、そのデータが正確に書き
込まれたかを確認するために再びデータを読み出すこと
を示し、そのデータの形態は1バイトから4バイトであ
る。即ち、指令命令RFW1B,RFW2B,RFW3
B,RFW4Bである。 〔指定バイトを読み出す〕CPU21が周辺装置内のデ
ータを読み出すことを示し、そのデータの形態は1バイ
トから4バイトである。即ち、指令命令RD1B,RD
2B,RD3B,RD4Bである。
の読み書き指令バイトの中の1つを送り出し、指令バイ
トを読み書きするには下記の4種類がある。 〔指令バイトを書き込む〕CPU21がデータを周辺装
置内に書き込むことを示し、そのデータの形態は1バイ
トから4バイトである。即ち、指令命令WR1B,WR
2B,WR3B,及びWR4Bである。 〔読み取り後、書き換えバイト〕CPU21が周辺装置
内のデータを読み出し、処理を加えた後で再び周辺装置
の元アドレスに書き込むことを示し、そのデータの形態
は1バイトから4バイトである。即ち、指令命令RMW
1B,RMW2B,RMW3B,RMW4Bである。 〔書き込み後、読み取りチェックする〕CPU21がデ
ータを周辺装置内に書き込み、そのデータが正確に書き
込まれたかを確認するために再びデータを読み出すこと
を示し、そのデータの形態は1バイトから4バイトであ
る。即ち、指令命令RFW1B,RFW2B,RFW3
B,RFW4Bである。 〔指定バイトを読み出す〕CPU21が周辺装置内のデ
ータを読み出すことを示し、そのデータの形態は1バイ
トから4バイトである。即ち、指令命令RD1B,RD
2B,RD3B,RD4Bである。
【0021】指令命令REGISTERはシフトレジス
タを選定し、CPU21がデータを周辺装置の関係ある
レジスタ中に送るのに用いられ、前の2ビットは10で
あり、後の6個のビットR5,R4,R3,R2,R
1,R0は64個のレジスタを指定することができる。
指令バイトを送信後、すぐにアドレスバイトを送り出
す。なお、アドレスバイトの種類を表3に示しておく。
タを選定し、CPU21がデータを周辺装置の関係ある
レジスタ中に送るのに用いられ、前の2ビットは10で
あり、後の6個のビットR5,R4,R3,R2,R
1,R0は64個のレジスタを指定することができる。
指令バイトを送信後、すぐにアドレスバイトを送り出
す。なお、アドレスバイトの種類を表3に示しておく。
【0022】
【表3】
【0023】表3のアドレス指令は、MODE2を例に
説明するものであり、パラレル伝送ラインCD0〜CD
7上に3つのバイトを連続に送り出し、メモリの大きさ
に基づいて異なる予定ビット値を有する。例えば、4M
Bのメモリの場合はその第1ビットの前2個のビットを
「00」に規定し、2MBのメモリの場合はその第1ビ
ットの前3個のビットを「010」に規定する。その他
はこの様に類推できる。なお、注意すべきことは第1ア
ドレスバイトの第1ビットCD0を0と規定し、指令バ
イトの第1ビットと区別する。
説明するものであり、パラレル伝送ラインCD0〜CD
7上に3つのバイトを連続に送り出し、メモリの大きさ
に基づいて異なる予定ビット値を有する。例えば、4M
Bのメモリの場合はその第1ビットの前2個のビットを
「00」に規定し、2MBのメモリの場合はその第1ビ
ットの前3個のビットを「010」に規定する。その他
はこの様に類推できる。なお、注意すべきことは第1ア
ドレスバイトの第1ビットCD0を0と規定し、指令バ
イトの第1ビットと区別する。
【0024】指令バイトにおいてMODE1を使用した
場合、アドレスバイトは只1つのバイトを送り出せばよ
く、メモリアドレスは128バイトであることを示す。
アドレスバイトを送り出した後、すぐにデータバイトを
送り出し、データバイトの数は既に上記4種類の書き込
みバイトで規定されている。データバイトを送り出した
後、周辺装置選定ラインCSBは高電位に転じ、各周辺
装置にこの1回の情報が完了したことを通知する。
場合、アドレスバイトは只1つのバイトを送り出せばよ
く、メモリアドレスは128バイトであることを示す。
アドレスバイトを送り出した後、すぐにデータバイトを
送り出し、データバイトの数は既に上記4種類の書き込
みバイトで規定されている。データバイトを送り出した
後、周辺装置選定ラインCSBは高電位に転じ、各周辺
装置にこの1回の情報が完了したことを通知する。
【0025】本発明の周辺装置も又CPU21に合わせ
た設計にすることができ、適当な時期にこのパラレルバ
スを制御し、例えばCPU21が周辺装置選定ラインの
制御を停止させた後に、主動的に周辺装置選定ラインを
制御し、その他の周辺装置が情報を受信する様に通知す
る。図3は、本発明のパラレルバスシステムの他の実施
例の説明図を示す。図2において、二つのCPU31,
32と周辺装置33,34,35とが互いにパラレルバ
ス30で接続されている。二つのCPU31,32は、
それぞれ関係ある周辺装置33,34,35を制御する
ことができ、パラレルバス30を制御する人がいなけれ
ば制御することができ、或いはその中の一つのCPUに
優先順位がある場合に、別の1つのCPUを中断してこ
のパラレルバスを制御する。
た設計にすることができ、適当な時期にこのパラレルバ
スを制御し、例えばCPU21が周辺装置選定ラインの
制御を停止させた後に、主動的に周辺装置選定ラインを
制御し、その他の周辺装置が情報を受信する様に通知す
る。図3は、本発明のパラレルバスシステムの他の実施
例の説明図を示す。図2において、二つのCPU31,
32と周辺装置33,34,35とが互いにパラレルバ
ス30で接続されている。二つのCPU31,32は、
それぞれ関係ある周辺装置33,34,35を制御する
ことができ、パラレルバス30を制御する人がいなけれ
ば制御することができ、或いはその中の一つのCPUに
優先順位がある場合に、別の1つのCPUを中断してこ
のパラレルバスを制御する。
【0026】本発明のパラレルバスシステムにおいて、
パラレルラインの数、バイトの大きさ、ロジックの正
負、ラインの順序、指令バイトとアドレスバイトとの種
類と形態、CPUの数等は全て制限がなく、然もチップ
上のシステム(System On Chip)に使用するものに限ら
ない。上記例は例を挙げて説明したものにすぎず、それ
を制限するものではない。本発明の精神と範囲とは上記
の特許請求の範囲に準ずるものである。
パラレルラインの数、バイトの大きさ、ロジックの正
負、ラインの順序、指令バイトとアドレスバイトとの種
類と形態、CPUの数等は全て制限がなく、然もチップ
上のシステム(System On Chip)に使用するものに限ら
ない。上記例は例を挙げて説明したものにすぎず、それ
を制限するものではない。本発明の精神と範囲とは上記
の特許請求の範囲に準ずるものである。
【0027】
【発明の効果】上述の如く、本発明によれば、周辺装置
を拡張可能なパラレルバスシステムを提供し、このパラ
レルバスシステムに合わせて設計された周辺装置を容易
に拡張することができる。また、パラレルバスシステム
中の周辺装置も必要に応じてパラレルバスシステムを制
御し、周辺装置もまたデータの伝送を制御することがで
きる。また、同時に1つ以上のCPUを有し、タイムシ
ェアリングでパラレルバスシステムを制御することがで
きる。
を拡張可能なパラレルバスシステムを提供し、このパラ
レルバスシステムに合わせて設計された周辺装置を容易
に拡張することができる。また、パラレルバスシステム
中の周辺装置も必要に応じてパラレルバスシステムを制
御し、周辺装置もまたデータの伝送を制御することがで
きる。また、同時に1つ以上のCPUを有し、タイムシ
ェアリングでパラレルバスシステムを制御することがで
きる。
【図1】パラレルバスシステムの一例の構成図である。
【図2】本発明のパラレルバスシステムの一実施例の説
明図である。
明図である。
【図3】本発明のパラレルバスシステムの他の実施例の
説明図である。
説明図である。
20,30 パラレルバス 21,31,32 CPU 22〜24,33〜35 周辺装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アングス リン 台湾 シン・チュ・カウンティ パオ−シ ャヌ・カントリ ショアン−シィ・ヴィレ ッジ ショアン−フォン・ロード 131番 地 3フロアー (72)発明者 フン−タ クオ 台湾 シン・チュ・カウンティ パオ−シ ャヌ・カントリ ショイ−シエン・ロード 96番地 Fターム(参考) 5B061 FF01 GG13 5B062 AA10 EE10 FF05
Claims (16)
- 【請求項1】 中央演算処理装置と、1種以上の周辺装
置と、前記中央演算処理装置と前記1種以上の周辺装置
とを接続するパラレルバスとより構成されるパラレルバ
スシステムにおいて、 前記パラレルバスが前記周辺装置を選定する選定ライン
と、 前記周辺装置にシステムクロックを供給するシステムク
ロックラインと、 指令バイト,アドレスバイト,及びデータバイトを伝送
するパラレルラインとを含む構成であり、 前記パラレルライン上を指令バイト,アドレスバイト,
データバイトが順番に伝送されることを特徴とするパラ
レルバスシステム。 - 【請求項2】 前記選定ラインは、前記中央演算処理装
置が全ての周辺装置に前記バイトを受信したか否かを通
知することを特徴とする請求項1記載のパラレルバスシ
ステム。 - 【請求項3】 前記指令バイト中に前記1種以上の周辺
装置の指令バイトを選定するものを含み、前記1種類以
上の周辺装置のうちどの周辺装置が前記アドレスバイト
及びデータバイトを受信するのかを確認することを特徴
とする請求項1記載のパラレルバスシステム。 - 【請求項4】 前記指令バイト中に前記1種以上の周辺
装置中のシフトレジスタの指令バイトに係るものを選定
するものを含むことを特徴とする請求項1記載のパラレ
ルバスシステム。 - 【請求項5】 前記指令バイト中に、後続の前記アドレ
スバイトの連続バイト数の指令バイトが1種以上である
かを確認し、後続にいくつのアドレスバイトがあるかを
確認するものを含むことを特徴とする請求項1記載のパ
ラレルバスシステム。 - 【請求項6】 前記指令バイト中に、前記1種以上の周
辺装置に記憶したいデータのアドレスが自動的に増減さ
れたか否かを確認する指令バイトを含むことを特徴とす
る請求項1記載のパラレルバスシステム。 - 【請求項7】 前記周辺装置中に記憶したいデータのア
ドレスが自動的に増減されたか否かを確認する指令バイ
トを使用した後、後続の関係あるデータは指令バイト及
びアドレスバイトを取り除いて通信速度を早めることを
特徴とする請求項6記載のパラレルバスシステム。 - 【請求項8】 前記指令バイトは、読み取り,書き込
み,読み取り後に書き換え,書き込み後に読み取りチェ
ックの4つのパターンを含むことを特徴とする請求項1
記載のパラレルバスシステム。 - 【請求項9】 前記4つのパターンを含む指令バイト
は、前記アドレスバイト後のデータバイトにいくつのデ
ータバイトが続くかを指定することを特徴とする請求項
8記載のパラレルバスシステム。 - 【請求項10】 前記読み取りの指令バイトは、前記周
辺装置内のデータを読み出した指令バイトであることを
特徴とする請求項8記載のパラレルバスシステム。 - 【請求項11】 前記書き込みの指令バイトは、関係あ
るデータを周辺装置内に書き込む指令バイトであること
を特徴とする請求項8記載のパラレルバスシステム。 - 【請求項12】 前記読み取り後に書き換えの指令バイ
トは、データを読み出した後、前記データを修正して元
のアドレスに書き込む指令バイトであることを特徴とす
る請求項8記載のパラレルバスシステム。 - 【請求項13】 前記書き込み後に読み取りチェックの
指令バイトは、前記周辺装置中に書き込まれたデータを
更に読み出して確認する指令バイトであることを特徴と
する請求項8記載のパラレルバスシステム。 - 【請求項14】 前記指令バイトに基づいてアドレスバ
イト及びデータバイトを伝送完了後、前記周辺装置選定
ラインは全ての周辺装置に情報の受信を停止するよう通
知することを特徴とする請求項1記載のパラレルバスシ
ステム。 - 【請求項15】 前記中央演算処理装置が周辺装置選定
ラインを使用しない場合であって、前記周辺装置自身が
中央演算処理装置を有する場合は、前記周辺装置選定ラ
インを利用して他の周辺装置が情報を受信するのを制御
することを特徴とする請求項1記載のパラレルバスシス
テム。 - 【請求項16】 前記中央演算処理装置の数が1より大
きく、且つ全てが前記パラレルバスに接続され、関係の
ある周辺装置にタイムシェアリング処理を行い、或いは
1つの中央演算処理装置に優先順位を付与し、他の中央
演算処理装置を中断させて、パラレルバスを制御するこ
とを特徴とする請求項1記載のパラレルバスシステム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/350,109 US6442636B1 (en) | 1999-07-09 | 1999-07-09 | Parallel bus system capable of expanding peripheral devices |
EP99113657A EP1069506B1 (en) | 1999-07-09 | 1999-07-14 | A parallel bus system capable of expanding peripheral devices |
JP11209597A JP2001043182A (ja) | 1999-07-09 | 1999-07-23 | パラレルバスシステム |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/350,109 US6442636B1 (en) | 1999-07-09 | 1999-07-09 | Parallel bus system capable of expanding peripheral devices |
EP99113657A EP1069506B1 (en) | 1999-07-09 | 1999-07-14 | A parallel bus system capable of expanding peripheral devices |
JP11209597A JP2001043182A (ja) | 1999-07-09 | 1999-07-23 | パラレルバスシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001043182A true JP2001043182A (ja) | 2001-02-16 |
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Family Applications (1)
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---|---|---|---|
JP11209597A Pending JP2001043182A (ja) | 1999-07-09 | 1999-07-23 | パラレルバスシステム |
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---|---|
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EP (1) | EP1069506B1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1999
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- 1999-07-14 EP EP99113657A patent/EP1069506B1/en not_active Expired - Lifetime
- 1999-07-23 JP JP11209597A patent/JP2001043182A/ja active Pending
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US8959256B2 (en) | 2010-11-11 | 2015-02-17 | Mitsubishi Electric Corporation | Peripheral equipment and parallel bus system |
Also Published As
Publication number | Publication date |
---|---|
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US6442636B1 (en) | 2002-08-27 |
EP1069506B1 (en) | 2006-06-07 |
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