JP2001036925A - 画像送信装置及び画像受信装置及び画像伝送システム - Google Patents
画像送信装置及び画像受信装置及び画像伝送システムInfo
- Publication number
- JP2001036925A JP2001036925A JP11202559A JP20255999A JP2001036925A JP 2001036925 A JP2001036925 A JP 2001036925A JP 11202559 A JP11202559 A JP 11202559A JP 20255999 A JP20255999 A JP 20255999A JP 2001036925 A JP2001036925 A JP 2001036925A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- memory
- transmission
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Controls And Circuits For Display Device (AREA)
- Time-Division Multiplex Systems (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
Abstract
メモリを設けて、解像度と明るさの低下を防ぐ。 【解決手段】 R・G・B各色の前フレームの色信号を
記憶し、再生用に読み出す各色信号毎のメモリ12と、
送信されたR・G・Bの少なくとも1つの現フレームの
色信号を検出して対応スイッチ10を制御する同期分離
回路7とを備えて、送信された現フレームの色信号で、
対応するメモリの色信号を更新し、かつその色の再生用
出力を行うようにした。
Description
タ等の機器の画像信号を伝送する装置、システムに関す
るものである。
される従来の画像伝送システムを示す。図85におい
て、91はカラーテレビカメラ、92は第一の切替器、
93は符号器、94は電話器、95は伝送制御器、96
は伝送路入出力端、97は復号器、98は第二の切替
器、99はカラーテレビディスプレイである。
カメラ1からのR・G・B三原色コンポーネント信号
は、第一の切替器2で切り替えて、1走査線につき1コ
ンポーネント信号を線順次に時分割化する。図86はカ
ラーテレビカメラ1からのR・G・Bコンポーネント信
号の出力波形例を示し、(イ)はR(赤)出力波形、
(ロ)はG(緑)出力波形、(ハ)はB(青)出力波形
である。また、図87は第一切替器2で時分割化された
R・G・B線順次コンポーネント信号の波形例を示し、
丸1、丸2、丸3、…は図86の丸1、丸2、丸3、…
の部分に相当する。
ポーネント信号は、白黒テレビ信号符号化するのと同等
の符号器で符号化できる。図85の符号器93からの画
像信号は、電話機94からの音声信号等と共に伝送制御
器95に入力されて、伝送路に出力できる信号形式に変
換、伝送路入出力端96に出力される。相手方からの画
像信号と音声信号は、伝送路入出力端96から伝送制御
器95に入力され、この伝送制御器95から音声信号は
電話機94に、画像信号は復号器97に入力される。複
合器97で復号される信号は、図87に示すようなR・
G・B線順次コンポーネント信号で、白黒テレビ信号を
復号するのと同等の復号器で復号することができる。
って、1走査線につき1コンポーネント信号をカラーテ
レビディスプレイ99の該当する色入力端に、線順次に
分配される。図88はカラーテレビディスプレイ99に
入力されるR・G・B三原色コンポーネント信号の波形
例を示し、(イ)はR入力波形、(ロ)はG入力波形、
(ハ)はB入力波形である。図88のように、第2の切
替器8から分配されたコンポーネント信号の走査期間以
外の他の走査期間は、黒レベルに置き換えられて、カラ
ーテレビディスプレイ9のR・G・B各入力端に入力さ
れ、カラー画像が表示される。
・B三原色コンポーネント信号の伝送を時分割化するこ
とにより、情報量を1/3にすることができる。しかし
ながら、走査線を1/3に間引いているので、垂直解像
度の低下は免れない。また、カラーテレビディスプレイ
への入力信号の間引かれた部分は黒レベルになってお
り、明るさも1/3になるという課題があった。
なされたもので、R・G・B三原色コンポーネント信号
を垂直走査周期に順次送って伝送量は減らすが、受像側
で、メモリを使用して、間引かれた部分も前フレームか
ら得られる信号があるようにして、伝送帯域を低減し、
情報量の削減を図りつつ、解像度、明るさ両方の低下の
ない画像伝送装置、システムを得ることを目的とする。
装置は、分離後のR・G・B各色の前フレームの色信号
を記憶し、再生用に読み出す各色信号毎のメモリと、送
信されてくる複合同期信号から送信されたR・G・Bの
少なくとも1つの現フレームの色信号を検出して対応ス
イッチを制御する同期分離回路とを備えて、送信された
現フレームの色信号で、対応するメモリの色信号を更新
し、かつその色の再生用出力を行うようにした。
たR・G・B各色信号の内から定められた数の色信号の
みをフレーム毎に順次選択するスイッチと、送信信号中
の1フレームの走査線数を計測する走査線計測回路を備
えて、フレーム毎の送信色信号として、選択された色信
号のみを送信し、走査線数が所定値以上であれば広帯域
伝送であるとして搬送周波数を選択するようにした。
線数を計測する走査線計測回路を備えて、走査線数が所
定値以上であれば広帯域伝送であるとして搬送周波数を
選択するようにした。
線数を計測した結果を走査線情報として符号化する符号
化回路を備えて、送信信号中に走査線情報を多重化して
送信するようにした。
線数情報を復号する走査線情報復号回路を備えて、走査
線数が所定値以上であるという復号結果を得ると、広帯
域伝送であるとして搬送周波数を選択するようにした。
毎に送信用バッファメモリを備えて、送信は、記憶され
た色信号を書き込み速度より低速で読み出して色信号を
送信するようにした。
クロックを書き込みクロックとは異なる周期も設けて、
指定により読み出しクロックを選択するようにした。
されたR・G・B各色信号の内から定められた数の色信
号のみをフレーム毎に順次選択するスイッチを備えて、
フレーム毎の送信色信号として、選択された色信号のみ
を送信するようにした画像送信装置と、分離後のR・G
・B各色の前フレームの色信号を記憶して再生用に読み
出す各色信号毎のメモリと、画像送信装置より送信され
てくる複合同期信号から送信されたR・G・Bの少なく
とも1つの現フレームの色信号を検出して対応スイッチ
を制御する同期分離回路とを備えて、送信された現フレ
ームの色信号で、対応するメモリの色信号を更新し、か
つその色の再生用出力を行うようにした画像受信装置、
とで構成する。
かわる画像伝送装置システムを液晶表示装置を例とし
て、構成と動作を説明する。図1(A)は、本実施の形
態における受像装置と画像伝送システムの概念を示す図
である。図において、101は送信装置、111は受像
装置である。図1(B)は、その詳細構成図である。図
において、1RはR(赤)信号の帰線期間を固定電圧に
クランプするクランプ回路、1GはG(緑)信号のクラ
ンプ回路、1BはB(青)信号のクランプ回路、2は水
平同期信号H、垂直同期信号Vを混合し、復号同期信号
とする同期混合回路、3は垂直同期信号Vの周波数を計
数し3垂直走査周期を1周期とする4つのタイミング信
号を発生するカウンタ、4はカウンタ3の出力のタイミ
ング信号により切り替えられる3入力のスイッチ、5は
スイッチ4、同期混合回路2、カウンタ3の出力である
4つのタイミング信号のうちのひとつID信号を加算す
る加算器である。以上が送信装置101側にある。6は
伝送回路である。以下の要素は受像装置111側にあ
り、7は復調された信号より加算器5で加算されたID
信号および、復号同期信号を分離しかつ、水平、垂直の
同期信号に分離し、ID信号、水平同期信号、垂直同期
信号の3つを出力するする同期分離回路、8は水平同期
信号に同期したクロック信号を発生するクロック発生回
路、9はA/Dコンバータ、10はA/Dコンバータ9
の出力を3つのメモリに分配する分配スイッチ、11は
分配スイッチ10の制御およびメモリの書き込み/読み
出しを制御するメモリ制御回路、12RはR用メモリ回
路、12GはG用メモリ回路、12BはB用メモリ回
路、13RはR用D/Aコンバータ、13GはG用D/
Aコンバータ、13BはB用D/Aコンバータ、14R
はR用増幅回路、14GはG用増幅回路、14BはB用
増幅回路である。
H、Vで示される入力端子にはパーソナルコンピュータ
などのR、G、Bの三原色信号、H、Vの水平、垂直同
期信号がそれぞれ供給される。R、G、Bの信号はそれ
ぞれクランプ回路1R、1G、1Bに供給され、帰線期
間の直流電位を固定電位にクランプする。クランプ回路
1R、1G、1Bはたとえば、図2に示す回路構成であ
る。図2において、1R01は抵抗、1R02はトラン
ジスタ、1R03は抵抗、1R04はコンデンサ、1R
05は抵抗、1R06は抵抗、1R07はトランジス
タ、1R08はトランジスタ、1R09は抵抗、1R1
0はインバータである。抵抗1R01、トランジスタ1
R02、抵抗1R03で構成されるエミッタフォロワ回
路に供給された、R信号はコンデンサ1R04を介しト
ランジスタ1R08、抵抗1R09で構成されるエミッ
タフォロワ回路に供給される。トランジスタ1R08の
ベースにはエミッタが接地されたトランジスタ1R07
のコレクタが接続される。トランジスタ1R07のベー
スには、水平同期信号Hをインバータ1R10で極性反
転した信号が抵抗1R05、1R06で分圧され供給さ
れる。これにより、トランジスタ1R07は水平同期信
号期間ONとなり、トランジスタ1R08のベース電圧
はこの期間略々0Vに固定される。この直流電位は次の
水平同期信号期間まで、コンデンサ1R04にて保持さ
れるので、トランジスタ1R08のエミッタにあらわれ
る出力は直流クランプされたものとなる。
同期信号Vと共に同期混合回路2に供給される。同期混
合回路2はたとえば、排他的論理和回路で構成され、出
力は図3のSYNCに示される復号同期信号となる。
カウンタ3に供給される。カウンタ3は例えば図4に示
す構成であり、図4において、301は4ビットの同期
リセットのカウンタIC、302はインバータ、303
は2入力NORゲート、304は抵抗、305はコンデ
ンサ、306はインバータ、307は2入力ANDゲー
トである。垂直同期信号Vは、カウンタIC301のク
ロック入力に供給される。カウンタIC301のQB
(21)出力は、インバータ302を介しリセット入力
端子に供給される。これによりカウンタIC301は3
進カウンタとして働き、各出力QA、QBは図5の
GS、BSのようになる。2入力NORゲート303の入
力にはカウンタIC301のQA、QB出力が供給され
るので2入力NORゲート303の出力は図5のRSの
ようになる。2入力NORゲート303の出力はまた、
抵抗304、コンデンサ305からなる積分回路にも供
給される。積分回路の出力はインバータ306により波
形整形、極性反転され2入力ANDゲート307の一方
の入力に供給される。2入力ANDゲート307のもう
一方の入力には、2入力NORゲート303の出力が供
給されているので、2入力ANDゲート307の出力
は、2入力NORゲート303の出力すなわちRSの立
上りエッジ部分の図5のIDに示す信号となる。
チ4の切り替え制御信号として供給される。スイッチ4
は切り替え制御信号がハイレベルの時対応する接点間が
onとなる。従って図5に示すようにRSがハイレベル
のときはクランプ回路1Rの出力が、GSがハイレベル
のときはクランプ回路1Gの出力が、BSがハイレベル
のときはクランプ回路1Bの出力がスイッチ4から出力
される。これにより、R、G、Bの信号が時分割化され
て一つの信号となる。
復号同期信号と、カウンタ3のもう一つの出力ID信号
が加算器5に供給され、あらかじめ定められた比で加算
され、図6のSRGBに示す信号を得る。この信号が送信
装置の出力となる。この加算器5の出力SRGB、即ち送
信装置の出力は、伝送回路6を介し伝送される。
ではA/Dコンバータ9に供給され、ディジタル信号に
変換される。伝送回路6の出力SRGBはまた、同期分離
回路7に供給される。同期分離回路7は図7のように構
成され、701は同期信号分離用コンパレータ、702
は同期信号分離用基準電圧源、703は抵抗、704は
コンデンサ、705は垂直同期信号生成用コンパレー
タ、706は垂直同期信号生成用基準電圧源、、707
はID信号分離用コンパレータ、708はID信号分離
用基準電圧源、709は抵抗、710はコンデンサ、7
11はID信号波形整形用コンパレータ、712はイン
バータ、713は2入力NANDゲートである。SRGB
信号は同期信号分離用コンパレータ701に供給され、
図7及び図8丸1の電圧の同期信号分離用基準電圧源7
02と比較し、同期信号が分離され、図8のH(SYN
C)に示すように出力され、水平同期信号Hとして出力
される。また、このH(SYNC)を抵抗703、コン
デンサ704により積分し(図8ニ)、垂直期信号生成
用コンパレータ705により図7及び図8丸2の電圧の
垂直期信号生成用基準電圧源706と比較し、図8のV
に示すように波形整形し、垂直同期信号Vがえられる。
SRGB信号はまた、ID分離用コンパレータ707に供
給され、ID分離用基準電圧源708の電圧と比較され
る。図7及び図8丸3に示すID分離用基準電圧源70
7の電圧は、+入力端子に入力されたSRGB信号のID
の先頭値より低く、黒レベルより高く設定されている。
従ってID信号や、映像信号がレベルの高い時ID分離
用コンパレータ707の出力はハイレベルとなる(図8
イ)。ID分離用コンパレータ707の出力は抵抗70
9、コンデンサ710からなる積分回路に供給され、I
D波形整形用コンパレータ711により波形整形およ
び、水平同期信号の影響が除去される(図8ハ)。この
信号は、2入力NANDゲート713の一方の入力に供
給され、もう一方には垂直同期信号をインバータ712
で極性反転したものが供給される。従って、映像信号期
間の影響がとり除かれ、2入力NANDゲート713の
出力にはID信号が得られる(図8ID)。
びID信号はメモリ制御回路11に供給される。メモリ
制御回路11は図9のように構成され、1101は4ビ
ットのカウンタIC、1102は2入力NORゲートで
ある。垂直同期信号はカウンタIC1101のクロック
(CLK)入力に供給され計数される。カウンタIC1
101のリセット(RST)入力にはID信号が供給さ
れており、ID信号によりカウンタIC1101の計数
結果はリセットされる。ID信号は、SRGB信号のR信
号の先頭にあるので、R信号期間はカウンタIC110
1の出力QA、QBともにローレベル、次に送られるG
信号期間はQAがハイレベル、QBがローレベル、最後
に送られるB信号期間はQAがローレベル、QBがハイ
レベルとなる3進カウンタとなる。これにより、QA、
QBが入力される2入力NORゲート1102の出力は
R信号期間ハイレベルとなり、図4に示すカウンタ3の
R Sと同じ信号となる。同様にQAはGS、QBはBSと
なり、出力される。
ロック発生回路8に供給される。図10に詳細を示し、
801は電圧制御発振器、802は電圧制御発振器80
1の出力を分周する分周器、803は分周器802の分
周数を与える分周比設定回路、804は分周器802の
出力と外部からの信号(ここでは水平同期信号H)との
位相を比較し、位相差を電圧として電圧制御発振器80
1に出力する位相比較器である。以上のようにクロック
発生回路8は入力された水平同期信号Hにロックしたク
ロック信号を発生するPLLを構成しており、出力クロ
ックの周波数は水平同期信号Hの周波数のあらかじめ定
められた、すなわち分周比設定回路803で設定された
数の倍数となる。このクロックはA/Dコンバータ9、
後段のメモリ回路12R、12G、12B、D/Aコン
バータ13R、13G、13Bに供給される。
10に供給される。分配スイッ10の制御信号として、
RS、GS、BSが供給されており、分配スイッチ10の
出力はID信号が送られた直後はR信号がメモリ12R
に、次はG信号がメモリ12Gに、次はB信号がメモリ
12Bにと接続される。
はいずれも同じなので、ここでは12Rの詳細を図11
にしめす。図11において、12R01はクロック、水
平、垂直の同期信号をもとに計数しメモリの書き込み、
読み出しアドレスを発生するアドレスカウンタ、12R
02はメモリからの読み出しによる遅延時間分だけ、送
られてきた信号を遅延する遅延回路、12R03はメモ
リから読み出された信号と送られてきた信号を切り換え
るセレクタ、12R04はおくられてきた画像の1垂直
走査周期分記憶するメモリである。このメモリ回路12
Rは、実際に送られてきた信号はメモリに書き込むと同
時に出力し、送られていない期間はメモリに記憶された
ものを読み出すように働く。以下動作を示す。
R04と同時に遅延回路12R02を介しセレクタ12
R03に供給される。遅延回路12R02は所定のクロ
ック周期分の時間、入力を遅延させる。所定の時間と
は、メモリ12R04の読み出しモード時の読み出しア
ドレスが与えられてから出力されるまでの遅延時間であ
る。セレクタ12R02の選択制御入力はハイレベルの
時A入力を選択、ローレベルの時B入力を選択し、Yに
出力する。メモリ12R04の書き込み制御信号入力は
W.E.でハイレベルの時書き込みモードとなる。ロー
レベルのときは読み出しモードとなり、書き込み時、読
み出し時ともに、アドレス入力ADに供給されたアドレ
スをアクセスする。アドレスカウンタ12R01はCL
Kに供給されたクロック、Hに供給された水平同期信号
を計数する。計数のリセットには、クロック計数用には
水平同期信号、水平同期信号計数用にはVに供給される
垂直同期信号が供給される。計数値はメモリ12R04
のアドレス制御としてAD入力に供給される。セレクタ
12R02の選択制御入力はメモリ回路12Rの入力S
に接続されたRSであるので、これがハイレベルとなる
のは、R信号が送られている期間である。従ってセレク
タ12R02はA入力である送られてきているR信号を
遅延回路12R02で遅延させた信号を選択し出力す
る。W.E.にもSに加えられたRSが供給されている
ので、R信号が送られてきている期間メモリ12R04
は書き込みモードとなり、送られたR信号はメモリ12
R04に書き込まれる。
が ローレベルのときは、メモリ12R04は読み出し
モードとなり、直前に書き込まれたR信号が読み出され
る。セレクタ12R03はB入力であるこの読み出し出
力を選択し出力する。
SRGB信号がR信号のときはそのまま、G、B信号のと
きは直前に書き込まれたR信号を出力する。同様にメモ
リ12G、12Bも動作し、G、B信号を得る。これに
より、時分割されたR、G、B信号が3系統並列の連続
した信号となる。
はそれぞれD/Aコンバータ13R、13G、13Bに
供給されアナログR、G、B信号を得る。
の出力はR用増幅回路14R、G用増幅回路14G、B
用増幅回路14Bにそれぞれ供給される。R用増幅回路
14R、G用増幅回路14G、B用増幅回路14Bでは
モニター等の外部機器へのインターフェース用にバッフ
ァAMPの機能を果たす。同期分離回路7の出力であ
る、水平、垂直同期信号もR、G、Bと同時にモニター
等の外部機器へと出力される。
れフレームを3つに一つに間引いて伝送するので情報量
を大幅に削減できる。また、メモリにより、間引かれた
2フレームを再生し、R、G、Bそれぞれ連続した信号
を得ることができる。伝送する信号が静止画像の場合
は、どのフレームも同一であるので、劣化がない。
ステムの他の送信装置を示す構成図である。即ち、同期
分離の他の例を説明するものである。図12において、
新たな要素として、15は復号同期信号が入力され、水
平同期信号、垂直同期信号を分離、出力する同期分離回
路である。図13は同期分離回路15の詳細構成を示
し、1501は抵抗、1502はコンデンサ、1503
は垂直同期信号生成用基準電圧源、1504はコンパレ
ータである。図12の例は、同期信号入力として、水
平、垂直同期信号が復号化された、復号同期信号が入力
された場合であり、垂直同期信号を得るために、抵抗1
501、コンデンサ1502による積分回路、コンパレ
ータ1504と垂直同期信号生成用基準電圧源1503
により垂直同期信号を分離できる。この動作は、実施の
形態1における、伝送後の垂直同期信号分離と同一であ
る。入力された復号同期信号は分離された垂直同期信号
と共に、そのまま水平同期信号として、使用可能であ
る。
ステムの他の送信装置を示す構成図である。即ち、同期
信号が各色信号に重畳される場合を説明する。図14に
おいて、新たな要素として、16は、G信号に重畳され
た復号同期信号から、水平、垂直同期信号を分離する同
期分離回路である。図15は同期分離回路16の詳細構
成を示し、1601は直流カット用コンデンサ、160
2はダイオード、1603は直流クランプ用電圧源、1
604は同期信号分離用基準電圧源、1605はコンパ
レータ、1606は抵抗、1607はコンデンサ、16
08は垂直同期信号生成用基準電圧源、1609はコン
パレータである。図14は、RGBのどれか少なくとも
1つに復号同期信号が重畳された入力の場合であり、例
としてGに重畳された場合を示す。同期分離回路16に
入力されたG信号は、コンデンサ1601、ダイオード
1602、直流クランプ用電圧源1603からなるクラ
ンプ回路により、直流クランプされる。すなわち、同期
信号の先端が、直流クランプ用電圧源1603の電圧よ
り、ダイオード1602の順方向ドロップ電圧分低い電
圧にクランプされる。この後同期信号分離用基準電圧源
1604、コンパレータ1605からなる同期信号分離
回路により、復号同期信号が抜き取られる。この動作は
実施の形態1の同期信号分離用コンパレータ701、同
期信号分離用基準電圧源702の動作と同一である。抜
き取られた復号同期信号はそのまま水平同期信号として
出力されるほか、抵抗1606、コンデンサ1607、
垂直同期信号生成用基準電圧源1608、コンパレータ
1609により垂直同期信号が生成される。この動作は
実施の形態1の抵抗703、コンデンサ704、コンパ
レータ705、垂直同期信号生成用基準電圧源706の
動作と同一である。
ステムの他の送信装置と受像装置を示す構成図である。
図16において、新たな要素として、17はFM変調回
路、18は赤外発光ダイオード駆動回路、19は赤外発
光ダイオード、20は受光ダイオード、21は受光した
FM信号を増幅する増幅回路、22はFM復調回路、2
3は復調された信号を増幅する増幅器である。
に供給され、FM変調波を得る。FM変調回路17は図
17に詳細に示す。図17において、1701は抵抗、
1702は可変容量ダイオード、1703はコンデン
サ、1704はコイル、1705はコンデンサ、170
6は抵抗、1707は抵抗、1708はコンデンサ、1
709は抵抗、1710はトランジスタ、1711はコ
ンデンサ、1712はトランジスタ、1713は抵抗で
ある。SRGB信号は抵抗1701を介して可変容量ダイ
オード1702のカソードに印加される。コイル170
4、コンデンサ1705、抵抗1706、抵抗170
7、コンデンサ1708、抵抗1709、トランジスタ
1710、コンデンサ1711からなる回路は発振回路
を形成しており、可変容量ダイオード1702はコンデ
ンサ1703を介して発振回路の発振容量の一部として
働く。従ってSRG B信号によって可変容量ダイオード1
702の容量は変化するので発振回路の周波数はSRGB
信号によりFM変調されることとなる。このFM変調波
は、トランジスタ1712、抵抗1713からなるエミ
ッタフォロワ回路をとおして出力される。
18へと供給され、赤外光の点滅を行なう。赤外発光ダ
イオード駆動回路18は図17のように構成され、図1
7において、1801は抵抗、1802は抵抗、180
3はトランジスタ、1804は抵抗である。FM変調波
は抵抗1801、抵抗1802、トランジスタ1803
からなるパルスアンプで電流のON/OFF信号に変換
される。この電流は、電流値設定用抵抗である抵抗18
04、赤外発光ダイオード19を流れ、赤外発光ダイオ
ード19よりFM変調光が放射される。
放射されたFM変調光は受光ダイオード20で受光さ
れ、電流に変換される。この電流は増幅回路21で電圧
に変換され、増幅される。増幅回路21は図18に示
し、図18において、2101は抵抗、2102は抵
抗、2103は演算増幅器、2104は抵抗である。受
光ダイオード20で電流に変換された信号は抵抗210
1を流れ、電圧に変換される。この信号電圧は抵抗21
02、抵抗2104、演算増幅器2103で構成される
増幅回路により、後段のFM復調回路22に必要なレベ
ルまで増幅され、供給される。
れ、図19において、2201は波形整形用のインバー
タ、2202は所定の時間だけ遅延させる遅延回路、2
203は排他的ORゲート、2204はローパスフィル
ターである。増幅回路21の出力はインバータ2201
に供給され、図20のFM波に示す、矩形波にされる。
インバータ2101の入力が所定のレベル以上あれば、
出力は一定振幅の矩形波に変換され、リミッターとして
も働く。インバータ2101の出力は遅延回路2102
に供給され、一定の時間遅延され、図20のFM波(遅
延)に示すように出力される。この遅延出力と、遅延前
のインバータ2201の出力は排他的ORゲート220
3に供給される。排他的OR2203の出力は図20に
示すようにFM波がPWM波に変換される。このPWM
波はローパスフィルター2204に供給される。PWM
波をローパスフィルターを通すことにより、FM復調さ
れ、FM変調前の信号である図6のSRGBが得られる。
3に供給される。増幅回路23は図21に示し、230
1はレベルシフト用電圧発生器、2302は抵抗、23
02は演算増幅器、2304は抵抗である。SRGB信号
は後段のA/Dコンバータ9の入力範囲にあうよう、増
幅、直流電圧シフトが行われる。直流電圧シフト量はレ
ベルシフト用電圧発生器2301により設定される。振
幅は抵抗2301、2304の値により決定される増幅
率で増幅され得られる。増幅回路23の出力以降は図1
と同様に動作する。
ステムを説明する。図22は実施の形態2における画像
伝送システムの送信装置と受像装置を示す構成図であ
る。図22において、新たな要素として、送信側にある
24はFM搬送周波数切換えスイッチ、受信側にある2
5は受信処理切換えスイッチである。その他の要素は既
にこれまでのところで同番号のそれとして説明してい
る。FM搬送周波数切換えスイッチ24はFM変調回路
17に接続され、FM変調波の搬送周波数を切換える。
図23にその詳細構成をしめす。FM変調回路17Bの
1714は抵抗、1715は所定の電圧を発生する直流
電圧源である。FM搬送周波数切換えスイッチ24を閉
じれば、直流電圧源1715から抵抗1714を介し直
流電圧が変調波のSRGB信号に重畳される。これによ
り、可変容量ダイオード1702の直流バイアスが変化
し、FM変調波の周波数帯域すなわち搬送周波数が変化
する。
は、搬送周波数の変化に対して、FM復調回路22の復
調処理を制御すると同時に、クロック発生回路8のクロ
ック周波数も制御する。図24にその詳細構成を示す。
図24において2501はスイッチ、2502は抵抗、
2503は抵抗、2504はトランジスタ、2505は
抵抗、2506はトランジスタ、2507は抵抗であ
る。また、FM復調回路22において、遅延回路220
2は抵抗2202a、コンデンサ2202b、コンデン
サ2202cから構成される。また、クロック発生回路
8の分周比設定回路803の設定数が外部からの制御で
変更できるようになっている。受信処理切換えスイッチ
25のスイッチ2501を閉じるとトランジスタ250
4、2506のベース電圧は0Vになり、OFFとな
る。従って、両トランジスタのコレクタ電圧はハイレベ
ルとなり出力される。トランジスタ2504はオープン
コレクタ形式でFM復調回路22のコンデンサ2202
bに接続されており、抵抗2202a、コンデンサ22
02b、2202cからなる積分回路の積分容量が22
02cのみとなり、積分時定数が小さくなり、遅延量は
減少する。また、分周比設定回路803へ加えられた制
御入力ハイレベルに対し、分周比は大きい値に切換えら
れ、出力クロックの周波数と水平同期信号の周波数の比
は大きくなる。以上により、たとえば、パーソナルコン
ピュータ等の画像信号で画素周波数(ドットクロック)
が異なる2種類の画像信号がシステムに入力された場
合、本実施の形態では、それぞれの画素周波数にあわ
せ、FM搬送周波数切換えスイッチ24、受信処理切換
えスイッチ25を切換えることにより、画素周波数に応
じた最適な処理が行なえ、必要以上に高い周波数の搬送
波を使用しないですむ。
るシステムを説明する。図25は実施の形態3における
画像伝送システムの受像機を示す構成図である。図25
において、新たな要素として、26は水平同期信号と垂
直同期信号の周波数比すなわち、1フレームの走査線数
を求める計測回路であり、詳細は図26に示す。図にお
いて、2601は水平同期信号をクロック入力、垂直同
期信号をリセット入力に持つカウンタ、2602は固定
値を生成する固定値発生回路、2603はカウンタ26
01の計数結果と固定値発生回路2602の値との大小
を比較するマグニチュードコンパレータである。その他
の要素はこれまでに既に同番号のそれとして説明済であ
る。以降の各実施の形態においても、新規要素の説明以
外の既出符号については、既出の同番号要素と同等の要
素を表す。計測回路26のカウンタ2601により伝送
されてきた画像の走査線数がわかり、また、マグニチュ
ードコンパレータ2603により、固定値発生回路26
02のあらかじめ定められた固定値と比較により、走査
線数が所定の値より多いかすくないかの形で出力でき
る。一般的に走査線数が多いと画素周波数が高くなるの
で、先の実施の形態では受信処理切換えスイッチ25の
スイッチ2501を手動で切換えていたのに対し、本実
施の形態における切換えスイッチ25Bでは、自動的に
計測結果に基づききりかえることができる。
装置を説明する。図27は実施の形態4における画像伝
送システムの送信装置を示す構成図である。図27おい
て、新たな要素として、27は水平同期信号と垂直同期
信号の周波数比すなわち、1フレームの走査線数を求め
る計測回路である。図28はその詳細構成を示し、27
01は水平同期信号をクロック入力、垂直同期信号をリ
セット入力に持つカウンタ、2702は固定値を生成す
る固定値発生回路、2703はカウンタ2701の計数
結果と固定値発生回路の値の大小を比較するマグニチュ
ードコンパレータ、2704は抵抗、2705はトラン
ジスタである。抵抗2704、トランジスタ2705に
より、マグニチュードコンパレータ2703の出力はト
ランジスタ2705によるスイッチ形式で出力される。
以上の構成により、計測回路27は実施の形態3に示す
受信側の計測回路26と同様な動作をする。この出力は
FM変調回路17に接続され、トランジスタ2705は
図22のFM搬送周波数切換えスイッチ24と同様の動
作を行なう。従って本実施の形態では、伝送前に入力画
像の画素クロックに応じた、FM搬送周波数の自動切換
えが行なえる。
ステムの他の送信装置と受信装置を示す構成図である。
図29おいて、28は計測回路27Bのカウンタ270
1の計数結果を水平同期信号、垂直同期信号のタイミン
グをもとに垂直帰線期間に符号化する符号化器であり図
30に示すように接続され、その出力は加算器5にてS
RGB信号に重畳される。29は復号器であり、増幅器2
3の出力からSRGB信号に重畳された符号を復号し、受
信処理切換えスイッチ25、クロック発生器8を制御す
る。
ける画像伝送システムの送信装置と受像装置を示す構成
図である。図31おいて、30はR、G、B、H、Vと
は別系統の例えばNTSC等の復号映像信号か、加算器
5の出力である、時分割化された信号SRGBかを選択す
るNTSC/PC切換スイッチである。本実施の形態で
は、R、G、B、H、Vのコンポーネント信号と、時分
割伝送の必要のない1系統の復号映像信号とを時分割手
段のあとで切り換えて伝送できるようにするものであ
る。伝送手段を通ったあとはそのまま外部機器に出力さ
れる。
における画像伝送システムの送信装置と受像装置を示す
構成図である。図32おいて、31はスイッチ4の時分
割スイッチングを制御し、R、G、Bのうち特定の一つ
を常に選択するか、時分割スイッチングするかを制御す
る時分割制御回路である。本形態では上記特定入力をG
とし、Gに対するスイッチ4の制御には、時分割制御回
路31の内部としてORゲート、他には、NORゲート
があてられている。いずれのゲートにも共通入力とし
て、外部より供給されるNTSCかR、G、Bコンポー
ネントかを切り換える信号が(NTSCの時ハイレベ
ル)加えられる。これにより通常のコンポーネント信号
伝送時はカウンタ3からの出力がそのままスイッチ4を
制御することにより時分割動作を行い、G入力にNTS
Cが入力した時、Gに対するスイッチ4だけが閉路する
ように働く。
送システムの他の送信装置と受信装置を示す構成図であ
る。図33おいて、送信側の計測回路27は、G入力に
接続された同期分離回路16の水平同期信号H、垂直同
期信号Vの周波数比を計測し、図34に詳細構成を示す
ように、結果を直接トランジスタ2705の駆動用とし
て出力し、所定の値より小さい時FM変調回路の搬送周
波数を低く切り換え、時分割制御回路31をG入力に対
し常に選択するように働く。この構成により、NTSC
信号をG入力に接続すれば、自動的に時分割動作は停止
し、FM変調回路の搬送周波数を低く切り換えることが
できる。
における画像伝送システムの、送信側にある同期混合回
路2の詳細を示す構成図である。図35おいて、201
は垂直同期信号の極性を反転するインバータ、202は
水平同期信号とインバータ202の出力の論理積をとる
2入力ANDゲート、203は2入力ANDゲート20
3の出力と水平同期信号とを所定の比で加算する同期加
算器である。図37は受信側にある同期分離回路7Bを
示し、図7に示す実施の形態1の同期分離回路7と同一
部分は同一符号を付してその説明は省略する。714は
垂直同期信号抜き取り用コンパレータ、715は垂直同
期信号抜き取り用基準電圧源、716はインバータ、7
17は入力の立ち下がりエッジでトリガされるワンショ
ットマルチバイブレータ、718は2入力アンドゲー
ト、719はインバータである。
る垂直同期信号Vはインバータ201により極性反転さ
れた後、2入力ANDゲート202により、水平同期信
号Hとの論理積をとられる(図36ア)。この信号は水
平同期信号Hと同期加算器203にて加算され、復号同
期信号(図36SYNC)となり、加算器5にてID信
号、時分割化信号と加算される。同期加算器203、加
算器5を通しての加算比は図37のSRGBに示すように
垂直同期信号部分が画像信号部分より高くなるようにす
る。
期分離回路7Bにおいて、コンパレータ714は入力さ
れたSRGBと垂直同期信号抜き取り用基準電圧源715
の電圧(図38の丸4)を比較することにより、垂直同
期部分を抜き取る(図38V−SYNC)。抜き取られ
た垂直同期部分は抵抗703、コンデンサ704からな
る積分回路により積分される(図38イ)。この後コン
パレータ705、垂直同期信号生成用基準電圧源706
により図38ウに示す正極性の垂直同期信号が得られ
る。SRGBはまた、コンパレータ707、ID分離用基
準電圧源708により図38丸3に示す電圧以上の部分
が抜き取られ、IDを含む垂直同期部分等が抜き取られ
る。(図38ア)この後、2入力ANDゲート718の
一方の入力に供給される。コンパレータ705の出力で
ある、正極性の垂直同期信号はまた、ワンショットマル
チバイブレータ717に供給される。ワンショットマル
チバイブレータ717は入力の立ち上がりでトリガさ
れ、図38エに示すパルスを出力する。このパルスは2
入力ANDゲート718のもう一方の入力に供給され、
2入力ANDゲート718の出力には、図38オにしめ
すID部分の信号が得られる。この信号は抵抗709、
コンデンサ710により積分され(図38カ)、コンパ
レータ711により正極性のID(図38キ)が得ら
れ、インバータ719により反転され、IDが出力され
る。このようにして得られた水平同期信号は、実施の形
態1と同様にしてコンパレータ701、同期信号分離用
基準電圧源702により選らばれる。以上によりデュー
ティ比が常に一定の連続波である水平同期信号が選らば
れる。
システムの他の同期混合回路2Cを示す構成図である。
図39において204は2入力NORゲート、205は
ワンショットマルチバイブレータ、206はインバー
タ、207は2入力ANDゲートである。また、図41
は、本実施の形態における他の同期分離回路7Cを示
し、720は、入力信号の立ち下がりエッジでトリガさ
れるワンショットマルチバイブレータである。
同期信号と垂直同期信号は2入力NORゲート204に
供給される。図40のアに示すように、2入力NORゲ
ート204では垂直同期信号のローレベル期間の水平同
期信号がぬきとられる。抜き取られた水平同期信号はワ
ンショットマルチバイブレータ205に供給される。ワ
ンショットマルチバイブレータ205では、入力信号で
ある図40アの立ち上がりでトリガされ、設定された時
間だけ出力がハイレベルになる、図40イに示すような
信号となる。この信号はインバータ206で極性反転さ
れ、2入力ANDゲート207の一方の入力に供給され
る。2入力ANDゲート207のもう一方には、もとの
水平同期信号が供給され、2入力ANDゲート207の
出力は図40SYNCに示す複合同期信号となる。この
複合同期信号は、実施の形態1で示した、水平同期信号
と垂直同期信号の排他的論理和をとったものが、立ち下
がりエッジが垂直同期信号部分で混合前の水平同期信号
の立ち下がりエッジの位相とずれるのにたいし、常に同
一位相となる。
(図40SYNCと同じ)をワンショットマルチバイブ
レータ720に供給する。ワンショットマルチバイブレ
ータ720は入力信号の立ち下がりエッジでトリガさ
れ、所定の時間ローレベルのワンショット動作を行ない
水平同期信号として出力する(図40H)。この水平同
期信号は、垂直帰線期間もデューティ比が常に一定の安
定した連続波であり、クロック発生回路8で発生するク
ロックの垂直帰線期間における周波数、位相の乱れがな
い。
おける画像伝送システムの送信装置と受信装置を示す構
成図である。図42おいて、32はFM変調波を2分周
し、周波数を1/2におとす2分周器である。例えば図
43に示すように、フリップフロップを使用し、構成さ
れる。FM変調回路17は実際の伝送周波数の2倍の搬
送波で変調し、2分周器32により2分周され、本来伝
送する周波数のFM変調波となる。2分周することによ
り、分周前の変調波のヂューティ比が50%でなくて
も、2分周によりヂューティ比50%となる。これによ
りFM復調回路22での遅延量を最大にすることがで
き、復調出力を最大とでき、S/N比を良好とすること
ができる。図44にデューティ比50%でない場合を示
す。PWMとなった波形のデューティ比も小さく、LP
FをとおしたFM復調出力は小さくなる。
送システムの他の送信装置を示す構成図である。図45
において33はスイッチであり、2分周器32の出力
か、2分周前のものかを切り換え選択する。これにより
FM変調波を2分周するかどうかをスイッチ33で切り
換えることができ、変調信号すなわちSRGBの周波数、
従って入力の画像の画素周波数が低い時は2分周を行
い、FM変調波のヂューティを50%で伝送でき、高い
時はそのまま出すことにより、FM変調回路17で搬送
波の周波数を切り換える必要がない。
る画像表示装置を示す構成図である。図46おいて、図
1に示す実施の形態1における受信装置と同一要素は同
一符号を付してその説明は省略する。図46において、
47はPCなど外部RGB機器からのRGBHV信号を
入力するRGB入力コネクタ、48は時分割信号SRGB
を入力するSR GB入力コネクタ、49はRGB入力コネ
クタ47に入力されたRGB信号か、S RGB入力コネク
タ48に入力され処理された、RGB信号かを選択する
RGBスイッチ、50はRGBスイッチで選択したRG
B信号を表示するための表示駆動回路および表示素子で
ある。
GB入力コネクタ47に入力された映像を表示するが、
RGBスイッチ49を切換えることにより、時分割信号
SRG BからのRGB映像を表示することができる。
帯域を更に圧縮して、例えば1/2帯域で色信号を伝送
するシステムを説明する。図47は実施の形態10にお
ける画像伝送システムの送信装置を示す構成図である。
図47おいて、36RはR信号に同期混合回路2の出力
である複合同期信号と、カウンタ3の出力であるIDを
加算する加算器、36GはG信号に複合同期信号を加算
する加算器、36BはB信号に複合同期信号を加算する
加算器、37RはR回路用A/Dコンバータ、37Gは
G回路用A/Dコンバータ、37BはB回路用A/Dコ
ンバータ、38RはR回路用メモリ、38GはG回路用
メモリ、38BはB回路用メモリ、39は時分割スイッ
チ、40はD/Aコンバータ、41は時分割スイッチ制
御回路、42はクロック発生回路、43はクロック発生
回路42の出力のクロックを2分周する2分周回路、4
4は水平同期信号を2分周する2分周回路、45は垂直
同期信号を2分周する2分周回路、46は、2分周回路
43出力のクロックと、水平同期信号、垂直同期信号
と、2分周回路44、45出力の2分周された水平、垂
直同期信号とのそれぞれをもとに、アドレスを発生し
て、各メモリ38R、38G、38Bへアドレスを選
択、供給するアドレス発生回路である。
れた信号はそれぞれクランプ回路1R、1G、1Bによ
りクランプされた後、加算器36R、36G、36Bに
て同期混合回路2の出力である複合同期信号がおのおの
加算される。R信号には、カウンタ3の出力である、I
D信号も加算される。加算器36R、36G、36Bの
出力はそれぞれ、A/Dコンバータ37R、37G、3
7Bに供給され、ディジタル信号となりメモリ38R、
38G、38Bの入力であるDATA IN端子へ供給
される。メモリ38R、38G、38Bでは、1フレー
ム分のデータを書込み、1/2の速度で2フレームの時
間で読み出す動作をする。カウンタ3は、実施の形態1
と同じ動作にて、図49に示す、RS、GS、BSを出力
する。このRS、GS、BSはメモリ38R、38G、3
8Bの書き込み制御端子であるW.E.へ供給される。
書き込み制御端子W.E.にハイレベルの信号供給する
と、メモリは書き込み状態となり、図49のメモリR、
メモリG、メモリBに示すようにRS、GS、BSがおの
おのハイレベルのときDATA INに入力された信号
が書き込まれる。書き込みアドレスは、クロック発生回
路42で発生された、入力信号の画素クロック、水平同
期信号、垂直同期信号、RS、GS、BSをもとに、アド
レス発生回路46でつくられ、メモリ38R、38G、
38Bのアドレス入力である、AD端子に供給される。
間をかけて、1/2のクロックレートで読み出される。
このおのおののメモリの読み出しタイミングは、RS、
GS、BSのローレベル期間であり、この期間アドレス発
生回路46は、クロック発生回路42の出力を2分周回
路43で2分周したクロック、水平同期信号、垂直同期
信号をおのおの2分周回路44,45で2分周したタイ
ミングをもとにアドレス発生回路46で作られ、メモリ
に供給される。従ってクロックレートは1/2となって
おり、2フレームの期間で読み出される。
された信号は、時分割スイッチ39に供給される。時分
割スイッチ39の制御は、時分割スイッチ制御回路41
により行われる。時分割スイッチ制御回路41の詳細は
図48に示し、4101は2分周用Dフリップフロッ
プ、4102は2入力NANDゲート、4103はイン
バータ、4104は2入力ANDゲート、4105は2
入力NANDゲートである。時分割スイッチ制御回路4
1では、IDを2分周用Dフリップフロップ4101に
より2分周した信号(図49 ID/2)のローレベル
期間とRSのローレベル期間との論理積を2入力NAN
Dゲート4102でとり、図49 RS−2に示すタイ
ミングを生成する。また、図49 ID/2の信号のハ
イレベルの期間とBSをインバータ4103により反転
した信号との論理積を2入力ANDゲート4104でと
り、図49 BS−2に示すタイミングを生成する。ま
た、RS−2、BS−2両方のローレベルの期間の論理積
を2入力NANDゲート4105でとり、図49 GS
−2に示すタイミングを生成する。このRS−2、BS−
2、GS−2は時分割スイッチ37の制御信号として供
給される。
ルのとき、対応する入力を選択し、RS−2がハイレベ
ルのときは、メモリ38Rの読み出し出力が、GS−2
がハイレベルのときは、メモリ38Gの読み出し出力
が、BS−2がハイレベルのときは、メモリ38Bの読
み出し出力が選択される。これにより、時分割スイッチ
39の出力は図49のメモリR、G、Bのハッチングを
施した部分すなわち、おのおのメモリの読み出し出力が
選択され、図49SRGBに示す時分割信号が得られる。
この時分割信号SRGBは、画素クロックレートがシステ
ムへの入力信号の1/2となっている。時分割信号S
RGBはD/Aコンバータ40によりアナログ信号に戻
り、伝送回路6に供給され、伝送される。
なわれ、水平、垂直同期信号および画素クロックが1/
2のRGB並列の信号が再生される。
における表示装置のメモリおよび周辺を示す構成図であ
る。図50おいて、34RはA,B2系統のメモリを持
つR用メモリ回路であり、同様に34G、34Bも同一
構成である。35は時分割信号SRGBか、並列のRGB
信号かを外部からの切換え制御信号RGB/SRGBによ
り切り換える3回路2接点の画素変換入力切換えスイッ
チである。図51はR用メモリ回路34R内部構成を示
し、34R01は制御信号がローレベルのとき1の接点
に接続されるスイッチ、34R02AはメモリA、34
R02BはメモリBで、スイッチ34R01は、メモリ
A34R02A、メモリB34R02Bのどちらに書き
込み用データを供給するか選択する。34R03はメモ
リA34R02A、メモリB34R02Bのどちらから
読み出しデータをとるか選択するスイッチで制御信号が
ローレベルのとき1の接点に接続される。34R04は
メモリB34R02Bに書き込むデータをスイッチ34
R01からか、メモリA34R02Aかの読み出しデー
タかを選択するスイッチで制御信号がローレベルのとき
1の接点に接続される。34R05はメモリA34R0
2Aの読み出しデータをメモリの読み出しアドレスが与
えられてからデータが出力されるまでの遅延時間分遅延
させる遅延回路、34R06は3接点のスイッチであ
り、2接点にはメモリB34R02Bの出力が、残りの
1接点には遅延回路34R05の出力が接続される。3
4R07は、スイッチ34R03出力かスイッチ34R
06の出力かを選択するスイッチで制御信号がローレベ
ルのとき1の接点に接続される。34R08は表示装置
にあわせ走査線数、画素周波数を変換する画素変換回
路、34R09は垂直同期信号を2分周する2分周器、
34R10は切換え制御信号RGB/SRGBを極性反転
するインバータ、34R11は2入力ANDゲート、3
4R12はメモリA34R02AおよびメモリB34R
02Bへのアドレスをクロック、水平同期信号、垂直同
期信号をもとに生成するアドレス生成回路、34R13
および34R14はAND ORゲート、34R15は
2入力NORゲートである。
表示素子の表示装置における、画素変換回路による時分
割信号のメモリ動作を示し、図50において、外部から
供給される切換え制御信号RGB/SRGBにより通常の
RGB入力による画素変換か、本発明の時分割多重信号
のメモリ動作かを切り換える。すなわち、切換え制御信
号RGB/SRGBは、通常のRGB入力による画素変換
のときはローレベルであり、画素変換入力切換えスイッ
チ35は3回路とも1の接点に接続される。時分割多重
信号のメモリ動作のときはハイレベルであり、画素変換
入力切換えスイッチ35は3回路とも2の接点に接続さ
れる。2の接点には3回路とも時分割信号SRGBが接続
されている。
A/Dコンバータ9R、9G、9Bに接続され、画素変
換入力切換えスイッチ35により選択されたRGBある
いはSRGBがA/D変換され、R用メモリ回路34R、
G用メモリ回路34G、B用メモリ回路34Bに供給さ
れる。R用メモリ回路34R、G用メモリ回路34G、
B用メモリ回路34Bにはこの他、切換え制御信号RG
B/SRGB、クロック、水平/垂直同期信号、メモリ制
御回路11より、SR、SG、SBが供給される。SR、S
G、SBについては、R用メモリ回路34RにはSR、SG
が、G用メモリ回路34GにはSG、SBが、B用メモリ
回路34BにはSB、SRが供給される。
ようにR用メモリ回路34Rは画素変換用バッファメモ
リとして、2つのメモリ34R02Aと34R02Bの
2つを持ち、スイッチ34R01とスイッチ34R03
が1フレームごとに連動して切り換わる。垂直同期信号
を2分周器34R09で2分周した1フレームごとにハ
イレベル、ローレベルが反転する信号を2入力ANDゲ
ート34R11の片方の入力に供給し、もう一方の入力
には、切換え制御信号RGB/SRGBがインバータ34
R10を介し供給される。RGB入力時は切換え制御信
号RGB/SRG Bはローレベルなので、インバータ34
R10によりハイレベルととなり、1フレームごとにハ
イレベル、ローレベルが反転する信号は2入力ANDゲ
ート34R11を通り、スイッチ34R01とスイッチ
34R03に供給される。この結果、スイッチ34R0
1とスイッチ34R03は連動して1フレームごとに切
り換わり、スイッチ34R01がメモリA34R02A
の入力(DATA IN)に接続されるときは、スイッ
チ34R03はメモリB34R02Bの出力に接続さ
れ、次のフレームではメモリAとBが反対の接続とな
る。
34R02A、メモリB34R02Bの書き込み制御入
力W.E.(ハイレベルで書き込み、ローレベルで読み
出し)には、切換え制御信号RGB/SRGBがローレベ
ルなのでインバータ34R10によりハイレベルとなっ
た信号がAND ORゲート34R13、34R14に
供給され、互いに反転している2分周器34R09のQ
とQバーがそれぞれAND ORゲート34R13、3
4R14を通り、メモリA34R02A、メモリB34
R02Bに供給される。従って、メモリA34R02A
へ書き込んでいるときはメモリB34R02Bは読み出
し、メモリA34R02Aから読み出しているときはメ
モリB34R02Bは書き込み状態となる。
イッチ34R03をとおり、スイッチ34R07に供給
される。スイッチ34R07は制御信号がローレベルで
あるので、1の接点に接続され、メモリからの読み出し
信号は画素変換回路34R08へ供給され、画素変換が
おこなわれた後D/Aコンバータ13Rへと出力され
る。以上がRGB入力動作時のメモリ回路の動作であ
る。
2Bの書き込み/読み出しアドレスはアドレス生成回路
34R12にてクロック、水平同期信号、垂直同期信号
をもとに生成される。
レベルのSRGB入力動作時の動作を説明する。切換え制
御信号RGB/SRGBがハイレベルなので、2入力AN
Dゲート34R11の出力は常にローレベルとなり、ス
イッチ34R01は常に接点1に接続される。また、ス
イッチ34R04および34R07は常に2の接点に接
続される。メモリA34R02Aの書き込み制御入力
W.E.にはSRがメモリB34R02Bの書き込み制
御入力W.E.にはSGがそれえぞれAND ORゲー
ト34R13、34R14を介し供給される。SRGBの
R信号伝送時はSRがハイレベルであるので、メモリA
34R02Aが書き込み状態となりR信号が記憶され
る。次のG信号伝送時にはSRがローレベル、SGがハイ
レベルとなるので、メモリA34R02Aから読み出さ
れたR信号は、スイッチ34R04をとおりメモリB3
4R02Bに書き込まれる。次のB信号伝送時には
SR、SGが共にローレベルであり、メモリB34R02
Bは読み出し状態となる(図52参照)。
ベルのとき接点1に、SGがハイレベルのとき接点2
に、2入力NORゲート34R15によりどちらもロー
レベルのとき接点3に接続される(図52参照)。これ
により、スイッチ34R06は図48のメモリA、メモ
リBの動作欄にREADに○を付した読み出しデータを
選択する。ただし、SGがハイレベルで接点2に接続の
ときはメモリA34R02Aの読み出しデータを、メモ
リのアドレスが与えられてからデータが出力されるまで
の遅延時間分だけ、遅延回路34R05で遅延されたも
のが供給され、メモリB34R02Bからの読み出しデ
ータとの時間あわせが行われる。以上の構成により、ス
イッチ34R06の出力は、3フレームに1フレームし
か伝送されない信号をメモリにより3フレームすべての
信号として得ることができ、スイッチ34R07を介し
画素変換回路に入力される。
態における表示装置を示す構成図である。図53におい
て、図1に示す実施の形態1、図46に示す実施の形態
9の構成と同一要素は、同一符号を付してその説明は省
略する。図53において、51は時分割信号S RGBを外
部へ出力するためのバッファAMP、52はバッファA
MP51の出力を外部に出力するSRGB出力コネクタで
ある。
B信号は表示駆動回路および表示素子50に供給される
と同時にクランプ回路1R、1G、1B、同期混合回路
2、カウンタ3へ供給される。実施の形態1と同じよう
にここで時分割信号SRGBが生成され、バッファAMP
51を介し、SRGB出力コネクタ52から外部へ出力さ
れる。この構成により、表示装置で信号分配出力の伝送
情報量の少ない信号伝送が可能である。
ピュータに適用しても同じである。図54は本実施の形
態におけるコンピュータ機器を示す構成図である。図5
4において、53はパーソナルコンピュータ本体、54
はRGB映像を外部表示機器に出力するRGB出力コネ
クタである。
像はRGB出力コネクタ54に供給され、外部機器にて
表示される。この表示映像信号は同時にクランプ回路1
R、1G、1B、同期混合回路2、カウンタ3へ供給さ
れる。実施の形態1と同じようにここで時分割信号S
RGBが生成され、バッファAMP51を介し、SRGB出力
コネクタ52から外部へ出力される。この構成により、
コンピュータ機器の画像を通常の映像出力と同時に、簡
単な伝送路を使用した伝送することが可能となる。
おける表示装置を示す構成図である。図55において、
55は赤外線ワイヤレスデータ伝送用受光部、56は受
信データ処理部である。
が受信可能な表示装置の受光部を時分割信号SRGBの受
光用として共用するもので、赤外線ワイヤレスデータ伝
送用受光部55で受光した赤外線ワイヤレスデータ伝送
のデータは受信データ処理部56にてデコードなどデー
タ処理が行なわれる。一方、赤外線FM変調信号を赤外
線ワイヤレスデータ伝送用受光部55で受光した場合
は、実施の形態1と同様に復調回路22で復調し、実施
の形態12と同様に表示するものである。
タ機器を示す構成図である。図56において57は、送
信データ切換えスイッチ、58は赤外線ワイヤレスデー
タ伝送用発光部である。
が送信可能なコンピュータ機器の発光部を時分割信号S
RGBの発光用として共用するもので、赤外線ワイヤレス
データ伝送用の送信データとFM変調された時分割信号
は送信データ切換えスイッチ57にて選択され、赤外線
ワイヤレスデータ伝送用発光部58に供給され、赤外光
として発光・送信される。
応した受信装置を説明する。即ち、実施の形態10に対
応する受信装置である。図57は本実施の形態における
画像伝送システムの受信装置を示す構成図である。図5
7において、59はクロック発生回路8のクロックを2
分周する2分周器である。図58は本実施の形態のR用
メモリ回路34RBの詳細を示し、図50の構成に加え
て、アドレス生成回路34R12には、クロックとして
クロック発生回路8のクロック(2CLK)および2分
周器59の出力(CLK)が供給される。さらに、切換
え制御信号RGB/SRGB、RSが供給される。図59
は、アドレス生成回路34R12の一部を示し、34R
121はインバータ、34R122は2入力ANDゲー
ト、34R123はインバータ、34R124はインバ
ータ、34R125はAND 0Rゲート、34R12
6はAND 0Rゲートである。
形態10の方法によるものである。クロック発生回路8
では、RGBあるいは、伝送された信号SRGBの画素ク
ロックの2倍の周波数のクロック(2CLK)を発生す
る。従って2分周器59の出力が画素クロック(CL
K)となる。
RGB入力による画素変換のとき、すなわちローレベル
である時は図59の2入力ANDゲート34R122の
出力はRSの状態にかかわらずローレベルとなり、イン
バータ34R124の出力はハイレベルとなる。従っ
て、AND ORゲート34R125はCLKを通し、
メモリA34R02Aのアドレス生成用として供給され
る。また、インバータ34R123の出力はハイレベル
であり、AND ORゲート34R126もCLKを通
し、メモリB34R02Bのアドレス生成用として供給
される。以上により、アドレス生成回路34R12は実
施の形態11の同様に、RSの状態にかかわらずV、
H、CLKをもとに書き込み、読み出しアドレスを生成
し、メモリA34R02A、メモリB34R02Bの書
き込み、読み出しが行われ、実施の形態11と同じの画
素変換のための動作として行われる。
多重信号のメモリ動作のとき、すなわちハイレベルの
時、アドレス生成回路34R12の2入力ANDゲート
34R122はRSの状態に左右され、RSがハイレベル
の時はインバータ34R121によりローレベルとな
り、2入力ANDゲート34R122も出力ローレベル
となる。従って、AND ORゲート34R125はC
LKを通し、メモリA34R02Aのアドレス生成用と
して供給される。RSがハイレベルの時はメモリA34
R02Aは書き込み状態であるのでSRGBの画素クロッ
クCLKをもとに書き込まれる。
121によりハイレベルとなり、切換え制御信号RGB
/SRGBがハイレベルであるので、2入力ANDゲート
34R122も出力ハイレベルとなる。従ってAND
ORゲート34R125は2CLKを通し、メモリA3
4R02Aのアドレス生成用として供給される。2CL
Kをもとに生成されたアドレスは2倍のクロックレート
となっている。RSがローレベルの期間メモリA34R
02Aは読み出し状態であり、2倍のクロックレート、
すなわち書き込み時の2倍のスピードで読み出され、ア
ドレス生成を1フレーム分のアドレス生成後、繰り返し
最初からアドレス生成させることにより同じデータが2
回繰り返し読み出される。これにより伝送前に2倍の時
間に伸長された信号がもとの時間に戻される。図60に
この様子をしめす。
状態に関係せず、切換え制御信号RGB/SRGBがハイ
レベルであるので2CLKを通し、メモリB34R02
Bのアドレス生成用として供給される。従って図60に
示すようにメモリB34R02Bは2倍のクロックレー
トで書き込み、読み出しが行われる。メモリB34R0
2Bへの書き込み、読み出しは同一のクロックに基づい
たアドレスによるので、書き込まれたメモリA34R0
2Aからの読み出し信号をGSがハイレベルの期間その
まま書き込み、GSがローレベルの期間書き込みと同じ
レートで読み出される。
様、RS、GSに基づき図60に示すように切換えられ、
丸で囲んだデータが選択される。これにより伝送後のS
RGBのRデータにたいし、6回同じデータが読み出さ
れ、スイッチ32R06以降は実施の形態11と同一に
動作する。これにより、もとの画素クロック/同期周波
数レートの戻すことができる。
4Bも上記R用メモリ回路34Rと同一の動作を行な
い、2倍の時間に伸長された時分割多重信号SRGBはも
との時間にもどされ、連続した並列のRGB信号が得ら
れる。
伝送帯域の圧縮を行うか、またはそのままの帯域で伝送
するかを選択する方式としてもよい。図61は本実施の
形態における画像伝送システムの送信装置を示す構成図
である。図61において60は、4つの連動するスイッ
チからなる時分割モード切換えスイッチである。図62
は本実施の形態における時分割スイッチ制御回路を示す
構成図であり、図において、4106は3系統の信号を
連動して選択するセレクタ、4107はインバータ、4
108は抵抗である。
スイッチは時分割スイッチ制御回路41に接続され、図
62に示すように、電源に接続された抵抗4108をプ
ルアップ抵抗として、インバータ4107およびセレク
タ4106の3つの制御入力に接続される。したがって
時分割モード切換えスイッチ60を図61において上へ
切換えればローレベルが供給される。この時、インバー
タ4107の出力がハイレベルとなり、セレクタ410
6の対応する入力がセレクタ4106の出力となる。す
なわち、実施の形態10と同じ信号すなわち2入力NO
Rゲート4102の出力(図63RS−2)、2入力N
ORゲート4105の出力(図63GS−2)、2入力
ANDゲート4104の出力(図63BS−2)がセレ
クタ4106をとおる。また、時分割モード切換えスイ
ッチ60のほかの3つのスイッチも上へ切り換わってお
り、2分周回路43、44、45の出力がおのおのアド
レス発生回路へ供給され、全体の動作も実施の形態10
と同様となる。
に切り換わった場合は、時分割スイッチ制御回路41で
は、RS−2の代わりに図63GSが、図63GS−2の
代わりに図63BSが、図63BS−2の代わりに図63
RSがセレクタ4106をとおる。また、時分割モード
切換えスイッチ60のほかの3つのスイッチも下へ切り
換わっており、アドレス発生回路46へは2分周回路4
3、44、45の出力の代わりにそれぞれ2分周前のも
のが供給され、メモリ38R、38G、38Bの読み出
し時のも書込み時と同じアドレスが供給される。これに
よりメモリ38R、38G、38Bからの読み出しも書
き込みと同じ時間でおこなわれ、図63のハッチングを
したREADの部分のよみだしデータが時分割スイッチ
39で選択され、D/Aコンバータ40に供給される。
この動作は実施の形態1の動作と同一である。以上によ
り時分割モード切換えスイッチ60により時分割モード
を3フレームに1フレームの割合か、6フレームに1フ
レームするかを切換えることができる。
帯域圧縮後の受信信号を2倍速度で復元する受信装置の
他の例を説明する。即ち、図64は本実施の形態におけ
る画像伝送システムの受信装置を示す構成図である。図
64において、61はメモリ34R、34G、34Bの
読み出しスピードを書き込み時と同じにするか、2倍と
するかを切換える、読み出しスピード切換えスイッチで
ある。また、図65はR用メモリ回路メモリ34RCを
示し、図47に示す実施の形態16に加えて、アドレス
生成回路34R12には、読み出しスピード切換えスイ
ッチ61からの信号、クロックとしてクロック発生回路
8のクロック(2CLK)および2分周器59の出力
(CLK)が供給される。図66はR用メモリ回路34
RCのアドレス生成回路34R12の一部を示し、図6
6において、図59に示す回路で示した同番号の同等要
素以外の要素として、34R127は3入力ANDゲー
ト、34R128は2入力ANDゲート、34R129
はインバータである。
モリ34R、34G、34Bに接続され、おのおののア
ドレス生成回路34R12、34G12,34B12に
供給される。また、クロック発生回路8は画素クロック
の2倍の周波数のクロック(2CLK)を発生する。
Cのアドレス生成回路34R12Cの動作について説明
する。切換え制御信号RGB/SRGBが、通常のRGB
入力による画素変換のとき、すなわちローレベルである
時は図66の3入力ANDゲート34R127、2入力
ANDゲート34R128の出力はともにRS、および
読み出しスピード切換えスイッチ61の状態にかかわら
ず出力はローレベルとなり、図59に示す実施の形態2
3の切換え制御信号RGB/SRGBが、通常のRGB入
力による画素変換のときと同一動作を行い、実施の形態
11と同じ画素変換のための動作として行われる。
分割多重信号のメモリ動作のとき、すなわちハイレベル
の時を説明する。まず、読み出しスピード切換えスイッ
チ61が図64において下側に切換えられた時すなわち
ローレベルの時は、切換え制御信号RGB/SRGBがロ
ーレベルの時と同様に、3入力ANDゲート34R12
7、2入力ANDゲート34R128の出力はともにR
Sの状態にかかわらず出力はローレベルとなり、切換え
制御信号RGB/SRGBが、ローレベルの時と同様の動
作を行なう。従ってメモリA34R02A、メモリB3
4R02BへのアドレスはクロックCLKをもとに生成
され、書き込み、読み出し同一クロックレートで行われ
る。これは、実施の形態16におけるSRGB入力時の動
作と同一である。
が図64において上側に切換えられた時すなわちハイレ
ベルの時を説明する。まず、RSがハイレベルの時、3
入力ANDゲート34R127の出力はローレベルとな
る。従ってAND ORゲート34R125はクロック
CLKを通し、メモリA34R02Aのアドレス生成用
として供給される。RSがハイレベルの時はメモリA3
4R02Aは書き込み状態であるのでSRGBの画素クロ
ックCLKをもとに書き込まれる。
121によりハイレベルとなり、切換え制御信号RGB
/SRGBがハイレベルであるので、3入力ANDゲート
34R127も出力ハイレベルとなる。従ってAND
ORゲート34R125は2CLKを通し、メモリA3
4R02Aのアドレス生成用として供給される。2CL
Kをもとに生成されたアドレスは2倍のクロックレート
となっている。RSがローレベルの期間メモリA34R
02Aは読み出し状態であり、2倍のクロックレート、
すなわち書き込み時の2倍のスピードで読み出され、ア
ドレス生成を1フレーム分のアドレス生成後、繰り返し
最初からアドレス生成させることにより同じデータが2
回繰り返し読み出される。これにより伝送前に2倍の時
間に伸長された信号がもとの時間に戻される。これは実
施の形態23の図60に示す動作と同一である。
状態に関係せず、切換え制御信号RGB/SRGB、読み
出しスピード切換えスイッチ61がハイレベルであるの
で2入力ANDゲート34R128の出力はハイレベル
となり、AND ORゲート34R126は2CLKを
通し、メモリB34R02Bのアドレス生成用として供
給される。従って図60に示す実施の形態14と同様に
メモリB34R02Bは2倍のクロックレートで書き込
み、読み出しが行われる。メモリB34R02Bへの書
き込み、読み出しは同一のクロックに基づいたアドレス
によるので、書き込まれたメモリA34R02Aからの
読み出し信号をGSがハイレベルの期間そのまま書き込
み、GSがローレベルの期間書き込みと同じレートで読
み出される。
様、RS、GSに基づき図60に示すように切換えられ、
丸で囲んだデータが選択される。これにより伝送後のS
RGBのRデータにたいし、6回同じデータが読み出さ
れ、スイッチ32R06以降は実施の形態16と同一に
動作する。これにより、もとの画素クロック/同期周波
数レートの戻すことができる。
4Bも上記R用メモリ回路34RCと同一の動作を行な
い、2倍の時間に伸長された時分割多重信号SRGBはも
との時間にもどされ、連続した並列のRGB信号が得ら
れる。以上実施の形態14の切換え制御信号RGB/S
RGBが、ハイレベルすなわち時分割多重信号のメモリ動
作のときと同様である。以上のように切換え制御信号R
GB/SRGBが、ハイレベルすなわち時分割多重信号の
メモリ動作のとき、読み出しスピード切換えスイッチ6
1により時分割多重信号を伝送前の処理にあわせた、メ
モリ処理ができる。
ステムの更に他の受信装置を示す構成図である。図67
において、62は2入力ANDゲートであり、切換え制
御信号RGB/SRGB、読み出しスピード切換えスイッ
チ61の出力の論理積をとり、出力はクロック発生回路
8に供給され、クロック周波数を伝送信号の画素クロッ
クと同一とするか2倍とするかを制御する。2入力AN
Dゲート62の出力がハイレベルの時クロック発生回路
8は伝送信号の画素クロックの2倍のクロックを発生す
る。図68はR用メモリ回路34RDのアドレス生成回
路34R12の一部を示し、図において、34R130
は3入力ANDゲート、34R131はインバータであ
る。
ルの時は、2入力ANDゲート62の出力はローレベル
であり、クロック発生回路8は伝送信号の画素クロック
と同一の周波数のクロックを発生する。図68におい
て、3入力ANDゲート34R130の出力もローレベ
ルであり、AND ORゲート34R125はクロック
発生回路8の出力、すなわち伝送信号の画素クロックと
同一の周波数のクロックを通し、メモリAアドレス生成
用として供給される。メモリBアドレス生成用には常に
クロック発生回路8の出力が供給されているので、メモ
リBアドレス生成用にも伝送信号の画素クロックと同一
の周波数のクロックが供給される。これにより、切換え
制御信号RGB/SRGBがローレベルの時すなわちRG
B信号処理時は実施の形態14と同一の動作をする。
レベルの時を説明する。読み出しスピード切換えスイッ
チ61がローレベルの時は、2入力ANDゲート62の
出力はローレベルであり、クロック発生回路8は伝送信
号の画素クロックと同一の周波数のクロックを発生す
る。図68において、3入力ANDゲート34R130
の出力もローレベルであり、AND ORゲート34R
125はクロック発生回路8の出力、すなわち伝送信号
の画素クロックと同一の周波数のクロックを通し、メモ
リAアドレス生成用として供給される。メモリBアドレ
ス生成用には常にクロック発生回路8の出力が供給され
ているので、メモリBアドレス生成用にも伝送信号の画
素クロックと同一の周波数のクロックが供給される。一
方R用メモリ回路34Rは切換え制御信号RGB/S
RGBがハイレベルの時の動作として、実施の形態14と
同様に動作し、時分割多重信号SRGBの書き込み、読み
出し同一スピードのメモリ処理が行なわれる。
レベル、読み出しスピード切換えスイッチ61もハイレ
ベルでRSもハイレベルの時を説明する。この時2入力
ANDゲート62の出力はハイレベルとなり、クロック
発生回路8は伝送信号の画素クロックの2倍の周波数の
クロックを発生する。図68において、3入力ANDゲ
ート34R130の出力もハイレベルとなり、AND
ORゲート34R125はクロック発生回路8の出力を
2分周器59で2分周した、伝送信号の画素クロックと
同一の周波数のクロックを通し、メモリAアドレス生成
用として供給される。RSがハイレベルの時はメモリA
34R02Aは書き込み状態であるのでSRGBの画素ク
ロックCLKをもとに書き込まれる。メモリBアドレス
生成用には常にクロック発生回路8の出力が供給されて
いるので、メモリBアドレス生成用には伝送信号の画素
クロックの2倍の周波数のクロックが供給され、メモリ
B34R02Bは伝送信号の画素クロックの2倍の周波
数のクロックレートで読み出しが行われる。
レベル、読み出しスピード切換えスイッチ61もハイレ
ベルでRSがローレベルの時を説明する。この時3入力
ANDゲート34R130の出力はローレベルとなりA
ND ORゲート34R125はクロック発生回路8の
出力すなわち、伝送信号の画素クロックの2倍の周波数
のクロックを通し、メモリAアドレス生成用として供給
される。RSがローレベルの時はメモリA34R02A
は読み出し状態であるのでSRGBの画素クロックの2倍
の周波数のクロックレートで読み出しが行われる。メモ
リBアドレス生成用にはRSの状態は関係しないので、
RSがハイレベルの時と同様に、伝送信号の画素クロッ
クの2倍の周波数のクロックが供給され、メモリB34
R02Bは伝送信号の画素クロックの2倍の周波数のク
ロックレートで書き込み、読み出しが行われる。
ピード切換えスイッチ61の切換えにより図64の構成
と同一の動作をさせることができるが、図64のもので
はクロック発生回路8は常に伝送信号の画素クロックの
2倍のクロックを発生する必要があり、時分割多重信号
SRGBが伝送前に2倍に時間伸長してないときも伝送前
の入力信号の画素クロックの2倍という高い周波数を発
生する必要があるが、図67のものでは伝送前に2倍に
時間伸長しているかどうかにかかわらず、伝送前の入力
信号の画素クロックと同一の周波数のクロックを発生す
ればよい。
テムの更に他の受信装置を示す構成図である。図69に
おいて、63は伝送されたSRGBの垂直走査周期が所定
の値より長いか短いかを判定する垂直走査周期判定回路
であり、所定の値より長いときはハイローレベル、短い
ときはローレベルを出力する。垂直走査周期判定回路6
3の出力は図64に示す、実施の形態25の読み出しス
ピード切換えスイッチ61の出力のかわりにR用メモリ
回路34R、G用メモリ回路34G、B用メモリ回路3
4Bに供給される。図70は垂直走査周期判定回路63
の構成を示し、6301は入力の立上りエンジでトリガ
される再トリガ可能なワンショットマルチバイブレー
タ、6302は入力の立上りエッジでトリガされるDフ
リップフロップ、6303はインバータである。
RGBの垂直走査周期を所定の値を25ms(垂直周波数
40Hz)程度として長短を比較すれば、実際のRGB
映像機器の垂直同期周波数が60Hz以上あり、伝送前
に時間を2倍に伸長したかどうか判定できる。図70の
ワンショットマルチバイブレータ6301のパルス幅を
25msとし、垂直同期信号Vの立上りエッジでトリガ
をかける。この様子を図71に示す。始めに伝送前にク
ロックレートを1/2に落として伝送した場合を示す
(図71左半分;垂直周期34ms)。ワンショットマ
ルチバイブレータ6301は垂直同期信号Vの立上りエ
ッジでトリガされ25msハイレベルのパルスを出力す
る。入力Vは周期34msなので再トリガされずローレ
ベルに戻る。Dフリップフロップ6302のクロック入
力には垂直同期信号Vをインバータ6303により極性
反転したものが入力されているので、Dフリップフロッ
プ6302の反転出力はハイレベルとなり、判定出力と
して出力される。次に伝送前でのクロックレートが元
(1/1)に切り換わった場合は、垂直同期信号Vの周
期は17msとなり、ワンショットマルチバイブレータ
6301のパルス幅より短くなる。これにより、ワンシ
ョットマルチバイブレータ6301は再トリガ可能であ
るので、出力がローレベルになる前に再トリガされ、出
力は常にハイレベルとなる。従って、Dフリップフロッ
プ6302の反転出力はローレベルとなり、判定出力と
して出力される。この判定結果を先の読み出しスピード
切換えスイッチ61の出力のかわりに使用すれば、自動
的に処理を切換えることができる。
説明する。図72、図73、図74、図75は本実施の
形態における画像伝送システムの送信装置と受信装置を
示す構成図である。図72、図73において、64は同
軸ケーブルの特性インピーダンスを出力インピーダンス
とする同軸駆動増幅器、65は入力インピーダンスが同
軸ケーブルの特性インピーダンスである入力増幅器、6
6も入力インピーダンスが同軸ケーブルの特性インピー
ダンスである入力増幅器、67は同軸ケーブルの特性イ
ンピーダンスを出力インピーダンスとする同軸駆動増幅
器である。また、100は時分割多重信号生成ユニッ
ト、200は時分割多重信号受信処理ユニット、300
は赤外線伝送ユニット、400は赤外線受光ユニットで
ある。
画像伝送システムをそれぞれの回路ごとにユニット化
し、それらを同軸ケーブルで接続するものである。図7
2において、時分割多重信号生成ユニット100の加算
器5までで実施の形態1と同様動作し時分割多重信号S
RGBを生成する。この時分割多重信号SRGBは同軸駆動増
幅器64により増幅され、同軸ケーブルを駆動する。同
軸ケーブルにて時分割多重信号生成ユニット100に接
続された時分割多重信号受信処理ユニット200では同
軸ケーブルの特性インピーダンスで終端された入力増幅
器65で伝送信号を増幅し、A/Dコンバータ9に供給
し、以下実施の形態1と同様に動作し、RGB信号同期
信号を得る。
ニット100には同軸ケーブルを介して赤外線伝送ユニ
ット300が接続される。赤外線伝送ユニット300の
入力には同軸ケーブルの特性インピーダンスで終端され
た入力増幅器66が接続され、増幅する。以降は実施の
形態1の図16の構成と同様に動作し、赤外線が発射さ
れる。赤外線受光ユニット400は赤外線を受光し、F
M復調回路22で時分割多重信号SRGBを得る。この信
号SRGBは同軸駆動増幅器67で増幅され、同軸ケーブ
ルを介し、時分割多重信号受信処理ユニット200に接
続される。時分割多重信号受信処理ユニット200では
図72の構成と同様に動作し、RGB信号同期信号を得
る。
の接続を示したのが図74、図75である。以上のよう
に本実施の形態では、画像伝送システムの要素ごとをユ
ニット化することにより、同軸伝送でも赤外線ワイヤレ
ス伝送でも簡単にユニット接続を変更することで対応可
能となる。また、赤外線伝送の場合、発光、受光部が独
立してユニット化されているので小形化でき、赤外線の
光軸あわせが簡単にできる。
ない場合の受信側の画像再生について説明する。図76
は本実施の形態における画像伝送システムの受信装置を
示す構成図である。図76において、68はクロック発
生回路8の出力クロックをもとに水平同期信号H2、垂
直同期信号V2を生成する同期生成回路、69はクロッ
ク発生回路8のクロック発生を水平同期信号に同期させ
るか自走とするか切換えるクロック切換えスイッチであ
り、自走させるときはハイレベルを、同期させる時はロ
ーレベルをCLKSとして出力する。クロック発生回路
8Bの詳細構成を図77に示す。図77において、80
5は固定電圧源、806はCLKSにより制御される自
走/同期切換えスイッチであり、VCO801の制御線
圧を位相比較器804の出力とするか(CLKS:ロー
レベル)、固定電圧源805とするか(CLKS:ハイ
レベル)切換える。メモリ制御回路11Bの詳細構成を
図78に示す。図78において1103は2入力AND
ゲートである。図79はR用メモリ回路34REを示
し、アドレス生成回路34R12には、水平同期信号
H、垂直同期信号V、クロックCLKに加えて水平同期
信号H2、垂直同期信号V2、クロック切換えスイッチ
69出力CLKSが供給される。
に、クロックは水平同期信号Hに同期したもので信号処
理させる。この時はクロック切換えスイッチ69はハイ
レベルを出力し、図77のクロック発生回路8の自走/
同期切換えスイッチ806はVCO801の制御線圧を
位相比較器804の出力を選択する。メモリ制御回路1
1にもCLKSが供給されるが、ハイレベルであるので
2入力ANDゲート1103を通らず、カウンタ110
1のリセットはIDのみとなり、実施の形態11等と同
様である。クロック切換えスイッチ69出力CLKSは
アドレス生成回路34R12に供給され、メモリへのア
ドレス生成を同期信号H、Vに基づき行なうか、H2、
V2に基づき行なうかを制御する。ハイレベルの時は、
実施の形態11他と同様メモリへのアドレス生成を同期
信号H、Vに基づき行なうよう制御する。
クロック切換えスイッチ69を切換えた場合、クロック
切換えスイッチ69はローレベルを出力し、図77のク
ロック発生回路8の自走/同期切換えスイッチ806は
VCO801の制御線圧として固定電圧源805を選択
する。これにより、VCO801は自走状態となり、与
えられた固定電圧源805の電圧に対応する周波数のク
ロックを発生する。同期生成回路68はこのクロックを
もとに、あらかじめ定められたタイミング関係の水平、
垂直同期信号H2、V2を生成する。一方、メモリ制御
回路11の2入力ANDゲート1103には、ローレベ
ルのCLKSが供給されるので、2入力ANDゲート1
103の出力はローレベルとなり、カウンタ1101は
常にリセット状態となる。従って、図80に示すように
RSがハイレベル、GSがローレベルとなる。これによ
り、メモリB34R02Bは常に読み出しモードとな
り、スイッチ34R06は常に1を選択し、メモリB3
4R02Bの内容がつねに読み出される。さらにアドレ
ス生成回路34R12はCLKSがローレベルの時はC
LK、同期信号H2、V2をもとにアドレス生成を行な
う。以上のようにメモリB34R02BはCLKSがロ
ーレベルの間書き込まれることはなく、CLKSが切り
換わる直前に伝送された画像を表示しつける。アドレス
も自走クロックをもとに生成した同期信号から生成され
るので、SRG Bがなくなっても影響はない。
ステムの他の受信装置を示す構成図である。図81にお
いて、70は、SRGBが伝送されているかどうか信号検
出する、信号検出回路であり、信号検出した時ハイレベ
ルとする。
切換えスイッチ69のかわりに信号検出回路70を用い
る構成である。この構成によると、SRGBが伝送されて
ないときはローレベルがCLKSとして出力されるの
で、信号が伝送されなくなると、直前に伝送された画像
を表示することができる。
おける画像伝送システムの送信装置と受信装置と受信装
置を示す構成図である。図82において、71は、水平
同期信号の周期が所定の値より大きいか、小さいかを判
定する水平周期計測回路であり、所定の値より大きい
(周波数が低い)時および無入力の時ハイレベルを出力
する。
時分割制御回路31の制御として水平周期計測回路72
の出力を使用するものである。同期分離回路16は実施
の形態3と同様G入力に接続されたG信号から同期信号
を抜き取り、水平、垂直同期信号に分離する。同期分離
回路16の水平同期信号出力は、水平周期計測回路71
に入力される。水平周期計測回路71の周期判定のしき
い値をNTSC信号やPAL信号の水平周期約64μs
とPCの通常一番長い水平周期約32μsとの間の45
μs程度として判定すれば、NTSC/PAL信号かP
Cの信号かが判定できる。NTSC/PAL信号はこの
しきい値より水平周期が長いので、水平周期計測回路7
1はハイレベルを出力し、時分割制御回路31はG入力
を常に選択するよう動作し、自動的に切換えることがで
きる。
おける画像伝送システムの送信装置と受信装置を示す構
成図である。図83において500は時分割多重信号生
成ユニットであり、赤外線伝送ユニットを内蔵する。時
分割多重信号生成ユニット500は実施の形態17の図
72、図73に示す、時分割多重信号生成ユニット10
0において、加算器5の出力を同軸駆動増幅器64およ
びFM変調回路17に供給する。同軸駆動増幅器64の
出力は実施の形態17と同様外部に出力される。一方F
M変調回路17以降は、実施の形態17に示す赤外線伝
送ユニット300と同一である。すなわち、時分割多重
信号生成ユニット500は同軸ケーブル伝送と赤外線ワ
イヤレス伝送が同時に行なえる。図84に各ユニットの
接続を示す。
成の画像受信装置は、R・G・B各色の記憶した前フレ
ームの色信号を読み出す各色信号毎のメモリと、限定送
信されたR・G・Bの現フレームの色信号をから対応ス
イッチを制御する同期分離回路とを備えたので、間引か
れて限定送信された色信号と前フレームの色信号とで、
少ない色情報から高品質で明るい受信画像が得られる効
果がある。
B各色信号の内から定められた数の色信号のみをフレー
ム毎に順次選択するスイッチと、走査線計測回路を備え
たので、フレーム毎の送信色信号として、選択された色
信号のみでよくて送信量を少なくでき、また伝送画像の
質対応で適切な伝送周波数帯域を選べる効果がある。
線数を計測する走査線計測回路を備えたので、伝送画像
の質対応で適切な伝送周波数帯域を選べる効果がある。
化回路を備えたので、受信装置を簡易化して伝送画像の
質対応で適切な伝送周波数帯域を選べる効果がある。
線数情報を復号する走査線情報復号回路を備えたので、
簡易に伝送画像の質対応で適切な伝送周波数帯域を選べ
る効果がある。
毎に送信用バッファメモリを備えて、書き込み速度より
低速で読み出して色信号を送信するようにしたので、伝
送帯域を更に低減するか、または複数の色信号を同時送
信できる効果がある。
クロックを書き込みクロックとは異なる周期も設けたの
で、低帯域による低速送信された色信号を復元できる効
果がある。
G・B各色信号の内から定められた数の色信号のみをフ
レーム毎に順次選択するスイッチを備えて、フレーム毎
の送信色信号を限定した画像送信装置と、R・G・B各
色の前フレームの色信号を記憶、再生する各色信号毎の
メモリと、送信されたR・G・Bの少なくとも1つの現
フレームの色信号を検出して対応スイッチを制御する同
期分離回路とを備えた画像受信装置、とで構成されるの
で、間引かれて限定送信された色信号と前フレームの色
信号とで、少ない色情報から高品質で明るい画像伝送シ
ステムが得られる効果がある。
ステムの構成図である。
信側クランプ回路の構成図である。
形を示す図である。
信側カウンタの構成図である。
A、QB(Gs、Bs)を示す図である。
の波形を示す図である。
信側同期分離回路の構成図である。
形を示す図である。
信側メモリ制御回路の構成図である。
受信側クロック発生回路の構成図である。
受信側R用メモリ回路の構成図である。
他の送信装置の構成図である。
回路の構成図である。
他の送信装置の構成図である。
回路の構成図である。
ムの構成を示す図である。
および赤外発光ダイオード駆動回路の構成図である。
成図である。
の構成図である。
の内部動作波形を示す図である。
構成図である。
システムの構成図である。
の構成図である。
および受信処理切換スイッチ、クロック発生回路の構成
図である。
システムの受信装置の構成図である。
回路、スイッチ、計測回路の構成図である。
システムの送信装置の構成図である。
成図である。
ムの構成図である。
路、符号化器の構成図である。
システムの構成図である。
システムの構成図である。
ムの構成図である。
成図である。
システムの送信側同期混合回路の構成図である。
各部波形を示す図である。
の構成図である。
受信側各部波形を示す図である。
他の送信側同期混合回路の構成図である。
を示す図である。
回路の構成図である。
システムの構成図である。
構成図である。
形を示す図である。
ムの構成図である。
の示す構成図である。
送システムの構成図である。
ッチ制御回路の構成図である。
の送信側各部波形を示す図である。
置の構成図である。
図である。
説明するタイミング図である。
置の構成図である。
の構成図である。
置の構成図である。
の構成図である。
送システムの受信装置の構成図である。
回路の構成図である。
成回路の構成図である。
動作を説明する図である。
送システムの送信装置の構成図である。
イッチ制御回路の構成図である。
の送信装置各部の動作波形を示す図である。
送システムの受信装置の構成図である。
回路の構成図である。
成回路の構成図である。
の他の受信装置の構成図である。
レス生成回路を示す構成図である。
の他の受信装置の構成図である。
回路63の構成図である。
を説明するための波形図である。
送システムの構成図である。
テムの構成図である。
テムの接続構成図である。
テムの接続構成図である。
送システムの受信装置の構成図である。
生回路の構成図である。
回路の構成図である。
回路の構成図である。
説明するための波形図である。
の他の受信装置を示す構成図である。
送システムの構成図である。
送システムの構成図である。
る接続構成図である。
る。
図である。
図である。
図である。
B B用クランプ回路、2,2C 同期混合回路、3
カウンタ、4 スイッチ、5 加算器、6 伝送回路、
7,7B,7C 同期分離回路、8,8B クロック発
生回路、9 A/Dコンバータ、10 分配スイッチ、
11,11B メモリ制御回路、12RR用メモリ回
路、12G G用メモリ回路、12B B用メモリ回
路、13RR用D/Aコンバータ、13G G用D/A
コンバータ、13B B用D/Aコンバータ、14R
R用増幅回路、14G G用増幅回路、14B B用増
幅回路、15 同期分離回路、16 同期分離回路、1
7,17B FM変調回路、18 赤外発光ダイオード
駆動回路、19 赤外発光ダイオード、20 受光ダイ
オード、21 増幅回路、22 FM復調回路、23
増幅器、24 FM搬送周波数切換えスイッチ、25,
25B 受信処理切換えスイッチ、26 計測回路、2
7,27B,27C 計測回路、28 符号化器、29
復号器、30 NTSC/PC切換スイッチ、31
時分割制御回路、32 2分周器、33 スイッチ、3
4R,34RB,34RC,34RD,34RE R用
メモリ回路、34G,34GB,34GC,34GD,
34GE G用メモリ回路、34B,34BB,34B
C,34BD,34BE B用メモリ回路、35 画素
変換入力切換えスイッチ、36R 加算器、37R R
回路用A/Dコンバータ、38R R回路用メモリ、3
9 時分割スイッチ、40 D/Aコンバータ、41
時分割スイッチ制御回路、42 クロック発生回路、4
3 2分周回路、44 2分周回路、45 2分周回
路、46 アドレス発生回路、47 RGB入力コネク
タ、48 SRGB入力コネクタ、49 RGBスイッ
チ、50 表示駆動回路および表示素子、51 バッフ
ァAMP、52 SRGB出力コネクタ、53 パーソナ
ルコンピュータ本体、54 RGB出力コネクタ、55
赤外線ワイヤレスデータ伝送用受光部、56 受信デ
ータ処理部、57 送信データ切換えスイッチ、58
赤外線ワイヤレスデータ伝送用発光部、59 時分割モ
ード切換えスイッチ、60 時分割モード切換えスイッ
チ、61 読み出しスピード切換えスイッチ、62 2
入力ANDゲート、63 垂直走査周期判定回路、64
同軸駆動増幅器、65 入力増幅器、66 入力増幅
器、67 同軸駆動増幅器、68 同期生成回路、69
クロック切換えスイッチ、70 信号検出回路、71
水平周期計測回路、100 時分割多重信号生成ユニ
ット、200時分割多重信号受信処理ユニット、300
赤外線伝送ユニット、400 赤外線受光ユニット、
500 時分割多重信号生成ユニット、91 カラーテ
レビカメラ、92 第一の切替器、93 符号器、9
4 電話器、95 伝送制御器、96 伝送路入出力
端、97 復号器、98 第二の切替器、99 カラー
テレビディスプレイ。
Claims (8)
- 【請求項1】 分離後のR・G・B各色の前フレームの
色信号を記憶し、再生用に読み出す各色信号毎のメモリ
と、 送信されてくる複合同期信号から送信されたR・G・B
の少なくとも1つの現フレームの色信号を検出して対応
スイッチを制御する同期分離回路とを備えて、 上記送信された現フレームの色信号で、対応する上記メ
モリの色信号を更新し、かつ該色の再生用出力を行うよ
うにしたことを特徴とする画像受信装置。 - 【請求項2】 分離されたR・G・B各色信号の内から
定められた数の色信号のみをフレーム毎に順次選択する
スイッチと、送信信号中の1フレームの走査線数を計測
する走査線計測回路を備えて、 フレーム毎の送信色信号として、上記選択された色信号
のみを送信し、走査線数が所定値以上であれば広帯域伝
送であるとして搬送周波数を選択するようにしたことを
特徴とする画像送信装置。 - 【請求項3】 受信信号中の1フレームの走査線数を計
測する走査線計測回路を備えて、走査線数が所定値以上
であれば広帯域伝送であるとして搬送周波数を選択する
ようにしたことを特徴とする請求項1記載の画像受信装
置。 - 【請求項4】 送信信号中の1フレームの走査線数を計
測した結果を走査線情報として符号化する符号化回路を
備えて、 送信信号中に該走査線情報を多重化して送信するように
したことを特徴とする請求項2記載の画像送信装置。 - 【請求項5】 受信信号中の1フレームの走査線数情報
を復号する走査線情報復号回路を備えて、走査線数が所
定値以上であるという復号結果を得ると、広帯域伝送で
あるとして搬送周波数を選択するようにしたことを特徴
とする請求項1記載の画像受信装置。 - 【請求項6】 分離されたR・G・B各色信号毎に送信
用バッファメモリを備えて、 送信は、上記記憶された色信号を書き込み速度より低速
で読み出して色信号を送信するようにしたことを特徴と
する請求項2記載の画像送信装置。 - 【請求項7】 各色信号毎のメモリの読み出しクロック
を書き込みクロックとは異なる周期も設けて、指定によ
り読み出しクロックを選択するようにしたことを特徴と
する請求項1記載の画像受信装置。 - 【請求項8】 分離されたR・G・B各色信号の内から
定められた数の色信号のみをフレーム毎に順次選択する
スイッチを備えて、 フレーム毎の送信色信号として、上記選択された色信号
のみを送信するようにした画像送信装置と、 分離後のR・G・B各色の前フレームの色信号を記憶し
て再生用に読み出す各色信号毎のメモリと、上記画像送
信装置より送信されてくる複合同期信号から送信された
R・G・Bの少なくとも1つの現フレームの色信号を検
出して対応スイッチを制御する同期分離回路とを備え
て、 上記送信された現フレームの色信号で、対応する上記メ
モリの色信号を更新し、かつ該色の再生用出力を行うよ
うにした画像受信装置、とで構成される画像伝送システ
ム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20255999A JP4514852B2 (ja) | 1999-07-16 | 1999-07-16 | 画像送信装置及び画像伝送システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20255999A JP4514852B2 (ja) | 1999-07-16 | 1999-07-16 | 画像送信装置及び画像伝送システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001036925A true JP2001036925A (ja) | 2001-02-09 |
JP4514852B2 JP4514852B2 (ja) | 2010-07-28 |
Family
ID=16459511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20255999A Expired - Fee Related JP4514852B2 (ja) | 1999-07-16 | 1999-07-16 | 画像送信装置及び画像伝送システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4514852B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114120879A (zh) * | 2021-06-18 | 2022-03-01 | 友达光电股份有限公司 | 显示设备 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5983489A (ja) * | 1982-11-02 | 1984-05-14 | Ikegami Tsushinki Co Ltd | カラ−映像信号の面直並列処理方式 |
JPH114461A (ja) * | 1997-06-11 | 1999-01-06 | Fujitsu General Ltd | 赤外線画像伝送システム |
-
1999
- 1999-07-16 JP JP20255999A patent/JP4514852B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5983489A (ja) * | 1982-11-02 | 1984-05-14 | Ikegami Tsushinki Co Ltd | カラ−映像信号の面直並列処理方式 |
JPH114461A (ja) * | 1997-06-11 | 1999-01-06 | Fujitsu General Ltd | 赤外線画像伝送システム |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114120879A (zh) * | 2021-06-18 | 2022-03-01 | 友达光电股份有限公司 | 显示设备 |
CN114120879B (zh) * | 2021-06-18 | 2024-03-08 | 友达光电股份有限公司 | 显示设备 |
Also Published As
Publication number | Publication date |
---|---|
JP4514852B2 (ja) | 2010-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4498098A (en) | Apparatus for combining a video signal with graphics and text from a computer | |
US4415931A (en) | Television display with doubled horizontal lines | |
US5610663A (en) | Multi-frequency displaying device for displaying both television and personal computer video signals | |
JPS6113435B2 (ja) | ||
JPH02228183A (ja) | 記録再生装置 | |
JPH0347636B2 (ja) | ||
JPH0547025B2 (ja) | ||
US5173777A (en) | Circuit configuration for inset-image keying in a television set having only one tuner | |
JPS6384381A (ja) | ビデオ信号処理装置 | |
JP3154190B2 (ja) | 汎用走査周期変換装置 | |
JPH10136282A (ja) | テレビジョン映像及びパソコン映像の同時表示装置 | |
JP2001036925A (ja) | 画像送信装置及び画像受信装置及び画像伝送システム | |
JP2615750B2 (ja) | テレビジョン受像機 | |
JPS5923149B2 (ja) | 高精細度放送用コンバ−タ | |
JP2794581B2 (ja) | 映像信号処理装置 | |
JP3136322B2 (ja) | カラー映像信号生成回路 | |
JP2502694B2 (ja) | 映像信号合成装置 | |
KR100285893B1 (ko) | 주사선 변환기능을 이용한 화면분할 표시장치 | |
JP2525431B2 (ja) | Rgbマルチ端子入力対応型順次走査変換テレビジョン受像機 | |
JP2545631B2 (ja) | テレビジョン受信機 | |
JP2605255B2 (ja) | テレビジヨン受像機 | |
KR0148187B1 (ko) | 더블스크린 및 픽쳐인픽쳐기능 겸용회로 | |
JPH024189B2 (ja) | ||
JPH021432B2 (ja) | ||
JPH0430789B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040514 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041018 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060705 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090616 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090717 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100511 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100512 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |