JP2001035817A - ウェーハの分割方法及び半導体装置の製造方法 - Google Patents

ウェーハの分割方法及び半導体装置の製造方法

Info

Publication number
JP2001035817A
JP2001035817A JP11207793A JP20779399A JP2001035817A JP 2001035817 A JP2001035817 A JP 2001035817A JP 11207793 A JP11207793 A JP 11207793A JP 20779399 A JP20779399 A JP 20779399A JP 2001035817 A JP2001035817 A JP 2001035817A
Authority
JP
Japan
Prior art keywords
wafer
chips
chip
holding
porous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11207793A
Other languages
English (en)
Inventor
Hideo Nakayoshi
英夫 中吉
Shinya Taku
真也 田久
Keisuke Tokubuchi
圭介 徳渕
Tetsuya Kurosawa
哲也 黒澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11207793A priority Critical patent/JP2001035817A/ja
Priority to US09/620,709 priority patent/US6337258B1/en
Priority to TW089114553A priority patent/TW529095B/zh
Priority to KR10-2000-0041883A priority patent/KR100383206B1/ko
Publication of JP2001035817A publication Critical patent/JP2001035817A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043Making grooves, e.g. cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83194Lateral distribution of the layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】薄厚研削時や搬送時のウェーハの割れやチッピ
ングを抑制でき、品質劣化を防止できるウェーハの分割
方法及び半導体装置の製造方法を提供する。 【解決手段】素子が形成されたウェーハ21のダイシン
グラインまたはチップ分割ラインに沿って、ウェーハの
素子形成面21’側から完成時のチップの厚さよりも深
い溝22を形成し、このウェーハにおける素子の形成面
上に保持部材26を貼り付ける。その後、ウェーハの裏
面を完成時のチップの厚さまで研削及び研磨して個々の
チップ29に分離し、分離された複数のチップをポーラ
ス吸着にて保持しつつ搬送することを特徴とする。ウェ
ーハの裏面を研削及び研磨して個々のチップに分離する
ので、ウェーハの割れやチッピングを抑制でき、個々の
チップをポーラス吸着にて保持しつつ搬送するのでチッ
プ間で干渉してチッピングが発生するのを抑制できる。
これによって、高品質化と歩留まりの向上が図れる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明はウェーハの分割方
法及び半導体装置の製造方法に関するもので、特に、ウ
ェーハ上に形成された半導体素子を個々のチップに切断
分離し、パッケージに封止する工程に係り、パッケージ
の小型薄厚化やウェーハの大口径化時に好適なものであ
る。
【0002】
【従来の技術】半導体装置の製造工程は、ウェーハ(半
導体基板)上に種々の半導体素子のパターンを形成する
工程と、ウェーハ上に形成された半導体素子を個々のチ
ップに切断分離し、パッケージに封止する工程とに大別
できる。近年、製造コストの低減を図るためにウェーハ
の大口径化が推進されるとともに、実装密度を高めるた
めにパッケージの小型薄厚化が望まれている。
【0003】従来は、薄厚化したパッケージに封止する
ために、ウェーハを個々のチップに切断分離するのに先
立って、ウェーハのパターン形成面(主表面)の反対側
の面(ウェーハの裏面)を砥石による研削及び遊離砥粒
による研磨等により除去して薄くし、その後ダイシング
して切断分離している。研削時には、ウェーハのパター
ン形成面に粘着性のシートを貼り付けたり、レジスト等
を塗布することによって保護している。この後、上記ウ
ェーハの主表面に形成された切断分離(ダイシング)ラ
イン領域に溝を形成する。この溝を形成する際には、ダ
イヤモンドスクライバー、ダイヤモンドブレード、ある
いはレーザースクライバー等を用いている。上記ダイシ
ング工程には、ウェーハ単体でこのウェーハの厚さの1
/2までダイシングまたはウェーハが30μm程度残る
状態までダイシングを行うハーフカット法、ウェーハの
裏面に粘着性のシートを貼り付けて同様にダイシングす
るハーフカット法、粘着性のシートを20〜30μm程
度まで切り込み、ウェーハ厚全てを切断するフルカット
法等が用いられる。上記ハーフカット法は、分割作業が
必要とされ、ウェーハ単体の場合にはウェーハを柔軟性
のあるフィルム等に挟み、ローラー等で外力を加えて分
割する。シートに貼り付けた場合には、テープ越しにロ
ーラーその他で外力を加え分割する。
【0004】分割されたチップは、ダイボンディング装
置に設けられているピックアップニードルによってシー
ト裏面を突き上げ、このシートを貫通してチップ裏面に
ニードル(針)を直接接触させ、更に持ち上げてチップ
をシートから引き離す。引き離されたチップは、コレッ
トと呼ばれるツールでチップ表面を吸着し、リードフレ
ームのアイランドにマウントした後、ワイヤボンディン
グを行ってチップの各パッドとリードフレームのインナ
ーリード部とを電気的に接続し、パッケージに封止して
いる。上記チップのアイランドへのマウント方法として
は、アイランドへ導電性ペーストを予め塗布しておく方
法、金−シリコンの共晶を利用してマウントする方法、
及びウェーハの裏面に金属の薄膜を蒸着し、半田を用い
てマウントする方法等がある。
【0005】図12乃至図18はそれぞれ、上述したよ
うな従来のウェーハの分割方法及び半導体装置の製造方
法の一例について説明するためのもので、図12はウェ
ーハに表面保護テープを貼り付ける工程、図13はウェ
ーハの裏面の研削及び研磨工程、図14は表面保護テー
プを剥がす工程、図15(a),(b)はウェーハを固
定用シートに固着する工程、図16はウェーハのダイシ
ング工程、図17は分離したチップをピックアップする
工程、及び図18はダイボンディング工程をそれぞれ示
している。
【0006】図12乃至図18において、1は各種の半
導体素子が形成されたウェーハ、1’はパターン形成面
(ウェーハ1の主表面)、2はポーラスチャックテーブ
ル、3はパターン形成面の保護テープ、4は貼り付けロ
ーラー、5は裏面研削用のチャックテーブル、6は研削
用砥石、7は保護テープ3を剥がすためのテープ、8は
フラットリング、9はウェーハの固定用シート、10は
ダイシング用チャックテーブル、11はダイシング用ブ
レード、12は切断分離後のチップ、13はピックアッ
プニードル、14はリードフレームのアイランド、15
は導電性ペースト等のダイボンディング用接着剤であ
る。
【0007】まず、図12に示すように、素子形成が終
了したウェーハ1の裏面をポーラスチャックテーブル2
上に固定し、貼り付けローラー4を回転させながら図示
矢印方向に移動させて、保護テープ3をウェーハ1のパ
ターン形成面1’に貼り付ける。次に、図13に示すよ
うに、上記保護テープ3を貼り付けたパターン形成面
1’を下にしてチャックテーブル5に固定し、ウェーハ
1の裏面を研削用砥石6で所定の厚さ(完成時の最終的
なチップ厚)まで研削及び研磨する。その後、図14に
示すように、保護テープ3にこの保護テープ3を剥がす
ためのテープ7を貼り付け、パターン形成面1’から保
護テープ3を剥離する。次に、図15(a)に示すよう
なフラットリング8をウェーハの固定用シート9に固着
してシート9の弛みや皺などの発生を防止した状態で、
図15(b)に示す如くフラットリング8の開口内のシ
ート9上にチップ1を固着する。そして、上記チップ1
を固着したシート9とフラットリング8をダイシング用
のチャックテーブル10に固定し、ダイシング用ブレー
ド11でダイシング(フルカット)し、個々のチップ1
2に切断分離する(図16参照)。次に、図17に示す
ようにシート9の下方からピックアップニードル13を
シート9を貫通させてチップ12の裏面に当てて上方に
押圧することにより個々のチップ12をシート9から剥
離し、図18に示すようにリードフレームのアイランド
14に導電性ペースト等のダイボンディング用接着剤を
用いてマウントする。その後、図示しないがリードフレ
ームのインナーリード部とチップ12の各パッドとをワ
イヤボンディングし、樹脂製やセラミック製のパッケー
ジに封止して半導体装置を完成する。
【0008】しかしながら、上記のようなウェーハの分
割方法及び半導体装置の製造方法では、下記(a)〜
(c)に示すような問題がある。
【0009】(a)薄厚研削時にウェーハが割れ易い。
保護テープを貼り付けて研削を行っても、研削時の歪み
によりウェーハが反ってしまい、このために研削装置内
での搬送時に引っ掛かったりして破損する。また、ウェ
ーハが薄くなったり大口径化されるに従いウェーハの強
度が低下するため、現状のようにウェーハを薄くした
後、ウェーハ単体を搬送して種々の処理を施す方法では
破損する確率が高くなる。例えば、ウェーハが400μ
mの厚さでは1.6Kgf/mm程度の応力まで耐え
られるが、厚さが200μmになると0.4Kgf/m
と1/4にまで低下する。
【0010】(b)パターン形成面の保護とダイシング
時のウェーハ保持用として二枚のシートを使用するた
め、これらの貼り付け、剥離、貼り付けと工程がそれぞ
れ必要となり、材料費が高くなり製造工程も増加する。
【0011】(c)ダイシングを行った場合、ウェーハ
の裏面側のチッピングが大きくなり、チップの抗折強度
の低下を招く。しかも、従来は種々の特性モニター用の
トランジスタ、抵抗、コンデンサー等(これらをTE
G:Test Element Groupと称する)をチップ内に配置し
ていたが、近年は高集積化を図るためにダイシングライ
ン上に配置されるようになった。周知の通り、これらの
素子は酸化膜、アルミニウム等で構成されており、ダイ
ヤモンドブレードを用いてダイシングを行う際に、砥石
の目詰まりを起こし易く、切れ味を阻害する材料であ
る。このため、ダイシングライン上にTEGが配置され
ている場合には、ウェーハの裏面側のチッピングが更に
大きくなる。一般に半導体基板として使用されている材
料はシリコンやGaAs等の脆性材であるために、クラ
ック等が存在すると抗折強度の低下を招きやすい。
【0012】このような問題を解決する技術として、特
許公報第2737859号には、ウェーハの表面パター
ン側から所定の深さに切り込みを入れ、そのウェーハの
表面パターン側及び固定治具をベースフィルムに接着し
た後、ウェーハの裏面を研磨することにより個々のチッ
プに分割する半導体チップの製造方法が提案されてい
る。
【0013】しかしながら、この特許公報に記載されて
いるような半導体チップの製造方法では、分割されたチ
ップをベースフィルムから剥がす際に、ベースフィルム
の裏面から突き上げ治具でベースフィルムを変形させて
剥がす必要がある。上記シートはウェーハの素子形成面
に貼り付けられており、素子形成面を突き上げ治具で突
き上げるため、半導体素子へダメージが発生する恐れが
ある。
【0014】また、上記突き上げ治具を用いることによ
る半導体素子へのダメージを防止するために、例えば特
開平5−74934号公報には、ウェーハの裏面を研削
して個々のチップに分割した後、ウェーハの裏面にダイ
ボンド用テープを貼り付け、その後粘着シートを剥がす
方法が記載されている。
【0015】しかし、この公開公報に記載されているよ
うな薄型チップの形成方法では、ダイボンド用テープの
みで分割されたチップを保持するため、チップを平坦に
保持することができず、搬送時にチップ間で干渉してチ
ッピング等の品質劣化が発生するという新たな問題を生
じる。
【0016】
【発明が解決しようとする課題】上記のように従来のウ
ェーハの分割方法及び半導体装置の製造方法は、薄厚研
削時や搬送時にウェーハが割れやすく、ダイシングを行
った場合にウェーハの裏面側のチッピングが大きくな
り、チップの抗折応力の低下を招くという問題があっ
た。
【0017】この問題を解決するために、ウェーハの素
子形成面に切り込みを入れた後、裏面を研磨して個々の
ペレットに分割する方法が提案されているが、ピックア
ップする際に半導体素子にダメージを与えたり、搬送時
にチップ間で干渉してチッピング等の品質劣化が発生す
るという問題があった。
【0018】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、薄厚研削時や搬
送時のウェーハの割れやチッピングを抑制でき、品質劣
化を防止できるウェーハの分割方法及び半導体装置の製
造方法を提供することにある。
【0019】
【課題を解決するための手段】この発明の請求項1に記
載したウェーハの分割方法は、半導体素子が形成された
ウェーハのダイシングラインまたはチップ分割ラインに
沿って、上記半導体素子の形成面側から完成時のチップ
の厚さよりも深い溝を形成する工程と、上記ウェーハに
おける半導体素子の形成面上に保持部材を貼り付ける工
程と、上記ウェーハの裏面を上記完成時のチップの厚さ
まで研削及び研磨し、ウェーハを個々のチップに分離す
る工程と、分離された複数のチップをポーラス吸着にて
保持しつつ搬送する工程とを具備することを特徴として
いる。
【0020】また、この発明の請求項2に記載したウェ
ーハの分割方法は、半導体素子が形成されたウェーハの
ダイシングラインまたはチップ分割ラインに沿って、上
記半導体素子の形成面側から完成時のチップの厚さより
も深い溝を形成する工程と、上記ウェーハにおける半導
体素子の形成面上に第1の保持部材を貼り付ける工程
と、上記ウェーハの裏面を上記完成時のチップの厚さま
で研削及び研磨し、ウェーハを個々のチップに分離する
工程と、分離された複数のチップをポーラス吸着にて保
持しつつ搬送する工程と、分離された複数のチップの裏
面をフラットリングを有する第2の保持部材に貼り付け
る工程と、上記第1の保持部材を剥がす工程とを具備す
ることを特徴としている。
【0021】請求項3に示すように、請求項1または2
に記載のウェーハの分離方法において、前記ポーラス吸
着に用いる吸着材の吸着面は、実質的に平面であること
を特徴とする。
【0022】請求項4に示すように、請求項1または2
に記載のウェーハの分離方法において、前記分離された
複数のチップをポーラス吸着にて保持しつつ搬送する工
程は、前記分離された複数のチップの裏面側を吸着して
保持しつつ搬送するものであり、前記ポーラス吸着に用
いる吸着材の吸着面は、凹面であることを特徴とする。
【0023】請求項5に示すように、請求項1または2
に記載のウェーハの分離方法において、前記分離された
複数のチップをポーラス吸着にて保持しつつ搬送する工
程は、前記分離された複数のチップの表面側を前記保持
部材を吸着して保持しつつ搬送するものであり、前記ポ
ーラス吸着に用いる吸着材の吸着面は、凸面であること
を特徴とする。
【0024】請求項6に示すように、請求項1乃至5い
ずれか1つの項に記載のウェーハの分離方法において、
前記ポーラス吸着に用いる吸着材は、吸着穴径が0.5
mm以下で、穴の密度が1mmあたり少なくとも1個
の板状であることを特徴とする。
【0025】請求項7に示すように、請求項1乃至6い
ずれか1つの項に記載のウェーハの分離方法において、
前記ポーラス吸着に用いる吸着材は、多孔質セラミック
であることを特徴とする。
【0026】請求項8に示すように、請求項2乃至7い
ずれか1つの項に記載のウェーハの分離方法において、
前記第2の保持部材は、チップを貼り付ける面に紫外線
硬化性粘着剤を塗布したシートをフラットリングに貼り
付けたものであり、紫外線を照射して硬化させた後、前
記第1の保持部材を剥がすことを特徴とする。
【0027】更に、請求項9に示すように、請求項1乃
至8いずれか1つの項に記載のウェーハの分離方法にお
いて、前記分離された複数のチップをポーラス吸着にて
保持しつつ搬送する工程の後に、前記分離された複数の
チップを洗浄する工程を更に具備することを特徴とす
る。
【0028】この発明の請求項10に記載した半導体装
置の製造方法は、ウェーハの主表面に半導体素子を形成
する工程と、上記ウェーハのダイシングラインまたはチ
ップ分割ラインに沿って、上記ウェーハの主表面から完
成時のチップの厚さよりも深い溝を形成する工程と、上
記ウェーハの主表面上に保持部材を貼り付ける工程と、
上記ウェーハの裏面を上記完成時のチップの厚さまで研
削及び研磨し、ウェーハを個々のチップに分離する工程
と、分離された複数のチップをポーラス吸着にて保持し
つつ搬送する工程と、搬送された個々のチップをリード
フレームにマウントし、パッケージに封止する工程とを
具備することを特徴としている。
【0029】また、この発明の請求項11に記載した半
導体装置の製造方法は、ウェーハの主表面に半導体素子
を形成する工程と、上記ウェーハのダイシングラインま
たはチップ分割ラインに沿って、上記ウェーハの主表面
から完成時のチップの厚さよりも深い溝を形成する工程
と、上記ウェーハの主表面上に第1の保持部材を貼り付
ける工程と、上記ウェーハの裏面を上記完成時のチップ
の厚さまで研削及び研磨し、ウェーハを個々のチップに
分離する工程と、分離された複数のチップをポーラス吸
着にて保持しつつ搬送する工程と、分離された複数のチ
ップの裏面をフラットリングを有する第2の保持部材に
貼り付ける工程と、上記第1の保持部材を剥がす工程
と、個々のチップをリードフレームにマウントし、パッ
ケージに封止する工程とを具備することを特徴としてい
る。
【0030】請求項12に示すように、請求項10また
は11に記載の半導体装置の製造方法において、前記ポ
ーラス吸着に用いる吸着材の吸着面は、実質的に平面で
あることを特徴とする。
【0031】請求項13に示すように、請求項10また
は11に記載の半導体装置の製造方法において、前記分
離された複数のチップをポーラス吸着にて保持しつつ搬
送する工程は、前記分離された複数のチップの裏面側を
吸着して保持しつつ搬送するものであり、前記ポーラス
吸着に用いる吸着材の吸着面は、凹面であることを特徴
とする。
【0032】請求項14に示すように、請求項10また
は11に記載の半導体装置の製造方法において、前記分
離された複数のチップをポーラス吸着にて保持しつつ搬
送する工程は、前記分離された複数のチップの表面側の
前記保持部材を吸着して保持しつつ搬送するものであ
り、前記ポーラス吸着に用いる吸着材の吸着面は、凸面
であることを特徴とする。
【0033】請求項15に示すように、請求項10乃至
14いずれか1つの項に記載の半導体装置の製造方法に
おいて、前記ポーラス吸着に用いる吸着材は、吸着穴径
が0.5mm以下で、穴の密度が1mmあたり少なく
とも1個の板状であることを特徴とする。
【0034】請求項16に示すように、請求項10乃至
15いずれか1つの項に記載の半導体装置の製造方法に
おいて、前記ポーラス吸着に用いる吸着材は、多孔質セ
ラミックであることを特徴とする。
【0035】請求項17に示すように、請求項11乃至
16いずれか1つの項に記載の半導体装置の製造方法に
おいて、前記第2の保持部材は、チップを貼り付ける面
に紫外線硬化性粘着剤を塗布したシートをフラットリン
グに貼り付けたものであり、紫外線を照射して硬化させ
た後、第1の保持部材を剥がすことを特徴とする。
【0036】更に、請求項18に示すように、請求項1
0乃至17いずれか1つの項に記載の半導体装置の製造
方法において、前記分離された複数のチップをポーラス
吸着にて保持しつつ搬送する工程の後に、前記分離され
た複数のチップを洗浄する工程を更に具備することを特
徴とする。
【0037】請求項1のようなウェーハの分割方法によ
れば、ウェーハの素子形成面側から完成時のチップの厚
さよりも深い溝を形成し、このウェーハの裏面を完成時
のチップの厚さまで研削及び研磨することによってウェ
ーハを個々のチップに分離するので、ウェーハの割れや
チッピングを抑制できる。また、分離された複数のチッ
プをポーラス吸着にて保持しつつ搬送するので、チップ
間で干渉してチッピングが発生するのを抑制できる。こ
れによって、品質劣化を防止でき高品質化と歩留まりの
向上が図れる。
【0038】また、請求項2のようなウェーハの分割方
法によれば、ウェーハの素子形成面側から完成時のチッ
プの厚さよりも深い溝を形成し、このウェーハの裏面を
完成時のチップの厚さまで研削及び研磨することによっ
てウェーハを個々のチップに分離するので、ウェーハの
割れやチッピングを抑制できる。また、分離された複数
のチップをポーラス吸着にて保持しつつ搬送するので、
チップ間で干渉してチッピングが発生するのを抑制でき
る。更に、フラットリングを有する第2の保持部材にチ
ップの裏面側を貼り付け、第1の保持部材を剥がすの
で、ピックアップする際に半導体素子にダメージを与え
るのを防止でき、且つ分割されたチップをフラットリン
グによって平坦に保持できるので、搬送時にチップ間で
干渉してチッピングが発生するのを抑制できる。これに
よって、品質劣化を防止でき高品質化と歩留まりの向上
が図れる。
【0039】請求項3に記載したように、ポーラス吸着
に用いる吸着材の吸着面は、実質的に平面であることが
好ましい。
【0040】請求項4に記載したように、分離された複
数のチップの裏面側を吸着して保持しつつ搬送する場合
には、ポーラス吸着に用いる吸着材の吸着面を凹面にす
れば、チップの裏面側の間隔を広げることができ、チッ
プ間の干渉をより抑制できる。
【0041】請求項5に記載したように、分離された複
数のチップの表面側の保持部材を吸着して保持しつつ搬
送する場合には、ポーラス吸着に用いる吸着材の吸着面
を凸面にすれば、チップの裏面側の間隔を広げることが
でき、チップ間の干渉をより抑制できる。
【0042】請求項6に記載したように、吸着穴径が
0.5mm以下で、穴の密度が1mm あたり少なくと
も1個の板状の吸着材を用いることにより、分割された
チップをほぼ平坦あるいはアールを付けて(凹面状ある
いは凸面状)保持し、チップ間の干渉を防止しつつ搬送
できる。
【0043】上記吸着材としては、請求項7に記載した
ように、多孔質セラミックが好適である。
【0044】請求項8に記載したように、第2の保持部
材として、チップを貼り付ける面に紫外線硬化性粘着剤
を塗布したシートをフラットリングに貼り付けたものを
用いれば、紫外線を照射して硬化させることにより、容
易に第1の保持部材を剥がすことができる。
【0045】更に、請求項9に記載したように、分離さ
れた複数のチップをポーラス吸着にて保持しつつ洗浄用
ステージ上に搬送して洗浄すれば、ウェーハの分割と洗
浄を連続的に効率よく実行できる。
【0046】請求項10のような半導体装置の製造方法
によれば、ウェーハの素子形成面側から完成時のチップ
の厚さよりも深い溝を形成し、このウェーハの裏面を完
成時のチップの厚さまで研削及び研磨することによって
ウェーハを個々のチップに分離するので、ウェーハの割
れやチッピングを抑制できる。また、分離された複数の
チップをポーラス吸着にて保持しつつダイボンダに搬送
するので、チップ間で干渉してチッピングが発生するの
を抑制できる。これによって、半導体装置の品質劣化を
防止でき高品質化と製造歩留まりの向上が図れる。
【0047】また、請求項11のような半導体装置の製
造方法によれば、ウェーハの素子形成面側から完成時の
チップの厚さよりも深い溝を形成し、このウェーハの裏
面を完成時のチップの厚さまで研削及び研磨することに
よってウェーハを個々のチップに分離するので、ウェー
ハの割れやチッピングを抑制できる。また、分離された
複数のチップをポーラス吸着にて保持しつつ搬送するの
でチップ間で干渉してチッピングが発生するのを抑制で
きる。更に、フラットリングを有する第2の保持部材に
チップの裏面側を貼り付け、第1の保持部材を剥がすの
で、リードフレームにマウントするためにピックアップ
する際に半導体素子にダメージを与えるのを防止でき、
且つ分割されたチップをフラットリングによって平坦に
保持できるので、搬送時にチップ間で干渉してチッピン
グが発生するのを抑制できる。これによって、半導体装
置の品質劣化を防止でき高品質化と製造歩留まりの向上
が図れる。
【0048】請求項12に記載したように、ポーラス吸
着に用いる吸着材の吸着面は、実質的に平面であること
が好ましい。
【0049】請求項13に記載したように、分離された
複数のチップの裏面側を吸着して保持しつつ搬送する場
合には、ポーラス吸着に用いる吸着材の吸着面を凹面に
すれば、チップの裏面側の間隔を広げることができ、チ
ップ間の干渉をより抑制できる。
【0050】請求項14に記載したように、分離された
複数のチップの表面側の保持部材を吸着して保持しつつ
搬送する場合には、ポーラス吸着に用いる吸着材の吸着
面を凸面にすれば、チップの裏面側の間隔を広げること
ができ、チップ間の干渉をより抑制できる。
【0051】請求項15に記載したように、吸着穴径が
0.5mm以下で、穴の密度が1mmあたり少なくと
も1個の板状の吸着材を用いることにより、分割された
チップをほぼ平坦あるいはアールを付けて(凹面状ある
いは凸面状)保持し、チップ間の干渉を防止しつつ搬送
できる。
【0052】上記吸着材としては、請求項16に記載し
たように、多孔質セラミックが好適である。
【0053】請求項17に記載したように、第2の保持
部材として、チップを貼り付ける面に紫外線硬化性粘着
剤を塗布したシートをフラットリングに貼り付けたもの
を用いれば、紫外線を照射して硬化させることにより、
容易に第1の保持部材を剥がすことができる。
【0054】更に、請求項18に記載したように、分離
された複数のチップをポーラス吸着にて保持しつつ洗浄
用ステージ上に搬送して洗浄すれば、ウェーハの分割と
洗浄を連続的に実行でき、効率よく半導体装置を製造で
きる。
【0055】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図1乃至図9はそれぞ
れ、この発明の第1の実施の形態に係るウェーハの分割
方法及び半導体装置の製造方法について説明するための
もので、図1はダイシングラインに沿ってウェーハに溝
を形成する工程、図2はウェーハに表面保護テープを貼
り付ける工程、図3はウェーハ裏面の研削及び研磨工程
(分割工程)、図4は分割されたウェーハをポーラス吸
着によって保持する工程、図5はチップを搬送する工
程、図6はチップを洗浄する工程、図7(a)〜(d)
は搬送したチップをリードフレームにマウントする工
程、図8はダイボンディング工程、及び図9はパッケー
ジに封止する工程をそれぞれ示している。
【0056】図1乃至図9において、21は各種の半導
体素子が形成されたウェーハ、21’はパターン形成面
(ウェーハ21の主表面)、22はダイシングラインま
たはチップ分割ラインに沿って形成された溝、23はダ
イシング用チャックテーブル、24はダイシング用ブレ
ード、26は表面保護テープ、27は裏面研削用チャッ
クテーブル、28は裏面研削用砥石、29は切断分離後
のチップ、29’はチップの主表面、30は吸着材、3
1はリードフレームのアイランド(ベッド)、32は導
電性ペースト等のダイボンディング用接着剤、33は樹
脂パッケージまたはセラミックパッケージ、34はリー
ドフレーム、35はボンディングワイヤ、36は接着テ
ープ、37はリード、40はディスペンサ、42は表面
保護テープ、43はフラットリング、44はコレット、
48はチップトレイ、50は洗浄用のテーブル、51は
ノズル、52はステージ、及び53はローラーである。
【0057】先ず、周知の製造工程にしたがってウェー
ハ中に各種の半導体素子を形成した後、図1に示す如く
ウェーハ21をパターン形成面(主表面21’)側を上
にして、ダイシング装置のチャックテーブル23にバキ
ュームその他の方法で吸着して固定する。次に、ダイシ
ング用ブレード24を任意の回転数で回転させ、切削水
を掛けながらダイシングラインに沿って所定の深さまで
溝22を切り込む。この溝22の深さは、完成時のチッ
プの厚さよりも少なくとも5μm深くする。その後、ウ
ェーハ21の洗浄と乾燥処理を行う。
【0058】上記溝22は、上記ダイシング用ブレード
24を用いて機械的に形成するだけでなく、エッチング
等の化学的な方法で形成しても構わない。例えば、ウェ
ーハ21の主表面21’上にフォトレジストを塗布し、
PEP法等によりチップ分割ライン(ダイシングライン
に対応する)上を露出させた後、KOH溶液に浸漬させ
ることによりウェーハ21を深さ方向(ウェーハ21の
主表面と直交する方向)に選択的にエッチングすれば溝
22を形成できる。あるいは、KOH溶液を用いたウェ
ットエッチングに代えて、RIE(Reactive Ion Etchin
g)等のドライエッチング技術の適用も考えられる。例え
ば、真空度60mtorrでエッチングガスとしてSF
6ガスやSF6/CF系混合ガスによりシリコンのみを
選択的にエッチングすることが可能である。特に、SF
6/CF系混合ガスでは異方性エッチングが可能であ
り、ウェーハ21の主表面21’に対してほぼ垂直な溝
加工が可能になる。上記エッチングを用いた溝22の形
成方法は、ダイヤモンドブレード等のダイシング用ブレ
ード24を用いる場合に比して、溝22の側壁(切断
面)が機械的な応力の影響を受けないので、切断面に発
生する結晶欠陥を低減できる。もちろん、上述した機械
的あるいは化学的な形成方法だけでなく、レーザースク
ライバー等のような光学的な方法を用いて溝22を形成
することもできる。この図1に示した工程で重要なの
は、どのような方法で溝22を形成するかではなく、溝
22の深さを、完成時のチップの厚さよりも少なくとも
5μm深く(但し、ウェーハ21が個々のチップに分離
されないように)することである。
【0059】次に、図2に示すように、前工程で溝22
を形成したウェーハ21のパターン形成面21’に表面
保護テープ26の接着剤側を貼り付けて固定する。
【0060】その後、図3に示すように、上記表面保護
テープ26で保護されたウェーハ21を、研削装置のチ
ャックテーブル27にポーラス吸着やバキューム吸着等
の方法で固定する。そして、チャックテーブル27と研
削用砥石28を回転させ、砥石28を降下させながらウ
ェーハ21の裏面を削る。一般にこの研削方法はインフ
ィード研削と呼ばれるものであるが、別の方法としてス
ルーフィード研削またはクリープフィード研削と呼ば
れ、ウェーハ21と砥石28を回転させながら削る方法
を用いても良い。上記ウェーハ21の裏面を、溝22に
達するまで削ると、ウェーハ21は個々のチップ29に
分割される。ウェーハ21が個々のチップ29に分割さ
れた後も研削及び研磨を続け、少なくとも5μm以上研
削及び研磨する。これによって、ダイシングによって形
成された面と研削及び研磨によって形成された面とが交
わる部分にチッピングが発生しても、この領域を研削及
び研磨によって除去できる。研削及び研磨する量を増加
させれば、より大きなチッピングを除去できるが、この
研削及び研磨量はウェーハ21の厚さや完成時のチップ
29の厚さ等必要に応じて設定すればよい。これによっ
て、チップ29の完成時の厚さは、例えば30〜50μ
mまで薄厚化が可能となる。
【0061】なお、上記ウェーハ21の裏面を、溝22
に達するまで削って個々のチップ29に分割する際、1
種類の砥粒径の研削砥石を用いても良いが、研削時間の
短縮とチッピングの発生の防止との両方を考慮すると、
次のように少なくとも2種類の砥粒径の研削砥石を用い
て2段階、あるいはそれ以上で行うことが好ましい。す
なわち、まず#360(主要な砥粒径が40〜60μ
m)程度の砥粒径の大きい研削砥石により研削及び研磨
した後、#2000(主要な砥粒径が4〜6μm)程度
の砥粒径の小さい研削砥石により研削及び研磨して個々
のチップ29に分離すれば、ウェーハ21を個々のチッ
プ29に分離するまでの時間短縮が図れ、且つ最終的に
分離する際には砥粒径の小さい研削砥石を用いるのでチ
ッピングの発生も低減できる。
【0062】また、研削装置のチャックテーブル27
に、表面保護テープ26で保護されたウェーハ21をポ
ーラス吸着して固定する際、チャックテーブル27の吸
着面は平面でも良いが、凸面状にすると分離されたチッ
プ間の干渉を低減できる。すなわち、研削によって分離
された状態でのチップ間の距離は30μm〜50μmで
あり、非常に近接しているため、研削時に干渉する可能
性がある。しかし、チャックテーブル27の吸着面を凸
面状にすることにより、分離された時にチップの研削面
(裏面)側が広がるのでチップが干渉するのを抑制でき
る。
【0063】次に、ウェーハ21の切断分離を終えて形
成された個々のチップ29を洗浄装置に搬送する。この
際、図4に示すように、チャックテーブル27にポーラ
ス吸着やバキューム吸着等で固定した状態で、個々のチ
ップ29の裏面側を多孔質セラミック等から成る吸着材
30でポーラス吸着し、その後チャックテーブル27に
よる吸着を停止する。そして、図5に示すように、チッ
プ29の裏面を吸着材30でポーラス吸着しつつ移動さ
せ、洗浄用のテーブル50上に搬送する。上記吸着材3
0は、吸着穴径が0.5mm以下で、穴の密度が1mm
あたり少なくとも1個の平板状であると、多数のチッ
プ29を平坦に保持でき、搬送時にチップが干渉するの
を防止できる。ここで、搬送用の吸着材30のチップ吸
着面は実質的に平面であれば良いが、チップ吸着面を凹
面状にすれば、吸着面側のチップ間の距離を広げること
ができるので、搬送時にチップが干渉するのをより低減
できる。
【0064】なお、ここではチップの裏面側をポーラス
吸着した状態で搬送する場合について説明したが、洗浄
装置によっては、チップの表面側、すなわち表面保護テ
ープ26を吸着して搬送した方が都合が良いものもあ
る。この場合には、吸着面が実質的に平面または凸面状
の吸着材を用いると良い。チップ吸着面を凸面状にすれ
ば、吸着面が表面保護テープ26で固定されているの
で、反対側のチップ間の距離が広がることになり、搬送
時にチップが干渉するのを低減できる。
【0065】次に、図6に示すように、上記テーブル5
0を回転させた状態でノズル51からチップ29の裏面
に水や洗浄液を供給し、研磨及び研削工程で発生したシ
リコン屑などを除去する。この際、上記ノズル51を、
横方向に移動させることにより、各チップ29を洗浄す
る。この洗浄時、上記テーブル50をポーラス吸着部材
で形成し、ポーラス吸着で固定しても良い。上記ポーラ
ス吸着部材の吸着面は、実質的に平面または凸面状が好
ましい。
【0066】その後、各チップ29を洗浄用のテーブル
50から取り外し、各チップ29の裏面を保持部材に張
り付ける。保持部材は、表面保護テープ42をフラット
リング43に張り付けたものである。この際、図7
(a)に示すように、実質的に平面または凸面状のステ
ージ52上に各チップ29の裏面を上にして載置、ある
いはポーラス吸着で固定し、このステージ52上にリン
グ43を載置した後、ローラー53を使ってテープ42
を転写する。その後、上記テープ42をリング43の外
周に沿ってカットする。これによって、チップ29の表
裏が反転して主表面29’が上向きとなる。このテープ
42のチップ29を貼り付ける面には、紫外線硬化性粘
着剤が塗布されている。
【0067】次に、紫外線を照射して粘着剤を硬化させ
た後、図7(b)に示すように、上述したダイシング工
程、研削及び研磨工程、搬送工程、及び洗浄工程で用い
た表面保護テープ26を剥がす。
【0068】次に、図7(c)に示すようにディスペン
サ40を用いてリードフレーム34のアイランド31に
導電性ペースト32等のダイボンディング用接着剤を塗
布する。その後、ピックアップニードルを用いて表面保
護テープ42越しに下方からチップ29の裏面に圧力を
加えることによって、チップ29を表面保護テープ42
から剥離する。この際、ピックアップニードルによる圧
力が加わるのはチップ29の裏面であるので、半導体素
子に損傷を与えることはない。
【0069】そして、図7(d)に示すようにダイボン
ディング装置のコレット44でチップ29をピックアッ
プし、上記導電性ペースト32を塗布したリードフレー
ム34のアイランド31上に移動させてマウントする
(この状態を図8に拡大して示す)。この際、金−シリ
コンの共晶を利用してマウントしたり、ウェーハの裏面
に金属の薄膜を蒸着し、半田を用いてマウントすること
もできる。
【0070】その後、ワイヤボンディングを行ってチッ
プ29の各パッドとリードフレーム34のインナーリー
ド部とをボンディングワイヤ35で電気的に接続する。
そして、チップ29、アイランド31及びリードフレー
ム34のインナーリード部を樹脂パッケージまたはセラ
ミックパッケージ33に封止し、リードフォーミングを
行って図9に示すような半導体装置を完成する。
【0071】図10(a),(b)はそれぞれ、この発
明の第2の実施の形態に係る半導体装置の製造方法につ
いて説明するためのもので、コレットでピックアップし
たチップをリードフレームにマウントする工程を示して
いる。まず、第1の実施の形態と同様に、図1乃至図7
(a),(b)に示した工程に従ってウェーハ21を個
々のチップ29に分割し、チップ29のピックアップを
行う。この際、チップ29の裏面を下方からピックアッ
プニードルで突き上げて表面保護テープ42から剥離
し、コレット44でピックアップする。次に、図10
(a)に示すように、各チップ29をチップトレイ48
に収容する。チップトレイ48にはチップ29の主表面
(パターン形成面)が上向きに収容される。その後、図
14(b)に示すようにコレット44でチップトレイ4
8から各チップ29を吸着し、上記コレット44で保持
しているチップ29をリードフレーム34のアイランド
31上に移動させてダイボンディングする。
【0072】上記マウント方法では、各チップ29をチ
ップトレイ48に収容した状態で離れた位置にある製造
装置、別の部屋や別の工場等に容易に輸送でき、種々の
製造装置や製造方法に柔軟に対応できる。
【0073】図11は、この発明の第3の実施の形態に
係る半導体装置の製造方法について説明するためのもの
で、LOC(Lead On Chip)パッケージに封止したもので
ある。LOCパッケージの場合には、図7(d)に示し
たピックアップ工程の後、次のような工程で封止する。
まず、チップ29上に接着テープ36を介在させてリー
ド37の一端を接着する。その後、ワイヤボンディング
を行ってチップ29の各パッドとリード37とをボンデ
ィングワイヤ35で接続する。そして、樹脂パッケージ
33またはセラミックパッケージに封止することによ
り、図11に示したような半導体装置が完成する。
【0074】この際、チップ29上にシリコン屑が存在
すると、リード37の接着やワイヤボンディング時の荷
重により、シリコン屑がチップ29表面の保護膜を破
り、アルミ配線の段線やショート等の不良を起こす危険
がある。そこで、上記接着テープ36の厚さを上記シリ
コン屑よりも厚くすることにより、上述したような不良
の発生を抑制できる。
【0075】上記のようなウェーハの分割方法及び半導
体装置の製造方法によれば、下記(1)〜(7)に示す
ような大きな効果が得られる。
【0076】(1)ウェーハの薄厚化時のウェーハ破損
による不良率の低減化が図れる。
【0077】下表1は、直径が6インチのウェーハを個
々のチップに分割した場合のチップ厚(溝の深さと実質
的に等しいか、あるいは少し薄い)と破損率(ppm:
parts par million)との関係を示している。
【0078】
【表1】
【0079】表1に示す如く、従来はチップ厚が薄くな
ると破損率が高くなったが、この発明では最終的なチッ
プ厚が薄くなるほど破損率が低くなる。これは、チップ
厚を薄くする場合には溝を浅くすることができるので、
溝の下に残存するウェーハ厚が厚くなることに依るもの
である。直径が6インチのウェーハの場合には、ウェー
ハの厚さは通常600〜650μmである。従来の分割
方法及び製造方法では、例えば50μmの厚さのチップ
を形成しようとすると、ウェーハを予め50μmの厚さ
に研削及び研磨し、図12乃至図14に示した処理を行
う。これに対し、この発明の方法では、50μmの溝を
形成した後(溝の下には550〜600μmのウェーハ
が残存されている)、研削及び研磨して個々のチップに
分割するので破損率が低くなる。
【0080】(2)搬送時のトラブルがウェーハの口径
に左右されない。研削と同時にチップに分割するため、
チップ厚が薄くなっても、あるいは同じ口径でも切削歪
みによるウェーハの反りの影響を受けることなく装置内
搬送が可能である。また、チップ厚が薄くなると溝の下
に残存されるウェーハが厚くなるので、この点からも搬
送時のウェーハ破損等を低減できる。これにより下表2
のような効果が得られる。この例は、ウェーハの直径が
8インチで、チップの厚さを50μmに仕上げる場合の
ものである。
【0081】
【表2】
【0082】この表2のデータから明らかなように、こ
の発明はウェーハの大口径化に有効であり、今後展開さ
れるウェーハの12インチ化、または16インチ化への
対応が容易になる。
【0083】(3)フルカット方式の場合、シートまで
切り込むため、ブレードの切れ味の低下及びダイシング
中のチップの飛散が生ずるため、一般的に80〜120
mm/secであるが、この発明の方法では200mm
/secまで可能である。これによって、ダイシングス
ピードの向上が図れ、10%程度の加工費の低減が図れ
る。
【0084】(4)ウェーハを分割するために、ダイシ
ングシートまで切り込む必要がなく、且つ裏面研削用の
砥石で研削して分割するため、裏面チッピングの大きさ
が従来の15μm程度から4μm程度へと小さくなり、
抗折強度が従来の方法では520MPaであったもの
が、600MPaまで向上する。
【0085】なお、裏面研磨でチップ分割を行う際に
は、研削砥石のダイヤ砥粒径により裏面チッピング量が
大きくなり、下表3のようにダイヤ砥粒径が小さい方が
裏面チッピングが小さくなるので、チップの抗折強度が
より向上する効果が得られる。よって、チップ分割時に
使用する砥石のダイヤ砥粒径はできるだけ小さい方が好
ましい。また、上述したように、砥粒径の大きい研削砥
石と小さい研削砥石を組み合わせて用いることにより、
チッピングを低減しつつ研削時間の短縮も図れる。
【0086】
【表3】
【0087】(5)ウェーハを分割するために、ダイシ
ングシートまで切り込む必要がないため、ダイシングブ
レードの摩耗を低減でき、ダイシングブレードの寿命を
向上できる。例えば、ダイシングシートまで切り込む方
式を採用した場合には、通常10000〜20000ラ
イン(6インチウェーハの場合)の寿命であるが、この
発明の方法では80000ライン以上にまで寿命を延ば
すことが期待できる。
【0088】(6)ウェーハを個々のチップに分割した
後、ポーラス吸着によって各チップをほぼ平坦あるいは
アールを付けて保持(チップの裏面側を吸着する場合に
は凹面状の吸着面で保持、チップの表面側の表面保護テ
ープを吸着する場合には凸面状の吸着面で保持)しつつ
搬送するので、チップ間で干渉してチッピング等の品質
劣化が発生するのを防止できる。
【0089】(7)フラットリングを有する表面保護テ
ープ(第2の保持部材)にチップの裏面側を貼り付け、
表面保護テープ(第1の保持部材)を剥がすので、リー
ドフレームにマウントするためにピックアップする際に
半導体素子にダメージを与えるのを防止でき、且つ分割
されたチップをフラットリングによって平坦に保持でき
るので、搬送時にチップ間で干渉してチッピングが発生
するのを抑制できる。
【0090】なお、この発明は上述した第1乃至第3の
実施の形態に限定されるものではなく、要旨を逸脱しな
い範囲で種々変形して実施可能である。例えば、第1の
実施態様では、溝の形成時にウェーハ21をダイシング
用チャックテーブル23に固着したが、従来の方法と同
様にフラットリングを粘着性のシートに貼り付けた状態
で、ウェーハをダイシング用チャックテーブルに固定す
るようにしても良い。あるいは、平板にウェーハを固定
したり、平板に粘着性のシートを用いてウェーハを固着
した状態で溝を形成しても良い。
【0091】また、図2に示した工程において、保持部
材として表面保護テープ(粘着性のシート)26を用い
たが、他の保持部材、例えばワックス、吸着パッド、熱
圧着シート、粘着材を塗布した基板、及び半導体素子上
に塗布したレジスト等、あるいはこれらを組み合わせた
材料を用いることもできる。
【0092】更に、ウェーハ21のパターン形成面2
1’に表面保護テープ26を貼り付けるようにしたが、
ウェーハ21のパターン形成面21’と表面保護テープ
26との間に極薄のフィルムを介在させても良い。極薄
のフィルムを介在させるには、例えば、ウェーハのパタ
ーン形成面にシリテクト−IIと呼ばれる液体をスプレー
で吹き付けて被膜を形成した後、表面保護テープを貼り
付ければ良い。平板上に両面あるいは片面の粘着テープ
を貼り付け、その上にウェーハを固着するようにしても
良い。
【0093】
【発明の効果】以上説明したように、この発明によれ
ば、薄厚研削時や搬送時のウェーハの割れやチッピング
を抑制でき、品質劣化を防止できるウェーハの分割方法
及び半導体装置の製造方法が得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係るウェーハの
分割方法及び半導体装置の製造方法について説明するた
めのもので、ダイシングラインに沿ってウェーハに溝を
形成する工程を示す図。
【図2】この発明の第1の実施の形態に係るウェーハの
分割方法及び半導体装置の製造方法について説明するた
めのもので、ウェーハに表面保護テープを貼り付ける工
程を示す図。
【図3】この発明の第1の実施の形態に係るウェーハの
分割方法及び半導体装置の製造方法について説明するた
めのもので、ウェーハ裏面の研削及び研磨工程(分割工
程)を示す図。
【図4】この発明の第1の実施の形態に係るウェーハの
分割方法及び半導体装置の製造方法について説明するた
めのもので、分割されたウェーハをポーラス吸着によっ
て保持する工程を示す図。
【図5】この発明の第1の実施の形態に係るウェーハの
分割方法及び半導体装置の製造方法について説明するた
めのもので、チップをポーラス吸着によって搬送する工
程を示す図。
【図6】この発明の第1の実施の形態に係るウェーハの
分割方法及び半導体装置の製造方法について説明するた
めのもので、チップを洗浄する工程を示す図。
【図7】この発明の第1の実施の形態に係るウェーハの
分割方法及び半導体装置の製造方法について説明するた
めのもので、搬送したチップをリードフレームにマウン
トする工程を示す図。
【図8】この発明の第1の実施の形態に係るウェーハの
分割方法及び半導体装置の製造方法について説明するた
めのもので、ダイボンディング工程を示す図。
【図9】この発明の第1の実施の形態に係るウェーハの
分割方法及び半導体装置の製造方法について説明するた
めのもので、パッケージに封止した状態の半導体装置の
断面図。
【図10】この発明の第2の実施の形態に係る半導体装
置の製造方法について説明するためのもので、分割され
たチップをトレイに収納し、その後リードフレームにマ
ウントする工程を順次示す図。
【図11】この発明の第3の実施の形態に係る半導体装
置の製造方法について説明するためのもので、LOCパ
ッケージに封止した時の半導体装置の断面図。
【図12】従来のウェーハの分割方法及び半導体装置の
製造方法について説明するためのもので、ウェーハに表
面保護テープを貼り付ける工程を示す図。
【図13】従来のウェーハの分割方法及び半導体装置の
製造方法について説明するためのもので、ウェーハの裏
面の研削及び研磨工程を示す図。
【図14】従来のウェーハの分割方法及び半導体装置の
製造方法について説明するためのもので、表面保護テー
プを剥がす工程を示す図。
【図15】従来のウェーハの分割方法及び半導体装置の
製造方法について説明するためのもので、ウェーハを固
定用シートに固着する工程を示す図。
【図16】従来のウェーハの分割方法及び半導体装置の
製造方法について説明するためのもので、ウェーハのダ
イシング工程を示す図。
【図17】従来のウェーハの分割方法及び半導体装置の
製造方法について説明するためのもので、分離したチッ
プをピックアップする工程を示す図。
【図18】従来のウェーハの分割方法及び半導体装置の
製造方法について説明するためのもので、ダイボンディ
ング工程を示す図。
【符号の説明】
21…ウェーハ、21’…パターン形成面、22…溝、
23…ダイシング用チャックテーブル、24…ダイシン
グ用ブレード、26…表面保護テープ、27…裏面研削
用チャックテーブル、28…裏面研削用砥石、29…チ
ップ、29’…チップの主表面、30…吸着材、31…
アイランド、32…導電性ペースト、33…樹脂パッケ
ージまたはセラミックパッケージ、34…リードフレー
ム、35…ボンディングワイヤ、36…接着テープ、3
7…リード、40…ディスペンサ、42…表面保護テー
プ、43…フラットリング、44…コレット、48…チ
ップトレイ、50…洗浄用のテーブル、51…ノズル、
52…ステージ、53…ローラー。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳渕 圭介 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 黒澤 哲也 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Fターム(参考) 5F031 CA02 DA13 GA24 GA26 MA22 MA35 MA37 PA18

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子が形成されたウェーハのダイ
    シングラインまたはチップ分割ラインに沿って、上記半
    導体素子の形成面側から完成時のチップの厚さよりも深
    い溝を形成する工程と、 上記ウェーハにおける半導体素子の形成面上に保持部材
    を貼り付ける工程と、 上記ウェーハの裏面を上記完成時のチップの厚さまで研
    削及び研磨し、ウェーハを個々のチップに分離する工程
    と、 分離された複数のチップをポーラス吸着にて保持しつつ
    搬送する工程とを具備することを特徴とするウェーハの
    分離方法。
  2. 【請求項2】 半導体素子が形成されたウェーハのダイ
    シングラインまたはチップ分割ラインに沿って、上記半
    導体素子の形成面側から完成時のチップの厚さよりも深
    い溝を形成する工程と、 上記ウェーハにおける半導体素子の形成面上に第1の保
    持部材を貼り付ける工程と、 上記ウェーハの裏面を上記完成時のチップの厚さまで研
    削及び研磨し、ウェーハを個々のチップに分離する工程
    と、 分離された複数のチップをポーラス吸着にて保持しつつ
    搬送する工程と、 分離された複数のチップの裏面をフラットリングを有す
    る第2の保持部材に貼り付ける工程と、 上記第1の保持部材を剥がす工程とを具備することを特
    徴とするウェーハの分離方法。
  3. 【請求項3】 前記ポーラス吸着に用いる吸着材の吸着
    面は、実質的に平面であることを特徴とする請求項1ま
    たは2に記載のウェーハの分離方法。
  4. 【請求項4】 前記分離された複数のチップをポーラス
    吸着にて保持しつつ搬送する工程は、前記分離された複
    数のチップの裏面側を吸着して保持しつつ搬送するもの
    であり、前記ポーラス吸着に用いる吸着材の吸着面は、
    凹面であることを特徴とする請求項1または2に記載の
    ウェーハの分離方法。
  5. 【請求項5】 前記分離された複数のチップをポーラス
    吸着にて保持しつつ搬送する工程は、前記分離された複
    数のチップの表面側の前記保持部材を吸着して保持しつ
    つ搬送するものであり、前記ポーラス吸着に用いる吸着
    材の吸着面は、凸面であることを特徴とする請求項1ま
    たは2に記載のウェーハの分離方法。
  6. 【請求項6】 前記ポーラス吸着に用いる吸着材は、吸
    着穴径が0.5mm以下で、穴の密度が1mmあたり
    少なくとも1個の板状であることを特徴とする請求項1
    乃至5いずれか1つの項に記載のウェーハの分離方法。
  7. 【請求項7】 前記ポーラス吸着に用いる吸着材は、多
    孔質セラミックであることを特徴とする請求項1乃至6
    いずれか1つの項に記載のウェーハの分離方法。
  8. 【請求項8】 前記第2の保持部材は、チップを貼り付
    ける面に紫外線硬化性粘着剤を塗布したシートをフラッ
    トリングに貼り付けたものであり、紫外線を照射して硬
    化させた後、前記第1の保持部材を剥がすことを特徴と
    する請求項2乃至7いずれか1つの項に記載のウェーハ
    の分離方法。
  9. 【請求項9】 前記分離された複数のチップをポーラス
    吸着にて保持しつつ搬送する工程の後に、前記分離され
    た複数のチップを洗浄する工程を更に具備することを特
    徴とする請求項1乃至8いずれか1つの項に記載のウェ
    ーハの分離方法。
  10. 【請求項10】 ウェーハの主表面に半導体素子を形成
    する工程と、 上記ウェーハのダイシングラインまたはチップ分割ライ
    ンに沿って、上記ウェーハの主表面から完成時のチップ
    の厚さよりも深い溝を形成する工程と、 上記ウェーハの主表面上に保持部材を貼り付ける工程
    と、 上記ウェーハの裏面を上記完成時のチップの厚さまで研
    削及び研磨し、ウェーハを個々のチップに分離する工程
    と、 分離された複数のチップをポーラス吸着にて保持しつつ
    搬送する工程と、 搬送された個々のチップをリードフレームにマウント
    し、パッケージに封止する工程とを具備することを特徴
    とする半導体装置の製造方法。
  11. 【請求項11】 ウェーハの主表面に半導体素子を形成
    する工程と、 上記ウェーハのダイシングラインまたはチップ分割ライ
    ンに沿って、上記ウェーハの主表面から完成時のチップ
    の厚さよりも深い溝を形成する工程と、 上記ウェーハの主表面上に第1の保持部材を貼り付ける
    工程と、 上記ウェーハの裏面を上記完成時のチップの厚さまで研
    削及び研磨し、ウェーハを個々のチップに分離する工程
    と、 分離された複数のチップをポーラス吸着にて保持しつつ
    搬送する工程と、 分離された複数のチップの裏面をフラットリングを有す
    る第2の保持部材に貼り付ける工程と、 上記第1の保持部材を剥がす工程と、 個々のチップをリードフレームにマウントし、パッケー
    ジに封止する工程とを具備することを特徴とする半導体
    装置の製造方法。
  12. 【請求項12】 前記ポーラス吸着に用いる吸着材の吸
    着面は、実質的に平面であることを特徴とする請求項1
    0または11に記載の半導体装置の製造方法。
  13. 【請求項13】 前記分離された複数のチップをポーラ
    ス吸着にて保持しつつ搬送する工程は、前記分離された
    複数のチップの裏面側を吸着して保持しつつ搬送するも
    のであり、前記ポーラス吸着に用いる吸着材の吸着面
    は、凹面であることを特徴とする請求項10または11
    に記載の半導体装置の製造方法。
  14. 【請求項14】 前記分離された複数のチップをポーラ
    ス吸着にて保持しつつ搬送する工程は、前記分離された
    複数のチップの表面側の前記保持部材を吸着して保持し
    つつ搬送するものであり、前記ポーラス吸着に用いる吸
    着材の吸着面は、凸面であることを特徴とする請求項1
    0または11に記載の半導体装置の製造方法。
  15. 【請求項15】 前記ポーラス吸着に用いる吸着材は、
    吸着穴径が0.5mm以下で、穴の密度が1mmあた
    り少なくとも1個の板状であることを特徴とする請求項
    10乃至14に記載の半導体装置の製造方法。
  16. 【請求項16】 前記ポーラス吸着に用いる吸着材は、
    多孔質セラミックであることを特徴とする請求項10乃
    至15いずれか1つの項に記載の半導体装置の製造方
    法。
  17. 【請求項17】 前記第2の保持部材は、チップを貼り
    付ける面に紫外線硬化性粘着剤を塗布したシートをフラ
    ットリングに貼り付けたものであり、紫外線を照射して
    硬化させた後、第1の保持部材を剥がすことを特徴とす
    る請求項10乃至16いずれか1つの項に記載の半導体
    装置の製造方法。
  18. 【請求項18】 前記分離された複数のチップをポーラ
    ス吸着にて保持しつつ搬送する工程の後に、前記分離さ
    れた複数のチップを洗浄する工程を更に具備することを
    特徴とする請求項10乃至17いずれか1つの項に記載
    の半導体装置の製造方法。
JP11207793A 1999-07-22 1999-07-22 ウェーハの分割方法及び半導体装置の製造方法 Pending JP2001035817A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP11207793A JP2001035817A (ja) 1999-07-22 1999-07-22 ウェーハの分割方法及び半導体装置の製造方法
US09/620,709 US6337258B1 (en) 1999-07-22 2000-07-20 Method of dividing a wafer
TW089114553A TW529095B (en) 1999-07-22 2000-07-20 Method of dividing wafer and manufacture of semiconductor device
KR10-2000-0041883A KR100383206B1 (ko) 1999-07-22 2000-07-21 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11207793A JP2001035817A (ja) 1999-07-22 1999-07-22 ウェーハの分割方法及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2001035817A true JP2001035817A (ja) 2001-02-09

Family

ID=16545597

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11207793A Pending JP2001035817A (ja) 1999-07-22 1999-07-22 ウェーハの分割方法及び半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6337258B1 (ja)
JP (1) JP2001035817A (ja)
KR (1) KR100383206B1 (ja)
TW (1) TW529095B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153349A (ja) * 2006-12-15 2008-07-03 Disco Abrasive Syst Ltd ウェーハの分割方法
US7395847B2 (en) 2001-10-19 2008-07-08 Fujitsu Limited Jig for a semiconductor substrate
US7452753B2 (en) 2004-07-06 2008-11-18 Samsung Electronics Co., Ltd. Method of processing a semiconductor wafer for manufacture of semiconductor device
KR100903472B1 (ko) * 2001-07-27 2009-06-18 텍사스 인스트루먼츠 인코포레이티드 웨이퍼로부터 반도체 다이를 분리하는 방법
JP2011181733A (ja) * 2010-03-02 2011-09-15 Disco Corp 半導体デバイスの製造方法
JP2011238818A (ja) * 2010-05-12 2011-11-24 Disco Abrasive Syst Ltd ウエーハの加工方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094005A (ja) * 1999-09-22 2001-04-06 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
DE19962431B4 (de) * 1999-12-22 2005-10-20 Micronas Gmbh Verfahren zum Herstellen einer Halbleiteranordnung mit Haftzone für eine Passivierungsschicht
JP3748375B2 (ja) * 2000-11-24 2006-02-22 シャープ株式会社 半導体チップのピックアップ装置
US6426283B1 (en) * 2000-12-01 2002-07-30 Taiwan Semiconductor Manufacturing Co., Ltd Method for bumping and backlapping a semiconductor wafer
JP4812963B2 (ja) * 2001-05-18 2011-11-09 リンテック株式会社 半導体ウエハ加工用粘着シートおよび半導体ウエハの加工方法
JP4218785B2 (ja) * 2001-08-31 2009-02-04 株式会社村田製作所 電子部品取扱い装置及び取扱い方法
US20030066816A1 (en) * 2001-09-17 2003-04-10 Schultz Gary A. Uniform patterning for deep reactive ion etching
JP3612317B2 (ja) 2001-11-30 2005-01-19 株式会社東芝 半導体装置の製造方法
JP2003273136A (ja) * 2002-03-12 2003-09-26 Seiko Epson Corp ピックアップ装置、ピックアップ方法及び半導体装置の製造方法
KR100476591B1 (ko) * 2002-08-26 2005-03-18 삼성전자주식회사 웨이퍼 테이블과, 이를 이용한 웨이퍼 쏘잉/소자 접착장치와, 웨이퍼 쏘잉/소자 분류 장치
US6780733B2 (en) * 2002-09-06 2004-08-24 Motorola, Inc. Thinned semiconductor wafer and die and corresponding method
US6756562B1 (en) * 2003-01-10 2004-06-29 Kabushiki Kaisha Toshiba Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
US20050023260A1 (en) * 2003-01-10 2005-02-03 Shinya Takyu Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
TWI240965B (en) * 2003-02-28 2005-10-01 Toshiba Corp Semiconductor wafer dividing method and apparatus
JP4342832B2 (ja) 2003-05-16 2009-10-14 株式会社東芝 半導体装置およびその製造方法
JP2005019525A (ja) * 2003-06-24 2005-01-20 Disco Abrasive Syst Ltd 半導体チップの製造方法
JP4590174B2 (ja) * 2003-09-11 2010-12-01 株式会社ディスコ ウエーハの加工方法
JP4398686B2 (ja) * 2003-09-11 2010-01-13 株式会社ディスコ ウエーハの加工方法
JP4439990B2 (ja) * 2004-04-28 2010-03-24 株式会社ディスコ レーザー加工方法
US7638561B2 (en) * 2004-06-22 2009-12-29 Rohm And Haas Company Aqueous inkjet ink composition
JP2006054246A (ja) * 2004-08-10 2006-02-23 Disco Abrasive Syst Ltd ウエーハの分離方法
KR100856977B1 (ko) * 2004-11-11 2008-09-04 야마하 가부시키가이샤 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법
TWI339358B (en) * 2005-07-04 2011-03-21 Hitachi Ltd Rfid tag and manufacturing method thereof
JP2007134390A (ja) * 2005-11-08 2007-05-31 Disco Abrasive Syst Ltd ウエーハの加工方法
JP4749851B2 (ja) * 2005-11-29 2011-08-17 株式会社ディスコ ウェーハの分割方法
KR100671028B1 (ko) * 2006-06-23 2007-01-17 김성철 반도체 칩 본딩 방법
US7482251B1 (en) * 2006-08-10 2009-01-27 Impinj, Inc. Etch before grind for semiconductor die singulation
US7776746B2 (en) * 2007-02-28 2010-08-17 Alpha And Omega Semiconductor Incorporated Method and apparatus for ultra thin wafer backside processing
JP5032231B2 (ja) * 2007-07-23 2012-09-26 リンテック株式会社 半導体装置の製造方法
JP5342772B2 (ja) * 2007-10-12 2013-11-13 浜松ホトニクス株式会社 加工対象物切断方法
KR101316804B1 (ko) * 2008-12-25 2013-10-11 가부시키가이샤 알박 정전척용의 척 플레이트의 제조 방법
TWI414013B (zh) * 2009-05-21 2013-11-01 Prov Technology Corp Electronic component cutting and stripping machine and method thereof
US8871609B2 (en) * 2009-06-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling structure and method
US9305769B2 (en) 2009-06-30 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling method
WO2011096265A1 (ja) * 2010-02-04 2011-08-11 シャープ株式会社 転写方法および半導体装置の製造方法並びに半導体装置
TWI555073B (zh) * 2012-01-03 2016-10-21 Zhi-Hao Chen A wafer process with environmentally friendly processing
JP5981154B2 (ja) * 2012-02-02 2016-08-31 三菱電機株式会社 半導体装置の製造方法
JP6047353B2 (ja) * 2012-09-20 2016-12-21 株式会社ディスコ 加工方法
CN103341692A (zh) * 2013-06-26 2013-10-09 京东方科技集团股份有限公司 切割不规则图形基板的方法和显示装置
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
KR101479248B1 (ko) * 2014-05-28 2015-01-05 (주) 씨앤아이테크놀로지 액상 점착제를 이용한 반도체 패키지의 전자파 차폐를 위한 스퍼터링 방법 및 이를 위한 스퍼터링 장치
DE102014227005B4 (de) * 2014-12-29 2023-09-07 Disco Corporation Verfahren zum Aufteilen eines Wafers in Chips
JP6422462B2 (ja) * 2016-03-31 2018-11-14 古河電気工業株式会社 電子デバイスパッケージ用テープ
KR20240050457A (ko) * 2017-08-10 2024-04-18 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치
KR20230117446A (ko) 2020-12-17 2023-08-08 이나리 테크놀로지 에스디엔 비에이치디 반도체 물품의 제조방법 및 그 시스템
CN114473678B (zh) * 2021-12-09 2023-03-28 蚌埠中光电科技有限公司 一种对液晶玻璃基板在加工时使用的吸附垫剥贴的机构

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4023260A (en) 1976-03-05 1977-05-17 Bell Telephone Laboratories, Incorporated Method of manufacturing semiconductor diodes for use in millimeter-wave circuits
JPS5414155A (en) 1977-07-04 1979-02-02 Nec Corp Manufacture for semiconductor device
JPS5552235A (en) 1978-10-13 1980-04-16 Toshiba Corp Fastening of semiconductor wafer on substrate
DE3043903A1 (de) 1980-11-21 1982-07-01 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung von kontaktverbindungen, insbesondere fuer mesfets
JPS59186345A (ja) 1983-04-06 1984-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS61112345A (ja) 1984-11-07 1986-05-30 Toshiba Corp 半導体装置の製造方法
JPS624341A (ja) 1985-06-29 1987-01-10 Toshiba Corp 半導体装置の製造方法
JPS63117445A (ja) 1986-11-05 1988-05-21 Citizen Watch Co Ltd 半導体ウエハ−の加工方法
JPS63261851A (ja) 1987-04-20 1988-10-28 Nec Corp 半導体素子の製造方法
JPS6438209A (en) 1987-08-04 1989-02-08 Nec Corp Preparation of semiconductor device
US4904610A (en) 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
US4978639A (en) 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
US5071792A (en) 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
US5185292A (en) 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
JP2569939B2 (ja) 1989-10-23 1997-01-08 日本電気株式会社 樹脂封止型半導体装置
JPH03191549A (ja) 1989-12-20 1991-08-21 Mitsubishi Electric Corp Si基板上化合物半導体装置の製造方法
US5091331A (en) 1990-04-16 1992-02-25 Harris Corporation Ultra-thin circuit fabrication by controlled wafer debonding
US5583375A (en) 1990-06-11 1996-12-10 Hitachi, Ltd. Semiconductor device with lead structure within the planar area of the device
JPH04223356A (ja) 1990-12-25 1992-08-13 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH04297056A (ja) 1991-03-08 1992-10-21 Sony Corp 半導体装置の製造方法
JPH05211235A (ja) 1991-03-18 1993-08-20 Matsushita Electron Corp 半導体装置の製造方法
JPH04307756A (ja) 1991-04-04 1992-10-29 Oki Electric Ind Co Ltd 半導体素子の分離方法
US5130276A (en) 1991-05-16 1992-07-14 Motorola Inc. Method of fabricating surface micromachined structures
JP2737859B2 (ja) 1991-06-14 1998-04-08 シャープ株式会社 半導体チップの製造方法
JPH0574934A (ja) 1991-09-13 1993-03-26 Sony Corp 薄型チツプの形成方法
JPH05291397A (ja) 1992-04-07 1993-11-05 Toshiba Corp コレットおよび半導体装置の製造方法
JP2922066B2 (ja) 1992-10-15 1999-07-19 松下電子工業株式会社 半導体装置の製造方法
US5360509A (en) 1993-03-08 1994-11-01 Gi Corporation Low cost method of fabricating epitaxial semiconductor devices
DE4317721C1 (de) 1993-05-27 1994-07-21 Siemens Ag Verfahren zur Vereinzelung von Chips aus einem Wafer
JPH0797594B2 (ja) 1993-06-25 1995-10-18 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体集積回路装置
JPH07106285A (ja) 1993-10-08 1995-04-21 Oki Electric Ind Co Ltd 半導体製造方法
JP3191549B2 (ja) 1994-02-15 2001-07-23 松下電器産業株式会社 半導体メモリ装置
US5480842A (en) 1994-04-11 1996-01-02 At&T Corp. Method for fabricating thin, strong, and flexible die for smart cards
JPH09213662A (ja) 1996-01-31 1997-08-15 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
US5994205A (en) * 1997-02-03 1999-11-30 Kabushiki Kaisha Toshiba Method of separating semiconductor devices
JP3532752B2 (ja) * 1997-02-03 2004-05-31 株式会社東芝 半導体デバイスの分離方法
JPH1140520A (ja) * 1997-07-23 1999-02-12 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
JPH1174167A (ja) * 1997-08-29 1999-03-16 Sharp Corp 半導体素子の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100903472B1 (ko) * 2001-07-27 2009-06-18 텍사스 인스트루먼츠 인코포레이티드 웨이퍼로부터 반도체 다이를 분리하는 방법
US7395847B2 (en) 2001-10-19 2008-07-08 Fujitsu Limited Jig for a semiconductor substrate
US7571538B2 (en) 2001-10-19 2009-08-11 Fujitsu Microelectronics Limited Vacuum fixing jig for semiconductor device
US7452753B2 (en) 2004-07-06 2008-11-18 Samsung Electronics Co., Ltd. Method of processing a semiconductor wafer for manufacture of semiconductor device
JP2008153349A (ja) * 2006-12-15 2008-07-03 Disco Abrasive Syst Ltd ウェーハの分割方法
JP2011181733A (ja) * 2010-03-02 2011-09-15 Disco Corp 半導体デバイスの製造方法
JP2011238818A (ja) * 2010-05-12 2011-11-24 Disco Abrasive Syst Ltd ウエーハの加工方法

Also Published As

Publication number Publication date
KR20010029981A (ko) 2001-04-16
TW529095B (en) 2003-04-21
US6337258B1 (en) 2002-01-08
KR100383206B1 (ko) 2003-05-12

Similar Documents

Publication Publication Date Title
JP2001035817A (ja) ウェーハの分割方法及び半導体装置の製造方法
KR100318551B1 (ko) 웨이퍼의분할방법및반도체장치의제조방법
US6184109B1 (en) Method of dividing a wafer and method of manufacturing a semiconductor device
US6294439B1 (en) Method of dividing a wafer and method of manufacturing a semiconductor device
US6121118A (en) Chip separation device and method
KR100506109B1 (ko) 접착성 테이프의 박리 기구, 접착성 테이프의 박리 장치,접착성 테이프의 박리 방법, 반도체 칩의 픽업 장치,반도체 칩의 픽업 방법, 반도체 장치의 제조 방법 및반도체 장치의 제조 장치
JP4040819B2 (ja) ウェーハの分割方法及び半導体装置の製造方法
KR100452661B1 (ko) 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법
US6777310B2 (en) Method of fabricating semiconductor devices on a semiconductor wafer using a carrier plate during grinding and dicing steps
KR20050067019A (ko) 반도체 집적회로장치의 제조방법
JP2004311576A (ja) 半導体装置の製造方法
KR20040006546A (ko) 프리컷 다이싱 테이프와 범용 다이싱 테이프를 웨이퍼에마운팅할 수 있는 다이싱 테이프 부착 장비 및 이를포함하는 인라인 시스템
JP2001093864A (ja) 半導体ウェーハ固定治具及び半導体装置の製造方法
JP2008071892A (ja) 積層用デバイスの製造方法
JPH09213662A (ja) ウェーハの分割方法及び半導体装置の製造方法
JP4908085B2 (ja) ウエーハの処理装置
EP1022778A1 (en) Method of dividing a wafer and method of manufacturing a semiconductor device
KR100816641B1 (ko) 반도체 웨이퍼 가공방법 및 이것에 사용되는 지지기판
JP2000091274A (ja) 半導体チップの形成方法およびそれを用いた半導体装置の製造方法
JP4599075B2 (ja) 半導体製造装置及び半導体装置の製造方法
US8580070B2 (en) Method of applying an adhesive layer on thincut semiconductor chips of a semiconductor wafer
JP2000195826A (ja) ウェ―ハの分割方法及び半導体装置の製造方法
KR100539271B1 (ko) 휨 방지 재질을 사용하는 반도체 칩의 다이 접착 방법
JP2003179006A (ja) ウェーハの分割方法及び半導体装置の製造方法
JP2013219245A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041130

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070626