JP2001035706A - バリスタとその製造方法 - Google Patents
バリスタとその製造方法Info
- Publication number
- JP2001035706A JP2001035706A JP11204161A JP20416199A JP2001035706A JP 2001035706 A JP2001035706 A JP 2001035706A JP 11204161 A JP11204161 A JP 11204161A JP 20416199 A JP20416199 A JP 20416199A JP 2001035706 A JP2001035706 A JP 2001035706A
- Authority
- JP
- Japan
- Prior art keywords
- varistor
- varistor element
- compound layer
- external electrodes
- sheath
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【課題】 ZnOを主成分とする半導体バリスタにおい
て、外部電極の表面に電解メッキ法でNiまたは半田膜
を形成する際にメッキ流れを防止することのできるバリ
スタを提供することを目的とする。 【解決手段】 ZnOを主成分とするバリスタ素子11
と、この表面の一部に形成した一対の外部電極3と、前
記外部電極3の形成部を除く全面に厚さ(T)が0.1
<T<20μmの高抵抗を有するZn−Si−O系また
はBi−Si−O系からなる化合物層4を形成する。
て、外部電極の表面に電解メッキ法でNiまたは半田膜
を形成する際にメッキ流れを防止することのできるバリ
スタを提供することを目的とする。 【解決手段】 ZnOを主成分とするバリスタ素子11
と、この表面の一部に形成した一対の外部電極3と、前
記外部電極3の形成部を除く全面に厚さ(T)が0.1
<T<20μmの高抵抗を有するZn−Si−O系また
はBi−Si−O系からなる化合物層4を形成する。
Description
【0001】
【発明の属する技術分野】本発明はバリスタとその製造
方法に関するものである。
方法に関するものである。
【0002】
【従来の技術】従来よりセラミック電子部品は、回路基
板実装時の半田付け性を確保するために電極面にNiメ
ッキ及び半田メッキを施している。しかしながら、Zn
Oを主成分とするバリスタ素子は、セラミックスが半導
体であるため電解メッキを行う際に素子表面にもメッキ
膜が形成される。これを防ぐためにバリスタ素子の表面
にSi化合物等の高抵抗層を形成する方法が提案されて
いる。
板実装時の半田付け性を確保するために電極面にNiメ
ッキ及び半田メッキを施している。しかしながら、Zn
Oを主成分とするバリスタ素子は、セラミックスが半導
体であるため電解メッキを行う際に素子表面にもメッキ
膜が形成される。これを防ぐためにバリスタ素子の表面
にSi化合物等の高抵抗層を形成する方法が提案されて
いる。
【0003】
【発明が解決しようとする課題】しかしながら、ZnO
を主成分とするバリスタ素子は僅かでも表面が露出して
いるとその部分にメッキ膜が形成される。従ってバリス
タ素子の表面の外部電極以外は完全に高抵抗層を成膜す
る必要がある。また膜厚が厚くなりすぎると、バリスタ
素子との膨脹率の差から剥がれ易くなるという問題があ
った。
を主成分とするバリスタ素子は僅かでも表面が露出して
いるとその部分にメッキ膜が形成される。従ってバリス
タ素子の表面の外部電極以外は完全に高抵抗層を成膜す
る必要がある。また膜厚が厚くなりすぎると、バリスタ
素子との膨脹率の差から剥がれ易くなるという問題があ
った。
【0004】本発明はバリスタ素子の表面にメッキが付
着しない高抵抗層を形成したバリスタとその製造方法を
提供することを目的としている。
着しない高抵抗層を形成したバリスタとその製造方法を
提供することを目的としている。
【0005】
【課題を解決するための手段】この目的を達成するため
に、本発明はバリスタ素子上の全面に化合物層の厚み
(T)が0.1<T<20μmのZn−Si−O系また
はBi−Si−O系の高抵抗を有する化合物層の均質な
膜を設けることによって所期の目的を達成するものであ
る。
に、本発明はバリスタ素子上の全面に化合物層の厚み
(T)が0.1<T<20μmのZn−Si−O系また
はBi−Si−O系の高抵抗を有する化合物層の均質な
膜を設けることによって所期の目的を達成するものであ
る。
【0006】
【発明の実施の形態】本発明の請求項1に記載の発明
は、ZnOを主成分とするバリスタ素子と、前記バリス
タ素子の表面の一部に形成した一対の外部電極と、前記
外部電極の形成部を除く全面に厚さ(T)が0.1<T
<20μmの高抵抗体のZn−Si−O系またはBi−
Si−O系からなる化合物層を形成したバリスタであ
り、バリスタ素子の外部電極を除く全表面に高抵抗を有
するZn−Si−O系またはBi−Si−O系の均質な
厚さの化合物層を形成することで、電解メッキの際にバ
リスタ素子の表面にメッキされるのを防止することが可
能となる。
は、ZnOを主成分とするバリスタ素子と、前記バリス
タ素子の表面の一部に形成した一対の外部電極と、前記
外部電極の形成部を除く全面に厚さ(T)が0.1<T
<20μmの高抵抗体のZn−Si−O系またはBi−
Si−O系からなる化合物層を形成したバリスタであ
り、バリスタ素子の外部電極を除く全表面に高抵抗を有
するZn−Si−O系またはBi−Si−O系の均質な
厚さの化合物層を形成することで、電解メッキの際にバ
リスタ素子の表面にメッキされるのを防止することが可
能となる。
【0007】本発明の請求項2に記載の発明は、バリス
タ素子が半導体セラミックス層と内部電極とを交互に複
数層積層した積層体である請求項1に記載のバリスタで
あり、これはバリスタ素子の表面に高抵抗を有する均質
の厚さの化合物層を形成することで、電解メッキの際に
バリスタ素子の表面にメッキされるのを防止することが
できるものである。
タ素子が半導体セラミックス層と内部電極とを交互に複
数層積層した積層体である請求項1に記載のバリスタで
あり、これはバリスタ素子の表面に高抵抗を有する均質
の厚さの化合物層を形成することで、電解メッキの際に
バリスタ素子の表面にメッキされるのを防止することが
できるものである。
【0008】本発明の請求項3に記載の発明は、バリス
タ素子とSiO2粉末をサヤに収納し、前記サヤを可動
させながら所定温度で加熱処理を行い、請求項1に記載
の化合物層を形成するバリスタの製造方法であり、これ
はバリスタ素子の外部電極を除く全面に高抵抗を有する
Zn−Si−O系またはBi−Si−O系の均一に膜厚
の化合物層を形成することができる。
タ素子とSiO2粉末をサヤに収納し、前記サヤを可動
させながら所定温度で加熱処理を行い、請求項1に記載
の化合物層を形成するバリスタの製造方法であり、これ
はバリスタ素子の外部電極を除く全面に高抵抗を有する
Zn−Si−O系またはBi−Si−O系の均一に膜厚
の化合物層を形成することができる。
【0009】本発明の請求項4に記載の発明は、サヤの
回転または揺動させる請求項3に記載のバリスタの製造
方法であり、これはバリスタ素子の外部電極を除く全面
に高抵抗を有するZn−Si−O系またはBi−Si−
O系の均一に膜厚の化合物層を形成することができるも
のである。
回転または揺動させる請求項3に記載のバリスタの製造
方法であり、これはバリスタ素子の外部電極を除く全面
に高抵抗を有するZn−Si−O系またはBi−Si−
O系の均一に膜厚の化合物層を形成することができるも
のである。
【0010】本発明の請求項5に記載の発明は、サヤの
内面が多角形である請求項3または請求項4に記載のバ
リスタの製造方法であり、これは、バリスタ素子の外部
電極を除く全面に高抵抗を有するZn−Si−O系また
はBi−Si−O系の均一な膜厚の化合物層を形成する
ことができるものである。
内面が多角形である請求項3または請求項4に記載のバ
リスタの製造方法であり、これは、バリスタ素子の外部
電極を除く全面に高抵抗を有するZn−Si−O系また
はBi−Si−O系の均一な膜厚の化合物層を形成する
ことができるものである。
【0011】本発明の請求項6に記載の発明は、サヤの
内面に突起を形成した請求項3または請求項4に記載の
バリスタの製造方法であり、これは、バリスタ素子の外
部電極を除く全面に高抵抗を有するZn−Si−O系ま
たはBi−Si−O系の均一な膜厚の化合物層を形成す
ることができるものである。
内面に突起を形成した請求項3または請求項4に記載の
バリスタの製造方法であり、これは、バリスタ素子の外
部電極を除く全面に高抵抗を有するZn−Si−O系ま
たはBi−Si−O系の均一な膜厚の化合物層を形成す
ることができるものである。
【0012】(実施の形態1)図1は本発明の積層体タ
イプのバリスタ素子11の断面図で、図において1はセ
ラミックス層、2は内部電極、3は外部電極、4はZn
−Si−O系またはBi−Si−O系の高抵抗を有する
化合物層、5はNi膜、6は半田膜を示す。図2,図
3,図4はサヤの断面図で、図において7,8,9はサ
ヤ、10はSiO 2粉末、11はバリスタ素子を示す。
イプのバリスタ素子11の断面図で、図において1はセ
ラミックス層、2は内部電極、3は外部電極、4はZn
−Si−O系またはBi−Si−O系の高抵抗を有する
化合物層、5はNi膜、6は半田膜を示す。図2,図
3,図4はサヤの断面図で、図において7,8,9はサ
ヤ、10はSiO 2粉末、11はバリスタ素子を示す。
【0013】まず、主成分のZnOと、副成分のBi2
O3を1.0mol%、Co2O3を0.5mol%、M
nO2を0.5mol%、Sb2O3を0.5mol%、
Al2O 3を0.005mol%秤量し、これに有機溶剤
の酢酸ブチル、バインダーのポリビニルブチラールと可
塑剤を加えて24時間混合しスラリーを作製した。
O3を1.0mol%、Co2O3を0.5mol%、M
nO2を0.5mol%、Sb2O3を0.5mol%、
Al2O 3を0.005mol%秤量し、これに有機溶剤
の酢酸ブチル、バインダーのポリビニルブチラールと可
塑剤を加えて24時間混合しスラリーを作製した。
【0014】次に、スラリーを公知のドクターブレード
法を用いキャリアフィルム(図示せず)上に塗工し厚さ
100μmのセラミックス層1用のグリーンシート(図
示せず)を成形した。
法を用いキャリアフィルム(図示せず)上に塗工し厚さ
100μmのセラミックス層1用のグリーンシート(図
示せず)を成形した。
【0015】次いで、グリーンシート面にAg−Pdを
主成分とする電極ペーストを印刷して内部電極2を形成
する。
主成分とする電極ペーストを印刷して内部電極2を形成
する。
【0016】その後、内部電極2を形成したグリーンシ
ートを複数枚積層し積層体グリーンブロック(図示せ
ず)を作製した。グリーンシートの積層は、形成した内
部電極2の長手方向に一層ごと交互に所定寸法ずらして
行った。
ートを複数枚積層し積層体グリーンブロック(図示せ
ず)を作製した。グリーンシートの積層は、形成した内
部電極2の長手方向に一層ごと交互に所定寸法ずらして
行った。
【0017】次に、積層体グリーンブロックを所定形状
に切断しグリーンチップ(図示せず)を得た。グリーン
チップはその長手方向の両端面には内部電極2の一方の
端部がグリーンシートを挟んで一層おき交互に相対向す
る異なる端面に露出した構造となっている。
に切断しグリーンチップ(図示せず)を得た。グリーン
チップはその長手方向の両端面には内部電極2の一方の
端部がグリーンシートを挟んで一層おき交互に相対向す
る異なる端面に露出した構造となっている。
【0018】次いで、グリーンチップの両端面にAg−
Pdを主成分とする電極ペーストを内部電極2と電気的
に接続するように塗布した後、900〜960℃で1時
間焼成し外部電極3を形成したバリスタ素子11を得
た。
Pdを主成分とする電極ペーストを内部電極2と電気的
に接続するように塗布した後、900〜960℃で1時
間焼成し外部電極3を形成したバリスタ素子11を得
た。
【0019】その後、バリスタ素子11をSiO2粉末
10と共に、図2に示す内面が多角形の筒状のサヤ7に
入れ、サヤ7を回転速度0.3rpmで回転させながら
860℃で5時間熱処理を行いバリスタ素子11の外部
電極3を除く全面に高抵抗を有するZn−Si−O系、
Bi−Si−O系の均一に膜厚の化合物層4を形成し
た。Zn−Si−O系、Bi−Si−O系の高抵抗の化
合物層4はSiO2粉末がバリスタ素子11の表面のZ
nO,Bi2O3と860℃の温度で反応し形成すること
ができる。
10と共に、図2に示す内面が多角形の筒状のサヤ7に
入れ、サヤ7を回転速度0.3rpmで回転させながら
860℃で5時間熱処理を行いバリスタ素子11の外部
電極3を除く全面に高抵抗を有するZn−Si−O系、
Bi−Si−O系の均一に膜厚の化合物層4を形成し
た。Zn−Si−O系、Bi−Si−O系の高抵抗の化
合物層4はSiO2粉末がバリスタ素子11の表面のZ
nO,Bi2O3と860℃の温度で反応し形成すること
ができる。
【0020】次に、バリスタ素子11とSiO2粉末1
0を取出し、フルイを用いてSiO2粉末10とバリス
タ素子11を分離した後、バリスタ素子11を純水で洗
浄し外部電極3の表面に付着したSiO2粉末10を取
り除いた。またSiO2粉末10の処理で化合物層4の
膜が不十分に形成されたものを目視検査で分類を行っ
た。
0を取出し、フルイを用いてSiO2粉末10とバリス
タ素子11を分離した後、バリスタ素子11を純水で洗
浄し外部電極3の表面に付着したSiO2粉末10を取
り除いた。またSiO2粉末10の処理で化合物層4の
膜が不十分に形成されたものを目視検査で分類を行っ
た。
【0021】次いで、外部電極3上に電解メッキ法を用
いNi膜5、更にその表面に半田膜6を形成し積層体タ
イプのバリスタを完成させた。得られたバリスタについ
て、外部電極3以外の表面のメッキ流れを検査しその結
果を(表1)に示した。
いNi膜5、更にその表面に半田膜6を形成し積層体タ
イプのバリスタを完成させた。得られたバリスタについ
て、外部電極3以外の表面のメッキ流れを検査しその結
果を(表1)に示した。
【0022】
【表1】
【0023】(表1)から明らかなように、本発明の製
造方法で化合物層4が完全にバリスタ素子11の表面を
被覆したものは、化合物層4が高抵抗体であるためメッ
キ流れが発生していないのに対し、化合物層4が不完全
なものは部分的にメッキ流れが発生している。またバリ
スタ素子11の焼成後にSiO2粉末10を用いた熱処
理を行わず電解メッキを行ったものはバリスタ素子11
の全面にメッキ流れが発生していることが分かる。これ
はバリスタ素子11自体が半導体であるため、バリスタ
素子11のセラミック層1の表面において電子の授受が
行われ、その結果バリスタ素子11の表面抵抗値が低い
部分にメッキ膜が形成されるものと考えられる。これは
化合物層4が形成不十分とメッキ流れが発生している箇
所が一致していることからも明らかである。このことか
ら、バリスタ素子11のメッキ流れは外部電極3部分か
ら成長してくるのではなく、抵抗値の低い部分にメッキ
膜がされるものと思われる。
造方法で化合物層4が完全にバリスタ素子11の表面を
被覆したものは、化合物層4が高抵抗体であるためメッ
キ流れが発生していないのに対し、化合物層4が不完全
なものは部分的にメッキ流れが発生している。またバリ
スタ素子11の焼成後にSiO2粉末10を用いた熱処
理を行わず電解メッキを行ったものはバリスタ素子11
の全面にメッキ流れが発生していることが分かる。これ
はバリスタ素子11自体が半導体であるため、バリスタ
素子11のセラミック層1の表面において電子の授受が
行われ、その結果バリスタ素子11の表面抵抗値が低い
部分にメッキ膜が形成されるものと考えられる。これは
化合物層4が形成不十分とメッキ流れが発生している箇
所が一致していることからも明らかである。このことか
ら、バリスタ素子11のメッキ流れは外部電極3部分か
ら成長してくるのではなく、抵抗値の低い部分にメッキ
膜がされるものと思われる。
【0024】(実施の形態2)先ず、外部電極3と一体
焼成を行ったバリスタ素子11をSiO2粉末10と共
に、図2に示す内面が多角形の筒状のサヤ7に入れ、サ
ヤ7を回転速度0.3rpmで回転させながら860℃
で3から8時間熱処理を行いバリスタ素子11の外部電
極3を除く全面に高抵抗を有するZn−Si−O系、B
i−Si−O系の化合物層4を形成した。
焼成を行ったバリスタ素子11をSiO2粉末10と共
に、図2に示す内面が多角形の筒状のサヤ7に入れ、サ
ヤ7を回転速度0.3rpmで回転させながら860℃
で3から8時間熱処理を行いバリスタ素子11の外部電
極3を除く全面に高抵抗を有するZn−Si−O系、B
i−Si−O系の化合物層4を形成した。
【0025】次に、バリスタ素子11の外部電極3の表
面に付着したSiO2粉末10を除去した後、外部電極
3上に電解メッキ法を用いNi膜5、更にその表面に半
田膜6を形成し積層体タイプのバリスタを完成させた。
得られたバリスタの化合物層4の厚さと、外部電極3以
外の表面のメッキ流れを検査しその結果を(表2)に示
した。尚、化合物層4の厚さはバリスタを研磨し形成さ
れた化合物層4の厚さを顕微鏡観察によって求めた。
面に付着したSiO2粉末10を除去した後、外部電極
3上に電解メッキ法を用いNi膜5、更にその表面に半
田膜6を形成し積層体タイプのバリスタを完成させた。
得られたバリスタの化合物層4の厚さと、外部電極3以
外の表面のメッキ流れを検査しその結果を(表2)に示
した。尚、化合物層4の厚さはバリスタを研磨し形成さ
れた化合物層4の厚さを顕微鏡観察によって求めた。
【0026】
【表2】
【0027】(表2)に示すように、本発明の化合物層
4の厚さが0.1から20μmの範囲ではメッキ流れが
発生していないのに対し、化合物層4が25μmより厚
くなると、バリスタの表面に部分的にメッキ膜が形成さ
れている。これは化合物層4とバリスタ素子11の膨脹
率の差から化合物層4が厚くなるとバリスタ素子11と
の間で歪みによりチッピングが発生しバリスタ素子11
の表面が部分的に露出した結果、その部分にメッキ膜が
形成されたものと思われる。
4の厚さが0.1から20μmの範囲ではメッキ流れが
発生していないのに対し、化合物層4が25μmより厚
くなると、バリスタの表面に部分的にメッキ膜が形成さ
れている。これは化合物層4とバリスタ素子11の膨脹
率の差から化合物層4が厚くなるとバリスタ素子11と
の間で歪みによりチッピングが発生しバリスタ素子11
の表面が部分的に露出した結果、その部分にメッキ膜が
形成されたものと思われる。
【0028】(実施の形態3)先ず、外部電極3と一体
焼成を行ったバリスタ素子11をSiO2粉末10と共
に、図2から図4に示す筒状のサヤ7,8,9に入れ、
サヤ7,8,9の可動方法を変えて860℃の温度で5
時間熱処理を行いバリスタ素子11の外部電極3を除く
全面に高抵抗を有するZn−Si−O系、Bi−Si−
O系の化合物層4を形成した。
焼成を行ったバリスタ素子11をSiO2粉末10と共
に、図2から図4に示す筒状のサヤ7,8,9に入れ、
サヤ7,8,9の可動方法を変えて860℃の温度で5
時間熱処理を行いバリスタ素子11の外部電極3を除く
全面に高抵抗を有するZn−Si−O系、Bi−Si−
O系の化合物層4を形成した。
【0029】次に、バリスタ素子11の外部電極3の表
面に付着したSiO2粉末10を除去した後、外部電極
3上に電解メッキ法を用いNi膜5、更にその表面に半
田膜6を形成し積層体タイプのバリスタを完成させた。
得られたバリスタの外部電極3以外の表面のメッキ流れ
を検査しその結果を(表3)に示した。
面に付着したSiO2粉末10を除去した後、外部電極
3上に電解メッキ法を用いNi膜5、更にその表面に半
田膜6を形成し積層体タイプのバリスタを完成させた。
得られたバリスタの外部電極3以外の表面のメッキ流れ
を検査しその結果を(表3)に示した。
【0030】
【表3】
【0031】(表3)に示すように、本発明の製造方法
によるサヤ7,8(図2,図3)の場合、回転(回転速
度0.3rpm)揺動(振り幅100mm、50サイク
ル/min)の何れともメッキ流れが発生していないの
に対し、図4の内面が平滑な円筒形のサヤ9ではバリス
タ素子11の表面に部分的なメッキ流れが発生してい
る。これは熱処理中のバリスタ素子11とSiO2粉末
10がサヤ9内で滑り十分に攪拌されないため化合物層
4がバリスタ素子11の表面に均質に形成されなかった
ものと思われる。従ってサヤ9の内面を多角形にする
か、または突起を形成することが化合物層4の形成に必
要となることを示している。
によるサヤ7,8(図2,図3)の場合、回転(回転速
度0.3rpm)揺動(振り幅100mm、50サイク
ル/min)の何れともメッキ流れが発生していないの
に対し、図4の内面が平滑な円筒形のサヤ9ではバリス
タ素子11の表面に部分的なメッキ流れが発生してい
る。これは熱処理中のバリスタ素子11とSiO2粉末
10がサヤ9内で滑り十分に攪拌されないため化合物層
4がバリスタ素子11の表面に均質に形成されなかった
ものと思われる。従ってサヤ9の内面を多角形にする
か、または突起を形成することが化合物層4の形成に必
要となることを示している。
【0032】尚、実施の形態1から3において、使用す
るSiO2粉末10は結晶性のものはバリスタ素子11
の表面との反応性が大きく、非晶質のものは反応性が小
さいので均質な膜厚の化合物層4を形成するには非晶質
のSiO2粉末10を用い比較的長い時間熱処理するの
が望ましい。また、本実施の形態では積層体タイプのバ
リスタについての結果を示したが、ディスク形バリスタ
等のセラミックス層1が外表面に現れているものについ
ては同様の効果が得られ有効である。
るSiO2粉末10は結晶性のものはバリスタ素子11
の表面との反応性が大きく、非晶質のものは反応性が小
さいので均質な膜厚の化合物層4を形成するには非晶質
のSiO2粉末10を用い比較的長い時間熱処理するの
が望ましい。また、本実施の形態では積層体タイプのバ
リスタについての結果を示したが、ディスク形バリスタ
等のセラミックス層1が外表面に現れているものについ
ては同様の効果が得られ有効である。
【0033】
【発明の効果】以上のように本発明のバリスタでは、バ
リスタ素子の外部電極を除く全面に均質な膜厚の高抵抗
を有するZn−Si−O系またはBi−Si−O系の化
合物層を形成することによって、外部電極の半田付け性
を確保するためのNi、半田等の膜を電解メッキを用い
形成する際に、素子表面にメッキ流れが生じるのを防止
することができ、工業的に有効である。
リスタ素子の外部電極を除く全面に均質な膜厚の高抵抗
を有するZn−Si−O系またはBi−Si−O系の化
合物層を形成することによって、外部電極の半田付け性
を確保するためのNi、半田等の膜を電解メッキを用い
形成する際に、素子表面にメッキ流れが生じるのを防止
することができ、工業的に有効である。
【図1】本発明の積層体タイプのバリスタの断面図
【図2】同サヤの断面図
【図3】同サヤの断面図
【図4】内面が平滑なサヤの断面図
1 セラミックス層 2 内部電極 3 外部電極 4 化合物層 5 Ni膜 6 半田膜 7,8,9 サヤ 10 SiO2粉末 11 バリスタ素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 保彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 加藤 篤 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5E034 CC05 DA02 DB15 DC01 DC03 DC05 DC06 DC09 DE16
Claims (6)
- 【請求項1】 ZnOを主成分とするバリスタ素子と、
前記バリスタ素子の表面の一部に形成した一対の外部電
極と、前記外部電極の形成部を除く全面に厚さ(T)が
0.1<T<20μmの高抵抗体のZn−Si−O系ま
たはBi−Si−O系からなる化合物層を形成したバリ
スタ。 - 【請求項2】 バリスタ素子が半導体セラミックス層と
内部電極とを交互に複数層積層した積層体である請求項
1に記載のバリスタ。 - 【請求項3】 バリスタ素子とSiO2粉末をサヤに収
納し、前記サヤを可動させながら所定温度で加熱処理を
行い、請求項1に記載の化合物層を形成するバリスタの
製造方法。 - 【請求項4】 サヤを回転または揺動させる請求項3に
記載のバリスタの製造方法。 - 【請求項5】 サヤの内面が多角形である請求項3また
は請求項4に記載のバリスタの製造方法。 - 【請求項6】 サヤの内面に突起を形成した請求項3ま
たは請求項4に記載のバリスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204161A JP2001035706A (ja) | 1999-07-19 | 1999-07-19 | バリスタとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204161A JP2001035706A (ja) | 1999-07-19 | 1999-07-19 | バリスタとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001035706A true JP2001035706A (ja) | 2001-02-09 |
Family
ID=16485855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11204161A Pending JP2001035706A (ja) | 1999-07-19 | 1999-07-19 | バリスタとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001035706A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006287031A (ja) * | 2005-04-01 | 2006-10-19 | Tdk Corp | バリスタ及びその製造方法 |
US7705708B2 (en) | 2005-04-01 | 2010-04-27 | Tdk Corporation | Varistor and method of producing the same |
US11908599B2 (en) | 2021-08-31 | 2024-02-20 | Panasonic Intellectual Property Management Co., Ltd. | Varistor and method for manufacturing the same |
-
1999
- 1999-07-19 JP JP11204161A patent/JP2001035706A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006287031A (ja) * | 2005-04-01 | 2006-10-19 | Tdk Corp | バリスタ及びその製造方法 |
US7705708B2 (en) | 2005-04-01 | 2010-04-27 | Tdk Corporation | Varistor and method of producing the same |
US11908599B2 (en) | 2021-08-31 | 2024-02-20 | Panasonic Intellectual Property Management Co., Ltd. | Varistor and method for manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI364043B (ja) | ||
US9997293B2 (en) | Ceramic electronic component and manufacturing method therefor | |
US5866196A (en) | Electronic component and method for fabricating the same | |
US10304630B2 (en) | Ceramic electronic component and manufacturing method therefor | |
JP3254399B2 (ja) | 積層チップバリスタ及びその製造方法 | |
JPH08330106A (ja) | 電子部品とその製造方法 | |
JPH1070012A (ja) | バリスタの製造方法 | |
JP2006229178A (ja) | 絶縁コーティング層を有する半導性チップ素子及びその製造方法 | |
JP2001035706A (ja) | バリスタとその製造方法 | |
JP2008251630A (ja) | 電子部品の製造方法及び電子部品 | |
JP3981125B2 (ja) | 積層型チップバリスタ及びその製造方法 | |
JPH08124718A (ja) | 電子部品とその製造方法 | |
JP2000091105A (ja) | チップ型セラミックサーミスタおよびその製造方法 | |
JP2004311676A (ja) | チップ状積層セラミック電子部品の製造方法およびチップ状積層セラミック電子部品 | |
JP2007273820A (ja) | バリスタ素体及びバリスタ | |
JPH08236306A (ja) | チップ型サーミスタとその製造方法 | |
JP4167459B2 (ja) | チップ状バリスタの製造方法 | |
JP2005051052A (ja) | バリスタおよびその製造方法 | |
JP3396973B2 (ja) | 積層型バリスタの製造方法 | |
JP2002043105A (ja) | 酸化亜鉛型バリスタ及びその製造方法 | |
JPH08181029A (ja) | 電子部品の製造方法 | |
JP3259137B2 (ja) | 積層型チップバリスタの製造方法 | |
JPH09162452A (ja) | セラミック素子及びその製造方法 | |
JP2000106304A (ja) | 積層型チップサーミスタ及びその製造方法 | |
JP2008244119A (ja) | 電子部品及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040428 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |