JP2001023383A - Semiconductor device, memory card, and data processing system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which write data is not lost by write operation of multi-level data and switching of a memory mat to be written can be permitted in rewriting using the write data. SOLUTION: Write data externally given is latched to data latch circuits DLL, DLR, it is discriminated that latched write data corresponds to which threshold of multi-level values for every write operation of plural stages, write control information being a discriminated result is latched to a sense latch circuit SL, write operation for setting threshold voltage of a multi-level to a memory cell is performed step up step. When a memory mat to be written is switched at the time of rewrite, the state is detected by a control means, and operation procedure of write control information is switched so that a logic value of data written in a memory cell again is not mistakenly used by switching of a memory mat.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、一つのメモリセル
に少なくとも４値の情報（２ビット分の情報）を記憶可
能な不揮発性記憶素子を有する半導体装置に関し、例え
ばフラッシュメモリなどの電気的に書き換え可能な不揮
発性半導体記憶装置、更には当該不揮発性半導体記憶装
置を用いるファイルメモリシステムなどのデータ処理シ
ステムに適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a nonvolatile memory element capable of storing at least quaternary information (information of 2 bits) in one memory cell. The present invention relates to a technology which is effective when applied to a rewritable nonvolatile semiconductor memory device and a data processing system such as a file memory system using the nonvolatile semiconductor memory device.

【０００２】[0002]

【従来の技術】浮遊ゲートに対する電子の注入や電子の
引き抜きによって情報を記憶させることができる不揮発
性半導体記憶装置、例えばフラッシュメモリが従来から
提供されている。フラッシュメモリはフローティングゲ
ート（浮遊ゲート）、コントロールゲート、ソース及び
ドレインを持つメモリセルトランジスタを有する。この
メモリセルトランジスタは、前記フローティングゲート
に電子が注入されると閾値電圧が上昇し、また、前記フ
ローティングゲートから電子を引き抜くと閾値電圧が低
下する。前記メモリセルトランジスタは、データ読み出
しのためのワード線電圧（コントロールゲート印加電
圧）に対する閾値電圧の高低に応じた情報を記憶するこ
とになる。特に制限されないが、本明細書においてメモ
リセルトランジスタの閾値電圧が低い状態を消去状態、
高い状態を書き込み状態と称する。2. Description of the Related Art A nonvolatile semiconductor memory device, such as a flash memory, capable of storing information by injecting electrons into or extracting electrons from a floating gate has been conventionally provided. The flash memory has a memory cell transistor having a floating gate (floating gate), a control gate, a source and a drain. In this memory cell transistor, the threshold voltage increases when electrons are injected into the floating gate, and the threshold voltage decreases when electrons are extracted from the floating gate. The memory cell transistor stores information according to the level of a threshold voltage with respect to a word line voltage (control gate applied voltage) for reading data. Although not particularly limited, in this specification, a state in which the threshold voltage of the memory cell transistor is low is an erased state,
The high state is called a write state.

【０００３】このようなフラッシュメモリとして、１個
のメモリセトランジスタに４値以上の情報を記憶するも
のがある。このような多値メモリについて記載された文
献の例として日経マイクロデバイス（１９９４年１１月
号）第４８頁及び第４９頁がある。さらに、特開平９−
２９７９９６号公報がある。As such a flash memory, there is a flash memory in which information of four or more values is stored in one memory cell transistor. Examples of documents describing such a multi-valued memory include Nikkei Microdevices (November 1994), pp. 48 and 49. Further, Japanese Patent Application Laid-Open
There is 297996 publication.

【０００４】[0004]

【発明が解決しようとする課題】多値メモリにおいて、
例えば、消去状態と、消去状態に対して夫々閾値電圧が
相違される第１乃至第３の書込み状態との中から一つの
状態を選択できるようにすれば、１個のメモリセルトラ
ンジスタに４値の情報を格納することができる。書込み
動作の前に消去動作が行なわれるとすれば、第１乃至第
３の書き込み状態の全てを非選択とするか、或いは何れ
の書き込み状態を選択するかを決定することによって、
４値の情報記憶を行なうことができる。そのための書き
込み動作においては、前記第１乃至第３の書き込み状態
を個々に得るための書き込み動作を選択するか否かを決
定するための書き込み制御情報が必要になる。そのよう
な書き込み制御情報を保持するために、夫々ビット線に
設けられたセンスラッチ回路及びデータラッチ回路を用
いることができる。SUMMARY OF THE INVENTION In a multi-valued memory,
For example, if one state can be selected from an erased state and first to third write states having different threshold voltages from the erased state, one memory cell transistor has four values. Information can be stored. Assuming that the erasing operation is performed before the writing operation, all of the first to third writing states are not selected, or by determining which writing state is to be selected,
Four-level information storage can be performed. In such a write operation, write control information for determining whether or not to select a write operation for individually obtaining the first to third write states is required. In order to hold such write control information, a sense latch circuit and a data latch circuit provided for each bit line can be used.

【０００５】センスランチ回路は例えばスタティックラ
ッチから成り、そのセンスラッチの一対の入出力端子に
夫々ビット線の一端が接続され、夫々のビット線に前記
メモリセルトランジスタのドレインが接続される。更に
各ビット線の他端にデータラッチ回路が接続される。前
記センスラッチ回路は、前記メモリセルトランジスタの
コントロールゲートに読み出し電圧又はベリファイ電圧
を印加したとき、そのソース・ドレイン間に電流が流れ
たり流れなかったりする状態をセンスする。このとき、
センスラッチ回路の一方の動作非選択側のビット線はリ
ファレンスレベルにプリチャージされている。また、コ
ントロールゲートとドレインとの間に高電位差を形成し
て書込みを行う場合、メモリセル毎にドレイン電圧を高
くしたり低くしたりすることにより、メモリセルに対す
る書込み選択と書込み非選択とを区別することができ、
この場合に、センスラッチ回路は書込み選択、非選択に
応じたデータをラッチすることになる。このラッチデー
タが前記書き込み制御情報である。The sense launch circuit comprises, for example, a static latch. One end of a bit line is connected to a pair of input / output terminals of the sense latch, and the drain of the memory cell transistor is connected to each bit line. Further, a data latch circuit is connected to the other end of each bit line. The sense latch circuit senses a state where a current flows or does not flow between the source and the drain when a read voltage or a verify voltage is applied to the control gate of the memory cell transistor. At this time,
One of the bit lines on the operation non-selection side of the sense latch circuit is precharged to the reference level. When writing is performed by forming a high potential difference between the control gate and the drain, the selection of writing and non-selection of writing to the memory cell can be distinguished by increasing or decreasing the drain voltage for each memory cell. Can be
In this case, the sense latch circuit latches data according to write selection and non-selection. This latch data is the write control information.

【０００６】そのような書き込み制御情報は、外部から
供給される書き込みデータの２ビット毎にデータ変換回
路を介して生成され、書き込み選択されるビット線のセ
ンスラッチ回路と当該センスラッチ回路を共有するビッ
ト線対の各データラッチ回路にラッチされる。ワード線
単位で書き込み動作が行なわれる場合、当該ワード線を
共有する全てのビット線に関し前記センスラッチ回路及
びデータラッチ回路に書き込み制御情報が予めラッチさ
れる。Such write control information is generated via a data conversion circuit for every two bits of write data supplied from the outside, and shares the sense latch circuit with a sense latch circuit of a bit line selected for writing. The data is latched by each data latch circuit of the bit line pair. When a write operation is performed in word line units, write control information is previously latched in the sense latch circuit and the data latch circuit for all bit lines sharing the word line.

【０００７】書き込み動作では、先ず、センスラッチ回
路にラッチされた書き込み制御情報に従って第１書き込
み状態への有無が決定され、次に、一方のデータラッチ
回路からセンスラッチ回路に内部転送された書き込み制
御情報に従って第２書き込み状態への有無が決定され、
更に、他方のデータラッチ回路からセンスラッチ回路に
内部転送された書き込み制御情報に従って第３書き込み
状態への有無が決定される。このようにして、２ビット
のデータで特定される４値の情報を１個のメモリセルに
格納することができる。上記第１乃至第３書き込み状態
への書き込み動作では夫々の書き込み状態に割り当てら
れている閾値電圧に到達したかを調べるベリファイ動作
が行なわれる。In the write operation, first, the presence or absence of the first write state is determined according to the write control information latched by the sense latch circuit. The presence or absence of the second write state is determined according to the information,
Further, the presence or absence of the third write state is determined according to the write control information internally transferred from the other data latch circuit to the sense latch circuit. In this manner, quaternary information specified by 2-bit data can be stored in one memory cell. In the above-described write operation to the first to third write states, a verify operation is performed to check whether the threshold voltage assigned to each write state has been reached.

【０００８】このとき、メモリセルの中には、第１乃至
第３の各書き込み状態に対して過書き込み状態にされる
ものがあり、その場合には、前後の書き込み状態におけ
る閾値電圧を区別することができなくなり、例えば、第
１書き込み状態とされるべきメモリセルの閾値電圧が第
２書き込み状態の閾値電圧と区別できなくなるほど高く
される場合がある。そのような場合には、書き込み動作
を最初からやり直しするために、書き込み対象とされた
メモリセルに対して消去動作を行なった後、前記書き込
み動作が再度行なわれる。At this time, some of the memory cells are set in an overwrite state with respect to each of the first to third write states. In this case, the threshold voltages in the previous and next write states are distinguished. In some cases, for example, the threshold voltage of a memory cell that is to be in the first write state is so high that it cannot be distinguished from the threshold voltage in the second write state. In such a case, in order to restart the write operation from the beginning, the erase operation is performed on the memory cell to be written, and then the write operation is performed again.

【０００９】しかしながら、前記第１乃至第３書き込み
状態への書き込み動作を一旦行なうと、最初にセンスラ
ッチ回路にラッチされた書き込み制御情報はデータラッ
チ回路から内部転送された別の書き込み制御情報によっ
て上書きされて消失されてしまっている。このため、過
書き込みに起因する再書き込み動作を行なうには、再度
外部から同じ書き込みデータを受け取らなければならな
い。そのためには、フラッシュメモリをアクセス制御す
る制御回路は、フラッシュメモリに対する書き込み動作
の後、しばらくの間、書き込みデータをワークメモリな
どに保持させておかなければならず、フラッシュメモリ
をアクセス制御するための負荷も大きくなり、フラッシ
ュメモリアクセス若しくはデータ処理効率を低下させる
原因になることが本発明者によって明らかにされた。However, once the write operation to the first to third write states is performed, the write control information first latched by the sense latch circuit is overwritten by another write control information internally transferred from the data latch circuit. It has been lost. Therefore, in order to perform a rewrite operation due to overwriting, the same write data must be received again from the outside. To this end, a control circuit for controlling access to the flash memory must keep write data in a work memory or the like for a while after a write operation to the flash memory. It has been found by the present inventors that the load also increases, causing a reduction in flash memory access or data processing efficiency.

【００１０】更に、過書き込みに起因する再書き込み動
作の不良など、最終的に書き込み動作それ自体が不良で
ある場合、その時の書き込みデータを当該フラッシュメ
モリの別の記憶領域に、或いは別のフラッシュメモリに
記憶させることが想定される。この時も前記同様に、書
込み不良に係るフラッシュメモリはその時の書込みデー
タを最早保持していない。したがって、その場合も、フ
ラッシュメモリをアクセス制御する制御回路は、フラッ
シュメモリに対する書き込み動作の後、しばらくの間、
書き込みデータをワークメモリなどに保持させておかな
ければならず、上記同様、フラッシュメモリアクセス若
しくはデータ処理効率を低下させてしまう。Further, when the write operation itself is finally defective, such as a defective rewrite operation due to overwriting, the write data at that time is stored in another storage area of the flash memory or another flash memory. Is assumed to be stored. At this time, similarly to the above, the flash memory related to the write failure no longer holds the write data at that time. Therefore, also in this case, the control circuit for controlling the access to the flash memory, for a while after the write operation to the flash memory,
The write data must be stored in a work memory or the like, and similarly to the above, the flash memory access or data processing efficiency is reduced.

【００１１】そこで本発明者は、先の出願（特願平１０
−３２７７６号）において、電気的に消去及び書込みが
可能な一つの不揮発性メモリセルに多値の情報を記憶可
能にする半導体装置において、書込み不良に対して再書
込みを行なうときでも、書込みデータが内部に保存され
ていることを保証できるように、センスラッチ回路の左
右のメモリマットの各ビット線に配置されたデータラッ
チ回路に書込みデータをラッチさせた後、複数の閾値電
圧設定動作毎にセンスラッチ回路にラッチさせるべき書
込み制御情報を、ビット線プリチャージ回路とセンスラ
ッチ回路を用いて演算して、その都度センスラッチ回路
にラッチさせ、データラッチ回路の書込みデータが破壊
されないように考慮した発明を提案した。Therefore, the present inventor has filed an earlier application (Japanese Patent Application No.
No.-32776), in a semiconductor device capable of storing multi-valued information in one electrically erasable and writable nonvolatile memory cell, even when rewriting is performed for a write failure, the write data is not changed. After the write data is latched by the data latch circuits arranged on the respective bit lines of the memory mats on the left and right sides of the sense latch circuit so that it can be guaranteed that the data is internally stored, the sense is performed for each of a plurality of threshold voltage setting operations. An invention in which write control information to be latched by a latch circuit is calculated using a bit line precharge circuit and a sense latch circuit, and is latched by the sense latch circuit each time so that write data of the data latch circuit is not destroyed. Suggested.

【００１２】本発明者は、再書込みについて検討したと
ころ、システムの制御形態によっては再書込み先のメモ
リマットが変更される場合のあることが明らかにされ
た。前記先の出願で提案された発明は、外部Ｉ／Ｏから
書込みデータが入力されると、選択側メモリマットのデ
ータラッチ回路には下位側Ｉ／Ｏからの入力データをセ
ットし、非選択側メモリマットのデータラッチ回路には
上位側Ｉ／Ｏからの入力データをセットしている。した
がって、再書込みの際に、選択メモリマットが変更にな
ると、変更になったメモリマットに関してはデータラッ
チ回路上の書込みデータの意味が異なることになり、再
書込みされたメモリセルの論理値に誤りを生じてしま
う。これは、再書込み時の書込みアドレスの制限にな
り、メモリの使い勝手を悪化させる事にも成り得る。The present inventor has studied rewriting and found that the memory mat at the rewriting destination may be changed depending on the control mode of the system. According to the invention proposed in the above-mentioned prior application, when write data is input from an external I / O, input data from a lower I / O is set in a data latch circuit of a selected memory mat, and non-selected Input data from the upper I / O is set in the data latch circuit of the memory mat. Therefore, when the selected memory mat is changed at the time of rewriting, the meaning of the write data on the data latch circuit is different for the changed memory mat, and the logical value of the rewritten memory cell is incorrect. Will occur. This limits the write address at the time of rewriting, and may also deteriorate the usability of the memory.

【００１３】本発明の目的は、個々のメモリセルに多値
の情報を書き込むため外部からデータラッチ回路に供給
された書込みデータが書込み動作によっても失われず、
しかもその書込みデータを用いた再書込みに際しては書
込み先メモリマットの切替も許容できる半導体装置を提
供することにある。An object of the present invention is to write multi-valued information into individual memory cells so that write data supplied from an external source to a data latch circuit is not lost by a write operation.
In addition, it is an object of the present invention to provide a semiconductor device capable of permitting switching of a write destination memory mat when rewriting using the write data.

【００１４】本発明の別の目的は、メモリセルに対する
多値情報の書込み動作を再度行なう場合に書込みデータ
を再度外部から受け取ることを要さず、しかもその書込
みデータを用いた再書込みに際しては書込み先アドレス
の自由な変更も許容できる半導体装置を提供することに
ある。Another object of the present invention is to eliminate the necessity of receiving write data again from the outside when re-writing multi-valued information to a memory cell, and to perform re-writing using the write data. It is an object of the present invention to provide a semiconductor device in which a destination address can be freely changed.

【００１５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１６】[0016]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.

【００１７】〔１〕第１の観点による本発明は、電気的
に消去及び書込みが可能な一つの不揮発性メモリセルに
多値の情報を記憶可能にする半導体装置において、書込
み動作に付随して行なわれる過書込み検出動作（ワード
ディスターブ検出若しくはエラティック検出）により、
メモリセルの過書込み状態が検出された場合に、再消去
して再度書き込み動作を最初からやり直すときでも、書
き込み動作に必要な書込みデータが内部で保存されてい
ることを保証できるようにする。更に、書込みデータを
用いた再書込みに際しては書込み先メモリマットの切替
も許容できるようにする。[1] According to a first aspect of the present invention, there is provided a semiconductor device capable of storing multi-valued information in one electrically erasable and writable non-volatile memory cell. The overwriting detection operation (word disturb detection or elastic detection) performed
Even when an overwriting state of a memory cell is detected, it is possible to guarantee that the write data necessary for the writing operation is stored internally even when re-erasing and restarting the writing operation from the beginning. Further, at the time of rewriting using write data, switching of a write destination memory mat is allowed.

【００１８】すなわち、半導体装置は、電気的に消去及
び書込み可能な一つの不揮発性メモリセルに４段階以上
の相互に異なる閾値電圧状態の中から１つの段階の閾値
電圧状態を設定することによって４値以上の情報をプロ
グラム可能である。この半導体装置は、センスラッチ回
路と、前記センスラッチ回路の相補入出力端子の一方の
入出力端子に対応して設けられたビット線及び当該ビッ
ト線に接続された前記不揮発性メモリセルを有する第１
のメモリマットと、前記センスラッチ回路の相補入出力
端子の他方の入出力端子に対応して設けられたビット線
及び当該ビット線に接続された前記不揮発性メモリセル
を有する第２のメモリマットと、夫々のビット線に対応
して設けられたデータラッチ回路と、夫々のビット線に
対応して設けられたプリチャージ回路と、前記データラ
ッチ回路を外部とインタフェース可能にする入出力手段
と、前記不揮発性メモリセルに対するデータ読み出し、
消去及び書込みを制御する制御手段とを含む。前記制御
手段は、書込み先メモリマットを指定する情報に基づい
て複数ビットの書込みデータを前記第１のメモリマット
側のデータラッチ回路と前記第２のメモリマット側のデ
ータラッチ回路とに振分け保持させ、第１のメモリマッ
ト側及び第２のメモリマット側の双方のデータラッチ回
路に保持された書込みデータに基づいて、書込み先メモ
リマットにおける不揮発性メモリセルをどの段階の閾値
電圧状態にするかを決定する制御情報（書込み制御情
報）を閾値電圧の設定動作毎に前記プリチャージ回路及
びセンスラッチ回路を用いて演算させて前記センスラッ
チ回路にラッチさせる。そして、既にデータラッチ回路
にラッチされたデータに対するアドレスを指定した再書
き込みの指示に応答して、当該指定アドレスによって再
書込み先メモリマットが変更される状態を検出したとき
は、前記制御情報の演算手順を変更して、再書込み先メ
モリマットが不変の場合と同じ閾値電圧状態を再書込み
先メモリマットのメモリセルに設定する。That is, the semiconductor device sets one threshold voltage state among four or more different threshold voltage states in one electrically erasable and writable nonvolatile memory cell, thereby setting the threshold voltage state to four. Information above the value is programmable. This semiconductor device includes a sense latch circuit, a bit line provided corresponding to one input / output terminal of a complementary input / output terminal of the sense latch circuit, and a nonvolatile memory cell connected to the bit line. 1
And a second memory mat having a bit line provided corresponding to the other input / output terminal of the complementary input / output terminal of the sense latch circuit and the nonvolatile memory cell connected to the bit line. A data latch circuit provided corresponding to each bit line, a precharge circuit provided corresponding to each bit line, input / output means for allowing the data latch circuit to interface with the outside, Reading data from a nonvolatile memory cell,
Control means for controlling erasing and writing. The control means distributes and holds a plurality of bits of write data to a data latch circuit on the first memory mat side and a data latch circuit on the second memory mat side based on information designating a write destination memory mat. Based on the write data held in the data latch circuits on both the first memory mat side and the second memory mat side, the threshold voltage state of the nonvolatile memory cell in the write destination memory mat is determined. The control information (write control information) to be determined is operated by using the precharge circuit and the sense latch circuit every time the threshold voltage is set, and the sense latch circuit latches the calculated information. In response to a rewrite instruction specifying an address for data already latched in the data latch circuit, when the state in which the rewrite destination memory mat is changed by the specified address is detected, the operation of the control information is performed. By changing the procedure, the same threshold voltage state as when the rewrite destination memory mat is unchanged is set to the memory cell of the rewrite destination memory mat.

【００１９】上記手段によれば、外部から与えられる書
込みデータをデータラッチ回路にラッチし、ラッチした
書込みデータが多値のどの閾値に対応するかは複数段階
の閾値電圧の設定動作毎に判定してその判定結果である
書込み制御情報をセンスラッチ回路にラッチさせ、セン
スラッチ回路にラッチされた書込み制御情報に従って、
多値の閾値電圧をメモリセルに設定するための書込み動
作を段階的に行なう。したがって、書き込み動作が終了
しても、データラッチ回路には、当初外部から供給され
た書込みデータが残っている。これにより、前記ワード
ディスターブ検出若しくはエラティック検出の結果によ
り、メモリセルに対する多値情報の書込み動作を再度行
なう場合にも書込みデータを再度外部から受け取ること
を要しない。According to the above means, externally applied write data is latched in the data latch circuit, and which of the multi-valued thresholds the latched write data corresponds to is determined for each of a plurality of threshold voltage setting operations. Then, the write control information as the determination result is latched by the sense latch circuit, and according to the write control information latched by the sense latch circuit,
A write operation for setting a multi-valued threshold voltage to a memory cell is performed stepwise. Therefore, even after the write operation is completed, the write data initially supplied from the outside remains in the data latch circuit. This eliminates the need to receive write data again from outside even when the operation of writing multi-valued information to the memory cell is performed again based on the result of the word disturb detection or the eratic detection.

【００２０】再書込みに際して書込み先メモリマットが
切替わったときは、その状態が制御手段によって検出さ
れ、書込み制御情報の演算手順が切り換えられるので、
メモリセルに再書込みされたデータの論理値がメモリマ
ット切替に起因して誤ることはない。When the write destination memory mat is switched during rewriting, the state is detected by the control means, and the operation procedure of the write control information is switched.
The logical value of the data rewritten in the memory cell does not become erroneous due to the memory mat switching.

【００２１】過書込み検出には次の手法を採用すること
ができる。すなわち、前記制御手段は更に、過書込み検
出のためのベリファイ読み出し動作毎に、メモリセルに
設定されるべき閾値電圧が過書込み検出対象とされる閾
値電圧に対応する閾値電圧であるか否かを前記データラ
ッチ回路のラッチデータを演算して判定し、その判定結
果を前記センスラッチ回路にラッチさせ、センスラッチ
回路にラッチされた判定結果データが前記対応する閾値
電圧であることを意味する場合にはビット線プリチャー
ジが行われ、ビット線プリチャージ状態がベリファイ読
み出し動作によって変化されるか否かに基づいて過書込
みの検出を行なう。The following method can be employed for overwriting. That is, the control unit further determines whether or not the threshold voltage to be set in the memory cell is a threshold voltage corresponding to the threshold voltage to be overwrite detected for each verify read operation for overwrite detection. The latch data of the data latch circuit is calculated and determined, and the determination result is latched by the sense latch circuit. When the determination result data latched by the sense latch circuit is the corresponding threshold voltage, Performs a bit line precharge, and detects overwriting based on whether or not the bit line precharge state is changed by a verify read operation.

【００２２】前記制御手段は、前記過書込みが検出され
た時、再消去の後に書込みを再実行させることができ
る。When the overwriting is detected, the control means can re-execute the writing after re-erasing.

【００２３】〔２〕前記制御手段による制御情報（書込
み制御情報）の演算手順として以下の手順を採用するこ
とが可能である。[2] The following procedure can be adopted as an operation procedure of control information (write control information) by the control means.

【００２４】前記制御手段は、前記センスラッチ回路が
書込み先メモリマット側への出力データとして第１の論
理値とする制御情報をラッチしたとき、当該書込み先メ
モリマットのメモリセルを書込み動作させるとする。こ
のとき、前記制御手段による前記制御情報の演算は、前
記書込みアドレス及び書込みデータ指定の書込みの指示
に応答する場合、書込み先メモリマット側のデータラッ
チ回路にラッチされた第１書込みデータビット（Ｂ）と
書込み非選択メモリマット側のデータラッチ回路にラッ
チされた第２書込みデータビット（Ａ）とに対し、前記
第１書込みデータビットの論理反転データと前記第２書
込みデータビットとの論理和、前記第１書込みデータビ
ットと前記第２書込みデータビットとの論理和、前記第
１書込みデータビットと前記第２書込みデータビットの
論理反転データとの論理和を、データラッチ回路のラッ
チデータに基づくビット線プリチャージ動作とセンスラ
ッチ回路によるセンス動作とに基づいて演算する動作で
ある。前記再書込みの指示に応答する場合、前記第１書
込みデータビットの論理反転データと前記第２書込みデ
ータビットとの論理和、前記第１書込みデータビットの
論理反転データと前記第２書込みデータビットの論理反
転データとの論理和、前記第１書込みデータビットと前
記第２書込みデータビットの論理反転データとの論理和
を、データラッチ回路のラッチデータに基づくビット線
プリチャージ動作とセンスラッチ回路によるセンス動作
とに基づいて演算する動作である。前記制御手段は、前
記演算によって順次得られた論理和を、前記閾値電圧の
設定動作毎に、前記センスラッチ回路にラッチさせ、書
込み先メモリマット側の出力データが第１の論理値とな
るビット線のメモリセルを書込み動作させる。The control means, when the sense latch circuit latches control information having a first logical value as output data to a write destination memory mat, performs a write operation on a memory cell of the write destination memory mat. I do. At this time, if the operation of the control information by the control means responds to the write instruction specifying the write address and the write data, the first write data bit (B) latched by the data latch circuit on the write destination memory mat side. ) And the second write data bit (A) latched by the data latch circuit on the write unselected memory mat side, the logical sum of the logical inversion data of the first write data bit and the second write data bit, The logical sum of the first write data bit and the second write data bit, the logical sum of the first write data bit and the logically inverted data of the second write data bit are determined based on the latch data of the data latch circuit. This is an operation to calculate based on the line precharge operation and the sense operation by the sense latch circuit. When responding to the rewrite instruction, the logical sum of the logical inversion data of the first write data bit and the second write data bit, the logical inversion data of the first write data bit and the logical inversion of the second write data bit The logical sum of logically inverted data and the logical sum of the logically inverted data of the first write data bit and the logically inverted data of the second write data bit are sensed by a bit line precharge operation based on latch data of a data latch circuit and a sense latch circuit. This is an operation to calculate based on the operation. The control means causes the sense latch circuit to latch the logical sum sequentially obtained by the arithmetic operation in each of the threshold voltage setting operations, and sets a bit in which the output data on the write-destination memory mat side has a first logical value. A write operation is performed on the memory cell of the line.

【００２５】〔３〕上記手段より、書き込み異常が生じ
ても、その時の書込みデータは半導体装置内部に保存さ
れている。これに着目し、前記制御回路は、書込み動作
の異常終了の後、リトライ書込みコマンドの供給を受け
付けたとき、当該コマンドに伴って供給されるアドレス
に、既にデータラッチ回路が保持している書込みデータ
を書込み制御させる。半導体装置がそのようなリトライ
機能を有することにより、当該半導体装置をアクセス制
御するメモリコントローラ若しくは制御装置は、書き込
み動作の異常終了を生じた半導体装置に対して書き込み
アドレス若しくはセクタアドレスを変更して再書き込み
を容易に行なうことができる。しかも、前述の如く、再
書込みに際して書込み先メモリマットが切り換えられて
も、書込みデータの論理値には誤りを生じないから、再
書込みに際して再書込みアドレスの制限は一切なく、使
い勝手は極めて良好である。[3] Due to the above means, even if a write error occurs, the write data at that time is stored inside the semiconductor device. Paying attention to this, the control circuit, when receiving the supply of the retry write command after the abnormal end of the write operation, writes the write data already held by the data latch circuit in the address supplied with the command. Is written. Since the semiconductor device has such a retry function, a memory controller or a control device that controls access to the semiconductor device changes a write address or a sector address for the semiconductor device in which the write operation has abnormally ended, and then re-executes. Writing can be performed easily. Further, as described above, even if the write destination memory mat is switched at the time of rewriting, no error occurs in the logical value of the write data. .

【００２６】また、書き込み動作の異常終了後、再書き
込み対象を、別の半導体装置に変更可能にすることを考
慮することができる。この場合、前記制御回路は、書込
み動作の異常終了の後、リカバリ読み出しコマンドの供
給を受け付けたとき、データラッチ回路が保持している
書込みデータを前記入出力手段を介して外部に出力させ
るものである。このリカバリ機能により、複数の半導体
装置によって構成されるメモリカードのメモリコントロ
ーラ若しくはメモリカードをアクセス制御する制御装置
は、書き込みデータを自らストアしておかなくても、書
き込み動作の異常終了を生じた半導体装置とは別の半導
体装置に対して再書き込みを容易に行なうことができ
る。Further, it is possible to consider that after the abnormal end of the write operation, the rewrite target can be changed to another semiconductor device. In this case, the control circuit outputs the write data held by the data latch circuit to the outside via the input / output means when receiving the supply of the recovery read command after the abnormal end of the write operation. is there. With this recovery function, a memory controller of a memory card composed of a plurality of semiconductor devices or a control device for controlling access to the memory card can cause a semiconductor device having an abnormal termination of a write operation without having to store write data by itself. Rewriting can be easily performed on a semiconductor device different from the device.

【００２７】〔４〕書き換え動作は、消去コマンドによ
って消去を行なった後、書き込みコマンドにより同一領
域に対して書き込みを行なうことができる。そのような
書き換え処理を単一のコマンド、即ち書き換えコマンド
で実現することができる。すなわち、前記制御手段は、
書き換え第１コマンドが供給されると書き換えアドレス
を取り込むと共に、書込みデータをデータラッチ回路に
取り込み、書き換え第２コマンドが供給された後、前記
書き換えアドレスで指定された領域の消去を行ない、次
いで、データラッチ回路に保持されているデータに基づ
いて書込み動作を制御する。これによりセクタ全データ
書き換えを単一のコマンドで実現できる。[4] In the rewriting operation, after erasing is performed by an erase command, writing can be performed on the same area by a write command. Such a rewriting process can be realized by a single command, that is, a rewriting command. That is, the control means:
When the rewrite first command is supplied, the rewrite address is captured, and the write data is captured in the data latch circuit. After the rewrite second command is supplied, the area specified by the rewrite address is erased. The write operation is controlled based on the data held in the latch circuit. Thereby, rewriting of all data in the sector can be realized by a single command.

【００２８】また、セクタの一部に対するデータ書き換
えを単一のコマンドで実現することも可能である。すな
わち、前記制御手段は、書き換え第１コマンドが供給さ
れると書き換えアドレスを取り込み、取り込んだアドレ
スのデータをデータラッチ回路に退避し、退避の後に書
き換えアドレスの範囲内で書き換えアドレスを指定して
書込みデータをデータラッチ回路に取り込み、書き換え
第２コマンドが供給された後、前記書き換えアドレスで
指定されたセクタ領域の消去を行ない、次いで、前記書
き換えアドレスで指定されたセクタ領域のデータラッチ
回路に保持されているデータに基づいて書込み動作を制
御する。It is also possible to rewrite data in a part of a sector with a single command. That is, when the rewrite first command is supplied, the control means fetches the rewrite address, saves the data of the fetched address to the data latch circuit, specifies the rewrite address within the range of the rewrite address after the save, and writes the data. After the data is fetched into the data latch circuit and the second rewrite command is supplied, the sector area specified by the rewrite address is erased, and then the data is held by the data latch circuit in the sector area specified by the rewrite address. The write operation is controlled based on the data being read.

【００２９】〔５〕半導体装置をファイルメモリ等に利
用する場合、半導体装置のセクタには管理領域を割り当
て、残りの部分をユーザ領域として開放することができ
る。管理領域には例えば書き換え回数やセクタの良／不
良の情報などが格納され、ユーザによるセクタ単位での
消去において、自動的に管理領域は消去対象外にするコ
マンドをサポートすることが、半導体装置、更にはファ
イルメモリの使い勝手を良好にする。この観点に立て
ば、部分消去コマンドをサポートすればよい。すなわ
ち、前記制御手段は、部分消去第１コマンドが供給され
るとセクタアドレスを取り込み、次いで部分消去第２コ
マンドが供給されると、セクタアドレスで指定される領
域中の一定領域に対応されるデータラッチには当該一定
領域のデータを退避すると共にその他の領域に対応され
るデータラッチ回路には消去状態を指示するデータをセ
ットし、更に、前記セクタアドレスで指定された領域に
対する消去を行なってから、前記データラッチ回路に設
定されたデータに従って書込み制御を行なう。[5] When a semiconductor device is used as a file memory or the like, a management area can be allocated to a sector of the semiconductor device, and the remaining part can be opened as a user area. The management area stores, for example, information on the number of rewrites and information on whether the sector is good or bad. The semiconductor device can automatically support a command for excluding the management area from being erased when the user performs erasing on a sector basis. Further, the usability of the file memory is improved. From this viewpoint, a partial erase command may be supported. That is, when the first partial erase command is supplied, the control means takes in the sector address, and when the second partial erase command is supplied, the control means reads data corresponding to a certain area in the area designated by the sector address. The data in the certain area is saved in the latch, the data indicating the erase state is set in the data latch circuit corresponding to the other area, and the data is erased from the area specified by the sector address. Write control is performed in accordance with the data set in the data latch circuit.

【００３０】〔６〕前記半導体装置をカード基板に、該
半導体装置をアクセス制御するメモリコントローラ及び
メモリコントローラに接続される外部インタフェース回
路と共に搭載してメモリカードを実現できる。[6] The memory card can be realized by mounting the semiconductor device on a card substrate together with a memory controller for controlling access to the semiconductor device and an external interface circuit connected to the memory controller.

【００３１】また、前記半導体装置と、前記半導体装置
をアクセス制御するメモリコントローラと、メモリコン
トローラを制御するプロセッサとを含んでデータ処理シ
ステムを構成することができる。Also, a data processing system can be configured including the semiconductor device, a memory controller for controlling access to the semiconductor device, and a processor for controlling the memory controller.

【００３２】リトライ書き込みコマンドに着目すれば、
前記半導体装置による書込み動作の異常終了を検出した
時、リトライ書込みコマンドと書込みアドレスとを前記
半導体装置に向けて出力する制御装置とを含んでデータ
処理システムを構成することができる。Focusing on the retry write command,
A data processing system can be configured to include a control device that outputs a retry write command and a write address to the semiconductor device when an abnormal end of the write operation by the semiconductor device is detected.

【００３３】また、前記リカバリ読み出しコマンドに着
目すれば、半導体装置による書込み動作の異常終了を検
出した時、リカバリ読み出しコマンドを当該異常終了に
係る半導体装置に向けて出力すると共に、リカバリ読み
出しコマンドが供給された半導体装置が出力する書込み
データを取り込み、取り込んだ書込みデータを別の半導
体装置に書込み制御する制御装置を含んでデータ処理シ
ステムを構成することができる。Focusing on the recovery read command, when an abnormal end of the write operation by the semiconductor device is detected, the recovery read command is output to the semiconductor device related to the abnormal end and the recovery read command is supplied. A data processing system can be configured to include a control device that fetches the write data output from the read semiconductor device and controls the write of the fetched write data to another semiconductor device.

【００３４】[0034]

【発明の実施の形態】《フラッシュメモリの全体構成》
図１には本発明の第１の実施形態に係るところの、一つ
のメモリセルに２ビットの情報を書き込むことができ、
かつその情報を読み出すことができるフラッシュメモリ
１の全体的な構成が示されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS << Overall Configuration of Flash Memory >>
In FIG. 1, two bits of information can be written in one memory cell according to the first embodiment of the present invention,
The overall configuration of the flash memory 1 from which the information can be read is shown.

【００３５】３で示されるものはメモリアレイであり、
メモリマット、データラッチ回路及びセンスラッチ回路
を有する。メモリマット３は電気的に消去及び書き込み
可能な不揮発性のメモリセルトランジスタを多数有す
る。メモリセルトランジスタは、例えば図２に例示され
るように、半導体基板若しくはメモリウェルＳＵＢに形
成されたソースＳ及びドレインＤと、チャンネル領域に
トンネル酸化膜を介して形成されたフローティングゲー
トＦＧ、そしてフローティングゲートに層間絶縁膜を介
して重ねられたコントロールゲートＣＧを有して構成さ
れる。コントロールゲートＣＧはワード線６に、ドレイ
ンＤはビット線５に、ソースＳは図示を省略するソース
線に接続される。What is indicated by 3 is a memory array.
It has a memory mat, a data latch circuit and a sense latch circuit. The memory mat 3 has many electrically erasable and writable nonvolatile memory cell transistors. As shown in FIG. 2, for example, the memory cell transistor includes a source S and a drain D formed in a semiconductor substrate or a memory well SUB, a floating gate FG formed in a channel region via a tunnel oxide film, and a floating gate FG. It is configured to have a control gate CG superposed on the gate via an interlayer insulating film. The control gate CG is connected to the word line 6, the drain D is connected to the bit line 5, and the source S is connected to a source line (not shown).

【００３６】外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、ア
ドレス入力端子、データ入力端子、データ出力端子、コ
マンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレ
クサ７を介してＸアドレスバッファ８に供給される。Ｘ
アドレスデコーダ９はＸアドレスバッファ８から出力さ
れる内部相補アドレス信号をデコードしてワード線を駆
動する。The external input / output terminals I / O0 to I / O7 are also used as address input terminals, data input terminals, data output terminals, and command input terminals. External input / output terminal I / O0
The X address signal input from ＩI / O 7 is supplied to X address buffer 8 via multiplexer 7. X
Address decoder 9 decodes the internal complementary address signal output from X address buffer 8 to drive a word line.

【００３７】前記ビット線５の一端側には、図示を省略
するセンスラッチ回路が設けられ、他端には同じく図示
を省略するデータラッチ回路が設けられている。ビット
線５はＹアドレスデコーダ１１から出力される選択信号
に基づいてＹゲートアレイ回路１３で選択される。外部
入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＹアドレ
ス信号はＹアドレスカウンタ１２にプリセットされ、プ
リセット値を起点に順次インクリメントされたアドレス
信号が前記Ｙアドレスデコーダ１１に与えられる。A sense latch circuit (not shown) is provided at one end of the bit line 5, and a data latch circuit (not shown) is provided at the other end. Bit line 5 is selected by Y gate array circuit 13 based on a selection signal output from Y address decoder 11. The Y address signals input from the external input / output terminals I / O0 to I / O7 are preset in the Y address counter 12, and the address signals sequentially incremented from the preset value are supplied to the Y address decoder 11.

【００３８】Ｙゲートアレイ回路１３で選択されたビッ
ト線は、データ出力動作時には出力バッファ１５の入力
端子に導通され、データ入力動作時にはデータ制御回路
１６を介して入力バッファ１７の出力端子に導通され
る。出力バッファ１５、入力バッファ１７と前記入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マルチプレクサ
７で制御される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供
給されるコマンドはマルチプレクサ７及び入力バッファ
１７を介してモード制御回路１８に与えられる。前記デ
ータ制御回路１６は、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７か
ら供給されるデータの他に、モード制御回路１８の制御
に従った論理値のデータをメモリアレイ３に供給可能に
する。The bit line selected by the Y gate array circuit 13 is conducted to the input terminal of the output buffer 15 during the data output operation, and is conducted to the output terminal of the input buffer 17 via the data control circuit 16 during the data input operation. You. The connection between the output buffer 15 and the input buffer 17 and the input / output terminals I / O0 to I / O7 is controlled by the multiplexer 7. Commands supplied from the input / output terminals I / O0 to I / O7 are given to the mode control circuit 18 via the multiplexer 7 and the input buffer 17. The data control circuit 16 makes it possible to supply to the memory array 3 logical value data in accordance with the control of the mode control circuit 18 in addition to the data supplied from the input / output terminals I / O0 to I / O7.

【００３９】制御信号バッファ回路１９には、アクセス
制御信号としてチップイネーブル信号ＣＥｂ、出力イネ
ーブル信号ＯＥｂ、書き込みイネーブル信号ＷＥｂ、シ
リアルクロック信号ＳＣ、リセット信号ＲＥＳｂ及びコ
マンドイネーブル信号ＣＤＥｂが供給される。モード制
御回路１８は、それら信号の状態に応じて外部との信号
インタフェース機能などを制御し、また、コマンドコー
ドに従って内部動作を制御する。入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７に対するコマンド又はデータ入力の場合、前記
信号ＣＤＥｂがアサートされ、コマンドであれば更に信
号ＷＥｂがアサート、データであればＷＥｂがネゲート
される。アドレス入力であれば、前記信号ＣＤＥｂがネ
ゲートされ、信号ＷＥｂがアサートされる。これによ
り、モード制御回路１８は、外部入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７からマルチプレクス入力されるコマンド、デー
タ及びアドレスを区別できる。モード制御回路１８は、
消去や書込み動作中にレディー・ビジー信号Ｒ／Ｂｂを
アサートしてその状態を外部に知らせることができる。The control signal buffer circuit 19 is supplied with a chip enable signal CEb, an output enable signal OEb, a write enable signal WEb, a serial clock signal SC, a reset signal RESb, and a command enable signal CDEb as access control signals. The mode control circuit 18 controls an external signal interface function and the like according to the states of these signals, and controls internal operations according to command codes. I / O terminals I / O0
In the case of command or data input to the I / O 7, the signal CDEb is asserted. In the case of a command, the signal WEb is further asserted. In the case of data, WEb is negated. If it is an address input, the signal CDEb is negated and the signal WEb is asserted. This allows the mode control circuit 18 to control the external input / output terminals I / O0 to I / O0.
Commands, data and addresses multiplexed from the I / O 7 can be distinguished. The mode control circuit 18
During the erase or write operation, the ready / busy signal R / Bb can be asserted to notify the state to the outside.

【００４０】内部電源回路２０は、書込み、消去、ベリ
ファイ、読み出しなどのための各種動作電源２１を生成
して、前記Ｘアドレスデコーダ９やメモリセルアレイ３
に供給する。The internal power supply circuit 20 generates various operation power supplies 21 for writing, erasing, verifying, reading, and the like, and generates the X address decoder 9 and the memory cell array 3.
To supply.

【００４１】前記モード制御回路１８は、コマンドに従
ってフラッシュメモリ１を全体的に制御する。フラッシ
ュメモリ１の動作は、基本的にコマンドによって決定さ
れる。The mode control circuit 18 controls the entire flash memory 1 in accordance with a command. The operation of the flash memory 1 is basically determined by a command.

【００４２】フラッシュメモリに割り当てられているコ
マンドは、例えば図３に例示されるように、読み出し、
リカバリー読み出し、消去、書込み、追加書込み、リト
ライ書込み、部分消去、及び書き換えの各コマンドとさ
れる。同図においてコマンドコードは１６進数表記とし
てある。読み出し動作に関するコマンド（読み出し、リ
カバリー読み出し）、書き込み動作に関するコマンドの
うち書き込みデータの供給を要しないコマンド（リトラ
イ書込み）は第１コマンドによって構成され、それ以外
のコマンドは第１及び第２コマンドから構成される。コ
マンドの夫々の内容については後で詳述する。The command assigned to the flash memory is read, as exemplified in FIG.
These commands are recovery read, erase, write, additional write, retry write, partial erase, and rewrite commands. In the figure, the command code is in hexadecimal notation. Commands relating to the read operation (read, recovery read), and commands relating to the write operation that do not require the supply of write data (retry write) are constituted by the first command, and the other commands are constituted by the first and second commands. Is done. The details of each command will be described later.

【００４３】フラッシュメモリ１はその内部状態を示す
ためにステータスレジスタ１８０を有し、その内容は、
信号ＯＥｂをアサートすることによって入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ７から読み出すことができる。ステータス
レジスタ１８０の各ビット内容と入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７との対応が図４に例示されている。The flash memory 1 has a status register 180 for indicating its internal state.
By asserting the signal OEb, the input / output terminal I /
It can be read from O0 to I / O7. The contents of each bit of the status register 180 and the input / output terminals I / O0
The correspondence with the I / O 7 is illustrated in FIG.

【００４４】図５には前記メモリアレイ３に含まれるデ
ータラッチ回路とセンスラッチ回路との関係が示されて
いる。中央にセンスラッチ回路ＳＬのアレイＳＬＡが配
置され、センスラッチ回路ＳＬの一方の入出力ノード側
にはスイッチ回路・演算回路アレイ３０Ｌ、メモリマッ
トＭＭＬ、スイッチ回路・演算回路アレイ３１Ｌ、及び
上位データラッチ回路ＤＬＬのアレイＤＬＬＡが配置さ
れ、他方の入出力ノード側にも同様に、スイッチ回路・
演算回路アレイ３０Ｒ、メモリマットＭＭＲ、スイッチ
回路・演算回路アレイ３１Ｒ、及び下位データラッチ回
路ＤＬＲのアレイＤＬＲＡが配置されている。FIG. 5 shows the relationship between the data latch circuit and the sense latch circuit included in the memory array 3. An array SLA of sense latch circuits SL is arranged at the center, and a switch circuit / arithmetic circuit array 30L, a memory mat MML, a switch circuit / arithmetic circuit array 31L, and an upper data latch are arranged on one input / output node side of the sense latch circuit SL. An array DLLA of circuits DLL is arranged, and a switch circuit is similarly provided on the other input / output node side.
An operation circuit array 30R, a memory mat MMR, a switch circuit / operation circuit array 31R, and an array DLRA of lower data latch circuits DLR are arranged.

【００４５】図５に示されるように、一対のビット線に
着目してその構成を把握すれば、スタティックラッチ形
態のセンスラッチ回路ＳＬの一対のデータ入出力ノード
ＳＬＬ，ＳＬＲにはビット線Ｇ−ＢＬＬ，Ｇ−ＢＬＲを
介してデータラッチ回路ＤＬＬ，ＤＬＲが設けられてい
る。データラッチ回路ＤＬＬ，ＤＬＲはＹゲートアレイ
回路１３を介して供給される書込みデータビットをラッ
チすることができる。この例に従えば、フラッシュメモ
リ１は、８ビットの入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を有
するから、１回の書込みデータ入力によって４対のビッ
ト線のデータラッチ回路ＤＬＬ，ＤＬＲに書込みデータ
をセットすることができる。データセットの態様は、特
に制限されないが、選択メモリマット側のデータラッチ
回路に下位側４ビット分のデータ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ３からの書込みデータをセットし、非選択メモリ
マット側のデータラッチ回路に上位側４ビット分のデー
タ入出力端子Ｉ／Ｏ４〜Ｉ／Ｏ７からの書込みデータを
セットする。図５は書込みデータセットの対応に関して
は、メモリマットＭＭＲが選択側メモリマットである場
合を例示している。図６はメモリマットＭＭＲが選択側
メモリマットである場合に、選択メモリマットＭＭＲ側
のデータラッチＤＬＲ、非選択メモリマット側のデータ
ラッチＤＬＬと、データ入出力端子Ｉ／Ｏ０、Ｉ／Ｏ４
とを対応させたデータ設定例が示されている。ここでの
説明では、書込みの単位をワード線単位とするので、１
本分のワード線に選択端子が結合する全てのメモリセル
のビット線に関するデータラッチ回路ＤＬＬ，ＤＬＲに
書込みデータをセットした後、書込み電圧印加による書
込み動作が行なわれることになる。As shown in FIG. 5, if the configuration is grasped by paying attention to a pair of bit lines, a pair of data input / output nodes SLL and SLR of the sense latch circuit SL in the static latch form is connected to the bit line G- Data latch circuits DLL and DLR are provided via BLL and G-BLR. The data latch circuits DLL and DLR can latch the write data bit supplied via the Y gate array circuit 13. According to this example, since the flash memory 1 has the input / output terminals I / O0 to I / O7 of 8 bits, the write data is inputted to the data latch circuits DLL and DLR of four pairs by one write data input. Can be set. Although the form of the data set is not particularly limited, data input / output terminals I / O0 to I / O0 for the lower 4 bits are stored in the data latch circuit on the selected memory mat side.
The write data from the I / O3 is set, and the write data from the data input / output terminals I / O4 to I / O7 for the upper 4 bits are set in the data latch circuit on the non-selected memory mat side. FIG. 5 illustrates the case where the memory mat MMR is the memory mat on the selection side with respect to the correspondence of the write data set. FIG. 6 shows the case where the memory mat MMR is the selected memory mat, the data latch DLR on the selected memory mat MMR side, the data latch DLL on the unselected memory mat side, and the data input / output terminals I / O0 and I / O4.
An example of a data setting is shown in which the data setting is made to correspond to. In the description here, the writing unit is the word line unit,
After the write data is set in the data latch circuits DLL and DLR related to the bit lines of all the memory cells whose selection terminals are coupled to the corresponding word lines, a write operation by applying a write voltage is performed.

【００４６】尚、メモリマットの選択は、特に制限され
ないが、Ｘアドレス信号の最上位ビットの論理値によっ
て決定される。The selection of the memory mat is not particularly limited, but is determined by the logical value of the most significant bit of the X address signal.

【００４７】詳細は後述するが、前記モード制御回路１
８及びＩ／Ｏとデータラッチ回路との接続制御などを行
なうデータ制御回路１６は、フラッシュメモリ１の制御
手段を構成する。この前記制御手段は、書込み先メモリ
マットを指定する情報に基づいて複数ビットの書込みデ
ータを前記第１のメモリマット側のデータラッチ回路と
前記第２のメモリマット側のデータラッチ回路とに振分
け保持させ、第１のメモリマット側及び第２のメモリマ
ット側の双方のデータラッチ回路に保持された書込みデ
ータに基づいて、書込み先メモリマットにおける不揮発
性メモリセルをどの段階の閾値電圧状態にするかを決定
する制御情報（書込み制御情報）を閾値電圧の設定動作
毎に前記プリチャージ回路及びセンスラッチ回路を用い
て演算させて前記センスラッチ回路にラッチさせる。そ
して、既にデータラッチ回路にラッチされたデータに対
するアドレスを指定した再書き込みの指示に応答して、
当該指定アドレスによって再書込み先メモリマットが変
更される状態を検出したときは、前記制御情報の演算手
順を変更して、再書込み先メモリマットが不変の場合と
同じ閾値電圧状態を再書込み先メモリマットのメモリセ
ルに設定する。Although the details will be described later, the mode control circuit 1
A data control circuit 16 for controlling connection between the data latch circuit 8 and the I / O and the data latch circuit constitutes control means of the flash memory 1. The control means distributes and holds a plurality of bits of write data to a data latch circuit on the first memory mat side and a data latch circuit on the second memory mat side based on information designating a write destination memory mat. The threshold voltage state of the nonvolatile memory cell in the write destination memory mat based on the write data held in the data latch circuits on both the first memory mat side and the second memory mat side Is calculated using the precharge circuit and the sense latch circuit every time the threshold voltage is set, and the sense latch circuit latches the control information. Then, in response to a rewrite instruction specifying an address for data already latched in the data latch circuit,
When a state in which the rewrite destination memory mat is changed by the designated address is detected, the operation procedure of the control information is changed to change the same threshold voltage state as when the rewrite destination memory mat is unchanged. Set to the memory cell of the mat.

【００４８】図１に示されるフラッシュメモリ１が実現
しようとする多値情報記憶技術において、一つのメモリ
セルの情報記憶状態は、消去状態（“１１”）、第１の
書込み状態（“１０”）、第２の書込み状態（“０
０”）、第３の書込み状態（“０１”）の中から選ばれ
た一つの状態とされる。全部で４通りの情報記憶状態
は、２ビットのデータによって決定される状態とされ
る。即ち、２ビットのデータを一つのメモリセルで記憶
する。この４値のデータと閾値電圧との関係は、図７の
閾値電圧分布図に示される通りである。In the multivalued information storage technology to be realized by the flash memory 1 shown in FIG. ), The second write state (“0
0 ") and one of the third write states (" 01 "). A total of four information storage states are states determined by 2-bit data. That is, 2-bit data is stored in one memory cell, and the relationship between the quaternary data and the threshold voltage is as shown in the threshold voltage distribution diagram of FIG.

【００４９】図７に示されるような閾値分布を得るに
は、書込み動作時にワード線に印加する書込みベリファ
イ電圧を相互に異なる３種類設定し、これらを順次切り
替えて、３回に分けて書込み動作を行なう。図７におい
て、ＶＷＶ１，ＶＷＶ２，ＶＷＶ３は夫々第１書込み状
態，第２書込み状態，第３書込み状態を得る時に用いる
書込みベリファイ電圧である。In order to obtain a threshold distribution as shown in FIG. 7, three different types of write verify voltages to be applied to the word lines during the write operation are set, and these are sequentially switched so that the write operation is divided into three times. Perform In FIG. 7, VWV1, VWV2, and VWV3 are write verify voltages used to obtain a first write state, a second write state, and a third write state, respectively.

【００５０】それら３回に分けた個々の書込み動作にお
いて、ワード線とビット線の電圧印加状態の一例は図８
に示される。書込み選択のビット線には０Ｖ、非選択の
ビット線には６Ｖを印加する。特に制限されないが、ワ
ード線は例えば１７Ｖとされる。前記書き込み高電圧印
可時間を多くするにしたがってメモリセルの閾値電圧が
上昇される。３種類の書き込み閾値電圧制御は、そのよ
うな高電圧状態の時間制御、更にはワード線に印可する
高電圧のレベル制御によって行うことができる。FIG. 8 shows an example of the voltage application state of the word line and the bit line in each of the three write operations.
Is shown in 0 V is applied to the bit line selected for writing, and 6 V is applied to the bit line not selected. Although not particularly limited, the word line is set to, for example, 17V. As the write high voltage application time is increased, the threshold voltage of the memory cell is increased. The three types of write threshold voltage control can be performed by time control of such a high voltage state, and further by level control of a high voltage applied to a word line.

【００５１】ビット線に０Ｖを印加するか、６Ｖを印加
するかは、センスラッチ回路ＳＬにラッチさせる書込み
制御情報の論理値で決定される。詳細は後で説明する
が、書込み動作選択メモリマット側においてセンスラッ
チのラッチデータが論理値“１”で書込み非選択、論理
値“０”で書き込み選択となるように制御される。その
制御の詳細は後述する。尚、前記スイッチ回路・演算回
路にはプリチャージ回路が含まれており、このプリチャ
ージ回路は、センスラッチのラッチデータが“１”でビ
ット線に６Ｖが印加されるとき、予めビット線をプリチ
ャージしておくように動作する。このように、予めプリ
チャージ回路でプリチャージを行なっておくことによ
り、ビット線に６Ｖを与える際のピーク電流を低減する
ことができる。Whether 0 V or 6 V is applied to the bit line is determined by the logical value of the write control information latched by the sense latch circuit SL. As will be described later in detail, on the write operation selection memory mat side, the latch data of the sense latch is controlled so that the logic value is "1" and the write is not selected, and the logic value is "0" and the write data is selected. Details of the control will be described later. Note that the switch circuit / arithmetic circuit includes a precharge circuit. When the latch data of the sense latch is "1" and 6 V is applied to the bit line, the precharge circuit pre-charges the bit line. It operates to keep it charged. In this manner, by precharging in advance with the precharge circuit, the peak current when applying 6 V to the bit line can be reduced.

【００５２】上記センスラッチ回路に対する書込み制御
情報のラッチ動作は、前記３回に分けた書込み動作の各
動作毎に制御される。この書込み制御はモード制御回路
１８が行い、そのとき、前記センスラッチ回路ＳＬがラ
ッチすべき書込み制御情報は、データラッチ回路ＤＬ
Ｌ，ＤＬＲが保持している書込みデータビットを用いた
演算を書込み動作毎に行なって生成し、それをセンスラ
ッチ回路ＳＬにラッチさせる。例えば、図６に例示され
るように、データラッチ回路ＤＬＬ，ＤＬＲにラッチさ
れた書込みデータが“０１”であったとすると、図７に
例示されるように“０１”状態は第３の書込み状態であ
る。消去状態の後の３回に分けた書込み動作が、図９の
第２の態様（Ｃａｓｅ２）の如く閾値電圧の低い順に書
込み状態を生成していく書込み手順が採用されている場
合、第１回目に第１の書込み状態を得るための書込み動
作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデータ
（“０１”）を用いて演算された結果は論理値“１”、
第２回目に第２の書込み状態を得るための書込み動作時
にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデータ
（“０１”）を用いて演算された結果は論理値“１”、
第３回目に第３の書込み状態を得るための書込み動作時
にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデータ
（“０１”）を用いて演算された結果は論理値“０”と
される。そのような演算は、前記スイッチ回路・演算回
路を動作させて行なう。したがって、第３回目の書込み
時だけ、書込み電圧が印加され、当該メモリセルには４
値の内の第３の書込み状態（“０１”）が実現される。The latch operation of the write control information to the sense latch circuit is controlled for each of the three divided write operations. This write control is performed by the mode control circuit 18. At this time, the write control information to be latched by the sense latch circuit SL includes the data latch circuit DL.
An operation using the write data bits held by L and DLR is performed for each write operation to generate the data, and the generated data is latched by the sense latch circuit SL. For example, if the write data latched in the data latch circuits DLL and DLR is "01" as illustrated in FIG. 6, the "01" state is changed to the third write state as illustrated in FIG. It is. When the write operation divided into three times after the erase state employs a write procedure of generating write states in ascending order of threshold voltage as in the second mode (Case 2) of FIG. 9, the first operation is performed. In the write operation for obtaining the first write state, the result calculated using the write data (“01”) of the data latch circuits DLL and DLR is a logical value “1”.
In the second write operation for obtaining the second write state, the result calculated using the write data (“01”) of the data latch circuits DLL and DLR is a logical value “1”.
At the time of the third write operation for obtaining the third write state, the result calculated using the write data (“01”) of the data latch circuits DLL and DLR is a logical value “0”. Such an operation is performed by operating the switch circuit / operation circuit. Therefore, a write voltage is applied only at the time of the third write, and 4
The third write state (“01”) of the values is realized.

【００５３】このようにして、３回に分けて書込み動作
が行なわれたとき、最初にデータラッチ回路ＤＬＬ，Ｄ
ＬＲにラッチされた書込みデータは破壊されず、そのま
ま維持されている。データラッチ回路ＤＬＬ，ＤＬＲに
ラッチされた２ビットの書込みデータを、書き込み動作
毎に演算に用いて毎回センスラッチ回路ＳＬにセットす
るという、制御シーケンスを採用するからである。As described above, when the write operation is performed three times, first, the data latch circuits DLL, D
The write data latched by LR is not destroyed and is maintained as it is. This is because a control sequence is adopted in which the 2-bit write data latched by the data latch circuits DLL and DLR is used for calculation for each write operation and is set in the sense latch circuit SL every time.

【００５４】尚、書込み動作において閾値電圧を変化さ
せる順番などは図９の第２の態様（Ｃａｓｅ２）に限定
されず、第１の態様（Ｃａｓｅ１）のように閾値電圧の
高いものから設定したり、或いは第３の態様（Ｃａｓｅ
３）のようにどの書込み状態に対しても１回の書込み動
作で得る閾値電圧の変化率を同じようにしたり、或いは
第４の態様（Ｃａｓｅ４）又は第５の態様（Ｃａｓｅ
５）の如く制御することも可能である。The order in which the threshold voltages are changed in the write operation is not limited to the second mode (Case 2) of FIG. 9, but may be set from the highest threshold voltage as in the first mode (Case 1). Or the third aspect (Case)
As in 3), the rate of change of the threshold voltage obtained in one write operation is the same for any write state, or the fourth mode (Case 4) or the fifth mode (Case)
It is also possible to control as in 5).

【００５５】データ読み出し動作時は、ワード線に印加
するワード線選択レベルとしての電圧を、３種類設定
し、３種類のワード線選択レベルを順次変更しながら３
回の読出し動作を行い、個々の読み出し動作でメモリセ
ルから読み出される２値（１ビット）のデータをセンス
ラッチ回路４にラッチする。ラッチされる度に、センス
ラッチされた内容をデータラッチ回路の２ビットの情報
に反映させる演算を行なう。３回のセンスラッチの結果
によってデータラッチ回路ＤＬＬ，ＤＬＲに得られた２
ビットが、当該メモリセルが保有する４値の情報に対応
されるデータとされる。In a data read operation, three types of voltages as word line selection levels to be applied to word lines are set, and three types of word line selection levels are sequentially changed while changing the three types.
The read operation is performed twice, and binary (1 bit) data read from the memory cell in each read operation is latched in the sense latch circuit 4. Each time the data is latched, an operation is performed to reflect the sense-latch contents to the 2-bit information of the data latch circuit. The data latch circuits DLL and DLR obtain 2
The bit is data corresponding to the quaternary information held by the memory cell.

【００５６】《メモリアレイの詳細》次に、上記メモリ
アレイの詳細を説明する。図１０には、上記フラッシュ
メモリにおけるセンスラッチ回路及びデータラッチ回路
を中心とする回路構成の一例が示される。図１０から明
らかなように、センスラッチ回路ＳＬの左右のビット線
Ｇ−ＢＬＬ，Ｇ−ＢＬＲの周りの構成は、センスラッチ
回路ＳＬを中心に鏡面対称構造とされる。<< Details of Memory Array >> Next, details of the memory array will be described. FIG. 10 shows an example of a circuit configuration centered on a sense latch circuit and a data latch circuit in the flash memory. As is clear from FIG. 10, the configuration around the left and right bit lines G-BLL and G-BLR of the sense latch circuit SL has a mirror-symmetric structure with respect to the sense latch circuit SL.

【００５７】メモリマットＭＭＬ，ＭＭＲは電気的に書
き換え可能な複数個のメモリセルＭＣ（代表的に数個が
図示されている）を有する。１個のメモリセルＭＣは、
図２に示される通り、コントロールゲート、フローティ
ングゲート、ソース及びドレインを持ち電気的に書き換
え可能な１個のトランジスタ（メモリセルトランジス
タ）によって構成される。メモリセルのレイアウト構造
は、特に制限されないが、所謂ＡＮＤ型とされる。メモ
リマットＭＭＲ側に例示されるように、ＡＮＤ型の構成
では、複数個の前記メモリセルトランジスタがそれらに
共通のソース及びドレインを構成する夫々の拡散層（半
導体領域）を介して並列配置され、ドレインを構成する
拡散層は選択トランジスタＭ１を介してビット線Ｇ−Ｂ
ＬＲに、ソースを構成する拡散層は選択トランジスタＭ
２を介して共通ソース線ＶＭＭＲに結合されている。Ａ
ＮＤ型メモリセル構造の詳細については後で説明する。
ＳＳｉは選択トランジスタＭ２のスイッチ制御信号、Ｓ
Ｄｉは選択トランジスタＭ１のスイッチ制御信号であ
る。ＷＬはメモリセルＭＣのコントロールゲートに結合
されるワード線である。メモリマットＭＭＬも同様に構
成されている。尚、本明細書に添付された図面において
Ｐチャンネル型ＭＯＳトランジスタはその基体ゲートに
矢印を付してＮチャンネル型ＭＯＳトランジスタと区別
して図示してある。Each of the memory mats MML and MMR has a plurality of electrically rewritable memory cells MC (several of them are shown in the figure). One memory cell MC is
As shown in FIG. 2, it is constituted by one electrically rewritable transistor (memory cell transistor) having a control gate, a floating gate, a source and a drain. Although the layout structure of the memory cell is not particularly limited, it is a so-called AND type. As exemplified on the memory mat MMR side, in the AND type configuration, a plurality of the memory cell transistors are arranged in parallel via respective diffusion layers (semiconductor regions) constituting a common source and drain thereof, The diffusion layer forming the drain is connected to the bit line GB through the selection transistor M1.
In LR, the diffusion layer constituting the source is a selection transistor M
2 to a common source line VMMR. A
Details of the ND type memory cell structure will be described later.
SSi is a switch control signal of the selection transistor M2, S
Di is a switch control signal for the selection transistor M1. WL is a word line coupled to the control gate of the memory cell MC. The memory mat MML has the same configuration. In the drawings attached to the present specification, the P-channel type MOS transistor is illustrated by distinguishing it from the N-channel type MOS transistor by adding an arrow to the base gate.

【００５８】前記センスラッチ回路ＳＬは、一対のＣＭ
ＯＳインバータから成るスタティックラッチ、即ち相互
に一方のＣＭＯＳインバータの入力端子を他方のＣＭＯ
Ｓインバータの出力端子に結合して成る回路、によって
構成されている。ＳＬＲ，ＳＬＬはセンスラッチ回路Ｓ
Ｌの一対の入出力ノードである。ＳＬＰ，ＳＬＮはセン
スラッチ回路ＳＬの動作電源である。ＭＯＳトランジス
タＭ３Ｌ，Ｍ４Ｌの直列回路とＭＯＳトランジスタＭ３
Ｒ，Ｍ４Ｒの直接回路は、前記センスラッチ回路ＳＬに
相補信号でデータを入力するカラムスイッチ回路を構成
する。ＭＯＳトランジスタＭ５Ｌ，Ｍ５Ｒは入出力ノー
ドＳＬＬ，ＳＬＲを選択的にディスチャージする。The sense latch circuit SL includes a pair of CMs.
A static latch composed of an OS inverter, that is, the input terminal of one CMOS inverter is connected to the other CMOS
A circuit connected to the output terminal of the S inverter. SLR and SLL are sense latch circuits S
L is a pair of input / output nodes. SLP and SLN are operating power supplies for the sense latch circuit SL. A series circuit of the MOS transistors M3L and M4L and the MOS transistor M3
The R and M4R direct circuits constitute a column switch circuit for inputting data to the sense latch circuit SL with a complementary signal. MOS transistors M5L and M5R selectively discharge input / output nodes SLL and SLR.

【００５９】前記データラッチ回路ＤＬＲは、一対のＣ
ＭＯＳインバータから成るスタティックラッチ、即ち相
互に一方のＣＭＯＳインバータの入力端子を他方のＣＭ
ＯＳインバータの出力端子に結合して成る回路、によっ
て構成されている。ＤＬＲＲ，ＤＬＲＬはデータラッチ
回路ＤＬＲの一対の入出力ノードである。ＤＬＰＲ，Ｄ
ＬＮＲはデータラッチ回路ＤＬＲの動作電源である。Ｍ
ＯＳトランジスタＭ６Ｌ，Ｍ７Ｌの直列回路とＭＯＳト
ランジスタＭ６Ｒ，Ｍ７Ｒの直接回路は、前記データラ
ッチ回路ＤＬＲに相補信号形態でデータを入出力するカ
ラムスイッチ回路を構成する。ＭＯＳトランジスタＭ８
Ｌ，Ｍ８Ｒは入出力ノードＤＬＲＬ，ＤＬＲＲを選択的
に電圧ＦＰＣにチャージするトランジスタである。The data latch circuit DLR has a pair of C
A static latch composed of a MOS inverter, that is, the input terminal of one CMOS inverter is connected to the other CM
A circuit connected to the output terminal of the OS inverter. DLRR and DLRL are a pair of input / output nodes of the data latch circuit DLR. DLPR, D
LNR is an operation power supply for the data latch circuit DLR. M
The series circuit of the OS transistors M6L and M7L and the direct circuit of the MOS transistors M6R and M7R constitute a column switch circuit that inputs and outputs data to the data latch circuit DLR in the form of a complementary signal. MOS transistor M8
L and M8R are transistors for selectively charging the input / output nodes DLRL and DLRR to the voltage FPC.

【００６０】前記データラッチ回路ＤＬＬは、一対のＣ
ＭＯＳインバータから成るスタティックラッチ、即ち相
互に一方のＣＭＯＳインバータの入力端子を他方のＣＭ
ＯＳインバータの出力端子に結合して成る回路、によっ
て構成されている。ＤＬＬＲ，ＤＬＬＬはデータラッチ
回路ＤＬＬの一対の入出力ノードである。ＤＬＰＬ，Ｄ
ＬＮＬはデータラッチ回路ＤＬＬの動作電源である。Ｍ
ＯＳトランジスタＭ９Ｌ，Ｍ１０Ｌの直列回路とＭＯＳ
トランジスタＭ９Ｒ，Ｍ１０Ｒの直接回路は、前記デー
タラッチ回路ＤＬＬに相補信号形態でデータを入出力す
るカラムスイッチ回路を構成する。ＭＯＳトランジスタ
Ｍ１１Ｌ，Ｍ１１Ｒは入出力ノードＤＬＬＬ，ＤＬＬＲ
を選択的に電圧ＦＰＣにチャージするトランジスタであ
る。The data latch circuit DLL includes a pair of C
A static latch composed of a MOS inverter, that is, the input terminal of one CMOS inverter is connected to the other CM
A circuit connected to the output terminal of the OS inverter. DLLR and DLLL are a pair of input / output nodes of the data latch circuit DLL. DLPL, D
LNL is an operation power supply of the data latch circuit DLL. M
OS transistor M9L, M10L series circuit and MOS
The direct circuit of the transistors M9R and M10R forms a column switch circuit that inputs and outputs data in a complementary signal form to the data latch circuit DLL. MOS transistors M11L and M11R are connected to input / output nodes DLLL and DLLR.
Is selectively charged to the voltage FPC.

【００６１】前記スイッチ回路・演算回路３０Ｒは、Ｍ
ＯＳトランジスタＭ２０Ｒ〜Ｍ２５Ｒによって構成され
る。トランジスタＭ２０Ｒはセンスラッチ回路ＳＬの入
出力ノードＳＬＲの電圧レベルをゲートに受け、それが
ハイレベルのとき、電圧ＦＰＣをＭＯＳトランジスタＭ
２１Ｒを介してビット線Ｇ−ＢＬＲに供給する。供給さ
れる電圧レベルは制御信号ＰＣＲの電圧レベルによるＭ
ＯＳトランジスタＭ２１Ｒのコンダクタンス制御で決定
される。トランジスタＭ２２Ｒは入出力ノードＳＬＲと
ビット線Ｇ−ＢＬＲとを選択的に導通させるトランスフ
ァゲートを構成する。ＭＯＳトランジスタＭ２３Ｒはオ
ール判定に利用される。ＭＯＳトランジスタＭ２４Ｒ，
Ｍ２５Ｒはビット線Ｇ−ＢＬＲのプリチャージ、ディス
チャージに利用される。前記スイッチ回路・演算回路３
０ＬもＭＯＳトランジスタＭ２０Ｌ〜Ｍ２５Ｌによっ
て、同様に構成される。尚、ＭＯＳトランジスタＭ２０
Ｌ，Ｍ２２Ｌ，Ｍ２４Ｌ，Ｍ２５Ｌのゲート制御信号は
前記ＭＯＳトランジスタＭ２０Ｒ，Ｍ２２Ｒ，Ｍ２４
Ｒ，Ｍ２５Ｒとは相違される。The switch circuit / arithmetic circuit 30R is composed of M
It is composed of OS transistors M20R to M25R. Transistor M20R receives at its gate the voltage level of input / output node SLR of sense latch circuit SL, and when it is at the high level, applies voltage FPC to MOS transistor M
The signal is supplied to the bit line G-BLR via 21R. The supplied voltage level depends on the voltage level of the control signal PCR.
It is determined by the conductance control of the OS transistor M21R. The transistor M22R forms a transfer gate for selectively conducting between the input / output node SLR and the bit line G-BLR. The MOS transistor M23R is used for all determination. MOS transistor M24R,
M25R is used for precharging and discharging the bit line G-BLR. The switch circuit / arithmetic circuit 3
0L is similarly configured by MOS transistors M20L to M25L. The MOS transistor M20
The gate control signals of L, M22L, M24L, and M25L are output from the MOS transistors M20R, M22R, M24.
R, M25R.

【００６２】前記スイッチ回路・演算回路３１Ｒは、Ｍ
ＯＳトランジスタＭ２６Ｒ〜Ｍ２８Ｒによって構成され
る。トランジスタＭ２６Ｒはデータラッチ回路ＤＬＲの
入出力ノードＤＬＲＬの電圧レベルをゲートに受け、そ
れがハイレベルのとき、電圧ＦＰＣをＭＯＳトランジス
タＭ２７Ｒを介してビット線Ｇ−ＢＬＲに供給する。供
給される電圧レベルは制御信号ＰＣＤＲの電圧レベルに
よるＭＯＳトランジスタＭ２７Ｒのコンダクタンス制御
で決定される。トランジスタＭ２８Ｒは入出力ノードＤ
ＬＲＬとビット線Ｇ−ＢＬＲとを選択的に導通させるト
ランスファゲートを構成する。前記スイッチ回路・演算
回路３１ＬもＭＯＳトランジスタＭ２６Ｌ〜Ｍ２８Ｌに
よって、同様に構成される。尚、ＭＯＳトランジスタＭ
２７Ｌ，Ｍ２８Ｌのゲート制御信号は前記ＭＯＳトラン
ジスタＭ２７Ｒ，Ｍ２８Ｒとは相違される。The switch circuit / arithmetic circuit 31 R
It is composed of OS transistors M26R to M28R. Transistor M26R receives at its gate the voltage level of input / output node DLRL of data latch circuit DLR, and when it is at a high level, supplies voltage FPC to bit line G-BLR via MOS transistor M27R. The supplied voltage level is determined by the conductance control of the MOS transistor M27R based on the voltage level of the control signal PCDR. The transistor M28R is connected to the input / output node D.
A transfer gate for selectively conducting the LRL and the bit line G-BLR is formed. The switch circuit / arithmetic circuit 31L is similarly configured by MOS transistors M26L to M28L. Incidentally, the MOS transistor M
The gate control signals of the transistors 27L and M28L are different from those of the MOS transistors M27R and M28R.

【００６３】図１０の構成において、読み出し、書き込
みにおける基本的な回路動作は以下のようにされる。例
えば、図１０においてメモリマットＭＭＲに含まれるメ
モリセルＭＣに対して、ベリファイ動作における読み出
しを行う場合には、非選択メモリマットＭＭＬ側のセッ
トＭＯＳトランジスタＭ５Ｌをオン状態とし、センスラ
ッチＳＬを活性化して、当該センスラッチＳＬの入出力
ノードＳＬＲにハイレベルをラッチさせる。そして、Ｐ
ＣＲを例えば１Ｖ＋Ｖｔｈに制御してビット線Ｇ−ＢＬ
Ｒを１Ｖにプリチャージする。一方、非選択メモリマッ
トＭＭＬ側では、ＭＯＳトランジスタＭ２４Ｌのゲート
電圧ＲＰＣＬを０．５Ｖ＋Ｖｔｈに制御してビット線Ｇ
−ＢＬＬを０．５Ｖにプリチャージする。この０．５Ｖ
はセンスラッチ回路ＳＬによるセンス動作のリファレン
スレベルとされる。一方、読み出しコマンドに応じた読
み出し動作では、選択メモリマット（ＭＭＲ）側の信号
ＲＰＣＲを１Ｖ＋Ｖｔｈにし、非選択メモリマット（Ｍ
ＭＬ）側の信号ＲＰＣＬを０．５Ｖ＋Ｖｔｈにすること
により、一括して選択メモリマット側ビット線を１Ｖに
プリチャージし、非選択メモリマット側ビット線を０．
５Ｖにプリチャージする。もちろん、選択メモリマット
がＭＭＬで、非選択メモリマットがＭＭＲであれば、信
号ＲＰＣＲが０．５Ｖ＋Ｖｔｈにされ、信号ＲＰＣＬが
１Ｖ＋Ｖｔｈにされる。プリチャージされた上記０．５
Ｖは、上述のようにリファレンスレベルとして使われ
る。ワード線選択動作の後、トランスファＭＯＳトラン
ジスタＭ２２ｌ，Ｍ２２Ｒがオン動作され、この時、セ
ンスラッチ回路ＳＬは、ビット線Ｇ−ＢＬＲのレベルが
０．５Ｖよりも高いか低いかをセンスして、メモリセル
ＭＣからの読み出しデータをラッチする。In the configuration of FIG. 10, the basic circuit operation in reading and writing is as follows. For example, in FIG. 10, when reading in the verify operation is performed on the memory cells MC included in the memory mat MMR, the set MOS transistor M5L on the non-selected memory mat MML is turned on, and the sense latch SL is activated. Then, the input / output node SLR of the sense latch SL is latched at a high level. And P
CR is controlled to, for example, 1V + Vth to control the bit line G-BL
Precharge R to 1V. On the other hand, on the non-selected memory mat MML side, the gate voltage RPCL of the MOS transistor M24L is controlled to 0.5 V + Vth to control the bit line G
-Precharge BLL to 0.5V. This 0.5V
Is a reference level for the sensing operation by the sense latch circuit SL. On the other hand, in the read operation in response to the read command, the signal RPCR on the selected memory mat (MMR) side is set to 1V + Vth, and the non-selected memory mat (M
By setting the signal RPCL on the ML) side to 0.5 V + Vth, the selected memory mat side bit lines are precharged to 1 V and the unselected memory mat side bit lines are set to 0.
Precharge to 5V. Of course, if the selected memory mat is MML and the unselected memory mat is MMR, the signal RPCR is set to 0.5V + Vth and the signal RPCL is set to 1V + Vth. 0.5 precharged above
V is used as a reference level as described above. After the word line selection operation, the transfer MOS transistors M221 and M22R are turned on. At this time, the sense latch circuit SL senses whether the level of the bit line G-BLR is higher or lower than 0.5 V, and The read data from the cell MC is latched.

【００６４】また、書込みでは、書き込み制御情報がセ
ンスラッチＳＬにラッチされた後、ＭＯＳトランジスタ
Ｍ２１Ｒ，Ｍ２１Ｌのゲート制御信号ＰＣＲ及びＰＣＬ
をハイレベルに制御し、これによってセンスラッチ回路
ＳＬのハイレベル側入出力ノードに結合するビット線が
ＭＯＳトランジスタＭ２０ＲまたはＭ２０Ｌを介してハ
イレベルにプリチャージされ、その後、ＭＯＳトランジ
スタＭ２２Ｒ、Ｍ２２Ｌがオン状態にされ、センスラッ
チ回路の電源ＳＬＰからセンスラッチ回路のハイレベル
側入出力ノードに結合されたビット線へ電圧が印加され
る。この時、書き込みが選択されているメモリマットの
書き込みセクタのワード線には書き込み高電圧が印加さ
れている。これにより、書込み選択メモリマット側で書
込み電圧が印加されたコントロールゲートに接続するメ
モリセルのうち、ビット線が接地電圧のようなローレベ
ルにされているメモリセルが書き込み対象とされる。In writing, after the write control information is latched by the sense latch SL, the gate control signals PCR and PCL of the MOS transistors M21R and M21L are changed.
To a high level, whereby the bit line coupled to the high-level input / output node of the sense latch circuit SL is precharged to a high level via the MOS transistor M20R or M20L, and then the MOS transistors M22R and M22L are turned on. In this state, a voltage is applied from the power supply SLP of the sense latch circuit to the bit line coupled to the high-level input / output node of the sense latch circuit. At this time, a write high voltage is applied to the word line of the write sector of the memory mat for which writing is selected. As a result, of the memory cells connected to the control gate to which the write voltage is applied on the write selection memory mat side, the memory cells whose bit lines are at a low level such as the ground voltage are to be written.

【００６５】前記オール判定用のトランジスタＭ２３
Ｌ，Ｍ２３Ｒは次の様に用いられる。ＭＯＳトランジス
タＭ２３Ｌ，Ｍ２３Ｒは、そのゲートが対応するビット
線に、そのソースが接地電位に結合される。図１０に代
表的に示された１個のセンスラッチ回路ＳＬを中心とし
たビット線Ｇ−ＢＬＬ，Ｇ−ＢＬＲに係る構成は実際に
は多数存在されている。センスラッチ回路ＳＬを挟んで
図１０の左側のトランジスタＭ２３Ｌのドレインは端子
ＥＣＬに全て共通接続され、ビット線Ｇ−ＢＬＬに代表
される左側のビット線の状態（レベル）に応じた電流が
当該端子ＥＣＬに流される。同様に、センスラッチ回路
ＳＬを挟んで図１０の右側のトランジスタＭ２３Ｒのド
レインも全て端子ＥＣＲに共通接続され、当該端子ＥＣ
Ｒには、ビット線Ｇ−ＢＬＲに代表される右側のビット
線の状態（レベル）に応じた電流が流される。特に図示
はしないが、端子ＥＣＬ（ＥＣＲ）の変化に基づいてセ
ンスラッチ回路ＳＬの左（右）側の全てのビット線Ｇ−
ＢＬＬ（Ｇ−ＢＬＲ）の状態が同じ状態になったかを検
出する電流センス型のアンプが設けられている。このア
ンプは、消去ベリファイ又は書込みベリファイの対象と
される全てのメモリセルが所定のしきい値電圧になった
かを検出すること、即ちオール判定に用いられる。The transistor M23 for all determination
L and M23R are used as follows. MOS transistors M23L and M23R have their gates coupled to corresponding bit lines and their sources coupled to ground potential. Actually, there are many configurations related to the bit lines G-BLL and G-BLR around one sense latch circuit SL typically shown in FIG. The drains of the transistors M23L on the left side of FIG. 10 are all connected in common to the terminal ECL with the sense latch circuit SL interposed therebetween. Flowed to ECL. Similarly, all the drains of the transistors M23R on the right side of FIG. 10 with the sense latch circuit SL interposed therebetween are commonly connected to the terminal ECR.
A current flows through R in accordance with the state (level) of the right bit line represented by the bit line G-BLR. Although not particularly shown, all the bit lines G- on the left (right) side of the sense latch circuit SL based on the change of the terminal ECL (ECR).
A current sense type amplifier for detecting whether the state of BLL (G-BLR) has become the same state is provided. This amplifier is used to detect whether all the memory cells to be erase-verified or write-verified have reached a predetermined threshold voltage, that is, used for all determination.

【００６６】図１０に例示されたメモリマットＭＭＲ，
ＭＭＬの構成はＡＮＤ型である。ＡＮＤ型メモリマット
の更に詳細な一例は図１１に示される。特に図示はしな
いが、図１１に示されるメモリセルは２層のメタル配線
層を用いるプロセスによって形成される構造とされ、メ
モリセルＭＣ及び選択ＭＯＳトランジスタＭ１，Ｍ２は
並列された縦方向の拡散層と横方向に延在されたポリシ
リコン等から成るコントロールゲートとの交差位置に形
成されている。フラッシュメモリのメモリセルＭＣは例
えばＰ型基板上に構成されたＮチャンネル型ＭＯＳトラ
ンジスタとされる。The memory mats MMR illustrated in FIG.
The configuration of the MML is an AND type. A more detailed example of the AND type memory mat is shown in FIG. Although not specifically shown, the memory cell shown in FIG. 11 has a structure formed by a process using two metal wiring layers, and the memory cell MC and the select MOS transistors M1 and M2 are arranged in parallel in a vertical diffusion layer. And a control gate made of polysilicon or the like extended in the lateral direction. The memory cell MC of the flash memory is, for example, an N-channel MOS transistor formed on a P-type substrate.

【００６７】フラッシュメモリのメモリマットはＡＮＤ
型に限定されず、図１２に示されるＮＯＲ型、図１３に
示されるＤｉＮＯＲ型、図１４に示されるＮＡＮＤ型、
図１５に示されるＨｉＣＲ型等の別の構造とすることも
可能である。何れの構造であってもフラッシュメモリの
メモリセルは基本的には全て同じ構成を備えているが、
メモリセルをアレイ状に配置したとき、個々のメモリマ
ットの特徴が現われる。前記ＮＯＲ型はメモリ毎にビッ
ト線（メタル配線層）とのコンタクトが必要であるため
占有面積を小さくすることが難しいが、ＮＡＮＤ型、Ｄ
ｉＮＯＲ型、ＡＮＤ型ではビット線とのコンタクトをブ
ロック毎に配置すれば済むので、占有面積の低減を図る
ことができる。The memory mat of the flash memory is AND
Not limited to the type, the NOR type shown in FIG. 12, the DiNOR type shown in FIG. 13, the NAND type shown in FIG.
Another structure such as the HiCR type shown in FIG. 15 is also possible. Regardless of the structure, the memory cells of the flash memory basically have the same configuration,
When memory cells are arranged in an array, characteristics of individual memory mats appear. The NOR type requires a contact with a bit line (metal wiring layer) for each memory, so it is difficult to reduce the occupied area.
In the iNOR type and the AND type, the contact with the bit line can be arranged for each block, so that the occupied area can be reduced.

【００６８】《書き込み動作の詳細》図１６には第１コ
マンド（１ＦＨ）及び第２コマンド（４０Ｈ）によって
指定される書き込み動作の一例フローチャートが示され
る。この書き込みはワード線を一単位とする書き込み
（セクタ書き込み）とされる。<< Details of Write Operation >> FIG. 16 is a flowchart showing an example of the write operation specified by the first command (1FH) and the second command (40H). This writing is writing using one word line as a unit (sector writing).

【００６９】先ず、第１コマンド（１ＦＨ）が取り込ま
れると（Ｓ１）、次の入力をセクタアドレスとして取り
込み（Ｓ２）、セクタアドレス取り込みの後の入力は、
第２コマンド（４０Ｈ）が取り込まれるまで（Ｓ４）、
書き込みデータとして取り込まれる（Ｓ３）。ステップ
Ｓ２で取り込まれるセクタアドレスは、Ｘアドレスであ
り、これによって、書き込み高電圧を印可する１本のワ
ード線を選択することになる。ステップＳ３における繰
り返し的な書き込みデータの取り込みは、Ｙアドレスカ
ウンタ１２を初期値から漸次インクリメントしながらバ
イト単位で、データラッチ回路ＤＬＬ，ＤＬＲに対して
行われる。例えば、図５に示されるように、一つのセン
スラッチ回路アレイＳＬＡに関する一対のメモリマット
ＭＭＬ，ＭＭＲに割り当てられたデータラッチ回路アレ
イＤＬＬＡ，ＤＬＲＡに、書き込みデータがラッチされ
る。例えば１本のワード線にｎ個のメモリセルのコント
ロールゲートが結合されているとすると、データラッチ
回路アレイＤＬＬＡ，ＤＬＲＡには、夫々ｎビットの書
き込みデータがラッチされる。First, when the first command (1FH) is fetched (S1), the next input is fetched as a sector address (S2).
Until the second command (40H) is received (S4),
It is taken in as write data (S3). The sector address taken in step S2 is the X address, which selects one word line to which a high voltage for writing is applied. The repetitive loading of the write data in step S3 is performed on the data latch circuits DLL and DLR in byte units while gradually incrementing the Y address counter 12 from the initial value. For example, as shown in FIG. 5, write data is latched in data latch circuit arrays DLLA and DLRA assigned to a pair of memory mats MML and MMR for one sense latch circuit array SLA. For example, assuming that the control gates of n memory cells are coupled to one word line, n bits of write data are latched in the data latch circuit arrays DLLA and DLRA, respectively.

【００７０】書き込みデータをラッチした後、“０１”
書き込み処理ＴＳ１、“００”書き込み処理ＴＳ２、
“１０”書き込み処理ＴＳ３、エラティック／ディスタ
ーブ検出処理ＴＳ４が行われる。After latching the write data, "01"
Write process TS1, “00” write process TS2,
A “10” write process TS3 and an elastic / disturb detection process TS4 are performed.

【００７１】前記“０１”書き込み処理ＴＳ１は、例え
ば図１７に例示されるように、４値の内の一つの状態で
ある消去状態（“１１”）に対して、メモリセルＭＣの
閾値電圧を、第３の書き込み状態（“０１”）にするた
めの処理であり、書き込みベリファイ電圧としてＶＷＶ
３を用いる。“０１”書き込み処理ＴＳ１は、図１６に
概略的に示されるように、データラッチ回路ＤＬＬ，Ｄ
ＬＲにラッチされた２ビットの“０１”データに応答し
てイネーブルレベルの書き込み制御データをセンスラッ
チ回路ＳＬにラッチさせ（“０１”データラッチ）、ラ
ッチされたイネーブルレベルの書き込み制御データによ
ってメモリセルトランジスタに“０１”データに応ずる
書き込み動作を行い（“０１”データ書き込み）、その
書き込み動作に対するＶＷＶ３による書き込みベリファ
イを行なう処理（書込みベリファイＶＷＶ３）に大別さ
れる。In the "01" write process TS1, for example, as shown in FIG. 17, the threshold voltage of the memory cell MC is changed with respect to the erase state ("11") which is one of four values. , The third write state (“01”), and the write verify voltage VWV
3 is used. The "01" write process TS1 is performed by the data latch circuits DLL and D, as schematically shown in FIG.
In response to the 2-bit “01” data latched by the LR, the enable-level write control data is latched by the sense latch circuit SL (“01” data latch), and the memory cell is latched by the latched enable-level write control data. A write operation corresponding to the “01” data is performed on the transistor (“01” data write), and the write operation is roughly classified into a process of performing write verification by VWV3 (write verify VWV3).

【００７２】前記“００”書き込み処理ＴＳ２は、例え
ば図１８に例示されるように、４値の内の一つの状態で
ある消去状態（“１１”）に対して、メモリセルＭＣの
閾値電圧を、第２の書き込み状態（“００”）にするた
めの処理であり、書き込みベリファイ電圧としてＶＷＶ
２を用いる。この“００”書き込み処理ＴＳ２は、図１
６に概略的に示されるように、データラッチ回路ＤＬ
Ｌ，ＤＬＲにラッチされた２ビットの“００”データに
応答してイネーブルレベルの書き込み制御データをセン
スラッチ回路ＳＬにラッチさせ（“００”データラッ
チ）、ラッチされたイネーブルレベルの書き込み制御デ
ータによってメモリセルトランジスタに“００”データ
に応ずる書き込み動作を行い（“００”データ書き込
み）、その書き込み動作に対するＶＷＶ２による書き込
みベリファイを行なう処理（書込みベリファイＶＷＶ
２）に大別される。In the "00" write process TS2, for example, as shown in FIG. 18, the threshold voltage of the memory cell MC is changed to the erase state ("11") which is one of four values. , The second write state (“00”), and VWV as the write verify voltage.
2 is used. This "00" write process TS2
6, the data latch circuit DL
In response to the 2-bit “00” data latched by the L and DLR, the enable-level write control data is latched by the sense latch circuit SL (“00” data latch). A write operation corresponding to the “00” data is performed on the memory cell transistor (“00” data write), and a write verify operation based on VWV2 for the write operation (write verify VWV)
It is roughly divided into 2).

【００７３】前記“１０”書き込み処理ＴＳ３は、例え
ば図１９に例示されるように、４値の内の一つの状態で
ある消去状態（“１１”）に対して、メモリセルＭＣの
閾値電圧を、第１の書き込み状態（“１０”）を得るた
めの処理であり、書き込みベリファイ電圧としてＶＷＶ
１を用いる。前記“１０”書き込み処理ＴＳ３は、図１
６に概略的に示されるように、データラッチ回路ＤＬ
Ｌ，ＤＬＲにラッチされた２ビットの“１０”データに
応答してイネーブルレベルの書き込み制御データをセン
スラッチ回路ＳＬにラッチさせ（“１０”データラッ
チ）、ラッチされたイネーブルレベルの書き込み制御デ
ータによってメモリセルトランジスタに“１０”データ
に応ずる書き込み動作を行い（“１０”データ書き込
み）、その書き込み動作に対するＶＷＶ１による書き込
みベリファイを行なう処理（書込みベリファイＶＷＶ
１）に大別される。尚、前記書き込みベリファイ電圧
は、ＶＷＶ３＞ＶＷＶ２＞ＶＷＶ１とされる。In the "10" write process TS3, for example, as shown in FIG. 19, the threshold voltage of the memory cell MC is changed with respect to the erase state ("11") which is one of four values. , A first write state (“10”), and a write verify voltage of VWV
Use 1. The "10" write process TS3 is performed as shown in FIG.
6, the data latch circuit DL
In response to the 2-bit "10" data latched by the L and DLR, the enable level write control data is latched by the sense latch circuit SL ("10" data latch). A write operation corresponding to the “10” data is performed on the memory cell transistor (“10” data write), and a write verify operation based on VWV1 for the write operation (write verify VWV)
It is roughly divided into 1). The write verify voltage is set to VWV3>VWV2> VWV1.

【００７４】前記エラティック／ディスターブ検出処理
ＴＳ４は、図２０に例示されるよいうに、消去状態のメ
モリセルの閾値電圧がＶＷＤＳを超えているかを検出す
るディスターブ検出処理（図１６の“１１”ワードディ
スターブ検出ＶＷＤＳ）、そして“１０”書き込み処理
されたメモリセルトランジスタの閾値電圧がＶＷＥ１を
超えているか（図１６の“１０”エラティック検出ＶＷ
Ｅ１）、“００”書き込み処理されたメモリセルトラン
ジスタの閾値電圧がＶＷＥ２を超えているか（図１６の
“００”エラティック検出ＶＷＥ２）を検出する、エラ
ティック検出処理である。As shown in FIG. 20, the eratic / disturb detection process TS4 is a disturb detection process ("11" word in FIG. 16) for detecting whether the threshold voltage of the memory cell in the erased state exceeds VWDS. Disturb detection VWDS) and whether the threshold voltage of the memory cell transistor subjected to the “10” write processing exceeds VWE1 (“10” elastic detection VW in FIG. 16)
E1) is an eratic detection process that detects whether the threshold voltage of the memory cell transistor subjected to the “00” write process exceeds VWE2 (“00” eratic detection VWE2 in FIG. 16).

【００７５】前記エラティック／ディスターブ検出処理
ＴＳ４までの一連の処理結果が正常であれば、ステータ
スレジスタ１８０にパスフラグがセットされ（Ｓ５）、
一連の書き込み処理が終了（ＯＫ）される。前記エラテ
ィック／ディスターブ検出処理ＴＳ４による検出結果が
エラーである場合、エラー回数が規定の回数に達してい
るかが判定され（Ｓ６）、達していなければ、書き込み
セクタを消去して（Ｓ７）、再度“０１”書き込みから
やり直しされる。やり直し回数は図示を省略するカウン
タ手段に保持されおり、カウンタ手段の計数値によって
エラー回数が規定値に到達したかを判定する（Ｓ６）。
エラー回数が規定値に到達した場合には、ステータスレ
ジスタ１８０にフェイルフラグがセットされ（Ｓ８）、
一連の書き込み処理が異常終了（ＮＧ）される。If a series of processing results up to the eratic / disturb detection processing TS4 are normal, a pass flag is set in the status register 180 (S5).
A series of writing processes is completed (OK). If the result of the eratic / disturb detection processing TS4 is an error, it is determined whether or not the number of errors has reached a prescribed number (S6). If not, the write sector is erased (S7), and again The process is repeated from "01" writing. The number of retries is held in counter means (not shown), and it is determined whether the number of errors has reached a specified value based on the count value of the counter means (S6).
If the number of errors reaches the specified value, a fail flag is set in the status register 180 (S8).
A series of write processing is abnormally terminated (NG).

【００７６】図１６から明らかなように、再消去を行っ
て再び書き込みを繰り返すとき、書き込みセクタの書き
込みデータを再度取り込むことを要しない。前記ステッ
プＳ３でデータラッチ回路ＤＬＬ，ＤＬＲに一旦ラッチ
された１セクタ分の書き込みデータは、前記処理ＴＳ１
〜ＴＳ４を行っても破壊されず、そのままデータラッチ
回路ＤＬＬ，ＤＬＲに残っているからである。As is clear from FIG. 16, when re-erasing and re-writing are repeated, it is not necessary to re-fetch the write data of the write sector. The write data for one sector once latched by the data latch circuits DLL and DLR in the step S3 is the same as the processing TS1.
This is because the data latch circuits DLL and DLR remain as they are without being destroyed even after performing .about.TS4.

【００７７】これは、センスラッチ回路ＳＬに対する前
述の書込み制御情報のラッチ動作制御形態に依るもので
ある。即ち、前記センスラッチ回路ＳＬがラッチすべき
書込み制御情報は、データラッチ回路ＤＬＬ，ＤＬＲが
保持している書込みデータビットを用いた演算を書込み
動作毎に行なって生成し、それをセンスラッチ回路ＳＬ
がラッチする。例えば、図６に例示されるように、デー
タラッチ回路ＤＬＬ，ＤＬＲにラッチされた書込みデー
タが“０１”であったとすると、図７に例示されるよう
に“０１”状態は第３の書込み状態である。消去状態の
後の３回に分けた書込み動作が、図９の第２の態様（Ｃ
ａｓｅ２）で行われる場合、第１回目に第１の書込み状
態を得るための書込み動作時にデータラッチ回路ＤＬ
Ｌ，ＤＬＲの書込みデータ（“０１”）を用いて演算さ
れた結果は論理値“１”、第２回目に第２の書込み状態
を得るための書込み動作時にデータラッチ回路ＤＬＬ，
ＤＬＲの書込みデータ（“０１”）を用いて演算された
結果は論理値“１”、第３回目に第３の書込み状態を得
るための書込み動作時にデータラッチ回路ＤＬＬ，ＤＬ
Ｒの書込みデータ（“０１”）を用いて演算された結果
は論理値“０”とされる。そのような演算は、前記スイ
ッチ回路・演算回路を動作させて行なう。したがって、
メモリセルトランジスタは、第３回目の書込み時だけ、
書込み用の高電界がドレインとコントロールゲートの間
に印加され、当該メモリセルには４値の内の第３の書込
み状態（“０１”）が実現される。This is based on the above-described latch operation control mode of the write control information for the sense latch circuit SL. That is, the write control information to be latched by the sense latch circuit SL is generated by performing an operation using the write data bit held by the data latch circuits DLL and DLR for each write operation, and is generated.
Latches. For example, if the write data latched in the data latch circuits DLL and DLR is "01" as illustrated in FIG. 6, the "01" state is changed to the third write state as illustrated in FIG. It is. The write operation divided into three times after the erase state is performed in the second mode (C in FIG. 9).
case 2), the data latch circuit DL is used at the time of the first write operation for obtaining the first write state.
The result calculated using the write data (“01”) of the L and DLR is a logical value “1”, and the data latch circuit DLL, during the second write operation for obtaining the second write state.
The result calculated using the write data (“01”) of the DLR is a logical value “1”, and the data latch circuits DLL and DL are used in the third write operation for obtaining the third write state.
The result calculated using the R write data (“01”) is a logical value “0”. Such an operation is performed by operating the switch circuit / operation circuit. Therefore,
Only at the time of the third writing,
A high electric field for writing is applied between the drain and the control gate, and a third write state (“01”) of four values is realized in the memory cell.

【００７８】このようにして、３回に分けて書込み動作
が行なわれたとき、最初にデータラッチ回路ＤＬＬ，Ｄ
ＬＲにラッチされた書込みデータは破壊されず、そのま
ま維持されている。データラッチ回路ＤＬＬ，ＤＬＲに
ラッチされた２ビットの書込みデータを、書き込み動作
毎に演算に用いて毎回センスラッチ回路ＳＬにセットす
るという、制御シーケンスを採用するからである。エラ
ティック・ディスターブ検出処理においても同様に、デ
ータラッチ回路ＤＬＬ，ＤＬＲにラッチされた２ビット
の書込みデータを用いて演算した結果を毎回センスラッ
チ回路ＳＬにセットするという、制御シーケンスを採用
するから、このときも、最初にデータラッチ回路ＤＬ
Ｌ，ＤＬＲにラッチされた書込みデータは破壊されず、
そのまま維持されている。As described above, when the write operation is performed three times, first, the data latch circuits DLL, D
The write data latched by LR is not destroyed and is maintained as it is. This is because a control sequence is adopted in which the 2-bit write data latched by the data latch circuits DLL and DLR is used for calculation for each write operation and is set in the sense latch circuit SL every time. Similarly, in the elastic disturb detection processing, a control sequence is adopted in which a result calculated using the 2-bit write data latched by the data latch circuits DLL and DLR is set in the sense latch circuit SL every time. Also at this time, first, the data latch circuit DL
The write data latched by L and DLR is not destroyed,
It is maintained as it is.

【００７９】データラッチ回路ＤＬＬ，ＤＬＲにラッチ
された２ビットの書込みデータを用いて演算した結果を
センスラッチ回路ＳＬにラッチさせる処理（データラッ
チ処理）は、ＴＳ１〜ＴＳ４における現在の処理との関
係でその演算手法が相違される。The process (data latch process) of causing the sense latch circuit SL to latch the result calculated using the 2-bit write data latched in the data latch circuits DLL and DLR is related to the current process in TS1 to TS4. The calculation method is different.

【００８０】図２１は上記データラッチ処理の演算内容
の一例を論理的に示したものである。図２１における演
算内容は、動作選択メモリマット側のセンスラッチデー
タ（動作選択メモリマット側のセンスラッチ回路ＳＬの
入出力ノードデータ）に関するものである。具体的な演
算手法については後で詳述するが、多センス方式と、多
電源方式を採用することができる。多センス方式は、ビ
ット線プリチャージ電圧を０Ｖ、０．５Ｖ、１．０Ｖの
３レベルとし、センスラッチ回路ＳＬによる複数回のセ
ンス動作で、目的のデータをセンスラッチ回路ＳＬにラ
ッチさせる動作である。多電源方式は、ビット線プリチ
ャージ電圧を０Ｖ、０．５Ｖ、１．０Ｖ，２．０Ｖの４
レベルとし、センスラッチ回路ＳＬによる一回のセンス
動作で、目的のデータをセンスラッチ回路ＳＬにラッチ
させる動作である。FIG. 21 logically shows an example of the operation contents of the data latch processing. The operation in FIG. 21 relates to sense latch data on the operation selection memory mat side (input / output node data of the sense latch circuit SL on the operation selection memory mat side). Although a specific calculation method will be described later in detail, a multi-sense method and a multiple power supply method can be adopted. The multi-sense method is an operation in which bit line precharge voltages are set to three levels of 0 V, 0.5 V, and 1.0 V, and target data is latched in the sense latch circuit SL by a plurality of sensing operations by the sense latch circuit SL. is there. In the multi-power supply system, the bit line precharge voltage is set to four voltages of 0 V, 0.5 V, 1.0 V, and 2.0 V.
This is an operation in which the sense latch circuit SL latches target data in one sense operation by the sense latch circuit SL.

【００８１】図２１においてＡ，Ｂは１個のセンスラッ
チ回路ＳＬに対応される２ビットの書込みデータであ
り、Ａは非選択メモリマット側のデータラッチ回路例え
ばデータラッチ回路ＤＬＬにラッチされる上位データビ
ット、Ｂは選択メモリマット側のデータラッチ回路例え
ばデータラッチ回路ＤＬＲにラッチされる下位データビ
ットである。図２１によれば、“０１”書き込みデータ
ラッチ処理の場合はデータビットＡとＢの反転データと
の論理和、“００”書き込みデータラッチ処理の場合は
データビットＡとＢとの論理和、“１０”書き込みデー
タラッチ処理の場合はデータビットＡの反転データとＢ
との論理和であり、“００”エラティック検出データラ
ッチ処理の場合はデータビットＡとＢの負論理和、“１
０”エラティック検出データラッチ処理の場合はデータ
ビットＡとＢの反転データとの論理積、“１１”エラテ
ィック検出データラッチ処理の場合はデータビットＡと
Ｂの論理積とされる。In FIG. 21, A and B are 2-bit write data corresponding to one sense latch circuit SL, and A is an upper bit latched by a data latch circuit on the non-selected memory mat side, for example, data latch circuit DLL. The data bit B is a lower data bit latched by the data latch circuit on the selected memory mat side, for example, the data latch circuit DLR. According to FIG. 21, in the case of the "01" write data latch process, the logical OR of the data bits A and B is inverted, and in the case of the "00" write data latch process, the logical OR of the data bits A and B, " In the case of 10 ″ write data latch processing, the inverted data of data bit A and B
In the case of the “00” eratic detection data latch process, the negative OR of the data bits A and B, “1”
In the case of "0" eratic detection data latch processing, the logical product of the data bits A and B is inverted, and in the case of "11" eratic detection data latch processing, the logical product of data bits A and B is obtained.

【００８２】尚、図２１に示される“１１”書き込みデ
ータラッチ処理は、後述するリトライ書込みコマンドに
応答する処理に際して、書込み先メモリマットが切り換
えられた場合に“００”書き込みデータラッチ処理に代
えて実行される処理であり、データビットＡの反転デー
タとＢの反転データとの論理和を演算するものである。The "11" write data latch process shown in FIG. 21 is replaced with the "00" write data latch process when the write destination memory mat is switched in a process in response to a retry write command described later. This is a process to be executed, which calculates a logical sum of the inverted data of the data bit A and the inverted data of the data bit B.

【００８３】図２１の演算論理を採用した場合、データ
ビットＡ，Ｂの論理値に対する演算結果の論理値は図２
２に示される通りである。前述のように、センスラッチ
データの論理値“０”（ローレベル）が書込み電界印加
（書込み選択）を意味する。When the operation logic of FIG. 21 is employed, the logical value of the operation result with respect to the logical values of data bits A and B is as shown in FIG.
As shown in FIG. As described above, the logical value “0” (low level) of the sense latch data means that the write electric field is applied (write selection).

【００８４】図２３には前記“０１”書き込み処理ＴＳ
１の更に詳細なフローチャートが例示されている。これ
に従えば、“０１”書き込み処理ＴＳ１は、前記データ
ラッチ処理Ｓ１０、“０１”書込みバイアス印加処理Ｓ
１１、書込みベリファイ処理Ｓ１２、オール判定処理Ｓ
１３によって構成される。データラッチ処理Ｓ１０は対
応する２個のデータラッチ回路ＤＬＬ，ＤＬＲに２ビッ
トの書込みデータ“０１”がラッチされている場合には
センスラッチ回路ＳＬに書込みイネーブルビットをラッ
チさせ、それ以外の書き込みデータの場合には書込みデ
ィスエーブルレベルをセンスラッチ回路ＳＬにラッチさ
せる。“０１”書込みバイアス印加処理Ｓ１１は、セン
スラッチ回路ＳＬに書き込みイネーブルレベルがラッチ
されているとき、書込み選択メモリマットにおいて当該
イネーブルレベルの入出力ノード側のビット線とコント
ロールゲートとの間に高電界を印加する処理とされる。
処理Ｓ１２では書き込みベリファイ電圧ＶＷＶ３による
ベリファイ動作を行い、処理Ｓ１３ではオール判定結果
が誤りである否かを判定し、誤りが有る場合には処理Ｓ
１１に戻される。オール判定結果が正常であれば“０
１”書き込み処理が終了される。前記処理ＴＳ２，ＴＳ
３は、データラッチ処理のための演算手法、書込みバイ
アス電圧、書込みベリファイ電圧が夫々固有とされ、概
略的な処理手順は処理ＴＳ１のフローチャートと同じで
あるから、それら処理の詳細なフローチャートは図示を
省略してある。FIG. 23 shows the "01" write processing TS
One more detailed flowchart is illustrated. According to this, the "01" write process TS1 includes the data latch process S10 and the "01" write bias application process S1.
11, write verification processing S12, all determination processing S
13. The data latch process S10 causes the sense latch circuit SL to latch the write enable bit when the corresponding two data latch circuits DLL and DLR latch the 2-bit write data "01", and the other write data In this case, the write disable level is latched by the sense latch circuit SL. When the write enable level is latched in the sense latch circuit SL, the “01” write bias application process S11 is performed between the control gate and the bit line on the input / output node side of the enable level in the write selected memory mat. Is applied.
In a process S12, a verify operation is performed by the write verify voltage VWV3. In a process S13, it is determined whether or not an all determination result is an error.
Returned to 11. If the all judgment result is normal, "0"
The 1 "write process is completed. The above processes TS2 and TS
In No. 3, a calculation method for data latch processing, a write bias voltage, and a write verify voltage are each unique, and the general processing procedure is the same as the flow chart of the processing TS1. Omitted.

【００８５】図２４には、前記“１０”エラティック検
出処理の詳細なフローチャートが例示されている。これ
に従えば、“１０”エラティック検出処理は、データラ
ッチ処理Ｓ２０、エラティックベリファイ処理Ｓ２１、
及びオール判定処理Ｓ２２によって構成される。データ
ラッチ処理Ｓ２０は図２１及び図２２に示される演算内
容に従ったラッチ処理を行なう。エラティックベリファ
イ処理Ｓ２１は、“１０”書き込み処理されたメモリセ
ルトランジスタに対して閾値電圧がＶＷＥ１を超えてい
るかのベリファイを行い、処理Ｓ２２ではオール判定結
果が誤りである否かを判定し、誤りが有る場合には前記
ステップＳ６に処理が移行され、オール判定結果が正常
であれば“１０”エラティック検出処理は終了される。
尚、前記エラティック／ディスターブ検出処理ＴＳ４の
その他の処理は、図２４に対してデータッチ処理のため
の演算手法、ベリファイ電圧が夫々固有とされ、概略的
な処理手順は“１０”エラティック検出処理と同じであ
るから、それら処理の詳細なフローチャートは図示を省
略してある。FIG. 24 exemplifies a detailed flowchart of the “10” elastic detection processing. According to this, the "10" eratic detection process includes a data latch process S20, an eratic verify process S21,
And all determination processing S22. The data latch process S20 performs a latch process according to the operation contents shown in FIGS. Elastic verify processing S21 verifies whether the threshold voltage exceeds VWE1 for the memory cell transistor subjected to the "10" write processing, and in processing S22, determines whether or not the all determination result is erroneous. If there is, the process proceeds to step S6, and if the all determination result is normal, the “10” elasticity detection process ends.
In the other processes of the eratic / disturb detection process TS4, the calculation method for the data latch process and the verify voltage are unique to FIG. 24, and the general processing procedure is “10” eratic detection process. Therefore, detailed flowcharts of those processes are omitted in the drawing.

【００８６】《データラッチ処理》前記ステップＳ１
０、Ｓ２０に代表されるデータラッチ処理の演算処理手
法の一例は図２５乃至図３０に示される。それら図面で
は、動作選択メモリマットは図の右側のメモリマット
（ＭＭＲ）とされる。また、各図において、ステップ
(Ｓｔｅｐ）毎に示された信号若しくはノードに対応し
て表されている数字は、小数点付き数字が電圧を意味
し、小数点無し数字が論理値（ハイレベルは“１”、ロ
ーレベルは“０”）を意味する。また、データラッチ回
路ＤＤＬ，ＤＤＲに対応して表された括弧付き数字は、
括弧外が左側の入出力ノードの論理値、括弧内数字が右
側入出力ノードの論理値を意味する。<< Data Latch Processing >> Step S1
An example of an arithmetic processing method of data latch processing represented by 0 and S20 is shown in FIGS. In these drawings, the operation selection memory mat is a memory mat (MMR) on the right side of the drawing. In each figure,
In the numbers shown corresponding to the signals or nodes shown for each (Step), numbers with decimal points indicate voltages, and numbers without decimal points are logical values (high level is “1”, low level is “0”). ”). The numbers in parentheses corresponding to the data latch circuits DDL and DDR are as follows:
The value outside the parentheses indicates the logical value of the left input / output node, and the number in the parenthesis indicates the logical value of the right input / output node.

【００８７】例えば、多センス方式による“０１”書込
みデータラッチ処理Ｓ１０の詳細を図２５に基づいて詳
細に説明する。For example, details of the "01" write data latch processing S10 by the multi-sense method will be described in detail with reference to FIG.

【００８８】データラッチ回路ＤＬＬ，ＤＬＲにはデー
タが既にラッチされているものとする。ラッチされてい
るデータが“０１”、“００”、“１０”、“１１”の
４通りの場合について図示されている。ステップ２（Ｓ
ｔｅｐ２）において、先ず、非選択メモリマット側のビ
ット線Ｇ−ＢＬＬがトランジスタＭ２４Ｌを介して０．
５Ｖにプリチャージされ（ａ）、また、データラッチ回
路ＤＬＲのラッチデータに従ってＭ２６Ｒ，Ｍ２７Ｒを
用いビット線Ｇ−ＢＬＲが０．０Ｖ又は１．０Ｖにプリ
チャージされる（ｂ）。It is assumed that data has already been latched in data latch circuits DLL and DLR. The figure illustrates four cases where the latched data is “01”, “00”, “10”, and “11”. Step 2 (S
In step 2), first, the bit line G-BLL on the non-selected memory mat side is set to 0.
The bit line G-BLR is precharged to 5V (a), and the bit line G-BLR is precharged to 0.0V or 1.0V using M26R and M27R according to the latch data of the data latch circuit DLR (b).

【００８９】ステップ３（Ｓｔｅｐ３）では、前記
（ａ），（ｂ）の結果に従って、センスラッチ回路ＳＬ
を活性化してセンスラッチ動作させる。これによってセ
ンスラッチ回路ＳＬの左右の入出力ノードＳＬ（Ｌ），
ＳＬ（Ｒ）は図の（ｃ），（ｄ）の状態にされる。At step 3, the sense latch circuit SL is set in accordance with the results of (a) and (b).
To activate the sense latch operation. As a result, the left and right input / output nodes SL (L),
SL (R) is set in the state of (c) and (d) in the figure.

【００９０】ステップ４（Ｓｔｅｐ４）では、ビット線
Ｇ−ＢＬＬの電圧は（ｃ）の結果に従って（ｅ）の電圧
を採り、また、他方のビット線Ｇ−ＢＬＲは論理値
“０”にクリアされる。In step 4, the voltage of the bit line G-BLL takes the voltage of (e) according to the result of (c), and the other bit line G-BLR is cleared to the logical value “0”. You.

【００９１】ステップ５（Ｓｔｅｐ５）では、データラ
ッチ回路ＤＬＬの論理値“１”のラッチデータによって
トランジスタＭ２６Ｌをオン動作させ、トランジスタＭ
２７Ｌ，Ｍ２６Ｌを介して、論理値“１”をラッチする
データラッチ回路ＤＬＬに対応されるビット線Ｇ−ＢＬ
Ｌをローレベルに強制する（ｇ）。また、センスラッチ
回路ＳＬの双方の入出力ノードＳＬ（Ｌ），ＳＬ（Ｒ）
を論理値“０”にクリアする。In step 5 (step 5), the transistor M26L is turned on by the latch data of the logic value "1" of the data latch circuit DLL, and the transistor M26L is turned on.
Bit line G-BL corresponding to data latch circuit DLL that latches logical value "1"
Force L to low level (g). Also, both input / output nodes SL (L) and SL (R) of the sense latch circuit SL
Is cleared to the logical value “0”.

【００９２】ステップ６(Ｓｔｅｐ６)では選択メモリマ
ット側のビット線Ｇ−ＢＬＲを０．５Ｖにプリチャージ
する（ｉ）。そしてステップ７(Ｓｔｅｐ７)でセンスラ
ッチ回路ＳＬをセンス動作させると、センスラッチ回路
ＳＬの選択メモリマット側の入出力ノードＳＬ（Ｒ）若
しくはＳＬＲは、データラッチ回路ＤＬＬ，ＤＬＲに
“０１”がラッチされている場合にだけ、論理値“０”
をラッチする（ｊ）。前記書込みデータラッチ処理の動
作タイミングの一例は図３８に示されている。In step 6 (step 6), the bit line G-BLR on the selected memory mat side is precharged to 0.5 V (i). When the sense latch circuit SL performs a sensing operation in step 7 (Step 7), the input / output node SL (R) or SLR on the selected memory mat side of the sense latch circuit SL latches “01” in the data latch circuits DLL and DLR. Logical value "0" only when
Is latched (j). An example of the operation timing of the write data latch process is shown in FIG.

【００９３】センスラッチ回路ＳＬにおいて動作選択メ
モリマット側の入出力ノードのラッチデータが論理値
“０”である場合に、当該入出力ノードに接続されるビ
ット線のレベルが０Ｖにされ、当該ビット線にドレイン
が接続されたメモリセルトランジスタのドレインとコン
トロールゲートとの間に書き込み高電界が作用され、メ
モリセルトランジスタに対する書込み動作が行なわれ
る。In the sense latch circuit SL, when the latch data at the input / output node on the operation selection memory mat side has the logical value "0", the level of the bit line connected to the input / output node is set to 0 V, and A write high electric field is applied between the drain and the control gate of the memory cell transistor whose drain is connected to the line, and a write operation is performed on the memory cell transistor.

【００９４】書込み動作における前記書込みバイアス印
加処理Ｓ１１の動作の詳細として、書込みバイアス開始
時を示す図３１と、書込みバイアス終了時を示す図３２
がある。即ち、書込み非選択メモリマットのビット線に
は書込み阻止電圧が導入されている。書込み選択メモリ
マット側のビット線は、センスラッチ回路ＳＬのラッチ
データに応じて、０Ｖ又は６Ｖにされ、ワード線に１７
Ｖの様な高電圧が印加されて、メモリセルトランジスタ
に対する書込みが行なわれる。書込み終了後、ビット線
Ｇ−ＢＬＬ，Ｇ−ＢＬＲはディスチャージされる。書込
み動作タイミングの一例は図３９に示される。Details of the operation of the write bias application processing S11 in the write operation are shown in FIG. 31 showing the start of the write bias and FIG. 32 showing the end of the write bias.
There is. That is, a write inhibit voltage is introduced to the bit line of the write non-selected memory mat. The bit line on the write selected memory mat side is set to 0 V or 6 V in accordance with the latch data of the sense latch circuit SL, and the word line is connected to 17 V.
When a high voltage such as V is applied, writing to the memory cell transistor is performed. After the writing is completed, the bit lines G-BLL and G-BLR are discharged. An example of the write operation timing is shown in FIG.

【００９５】前記書込みバイアス印加後は、前記書込み
ベリファイ処理Ｓ１２が行なわれ、例えば、図３３に例
示されるように、書込み非選択メモリマット側のビット
線例えばＧ−ＢＬＬは、参照電圧０．５Ｖに、書込み選
択メモリマット側のビット線例えばＧ−ＢＬＲは１．０
Ｖにプリチャージされる。その後、図３４に例示される
ように、ベリファイ電圧を用いたワード線選択動作が行
なわれる。ワード線選択動作により、閾値電圧がベリフ
ァイ電圧よりも低いメモリセルはオン動作され、高いメ
モリセルはオフ状態にされる。これによるビット線の電
位差の変化による状態変化をセンスラッチ回路ＳＬが検
出し(図３５）、最後に確定データをラッチする(図３
６）。書込みベリファイの動作タイミングの一例は図４
０に示される。After the application of the write bias, the write verify process S12 is performed. For example, as shown in FIG. 33, the bit line, for example, G-BLL on the write non-selected memory mat side is supplied with a reference voltage of 0.5 V The bit line, for example, G-BLR on the write selection memory mat side is 1.0
V is precharged. Thereafter, as illustrated in FIG. 34, a word line selecting operation using a verify voltage is performed. By the word line selection operation, a memory cell whose threshold voltage is lower than the verify voltage is turned on, and a memory cell whose threshold voltage is higher than the verify voltage is turned off. The sense latch circuit SL detects a state change due to a change in the potential difference of the bit line due to this (FIG. 35), and finally latches the determined data (FIG. 3).
6). An example of the write verify operation timing is shown in FIG.
0 is shown.

【００９６】センスラッチ回路ＳＬが確定データをラッ
チした後、前記オール判定処理Ｓ１３が行なわれる。オ
ール判定処理では、書込み動作非選択メモリマット側ビ
ット線のＭＯＳトランジスタ例えばトランジスタＭ２３
Ｌがオン動作するか否かを検出する。一つでも書き込み
不良のメモリセルトランジスタが有れば、当該トランジ
スタが接続するビット線と反対側のビット線はハイレベ
ルになり、トランジスタＭ２３Ｌがオン状態にされ、電
流が流れる（図３７参照）。電流が流れる間は、書込み
不良であり、前述のように再度メモリセルトランジスタ
にバイアス印加が行なわれる。オール判定の動作タイミ
ングの一例は図４１に示される。After the sense latch circuit SL has latched the determined data, the all determination processing S13 is performed. In the all determination process, the MOS transistor of the bit line on the side of the write operation non-selected memory mat, for example, the transistor M23
It is detected whether or not L is turned on. If at least one memory cell transistor with a write failure exists, the bit line on the opposite side to the bit line connected to the transistor goes high, the transistor M23L is turned on, and current flows (see FIG. 37). While the current flows, it is a write failure, and the bias is again applied to the memory cell transistor as described above. An example of the operation timing of the all determination is shown in FIG.

【００９７】尚、図２６には多センス方式による“０
０”書込みデータラッチ処理の詳細が示され、図２７に
は多センス方式による“１０”書込みデータラッチ処理
の詳細が示され、図２８には多センス方式による“０
０”エラティック検出データラッチ処理の詳細が示さ
れ、図２９には多センス方式による“１０”エラティッ
ク検出データラッチ処理の詳細が示され、図３０には多
センス方式による“１１”ディスターブ検出データラッ
チ処理の詳細が示される。それら処理の具体的な内容は
図２５のデータラッチ処理と細部では異なるが、プリチ
ャージ及びセンス動作を用いると言う点では共通であ
り、その内容は、各図より容易に理解可能であるから、
詳細な説明は省略する。FIG. 26 shows "0" by the multi-sense system.
Details of the "0" write data latch process are shown in FIG. 27, and details of the "10" write data latch process in the multiple sense system are shown in FIG.
FIG. 29 shows the details of the "10" eratic detection data latch processing by the multi-sense method, and FIG. 30 shows the "11" disturbance detection by the multi-sense method. The details of the data latch processing are shown in detail, although the specific contents of the processing differ from the data latch processing of Fig. 25 in detail, but are common in that the precharge and sense operations are used. Because it is easier to understand,
Detailed description is omitted.

【００９８】図４２乃至図５３には多電源方式の場合に
おけるデータラッチ処理などの詳細が示される。図４２
乃至図４７も図２５乃至図３０と同様に、動作選択メモ
リマットは図の右側のメモリマットとされ、各図におい
て、ステップ(Ｓｔｅｐ）毎に示された信号若しくはノ
ードに対応して表されている数字は、小数点付き数字が
電圧を意味し、小数点無し数字が論理値（ハイレベルは
“１”、ローレベルは“０”）を意味する。FIGS. 42 to 53 show details of data latch processing and the like in the case of the multiple power supply system. FIG.
47 to 47, the operation selection memory mat is the memory mat on the right side of the drawing, as in FIGS. 25 to 30. In the numbers, the numbers with decimal points indicate voltages, and the numbers without decimal points indicate logical values (high level is “1”, low level is “0”).

【００９９】図４２を参照しながら、例えば多電源方式
による“０１”書込みデータラッチ処理について詳述す
る。データラッチ回路ＤＬＬ，ＤＬＲにはデータが既に
ラッチされているものとする。ラッチされているデータ
が“０１”、“００”、“１０”、“１１”の４通りの
場合について図示されている。ステップ１（Ｓｔｅｐ
１）において、先ず、非選択メモリマット側のビット線
Ｇ−ＢＬＬがトランジスタＭ２４Ｌを介して１．０Ｖに
プリチャージされ（ａ）、選択メモリマット側のビット
線Ｇ−ＢＬＲがトランジスタＭ２４Ｒを介して２．０Ｖ
にプリチャージされる（ｂ）。With reference to FIG. 42, the "01" write data latch processing by, for example, a multiple power supply system will be described in detail. It is assumed that data has already been latched in the data latch circuits DLL and DLR. The figure illustrates four cases where the latched data is “01”, “00”, “10”, and “11”. Step 1
In 1), first, the bit line G-BLL on the non-selected memory mat side is precharged to 1.0 V via the transistor M24L (a), and the bit line G-BLR on the selected memory mat side is transmitted via the transistor M24R. 2.0V
(B).

【０１００】ステップ２（Ｓｔｅｐ２）では、データラ
ッチ回路ＤＬＬの論理値“１”のラッチデータによって
トランジスタＭ２６Ｌをオン動作させ、トランジスタＭ
２７Ｌ，Ｍ２６Ｌを介して、論理値“１”をラッチする
データラッチ回路ＤＬＬに対応されるビット線Ｇ−ＢＬ
Ｌをローレベルに強制する（ｃ）。同様に、データラッ
チ回路ＤＬＲの論理値“１”のラッチデータによってト
ランジスタＭ２６Ｒをオン動作させ、トランジスタＭ２
７Ｒ，Ｍ２６Ｒを介して、論理値“１”をラッチするデ
ータラッチ回路ＤＬＲに対応されるビット線Ｇ−ＢＬＲ
をローレベルに強制する（ｄ）。In step 2 (step 2), the transistor M26L is turned on by the latch data of the logical value "1" of the data latch circuit DLL, and the transistor M26L is turned on.
Bit line G-BL corresponding to data latch circuit DLL that latches logical value "1"
Force L to low level (c). Similarly, the transistor M26R is turned on by the latch data of the logic value “1” of the data latch circuit DLR, and the transistor M2 is turned on.
7R, bit line G-BLR corresponding to data latch circuit DLR that latches logical value “1” via M26R
To a low level (d).

【０１０１】ステップ３（Ｓｔｅｐｓ）では、０．０Ｖ
のビット線Ｇ−ＢＬＲを０．５Ｖにプリチャージする
（ｅ）。そしてステップ（Ｓｔｅｐ４）でセンスラッチ
回路ＳＬをセンス動作させると、センスラッチ回路ＳＬ
の選択メモリマット側の入出力ノードＳＬ（Ｒ）若しく
はＳＬＲは、データラッチ回路ＤＬＬ，ＤＬＲに“０
１”がラッチされている場合にだけ、論理値“０”をラ
ッチする（ｆ）。前記“０１”書込みデータラッチ処理
の動作タイミングの一例は図４８に示される。センスラ
ッチ回路ＳＬにおいて動作選択メモリマット側の入出力
ノードのラッチデータが論理値“０”である場合に、当
該入出力ノードに接続されるビット線のレベルが０Ｖに
され、当該ビット線にドレインが接続されたメモリセル
トランジスタのドレインとコントロールゲートとの間に
書き込み高電界が作用され、メモリセルトランジスタに
対する書込み動作が行なわれる。In step 3 (Steps), 0.0V
Bit line G-BLR is precharged to 0.5 V (e). Then, when the sense latch circuit SL performs the sensing operation in step (Step 4), the sense latch circuit SL
The input / output node SL (R) or SLR on the selected memory mat side of the data latch circuits DLL and DLR is set to “0”.
The logic value "0" is latched only when "1" is latched (f) An example of the operation timing of the "01" write data latch process is shown in Fig. 48. Operation selection in the sense latch circuit SL When the latch data of the input / output node on the memory mat side has a logical value “0”, the level of the bit line connected to the input / output node is set to 0 V, and the memory cell transistor whose drain is connected to the bit line A write high electric field is applied between the drain and the control gate to perform a write operation on the memory cell transistor.

【０１０２】尚、図４３には多電源方式による“００”
書込みデータラッチ処理の詳細が示され、図４９にはそ
の動作波形の一例が示される。図４４には多電源方式に
よる“１０”書込みデータラッチ処理の詳細が示され、
図５０にはその動作波形の一例が示される。図４５には
多電源方式による“００”エラティック検出データラッ
チ処理の詳細が示され、図５１にはその動作波形の一例
が示される。図４６には多電源方式による“１０”エラ
ティック検出データラッチ処理の詳細が示され、図５２
にはその動作波形の一例が示される。図４７には多電源
方式による“１１”ディスターブ検出データラッチ処理
の詳細が示され、図５３にはその動作波形の一例が示さ
れる。それら処理の具体的な内容は図４２のデータラッ
チ処理と細部では異なるが、プリチャージ及びセンス動
作を用いると言う点では共通であり、その内容は、各図
より容易に理解可能であるから、詳細な説明は省略す
る。FIG. 43 shows "00" by the multiple power supply system.
Details of the write data latch process are shown, and FIG. 49 shows an example of the operation waveform. FIG. 44 shows details of the "10" write data latch process by the multiple power supply system.
FIG. 50 shows an example of the operation waveform. FIG. 45 shows the details of the "00" eratic detection data latch processing by the multiple power supply system, and FIG. 51 shows an example of the operation waveform. FIG. 46 shows the details of the "10" eratic detection data latch process by the multiple power supply system.
Shows an example of the operation waveform. FIG. 47 shows the details of the "11" disturbance detection data latch process by the multiple power supply system, and FIG. 53 shows an example of the operation waveform. Although the specific contents of these processes are different in details from the data latch process of FIG. 42, they are common in that the precharge and sense operations are used, and the contents can be easily understood from each drawing. Detailed description is omitted.

【０１０３】図５４には以上説明したフラッシュメモリ
の動作態様毎の各種電圧条件がまとめて図示されてい
る。図５４において、“１１”データの読み出しワード
線電圧は２．４Ｖ、“１０”データの読み出しワード線
電圧は３．２Ｖ、“００”データの読み出しワード線電
圧は４．０Ｖである。“１０”データ書込みワード線電
圧は１５．１Ｖ、“００”データ書込みワード線電圧は
１５．８Ｖ、“０１”データ書込みワード線電圧は１
７．０Ｖである。“１０”データベリファイワード線電
圧は２．８Ｖ、“００”データベリファイワード線電圧
は３．６Ｖ、“０１”データベリファイワード線電圧は
４．５Ｖである。“１１”ワードディスターブ検出電圧
は２．１Ｖ、“１０”ワードディスターブ検出電圧は
３．１Ｖ、“００”ワードディスターブ検出電圧は３．
９Ｖである。FIG. 54 collectively shows various voltage conditions for each operation mode of the flash memory described above. In FIG. 54, the read word line voltage for “11” data is 2.4 V, the read word line voltage for “10” data is 3.2 V, and the read word line voltage for “00” data is 4.0 V. The “10” data write word line voltage is 15.1 V, the “00” data write word line voltage is 15.8 V, and the “01” data write word line voltage is 1
7.0V. The "10" data verify word line voltage is 2.8V, the "00" data verify word line voltage is 3.6V, and the "01" data verify word line voltage is 4.5V. The "11" word disturbance detection voltage is 2.1V, the "10" word disturbance detection voltage is 3.1V, and the "00" word disturbance detection voltage is 3.1V.
9V.

【０１０４】《リトライ機能＆リカバリ機能》上述のフ
ラッシュメモリ１は、図１６のフローチャートからも明
らかなように、書き込み異常が生じても、その時の書込
みデータはデータラッチ回路ＤＬＬ，ＤＬＲに保存され
ている。フラッシュメモリ１は、書込み動作の異常終了
の後、リトライ書込みコマンドの供給を受け付けたと
き、当該コマンドに伴って供給されるアドレスに、既に
データラッチ回路ＤＬＬ，ＤＬＲが保持している書込み
データの書込み動作を行なうことができる。即ち、図５
５に例示されるように、フラッシュメモリ１は、リトラ
イ書込みコマンド（１０Ｈ）を入力すると（Ｓ３０）、
次にセクタアドレスを入力し（Ｓ３１，Ｓ３２）、入力
したセクタアドレス（ワード線アドレス）に、既にデー
タラッチＤＬＬ，ＤＬＲにラッチされている書込みデー
タを書き込む動作をフラッシュメモリ内部で行なう（Ｓ
３３）。<< Retry Function & Recovery Function >> In the flash memory 1 described above, even if a write error occurs, the write data at that time is stored in the data latch circuits DLL and DLR, as is clear from the flowchart of FIG. I have. When the flash memory 1 receives the supply of the retry write command after the abnormal end of the write operation, the flash memory 1 writes the write data already held by the data latch circuits DLL and DLR to the address supplied with the command. Actions can be taken. That is, FIG.
5, the flash memory 1 receives a retry write command (10H) (S30).
Next, a sector address is input (S31, S32), and an operation of writing the write data already latched in the data latches DLL and DLR to the input sector address (word line address) is performed inside the flash memory (S31).
33).

【０１０５】特にフラッシュメモリ１はリトライ書込み
に際して、新たなセクタアドレスを入力するが、入力し
たセクタアドレスが、先の書込みセクタアドレスとは異
なるメモリマットであっても、リトライ書込みによって
書き込まれたデータに論理的な誤りを生じないようにな
っている。換言すれば、リトライ書込み先のメモリマッ
トが切り換えられることを制限していない。そのための
構成を説明する。In particular, a new sector address is input to the flash memory 1 at the time of retry writing. Even if the input sector address is a memory mat different from the previous write sector address, the flash memory 1 can store data written by retry writing. No logical errors are made. In other words, the switching of the memory mat at the retry writing destination is not restricted. The configuration for that will be described.

【０１０６】図６８には先ずリトライ書込みにおいてメ
モリマットの切替が行なわれるかを検出するための回路
構成が示される。同図においてラッチ回路１７０は、Ｘ
アドレスの最上位ビットが入力されるラッチであり、Ｘ
アドレスロード信号ＬＤ＿ＸＡに同期してＩ／Ｏ７から
Ｘアドレス信号の最上位ビットを取込む。４０で示され
る回路はリトライ書込み動作時にメモリマットの切替が
指示されたか否かを検出する検出回路である。この検出
回路４０は比較回路４１とラッチ回路４２を有する。ラ
ッチ回路４２は、リトライ書込みモードにおいて活性化
される信号Ｍ＿ＰＲによってリトライ書込みモードが指
示されていないときは前記ラッチ回路１７０と同様に、
Ｘアドレスロード信号ＬＤ＿ＸＡに同期してラッチ回路
１７０の出力をラッチし、信号Ｍ＿ＰＲによってリトラ
イ書込みモードが指示されているときはＸアドレスロー
ド信号ＬＤ＿ＸＡに同期したラッチ動作が抑止される。
比較回路４１はラッチ回路１７０の出力ＡＸ＿Ｕ＿ＰＲ
とラッチ回路４２の出力ＡＸ＿Ｕ＿Ｅとを比較し、比較
結果が一致であれば信号Ｒ＿ＣＯＭを“Ｌ”に、不一致
であればＲ＿ＣＯＭを“Ｈ”にする。よって、リトライ
書込みモードで指定されたメモリマットがその直前に指
定されているメモリマットと相違する場合、信号Ｒ＿Ｃ
ＯＭは“Ｈ”にされる。尚、ＲＡ，ＲＢはラッチ回路１
７０，４２のリセット信号である。FIG. 68 shows a circuit configuration for detecting whether the memory mat is switched in retry writing. Referring to FIG.
A latch to which the most significant bit of the address is input;
The most significant bit of the X address signal is taken from I / O 7 in synchronization with address load signal LD_XA. The circuit indicated by reference numeral 40 is a detection circuit for detecting whether or not an instruction to switch the memory mat is made during the retry writing operation. The detection circuit 40 has a comparison circuit 41 and a latch circuit 42. When the retry write mode is not instructed by the signal M_PR activated in the retry write mode, the latch circuit 42, like the latch circuit 170,
The output of the latch circuit 170 is latched in synchronization with the X address load signal LD_XA. When the retry write mode is instructed by the signal M_PR, the latch operation synchronized with the X address load signal LD_XA is suppressed.
The comparison circuit 41 outputs the output AX_U_PR of the latch circuit 170.
Is compared with the output AX_U_E of the latch circuit 42. If the comparison results in a match, the signal R_COM is set to “L”; otherwise, the signal R_COM is set to “H”. Therefore, when the memory mat specified in the retry write mode is different from the memory mat specified immediately before, the signal R_C
OM is set to “H”. RA and RB are latch circuits 1
70 and 42 are reset signals.

【０１０７】図６９に例示されるように、（Ａ）の書込
みモードにおいてはラッチ回路１７０の出力ＡＸ＿Ｕ＿
ＰＲとラッチ回路４２の出力ＡＸ＿Ｕ＿Ｅは常に一致
し、比較結果信号Ｒ＿ＣＯＭは一致を意味する“Ｌ”に
される。リトライ書込みモードにおいては、Ｍ＿ＰＲに
よってラッチ回路４２のラッチ動作が抑止されたとき、
Ｘアドレスのメモリマット選択信号ＸＡが変化される
と、図６９の（Ｂ）の実線で示されるように、信号ＡＸ
＿Ｕ＿ＰＲが変化され、比較結果信号Ｒ＿ＣＯＭが不一
致を意味するＲ＿ＣＯＭを“Ｈ”にされる。図６９の
（Ｂ）の破線で示されるように、信号ＡＸ＿Ｕ＿ＰＲが
変化されなければ、比較結果信号Ｒ＿ＣＯＭは一致を意
味する “Ｌ”を維持する。As illustrated in FIG. 69, in the write mode (A), the output AX_U_
PR and the output AX_U_E of the latch circuit 42 always match, and the comparison result signal R_COM is set to “L” meaning the match. In the retry write mode, when the latch operation of the latch circuit 42 is suppressed by M_PR,
When the memory mat select signal XA at the X address is changed, as shown by the solid line in FIG.
_U_PR is changed, and the comparison result signal R_COM is set to “H”, meaning that R_COM indicates a mismatch. As shown by the dashed line in FIG. 69 (B), if the signal AX_U_PR is not changed, the comparison result signal R_COM maintains “L” indicating a match.

【０１０８】前記信号Ｒ＿ＣＯＭは前記モード制御回路
１８に供給される。制御回路１８は、Ｒ＿ＣＯＭの
“Ｌ”によってメモリマットの切替が行なわれていない
ことを認識すると、図５５のステップＳ３３の書込み動
作として、図１６のフローチャートに従って、センスラ
ッチ回路、データラッチ回路及びプリチャージ回路等の
動作を制御する。一方、制御回路１８は、Ｒ＿ＣＯＭの
“Ｈ”によってメモリマットの切替が行なわれていなる
ことを認識すると、図５５のステップＳ３３の書込み動
作では、図７０のフローチャートに従って、センスラッ
チ回路、データラッチ回路及びプリチャージ回路等の動
作を制御する。The signal R_COM is supplied to the mode control circuit 18. When the control circuit 18 recognizes that the switching of the memory mat is not performed by “L” of R_COM, the control circuit 18 performs the write operation of step S33 of FIG. 55 according to the flowchart of FIG. The operation of the charge circuit and the like is controlled. On the other hand, when the control circuit 18 recognizes that the switching of the memory mat has been performed by “H” of R_COM, in the write operation of step S33 of FIG. 55, according to the flowchart of FIG. 70, the sense latch circuit, the data latch circuit And the operation of the precharge circuit and the like.

【０１０９】図７０にはリトライ書込みモード時の書込
み動作手順を例示するフローチャートである。図７１に
は図７０のフローチャートとの対比を考慮して図１６の
内容を書き換えたフローチャートが示される。図１６と
図７１は表現形式が相違するだけであって、その処理手
順は実質的に変わりない。図１６と図７１との対応は符
号ＴＳ１〜ＴＳ４によって示される。FIG. 70 is a flowchart illustrating a write operation procedure in the retry write mode. FIG. 71 shows a flowchart in which the contents of FIG. 16 are rewritten in consideration of the comparison with the flowchart of FIG. FIG. 16 and FIG. 71 differ only in the expression format, and the processing procedure does not substantially change. The correspondence between FIG. 16 and FIG. 71 is indicated by reference numerals TS1 to TS4.

【０１１０】図７０に示される処理ＲＴＳ１〜ＲＴＳ４
は図７０の処理ＴＳ１〜ＴＳ４に対応される処理である
が、図７０の“００”書込みデータラッチ処理ＴＳ２０
に代えて“１１”書込みデータラッチ処理ＲＴＳ２０を
行ない、図７０の“１１”ディスターブデータラッチ処
理ＴＳ４０に代えて“００”エラティックデータラッチ
処理ＲＴＳ４０を行ない、図７０の“００”エラティッ
クデータラッチ処理ＴＳ４１に代えて“１１”ディスタ
ーブデータラッチ処理ＲＴＳ４１を行なう。その他の処
理内容は図１６の手順と同じである。Processing RTS1 to RTS4 shown in FIG. 70
70 is a process corresponding to the processes TS1 to TS4 in FIG. 70, but the "00" write data latch process TS20 in FIG.
70, an “11” write data latch process RTS20 is performed, and instead of the “11” disturb data latch process TS40 of FIG. 70, a “00” elastic data latch process RTS40 is performed. An "11" disturb data latch process RTS41 is performed instead of the process TS41. The other processing contents are the same as the procedure in FIG.

【０１１１】前記“００”エラティックデータラッチ処
理ＲＴＳ４０の具体例は図２８の処理と同じである。前
記“１１”ディスターブデータラッチ処理ＲＴＳ４１の
具体例は図３０の処理と同じである。A specific example of the "00" elastic data latch processing RTS 40 is the same as the processing in FIG. A specific example of the "11" disturb data latch process RTS41 is the same as the process of FIG.

【０１１２】図７２には前記“１１”書込みデータラッ
チ処理ＲＴＳ２０の具体例が示されている。図７２の表
現形式は図２５と全く同じである。図７２の処理に従え
ば、データラッチ回路ＤＬＬ，ＤＬＲにはデータが既に
ラッチされているものとする。ラッチされているデータ
が“０１”、“００”、“１０”、“１１”の４通りの
場合について図示されている。ステップ６２（Ｓｔｅｐ
６２）において、先ず、選択メモリマット側のビット線
Ｇ−ＢＬＲがトランジスタＭ２４Ｒを介して０．５Ｖに
プリチャージされ（ａ）、また、データラッチ回路ＤＬ
Ｌのラッチデータに従ってＭ２６Ｌ，Ｍ２７Ｌを用いビ
ット線Ｇ−ＢＬＲが０．０Ｖ又は１．０Ｖにプリチャー
ジされる（ｂ）。FIG. 72 shows a specific example of the "11" write data latch processing RTS20. The expression format of FIG. 72 is exactly the same as that of FIG. According to the processing in FIG. 72, it is assumed that data has already been latched in the data latch circuits DLL and DLR. The figure illustrates four cases where the latched data is “01”, “00”, “10”, and “11”. Step 62 (Step
62) First, the bit line G-BLR on the selected memory mat side is precharged to 0.5 V via the transistor M24R (a), and the data latch circuit DL
According to the L latch data, the bit line G-BLR is precharged to 0.0 V or 1.0 V using M26L and M27L (b).

【０１１３】ステップ６３（Ｓｔｅｐ６３）では、前記
（ａ），（ｂ）の結果に従って、センスラッチ回路ＳＬ
を活性化してセンスラッチ動作させる。これによってセ
ンスラッチ回路ＳＬの左右の入出力ノードＳＬ（Ｌ），
ＳＬ（Ｒ）は図の（ｃ），（ｄ）の状態にされる。At step 63 (step 63), the sense latch circuit SL is set in accordance with the results of (a) and (b).
To activate the sense latch operation. As a result, the left and right input / output nodes SL (L),
SL (R) is set in the state of (c) and (d) in the figure.

【０１１４】ステップ６４（Ｓｔｅｐ６４）ではビット
線Ｇ−ＢＬＬ、Ｇ−ＢＬＲを０．０Ｖにディスチャージ
する。In step 64, the bit lines G-BLL and G-BLR are discharged to 0.0V.

【０１１５】ステップ６５（Ｓｔｅｐ６５）では非選択
メモリマット側ビット線Ｇ−ＢＬＬをトランジスタＭ２
４Ｌを介して０．５Ｖにチャージし、選択メモリマット
側ビット線Ｇ−ＢＬＲをセンスラッチ回路ＳＬ（Ｒ）の
論理値“１”に応答して１．０Ｖにする（ｇ）。In step 65 (Step 65), the bit line G-BLL on the non-selected memory mat side is set to the transistor M2.
The bit line G-BLR is charged to 0.5 V via 4L, and the selected memory mat side bit line G-BLR is set to 1.0 V in response to the logical value "1" of the sense latch circuit SL (R) (g).

【０１１６】ステップ６６（Ｓｔｅｐ６６）では、デー
タラッチ回路ＤＬＲの論理値“１”のラッチデータによ
ってトランジスタＭ２６Ｒをオン動作させ、トランジス
タＭ２７Ｒ，Ｍ２６Ｒを介して、論理値“１”をラッチ
するデータラッチ回路ＤＬＬに対応されるビット線Ｇ−
ＢＬＬを１．０Ｖに強制する（ｈ）。In step 66 (Step 66), the transistor M26R is turned on by the latch data of the logical value "1" of the data latch circuit DLR, and the data latch circuit latches the logical value "1" through the transistors M27R and M26R. The bit line G- corresponding to the DLL
Force BLL to 1.0 V (h).

【０１１７】ステップ６７(Ｓｔｅｐ６７)では、選択メ
モリマット側のビット線Ｇ−ＢＬＲによってセンスラッ
チ回路ＳＬをセンスラッチ動作させて、書込み制御情報
を得ることができる。At step 67, the write control information can be obtained by causing the sense latch circuit SL to perform the sense latch operation by the bit line G-BLR on the selected memory mat side.

【０１１８】上述の用にして行われる書込み制御情報の
演算処理は、図２１に示される通りの内容になってい
る。The arithmetic processing of the write control information performed as described above has the contents as shown in FIG.

【０１１９】図７３には外部データ即ち書き込みデータ
毎の“００”書込みデータラッチ処理によるラッチ処理
結果の一例が模式的に示される。図７３において、選択
マット側データラッチ回路のラッチデータは書込み下位
データの論理値反転データとされている。これを考慮す
れば、（ａ）に示される選択マット側センスラッチ回路
のラッチデータの論理値は図２１の“００”書込みデー
タのデータラッチ処理の演算論理であるＡ＋Ｂに一致し
ていることは明らかである。一方、リトライ書込み処理
において書込みメモリマットが切替えられたときは、
（ｂ）に示されるように、“００”書込みデータラッチ
処理に代えて“１１”書込みデータラッチ処理が行なわ
れる。このとき、選択メモリマット側データラッチ回路
のラッチデータは、外部からの書込み下位データの論理
値反転データ（図２１に従えばＢの論理値反転データ）
とみなされてデータラッチ処理が行なわれる。これを考
慮するとき、（ｂ）に示される選択マット側センスラッ
チ回路のラッチデータの論理値は図２１の“１１”書込
みデータのデータラッチ処理の演算論理によって得られ
る値に一致していることは明らかである。FIG. 73 schematically shows an example of the latch processing result by the "00" write data latch processing for each external data, that is, write data. In FIG. 73, the latch data of the selected mat side data latch circuit is logically inverted data of the write lower data. Considering this, the logical value of the latch data of the sense latch circuit on the selected mat side shown in (a) coincides with A + B which is the operation logic of the data latch process of the "00" write data in FIG. it is obvious. On the other hand, when the write memory mat is switched in the retry write process,
As shown in (b), "11" write data latch processing is performed instead of "00" write data latch processing. At this time, the latch data of the data latch circuit on the selected memory mat side is logically inverted data of externally written lower-order data (logically inverted data of B according to FIG. 21).
And the data latch process is performed. Considering this, the logical value of the latch data of the sense latch circuit on the selected mat side shown in (b) must match the value obtained by the arithmetic logic of the data latch processing of the "11" write data in FIG. Is clear.

【０１２０】これに対して図７４のように、リトライ書
込み処理において選択メモリマットが異なっても書込み
データのデータラッチ処理が同じであるならば、同図の
（ａ）と（ｂ）を比較すれば明らかなように、外部から
の書込みデータが“００”と“１１”の場合にセンスラ
ッチ回路に得られる書込み制御情報は真正な情報に対し
て誤っている。On the other hand, as shown in FIG. 74, if the data latch processing of the write data is the same even if the selected memory mat is different in the retry write processing, (a) and (b) in FIG. 74 should be compared. As is apparent, the write control information obtained by the sense latch circuit when the external write data is "00" and "11" is incorrect for the genuine information.

【０１２１】以上により、図７０の処理を実行すれば、
リトライ書込みに際して入力したセクタアドレスが、先
の書込みセクタアドレスとは異なるメモリマットであっ
ても、リトライ書込みによって書き込まれたデータに論
理的な誤りを生じないことが理解されるであろう。As described above, if the processing in FIG. 70 is executed,
It will be understood that no logical error occurs in the data written by the retry writing even if the input sector address at the time of the retry writing is a memory mat different from the previous write sector address.

【０１２２】前記リトライ書込みの他に、上記フラッシ
ュメモリ１は、書き込み動作の異常終了後の再書き込み
として、別のフラッシュメモリに再書き込みする処理の
容易化を考慮してある。すなわち、フラッシュメモリ１
は、図５６に例示されるように、書込み動作の異常終了
の後、リカバリ読み出しコマンド（０１Ｈ）の供給を受
け付けたとき（Ｓ４０）、データラッチ回路ＤＬＬ，Ｄ
ＬＲが保持している書込みデータを、前記出力バッファ
１５、マルチプレクサ７を介して入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７に出力することができる（Ｓ４１）。In addition to the retry writing, the flash memory 1 is designed to facilitate rewriting to another flash memory as rewriting after abnormal end of the writing operation. That is, the flash memory 1
As shown in FIG. 56, when the supply of the recovery read command (01H) is received after the abnormal end of the write operation (S40), the data latch circuits DLL and D
The write data held by the LR is transferred to the input / output terminals I / O0 through the output buffer 15 and the multiplexer 7.
The data can be output to the I / O 7 (S41).

【０１２３】図５７には前記リトライ及びリカバリ機能
を有するフラッシュメモリにおける内部動作の遷移状態
が示される。電源投入によってディープスタンバイ状態
（Ｄｅｅｐ ｓｔａｎｄｂｙ）とされ、リセット信号の
ネゲートによってスタンバイ状態（Ｓｔａｎｄｂｙ）に
される。スタンバイ状態からチップ選択状態にされると
出力不可能状態（Ｏｕｔｐｕｔ ｄｉｓａｂｌｅ）とさ
れ、コマンド入力に応じた動作が可能にされる。コマン
ド入力に応じた動作は、読み出し（Ｒｅａｄｓｅｔｕ
ｐ）、セクタ消去（Ｓｅｃｔｏｒ Ｅｒａｓｅ ｓｅｔ
ｕｐ）、書込み（Ｐｒｏｇｒａｍ ｓｅｔｕｐ）などに
大別される。消去又は書込みでエラーを生じたとき、リ
カバリー読み出しコマンド（Ｒｅｃｏｖｅｒｙ Ｒｅａ
ｄ ｓｅｔｕｐ）、リトライ書込みコマンド（Ｒｅｔｒ
ｙ Ｐｒｏｇｒａｍ ｓｅｔｕｐ）を受け付け可能にさ
れる。FIG. 57 shows a transition state of the internal operation in the flash memory having the retry and recovery functions. When the power is turned on, a deep standby state (Deep standby) is set, and when the reset signal is negated, the standby state (Standby) is set. When the chip is changed from the standby state to the chip selection state, the output is disabled (Output disable), and the operation according to the command input is enabled. The operation according to the command input is performed by reading (Readsetu
p), sector erase (Sector Erase set)
up), writing (Program setup), and the like. When an error occurs during erasing or writing, a recovery read command (Recovery Read) is issued.
d setup), retry write command (Retr
y Program setup).

【０１２４】図５８には前記フラッシュメモリ１を用い
たメモリカードの一例が示される。同図に示されるメモ
リカード２００は、ローカルメモリ２０１、メモリコン
トローラ２０２、バッファメモリ２０３及び外部インタ
フェース回路２０４がカード基板に実装されて構成され
る。ローカルメモリ２００には前記フラッシュメモリ１
が多数実装されている。メモリコントローラ２０２は、
フラッシュメモリ１及びバッファメモリ２０３のアクセ
ス制御信号を生成する制御信号コントローラ２１０、フ
ラッシュメモリ１及びバッファメモリ２０３に対するチ
ップ選択制御を行なうアドレスコントローラ２１１、及
びフラッシュメモリ１及びバッファメモリ２０３に対す
るデータ、コマンド及びアドレスインタフェース制御を
行なうデータＩ／Ｏコントローラ２１２を有する。外部
インタフェース回路２０４は例えばＰＣカードインタフ
ェースに準拠する構成を有する。FIG. 58 shows an example of a memory card using the flash memory 1. The memory card 200 shown in the figure is configured by mounting a local memory 201, a memory controller 202, a buffer memory 203, and an external interface circuit 204 on a card board. The local memory 200 includes the flash memory 1
Has been implemented. The memory controller 202
A control signal controller 210 for generating access control signals for the flash memory 1 and the buffer memory 203; an address controller 211 for performing chip selection control on the flash memory 1 and the buffer memory 203; and data, commands and addresses for the flash memory 1 and the buffer memory 203 It has a data I / O controller 212 for performing interface control. The external interface circuit 204 has a configuration conforming to, for example, a PC card interface.

【０１２５】図５９には前記フラッシュメモリ１を用い
たデータ処理システムの一例が示される。図５８との相
違点は、ＣＰＵ若しくはマイクロプロセッサ２３０が接
続されるコントロールバスＣＢＵＳ、アドレスバスＡＢ
ＵＳ及びデータバスＤＢＵＳに、ＲＯＭ２３１やＲＡＭ
２３２と同じように、一つの周辺回路として前記メモリ
コントローラ２０２が配置されていることである。FIG. 59 shows an example of a data processing system using the flash memory 1. 58 is different from the control bus CBUS and the address bus AB to which the CPU or the microprocessor 230 is connected.
ROM 231 and RAM in US and data bus DBUS
Like the H.232, the memory controller 202 is arranged as one peripheral circuit.

【０１２６】フラッシュメモリ１が前記リトライ機能を
有することにより、当該フラッシュメモリ１をアクセス
制御するメモリコントローラ２１０若しくはマイクロプ
ロセッサ２３０は、書き込み動作の異常終了を生じたフ
ラッシュメモリに対して書き込みアドレス若しくはセク
タアドレスを変更して再書き込みを容易に行なうことが
できる。更に、前述の通り、リトライ書込みが異なるメ
モリマットに行われても、書き込まれたデータに論理の
不整合を生じない。したがって、リトライ書込みのアド
レス制限は全く無く、フラッシュメモリ１の使い勝手は
良好である。Since the flash memory 1 has the retry function, the memory controller 210 or the microprocessor 230 for controlling access to the flash memory 1 can write a write address or a sector address to the flash memory in which the write operation has abnormally ended. And rewriting can be easily performed. Further, as described above, even if the retry writing is performed on a different memory mat, the written data does not cause a logic mismatch. Therefore, there is no address limitation for retry writing, and the usability of the flash memory 1 is good.

【０１２７】また、このリカバリ機能により、複数のフ
ラッシュメモリによって構成されるメモリカードのメモ
リコントローラ若しくはメモリカードをアクセス制御す
る制御装置は、書き込みデータを自らストアしておかな
くても、書き込み動作の異常終了を生じたフラッシュメ
モリとは別のフラッシュラッシュメモリに対して再書き
込みを容易に行なうことができる。Further, with this recovery function, the memory controller of a memory card constituted by a plurality of flash memories or a control device for controlling access to the memory card can perform an abnormal write operation without storing the write data by itself. Rewriting can easily be performed on a flash rush memory other than the flash memory in which the termination has occurred.

【０１２８】図６０には前記リトライ及びリカバリ機能
の概念図が示される。例えば、（Ａ）のように、メモリ
コントローラ２０２の制御で、バッファメモリ２０３か
らフラッシュメモリ１に書き込みデータ及びセクタアド
レスが供給され、これによってフラッシュメモリ１は、
供給されたセクタアドレスにデータを書き込む動作を行
なう。その書込み動作にエラーが発生したとき、フラッ
シュメモリ１はコントロールレジスタ１８０にエラーフ
ラグを立てる。（Ｂ）のように、エラーフラグはメモリ
コントローラ２０２を介して前記マイクロプロセッサ２
３０などに伝達される。その結果、（Ｃ）のように、メ
モリコントローラ２０２からフラッシュメモリ１にリカ
バリリードコマンドが出力されると、フラッシュメモリ
１は、（Ｄ）のようにデータラッチ回路ＤＬＬ，ＤＬＲ
にラッチされている書込みデータを出力する。また、
（Ｅ）のように、メモリコントローラ２０２がリトライ
書込みコマンドとセクタアドレスをフラッシュメモリ１
に与えると、（Ｆ）のように、フラッシュメモリ１は、
既にデータラッチ回路ＤＬＬ，ＤＬＲにラッチされてい
る書込みデータを、新たに指定されたセクタアドレスに
書き込む動作を行なう。FIG. 60 is a conceptual diagram of the retry and recovery function. For example, as shown in (A), under the control of the memory controller 202, the write data and the sector address are supplied from the buffer memory 203 to the flash memory 1, whereby the flash memory 1
An operation of writing data to the supplied sector address is performed. When an error occurs in the write operation, the flash memory 1 sets an error flag in the control register 180. As shown in (B), the error flag is sent to the microprocessor 2 via the memory controller 202.
30 and the like. As a result, when the recovery read command is output from the memory controller 202 to the flash memory 1 as shown in (C), the flash memory 1 causes the data latch circuits DLL and DLR to be written as shown in (D).
And outputs the write data latched in. Also,
As shown in (E), the memory controller 202 stores the retry write command and the sector address in the flash memory 1.
, The flash memory 1 becomes, as shown in FIG.
An operation of writing the write data already latched in the data latch circuits DLL and DLR to a newly designated sector address is performed.

【０１２９】《書き換え機能》書き換え動作は、消去コ
マンドによって消去を行なった後、書き込みコマンドに
より書き込みを行なうことによって実現できる。図３に
従えば、消去コマンドを実行してから、書込みコマンド
を実行する。フラッシュメモリ１は、そのような書き換
え処理を単一のコマンド、即ち書き換えコマンドで実現
することができる。<< Rewriting Function >> The rewriting operation can be realized by performing erasing by an erasing command and then performing writing by a writing command. According to FIG. 3, after executing the erase command, the write command is executed. The flash memory 1 can realize such rewriting processing with a single command, that is, a rewriting command.

【０１３０】図６１には書き換えコマンドにより処理の
一例が示される。すなわち、書き換え第１コマンドが供
給されると（Ｓ６０）、書き換え対象とすべきセクタア
ドレスを取り込み（Ｓ６１）、取り込んだセクタアドレ
スのデータをデータラッチ回路ＤＬＬ，ＤＬＲに読み出
し（Ｓ６２）、その後に書込みデータをデータラッチ回
路ＤＬＬ，ＤＬＲに取り込み（Ｓ６３）、書き換え第２
コマンドが供給された後（Ｓ６４）、前記書き換えセク
タアドレスで指定されたセクタの消去を行ない（Ｓ６
５）、次いで、前記データラッチ回路ＤＬＬ，ＤＬＲに
保持されているデータで指定セクタの書込み動作を行な
う（Ｓ６６）。指定セクタの書込み動作は図１６で説明
した動作と同じである。この書き換えコマンドにより、
セクタ全データの書き換えを単一のコマンドで実現でき
る。FIG. 61 shows an example of processing by a rewrite command. That is, when the first rewrite command is supplied (S60), the sector address to be rewritten is fetched (S61), the data of the fetched sector address is read out to the data latch circuits DLL and DLR (S62), and then written. The data is taken into the data latch circuits DLL and DLR (S63), and the second
After the command is supplied (S64), the sector specified by the rewrite sector address is erased (S6).
5) Then, a write operation of the designated sector is performed with the data held in the data latch circuits DLL and DLR (S66). The write operation of the designated sector is the same as the operation described with reference to FIG. With this rewrite command,
Rewriting of all data in the sector can be realized by a single command.

【０１３１】また、セクタの一部に対するデータ書き換
えを単一のコマンドで実現することも可能である。すな
わち、図６２に例示されるように、書き換え第１コマン
ドが供給されると（Ｓ７０）、書き換え対象とすべきセ
クタアドレスを取り込み（Ｓ７１）、取り込んだセクタ
アドレスのメモリセルからデータをデータラッチ回路Ｄ
ＬＬ，ＤＬＲに退避し（Ｓ７２）、その後、セクタの先
頭ＹアドレスＹＡ(０)から連続して必要なＹアドレスＹ
Ａ(ｋ)までのデータをデータラッチ回路に取り込み（Ｓ
７３）、更に、必要に応じ、ｋ＜ｍとなるＹアドレスＹ
Ａ(ｍ)を取り込み（Ｓ７４）、取り込んだＹアドレスＹ
Ａ(ｍ)から連続して必要なＹアドレスＹＡ(ｍ＋１)まで
のデータをデータラッチ回路に取り込む（Ｓ７５）。書
き換え第２コマンドが供給されると（Ｓ７６）、前記書
き換えアドレスで指定されたセクタの消去を行ない、次
いで、データラッチ回路ＤＬＬ，ＤＬＲのラッチデータ
に基づいて指定セクタの書込み動作を行なう（Ｓ７
８）。指定セクタの書込み動作は図１６で説明した動作
と同じである。It is also possible to rewrite data in a part of a sector with a single command. That is, as shown in FIG. 62, when the first rewrite command is supplied (S70), a sector address to be rewritten is fetched (S71), and data is read from the memory cell of the fetched sector address. D
LL and DLR (S72), and thereafter, the necessary Y address Y continuously from the head Y address YA (0) of the sector.
Data up to A (k) is taken into the data latch circuit (S
73) Further, if necessary, a Y address Y satisfying k <m
A (m) is fetched (S74), and the fetched Y address Y
The data from A (m) to the necessary Y address YA (m + 1) is taken into the data latch circuit (S75). When the rewrite second command is supplied (S76), the sector specified by the rewrite address is erased, and then the write operation of the specified sector is performed based on the latch data of the data latch circuits DLL and DLR (S7).
8). The write operation of the designated sector is the same as the operation described with reference to FIG.

【０１３２】また、セクタの一部に対するデータ書き換
え処理は図６３のように実現することも可能である。す
なわち、書き換え第１コマンドが供給されると（Ｓ８
０）、書き換え対象とすべきセクタアドレスを取り込み
（Ｓ８１）、取り込んだセクタアドレスのメモリセルか
らデータをデータラッチ回路ＤＬＬ，ＤＬＲに退避する
（Ｓ８２）。その後、セクタの先頭ＹアドレスＹＡ(ｍ)
を取り込み（Ｓ８３）、先頭ＹアドレスＹＡ(ｍ)から連
続して必要なＹアドレスＹＡ(ｍ＋ｋ)までのデータをデ
ータラッチ回路に取り込む（Ｓ８４）。更に、必要に応
じ、ｍ＋ｋ＜ｎとなるＹアドレスＹＡ(ｎ)を取り込み
（Ｓ８５）、取り込んだＹアドレスＹＡ(ｎ)から連続し
て必要なＹアドレスＹＡ(ｎ＋１)までのデータをデータ
ラッチ回路に取り込む（Ｓ８６）。前記ステップＳ８５
及びＳ８６の処理は必要に応じた回数繰り返すことがで
きる。そして、書き換え第２コマンドが供給されると
（Ｓ８７）、前記書き換えアドレスで指定されたセクタ
の消去を行ない（Ｓ８８）、次いで、データラッチ回路
ＤＬＬ，ＤＬＲのラッチデータに基づいて指定セクタの
書込み動作を行なう（Ｓ８９）。指定セクタの書込み動
作は図１６で説明した動作と同じである。The data rewriting process for a part of the sector can be realized as shown in FIG. That is, when the rewrite first command is supplied (S8)
0), a sector address to be rewritten is fetched (S81), and data is saved from the memory cell of the fetched sector address to the data latch circuits DLL and DLR (S82). Then, the head Y address YA (m) of the sector
(S83), and the data from the head Y address YA (m) to the necessary Y address YA (m + k) is taken into the data latch circuit (S84). Further, if necessary, a Y address YA (n) satisfying m + k <n is fetched (S85), and data from the fetched Y address YA (n) to the necessary Y address YA (n + 1) are continuously latched. (S86). Step S85
And the processing of S86 can be repeated as many times as necessary. When the rewrite second command is supplied (S87), the sector specified by the rewrite address is erased (S88), and then the write operation of the specified sector is performed based on the latch data of the data latch circuits DLL and DLR. Is performed (S89). The write operation of the designated sector is the same as the operation described with reference to FIG.

【０１３３】《部分消去機能》フラッシュメモリ１をフ
ァイルメモリ等に利用する場合、セクタには管理領域を
割り当て、残りの部分をユーザ領域として開放すること
ができる。管理領域には例えば書き換え回数やセクタの
良／不良の情報などが格納され、ユーザによるセクタ単
位での消去において、自動的に管理領域を消去対象外に
するコマンドをサポートすることが、フラッシュメモリ
１、更にはファイルメモリの使い勝手を良好にする。こ
の観点に立って、フラッシュメモリ１は、前記部分消去
コマンドをサポートする。すなわち、部分消去機能を示
す図６４において、部分消去第１コマンドが供給される
と（Ｓ９０）、セクタアドレスを取り込み（Ｓ９１）、
次いで部分消去第２コマンドが供給されると（Ｓ９
２）、セクタアドレスで指定されるセクタ中の一定領域
（例えば管理領域）に対応されるデータラッチ回路ＤＬ
Ｌ，ＤＬＲには当該一定領域のデータを退避すると共
に、その他の領域に対応されるデータラッチ回路ＤＬ
Ｌ，ＤＬＲには消去状態を指示するデータをセットする
（Ｓ９３）。結果的に、指定セクタの管理領域に応ずる
データラッチ回路ＤＬＬ，ＤＬＲには読み出したデータ
が退避され、当該セクタの他の領域に応ずるデータラッ
チ回路ＤＬＬ，ＤＬＲには消去状態に応ずる“１１”デ
ータがセットされる。そして、前記セクタアドレスで指
定されたセクタに対する消去を行なってから、前記デー
タラッチ回路ＤＬＬ，ＤＬＲに設定されたデータに従っ
て書込み動作を行なう（Ｓ９４）。指定セクタの書込み
動作は図１６で説明した動作と同じである。<< Partial Erase Function >> When the flash memory 1 is used as a file memory or the like, a management area can be allocated to a sector and the remaining part can be opened as a user area. The management area stores, for example, information on the number of rewrites and information on good / bad sectors and the like. In the flash memory 1, it is possible to support a command for automatically excluding the management area from being erased when the user performs erasing in sector units. Further, the usability of the file memory is improved. From this viewpoint, the flash memory 1 supports the partial erase command. That is, in FIG. 64 showing the partial erase function, when the first partial erase command is supplied (S90), the sector address is fetched (S91).
Next, when the partial erase second command is supplied (S9)
2) a data latch circuit DL corresponding to a certain area (for example, a management area) in the sector specified by the sector address
L and DLR save the data in the certain area and the data latch circuits DL corresponding to the other areas.
Data indicating an erase state is set in L and DLR (S93). As a result, the read data is saved in the data latch circuits DLL and DLR corresponding to the management area of the designated sector, and "11" data corresponding to the erased state is stored in the data latch circuits DLL and DLR corresponding to other areas of the sector. Is set. After erasing the sector specified by the sector address, a write operation is performed according to the data set in the data latch circuits DLL and DLR (S94). The write operation of the designated sector is the same as the operation described with reference to FIG.

【０１３４】図６５及び図６６には前記ステップＳ９３
の“指定セクタデータ読み出し”動作の詳細な一例を全
体として示すものであり、図６６の処理は図６５の処理
に続く。図６５及び図６６において、“１”は対応ノー
ドの電位が高い場合を意味し、“０”は対応ノードの電
位が低い場合を意味する。また、図６５及び図６６は右
側メモリマットが動作選択メモリマットとされる場合を
想定している。図６７には指定セクタデータ読み出しに
用いるワード線選択レベルＶＲＷ１，ＶＲＷ２，ＶＲＷ
３と閾値電圧分布との関係を示す。FIG. 65 and FIG.
66 shows a detailed example of the "specified sector data read" operation as a whole, and the processing in FIG. 66 is continued from the processing in FIG. 65 and 66, “1” means a case where the potential of the corresponding node is high, and “0” means a case where the potential of the corresponding node is low. FIGS. 65 and 66 assume the case where the right memory mat is the operation selection memory mat. FIG. 67 shows word line selection levels VRW1, VRW2, and VRW used for reading the specified sector data.
3 shows the relationship between No. 3 and the threshold voltage distribution.

【０１３５】図６５のステップ１(Ｓｔｅｐ１)では、ワ
ード線レベルをＶＲＷ１とし、指定セクタのメモリセル
のデータを読み出して、センスラッチ回路ＳＬにラッチ
させる。ステップ２(Ｓｔｅｐ２)では、センスララッチ
回路ＳＬの右側ノードのデータをデータラッチ回路ＤＬ
Ｒに内部転送する。ステップ３(Ｓｔｅｐ３)では、ワー
ド線レベルをＶＲＷ２とし、指定セクタのメモリセルの
データを読み出して、センスラッチ回路ＳＬにラッチさ
せる。そして、ステップ３.５(Ｓｔｅｐ３.５)におい
て、Ｙアドレスデコーダで選択された管理領域以外のセ
ンスラッチ回路ＳＬの右側入出力ノードにデータ“０”
をセットする。そして、ステップ４(Ｓｔｅｐ４)におい
て、センスラッチ回路ＳＬの左側ノードのデータをデー
タラッチ回路ＤＬＬに内部転送する。これにより、デー
タラッチ回路ＤＬＬには所要一部の読み出しデータだけ
が退避されることになる。At step 1 (Step 1) in FIG. 65, the word line level is set to VRW1, and the data of the memory cell in the specified sector is read and latched by the sense latch circuit SL. In Step 2, the data at the right node of the sense latch circuit SL is transferred to the data latch circuit DL.
Internal transfer to R. In step 3 (Step 3), the word line level is set to VRW2, and the data of the memory cell in the designated sector is read and latched by the sense latch circuit SL. Then, in step 3.5 (Step 3.5), data “0” is applied to the right input / output node of the sense latch circuit SL other than the management area selected by the Y address decoder.
Is set. Then, in step 4 (Step 4), the data at the left node of the sense latch circuit SL is internally transferred to the data latch circuit DLL. As a result, only a required part of the read data is saved in the data latch circuit DLL.

【０１３６】ステップ５(Ｓｔｅｐ５)では、ワード線レ
ベルをＶＲＷ３とし、指定セクタのメモリセルのデータ
を読み出して、センスラッチ回路ＳＬにラッチさせる。
そして、ステップ５.５(Ｓｔｅｐ５.５)において、Ｙア
ドレスデコーダで選択された管理領域以外のセンスラッ
チ回路ＳＬの右側入出力ノードにデータ“１”をセット
する。そして、ステップ６(Ｓｔｅｐ６)において、デー
タラッチＤＬＲのラッチデータをトランジスタＭ２８Ｒ
を通してビット線Ｇ−ＢＬＲに内部転送する。そして、
ステップ７（Ｓｔｅｐ７）において、その右側入出力ノ
ードＳＬＲに“１”データが設定されているセンスラッ
チ回路ＳＬに対応する右側ビット線Ｇ−ＢＬＲをローレ
ベルに制御し、ステップ８（Ｓｔｅｐ８）で、センスラ
ッチ回路ＳＬからデータラッチ回路ＤＬＲにデータを転
送する。これにより、管理領域のデータラッチ回路ＤＬ
Ｌ，ＤＬＲには、指定セクタの読み出しデータの４値の
情報が格納され、指定セクタの他の領域（メモリ領域）
に応ずるデータラッチ回路ＤＬＬ，ＤＬＲには消去状態
を指示すデータが格納される。In step 5 (Step 5), the word line level is set to VRW3, and the data of the memory cell in the designated sector is read out and latched by the sense latch circuit SL.
Then, in step 5.5 (Step 5.5), data “1” is set to the right input / output node of the sense latch circuit SL other than the management area selected by the Y address decoder. Then, in step 6 (Step 6), the latch data of the data latch DLR is transferred to the transistor M28R.
Through to the bit line G-BLR. And
In Step 7 (Step 7), the right bit line G-BLR corresponding to the sense latch circuit SL in which “1” data is set to the right input / output node SLR is controlled to low level, and in Step 8 (Step 8) Data is transferred from the sense latch circuit SL to the data latch circuit DLR. Thereby, the data latch circuit DL in the management area
L and DLR store quaternary information of read data of a specified sector, and are stored in other areas (memory areas) of the specified sector.
Data indicating the erased state is stored in the data latch circuits DLL and DLR corresponding to.

【０１３７】以上説明したフラッシュメモリ、メモリカ
ード、データ処理システムによれば、以下の作用効果を
得ることができる。According to the flash memory, the memory card, and the data processing system described above, the following effects can be obtained.

【０１３８】〔１〕外部から与えられる書込みデータを
データラッチ回路ＤＬＬ，ＤＬＲにラッチし、ラッチし
た書込みデータが多値のどの閾値に対応するかは複数段
階の書込み動作毎に判定してその判定結果である書込み
情報をセンスラッチ回路ＳＬにラッチさせ、センスラッ
チＳＬにラッチされた書込み情報に従って、多値の閾値
電圧をメモリセルに設定するための書込み動作を段階的
に行なう。よって、書き込み動作が終了しても、データ
ラッチ回路ＤＬＬ，ＤＬＲには、当初外部から供給され
た書込みデータが残っている。したがって、前記ワード
ディスターブ検出若しくはエラティック検出の結果によ
り、メモリセルＭＣに対する多値情報の書込み動作を再
度行なう場合にも書込みデータを再度外部から受け取る
ことを要しない。[1] The write data supplied from the outside is latched in the data latch circuits DLL and DLR, and which of the multi-valued thresholds the latched write data corresponds to is determined for each of a plurality of stages of write operations, and the determination is made. The resulting write information is latched in the sense latch circuit SL, and a write operation for setting a multi-valued threshold voltage to the memory cell is performed stepwise according to the write information latched in the sense latch SL. Therefore, even after the write operation is completed, the write data initially supplied from the outside remains in the data latch circuits DLL and DLR. Therefore, even when the operation of writing the multi-valued information to the memory cell MC is performed again based on the result of the word disturbance detection or the eratic detection, it is not necessary to receive the write data from the outside again.

【０１３９】〔２〕書き込み異常が生じても、その時の
書込みデータはフラッシュメモリ内部のデータラッチ回
路ＤＬＬ，ＤＬＲに保存されているから、書込み動作の
異常終了の後、リトライ書込みコマンドの供給を受け付
けたとき、当該コマンドに伴って供給されるアドレス
に、既にデータラッチ回路が保持している書込みデータ
を書込み制御させることができる。フラッシュメモリが
そのようなリトライ機能を有することにより、当該フラ
ッシュメモリをアクセス制御するメモリコントローラ
は、書き込み動作の異常終了を生じた半導体装置に対し
て書き込みアドレス若しくはセクタアドレスを変更して
再書き込みを容易に行なうことができる。しかも、リト
ライ書込みを異なったメモリマットに行なっても書込み
データに不整合を生じない。書込みリトライに対する書
込みアドレスの制限がなく、システム上、フラッシュメ
モリの使い勝手が向上する。[2] Even if a write error occurs, since the write data at that time is stored in the data latch circuits DLL and DLR in the flash memory, the supply of a retry write command is accepted after the write operation ends abnormally. Then, the write data already held by the data latch circuit can be controlled to be written to the address supplied with the command. Since the flash memory has such a retry function, the memory controller that controls access to the flash memory can easily rewrite the semiconductor device in which the write operation has abnormally ended by changing the write address or the sector address. Can be performed. Moreover, even if retry writing is performed on a different memory mat, no inconsistency occurs in the write data. There is no restriction on the write address for the write retry, and the usability of the flash memory is improved on the system.

【０１４０】〔３〕フラッシュメモリは、書込み動作の
異常終了の後、リカバリ読み出しコマンドの供給を受け
付けたとき、データラッチ回路ＤＬＬ，ＤＬＲが保持し
ている書込みデータを外部に出力する。このリカバリ機
能により、複数の半導体装置によって構成されるメモリ
カードのメモリコントローラ若しくはメモリカードをア
クセス制御する制御装置は、書き込み動作の異常終了を
生じたフラッシュメモリとは別のフラッシュメモリに対
して同一データを容易に再書き込みすることができる。[3] When the supply of the recovery read command is accepted after the abnormal end of the write operation, the flash memory outputs the write data held by the data latch circuits DLL and DLR to the outside. With this recovery function, a memory controller of a memory card constituted by a plurality of semiconductor devices or a control device for controlling access to the memory card can store the same data in a flash memory different from the flash memory in which the write operation has abnormally ended. Can be easily rewritten.

【０１４１】〔４〕書き換え第１コマンドが供給される
と書き換えアドレスを取り込むと共に、書込みデータを
データラッチ回路に取り込み、書き換え第２コマンドが
供給された後、前記書き換えアドレスで指定された領域
の消去を行ない、次いで、データラッチ回路に保持され
ているデータに基づいて書込み動作を制御する。これに
よりセクタ全データ書き換えを単一のコマンドで実現で
きる。[4] When the first rewrite command is supplied, the rewrite address is fetched, and the write data is fetched into the data latch circuit. After the second rewrite command is supplied, the area specified by the rewrite address is erased. Then, the write operation is controlled based on the data held in the data latch circuit. Thereby, rewriting of all data in the sector can be realized by a single command.

【０１４２】〔５〕部分消去コマンドをサポートするこ
とにより、セクタの管理領域などを自動的に消去対象か
ら外すことができる。[5] By supporting the partial erase command, the management area of the sector and the like can be automatically excluded from the erasure target.

【０１４３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。The invention made by the present inventor has been specifically described based on the embodiments. However, it is needless to say that the present invention is not limited thereto, and various changes can be made without departing from the gist of the invention. No.

【０１４４】例えば、１個のメモリセルが保有する情報
は４値に限定されず、それ以上であってもよい。例えば
８値とする場合、ビット線に接続されるデータラッチ回
路の数を更に増やせばよい。また、データラッチ処理の
演算手法は上記の説明に限定されず、適宜変更可能であ
る。また、メモリマットの数、書込み電圧条件、消去電
圧条件、ベリファイ電圧条件なども適宜変更可能であ
る。また、消去状態と書き込み状態は上述の説明とは逆
に定義することも可能である。また、本発明に係る半導
体装置はフラッシュメモリのようなメモリチップに限定
されず、フラッシュメモリ内蔵マイクロコンピュータな
どのデータ処理用若しくは論理動作用の半導体装置にも
広く適用することができる。また、本発明はＥＥＰＲＯ
Ｍにも適用可能である。For example, the information held by one memory cell is not limited to four values, but may be more than four values. For example, in the case of eight values, the number of data latch circuits connected to the bit lines may be further increased. Further, the calculation method of the data latch process is not limited to the above description, and can be changed as appropriate. Also, the number of memory mats, write voltage conditions, erase voltage conditions, verify voltage conditions, and the like can be appropriately changed. Further, the erase state and the write state can be defined in reverse to the above description. The semiconductor device according to the present invention is not limited to a memory chip such as a flash memory, but can be widely applied to a data processing or logic operation semiconductor device such as a microcomputer with a built-in flash memory. Further, the present invention relates to EEPRO
M is also applicable.

【０１４５】[0145]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【０１４６】すなわち、個々のメモリセルに多値の情報
を書き込むため外部からデータラッチ回路に供給された
書込みデータが書込み動作によっても失われることはな
い。したがって、書き込み動作が終了しても、データラ
ッチ回路には、当初外部から供給された書込みデータが
残っているから、ワードディスターブ検出若しくはエラ
ティック検出の結果により、メモリセルに対する多値情
報の書込み動作を再度行なう場合にも書込みデータを再
度外部から受け取ることを要しない。In other words, the write data supplied from the outside to the data latch circuit for writing the multi-valued information into each memory cell is not lost by the write operation. Therefore, even if the write operation is completed, the write data supplied from the outside initially remains in the data latch circuit, and the write operation of the multi-value information to the memory cell is performed based on the result of the word disturbance detection or the eratic detection. Does not need to receive write data from outside again.

【０１４７】リトライ書込みに対しては書込み先メモリ
マットが異なっていても、その状態を検出して書込みデ
ータに不整合を生じないようデータ書き込みの制御手順
を自ら変更することができる。これによって、リトライ
書込みに対する書込みアドレスの制限を撤廃でき、シス
テム上、使い勝手の良好な半導体装置を提供することが
できる。For retry writing, even if the destination memory mat is different, the state can be detected and the data writing control procedure can be changed by itself to prevent inconsistency in the write data. As a result, the restriction on the write address for retry writing can be eliminated, and a semiconductor device that is easy to use in terms of system can be provided.

【０１４８】また、メモリセルに対する多値情報の書込
み動作を再度行なう場合に書込みデータを再度外部から
受け取ることを要しない。Further, when the operation of writing the multi-valued information to the memory cell is performed again, it is not necessary to receive the write data from outside again.

【０１４９】書込み動作の異常終了時に、内部で保持さ
れている当該異常終了に係る書込みデータを別のメモリ
アドレスを指定して再書込み可能である。At the time of abnormal termination of the write operation, it is possible to rewrite the internally stored write data relating to the abnormal termination by designating another memory address.

【０１５０】書込み動作の異常終了時に当該異常終了に
係る書込みデータを外部に出力可能である。At the time of abnormal end of the write operation, write data relating to the abnormal end can be output to the outside.

【図面の簡単な説明】[Brief description of the drawings]

【図１】一つのメモリセルに２ビットの情報を書き込む
ことができ、かつその情報を読み出すことができる本発
明の一例に係るフラッシュメモリ１の全体的なブロック
図である。FIG. 1 is an overall block diagram of a flash memory 1 according to an example of the present invention, in which 2-bit information can be written into one memory cell and the information can be read.

【図２】メモリセルトランジスタの一例を示すデバイス
説明図である。FIG. 2 is a device explanatory view showing an example of a memory cell transistor.

【図３】フラッシュメモリのコマンドの一例を示す説明
図である。FIG. 3 is an explanatory diagram showing an example of a command of a flash memory.

【図４】ステータスレジスタの各ビット内容と入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７との対応の一例を示す説明図であ
る。FIG. 4 is an explanatory diagram showing an example of correspondence between each bit content of a status register and input / output terminals I / O0 to I / O7.

【図５】メモリアレイに含まれるデータラッチ回路、ビ
ット線及びセンスラッチ回路の接続関係の一例を示す説
明図である。FIG. 5 is an explanatory diagram showing an example of a connection relationship among a data latch circuit, a bit line, and a sense latch circuit included in a memory array.

【図６】データラッチ回路と入出力端子Ｉ／Ｏ４，Ｉ／
Ｏ０との対応関係の一例を示す説明図である。FIG. 6 shows a data latch circuit and input / output terminals I / O4, I /
It is explanatory drawing which shows an example of the correspondence relationship with O0.

【図７】４値のデータと閾値電圧との関係を閾値電圧分
布図で示す説明図である。FIG. 7 is an explanatory diagram showing a relationship between quaternary data and a threshold voltage in a threshold voltage distribution diagram.

【図８】セクタ一括消去と書込みの電圧条件の一例を示
す説明図である。FIG. 8 is an explanatory diagram showing an example of voltage conditions for sector erase and write.

【図９】４値書込み処理における種々の書き込み態様を
例示的に示す説明図である。FIG. 9 is an explanatory diagram exemplarily showing various writing modes in a four-level writing process.

【図１０】フラッシュメモリにおけるセンスラッチ回路
及びデータラッチ回路を中心とする構成の一例を示す回
路図である。FIG. 10 is a circuit diagram showing an example of a configuration mainly including a sense latch circuit and a data latch circuit in a flash memory.

【図１１】ＡＮＤ型メモリマットの一例回路図である。FIG. 11 is an example circuit diagram of an AND type memory mat.

【図１２】ＮＯＲ型メモリマットの一例回路図である。FIG. 12 is an example circuit diagram of a NOR type memory mat.

【図１３】ＤｉＮＯＲ型メモリマットの一例回路図であ
る。FIG. 13 is an example circuit diagram of a DiNOR type memory mat.

【図１４】ＮＡＮＤ型メモリマットの一例回路図であ
る。FIG. 14 is an example circuit diagram of a NAND type memory mat.

【図１５】ＨｉＣＲ型メモリマットの一例回路図であ
る。FIG. 15 is an example circuit diagram of a HiCR type memory mat.

【図１６】第１コマンド（１ＦＨ）及び第２コマンド
（４０Ｈ）によって指定される書き込み動作の一例フロ
ーチャートである。FIG. 16 is a flowchart illustrating an example of a write operation specified by a first command (1FH) and a second command (40H).

【図１７】“０１”書き込み処理ＴＳ１の概略説明図で
ある。FIG. 17 is a schematic explanatory diagram of a “01” write process TS1.

【図１８】“００”書き込み処理ＴＳ２の概略説明図で
ある。FIG. 18 is a schematic explanatory diagram of a “00” write process TS2.

【図１９】“１０”書き込み処理ＴＳ３の概略説明図で
ある。FIG. 19 is a schematic explanatory diagram of a “10” write process TS3.

【図２０】エラティック／ディスターブ検出処理ＴＳ４
の概略説明図である。FIG. 20: Elastic / disturb detection processing TS4
FIG.

【図２１】データラッチ処理の演算内容の一例を論理的
に示した説明図である。FIG. 21 is an explanatory diagram logically showing an example of the operation content of the data latch process.

【図２２】図２１の演算論理を採用した場合データビッ
トＡ，Ｂの論理値に対する演算結果の論理値を示す説明
図である。FIG. 22 is an explanatory diagram showing a logical value of an operation result with respect to a logical value of data bits A and B when the operation logic of FIG. 21 is employed;

【図２３】“０１”書き込み処理ＴＳ１の更に詳細な一
例を示すフローチャートである。FIG. 23 is a flowchart illustrating a more detailed example of a “01” write process TS1.

【図２４】“１０”エラティック検出処理の詳細ない値
例を示すフローチャートである。FIG. 24 is a flowchart illustrating an example of a value without details of the “10” eratic detection process.

【図２５】多センス方式による“０１”書込みデータラ
ッチ処理の一例を示す説明図である。FIG. 25 is an explanatory diagram showing an example of a “01” write data latch process by the multi-sense method.

【図２６】多センス方式による“００”書込みデータラ
ッチ処理の一例を示す説明図である。FIG. 26 is an explanatory diagram showing an example of a “00” write data latch process by the multi-sense method.

【図２７】多センス方式による“１０”書込みデータラ
ッチ処理の一例を示す説明図である。FIG. 27 is an explanatory diagram showing an example of a “10” write data latch process by the multi-sense method.

【図２８】多センス方式による“００”エラティック検
出データラッチ処理の一例を示す説明図である。FIG. 28 is an explanatory diagram showing an example of a “00” eratic detection data latch process by the multi-sense system.

【図２９】多センス方式による“１０”エラティック検
出データラッチ処理の一例を示す説明図である。FIG. 29 is an explanatory diagram showing an example of a “10” eratic detection data latch process by the multi-sense method.

【図３０】多センス方式による“１１”ディスターブ検
出データラッチ処理の一例を示す説明図である。FIG. 30 is an explanatory diagram showing an example of “11” disturbance detection data latch processing by the multi-sense method.

【図３１】書込み動作における書込みバイアス印加処理
Ｓ１１の最初の動作の詳細を示す説明図である。FIG. 31 is an explanatory diagram showing details of an initial operation of a write bias application process S11 in a write operation;

【図３２】書込み動作における書込みバイアス印加処理
Ｓ１１の最後の動作の詳細を示す説明図である。FIG. 32 is an explanatory diagram showing details of the last operation of the write bias application process S11 in the write operation.

【図３３】ＶＷＶ３ベリファイ処理におけるビット線プ
リチャージ動作の詳細を示す説明図である。FIG. 33 is an explanatory diagram showing details of a bit line precharge operation in VWV3 verify processing.

【図３４】ＶＷＶ３ベリファイ処理におけるメモリディ
スチャージ動作の詳細を示す説明図である。FIG. 34 is an explanatory diagram showing details of a memory discharge operation in VWV3 verify processing.

【図３５】ＶＷＶ３ベリファイ処理におけるセンスラッ
チのためのプリチャージ動作の詳細を示す説明図であ
る。FIG. 35 is an explanatory diagram showing details of a precharge operation for a sense latch in VWV3 verify processing.

【図３６】ＶＷＶ３ベリファイ処理におけるセンスラッ
チ動作の詳細を示す説明図である。FIG. 36 is an explanatory diagram showing details of a sense latch operation in VWV3 verify processing.

【図３７】ＶＷＶ３ベリファイ処理におけるオール判定
動作の詳細を示す説明図である。FIG. 37 is an explanatory diagram showing details of an all determination operation in VWV3 verify processing.

【図３８】前記書込みデータラッチ処理の動作タイミン
グの一例を示すタイミング図である。FIG. 38 is a timing chart showing an example of the operation timing of the write data latch process.

【図３９】書込み動作タイミングの一例を示すタイミン
グ図である。FIG. 39 is a timing chart showing an example of a write operation timing.

【図４０】書込みベリファイの動作タイミングの一例を
示すタイミング図である。FIG. 40 is a timing chart showing an example of the write verify operation timing.

【図４１】オール判定動作タイミングの一例を示すタイ
ミング図である。FIG. 41 is a timing chart showing an example of an all determination operation timing.

【図４２】多電源方式による“０１”書込みデータラッ
チ処理の説明図である。FIG. 42 is an explanatory diagram of a “01” write data latch process by a multiple power supply system.

【図４３】多電源方式による“００”書込みデータラッ
チ処理の説明図である。FIG. 43 is an explanatory diagram of a “00” write data latch process by a multiple power supply system.

【図４４】多電源方式による“１０”書込みデータラッ
チ処理の説明図である。FIG. 44 is an explanatory diagram of a “10” write data latch process using a multiple power supply system.

【図４５】多電源方式による“００”エラティック検出
データラッチ処理の説明図である。FIG. 45 is an explanatory diagram of a “00” eratic detection data latch process by a multiple power supply system.

【図４６】多電源方式による“１０”エラティック検出
データラッチ処理の説明図である。FIG. 46 is an explanatory diagram of “10” elastic detection data latch processing by a multiple power supply system.

【図４７】多電源方式による“１１”ディスターブ検出
データラッチ処理の説明図である。FIG. 47 is an explanatory diagram of a “11” disturbance detection data latch process using a multiple power supply system.

【図４８】多電源方式による“０１”書込みデータラッ
チ処理の動作波形図である。FIG. 48 is an operation waveform diagram of a “01” write data latch process by a multiple power supply system.

【図４９】多電源方式による“００”書込みデータラッ
チ処理の動作波形図である。FIG. 49 is an operation waveform diagram of a “00” write data latch process by a multiple power supply system.

【図５０】多電源方式による“１０”書込みデータラッ
チ処理の動作波形図である。FIG. 50 is an operation waveform diagram of a “10” write data latch process using a multiple power supply system.

【図５１】多電源方式による“００”エラティック検出
データラッチ処理の動作波形図である。FIG. 51 is an operation waveform diagram of a “00” eratic detection data latch process by a multiple power supply system.

【図５２】多電源方式による“１０”エラティック検出
データラッチ処理の動作波形図である。FIG. 52 is an operation waveform diagram of a "10" elastic detection data latch process by a multiple power supply system.

【図５３】多電源方式による“１１”ディスターブ検出
データラッチ処理の動作波形図である。FIG. 53 is an operation waveform diagram of an “11” disturbance detection data latch process using a multiple power supply system.

【図５４】フラッシュメモリの動作態様毎の各種電圧条
件を纏めて示した動作説明図である。FIG. 54 is an operation explanatory diagram collectively showing various voltage conditions for each operation mode of the flash memory;

【図５５】リトライ書込み機能の一例を示すフローチャ
ートである。FIG. 55 is a flowchart showing an example of a retry writing function.

【図５６】リカバリ機能の一例を示すフローチャートで
ある。FIG. 56 is a flowchart illustrating an example of a recovery function.

【図５７】リトライ及びリカバリ機能を有するフラッシ
ュメモリにおける内部動作の状態遷移図である。FIG. 57 is a state transition diagram of an internal operation in a flash memory having a retry and recovery function.

【図５８】フラッシュメモリを用いたメモリカードの一
例を示しブロック図である。FIG. 58 is a block diagram showing an example of a memory card using a flash memory.

【図５９】フラッシュメモリを用いたデータ処理システ
ムの一例を示すブロック図である。FIG. 59 is a block diagram illustrating an example of a data processing system using a flash memory.

【図６０】リトライ及びリカバリ機能の概念説明図であ
る。FIG. 60 is a conceptual explanatory diagram of a retry and recovery function.

【図６１】書き換えコマンドによる処理の一例を示すフ
ローチャートである。FIG. 61 is a flowchart illustrating an example of processing by a rewrite command.

【図６２】セクタの一部に対するデータ書き換えを実現
するための書き換えコマンドによる処理の一例を示すフ
ローチャートである。FIG. 62 is a flowchart illustrating an example of processing by a rewrite command for implementing data rewrite for a part of a sector;

【図６３】セクタの一部に対するデータ書き換えを実現
するための書き換えコマンドによる処理の他の例を示す
フローチャートである。FIG. 63 is a flowchart showing another example of processing by a rewrite command for realizing data rewrite for a part of a sector.

【図６４】部分消去機能の一例を示すフローチャートで
ある。FIG. 64 is a flowchart illustrating an example of a partial erase function.

【図６５】図６４の指定セクタデータ読み出し動作の前
半の詳細を示す説明図である。FIG. 65 is an explanatory diagram showing details of the first half of the designated sector data read operation of FIG. 64;

【図６６】図６４の指定セクタデータ読み出し動作の後
半の詳細を示す説明図である。FIG. 66 is an explanatory diagram showing details of the latter half of the designated sector data read operation of FIG. 64;

【図６７】指定セクタデータ読み出しに用いるワード線
選択レベルと閾値電圧分布との関係を示す説明図であ
る。FIG. 67 is an explanatory diagram showing a relationship between a word line selection level used for reading designated sector data and a threshold voltage distribution.

【図６８】リトライ書込みにおいてメモリマットの切替
えの有無を検出する検出回路の一例を示すブロック図で
ある。FIG. 68 is a block diagram showing an example of a detection circuit for detecting the presence / absence of switching of a memory mat in retry writing.

【図６９】図６８の検出回路による検出動作の一例を示
すタイミングチャーチである。69 is a timing chart illustrating an example of a detection operation by the detection circuit in FIG. 68.

【図７０】リトライ書込みモード時の書込み動作手順を
例示するフローチャートである。FIG. 70 is a flowchart illustrating a write operation procedure in a retry write mode.

【図７１】図７０のフローチャートとの対比を考慮して
図１６の内容を書き換えたフローチャートである。71 is a flowchart in which the contents of FIG. 16 are rewritten in consideration of comparison with the flowchart of FIG. 70.

【図７２】多センス方式による“１１”書込みデータラ
ッチ処理の一例を示す説明図である。FIG. 72 is an explanatory diagram showing an example of “11” write data latch processing by the multi-sense method.

【図７３】書き込みデータ毎の“００”書込みデータラ
ッチ処理及びリトライ書込み時の“１１”書込みデータ
ラッチ処理による処理結果の一例を示す模式図である。FIG. 73 is a schematic diagram showing an example of processing results by “00” write data latch processing for each write data and “11” write data latch processing at the time of retry writing;

【図７４】異なるメモリマットへのリトライ書込み処理
においても“００”書込みデータラッチ処理を行なった
場合の不都合を例示する模式図である。FIG. 74 is a schematic diagram illustrating the inconvenience of performing the “00” write data latch process even in the retry write process to a different memory mat.

【符号の説明】[Explanation of symbols]

１ フラッシュメモリ ３ メモリアレイ １６ データ制御回路 １８ モード制御回路 ４０ 検出回路 Ｉ／Ｏ０〜Ｉ／Ｏ７ 入出力端子 ＤＬＬ，ＤＬＲ データラッチ回路 ＤＬＬＡ，ＤＬＲＡ データラッチ回路アレイ ＭＭＬ，ＭＭＲ メモリマット ＳＬ センスラッチ回路 ＳＬＡ センスラッチ回路アレイ ３０Ｌ，３０Ｒ スイッチ回路・演算回路 ３１Ｌ，３１Ｒ スイッチ回路・演算回路 ＭＣ メモリセル Ｇ−ＢＬＬ，Ｇ−ＢＬＲ ビット線 ２００ メモリカード ２０１ ローカルメモリ ２０２ メモリコントローラ ２０３ バッファメモリ ２０４ インタフェース回路 ２３０ マイクロプロセッサ Reference Signs List 1 flash memory 3 memory array 16 data control circuit 18 mode control circuit 40 detection circuit I / O0 to I / O7 input / output terminal DLL, DLR data latch circuit DLLA, DLRA data latch circuit array MML, MMR memory mat SL sense latch circuit SLA Sense latch circuit array 30L, 30R switch circuit / arithmetic circuit 31L, 31R switch circuit / arithmetic circuit MC memory cell G-BLL, G-BLR bit line 200 memory card 201 local memory 202 memory controller 203 buffer memory 204 interface circuit 230 microprocessor

Claims (13)

【特許請求の範囲】[Claims] 【請求項１】 電気的に消去及び書込み可能な一つの不
揮発性メモリセルに４段階以上の相互に異なる閾値電圧
状態の中から１つの段階の閾値電圧状態を設定すること
によって４値以上の情報をプログラム可能な半導体装置
であって、 センスラッチ回路と、前記センスラッチ回路の相補入出
力端子の一方の入出力端子に対応して設けられたビット
線及び当該ビット線に接続された前記不揮発性メモリセ
ルを有する第１のメモリマットと、前記センスラッチ回
路の相補入出力端子の他方の入出力端子に対応して設け
られたビット線及び当該ビット線に接続された前記不揮
発性メモリセルを有する第２のメモリマットと、夫々の
ビット線に対応して設けられたデータラッチ回路と、夫
々のビット線に対応して設けられたプリチャージ回路
と、前記データラッチ回路を外部とインタフェース可能
にする入出力手段と、前記不揮発性メモリセルに対する
データ読み出し、消去及び書込みを制御する制御手段と
を含み、 前記制御手段は、書込み先メモリマットを指定する情報
に基づいて複数ビットの書込みデータを前記第１のメモ
リマット側のデータラッチ回路と前記第２のメモリマッ
ト側のデータラッチ回路とに振分け保持させ、第１のメ
モリマット側及び第２のメモリマット側の双方のデータ
ラッチ回路に保持された書込みデータに基づいて、書込
み先メモリマットにおける不揮発性メモリセルをどの段
階の閾値電圧状態にするかを決定する制御情報を閾値電
圧の設定動作毎に前記プリチャージ回路及びセンスラッ
チ回路を用いて演算させて前記センスラッチ回路にラッ
チさせると共に、既にデータラッチ回路にラッチされた
データに対するアドレスを指定した再書き込みの指示に
応答して、当該指定アドレスによって再書込み先メモリ
マットが変更される状態を検出したときは、前記制御情
報の演算手順を変更して、再書込み先メモリマットが不
変の場合と同じ閾値電圧状態を再書込み先メモリマット
のメモリセルに設定するものであることを特徴とする半
導体装置。1. A four-level or more threshold voltage state is set in one or more mutually different threshold voltage states in one electrically erasable and writable non-volatile memory cell. A sense latch circuit, a bit line provided corresponding to one of input / output terminals of a complementary input / output terminal of the sense latch circuit, and the nonvolatile memory connected to the bit line. A first memory mat having a memory cell, a bit line provided corresponding to the other input / output terminal of the complementary input / output terminal of the sense latch circuit, and the nonvolatile memory cell connected to the bit line A second memory mat, a data latch circuit provided corresponding to each bit line, a precharge circuit provided corresponding to each bit line, An input / output means for allowing a data latch circuit to interface with the outside, and a control means for controlling data reading, erasing and writing to / from the nonvolatile memory cell, wherein the control means is based on information designating a write destination memory mat. The write data of a plurality of bits is distributed to and held by the data latch circuit on the first memory mat side and the data latch circuit on the second memory mat side, and the write data on the first memory mat side and the second memory mat side are stored. Based on the write data held in both the data latch circuits, the control information for determining the stage of the threshold voltage state of the nonvolatile memory cell in the write destination memory mat is precharged for each threshold voltage setting operation. A circuit and a sense latch circuit are operated and latched by the sense latch circuit. In response to a rewrite instruction designating an address for data latched by the data latch circuit, when the state in which the rewrite destination memory mat is changed by the designated address is detected, the operation procedure of the control information is performed. A semiconductor device, wherein the same threshold voltage state as in a case where a rewrite destination memory mat is unchanged is set to a memory cell of the rewrite destination memory mat. 【請求項２】 前記制御手段は更に、過書込み検出のた
めのベリファイ読み出し動作毎に、メモリセルに設定さ
れるべき閾値電圧が過書込み検出対象とされる閾値電圧
に対応する閾値電圧であるか否かを前記データラッチ回
路のラッチデータを演算して判定し、その判定結果を前
記センスラッチ回路にラッチさせ、センスラッチ回路に
ラッチされた判定結果データが前記対応する閾値電圧で
あることを意味する場合には前記プリチャージ回路によ
ってビット線をプリチャージさせ、ビット線プリチャー
ジ状態がベリファイ読み出し動作によって変化されるか
否かに基づいて過書込みの検出を行なうものであること
を特徴とする請求項１記載の半導体装置。2. The control unit according to claim 1, wherein the threshold voltage to be set in the memory cell is a threshold voltage corresponding to a threshold voltage to be detected for overwriting for each verify-read operation for overwriting detection. The determination is made by operating the latch data of the data latch circuit, and the determination result is latched by the sense latch circuit, meaning that the determination result data latched by the sense latch circuit is the corresponding threshold voltage. In this case, the bit line is precharged by the precharge circuit, and overwriting is detected based on whether the bit line precharge state is changed by a verify read operation. Item 2. The semiconductor device according to item 1. 【請求項３】 前記制御手段は、前記過書込みが検出さ
れた時、再消去の後に書込みを再実行させるものである
ことを特徴とする請求項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein said control means re-executes writing after re-erasing when said overwriting is detected. 【請求項４】 前記制御手段は、前記センスラッチ回路
が書込み先メモリマット側への出力データとして第１の
論理値とする制御情報をラッチしたとき、当該書込み先
メモリマットのメモリセルを書込み動作させ、 前記制御手段による前記制御情報の演算は、前記書込み
アドレス及び書込みデータ指定の書込みの指示に応答す
る場合、書込み先メモリマット側のデータラッチ回路に
ラッチされた第１書込みデータビットと書込み非選択メ
モリマット側のデータラッチ回路にラッチされた第２書
込みデータビットとに対し、前記第１書込みデータビッ
トの論理反転データと前記第２書込みデータビットとの
論理和、前記第１書込みデータビットと前記第２書込み
データビットとの論理和、前記第１書込みデータビット
と前記第２書込みデータビットの論理反転データとの論
理和を、データラッチ回路のラッチデータに基づくビッ
ト線プリチャージ動作とセンスラッチ回路によるセンス
動作とに基づいて演算する動作であり、前記再書込みの
指示に応答する場合、前記第１書込みデータビットの論
理反転データと前記第２書込みデータビットとの論理
和、前記第１書込みデータビットの論理反転データと前
記第２書込みデータビットの論理反転データとの論理
和、前記第１書込みデータビットと前記第２書込みデー
タビットの論理反転データとの論理和を、データラッチ
回路のラッチデータに基づくビット線プリチャージ動作
とセンスラッチ回路によるセンス動作とに基づいて演算
する動作であり、 前記制御手段は、前記演算によって順次得られた論理和
を、前記閾値電圧の設定動作毎に、前記センスラッチ回
路にラッチさせ、書込み先メモリマット側の出力データ
が第１の論理値となるビット線のメモリセルを書込み動
作させるものでることを特徴とする請求項１記載の半導
体装置。4. The control means, when the sense latch circuit latches control information having a first logical value as output data to a write destination memory mat, performs a write operation on a memory cell of the write destination memory mat. The operation of the control information by the control means, when responding to the write instruction specifying the write address and the write data, sets the first write data bit latched by the data latch circuit on the write destination memory mat and the write non-write For a second write data bit latched by the data latch circuit on the selected memory mat side, a logical sum of logically inverted data of the first write data bit and the second write data bit, A logical sum of the second write data bit and the first write data bit and the second write data bit; This is an operation of calculating the logical sum of the logical inversion data of the data latch circuit based on the bit line precharge operation based on the latch data of the data latch circuit and the sense operation by the sense latch circuit, and responding to the rewrite instruction. A logical sum of the logical inversion data of the first write data bit and the second write data bit, a logical sum of the logical inversion data of the first write data bit and the logical inversion data of the second write data bit, An operation of calculating a logical sum of a first write data bit and logically inverted data of the second write data bit based on a bit line precharge operation based on latch data of a data latch circuit and a sense operation by a sense latch circuit. The control means calculates the logical sum sequentially obtained by the calculation for each of the threshold voltage setting operations. The sense latch circuit is latched, the semiconductor device according to claim 1, wherein the output data of the write destination memory mat side out what to write operation of memory cells of the bit line which is a first logic value. 【請求項５】 前記制御手段は、書込み動作の異常終了
の後、リトライ書込みコマンドを受け付けたとき、前記
既にデータラッチ回路にラッチされたデータに対するア
ドレスを指定した再書き込み動作を実行させるものであ
ることを特徴とする請求項１乃至４の何れか１項記載の
半導体装置。5. The control means, when receiving a retry write command after an abnormal end of the write operation, causes the data latch circuit to execute a rewrite operation specifying an address for data already latched in the data latch circuit. The semiconductor device according to claim 1, wherein: 【請求項６】 前記制御手段は、書込み動作の異常終了
の後、リカバリ読み出しコマンドを受け付けたとき、デ
ータラッチ回路が保持している書込みデータを前記入出
力手段を介して外部に出力させるものであることを特徴
とする請求項１乃至４の何れか１項記載の半導体装
置。、6. The control means, when receiving a recovery read command after an abnormal end of the write operation, outputs the write data held by the data latch circuit to the outside via the input / output means. The semiconductor device according to claim 1, wherein: , 【請求項７】 前記制御手段は、書き換え第１コマンド
が供給されると書き換えアドレスを取り込むと共に、書
込みデータをデータラッチ回路に取り込み、書き換え第
２コマンドが供給された後、前記書き換えアドレスで指
定された領域の消去を行ない、次いで、データラッチ回
路に保持されているデータに基づいて書込み動作を制御
するものであることを特徴とする請求項１乃至６の何れ
か１項記載の半導体装置。7. The control means fetches a rewrite address when a rewrite first command is supplied, fetches write data into a data latch circuit, and, after a rewrite second command is supplied, specifies the rewrite address. 7. The semiconductor device according to claim 1, wherein the erase operation is performed on the erased area, and then the write operation is controlled based on the data held in the data latch circuit. 【請求項８】 前記制御手段は、書き換え第１コマンド
が供給されると書き換えアドレスを取り込み、取り込ん
だアドレスのデータをデータラッチ回路に退避し、退避
の後に書き換えアドレスの範囲内で書き換えアドレスを
指定して書込みデータをデータラッチ回路に取り込み、
書き換え第２コマンドが供給された後、前記書き換えア
ドレスで指定された領域の消去を行ない、次いで、前記
書き換えアドレスで指定された領域のデータラッチ回路
に保持されているデータに基づいて書込み動作を制御す
るものであることを特徴とする請求項１乃至６の何れか
１項記載の半導体装置。8. When the rewrite first command is supplied, the control means fetches a rewrite address, saves the data of the fetched address to a data latch circuit, and designates a rewrite address within the range of the rewrite address after the save. To take the write data into the data latch circuit,
After the rewrite second command is supplied, the area specified by the rewrite address is erased, and then the write operation is controlled based on the data held in the data latch circuit in the area specified by the rewrite address. The semiconductor device according to claim 1, wherein: 【請求項９】 前記制御手段は、部分消去第１コマンド
が供給されるとセクタアドレスを取り込み、次いで部分
消去第２コマンドが供給されると、セクタアドレスで指
定される領域中の一定領域に対応されるデータラッチに
は当該一定領域のデータを退避すると共にその他の領域
に対応されるデータラッチ回路には消去状態を指示する
データをセットし、更に、前記セクタアドレスで指定さ
れた領域に対する消去を行なってから、前記データラッ
チ回路に設定されたデータに従って書込み制御を行なう
ものであることを特徴とする請求項１乃至８の何れか１
項記載の半導体装置。9. The control means fetches a sector address when the first partial erase command is supplied, and responds to a certain area in the area designated by the sector address when the second partial erase command is supplied. The data in the fixed area is saved in the data latch, and data indicating the erase state is set in the data latch circuits corresponding to the other areas. Further, the data in the area specified by the sector address is erased. 9. The method according to claim 1, wherein write control is performed in accordance with data set in the data latch circuit after execution.
13. The semiconductor device according to claim 1. 【請求項１０】 カード基板に、請求項１乃至９の何れ
か１項記載の半導体装置と、前記半導体装置をアクセス
制御するメモリコントローラと、メモリコントローラに
接続される外部インタフェース回路とが実装されて成る
ものであることを特徴とするメモリカード。10. A semiconductor device according to claim 1, a memory controller for controlling access to said semiconductor device, and an external interface circuit connected to said memory controller mounted on a card substrate. A memory card, comprising: 【請求項１１】 請求項１乃至９の何れか１項記載の半
導体装置と、前記半導体装置をアクセス制御するメモリ
コントローラと、メモリコントローラを制御するプロセ
ッサとを含んで成るものであることを特徴とするデータ
処理システム。11. A semiconductor device comprising: the semiconductor device according to claim 1; a memory controller for controlling access to the semiconductor device; and a processor for controlling the memory controller. Data processing system. 【請求項１２】 請求項５記載の半導体装置と、前記半
導体装置による書込み動作の異常終了を検出した時、リ
トライ書込みコマンドと書込みアドレスとを前記半導体
装置に向けて出力する制御装置とを含んで成るものであ
ることを特徴とするデータ処理システム。12. The semiconductor device according to claim 5, further comprising: a control device that outputs a retry write command and a write address to the semiconductor device when abnormal termination of a write operation by the semiconductor device is detected. A data processing system, comprising: 【請求項１３】 請求項６記載の半導体装置を複数個有
し、更に、半導体装置による書込み動作の異常終了を検
出した時、リカバリ読み出しコマンドを当該異常終了に
係る半導体装置に向けて出力すると共に、リカバリ読み
出しコマンドが供給された半導体装置が出力する書込み
データを取り込み、取り込んだ書込みデータを別の半導
体装置に書込み制御する制御装置を備えて成るものであ
ることを特徴とするデータ処理システム。13. A semiconductor device according to claim 6, further comprising: when detecting an abnormal end of the write operation by the semiconductor device, outputting a recovery read command to the semiconductor device relating to the abnormal end. A data processing system comprising: a control device for fetching write data output from a semiconductor device to which a recovery read command is supplied, and for controlling writing of the fetched write data to another semiconductor device.