JP2001022638A - 情報処理システム - Google Patents

Abstract

(57)【要約】 【課題】 メモリアクセスに関して、異なったローカリ
ティ（局所性）を持つ処理部が混在した場合でも、それ
ぞれのローカリティに適したメモリアクセスを可能にす
る情報処理システムを提供する。 【解決手段】 同時アクセス可能で、それぞれ１６バイ
ト単位で読み書き可能な、４つのモジュール０〜３で構
成され、６４バイト単位で読み書き可能なユニファイド
メモリに、４つのパックから構成される６４バイトの画
像データを格納する場合、リニアアクセスモード時に
は、４つのパック（０，０）、（０，１）（０，２）
（０，３）を、それぞれ、モジュール０、１、２、３に
格納する。また、タイルアクセスモード時には、４つの
パック（０，０）、（１，０）、（２，０）、（３，
０）を、それぞれ、モジュール０、１、２、３に格納す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の処理部が同
一のメモリにアクセスする情報処理システムに関し、特
に、ユニファイドメモリアーキテクチャ（ＵＭＡ）を採
用したシステムにおけるメモリアクセスの高速化に関す
る。

【０００２】

【従来の技術】情報処理システムにおける処理部は、そ
の行う処理によって、メモリアクセスに関して、様々な
ローカリティ（局所性）を持つ。ここでのローカリティ
とは、主に空間的な局所性を意味し、複数のデータから
構成されるデータ構造において、あるデータがアクセス
されると、その近くに配置されたデータも近い将来アク
セスされる可能性が高いという性質をいう。従来から、
処理によって異なるローカリティを有効に利用するため
の工夫がなされてきた。

【０００３】例えば、特開平８−２９７６０５号公報に
は、メモリ空間を小矩形であるタイルに分割し、タイル
内でリニアになるようにメモリとキャッシュのアドレス
を管理して、ＣＰＵが画像領域にアクセスする際、タイ
ル単位にキャッシュに転送する方式が開示されている。
この方式では、テクスチャマッピングのように画像に対
して２次元的なローカリティを持った処理、即ち、次の
アクセスが画像の２次元的な全ての方向に対してなされ
る可能性がある処理では、２次元のタイルを単位にキャ
ッシングしているためヒット率が向上する。

【０００４】一方、近年、システムＬＳＩでは、メモリ
システムに、ユニファイドメモリ・アーキテクチャ（Ｕ
ＭＡ）が用いられている。ユニファイドメモリ（以下、
ＵＭという）とは、従来、別々のメモリに格納されてい
たデータ（例えば、ＣＰＵの命令やデータと、表示画像
データやテクスチャ・データ等）を、統合して格納する
メモリをいう。

【０００５】このようなＵＭＡを採用した場合、ＵＭに
対して、様々な処理部からアクセスが行われることにな
る。つまり、異なるローカリティを有する処理部からの
メモリアクセスが、同じＵＭをアクセスする場合が生じ
ることになる。

【０００６】例えば、ビデオ入力した画像をＵＭに格納
し、この画像をテクスチャとしてテクスチャマッピング
に使用したり、或いはこの画像にフィルタを掛ける等の
処理を行うシステムを考えると、これらの各処理はメモ
リアクセスに関してそれぞれ独自のローカリティを有す
る。

【０００７】図２０は、これらの処理のローカリティを
説明する図である。

【０００８】同図に示すように、ビデオ入力は、画素デ
ータが左上から右下へと順に送られてくる。つまり、ビ
デオ入力部は、メモリアクセスに関して、一次元的な
（リニアな）なローカリティを有する。

【０００９】これに対して、テクスチャマッピングで
は、ＵＭに格納された画素データを、はりつけ先の形状
等に応じて、縦、横、斜め、とあらゆる方向にアクセス
するため、メモリアクセスに関して、二次元的なローカ
リティを有する。また、ＵＭに格納された画像に対して
フィルタリングを施すフィルタリング処理でも、一般
に、注目する画素の周囲数画素を重み付け平均するた
め、メモリアクセスに関して、二次元的なローカリティ
を有する。

【００１０】この場合、ＵＭに対しては、一次元的な
（リニアな）なローカリティを有する処理部と二次元的
なローカリティを有する処理部の両方がアクセスするこ
とになる。

【００１１】リニアなローカリティを有する処理につい
ては、アドレスをリニアに管理し、リニアなアクセスや
リニアなキャッシング（バッファリング）を行えるのが
望ましい。また、二次元的なローカリティを有する処理
については、アドレスをタイル型に管理し、タイル型の
アクセスやタイル型のキャッシングを行えるのが望まし
い。

【００１２】

【発明が解決しようとする課題】前記公報記載の技術で
は、ＣＰＵの命令などリニアなローカリティを有したデ
ータを格納してあるメモリ空間についてはアドレスをリ
ニアに管理している。つまり、図２１に示すように、リ
ニアアクセス（及びリニアキャッシング）を行うか、タ
イルアクセス（及びタイルキャッシング）を行うかは、
アクセスするアドレス領域によって決められており、同
一のアドレス空間に対しリニア型アクセスとタイル型ア
クセスの両方を行うことはできなかった。

【００１３】例えば、タイル型アドレス領域は、次のア
クセスが２次元的な全ての方向になされる可能性が高い
ことを前提として、タイル型アクセスによってのみアク
セス可能としている。この場合、テクスチャマッピング
のように２次元的なローカリティを有する処理は、効率
的なメモリアクセスが可能で、キャッシュのヒット率の
向上も期待できる。しかし、殆ど右となりの画素が次に
アクセスされるビデオ入力処理についても、タイル型ア
ドレス領域については、タイル型アクセスによって、ア
クセスしなければならず、リニアなローカリティを有し
た処理部のアクセス効率は低下してしまう。

【００１４】本発明の目的は、メモリアクセスに関し
て、異なったローカリティ（局所性）を持つ処理部が混
在した場合でもそれぞれのローカリティに適したメモリ
アクセスを可能にする情報処理システムを提供すること
にある。

【００１５】

【課題を解決するための手段】本発明に係る第１の情報
処理システムは、複数のモジュールで構成されるメモリ
と、当該メモリに対してアクセスを行う処理部と、当該
処理部から発行されたメモリのアドレスを、アクセスモ
ードに従って、各モジュール毎の個別のアドレスに変換
するアドレス変換部と、アクセスモード及びアドレスに
従って、メモリに読み書きされるデータを並び替えるデ
ータアライナ部とを具備することを特徴とする。

【００１６】また、本発明に係る第２の情報処理システ
ムは、特定のサイズを有するデータ単位で読み書きする
ことが可能なモジュールを、Ｎ個備えたメモリと、当該
メモリとの間で、Ｎ個の前記データ単位からなるデータ
の読み書きを行う処理部と、当該処理部からのアクセス
要求を受けて、メモリに対してアクセスを行うメモリイ
ンタフェース部とを備える。そして、前記メモリインタ
フェース部は、前記処理部から受け取ったＮ個のデータ
単位のそれぞれが、異なるモジュールに格納されるよう
に、アクセスモードに応じて、各データ単位を格納する
モジュールと、各モジュールにおける格納位置を決定す
ることを特徴とする。

【００１７】また、本発明に係る第３の情報処理システ
ムは、特定のサイズを有するデータ単位で、読み書きす
ることが可能なモジュールを、Ｎ個備えたメモリと、当
該メモリとの間で、Ｎ個のデータ単位からなるデータの
読み書きを行う処理部と、当該処理部がメモリにアクセ
スする際に発行したアドレスを、アクセスモードに従っ
て、各モジュール毎の個別アドレスにアドレス変換を行
うアドレス変換部と、処理部とメモリとの間でデータの
やり取りを行う際、アクセスモードに従って、当該デー
タを構成するデータ単位の並び替えを行うデータアライ
ナ部とを備えることを特徴とする。

【００１８】この場合において、前記アドレス変換部
は、Ｎ×Ｎ個のデータ単位からなる２次元配列におい
て、同一Ｘ座標を有するデータ単位は、すべて異なるモ
ジュールに格納され、かつ、同一Ｙ座標を有するデータ
単位は、すべて異なるモジュールに格納されるように、
アドレス変換を行い、前記データアライナ部は、前記ア
ドレス変換部の当該アドレス変換に応じて、データ単位
の並び替えを行うようにしてもよい。

【００１９】また、本発明に係る第４の情報処理システ
ムは、それぞれ異なったローカリティを有する処理部
と、それぞれの処理部が共通にアクセスするユニファイ
ドメモリと、各処理部が使用するデータを一時的に貯め
ておくキャッシュ部と、各処理部からのアクセス要求を
受けて、ユニファイドメモリに対してメモリアクセスを
行うメモリインタフェース部と、各処理部から通知され
るアクセスモードに応じて、ユニファイドメモリへアク
セスするためのアドレスを変換するアドレス変換部と、
前記アクセスモードに応じて、ユニファイドメモリとや
り取りするデータを並べ替えるデータアライナ部とから
構成されることを特徴とする。

【００２０】この場合において、前記ユニファイドメモ
リを複数のモジュールで構成し、前記アドレス変換部
は、当該各モジュール内に設けるようにしてもよい。ま
た、前記アドレス変換部は、前記メモリインタフェース
部内に設けるようにしてもよい。

【００２１】また、本発明に係る第５の情報処理システ
ムは、それぞれ異なったローカリティを有する処理部
と、それぞれの処理部が共通にアクセスするユニファイ
ドメモリと、各処理部が使用するデータを一時的に貯め
ておくキャッシュ部と、各処理部からのアクセス要求を
受けて、ユニファイドメモリに対してメモリアクセスを
行うメモリインタフェース部と、各処理部から通知され
るアクセスモードに応じて、ユニファイドメモリへアク
セスするためのアドレスを変換するアドレス変換部と、
前記処理部と前記キャッシュ部との間に位置し、前記ア
クセスモードに応じて、前記処理部が読み出すデータの
選択を行うデータ選択部とから構成されることを特徴と
する。

【００２２】なお、本発明に係る情報処理システムは、
例えば、通常の計算機システムとして、または、１チッ
プ構成のシステムＬＳＩとして実装される。

【００２３】また、前記処理部には、例えば、ＣＰＵ、
ビデオ入力部、ビデオ出力部、テクスチャマッピング
部、フィルタリング部などが該当する。

【００２４】

【発明の実施の形態】以下、図面を参照しつつ、本発明
の実施の形態について詳細に説明する。

【００２５】図１は、本発明を適用したシステムＬＳＩ
の構成を示す図である。本システムＬＳＩは、例えば、
１チップで構成される。

【００２６】同図に示すように、本システムＬＳＩは、
ＣＰＵ１００と、ビデオ入力部１１０と、テクスチャマ
ッピング部／フィルタリング部１２０と、コネクタ部１
０１、１１１、１２１と、メモリインタフェース部１３
０と、ユニファイドメモリ（以下、ＵＭという）１４０
とを備える。

【００２７】ＣＰＵ１００は、コネクタ部１０１に接続
され、ビデオ入力部１１０は、コネクタ部１１１に接続
され、テクスチャマッピング部／フィルタリング部１２
０は、コネクタ１２１に接続されている。

【００２８】コネクタ部１０１、１１１、１２１および
メモリインタフェース部１３０は、それぞれ、メモリバ
ス１５０に接続されている。ここでは、メモリバス１５
０のデータ幅は、５１２ビットとする。また、各コネク
タ部１０１、１１１、１２１から出力されるアクセスモ
ード選択信号が、メモリインタフェース部１３０に入力
されている。

【００２９】また、メモリインタフェース部１３０は、
ＵＭ１４０にも接続されている。

【００３０】ＣＰＵ１００、ビデオ入力部１１０、テク
スチャマッピング部／フィルタリング部１２０は、それ
ぞれ、異なる処理を行う処理部である。なお、テクスチ
ャマッピング部とフィルタリング部は、ともに二次元的
なローカリティを有しているため、代表して一つの処理
部として示してある。

【００３１】コネクタ部１０１、１１１、１２１は、各
処理部とメモリバス１５０との間のインターフェースを
とる機能ブロックである。コネクタ部１０１は、キャッ
シュ１０２を備え、コネクタ部１１１は、ライトバッフ
ァ（以下、Ｗバッファという）１１２を備え、コネクタ
部１２１は、キャッシュ１２２を備える。

【００３２】キャッシュ１０２は、ＣＰＵ１００が最近
アクセスしたデータを保持する高速メモリである。例え
ば、ＣＰＵ１００がメモリ・リードを行う際、アクセス
対象データがキャッシュ１０２内にあれば、そのデータ
がＣＰＵ１００に渡される。一方、アクセス対象データ
がキャッシュ１０２内になければ、メモリバス１５０お
よびメモリインタフェース部１３０を介して、ＵＭ１４
０からアクセス対象データを含む１キャッシュライン分
のデータ（ここでは、５１２バイトのデータとする）が
読み出され、アクセス対象データがＣＰＵ１００に渡さ
れると共に、読み出されたキャッシュラインデータがキ
ャッシュ１０２に保持される。

【００３３】Ｗバッファ１１２は、ビデオ入力部１１０
から、例えば、画素単位で入力されるデータを順次格納
し、一杯になった時点で、Ｗバッファ１１２内のデータ
を、メモリバス１５０およびメモリインタフェース部１
３０を介して、ＵＭ１４０に書き込む。Ｗバッファ１１
２は、ビデオ入力部１１０とコネクタ部１１１との間の
データバス幅と、メモリバス１５０のデータバス幅との
間の差を吸収し、メモリバス１５０の使用回数を減らす
ためのバッファである。つまり、ビデオ入力データをＵ
Ｍ１４０に格納する場合、各画素データごとにメモリア
クセスを行っていたのでは、メモリバス１５０の利用頻
度が非常に高くなるので、複数の画素データをＷバッフ
ァにためておいて、あるまとまった単位（ここでは、５
１２バイトとする）で、ＵＭ１４０に書き込みを行う。

【００３４】キャッシュ１２２は、テクスチャマッピン
グ部／フィルタリング部１２０から、例えば、画素単位
でのデータアクセス要求があった場合に、アクセス対象
データがキャッシュ１２２に既に読み込まれていれば、
キャッシュ１２２上のアクセス対象データをテクスチャ
マッピング部／フィルタリング部１２０に渡す。一方、
アクセス対象データがキャッシュ１２２上になければ、
メモリバス１５０およびメモリインタフェース部１３０
を介して、ＵＭ１４０にアクセスを行い、アクセス対象
データを含む１キャッシュライン分のデータ（ここで
は、５１２ビットのデータとする）を読み出し、要求さ
れたデータをテクスチャマッピング部／フィルタリング
部１２０に渡すと共に、読みだされたキャッシュライン
データを保持する。

【００３５】メモリインタフェース部１３０は、各処理
部１００、１１０、１２０からのアクセス要求を調停
し、メモリアクセス要求を出している処理部の中で、実
際にメモリバス１５０を使うことができる処理部を決定
する。

【００３６】調停の結果、アクセスを許可された処理部
は、メモリバス１５０を通してメモリインタフェース部
１３０へアドレスとアクセスモード選択信号を送出し、
データの授受を行う。

【００３７】メモリインタフェース部１３０は、受け取
ったアドレス等に従って、所定のタイミングでＵＭ１４
０にアクセスを行い、ＵＭ１４０に対してデータの読み
書きを行う。

【００３８】メモリインターフェース部１３０は、アド
レス変換部１３１とデータアライナ部１３２とを備え
る。

【００３９】アドレス変換部１３１は、メモリバス１５
０からメモリインタフェース部１３０が受け取ったアド
レスを、アクセスモード選択信号に基づいて、ＵＭ１４
０の物理アドレスへ変換する。メモリインタフェース部
１３０は、この物理アドレスを用いて、ＵＭ１４０とデ
ータの授受を行う。

【００４０】メモリインタフェース部１３０がＵＭ１４
０とデータの授受を行う際、データアライナ部１３２
は、必要に応じて、データを所定のデータ単位で並びか
えて、メモリバス１５０上のデータ配列とＵＭ１４０上
のデータ配列との間の変換を行う。

【００４１】次に、ＵＭ１４０の構成について説明す
る。ここでは、ＵＭ１４０をＤＲＡＭを用いて構成した
場合について説明する。

【００４２】図２は、ＵＭ１４０の構成を示す図であ
る。

【００４３】同図に示すように、ＵＭ１４０は、２^LM個
の独立したモジュール５００で構成される。例えば、出
力の場合、各モジュール５００からは、２^LWバイトのデ
ータが出力され、各モジュール５００からの出力データ
が２^LM個分集まって、全体で、ＵＭ１４０から出力され
る２^(LW+LM)バイトのデータを構成する。

【００４４】また、各モジュール５００は、バンクセレ
クタ５１０、および、２^LB個の独立したバンク５２０を
備える。バンクセレクタ５１０は、LBビットのバンクア
ドレス（Ｂアドレス）に基づいて、モジュール５００の
出力として、２^LB個のバンクのうちのいずれかの出力を
選択する。

【００４５】また、各バンク５２０は、ローセレクタ５
２１と、カラムセレクタ５２２と、センスアンプ５２３
と、２^LR×２^LC個のメモリセル５２４（１メモリセル
は、２^LWバイト）とを備える。

【００４６】ローセレクタ５２１は、LRビットのローア
ドレス（Ｒアドレス）に基づいて、２^LR個の行データ
（２^(LC+LW)バイトのデータ）の中から、１つの行デー
タを選択して、センスアンプ５２３に出力する。

【００４７】センスアンプ５２３は、ローセレクタ５２
１から出力された２^(LC+LW)バイトの行データを検知・
増幅して、保持する。

【００４８】カラムセレクタ５２２は、LCビットのカラ
ムアドレス（Ｃアドレス）に基づいて、センスアンプ５
２３に格納されている２^LC個のメモリセル・データの内
の１つを選択し、バンク５２０からの出力として、２^LW
バイトのデータを出力する。

【００４９】なお、図２に示したＵＭ１４０では、すべ
てのモジュール５００からの出力を平行にＵＭ１４０外
部に出力しているが、各モジュール５００からの出力を
入力とするセレクタを更に設け、別途供給されるモジュ
ールアドレスに基づいて、一部のモジュールからの出力
のみを、ＵＭ１４０の出力とするようにしてもよい。例
えば、ＵＭ１４０に４つのモジュール０〜３がある場
合、１ビットのモジュールアドレス（Ｍアドレス）が
「０」のとき、モジュール０および１の出力を出力し、
１ビットのモジュールアドレスが「１」のとき、モジュ
ール２および３の出力を出力するようにしてもよい。

【００５０】次に、ＵＭ１４０の動作について説明す
る。これは、一般的なマルチバンク、マルチモジュール
構成のシンクロナスＤＲＡＭと同様の動作である。

【００５１】ＵＭ１４０には、メモリインタフェース部
１３０から、バンクアドレス、ローアドレス、カラムア
ドレスなどのアドレスと、リード（読み出し）、ライト
（書込み）を表わすコマンドが入力される。なお、ライ
トの場合は、書き込むデータも入力される。

【００５２】まず、リードの際の動作について説明す
る。

【００５３】各バンク５２０では、バンクアドレスによ
って自分が指定されると、ローアドレスに対応する２
^(LC+LW)バイトの行データが、センスアンプ５２３に読
み出される。

【００５４】センスアンプ５２３に読み出された行デー
タは、カラムセレクタ５２２に入力される。カラムセレ
クタ５２２は、カラムアドレスに基づいて、センスアン
プ５２３に読みだされた行データの中から、２^LWバイト
のデータを一つ選択し、バンク５２０から出力する。

【００５５】各バンク５２０から出力された２^LWバイト
のデータは、バンクセレクタ５１０に入力される。バン
クセレクタ５１０は、バンクアドレスに基づいて、２^LB
個のバンク出力のうちから１つを選択して、モジュール
出力として出力する。

【００５６】前述したように、各モジュール５００から
出力された２^LM個の２^LWバイトのデータ、計２^(LM+LW)
バイトがＵＭ１４０より出力される。ＵＭ１４０から読
み出されたデータは、メモリインタフェース部１３０に
渡される。

【００５７】なお、センスアンプ５２３に行データを読
み出すには、所定のサイクル数（例えば、６サイクル）
が必要であるが、センスアンプ５２３に既に読み出され
ているデータをアクセスする場合は、メモリセル５２４
から行データを読み出す必要はないので、高速に（例え
ば、２サイクルで）アクセスすることができる。従っ
て、ローカリティの高いデータは、同時にセンスアンプ
５２３に読み出されるようにすることが望ましい。

【００５８】次に、ライトの際の動作について説明す
る。

【００５９】各バンク５２０では、バンクアドレスで自
分が指定されると、ローアドレスに対応する２^(LC+LW)
バイトの行データがセンスアンプ５２３に送られる。

【００６０】ＵＭ１４０に入力された書込みデータは、
各モジュール５００に入力され、バンクアドレスにより
指定されたバンクのセンスアンプ１２３上にある行デー
タのうち、カラムアドレスにより選択された２^LWバイト
のデータが書込みデータにより書き換えられる。

【００６１】ライトの場合も、リードの場合と同様に、
各バンクのセンスアンプ１２３に既に読み出されている
データは高速に（例えば、１サイクルで）アクセスする
ことができるので、ローカリティの高いデータは同時に
センスアンプに読み出されるようにすることが望まし
い。

【００６２】以下では、ＵＭ１４０の構成として、LM=
2、LB=4、LR=8、LC=4、LW=4の場合を考える。すなわ
ち、ＵＭ１４０は、４（＝２²）個の独立したモジュー
ル５００で構成される。また、各モジュール５００は、
１６（＝２⁴）個のバンク５２０を備え、各バンク５２
０は、２⁸×２⁴個のメモリセル５２４を備える。また、
各メモリセル５２４は、２⁴バイトのデータを格納す
る。この場合、各モジュール５００からは、それぞれ、
１６（＝２⁴）バイトのデータが出力されるので、ＵＭ
１４０からの出力は、４×１６バイト＝６４バイト（＝
５１２ビット）となる。

【００６３】次に、本実施形態で扱われる画像について
説明する。

【００６４】図３は、本実施形態で扱われる５１２×５
１２画素サイズの画像の階層構造を示す図である。

【００６５】画像データは、この階層的な区分に対応し
た形でメモリ上に格納される。実際にはこの階層とメモ
リ上のアドレスが対応することになり、この対応をアド
レスマッピングという。

【００６６】同図に示すように、本実施形態において
は、５１２×５１２画素の画像１枚は、８×３２のブロ
ックから構成されるものとする。また、各ブロックは、
４×４のセルから構成されるものとする。

【００６７】そして、各セルは、１６×４の画素から構
成される。更に、各画素は、Ｒ（赤）、Ｇ（緑）、Ｂ
（青）、α（透明度）各１バイトの４成分から構成され
る。すなわち、１画素は、４バイト＝３２ビットのデー
タから構成される。従って、５１２×５１２画素の画像
１枚は、１Ｍバイトのデータで構成される。

【００６８】次に、前述したような画像データをＵＭ１
４０に格納する際のアドレスマッピングについて説明す
る。

【００６９】図４は、画像データをＵＭ１４０に格納す
る際のアドレスマッピングの例を示す図である。

【００７０】ここでは、ＵＭ１４０のうち、４Ｍバイト
のメモリ領域（以下、画像領域という）が、画像データ
の格納に使われるものとする。この場合、画像領域は、
２２ビットのアドレスによって、アクセスされる。

【００７１】図４の例は、この２２ビットのアドレス
と、ＵＭ１４０における、２ビットのモジュールアドレ
ス（M[1:0]）、４ビットのバンクアドレス（B[3:0]）、
８ビットのローアドレス（R[7:0]）、４ビットのカラム
アドレス（C[3:0]）、４ビットのバイトアドレス（W[3:
0]）との間のアドレスマッピングを示している。

【００７２】前述したように、５１２×５１２画素の画
像１枚は、１Ｍバイトなので、先頭の２ビットは、画像
領域内でアクセスすべき画像の先頭アドレスを表わして
いる。この２ビットは、B[3]、B[2]として使われる。こ
こで、B[2]という記述は、バンクアドレスの第２ビット
を表わす。ただし、Ｂの最下位ビットは、B[0]としてい
る。

【００７３】次の８ビットは、最上位２ビットで指定さ
れた画像内でアクセスすべきブロックの先頭アドレスを
示している。ここで、上位５ビットは、画像の縦方向の
アドレスＹで、下位３ビットは、画像の横方向のアドレ
スＸである。この８ビットは、ローアドレスR[7］〜R
[0]として使われる。

【００７４】同様に、その次の４ビットは、指定された
ブロック内でアクセスすべきセルの先頭アドレスを示し
ている。ここで、上位２ビットは、縦方向のアドレスＹ
で、下位２ビットは、横方向のアドレスＸである。この
４ビットは、B[1］、C[3]、B[0]、C[2]として使われ
る。

【００７５】最後の８ビットは、指定されたセル内部の
アドレスであるが、このうち上位２ビットは、セル内の
ライン（ＵＭ１４０から出力される６４バイトのデータ
の単位）の先頭アドレスである。また、残り６ビット
は、ライン内のバイトアドレスであるが、ＵＭ１４０に
対しては、ライン単位でデータがアクセスされるので、
この６ビットのライン内バイトアドレスは、ＵＭ１４０
に入力する必要はない。

【００７６】次に、図４に示したアドレスマッピング時
のセル内の画素のアドレス割付について具体的に説明す
る。

【００７７】図５は、一つのセル（１６×４画素）内の
画像データをメモリに格納する際の格納方式を説明する
図である。

【００７８】同図に示すように、セル内の各画素には、
横方向（Ｘ方向）４画素のかたまり毎に、２次元のアド
レスが付与されている。ここでは、第一座標をＹ、第二
座標をＸとして（Ｙ，Ｘ）の形で記す。以下、この２次
元のアドレスが付与された４画素のかたまりを、パック
と呼ぶ。

【００７９】パック（０，０）〜（３，３）が、（０，
０）〜（０，３），（１，０）〜（１，３），（２，
０）〜（２，３），（３，０）〜（３，３）の順に、Ｕ
Ｍ１４０に格納されているとすると、図４に示したアド
レス割付においては、同一のＸ座標を持つ４つのパック
が同一モジュール（モジュールアドレス：Ｘ）に格納さ
れる。

【００８０】すなわち、パック（０，０）、（１，
０）、（２，０）、（３，０）がモジュール０に格納さ
れ、パック（０，１）、（１，１）、（２，１）、
（３，１）がモジュール１に格納され、パック（０，
２）、（１，２）、（２，２）、（３，２）がモジュー
ル２に格納され、パック（０，３）、（１，３）、
（２，３）、（３，３）がモジュール３に格納される。

【００８１】この時、同一のＹ座標を持つ４つのパック
（例えば、パック（０，０）、（０，１）、（０，
２）、（０，３））は別々のモジュール５００に格納さ
れているので、横並びの１６画素に対しては同時にアク
セスできる。しかし、前述したように同一のＸ座標を持
つ４つのパック（例えば、パック（０，０）、（１，
０）、（２，０）、（３，０））は同一のモジュール５
００に格納されているので、４×４画素に対しては同時
にアクセスができない。つまり、この場合は、リニアア
クセスには適しているが、タイルアクセスには適してい
ない。

【００８２】一方、パック（０，０）〜（３，３）が、
（０，０）〜（３，０），（０，１）〜（３，３），
（０，２）〜（３，２），（０，３）〜（３，３）の順
に、ＵＭ１４０に格納されているとすると、図４に示し
たアドレス割付においては、同一のＹ座標を持つ４つの
パックが同一モジュール（モジュールアドレス：Ｙ）に
格納される。この場合、タイルアクセスには適している
が、リニアアクセスには適していない。

【００８３】リニアアクセスとタイルアクセスの両方に
適したものにするためには、「同一セル内において、同
一Ｘ座標を有するパックは、すべて異なるモジュールに
格納されており、かつ、同一Ｙ座標を有するパックは、
すべて異なるモジュールに格納されている」必要があ
る。

【００８４】図６は、このような条件を満たした格納方
式を示す図である。同図において、縦方向（Ｙ方向）に
並んだ４つのパックは、同一モジュールに格納される。
すなわち、パック（０，０）、（１，３）、（２，
２）、（３，１）は、モジュール０に格納され、パック
（０，１）、（１，０）、（２，３）、（３，２）は、
モジュール１に格納され、パック（０，２）、（１，
１）、（２，０）、（３，３）は、モジュール２に格納
され、パック（０，３）、（１，２）、（２，１）、
（３，０）は、モジュール３に格納される。

【００８５】図６では、第０行目（Ｙ＝０）のパック
は、Ｘ座標が０，１，２，３と並んでいるが、第１行目
（Ｙ＝１）のパックは、Ｘ座標が０，１，２，３を一つ
ずらした形、つまり、３，０，１，２と並んでいる。同
様に第２行目、第３行目も、さらに一つづつずらした形
で並んでいる。

【００８６】このような形でパックを格納すれば、「同
一セル内において、同一Ｘ座標を有するパックは、すべ
て異なるモジュールに格納され、同一Ｙ座標を有するパ
ックは、すべて異なるモジュールに格納される」という
条件を満たし、リニアアクセスとタイルアクセスを両立
させることができる。

【００８７】図７は、このような形でパックを格納する
場合のアドレス割付を示す図である。

【００８８】同図に示すように、図４とほぼ同様のアド
レス割付になっているが、セル内のライン選択アドレス
が直接的にカラムアドレスとはなっておらず、新たな２
ビットのライン選択アドレスL[1]，L[0]に代わっている
点が異なる。これはラインを選択する際にモジュール毎
に異なるカラムアドレスを指定する必要があるからであ
る。

【００８９】したがって、図７に示すアドレスは、最終
的にメモリセルをアクセスするまでにアドレス変換する
必要がある。また、アクセスモードがリニアアクセスモ
ードかタイルアクセスモードかによって、アドレス変換
の方法が異なるため、アドレス変換する際にはアクセス
モード選択信号を考慮する必要がある。アドレス変換部
１３１が、このアドレス変換を行う。

【００９０】さらに、このようにずらした形で格納され
たデータは、処理部でアクセスする際のデータ並びとは
異なるため、処理部にデータを渡す前に、ＵＭ１４０か
ら読み出したデータの並び替えをする必要がある。デー
タアライナ部１３２が、このデータの並び替えを行う。

【００９１】次に、このアドレス変換とデータの並び替
えの方法について説明する。

【００９２】図８は、アクセスモードがリニアアクセス
モードの場合の入力アドレス（ライン選択アドレス）に
対するアドレス変換結果およびデータアライメントの対
応を示す図である。

【００９３】図８に示した表において、１列目はライン
選択アドレスの値、２列目はモジュール番号（モジュー
ルアドレス）を示しており、これらの組み合わせに対し
て、カラムアドレス（３列目）、ＵＭ１４０の各モジュ
ールに格納されているパックの座標（４列目）、画像本
来の画素の並びになるよう並び替えたときのパックの座
標（５列目）、及び、パックの並びを正しく並び替える
ための置換（６列目）を示している。

【００９４】６列目にあるＳ１、Ｓ２の記号は、特定の
置換を表す。Ｓ１は、（０，１，２，３）という配列
を、（１，２，３，０）という配列へと変換する巡回置
換を示し、Ｓ２は、（０，１，２，３）という配列を
（２，３，０，１）という配列へと変換する巡回置換、
即ち、置換Ｓ１を２度施した置換Ｓ１＊Ｓ１を示す。ま
た、１は、配列を変化させない恒等置換を示す。

【００９５】図８においてアドレス変換に注目すると、
カラムアドレス[C1,C0]はライン選択アドレスの値と一
致している。

【００９６】なお、図に示した置換は、読み出し時、す
なわち、各モジュール５００に格納されている状態から
正しい状態に（元の画素配列のように）並べ替える際の
置換である。書込みの際は、６列目の逆置換を施せばよ
い。１の逆置換は１、Ｓ１の逆置換はＳ１＊Ｓ２、Ｓ２
の逆置換はＳ２、Ｓ１＊Ｓ２の逆置換は、Ｓ１である。

【００９７】図９は、アクセスモードがタイルアクセス
モードの場合の入力アドレス（ライン選択アドレス）に
対するアドレス変換結果およびデータアライメントの対
応を示す図である。

【００９８】図９に示した表の構成は、図８に示した表
の構成と同じで、１列目はライン選択アドレスの値、２
列目はモジュール番号を示しており、これらの組み合わ
せに対して、カラムアドレス（３列目）、ＵＭ１４０の
各モジュールに格納されているパックの座標（４列
目）、画像本来の画素の並びになるよう並び替えたとき
のパックの座標（５列目）、及び、パックの並びを正し
く並び替えるための置換（６列目）を表わしている。

【００９９】図９においてアドレス変換に注目すると、
カラムアドレス[C1,C0]は２ビットの演算でモジュール
番号からライン選択アドレスの値を引いた値になってい
る。

【０１００】なお、図８と図９の６列目はすべて同じ置
換になっており、この場合にはデータアライナ部１３２
は、アクセスモード選択信号を必要としない。

【０１０１】但し、一般に、「セル内において、同一Ｘ
座標を有するパックは、すべて異なるモジュールに格納
されており、同一Ｙ座標を有するパックは、すべて異な
るモジュールに格納されている」という条件の格納方式
をとった場合には、モードによって異なる置換が必要な
場合もあり、その場合、データアライナ部１３２は、ア
クセスモード選択信号に応じて、異なる置換を行う。

【０１０２】次に、前述したアドレス変換を行うアドレ
ス変換部１３１とＵＭ１４０内の各モジュール５００と
の間の接続形態について説明する。

【０１０３】図１０は、メモリインタフェース部１３０
内のアドレス変換部１３１とＵＭ１４０内の各モジュー
ル５００との間の接続形態を示す図である。

【０１０４】同図に示すように、アドレス変換部１３１
から、各モジュール５００に対して、カラムアドレスの
上位２ビット［C3，C2］が共通に供給される。また、カ
ラムアドレスの下位２ビット［C1，C0］は、各モジュー
ル５００に対して個別に供給される。

【０１０５】メモリインタフェース部１３０には、アク
セスを許可された処理部からメモリバス１５０を通し
て、アドレス及びアクセスモード選択信号が入力され
る。なお、同図では、メモリインタフェース部１３０に
渡されるアドレスのうち、カラムアドレスの上位２ビッ
ト［C3，C2］とライン選択アドレス２ビット［L1，L0］
のみを示してある。同図に示していないアドレスは、バ
ンクアドレス及びローアドレスとして、全てのモジュー
ル５００に所定のタイミングでブロードキャストされ
る。

【０１０６】メモリインタフェース部１３０は、入力さ
れたアドレスのうち、カラムアドレスの上位２ビットに
ついては、各モジュール５００にブロードキャストす
る。また、ライン選択アドレス２ビットとアクセスモー
ド選択信号に基づいて、図８及び図９で示したように、
カラムアドレスの下位２ビットを生成する。このカラム
アドレスの下位２ビットはモジュール５００毎に異なる
ので、各モジュール５００に個別に分配する。各モジュ
ール５００は、これら４ビットのカラムアドレスに従
い、出力すべきデータをセンスアンプ１２３上から選択
する。

【０１０７】以上説明した実施形態では、アドレス変換
部１３１は、メモリインタフェース部１３０内に設けら
れていたが、アドレス変換部１３１を、各モジュール５
００に設けるようにしてもよい。

【０１０８】図１１は、各モジュール５００にアドレス
変換部１３１を置いた例を示す図である。同図に示すよ
うに、各モジュール５００は、アドレス変換部１３１を
備える。また、アドレス変換部１３１は、モジュールア
ドレス・レジスタ（Ｍｒｅｇ）１４００を備えるＭｒｅ
ｇ１４００は、各モジュールのモジュールアドレス（モ
ジュール番号）を格納するレジスタである。例えば、モ
ジュール０のＭｒｅｇ１４００には、「０」が設定さ
れ、モジュール１のＭｒｅｇ１４００には、「１」が設
定され、モジュール２のＭｒｅｇ１４００には、「２」
が設定され、モジュール３のＭｒｅｇ１４００には、
「３」が設定される。Ｍｒｅｇ１４００の値は、固定に
しても可変にしてもよい。

【０１０９】図１１の場合、メモリインタフェース部１
３０は、メモリバス１５０を介して受け取るアドレスを
すべてのモジュール５００に所定のタイミングでブロー
ドキャストする。

【０１１０】各モジュール５００のアドレス変換部１３
１は、各Ｍｒｅｇ１４００に格納されたモジュールアド
レスと、メモリインタフェース部１３０から供給される
ライン選択アドレス及びアクセスモード選択信号とに基
づいて、カラムアドレスの下位２ビットを生成する。

【０１１１】なお、Ｍｒｅｇ１４００は、各モジュール
５００内のアドレス変換部１３１に各モジュール５００
のモジュールアドレス（モジュール番号）を知らせるた
めに設けられたものであるので、単に、各モジュール５
００のモジュールアドレスを示す信号を各モジュール５
００のアドレス変換部１３１に供給するようにしてもよ
い。

【０１１２】次に、データアライナ部１３２の構成につ
いて説明する。

【０１１３】図１２は、データアライナ部１３２の構成
例を示す図である。

【０１１４】ここでは、簡単のため、メモリ読み出し方
向のデータアライナ部１３２のみを示す。なお、メモリ
書込み方向のデータアライナ部も、メモリ読み出し方向
の場合と同様にして、巡回置換を２段重ねることで作る
ことができる。

【０１１５】図１２（ａ）に示すように、データアライ
ナ部１３２は、Ｓ１部１５００と、Ｓ２部１５１０とを
備える。データアライナ部１３２は、ライン選択信号L
0、L1に従って、図８及び図９に示したように動作す
る。Ｓ１部１５００およびＳ２部１５１０は、それぞ
れ、図８、図９の６列目に示してある置換Ｓ１、Ｓ２を
行うユニットである。

【０１１６】図１２（ｂ）に示すように、Ｓ１部１５０
０は、セレクタ１５０１〜１５０４を備える。セレクタ
１５０１〜１５０４は、選択信号Ｌ０（ライン選択アド
レスL[0]）の「０」，「１」に対応して、セレクタの入
力のうち０，１の添え字が付いているほうを選択して出
力する。すなわち、Ｓ１部１５００は、Ｌ０＝「１」の
とき、３，０，１，２の並びを０，１，２，３へ巡回置
換する。

【０１１７】また、図１２（ｃ）に示すように、Ｓ２部
１５１０は、セレクタ１５１１〜１５１４を備える。セ
レクタ１５１１〜１５１４は、選択信号Ｌ１（ライン選
択アドレスL[1]）の「０」，「１」に対応して、セレク
タの入力のうち０，１の添え字が付いているほうを選択
して出力する。すなわち、Ｓ２部１５１０は、Ｌ１＝
「１」のとき、２，３，０，１の並びを、０，１，２，
３へ巡回置換する。

【０１１８】以上のような構成を有するデータアライナ
部１３２で適宜並び替えられた１ライン分のデータは、
キャッシュ１０２、１２２等に格納される。

【０１１９】図１３は、キャッシュの１ラインに入るパ
ックの並びを示す図である。

【０１２０】図１３（ａ）は、リニアキャッシングで、
ライン選択アドレスがＹのときのキャッシュの内容を表
わしている。

【０１２１】図１３（ｂ）は、タイルキャッシングで、
ライン選択アドレスがＸのときのキャッシュの内容を表
わしている。

【０１２２】次に、図６に示した方法とは異なる画像デ
ータの格納方式について説明する。

【０１２３】図１４は、本発明の一実施形態における別
の画像格納方式を表す図である。図１４に示す格納方式
では、同一のＹ座標を持つ４つのパック、即ち、横並び
の１６画素に対して同時にアクセスするリニアアクセス
と、同一のＸ座標を持つ４つのパック、即ち、４×４画
素に対して同時にアクセスするタイルアクセスに加え
て、更に、２×２パック、即ち８×２画素の領域を同時
にアクセスするモードをサポートしている。以下、この
アクセスを行うモードを、８×２アクセスモードと呼
ぶ。

【０１２４】８×２アクセスモードにおいては、例え
ば、パック（０，０）、（０，１）、（１，０）、
（１，１）を同時にアクセスすることが可能になる。

【０１２５】同図において、縦方向（Ｙ方向）に並んだ
４つのパックは、同一モジュールに格納される。すなわ
ち、パック（０，０）、（１，２）、（２，１）、
（３，３）は、モジュール０に格納され、パック（０，
１）、（１，３）、（２，０）、（３，２）は、モジュ
ール１に格納され、パック（０，２）、（１，０）、
（２，３）、（３，１）は、モジュール２に格納され、
パック（０，３）、（１，１）、（２，２）、（３，
０）は、モジュール３に格納される。

【０１２６】図１５〜図１７は、この場合のアドレス変
換とデータの並び替えの方法を示す図である。

【０１２７】図１５〜図１７に示した表の構成は、図
８、図９に示した表の構成と同じである。

【０１２８】図１５は、アクセスモードがリニアアクセ
スモードの場合を示す図である。

【０１２９】図１６は、アクセスモードがタイルアクセ
スモードの場合を示す図である。

【０１３０】図１７は、アクセスモードが８×２アクセ
スモードの場合を示す図である。

【０１３１】なお、図１５〜図１７の置換の欄で、「0
⇔2」や「2⇔3」などの記述があるが、これは、それぞ
れ、（０，１，２，３）の中で、０と２、および、２と
３を交換する置換、すなわち、（０，１，２，３）から
（２，１，０，３）への置換、及び、（０，１，２，
３）から（０，１，３，２）への置換を表わしている。

【０１３２】次に、本発明の別の実施形態について説明
する。

【０１３３】図１８は、本発明を適用した別のシステム
ＬＳＩの構成を示す図である。

【０１３４】同図に示すように、本システムＬＳＩは、
データアライナ部１３２が、コネクタ部１０１、１１
１、１２１に含まれている点で、図１に示したシステム
ＬＳＩと異なる。

【０１３５】各処理部とコネクタ部間のデータ幅がパッ
クのデータ幅以下の場合、必要なデータを含むパックを
選択して処理部に渡せばよいので（リードの場合）、デ
ータアライナ部１３２は、実質的にセレクタとなりデー
タを並べ替える処理は不要となる。したがって、この時
は、データアライナ部１３２をメモリインタフェース部
１３０に置くよりも小さな物量でシステムが構成でき
る。なお、この場合、キャッシュ１０２、１２２等に
は、各パックが、例えば、図８、図９、図１５〜図１７
の４列目に示した並びで格納されることになる。

【０１３６】また、更に、アドレス変換部１３１を各コ
ネクタ部１０１、１１１、１２１に含めるようにしても
よい。この場合、各処理部がメモリインタフェース部１
３０に送るアドレスの一部がモジュール毎に異なること
になる。すなわち、各処理部からメモリインタフェース
部１３０に対して、アドレスの一部については、モジュ
ール毎に異なるアドレスが渡される。メモリインタフェ
ース部１３０は、各処理部から渡されたアドレスのう
ち、モジュール毎に異なるアドレスについては、モジュ
ール毎に個別に送り、残りのアドレスについては、全て
のモジュールにブロードキャストする。

【０１３７】最後に、一般のアプリケーションプログラ
ムが動作するシステムにおける本発明によるメモリ領域
の使用例について説明する。

【０１３８】図１９は、本発明を適用したＵＭ１４０の
メモリ領域の使用例を示す図である。

【０１３９】この場合、ＵＭ１４０を、ＣＰＵ１００上
で動作しているアプリケーションが直接アクセスする領
域１９００と、表示画像やテクスチャなどを格納してお
く画像領域１９１０とに分けている。そして、一般のア
プリケーションが画像をテクスチャとして登録したり、
ビデオ入力を行う際には、必ず標準のライブラリ（関数
の集まり）を使用して、これらの処理を行うようにし、
これらのライブラリのドライバ（ライブラリ関数の実
体）に対してのみ、画像領域１９１０へのアクセスを許
可しておく。この場合、ドライバは、画像領域１９１０
にアクセスする際には、図６や図１４に示したようなリ
ニアアクセスやタイルアクセスが可能な格納方式に即し
てアクセスする。

【０１４０】このようにしておけば、新しいシステムを
提供する際にはライブラリのドライバを共に提供するこ
とで、アプリケーションプログラムやコンパイラを変更
することなく、画像領域１９１０において異なるアクセ
ス方法（例えば、リニアアクセスとタイルアクセス）を
両立させることができる。

【０１４１】画像以外に音声などを扱う場合にも、一般
のアプリケーションプログラムが動作するシステムにお
いては、ＣＰＵ上で動作しているアプリケーションがア
クセスする領域と、画像や音声などＣＰＵ以外のリソー
スがアクセスする領域とを分けておくことで、ＣＰＵ以
外のリソースがアクセスする領域においてアプリケーシ
ョンプログラムやコンパイラを変更することなく、ある
特定の領域においてリニアアクセス（リニアキャッシン
グ）とタイルアクセス（タイルキャッシング）を両立さ
せることができる。

【０１４２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、同一のアドレス空間に対して、リニアアクセスと
タイルアクセス等、異なるアクセス方法でアクセスする
ことが可能となり、これによって、メモリアクセスに関
して、異なったローカリティ（局所性）を持つ処理部が
混在した場合でも、それぞれのローカリティに適したメ
モリアクセスが可能になる。

【０１４３】その結果、異なったローカリティ（局所
性）を持つ処理部が混在した場合でも、メモリへのアク
セス効率の低下を防止できる。また、各処理部がキャッ
シュを備えている場合は、ヒット率の向上が期待でき、
処理速度の向上が図れる。

【図面の簡単な説明】

【図１】 本発明によるシステムＬＳＩのブロック図で
ある。

【図２】 ユニファイドメモリの構成を示すブロック図
である。

【図３】 画像の階層構造を説明する図である。

【図４】 画像データをメモリに格納する際のアドレス
マッピングの例を示す図である。

【図５】 画像をメモリに格納する際の格納方式の例を
示す図である。

【図６】 本発明による画像格納方式を説明する図であ
る。

【図７】 本発明による画像格納方式で画像データを格
納する際のアドレスマッピングを示す図である。

【図８】 リニアアクセスモード時の入力アドレスに対
するアドレス変換結果およびデータアライメントの対応
を示す図である。

【図９】 タイルアクセスモード時の入力アドレスに対
するアドレス変換結果およびデータアライメントの対応
を示す図である。

【図１０】 メモリインタフェース部１３０と各モジュ
ール５００との間の接続形態を示す図である。

【図１１】 各モジュール５００にアドレス変換部１３
１を置いた例を示す図である。

【図１２】 データアライナ部の構成を示すブロック図
である。

【図１３】 キャッシュ内のパックの配置を示す図であ
る。

【図１４】 本発明による別の画像格納方式を説明する
図である。

【図１５】 リニアアクセスモード時の入力アドレスに
対するアドレス変換結果およびデータアライメントの対
応を示す図である。

【図１６】 タイルアクセスモード時の入力アドレスに
対するアドレス変換結果およびデータアライメントの対
応を示す図である。

【図１７】 ８×２アクセスモードの時の入力アドレス
に対するアドレス変換結果およびデータアライメントの
対応を示す図である。

【図１８】 本発明による別のシステムＬＳＩのブロッ
ク図である。

【図１９】 一般のアプリケーションプログラムが動作
するシステムにおけるＵＭの使用例を示す図である。

【図２０】 ローカリティの概念を説明する図である。

【図２１】 従来方式によるメモリアクセスの概要を説
明する図である。

【符号の説明】

１００ ＣＰＵ １１０ ビデオ入力部 １２０ テクスチャマッピング部／フィルタリング部 １０１，１１１，１２１ コネクタ部 １３０ メモリインタフェース部 １３１ アドレス変換部 １３２ データアライナ部 １４０ ユニファイドメモリ（ＵＭ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 茂 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 下村 哲也 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 城 学 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 佐藤 潤 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B047 AB04 EA09 EB01 EB06 EB13 5B060 AA13 AC13 GA06 GA11 GA16 MM13

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のモジュールで構成されるメモリ
   と、 当該メモリに対してアクセスを行う処理部と、 当該処理部から発行されたメモリのアドレスを、アクセ
   スモードに従って、各モジュール毎の個別のアドレスに
   変換するアドレス変換部とアクセスモード及びアドレス
   に従って、メモリに読み書きされるデータを並び替える
   データアライナ部とを具備することを特徴とする情報処
   理システム。
2. 【請求項２】 特定のサイズを有するデータ単位で読み
   書きすることが可能なモジュールを、Ｎ個備えたメモリ
   と、 当該メモリとの間で、Ｎ個の前記データ単位からなるデ
   ータの読み書きを行う処理部と、 当該処理部からのアクセス要求を受けて、メモリに対し
   てアクセスを行うメモリインタフェース部とを備え、 前記メモリインタフェース部は、 前記処理部から受け取ったＮ個のデータ単位のそれぞれ
   が、異なるモジュールに格納されるように、アクセスモ
   ードに応じて、各データ単位を格納するモジュールと、
   各モジュールにおける格納位置を決定することを特徴と
   する情報処理システム。
3. 【請求項３】 特定のサイズを有するデータ単位で読み
   書きすることが可能なモジュールを、Ｎ個備えたメモリ
   と、 当該メモリとの間で、Ｎ個の前記データ単位からなるデ
   ータの読み書きを行う処理部と、 当該処理部がメモリにアクセスする際に発行したアドレ
   スを、アクセスモードに従って、各モジュール毎の個別
   アドレスにアドレス変換を行うアドレス変換部と、 処理部とメモリとの間でデータのやり取りを行う際、ア
   クセスモードに従って、当該データを構成する前記デー
   タ単位の並び替えを行うデータアライナ部とを備えたこ
   とを特徴とする情報処理システム。
4. 【請求項４】 前記アドレス変換部は、 Ｎ×Ｎ個のデータ単位からなる２次元配列において、同
   一Ｘ座標を有するデータ単位は、すべて異なるモジュー
   ルに格納され、かつ、同一Ｙ座標を有するデータ単位
   は、すべて異なるモジュールに格納されるように、アド
   レス変換を行い、 前記データアライナ部は、 前記アドレス変換部の当該アドレス変換に応じて、デー
   タ単位の並び替えを行うことを特徴とする請求項３に記
   載の情報処理システム。
5. 【請求項５】 それぞれ異なったローカリティを有する
   処理部と、 それぞれの処理部が共通にアクセスするユニファイドメ
   モリと、 各処理部が使用するデータを一時的に貯めておくキャッ
   シュ部と、 各処理部からのアクセス要求を受けて、ユニファイドメ
   モリに対してメモリアクセスを行うメモリインタフェー
   ス部と、 各処理部から通知されるアクセスモードに応じて、ユニ
   ファイドメモリへアクセスするためのアドレスを変換す
   るアドレス変換部と、 前記アクセスモードに応じて、ユニファイドメモリとや
   り取りするデータを並べ替えるデータアライナ部と、か
   ら構成されることを特徴とする情報処理システム。
6. 【請求項６】 前記ユニファイドメモリは、複数のモジ
   ュールから構成され、 前記アドレス変換部は、当該各モジュール内にあること
   を特徴とする請求項５に記載の情報処理システム。
7. 【請求項７】 それぞれ異なったローカリティを有する
   処理部と、 それぞれの処理部が共通にアクセスするユニファイドメ
   モリと、 各処理部が使用するデータを一時的に貯めておくキャッ
   シュ部と、 各処理部からのアクセス要求を受けて、ユニファイドメ
   モリに対してメモリアクセスを行うメモリインタフェー
   ス部と、 各処理部から通知されるアクセスモードに応じて、ユニ
   ファイドメモリへアクセスするためのアドレスを変換す
   るアドレス変換部と、 前記処理部と前記キャッシュ部との間に位置し、前記ア
   クセスモードに応じて、前記処理部が読み出すデータの
   選択を行うデータ選択部とから構成されることを特徴と
   する情報処理システム。