JP2001022638A - 情報処理システム - Google Patents
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Abstract
ティ(局所性)を持つ処理部が混在した場合でも、それ
ぞれのローカリティに適したメモリアクセスを可能にす
る情報処理システムを提供する。 【解決手段】 同時アクセス可能で、それぞれ16バイ
ト単位で読み書き可能な、4つのモジュール0〜3で構
成され、64バイト単位で読み書き可能なユニファイド
メモリに、4つのパックから構成される64バイトの画
像データを格納する場合、リニアアクセスモード時に
は、4つのパック(0,0)、(0,1)(0,2)
(0,3)を、それぞれ、モジュール0、1、2、3に
格納する。また、タイルアクセスモード時には、4つの
パック(0,0)、(1,0)、(2,0)、(3,
0)を、それぞれ、モジュール0、1、2、3に格納す
る。
Description
一のメモリにアクセスする情報処理システムに関し、特
に、ユニファイドメモリアーキテクチャ(UMA)を採
用したシステムにおけるメモリアクセスの高速化に関す
る。
の行う処理によって、メモリアクセスに関して、様々な
ローカリティ(局所性)を持つ。ここでのローカリティ
とは、主に空間的な局所性を意味し、複数のデータから
構成されるデータ構造において、あるデータがアクセス
されると、その近くに配置されたデータも近い将来アク
セスされる可能性が高いという性質をいう。従来から、
処理によって異なるローカリティを有効に利用するため
の工夫がなされてきた。
は、メモリ空間を小矩形であるタイルに分割し、タイル
内でリニアになるようにメモリとキャッシュのアドレス
を管理して、CPUが画像領域にアクセスする際、タイ
ル単位にキャッシュに転送する方式が開示されている。
この方式では、テクスチャマッピングのように画像に対
して2次元的なローカリティを持った処理、即ち、次の
アクセスが画像の2次元的な全ての方向に対してなされ
る可能性がある処理では、2次元のタイルを単位にキャ
ッシングしているためヒット率が向上する。
システムに、ユニファイドメモリ・アーキテクチャ(U
MA)が用いられている。ユニファイドメモリ(以下、
UMという)とは、従来、別々のメモリに格納されてい
たデータ(例えば、CPUの命令やデータと、表示画像
データやテクスチャ・データ等)を、統合して格納する
メモリをいう。
対して、様々な処理部からアクセスが行われることにな
る。つまり、異なるローカリティを有する処理部からの
メモリアクセスが、同じUMをアクセスする場合が生じ
ることになる。
し、この画像をテクスチャとしてテクスチャマッピング
に使用したり、或いはこの画像にフィルタを掛ける等の
処理を行うシステムを考えると、これらの各処理はメモ
リアクセスに関してそれぞれ独自のローカリティを有す
る。
説明する図である。
ータが左上から右下へと順に送られてくる。つまり、ビ
デオ入力部は、メモリアクセスに関して、一次元的な
(リニアな)なローカリティを有する。
は、UMに格納された画素データを、はりつけ先の形状
等に応じて、縦、横、斜め、とあらゆる方向にアクセス
するため、メモリアクセスに関して、二次元的なローカ
リティを有する。また、UMに格納された画像に対して
フィルタリングを施すフィルタリング処理でも、一般
に、注目する画素の周囲数画素を重み付け平均するた
め、メモリアクセスに関して、二次元的なローカリティ
を有する。
(リニアな)なローカリティを有する処理部と二次元的
なローカリティを有する処理部の両方がアクセスするこ
とになる。
ては、アドレスをリニアに管理し、リニアなアクセスや
リニアなキャッシング(バッファリング)を行えるのが
望ましい。また、二次元的なローカリティを有する処理
については、アドレスをタイル型に管理し、タイル型の
アクセスやタイル型のキャッシングを行えるのが望まし
い。
は、CPUの命令などリニアなローカリティを有したデ
ータを格納してあるメモリ空間についてはアドレスをリ
ニアに管理している。つまり、図21に示すように、リ
ニアアクセス(及びリニアキャッシング)を行うか、タ
イルアクセス(及びタイルキャッシング)を行うかは、
アクセスするアドレス領域によって決められており、同
一のアドレス空間に対しリニア型アクセスとタイル型ア
クセスの両方を行うことはできなかった。
クセスが2次元的な全ての方向になされる可能性が高い
ことを前提として、タイル型アクセスによってのみアク
セス可能としている。この場合、テクスチャマッピング
のように2次元的なローカリティを有する処理は、効率
的なメモリアクセスが可能で、キャッシュのヒット率の
向上も期待できる。しかし、殆ど右となりの画素が次に
アクセスされるビデオ入力処理についても、タイル型ア
ドレス領域については、タイル型アクセスによって、ア
クセスしなければならず、リニアなローカリティを有し
た処理部のアクセス効率は低下してしまう。
て、異なったローカリティ(局所性)を持つ処理部が混
在した場合でもそれぞれのローカリティに適したメモリ
アクセスを可能にする情報処理システムを提供すること
にある。
処理システムは、複数のモジュールで構成されるメモリ
と、当該メモリに対してアクセスを行う処理部と、当該
処理部から発行されたメモリのアドレスを、アクセスモ
ードに従って、各モジュール毎の個別のアドレスに変換
するアドレス変換部と、アクセスモード及びアドレスに
従って、メモリに読み書きされるデータを並び替えるデ
ータアライナ部とを具備することを特徴とする。
ムは、特定のサイズを有するデータ単位で読み書きする
ことが可能なモジュールを、N個備えたメモリと、当該
メモリとの間で、N個の前記データ単位からなるデータ
の読み書きを行う処理部と、当該処理部からのアクセス
要求を受けて、メモリに対してアクセスを行うメモリイ
ンタフェース部とを備える。そして、前記メモリインタ
フェース部は、前記処理部から受け取ったN個のデータ
単位のそれぞれが、異なるモジュールに格納されるよう
に、アクセスモードに応じて、各データ単位を格納する
モジュールと、各モジュールにおける格納位置を決定す
ることを特徴とする。
ムは、特定のサイズを有するデータ単位で、読み書きす
ることが可能なモジュールを、N個備えたメモリと、当
該メモリとの間で、N個のデータ単位からなるデータの
読み書きを行う処理部と、当該処理部がメモリにアクセ
スする際に発行したアドレスを、アクセスモードに従っ
て、各モジュール毎の個別アドレスにアドレス変換を行
うアドレス変換部と、処理部とメモリとの間でデータの
やり取りを行う際、アクセスモードに従って、当該デー
タを構成するデータ単位の並び替えを行うデータアライ
ナ部とを備えることを特徴とする。
は、N×N個のデータ単位からなる2次元配列におい
て、同一X座標を有するデータ単位は、すべて異なるモ
ジュールに格納され、かつ、同一Y座標を有するデータ
単位は、すべて異なるモジュールに格納されるように、
アドレス変換を行い、前記データアライナ部は、前記ア
ドレス変換部の当該アドレス変換に応じて、データ単位
の並び替えを行うようにしてもよい。
ムは、それぞれ異なったローカリティを有する処理部
と、それぞれの処理部が共通にアクセスするユニファイ
ドメモリと、各処理部が使用するデータを一時的に貯め
ておくキャッシュ部と、各処理部からのアクセス要求を
受けて、ユニファイドメモリに対してメモリアクセスを
行うメモリインタフェース部と、各処理部から通知され
るアクセスモードに応じて、ユニファイドメモリへアク
セスするためのアドレスを変換するアドレス変換部と、
前記アクセスモードに応じて、ユニファイドメモリとや
り取りするデータを並べ替えるデータアライナ部とから
構成されることを特徴とする。
リを複数のモジュールで構成し、前記アドレス変換部
は、当該各モジュール内に設けるようにしてもよい。ま
た、前記アドレス変換部は、前記メモリインタフェース
部内に設けるようにしてもよい。
ムは、それぞれ異なったローカリティを有する処理部
と、それぞれの処理部が共通にアクセスするユニファイ
ドメモリと、各処理部が使用するデータを一時的に貯め
ておくキャッシュ部と、各処理部からのアクセス要求を
受けて、ユニファイドメモリに対してメモリアクセスを
行うメモリインタフェース部と、各処理部から通知され
るアクセスモードに応じて、ユニファイドメモリへアク
セスするためのアドレスを変換するアドレス変換部と、
前記処理部と前記キャッシュ部との間に位置し、前記ア
クセスモードに応じて、前記処理部が読み出すデータの
選択を行うデータ選択部とから構成されることを特徴と
する。
例えば、通常の計算機システムとして、または、1チッ
プ構成のシステムLSIとして実装される。
ビデオ入力部、ビデオ出力部、テクスチャマッピング
部、フィルタリング部などが該当する。
の実施の形態について詳細に説明する。
の構成を示す図である。本システムLSIは、例えば、
1チップで構成される。
CPU100と、ビデオ入力部110と、テクスチャマ
ッピング部/フィルタリング部120と、コネクタ部1
01、111、121と、メモリインタフェース部13
0と、ユニファイドメモリ(以下、UMという)140
とを備える。
され、ビデオ入力部110は、コネクタ部111に接続
され、テクスチャマッピング部/フィルタリング部12
0は、コネクタ121に接続されている。
メモリインタフェース部130は、それぞれ、メモリバ
ス150に接続されている。ここでは、メモリバス15
0のデータ幅は、512ビットとする。また、各コネク
タ部101、111、121から出力されるアクセスモ
ード選択信号が、メモリインタフェース部130に入力
されている。
UM140にも接続されている。
スチャマッピング部/フィルタリング部120は、それ
ぞれ、異なる処理を行う処理部である。なお、テクスチ
ャマッピング部とフィルタリング部は、ともに二次元的
なローカリティを有しているため、代表して一つの処理
部として示してある。
処理部とメモリバス150との間のインターフェースを
とる機能ブロックである。コネクタ部101は、キャッ
シュ102を備え、コネクタ部111は、ライトバッフ
ァ(以下、Wバッファという)112を備え、コネクタ
部121は、キャッシュ122を備える。
アクセスしたデータを保持する高速メモリである。例え
ば、CPU100がメモリ・リードを行う際、アクセス
対象データがキャッシュ102内にあれば、そのデータ
がCPU100に渡される。一方、アクセス対象データ
がキャッシュ102内になければ、メモリバス150お
よびメモリインタフェース部130を介して、UM14
0からアクセス対象データを含む1キャッシュライン分
のデータ(ここでは、512バイトのデータとする)が
読み出され、アクセス対象データがCPU100に渡さ
れると共に、読み出されたキャッシュラインデータがキ
ャッシュ102に保持される。
から、例えば、画素単位で入力されるデータを順次格納
し、一杯になった時点で、Wバッファ112内のデータ
を、メモリバス150およびメモリインタフェース部1
30を介して、UM140に書き込む。Wバッファ11
2は、ビデオ入力部110とコネクタ部111との間の
データバス幅と、メモリバス150のデータバス幅との
間の差を吸収し、メモリバス150の使用回数を減らす
ためのバッファである。つまり、ビデオ入力データをU
M140に格納する場合、各画素データごとにメモリア
クセスを行っていたのでは、メモリバス150の利用頻
度が非常に高くなるので、複数の画素データをWバッフ
ァにためておいて、あるまとまった単位(ここでは、5
12バイトとする)で、UM140に書き込みを行う。
グ部/フィルタリング部120から、例えば、画素単位
でのデータアクセス要求があった場合に、アクセス対象
データがキャッシュ122に既に読み込まれていれば、
キャッシュ122上のアクセス対象データをテクスチャ
マッピング部/フィルタリング部120に渡す。一方、
アクセス対象データがキャッシュ122上になければ、
メモリバス150およびメモリインタフェース部130
を介して、UM140にアクセスを行い、アクセス対象
データを含む1キャッシュライン分のデータ(ここで
は、512ビットのデータとする)を読み出し、要求さ
れたデータをテクスチャマッピング部/フィルタリング
部120に渡すと共に、読みだされたキャッシュライン
データを保持する。
部100、110、120からのアクセス要求を調停
し、メモリアクセス要求を出している処理部の中で、実
際にメモリバス150を使うことができる処理部を決定
する。
は、メモリバス150を通してメモリインタフェース部
130へアドレスとアクセスモード選択信号を送出し、
データの授受を行う。
ったアドレス等に従って、所定のタイミングでUM14
0にアクセスを行い、UM140に対してデータの読み
書きを行う。
レス変換部131とデータアライナ部132とを備え
る。
0からメモリインタフェース部130が受け取ったアド
レスを、アクセスモード選択信号に基づいて、UM14
0の物理アドレスへ変換する。メモリインタフェース部
130は、この物理アドレスを用いて、UM140とデ
ータの授受を行う。
0とデータの授受を行う際、データアライナ部132
は、必要に応じて、データを所定のデータ単位で並びか
えて、メモリバス150上のデータ配列とUM140上
のデータ配列との間の変換を行う。
る。ここでは、UM140をDRAMを用いて構成した
場合について説明する。
る。
の独立したモジュール500で構成される。例えば、出
力の場合、各モジュール500からは、2LWバイトのデ
ータが出力され、各モジュール500からの出力データ
が2LM個分集まって、全体で、UM140から出力され
る2(LW+LM)バイトのデータを構成する。
クタ510、および、2LB個の独立したバンク520を
備える。バンクセレクタ510は、LBビットのバンクア
ドレス(Bアドレス)に基づいて、モジュール500の
出力として、2LB個のバンクのうちのいずれかの出力を
選択する。
21と、カラムセレクタ522と、センスアンプ523
と、2LR×2LC個のメモリセル524(1メモリセル
は、2LWバイト)とを備える。
ドレス(Rアドレス)に基づいて、2LR個の行データ
(2(LC+LW)バイトのデータ)の中から、1つの行デー
タを選択して、センスアンプ523に出力する。
1から出力された2(LC+LW)バイトの行データを検知・
増幅して、保持する。
ムアドレス(Cアドレス)に基づいて、センスアンプ5
23に格納されている2LC個のメモリセル・データの内
の1つを選択し、バンク520からの出力として、2LW
バイトのデータを出力する。
てのモジュール500からの出力を平行にUM140外
部に出力しているが、各モジュール500からの出力を
入力とするセレクタを更に設け、別途供給されるモジュ
ールアドレスに基づいて、一部のモジュールからの出力
のみを、UM140の出力とするようにしてもよい。例
えば、UM140に4つのモジュール0〜3がある場
合、1ビットのモジュールアドレス(Mアドレス)が
「0」のとき、モジュール0および1の出力を出力し、
1ビットのモジュールアドレスが「1」のとき、モジュ
ール2および3の出力を出力するようにしてもよい。
る。これは、一般的なマルチバンク、マルチモジュール
構成のシンクロナスDRAMと同様の動作である。
130から、バンクアドレス、ローアドレス、カラムア
ドレスなどのアドレスと、リード(読み出し)、ライト
(書込み)を表わすコマンドが入力される。なお、ライ
トの場合は、書き込むデータも入力される。
る。
って自分が指定されると、ローアドレスに対応する2
(LC+LW)バイトの行データが、センスアンプ523に読
み出される。
タは、カラムセレクタ522に入力される。カラムセレ
クタ522は、カラムアドレスに基づいて、センスアン
プ523に読みだされた行データの中から、2LWバイト
のデータを一つ選択し、バンク520から出力する。
のデータは、バンクセレクタ510に入力される。バン
クセレクタ510は、バンクアドレスに基づいて、2LB
個のバンク出力のうちから1つを選択して、モジュール
出力として出力する。
出力された2LM個の2LWバイトのデータ、計2(LM+LW)
バイトがUM140より出力される。UM140から読
み出されたデータは、メモリインタフェース部130に
渡される。
み出すには、所定のサイクル数(例えば、6サイクル)
が必要であるが、センスアンプ523に既に読み出され
ているデータをアクセスする場合は、メモリセル524
から行データを読み出す必要はないので、高速に(例え
ば、2サイクルで)アクセスすることができる。従っ
て、ローカリティの高いデータは、同時にセンスアンプ
523に読み出されるようにすることが望ましい。
る。
分が指定されると、ローアドレスに対応する2(LC+LW)
バイトの行データがセンスアンプ523に送られる。
各モジュール500に入力され、バンクアドレスにより
指定されたバンクのセンスアンプ123上にある行デー
タのうち、カラムアドレスにより選択された2LWバイト
のデータが書込みデータにより書き換えられる。
各バンクのセンスアンプ123に既に読み出されている
データは高速に(例えば、1サイクルで)アクセスする
ことができるので、ローカリティの高いデータは同時に
センスアンプに読み出されるようにすることが望まし
い。
2、LB=4、LR=8、LC=4、LW=4の場合を考える。すなわ
ち、UM140は、4(=22)個の独立したモジュー
ル500で構成される。また、各モジュール500は、
16(=24)個のバンク520を備え、各バンク52
0は、28×24個のメモリセル524を備える。また、
各メモリセル524は、24バイトのデータを格納す
る。この場合、各モジュール500からは、それぞれ、
16(=24)バイトのデータが出力されるので、UM
140からの出力は、4×16バイト=64バイト(=
512ビット)となる。
説明する。
12画素サイズの画像の階層構造を示す図である。
た形でメモリ上に格納される。実際にはこの階層とメモ
リ上のアドレスが対応することになり、この対応をアド
レスマッピングという。
は、512×512画素の画像1枚は、8×32のブロ
ックから構成されるものとする。また、各ブロックは、
4×4のセルから構成されるものとする。
成される。更に、各画素は、R(赤)、G(緑)、B
(青)、α(透明度)各1バイトの4成分から構成され
る。すなわち、1画素は、4バイト=32ビットのデー
タから構成される。従って、512×512画素の画像
1枚は、1Mバイトのデータで構成される。
40に格納する際のアドレスマッピングについて説明す
る。
る際のアドレスマッピングの例を示す図である。
のメモリ領域(以下、画像領域という)が、画像データ
の格納に使われるものとする。この場合、画像領域は、
22ビットのアドレスによって、アクセスされる。
と、UM140における、2ビットのモジュールアドレ
ス(M[1:0])、4ビットのバンクアドレス(B[3:0])、
8ビットのローアドレス(R[7:0])、4ビットのカラム
アドレス(C[3:0])、4ビットのバイトアドレス(W[3:
0])との間のアドレスマッピングを示している。
像1枚は、1Mバイトなので、先頭の2ビットは、画像
領域内でアクセスすべき画像の先頭アドレスを表わして
いる。この2ビットは、B[3]、B[2]として使われる。こ
こで、B[2]という記述は、バンクアドレスの第2ビット
を表わす。ただし、Bの最下位ビットは、B[0]としてい
る。
れた画像内でアクセスすべきブロックの先頭アドレスを
示している。ここで、上位5ビットは、画像の縦方向の
アドレスYで、下位3ビットは、画像の横方向のアドレ
スXである。この8ビットは、ローアドレスR[7]〜R
[0]として使われる。
ブロック内でアクセスすべきセルの先頭アドレスを示し
ている。ここで、上位2ビットは、縦方向のアドレスY
で、下位2ビットは、横方向のアドレスXである。この
4ビットは、B[1]、C[3]、B[0]、C[2]として使われ
る。
アドレスであるが、このうち上位2ビットは、セル内の
ライン(UM140から出力される64バイトのデータ
の単位)の先頭アドレスである。また、残り6ビット
は、ライン内のバイトアドレスであるが、UM140に
対しては、ライン単位でデータがアクセスされるので、
この6ビットのライン内バイトアドレスは、UM140
に入力する必要はない。
のセル内の画素のアドレス割付について具体的に説明す
る。
画像データをメモリに格納する際の格納方式を説明する
図である。
横方向(X方向)4画素のかたまり毎に、2次元のアド
レスが付与されている。ここでは、第一座標をY、第二
座標をXとして(Y,X)の形で記す。以下、この2次
元のアドレスが付与された4画素のかたまりを、パック
と呼ぶ。
0)〜(0,3),(1,0)〜(1,3),(2,
0)〜(2,3),(3,0)〜(3,3)の順に、U
M140に格納されているとすると、図4に示したアド
レス割付においては、同一のX座標を持つ4つのパック
が同一モジュール(モジュールアドレス:X)に格納さ
れる。
0)、(2,0)、(3,0)がモジュール0に格納さ
れ、パック(0,1)、(1,1)、(2,1)、
(3,1)がモジュール1に格納され、パック(0,
2)、(1,2)、(2,2)、(3,2)がモジュー
ル2に格納され、パック(0,3)、(1,3)、
(2,3)、(3,3)がモジュール3に格納される。
(例えば、パック(0,0)、(0,1)、(0,
2)、(0,3))は別々のモジュール500に格納さ
れているので、横並びの16画素に対しては同時にアク
セスできる。しかし、前述したように同一のX座標を持
つ4つのパック(例えば、パック(0,0)、(1,
0)、(2,0)、(3,0))は同一のモジュール5
00に格納されているので、4×4画素に対しては同時
にアクセスができない。つまり、この場合は、リニアア
クセスには適しているが、タイルアクセスには適してい
ない。
(0,0)〜(3,0),(0,1)〜(3,3),
(0,2)〜(3,2),(0,3)〜(3,3)の順
に、UM140に格納されているとすると、図4に示し
たアドレス割付においては、同一のY座標を持つ4つの
パックが同一モジュール(モジュールアドレス:Y)に
格納される。この場合、タイルアクセスには適している
が、リニアアクセスには適していない。
適したものにするためには、「同一セル内において、同
一X座標を有するパックは、すべて異なるモジュールに
格納されており、かつ、同一Y座標を有するパックは、
すべて異なるモジュールに格納されている」必要があ
る。
式を示す図である。同図において、縦方向(Y方向)に
並んだ4つのパックは、同一モジュールに格納される。
すなわち、パック(0,0)、(1,3)、(2,
2)、(3,1)は、モジュール0に格納され、パック
(0,1)、(1,0)、(2,3)、(3,2)は、
モジュール1に格納され、パック(0,2)、(1,
1)、(2,0)、(3,3)は、モジュール2に格納
され、パック(0,3)、(1,2)、(2,1)、
(3,0)は、モジュール3に格納される。
は、X座標が0,1,2,3と並んでいるが、第1行目
(Y=1)のパックは、X座標が0,1,2,3を一つ
ずらした形、つまり、3,0,1,2と並んでいる。同
様に第2行目、第3行目も、さらに一つづつずらした形
で並んでいる。
一セル内において、同一X座標を有するパックは、すべ
て異なるモジュールに格納され、同一Y座標を有するパ
ックは、すべて異なるモジュールに格納される」という
条件を満たし、リニアアクセスとタイルアクセスを両立
させることができる。
場合のアドレス割付を示す図である。
レス割付になっているが、セル内のライン選択アドレス
が直接的にカラムアドレスとはなっておらず、新たな2
ビットのライン選択アドレスL[1],L[0]に代わっている
点が異なる。これはラインを選択する際にモジュール毎
に異なるカラムアドレスを指定する必要があるからであ
る。
的にメモリセルをアクセスするまでにアドレス変換する
必要がある。また、アクセスモードがリニアアクセスモ
ードかタイルアクセスモードかによって、アドレス変換
の方法が異なるため、アドレス変換する際にはアクセス
モード選択信号を考慮する必要がある。アドレス変換部
131が、このアドレス変換を行う。
たデータは、処理部でアクセスする際のデータ並びとは
異なるため、処理部にデータを渡す前に、UM140か
ら読み出したデータの並び替えをする必要がある。デー
タアライナ部132が、このデータの並び替えを行う。
えの方法について説明する。
モードの場合の入力アドレス(ライン選択アドレス)に
対するアドレス変換結果およびデータアライメントの対
応を示す図である。
選択アドレスの値、2列目はモジュール番号(モジュー
ルアドレス)を示しており、これらの組み合わせに対し
て、カラムアドレス(3列目)、UM140の各モジュ
ールに格納されているパックの座標(4列目)、画像本
来の画素の並びになるよう並び替えたときのパックの座
標(5列目)、及び、パックの並びを正しく並び替える
ための置換(6列目)を示している。
置換を表す。S1は、(0,1,2,3)という配列
を、(1,2,3,0)という配列へと変換する巡回置
換を示し、S2は、(0,1,2,3)という配列を
(2,3,0,1)という配列へと変換する巡回置換、
即ち、置換S1を2度施した置換S1*S1を示す。ま
た、1は、配列を変化させない恒等置換を示す。
カラムアドレス[C1,C0]はライン選択アドレスの値と一
致している。
なわち、各モジュール500に格納されている状態から
正しい状態に(元の画素配列のように)並べ替える際の
置換である。書込みの際は、6列目の逆置換を施せばよ
い。1の逆置換は1、S1の逆置換はS1*S2、S2
の逆置換はS2、S1*S2の逆置換は、S1である。
モードの場合の入力アドレス(ライン選択アドレス)に
対するアドレス変換結果およびデータアライメントの対
応を示す図である。
の構成と同じで、1列目はライン選択アドレスの値、2
列目はモジュール番号を示しており、これらの組み合わ
せに対して、カラムアドレス(3列目)、UM140の
各モジュールに格納されているパックの座標(4列
目)、画像本来の画素の並びになるよう並び替えたとき
のパックの座標(5列目)、及び、パックの並びを正し
く並び替えるための置換(6列目)を表わしている。
カラムアドレス[C1,C0]は2ビットの演算でモジュール
番号からライン選択アドレスの値を引いた値になってい
る。
換になっており、この場合にはデータアライナ部132
は、アクセスモード選択信号を必要としない。
座標を有するパックは、すべて異なるモジュールに格納
されており、同一Y座標を有するパックは、すべて異な
るモジュールに格納されている」という条件の格納方式
をとった場合には、モードによって異なる置換が必要な
場合もあり、その場合、データアライナ部132は、ア
クセスモード選択信号に応じて、異なる置換を行う。
ス変換部131とUM140内の各モジュール500と
の間の接続形態について説明する。
内のアドレス変換部131とUM140内の各モジュー
ル500との間の接続形態を示す図である。
から、各モジュール500に対して、カラムアドレスの
上位2ビット[C3,C2]が共通に供給される。また、カ
ラムアドレスの下位2ビット[C1,C0]は、各モジュー
ル500に対して個別に供給される。
セスを許可された処理部からメモリバス150を通し
て、アドレス及びアクセスモード選択信号が入力され
る。なお、同図では、メモリインタフェース部130に
渡されるアドレスのうち、カラムアドレスの上位2ビッ
ト[C3,C2]とライン選択アドレス2ビット[L1,L0]
のみを示してある。同図に示していないアドレスは、バ
ンクアドレス及びローアドレスとして、全てのモジュー
ル500に所定のタイミングでブロードキャストされ
る。
れたアドレスのうち、カラムアドレスの上位2ビットに
ついては、各モジュール500にブロードキャストす
る。また、ライン選択アドレス2ビットとアクセスモー
ド選択信号に基づいて、図8及び図9で示したように、
カラムアドレスの下位2ビットを生成する。このカラム
アドレスの下位2ビットはモジュール500毎に異なる
ので、各モジュール500に個別に分配する。各モジュ
ール500は、これら4ビットのカラムアドレスに従
い、出力すべきデータをセンスアンプ123上から選択
する。
部131は、メモリインタフェース部130内に設けら
れていたが、アドレス変換部131を、各モジュール5
00に設けるようにしてもよい。
変換部131を置いた例を示す図である。同図に示すよ
うに、各モジュール500は、アドレス変換部131を
備える。また、アドレス変換部131は、モジュールア
ドレス・レジスタ(Mreg)1400を備えるMre
g1400は、各モジュールのモジュールアドレス(モ
ジュール番号)を格納するレジスタである。例えば、モ
ジュール0のMreg1400には、「0」が設定さ
れ、モジュール1のMreg1400には、「1」が設
定され、モジュール2のMreg1400には、「2」
が設定され、モジュール3のMreg1400には、
「3」が設定される。Mreg1400の値は、固定に
しても可変にしてもよい。
30は、メモリバス150を介して受け取るアドレスを
すべてのモジュール500に所定のタイミングでブロー
ドキャストする。
1は、各Mreg1400に格納されたモジュールアド
レスと、メモリインタフェース部130から供給される
ライン選択アドレス及びアクセスモード選択信号とに基
づいて、カラムアドレスの下位2ビットを生成する。
500内のアドレス変換部131に各モジュール500
のモジュールアドレス(モジュール番号)を知らせるた
めに設けられたものであるので、単に、各モジュール5
00のモジュールアドレスを示す信号を各モジュール5
00のアドレス変換部131に供給するようにしてもよ
い。
いて説明する。
例を示す図である。
向のデータアライナ部132のみを示す。なお、メモリ
書込み方向のデータアライナ部も、メモリ読み出し方向
の場合と同様にして、巡回置換を2段重ねることで作る
ことができる。
ナ部132は、S1部1500と、S2部1510とを
備える。データアライナ部132は、ライン選択信号L
0、L1に従って、図8及び図9に示したように動作す
る。S1部1500およびS2部1510は、それぞ
れ、図8、図9の6列目に示してある置換S1、S2を
行うユニットである。
0は、セレクタ1501〜1504を備える。セレクタ
1501〜1504は、選択信号L0(ライン選択アド
レスL[0])の「0」,「1」に対応して、セレクタの入
力のうち0,1の添え字が付いているほうを選択して出
力する。すなわち、S1部1500は、L0=「1」の
とき、3,0,1,2の並びを0,1,2,3へ巡回置
換する。
1510は、セレクタ1511〜1514を備える。セ
レクタ1511〜1514は、選択信号L1(ライン選
択アドレスL[1])の「0」,「1」に対応して、セレク
タの入力のうち0,1の添え字が付いているほうを選択
して出力する。すなわち、S2部1510は、L1=
「1」のとき、2,3,0,1の並びを、0,1,2,
3へ巡回置換する。
部132で適宜並び替えられた1ライン分のデータは、
キャッシュ102、122等に格納される。
ックの並びを示す図である。
ライン選択アドレスがYのときのキャッシュの内容を表
わしている。
ライン選択アドレスがXのときのキャッシュの内容を表
わしている。
ータの格納方式について説明する。
の画像格納方式を表す図である。図14に示す格納方式
では、同一のY座標を持つ4つのパック、即ち、横並び
の16画素に対して同時にアクセスするリニアアクセス
と、同一のX座標を持つ4つのパック、即ち、4×4画
素に対して同時にアクセスするタイルアクセスに加え
て、更に、2×2パック、即ち8×2画素の領域を同時
にアクセスするモードをサポートしている。以下、この
アクセスを行うモードを、8×2アクセスモードと呼
ぶ。
ば、パック(0,0)、(0,1)、(1,0)、
(1,1)を同時にアクセスすることが可能になる。
4つのパックは、同一モジュールに格納される。すなわ
ち、パック(0,0)、(1,2)、(2,1)、
(3,3)は、モジュール0に格納され、パック(0,
1)、(1,3)、(2,0)、(3,2)は、モジュ
ール1に格納され、パック(0,2)、(1,0)、
(2,3)、(3,1)は、モジュール2に格納され、
パック(0,3)、(1,1)、(2,2)、(3,
0)は、モジュール3に格納される。
換とデータの並び替えの方法を示す図である。
8、図9に示した表の構成と同じである。
スモードの場合を示す図である。
スモードの場合を示す図である。
スモードの場合を示す図である。
⇔2」や「2⇔3」などの記述があるが、これは、それぞ
れ、(0,1,2,3)の中で、0と2、および、2と
3を交換する置換、すなわち、(0,1,2,3)から
(2,1,0,3)への置換、及び、(0,1,2,
3)から(0,1,3,2)への置換を表わしている。
する。
LSIの構成を示す図である。
データアライナ部132が、コネクタ部101、11
1、121に含まれている点で、図1に示したシステム
LSIと異なる。
クのデータ幅以下の場合、必要なデータを含むパックを
選択して処理部に渡せばよいので(リードの場合)、デ
ータアライナ部132は、実質的にセレクタとなりデー
タを並べ替える処理は不要となる。したがって、この時
は、データアライナ部132をメモリインタフェース部
130に置くよりも小さな物量でシステムが構成でき
る。なお、この場合、キャッシュ102、122等に
は、各パックが、例えば、図8、図9、図15〜図17
の4列目に示した並びで格納されることになる。
ネクタ部101、111、121に含めるようにしても
よい。この場合、各処理部がメモリインタフェース部1
30に送るアドレスの一部がモジュール毎に異なること
になる。すなわち、各処理部からメモリインタフェース
部130に対して、アドレスの一部については、モジュ
ール毎に異なるアドレスが渡される。メモリインタフェ
ース部130は、各処理部から渡されたアドレスのう
ち、モジュール毎に異なるアドレスについては、モジュ
ール毎に個別に送り、残りのアドレスについては、全て
のモジュールにブロードキャストする。
ムが動作するシステムにおける本発明によるメモリ領域
の使用例について説明する。
メモリ領域の使用例を示す図である。
で動作しているアプリケーションが直接アクセスする領
域1900と、表示画像やテクスチャなどを格納してお
く画像領域1910とに分けている。そして、一般のア
プリケーションが画像をテクスチャとして登録したり、
ビデオ入力を行う際には、必ず標準のライブラリ(関数
の集まり)を使用して、これらの処理を行うようにし、
これらのライブラリのドライバ(ライブラリ関数の実
体)に対してのみ、画像領域1910へのアクセスを許
可しておく。この場合、ドライバは、画像領域1910
にアクセスする際には、図6や図14に示したようなリ
ニアアクセスやタイルアクセスが可能な格納方式に即し
てアクセスする。
提供する際にはライブラリのドライバを共に提供するこ
とで、アプリケーションプログラムやコンパイラを変更
することなく、画像領域1910において異なるアクセ
ス方法(例えば、リニアアクセスとタイルアクセス)を
両立させることができる。
のアプリケーションプログラムが動作するシステムにお
いては、CPU上で動作しているアプリケーションがア
クセスする領域と、画像や音声などCPU以外のリソー
スがアクセスする領域とを分けておくことで、CPU以
外のリソースがアクセスする領域においてアプリケーシ
ョンプログラムやコンパイラを変更することなく、ある
特定の領域においてリニアアクセス(リニアキャッシン
グ)とタイルアクセス(タイルキャッシング)を両立さ
せることができる。
れば、同一のアドレス空間に対して、リニアアクセスと
タイルアクセス等、異なるアクセス方法でアクセスする
ことが可能となり、これによって、メモリアクセスに関
して、異なったローカリティ(局所性)を持つ処理部が
混在した場合でも、それぞれのローカリティに適したメ
モリアクセスが可能になる。
性)を持つ処理部が混在した場合でも、メモリへのアク
セス効率の低下を防止できる。また、各処理部がキャッ
シュを備えている場合は、ヒット率の向上が期待でき、
処理速度の向上が図れる。
ある。
である。
マッピングの例を示す図である。
示す図である。
る。
納する際のアドレスマッピングを示す図である。
するアドレス変換結果およびデータアライメントの対応
を示す図である。
するアドレス変換結果およびデータアライメントの対応
を示す図である。
ール500との間の接続形態を示す図である。
1を置いた例を示す図である。
である。
る。
図である。
対するアドレス変換結果およびデータアライメントの対
応を示す図である。
対するアドレス変換結果およびデータアライメントの対
応を示す図である。
に対するアドレス変換結果およびデータアライメントの
対応を示す図である。
ク図である。
するシステムにおけるUMの使用例を示す図である。
明する図である。
Claims (7)
- 【請求項1】 複数のモジュールで構成されるメモリ
と、 当該メモリに対してアクセスを行う処理部と、 当該処理部から発行されたメモリのアドレスを、アクセ
スモードに従って、各モジュール毎の個別のアドレスに
変換するアドレス変換部とアクセスモード及びアドレス
に従って、メモリに読み書きされるデータを並び替える
データアライナ部とを具備することを特徴とする情報処
理システム。 - 【請求項2】 特定のサイズを有するデータ単位で読み
書きすることが可能なモジュールを、N個備えたメモリ
と、 当該メモリとの間で、N個の前記データ単位からなるデ
ータの読み書きを行う処理部と、 当該処理部からのアクセス要求を受けて、メモリに対し
てアクセスを行うメモリインタフェース部とを備え、 前記メモリインタフェース部は、 前記処理部から受け取ったN個のデータ単位のそれぞれ
が、異なるモジュールに格納されるように、アクセスモ
ードに応じて、各データ単位を格納するモジュールと、
各モジュールにおける格納位置を決定することを特徴と
する情報処理システム。 - 【請求項3】 特定のサイズを有するデータ単位で読み
書きすることが可能なモジュールを、N個備えたメモリ
と、 当該メモリとの間で、N個の前記データ単位からなるデ
ータの読み書きを行う処理部と、 当該処理部がメモリにアクセスする際に発行したアドレ
スを、アクセスモードに従って、各モジュール毎の個別
アドレスにアドレス変換を行うアドレス変換部と、 処理部とメモリとの間でデータのやり取りを行う際、ア
クセスモードに従って、当該データを構成する前記デー
タ単位の並び替えを行うデータアライナ部とを備えたこ
とを特徴とする情報処理システム。 - 【請求項4】 前記アドレス変換部は、 N×N個のデータ単位からなる2次元配列において、同
一X座標を有するデータ単位は、すべて異なるモジュー
ルに格納され、かつ、同一Y座標を有するデータ単位
は、すべて異なるモジュールに格納されるように、アド
レス変換を行い、 前記データアライナ部は、 前記アドレス変換部の当該アドレス変換に応じて、デー
タ単位の並び替えを行うことを特徴とする請求項3に記
載の情報処理システム。 - 【請求項5】 それぞれ異なったローカリティを有する
処理部と、 それぞれの処理部が共通にアクセスするユニファイドメ
モリと、 各処理部が使用するデータを一時的に貯めておくキャッ
シュ部と、 各処理部からのアクセス要求を受けて、ユニファイドメ
モリに対してメモリアクセスを行うメモリインタフェー
ス部と、 各処理部から通知されるアクセスモードに応じて、ユニ
ファイドメモリへアクセスするためのアドレスを変換す
るアドレス変換部と、 前記アクセスモードに応じて、ユニファイドメモリとや
り取りするデータを並べ替えるデータアライナ部と、か
ら構成されることを特徴とする情報処理システム。 - 【請求項6】 前記ユニファイドメモリは、複数のモジ
ュールから構成され、 前記アドレス変換部は、当該各モジュール内にあること
を特徴とする請求項5に記載の情報処理システム。 - 【請求項7】 それぞれ異なったローカリティを有する
処理部と、 それぞれの処理部が共通にアクセスするユニファイドメ
モリと、 各処理部が使用するデータを一時的に貯めておくキャッ
シュ部と、 各処理部からのアクセス要求を受けて、ユニファイドメ
モリに対してメモリアクセスを行うメモリインタフェー
ス部と、 各処理部から通知されるアクセスモードに応じて、ユニ
ファイドメモリへアクセスするためのアドレスを変換す
るアドレス変換部と、 前記処理部と前記キャッシュ部との間に位置し、前記ア
クセスモードに応じて、前記処理部が読み出すデータの
選択を行うデータ選択部とから構成されることを特徴と
する情報処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19044799A JP3639464B2 (ja) | 1999-07-05 | 1999-07-05 | 情報処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP19044799A JP3639464B2 (ja) | 1999-07-05 | 1999-07-05 | 情報処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001022638A true JP2001022638A (ja) | 2001-01-26 |
JP3639464B2 JP3639464B2 (ja) | 2005-04-20 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040615 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040906 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050114 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
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