JP2001015807A - 半導体発光素子の製造方法 - Google Patents

半導体発光素子の製造方法

Info

Publication number
JP2001015807A
JP2001015807A JP18189799A JP18189799A JP2001015807A JP 2001015807 A JP2001015807 A JP 2001015807A JP 18189799 A JP18189799 A JP 18189799A JP 18189799 A JP18189799 A JP 18189799A JP 2001015807 A JP2001015807 A JP 2001015807A
Authority
JP
Japan
Prior art keywords
layer
light emitting
heat treatment
emitting device
atmosphere
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP18189799A
Other languages
English (en)
Other versions
JP3675234B2 (ja
Inventor
Toshiya Kamimura
俊也 上村
Takahide Koshio
高英 小塩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP18189799A priority Critical patent/JP3675234B2/ja
Priority to US09/599,556 priority patent/US6335212B1/en
Publication of JP2001015807A publication Critical patent/JP2001015807A/ja
Priority to US09/988,060 priority patent/US20020056847A1/en
Application granted granted Critical
Publication of JP3675234B2 publication Critical patent/JP3675234B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)
  • Led Device Packages (AREA)

Abstract

(57)【要約】 【課題】 発光素子の信頼性を向上させる製造方法を提
供する。 【解決手段】 絶縁性樹脂の硬化処理温度を標準条件よ
り高温で実施した後の熱処理（吸湿処理）を８５℃の雰
囲気中で行い、その後の高負荷耐久試験においても発光
特性が変化しなくなるのに必要な熱処理時間を、絶対湿
度を変動パラメータ（横軸）としてグラフにした。その
結果、発光特性の変化の有無の境界線は、絶対湿度の単
調減少関数となり、高負荷耐久試験においても安定した
発光特性を得るための熱処理時間Ｔ〔Hr〕は、式「Ｔ≧
−1.７Ｈ＋１２４；Ｈ〔Ｋpa〕は絶対湿度」を満たし
た。熱処理（吸湿処理）雰囲気の温度は６０℃以上、絶
対湿度は１0Kpa以上が望ましい。絶対湿度が１0Kpaを下
回ると、熱処理時間を長く要するか、或いは、熱処理の
効果が不十分になる。また、特に、熱処理雰囲気の絶対
湿度を５0Kpa以上とすれば、更に短い時間内に本熱処理
を完了できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、化合物半導体から
成る層が積層され、電極及び透光性絶縁性の保護膜層を
有する、絶縁性樹脂で封止された半導体発光素子に関
し、特に、 III族窒化物系化合物半導体発光素子の耐久
性や信頼性を高く確保することができる半導体発光素子
の製造方法に関する。
【０００２】
【従来の技術】図１は、本発明の熱処理に供すべき発光
ダイオード２００の構成例を示した模式的構成図であ
る。ワイヤー・ボンディング型の半導体発光素子１００
は、本図に示すように、リード２０１の上部の平坦部２
０３に取り付けられ、負電極１４０とリード２０１がワ
イヤ２０４で接続され、ワイヤー・ボンディング用電極
パッドとなる厚膜正電極１２０とリード２０２がワイヤ
２０５で接続された後、レンズを形成するために、エポ
キシ樹脂等の絶縁性樹脂２０６がポッティング工程等に
より成形されている。
【０００３】図２に、上記の半導体発光素子１００の詳
細な模式的断面図を示す。１０１はサファイヤ基板、１
０２はＡｌＮバッファ層、１０３はｎ型のＧａＮ層、１
０４はｎ型のＧａＮクラッド層、１０５は発光層、１０
６はｐ型のＡｌＧａＮクラッド層、１０７はｐ型のＧａ
Ｎコンタクト層、１１０は電流をコンタクト層１０７の
広範囲に拡散する薄膜正電極、１２０はワイヤー・ボン
ディング用電極パッドとなる厚膜正電極であり、１３０
は保護膜層、１４０は負電極である。
【０００４】また、保護膜層１３０は、透光性と絶縁性
を持たせるために、ＳｉＯx 等の酸化膜やＳｉＮx 等の
窒化膜から形成される。発光素子１００は、ワイヤー・
ボンディング実施後、発光素子上部（上記保護膜層１３
０側）から、各電極１２０、１４０の露出面及び保護膜
層１３０が、絶縁性樹脂２０６で封止され、百数十度で
硬化される。
【０００５】
【発明が解決しようとする課題】上記のようにエポキシ
樹脂等の絶縁性樹脂２０６を硬化させた後に、発光ダイ
オード２００を室温に戻すと、絶縁性樹脂２０６の熱収
縮の結果、発光素子１００に応力が加わり、残留する。
この応力が残っている状態で、高負荷耐久試験（高温、
高湿、大電流、長時間の駆動試験）を行うと、発光素子
１００の内部に発生する温度勾配に依る更なる応力が、
特に保護膜層１３０や保護膜層１３０を通じて薄膜正電
極１１０等に作用することになる。
【０００６】上記の温度勾配は、例えば、図２のｐ型Ｇ
ａＮコンタクト層１０７において、薄膜正電極１１０の
直下に位置する電流密度が高い部分と、薄膜正電極１１
０に覆われていない段差部Ｓなどの様な電流密度の極め
て低い部分とが隣接していることにより発生する。
【０００７】このような応力は通常の製造条件や使用で
は問題ないが、例えば、絶縁性樹脂２０６の硬化温度を
２００℃以上として過大な残留応力を発生させたり、長
時間高負荷耐久試験などの特に厳しい条件下に置かれた
場合、これにより保護膜層１３０の薄膜正電極１１０と
の接触面が部分的に変化し、発光特性等が影響を受ける
恐れがあった。従って、上記のような厳しい条件下での
信頼性を確保するために、材料品質の向上や、或いはポ
ッティング処理条件、硬化処理条件等の設定（規定）が
求められていた。
【０００８】本発明は、上記の課題を解決するために成
されたものであり、その目的は、厳しい条件下において
も保護膜層や薄膜正電極などの品質が高く維持される、
高信頼性を有する半導体発光素子の製造方法を提供する
ことである。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めには、以下の手段が有効である。即ち、第１の手段
は、電極及び保護膜層を有する半導体素子が絶縁性樹脂
で封止され、この絶縁性樹脂が高温下で硬化処理される
半導体発光素子の製造方法において、半導体発光素子を
硬化処理後に、常湿、又は、それ以上の高湿の雰囲気中
で熱処理することである。
【００１０】また、第２の手段は、上記第１の手段にお
いて、熱処理を６０℃以上の雰囲気中で行うことであ
る。
【００１１】また、第３の手段は、上記第１又は第２の
手段において、高湿の雰囲気中の湿度範囲を絶対湿度で
１０ＫＰａ以上とすることである。
【００１２】また、第４の手段は、上記第１乃至第３の
いずれか１つの手段において、高湿の雰囲気中の湿度範
囲を絶対湿度で５０ＫＰａ以上とすることである。
【００１３】更に、第５の手段は、上記第１乃至第４の
いずれか１つの手段において、熱処理を１気圧以上の雰
囲気中で行うことである。以上の手段により、前記の課
題を解決することができる。
【００１４】
【作用及び発明の効果】本発明の手段によれば、絶縁性
樹脂に対する硬化処理後の熱処理により、絶縁性樹脂に
おける吸湿作用が起こり、本吸湿作用により発光素子の
内部や表面に残留していた応力が、大幅に緩和される。
この残留応力の緩和により、厳しい条件下での使用を想
定して行った高負荷耐久試験においても絶縁性樹脂２０
６や保護膜層１３０や薄膜正電極１１０等が影響を受け
ることが無くなり、安定した発光特性を得ることができ
る。また、これらの作用・効果により、材料品質やポッ
ティング処理条件に対する限定範囲が大幅に緩和される
こととなり、これによって従来より生産性を大きく向上
することが可能となる。
【００１５】また、上記の熱処理は、６０℃以上の高
温、或いは、１０Ｋｐａ以上の高湿の処理雰囲気中で行
えば、高い吸湿作用による顕著な効果を発揮する。熱処
理温度が６０℃を下回ると、急激に熱処理時間を長く要
する様になるか、或いは、熱処理の効果が十分には得ら
れなくなる。また、熱処理雰囲気の絶対湿度は、１０Ｋ
ｐａ以上が望ましく、この絶対湿度が１０Ｋｐａを下回
ると、熱処理時間を長く要するか、或いは、熱処理の効
果が十分には得られなくなる。また、熱処理の雰囲気を
１気圧よりも高い気圧に加圧すれば、絶縁性樹脂におけ
る吸湿作用が加速されるため、更に短い時間で本発明の
熱処理を完了させることが可能となる。
【００１６】尚、これらの作用・効果は、少なくともＡ
ｌx Ｇａy Ｉｎ1-x-y Ｎ（０≦ｘ≦１，０≦ｙ≦１，０
≦ｘ＋ｙ≦１）にて表される２元系、３元系若しくは４
元系の半導体から成る半導体層が積層され、電極又は保
護膜層を有する III族窒化物系化合物半導体素子一般に
対して得ることができる。ただし、これらの半導体層よ
り発光素子を形成する場合には、２元系若しくは３元系
の半導体を用いた方がより望ましい。また、 III族元素
の一部は、ボロン（Ｂ）、タリウム（Tl）で置き換えて
も良く、また、窒素（Ｎ）の一部をリン（Ｐ）、砒素
（As）、アンチモン（Sb）、ビスマス（Bi）で置き換え
ても良い。
【００１７】更に、これらの半導体を用いてｎ型の III
族窒化物系化合物半導体層を積層する場合には、ｎ型不
純物として、Si、Ge、Se、Te、Ｃ等を添加しても良い。
また、ｐ型不純物としては、Zn、Mg、Be、Ca、Sr、Ba等
を添加することができる。
【００１８】また、これらの半導体層を結晶成長させる
基板としては、サファイヤの他にも、スピネル、Si、Si
Ｃ、ZnＯ、MgＯ、或いは、 III族窒化物系化合物単結晶
等を用いても良い。また、バッファ層には、窒化アルミ
ニウム（AlＮ）以外にも、一般に、低温で結晶成長させ
たＡｌx Ｇａ1-x Ｎ（０≦ｘ≦１）を用いることができ
る。
【００１９】また、これらの半導体層を結晶成長させる
方法としては、分子線気相成長法（ＭＢＥ）、有機金属
気相成長法（ＭＯＣＶＤ）、ハライド気相成長法（ＨＤ
ＶＰＥ）、液相成長法等が有効である。
【００２０】また、発光素子の光の取り出し効率を高め
るために、基板の裏面に、発光反射層としてAl、In、C
u、Ag、Pt、Ir、Pd、Rh、Ｗ、Mo、Ti、又はNi等の金属
を少なくとも１種類以上含んだ単体金属層、または、合
金金属層を形成しても良い。
【００２１】尚、上記の III族窒化物系化合物半導体層
等より構成される発光素子の構造としては、ホモ構造、
ヘテロ構造、ダブルヘテロ構造のものが考えられる。こ
れらは、ＭＩＳ接合、ＰＩＮ接合、或いは、ｐｎ接合等
により形成することができる。また、特に、発光層の構
造としては、単一量子井戸構造（ＳＱＷ）のものであっ
ても、井戸層と井戸層よりもバンドギャップの大きい障
壁層を形成した多重量子井戸構造（ＭＱＷ）のものであ
っても良い。
【００２２】本発明の作用・効果は、これらの何れの構
造或いは構成の半導体素子に対しても得ることができ
る。特に、本発明は上記の III族窒化物系化合物半導体
発光素子に対して前記の作用・効果を得ようとするもの
である。
【００２３】
【発明の実施の形態】以下、本発明を具体的な実施例、
及び実験に基づいて説明する。図２に、本発明の熱処理
に供すべきワイヤー・ボンディング型の半導体発光素子
１００の断面図を示す。サファイヤ基板１０１の上には
窒化アルミニウム(AlN) から成る膜厚約２００Åのバッ
ファ層１０２が設けられ、その上にシリコン(Si)ドープ
のGaN から成る膜厚約4.0 μｍの高キャリア濃度ｎ+ 層
１０３が形成されている。この高キャリア濃度ｎ+ 層１
０３の上にSiドープのｎ型GaN から成る膜厚約0.5 μｍ
のクラッド層１０４が形成されている。
【００２４】そして、クラッド層１０４の上にＧａＮと
Ｇａ0.8 Ｉｎ0.2 Ｎから成る多重量子井戸構造（ＭＱ
Ｗ）の膜厚約５００Åの発光層１０５が形成されてい
る。発光層１０５の上にはｐ型Al0.15Ga0.85N から成る
膜厚約６００Åのクラッド層１０６が形成されている。
さらに、クラッド層１０６の上にはｐ型GaN から成る膜
厚約１５００Åのコンタクト層１０７が形成されてい
る。
【００２５】又、コンタクト層１０７の上には金属蒸着
による薄膜正電極１１０が、ｎ+ 層１０３上には負電極
１４０が形成されている。薄膜正電極１１０は、コンタ
クト層１０７に接合する膜厚約15Åのコバルト(Co)より
成る薄膜正電極第１層１１１と、Coに接合する膜厚約60
Åの金(Au)より成る薄膜正電極第２層１１２とで構成さ
れている。
【００２６】厚膜正電極１２０は、膜厚約１７５Åのバ
ナジウム（Ｖ）より成る厚膜正電極第１層１２１と、膜
厚約１５０００Åの金（Ａｕ）より成る厚膜正電極第２
層１２２と、膜厚約１００Åのアルミニウム（Ａｌ）よ
り成る厚膜正電極第３層１２３とを薄膜正電極１１０の
上から順次積層させることにより構成されている。負電
極１４０は、膜厚約１７５Åのバナジウム(V) 層１４１
と、膜厚約１０００Åのアルミニウム(Al)層１４２と、
膜厚約５００Åのバナジウム(V) 層１４３と、膜厚約５
０００Åのニッケル(Ni)層１４４と、膜厚８０００Åの
金（Ａｕ）層１４５とを高キャリア濃度ｎ+ 層１０３の
一部露出された部分の上から順次積層させることにより
構成されている。また最上部には、ＳｉＯ2 膜より成る
保護膜層１３０が形成されている。
【００２７】この様にして、形成された半導体発光素子
１００は、図１に示す様に、リード２０３の上部の平坦
部２０３に取り付けられている。そして、負電極１４０
とリード２０１がワイヤ２０４で接続され、ワイヤー・
ボンディング用電極パッドとなる厚膜正電極１２０とリ
ード２０２がワイヤ２０５で接続されている。また、レ
ンズを形成するために、エポキシ樹脂等の絶縁性樹脂２
０６がポッティング工程により成形され、百数十度で硬
化される。
【００２８】次に、上記のダイオード２００の製造方法
について、＜１：半導体発光素子１００の製造工程＞、
＜２：発光ダイオード２００の組み立て工程＞、＜３：
発光ダイオード２００の熱処理工程＞（以下、「製造工
程１、製造工程２、製造工程３」等と言う場合があ
る。）の順に説明する。
【００２９】＜１：半導体発光素子１００の製造工程＞
図２に、本発明の熱処理に供すべき発光ダイオード２０
０の主要部分を構成する化合物半導体発光素子１００の
構成例を示した模式的断面図を示す。本発光素子１００
は、有機金属気相成長法（ＭＯＶＰＥ法）による気相成
長により製造された。用いられたガスは、アンモニア(N
H3) 、キャリアガス(H2,N2)、トリメチルガリウム(Ga(C
H3)3)（以下「TMG 」と記す）、トリメチルアルミニウ
ム(Al(CH3)3)（以下「TMA 」と記す）、トリメチルイン
ジウム(In(CH3)3)（以下「TMI 」と記す）、シラン(SiH
4)とシクロペンタジエニルマグネシウム(Mg(C5H5)2)
（以下「CP2Mg 」と記す）である。まず、有機洗浄及び
熱処理により洗浄したａ面を主面とした単結晶の基板１
０１をMOVPE 装置の反応室に載置されたサセプタに装着
する。次に、常圧でH2を反応室に流しながら温度１１５
０℃で基板１０１をベーキングした。次に、基板１０１
の温度を４００℃まで低下させて、H2、NH3 及びTMA を
供給してAlN のバッファ層１０２を約２００Åの膜厚に
形成した。
【００３０】次に、基板１０１の温度を１１５０℃にま
で上げ、H2、NH3 、TMG 及びシランを供給し、膜厚約4.
0 μｍ、電子濃度2 ×1018/cm3のシリコン（Ｓｉ）ドー
プのGaN から成る高キャリア濃度ｎ+ 層１０３を形成し
た。次に、基板１０１の温度を１１００℃に保持し、N2
又はH2、NH3 、TMG 及びシランを供給して、膜厚約０．
５μｍ、電子濃度１×1018/cm3のシリコン（Ｓｉ）ドー
プのＧａＮから成るクラッド層１０４を形成した。上記
のクラッド層１０４を形成した後、結晶温度を８５０℃
に降温し、N2又はH2、NH3 、TMG 及びTMI を供給して、
膜厚約５００ÅのＧａＮとGa0.8In0.2N から成る発光層
１０５を形成した。
【００３１】次に、基板１０１の温度を１０００℃に昇
温し、N2又はH2、NH3 、TMG 、TMA及びCP2Mg を供給し
て、膜厚約５００Å、マグネシウム(Mg)をドープしたｐ
型Al 0.15Ga0.85N から成るクラッド層１０６を形成し
た。次に、基板１０１の温度を１０００℃に保持し、N2
又はH2、NH3 、TMG 及びCP 2Mg を供給して、膜厚約１０
００Å、Mgをドープしたｐ型GaN から成るコンタクト層
１０７を形成した。
【００３２】次に、コンタクト層１０７の上にエッチン
グマスクを形成し、所定領域のマスクを除去して、マス
クで覆われていない部分のコンタクト層１０７、クラッ
ド層１０６、発光層１０５、クラッド層１０４、ｎ+ 層
１０３の一部を塩素を含むガスによる反応性イオンエッ
チングによりエッチングして、ｎ+ 層１０３の表面を露
出させた。次に、以下の手順で、ｎ+ 層１０３に接合す
る負電極１４０と、コンタクト層１０７に接合する薄膜
正電極１１０とを形成した。
【００３３】［１］蒸着装置にて、10-6Torrオーダ以下
の高真空に排気した後、表面に一様に膜厚約15ÅのCoを
成膜し、このCoより形成された薄膜正電極第１層１１１
の上に膜厚約60ÅのAuより成る薄膜正電極第２層１１２
を成膜する。 ［２］次に、表面上にフォトレジストを一様に塗布し
て、フォトリソグラフィにより、コンタクト層１０７の
上に積層する薄膜正電極１１０の形成部分以外のフォト
レジストを除去する。 ［３］次に、エッチングにより露出しているCo、Auを除
去した後、フォトレジストを除去し、コンタクト層１０
７上に薄膜正電極１１０を形成する。
【００３４】［４］次に、フォトレジストを塗布し、フ
ォトリソグラフィによりｎ+ 層１０３の露出面上の所定
領域に窓を形成して、10-6Torrオーダ以下の高真空に排
気した後、膜厚約１７５Åのバナジウム(V) 層１４１
と、膜厚約１０００Åのアルミニウム(Al)層１４２と、
膜厚約５００Åのバナジウム(V) 層１４３と、膜厚約５
０００Åのニッケル(Ni)層１４４と、膜厚約８０００Å
の金（Ａｕ）層１４５とを順次蒸着した。次に、フォト
レジストを除去する。これによりｎ+ 層１０３の露出面
上に負電極１４０が形成される。
【００３５】［５］その後、コンタクト層１０７と薄膜
正電極１１０とのコンタクト抵抗を低減させるための熱
処理を行った。即ち、試料雰囲気を真空ポンプで排気
し、O2ガスを供給して圧力１０Ｐａとし、その状態で雰
囲気温度を約 570℃にして、約4分程度加熱した。
【００３６】上記の工程により形成された薄膜正電極１
１０上に、更に、厚膜正電極１２０を形成するために、
フォトレジストを一様に塗布して、厚膜正電極１２０の
形成部分のフォトレジストに窓を開ける。その後、膜厚
約１７５Åのバナジウム（Ｖ）層１２１と、膜厚約１５
０００Åの金（Ａｕ）層１２２と、膜厚約１００Åのア
ルミニウム（Ａｌ）層１２３とを薄膜正電極１１０の上
に順次蒸着により成膜させ、［４］の工程と同様にリフ
トオフ法により厚膜正電極１２０を形成する。
【００３７】その後、エレクトロンビーム蒸着により、
上部に露出している最上層に一様にＳｉＯ2 より成る保
護膜層１３０を形成し、フォトレジストの塗布、フォト
リソグラフィー工程を経て、厚膜正電極１２０および負
電極１４０に外部露出部分ができるようにほぼ同面積の
窓をそれぞれ一つづつウエットエッチングにより形成す
る。このようにして、発光素子１００を形成する。
【００３８】＜２：発光ダイオード２００の組み立て工
程＞上記の製造工程に従って製造された半導体発光素子
１００は、その後、図１に示すように、リード２０３の
上部の平坦部２０３に取り付けられ、負電極１４０とリ
ード２０１がワイヤ２０４で接続され、ワイヤー・ボン
ディング用電極パッドとなる厚膜正電極１２０とリード
２０２がワイヤ２０５で接続された後、レンズを形成す
るために、エポキシ樹脂等の絶縁性樹脂２０６がポッテ
ィング工程により成形される。
【００３９】本ポッティング工程では、発光素子上部
（上記保護膜層１３０側）から、各電極１２０、１４０
の露出面及び保護膜層１３０が、エポキシ樹脂等の絶縁
性樹脂で封止され、その後、発光ダイオード２００は、
絶縁性樹脂２０６を硬化させるため、通常は１２０℃で
１時間、１５０℃で４時間硬化処理される。尚、本件高
負荷耐久試験用として特に、絶縁性樹脂２０６の熱収縮
の結果発生する残留応力を過大にするため、１２０℃で
１時間、２００℃で４時間の硬化処理を実施した。
【００４０】＜３：発光ダイオード２００の熱処理工程
＞上記の製造工程１、２に従って製造された発光ダイオ
ード２００は、その後、絶縁性樹脂２０６に吸湿させる
ために、１気圧、８５℃、相対湿度９０％の雰囲気中で
５０時間保存されることにより、熱処理（吸湿処理）さ
れる。尚、本熱処理の実施条件については、後で詳しく
述べる。以上のようにして、発光ダイオード２００は、
上記の製造工程１、２、３の順に従って製造された。
【００４１】以上のように発光ダイオード２００を製造
することにより、絶縁性樹脂２０６の硬化温度を標準条
件より高温で実施し残留応力を過大とした状態で高負荷
耐久試験（高温、高湿、大電流、長時間の駆動試験）を
行っても、保護膜層１３０や薄膜正電極１１０等が影響
を受けることが無くなり、安定した発光特性を得ること
ができた。これは、特に、上記の製造工程３で、上記の
熱処理（１気圧、８５℃、相対湿度９０％の雰囲気中で
５０時間保存）により、絶縁性樹脂２０６に残留してい
た応力の緩和が十分に行われたためである。
【００４２】〔発光ダイオード２００の熱処理条件〕上
記の製造工程３における熱処理の実施条件を詳しく調べ
るために、以下の２つの実験ａ．ｂ．を行った。 《ａ．温度依存性の実験》本実験は、上記の＜１：半導
体発光素子１００の製造工程＞及び＜２：発光ダイオー
ド２００の組み立て工程＞に従って製造された発光ダイ
オード２００について、その後の熱処理工程における処
理雰囲気の温度（℃）と熱処理時間（ｈｒ）との関係を
調査したものである。
【００４３】図３は、本実験の結果を示す表である。本
表中の○印は、この熱処理工程後に行った高負荷耐久試
験（高温、高湿、大電流、長時間の駆動試験）の結果、
発光特性に変化がなかったことを示している。本実験
は、熱処理を相対湿度９０％の雰囲気中でそれぞれ行な
った。
【００４４】図３の実験結果を片対数グラフにプロット
したものを図４に示す。本グラフから判るように、熱処
理後の発光特性の変化の有無の境界を示すグラフは、必
要とされる熱処理時間が温度の上昇に伴い単調に減少す
るいわゆる単調減少関数になっている。これらの実験結
果より、次のことが結論できる。 １）熱処理温度を６０℃から１００℃に近づける程、熱
処理時間を短くすることができる。例えば、（６０
℃）の場合では、約５００時間（約３週間）を本熱処理
に要したが、（８５℃）の場合では、２日（約５０時
間）で本熱処理を完了させることができた。 ２）熱処理温度は、６０℃以上が望ましい。これは、熱
処理温度が６０℃を下回ると、急激に熱処理時間を長く
要する様になるか、或いは、熱処理の効果が十分には得
られなくなるからである。
【００４５】《ｂ．湿度依存性の実験》本実験は、上記
の＜１：半導体発光素子１００の製造工程＞及び＜２：
発光ダイオード２００の組み立て工程＞に従って製造さ
れた発光ダイオード２００について、その後の熱処理工
程における処理雰囲気の湿度（相対湿度（％）及び、絶
対湿度（Ｋｐａ））と熱処理時間（ｈｒ）との関係を調
査したものである。
【００４６】図５は、本実験の結果を示す表である。本
表中の○印は、上記の実験ａ．と同様に、上記の高負荷
耐久試験（検査）の結果を示したものである。本実験
は、熱処理を８５℃の雰囲気中でそれぞれ行なった。
【００４７】図５の実験結果を絶対湿度（Ｋｐａ）に換
算して、熱処理（吸湿処理）に必要な最小時間をプロッ
トしたグラフを図６に示す。ただし、本グラフ中には、
上記の実験ａ．において熱処理時間が２００時間未満で
も発光特性に変化がなかった場合（、）の最小時間
についても合わせて記載した。本グラフから判るよう
に、熱処理後の発光特性の変化の有無の境界を示すグラ
フは、単調減少関数になっている。これらの実験結果よ
り、次のことが結論できる。
【００４８】１）上記の高負荷耐久試験で安定した発光
特性を得るための熱処理時間Ｔ〔ｈｒ〕は、次式（１）
に従う。
【数１】 Ｔ≧−1.７Ｈ＋１２４ …（１） ただし、ここで、Ｈ〔Ｋｐａ〕は、熱処理雰囲気の絶対
湿度である。 ２）熱処理雰囲気の絶対湿度は、１０Ｋｐａ以上が望ま
しい。これは、絶対湿度が１０Ｋｐａを下回ると、熱処
理時間を長く要するか、或いは、熱処理の効果が十分に
は得られなくなるからである。 ３）熱処理雰囲気の絶対湿度は、５０Ｋｐａ以上が、更
により望ましい。絶対湿度を５０Ｋｐａ以上とすれば、
更に短い時間で本熱処理を完了させることも可能であ
る。
【００４９】尚、上記の実験ａ．ｂ．では、１気圧の雰
囲気中で熱処理を行ったが、熱処理の雰囲気を１気圧よ
りも高い気圧に加圧すれば、より高温で高湿の雰囲気が
得られるため、上記の実験ａ．ｂ．よりも更に短い時間
で本発明の熱処理を完了させることが可能となる。
【図面の簡単な説明】
【図１】本発明の熱処理に供すべき発光ダイオードの構
成例を示した構成図。
【図２】本発明の熱処理に供すべき発光ダイオードの主
要部分を構成する化合物半導体発光素子の構成例を示し
た模式的断面図。
【図３】本発明の熱処理における温度依存性を調べる実
験の結果を示す表。
【図４】本発明の熱処理における温度依存性を調べる実
験の結果を示すグラフ。
【図５】本発明の熱処理における湿度依存性を調べる実
験の結果を示す表。
【図６】本発明の熱処理における湿度依存性を調べる実
験の結果を示すグラフ。
【符号の説明】
１００ … 半導体発光素子 １０１ … サファイヤ基板 １０２ … ＡｌＮバッファ層 １０３ … ｎ型のＧａＮ層 １０４ … ｎ型のＧａＮクラッド層 １０５ … 発光層 １０６ … ｐ型のＡｌＧａＮクラッド層 １０７ … ｐ型のＧａＮコンタクト層 １１０ … 薄膜正電極 １１１ … 薄膜正電極第１層 １１２ … 薄膜正電極第２層 １２０ … 厚膜正電極 １２１ … 厚膜正電極第１層 １２２ … 厚膜正電極第２層 １２３ … 厚膜正電極第３層 １３０ … 保護膜層 １４０ … 負電極 ２００ … 発光ダイオード ２０１，２０２ … リード ２０４，２０５ … ワイヤ ２０６ … 絶縁性樹脂
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F041 AA43 CA05 CA34 CA40 CA46 CA65 CA73 CA74 CA77 DA07 DA18 DA44 DA57 5F073 AA74 CA07 DA05 DA35 EA28 FA29

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電極及び保護膜層を有する半導体発光素
    子が絶縁性樹脂で封止され、前記絶縁性樹脂が高温下で
    硬化処理される半導体発光素子の製造方法であって、 前記半導体発光素子を前記硬化処理後に、常湿、又は、
    それ以上の高湿の雰囲気中で熱処理することを特徴とす
    る半導体発光素子の製造方法。
  2. 【請求項２】 前記熱処理を６０℃以上の雰囲気中で行
    うことを特徴とする請求項１に記載の半導体発光素子の
    製造方法。
  3. 【請求項３】 前記高湿の雰囲気中の湿度範囲は、絶対
    湿度で１０ＫＰａ以上であることを特徴とする請求項１
    又は請求項２に記載の半導体発光素子の製造方法。
  4. 【請求項４】 前記高湿の雰囲気中の湿度範囲は、絶対
    湿度で５０ＫＰａ以上であることを特徴とする請求項１
    乃至請求項３のいずれか１項に記載の半導体発光素子の
    製造方法。
  5. 【請求項５】 前記熱処理を１気圧以上の雰囲気中で行
    うことを特徴とする請求項１乃至請求項４のいずれか１
    項に記載の半導体発光素子の製造方法。
JP18189799A 1999-06-28 1999-06-28 半導体発光素子の製造方法 Expired - Fee Related JP3675234B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP18189799A JP3675234B2 (ja) 1999-06-28 1999-06-28 半導体発光素子の製造方法
US09/599,556 US6335212B1 (en) 1999-06-28 2000-06-23 Method of fabricating a semiconductor light-emitting element
US09/988,060 US20020056847A1 (en) 1999-06-28 2001-11-16 Semiconductor light-emitting element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18189799A JP3675234B2 (ja) 1999-06-28 1999-06-28 半導体発光素子の製造方法

Publications (2)

Publication Number Publication Date
JP2001015807A true JP2001015807A (ja) 2001-01-19
JP3675234B2 JP3675234B2 (ja) 2005-07-27

Family

ID=16108804

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18189799A Expired - Fee Related JP3675234B2 (ja) 1999-06-28 1999-06-28 半導体発光素子の製造方法

Country Status (2)

Country Link
US (2) US6335212B1 (ja)
JP (1) JP3675234B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010089400A (ko) * 1999-09-06 2001-10-06 이즈하라 요조 자기 주사형 발광 장치의 마스크 패턴 설계 방법
DE10051465A1 (de) 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
JP2003532298A (ja) * 2000-04-26 2003-10-28 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 発光半導体素子
WO2001084640A1 (de) * 2000-04-26 2001-11-08 Osram Opto Semiconductors Gmbh LUMINESZENZDIODENCHIP AUF DER BASIS VON GaN UND VERFAHREN ZUM HERSTELLEN EINES LUMINESZENZDIODENBAUELEMENTS
TWI292227B (en) * 2000-05-26 2008-01-01 Osram Opto Semiconductors Gmbh Light-emitting-dioed-chip with a light-emitting-epitaxy-layer-series based on gan
JP4581198B2 (ja) * 2000-08-10 2010-11-17 ソニー株式会社 窒化物化合物半導体層の熱処理方法及び半導体素子の製造方法
US7915085B2 (en) 2003-09-18 2011-03-29 Cree, Inc. Molded chip fabrication method
KR100631981B1 (ko) * 2005-04-07 2006-10-11 삼성전기주식회사 수직구조 ３족 질화물 발광 소자 및 그 제조 방법
US20070235872A1 (en) * 2006-03-28 2007-10-11 Ping-Chang Wu Semiconductor package structure
US9159888B2 (en) * 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US8232564B2 (en) 2007-01-22 2012-07-31 Cree, Inc. Wafer level phosphor coating technique for warm light emitting diodes
US9024349B2 (en) * 2007-01-22 2015-05-05 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US9196799B2 (en) * 2007-01-22 2015-11-24 Cree, Inc. LED chips having fluorescent substrates with microholes and methods for fabricating
TWI492412B (zh) * 2007-09-07 2015-07-11 Cree Inc 晶圓級磷光體塗佈方法及使用該方法製造之裝置
US8167674B2 (en) 2007-12-14 2012-05-01 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US9041285B2 (en) 2007-12-14 2015-05-26 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US8878219B2 (en) * 2008-01-11 2014-11-04 Cree, Inc. Flip-chip phosphor coating method and devices fabricated utilizing method
US8637883B2 (en) 2008-03-19 2014-01-28 Cree, Inc. Low index spacer layer in LED devices
JP5115425B2 (ja) * 2008-09-24 2013-01-09 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子
CN102339938A (zh) * 2010-07-20 2012-02-01 隆达电子股份有限公司 发光二极管的封装结构
US10546846B2 (en) 2010-07-23 2020-01-28 Cree, Inc. Light transmission control for masking appearance of solid state light sources
CN102456803A (zh) * 2010-10-20 2012-05-16 展晶科技(深圳)有限公司 发光二极管封装结构
US9166126B2 (en) 2011-01-31 2015-10-20 Cree, Inc. Conformally coated light emitting devices and methods for providing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476884A (en) * 1989-02-20 1995-12-19 Toray Industries, Inc. Semiconductor device-encapsulating epoxy resin composition containing secondary amino functional coupling agents
US5514627A (en) * 1994-01-24 1996-05-07 Hewlett-Packard Company Method and apparatus for improving the performance of light emitting diodes

Also Published As

Publication number Publication date
US20020056847A1 (en) 2002-05-16
JP3675234B2 (ja) 2005-07-27
US6335212B1 (en) 2002-01-01

Similar Documents

Publication Publication Date Title
JP3675234B2 (ja) 半導体発光素子の製造方法
JP3567790B2 (ja) Ｉｉｉ族窒化物系化合物半導体発光素子
JP3705016B2 (ja) 透光性電極用膜及びｉｉｉ族窒化物系化合物半導体素子
JP2005277374A (ja) Ｉｉｉ族窒化物系化合物半導体発光素子及びその製造方法
CN111492494B (zh) 半导体发光元件及其制造方法
JP2007157853A (ja) 半導体発光素子およびその製造方法
EP1049178A2 (en) Group III nitride compound semiconductor light-emitting device
KR101257572B1 (ko) 반도체 발광 소자
JP3612985B2 (ja) 窒化ガリウム系化合物半導体素子及びその製造方法
US20080248639A1 (en) Method for forming electrode for group III nitride based compound semiconductor and method for manufacturing p-type group III nitride based compound semiconductor
JP2002232005A (ja) 発光素子
JP2000188421A (ja) Ｉｉｉ族窒化物系化合物半導体素子
JP3703975B2 (ja) 窒化ガリウム系化合物半導体発光素子
JP3836245B2 (ja) 窒化ガリウム系化合物半導体素子
JP3480297B2 (ja) 半導体素子
JP3705637B2 (ja) ３族窒化物半導体発光素子及びその製造方法
JP3981797B2 (ja) 半導体発光素子
JP5434343B2 (ja) Ｉｔｏ電極の形成方法、半導体素子のｉｔｏ電極及びｉｔｏ電極を備えた半導体素子
JP3436152B2 (ja) ＧａＮ系の半導体素子
JP3712870B2 (ja) 窒化ガリウム系化合物半導体発光素子
JP2003309289A (ja) 窒化物系半導体発光素子およびその製造方法
JPH11195814A (ja) ＧａＮ系の半導体素子
JP2001339101A (ja) 窒化ガリウム系化合物半導体素子
JP2000082843A (ja) 窒化ガリウム系化合物半導体素子
JP2005079152A (ja) 半導体発光素子及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040210

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050118

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050425

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080513

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090513

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130513

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees