JP2001015767A - Compound semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、化合物半導体装置
の構造に関する。特に、本発明は、マイクロ波集積回路
に使用される化合物半導体装置の構造に関する。The present invention relates to a structure of a compound semiconductor device. In particular, the present invention relates to the structure of a compound semiconductor device used for a microwave integrated circuit.
【０００２】[0002]
【従来の技術】化合物半導体を使用した電界効果トラン
ジスタ（ＦＥＴ）は、高周波特性に優れていることか
ら、マイクロデバイスとして広く使用されている。特
に、携帯電話や衛星放送の普及により、化合物半導体を
用いたＭＥＳＦＥＴやＨＥＭＴ等をマイクロ波集積回路
（monolithic microwave integrated circuit:ＭＭＩ
Ｃ）に作り込むことが広く行われている。2. Description of the Related Art A field effect transistor (FET) using a compound semiconductor is widely used as a micro device because of its excellent high frequency characteristics. In particular, due to the spread of mobile phones and satellite broadcasting, MESFETs and HEMTs using compound semiconductors have been replaced with monolithic microwave integrated circuits (MMIs).
C) is widely used.
【０００３】ＭＭＩＣは１枚の半導体チップ上に能動素
子である能動素子とキャパシタ、インダクタ、抵抗等の
受動素子とを同一の半導体チップ上に形成する。たとえ
ばＭＥＳＦＥＴは、半絶縁性基板に選択的にイオン注入
して動作層を形成し、その表面にソースとドレインの２
つのオーム製電極と、両者の間にショットキー障害のゲ
ート電極を設けた三端子構造を有している。そして、Ｍ
ＥＳＦＥＴの場合、受動素子の一つである抵抗素子の形
成は、動作層と同様、イオン注入によって行われる。し
たがって、加速電圧、ドーズ量等のイオン注入条件を最
適化することで所望の抵抗値を得ることができる。[0003] In the MMIC, an active element, which is an active element, and passive elements such as capacitors, inductors and resistors are formed on one semiconductor chip on the same semiconductor chip. For example, in a MESFET, an active layer is formed by selectively ion-implanting a semi-insulating substrate, and two surfaces of a source and a drain are formed on the surface thereof.
It has a three-terminal structure with two ohmic electrodes and a Schottky gate electrode between them. And M
In the case of the ESFET, the formation of the resistance element, which is one of the passive elements, is performed by ion implantation as in the case of the operation layer. Therefore, a desired resistance value can be obtained by optimizing the ion implantation conditions such as the acceleration voltage and the dose.
【０００４】一方、ＨＥＭＴやＨＢＴは、半絶縁性基板
上に形成された多層構造のエピタキシャル結晶成長層を
そのまま動作層として用いる。そのため、動作層形成の
ためのイオン注入は行われず、したがって、抵抗素子も
イオン注入によっては形成されない。従来では、結晶成
長層の平面パターン形状の最適化によって所望の抵抗値
を得ていた。しかしながら、平面パターン形状の決定
は、所望の抵抗値だけではなく、チップ全体のレイアウ
トやチップ面積も考慮して行わなければならない。その
ため、抵抗素子の平面パターン形状は自由に決定するこ
とはできず、設定できる抵抗値の範囲が制限されてしま
う場合があった。あるいは、所望の抵抗値を実現するた
めに、その周辺のレイアウトの変更等が生じ、多大な設
計時間が必要とされる場合があった。On the other hand, HEMTs and HBTs use an epitaxial crystal growth layer having a multilayer structure formed on a semi-insulating substrate as an operation layer as it is. Therefore, ion implantation for forming the operation layer is not performed, and therefore, the resistance element is not formed by ion implantation. Conventionally, a desired resistance value has been obtained by optimizing the planar pattern shape of the crystal growth layer. However, the determination of the plane pattern shape must be performed in consideration of not only the desired resistance value but also the layout and chip area of the entire chip. Therefore, the planar pattern shape of the resistance element cannot be freely determined, and the range of the settable resistance value may be limited. Alternatively, in order to realize a desired resistance value, a change in the layout around the resistor or the like occurs, and a large design time may be required.
【０００５】[0005]
【発明が解決しようとする課題】本発明は、このような
課題を解決し、抵抗素子の設計の自由度が大きいヘテロ
基板を用いた化合物半導体装置を提供することを目的と
する。SUMMARY OF THE INVENTION An object of the present invention is to provide a compound semiconductor device using a hetero-substrate having a high degree of freedom in designing a resistance element by solving such problems.
【０００６】本発明のさらに他の目的は、設計期間の短
縮化が可能なヘテロ基板を用いた化合物半導体装置を提
供することである。It is still another object of the present invention to provide a compound semiconductor device using a heterosubstrate capable of shortening the design period.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するた
め、本発明の特徴は、半導体基板と、半導体基板上に設
けられたバッファ層と、バッファ層上に設けられた電子
走破層と、電子走破層上に設けられた電子供給層と、電
子供給層上に設けられたキャップ層であって、少なくと
も１つのエッチング停止層が挿入されたキャップ層と、
から成る半導体層を用いて形成される化合物半導体装置
において、キャップ層は、少なくとも２つの異なる膜厚
を有するように形成され、その膜厚の違いによって抵抗
値の異なる抵抗素子を構成することである。In order to solve the above problems, the present invention is characterized by a semiconductor substrate, a buffer layer provided on the semiconductor substrate, an electron breakdown layer provided on the buffer layer, An electron supply layer provided on the running layer; a cap layer provided on the electron supply layer, wherein the cap layer has at least one etching stop layer inserted therein;
In a compound semiconductor device formed using a semiconductor layer made of a semiconductor device, the cap layer is formed to have at least two different film thicknesses, and constitutes a resistance element having a different resistance value depending on the difference in the film thickness. .
【０００８】より好ましくは、半導体基板、バッファ
層、電子走破層、電子供給層、キャップ層およびエッチ
ング停止層は、III-V族化合物半導体で構成されること
である。さらに好ましくは、半導体基板、バッファ層お
よびキャップ層は、ＧａＡｓで構成され、電子走破層
は、ＩｎＧａＡｓで構成され、電子供給層およびエッチ
ング停止層は、ＡｌＧａＡｓで構成されることである。[0008] More preferably, the semiconductor substrate, the buffer layer, the electron transport layer, the electron supply layer, the cap layer and the etching stop layer are made of a III-V compound semiconductor. More preferably, the semiconductor substrate, the buffer layer and the cap layer are made of GaAs, the electron transit layer is made of InGaAs, and the electron supply layer and the etching stop layer are made of AlGaAs.
【０００９】本発明の特徴によれば、キャップ層に予め
少なくとも１つのエッチング停止層を挿入し、パターニ
ングおよびエッチングを繰り返すことで、異なる膜厚を
有するキャップ層を少なくとも２つ形成する。キャップ
層は膜厚に応じた比抵抗を有するので、膜厚の数だけ異
なる抵抗を実現することができる。すなわち、抵抗素子
を構成するキャップ層の膜厚の違いによって異なる抵抗
値を実現し、その平面パターンの形状の変更を不要とす
る。したがって、本発明の特徴によれば、異なる抵抗値
を有する同一平面パターン形状の抵抗素子を提供するこ
とができる。それにより、抵抗素子の設計の自由度を大
きくし、また設計工期の短縮を図ることができる。According to a feature of the present invention, at least two cap layers having different film thicknesses are formed by inserting at least one etching stop layer into the cap layer in advance and repeating patterning and etching. Since the cap layer has a specific resistance corresponding to the film thickness, it is possible to realize different resistances by the number of film thicknesses. In other words, different resistance values are realized depending on the difference in the thickness of the cap layer constituting the resistance element, and it is not necessary to change the shape of the plane pattern. Therefore, according to the features of the present invention, it is possible to provide a resistance element having the same plane pattern shape having different resistance values. Thus, the degree of freedom in designing the resistance element can be increased, and the design period can be shortened.
【００１０】[0010]
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。以下の図面の記載において、同一
の部分には同一の符号を付している。ただし、図面は模
式的なものであり、厚みと平面寸法との関係、各層の厚
みの比率等は現実のものとは異なることに留意すべきで
ある。したがって、具体的な厚みや寸法は以下の説明を
参酌して判断すべきものである。また図面相互間におい
ても互いの寸法の関係や比率の異なる部分が含まれてい
ることはもちろんである。Embodiments of the present invention will be described below with reference to the drawings. In the following description of the drawings, the same portions are denoted by the same reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the plane dimension, the ratio of the thickness of each layer, and the like are different from actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. It goes without saying that portions having different dimensional relationships and different ratios are included between the drawings.
【００１１】本発明の実施の形態に係る化合物半導体装
置の特徴部分を説明する前に、まず最初に本実施の形態
に係る化合物半導体装置が作り込まれるＭＭＩＣについ
て簡単に説明する。図１は、ＭＭＩＣの要部を示す断面
構造図である。また、図２は、図１の電界効果トランジ
スタＦＥＴおよび抵抗素子Ｒの形成に用いられる半導体
層の構造を示す図である。図１のＭＭＩＣでは、ＨＥＭ
Ｔで構成される受動素子である電界効果トランジスタ
（ＦＥＴ）と能動素子である抵抗素子（Ｒ）とが同一の
半絶縁性ＧａＡｓ基板１０上に作り込まれている。この
構造は、半絶縁性ＧａＡｓ基板１０上に、ＧａＡｓバッ
ファ層１２、ＩｎＧａＡｓ電子走破層１４、ＡｌＧａＡ
ｓ電子供給層１６、ＳｉドープのＧａＡｓキャップ層１
８が順次堆積された構造である。ＦＥＴ部では、キャッ
プ層１８の中央部に電子供給層１６に到達する溝が形成
され、溝内部の電子供給層１６の上にＡｌ，Ａｕ，Ｔｉ
などで構成されるゲート電極２０が形成されている。ゲ
ート電極２０の両側にソースオーミックコンタクト層お
よびドレインオーミックコンタクト層として２つのキャ
ップ層１８が形成されている。ゲート電極２０の位置は
必ずしもソースオーミックコンタクト層とドレインコン
タクト層の中心である必要はない。キャップ層１８の上
にはオーミック電極（図示省略）が形成され、さらに、
このオーミック電極およびゲート電極２０の上にはたと
えばＡｕで構成される配線電極２２が形成されている。Before describing the characteristic portions of the compound semiconductor device according to the embodiment of the present invention, first, an MMIC in which the compound semiconductor device according to the present embodiment is formed will be briefly described. FIG. 1 is a sectional structural view showing a main part of the MMIC. FIG. 2 is a diagram showing a structure of a semiconductor layer used for forming the field effect transistor FET and the resistance element R shown in FIG. In the MMIC shown in FIG.
A field effect transistor (FET) which is a passive element formed of T and a resistance element (R) which is an active element are formed on the same semi-insulating GaAs substrate 10. This structure has a structure in which a GaAs buffer layer 12, an InGaAs electron sweep layer 14, an AlGaAs
s electron supply layer 16, Si-doped GaAs cap layer 1
Reference numeral 8 denotes a structure sequentially deposited. In the FET section, a groove reaching the electron supply layer 16 is formed at the center of the cap layer 18, and Al, Au, Ti is formed on the electron supply layer 16 inside the groove.
A gate electrode 20 is formed. Two cap layers 18 are formed on both sides of the gate electrode 20 as a source ohmic contact layer and a drain ohmic contact layer. The position of the gate electrode 20 does not necessarily need to be the center of the source ohmic contact layer and the drain contact layer. An ohmic electrode (not shown) is formed on the cap layer 18.
A wiring electrode 22 made of, for example, Au is formed on the ohmic electrode and the gate electrode 20.
【００１２】一方、Ｒ部では、バッファ層１２、電子走
破層１４、電子供給層１６およびキャップ層１８が同一
の平面パターン形状で形成されている。そして、キャッ
プ層１８の上にはオーミック電極（図示省略）が形成さ
れ、さらに配線電極２２が形成されている。On the other hand, in the R portion, the buffer layer 12, the electron strike layer 14, the electron supply layer 16, and the cap layer 18 are formed in the same plane pattern. An ohmic electrode (not shown) is formed on the cap layer 18, and a wiring electrode 22 is further formed.
【００１３】従来技術における問題点は、抵抗素子Ｒの
抵抗値を抵抗素子Ｒの平面パターンの形状で規定してい
たことにある。たとえば抵抗値の異なる３つの抵抗素子
Ｒ１，Ｒ２およびＲ３がある場合、図３および図４に示
すように、各抵抗素子の平面パターン形状を変える必要
がある。この場合、抵抗素子Ｒ１＞抵抗素子Ｒ２＞抵抗
素子Ｒ３であるので、Ｒ３を基準としてＲ１はその平面
形状が細くかつ長く形成されており、一方、Ｒ２はその
平面形状が太くかつ短く形成されている。このように、
従来技術においては、平面形状を変えることによって、
その抵抗素子の抵抗値を変えていたので、その周辺のパ
ターンによっては設定できる抵抗値が制限を受ける場合
があった。また、周辺パターンを考慮して抵抗素子のパ
ターンをレイアウトしなければならず、設計者に多大な
負担がかかる場合もあった。The problem in the prior art is that the resistance value of the resistance element R is defined by the shape of the plane pattern of the resistance element R. For example, when there are three resistance elements R1, R2 and R3 having different resistance values, it is necessary to change the plane pattern shape of each resistance element as shown in FIGS. In this case, since the resistance element R1> the resistance element R2> the resistance element R3, R1 has a thin and long planar shape with reference to R3, while R2 has a thick and short planar shape with reference to R3. I have. in this way,
In the prior art, by changing the planar shape,
Since the resistance value of the resistance element was changed, the settable resistance value was sometimes limited depending on the peripheral pattern. In addition, it is necessary to lay out the pattern of the resistive element in consideration of the peripheral pattern, which sometimes places a great burden on a designer.
【００１４】本発明者らは、キャップ層１８と得られた
基板の比抵抗との関係について検討したところ、基板の
比抵抗とキャップ層１８と間には相関関係があることを
を見出した。すなわち、キャップ層１８の膜厚を制御す
ることにより所望の基板の比抵抗を得ることができるこ
とを見出した。そして、同一基板上に異なる膜厚を有す
る複数のキャップ層１８を形成できれば、抵抗値の異な
る複数の抵抗素子を形成できると考えた。The present inventors have examined the relationship between the cap layer 18 and the specific resistance of the obtained substrate, and found that there is a correlation between the specific resistance of the substrate and the cap layer 18. That is, it has been found that a desired substrate specific resistance can be obtained by controlling the thickness of the cap layer 18. Then, it was considered that if a plurality of cap layers 18 having different film thicknesses could be formed on the same substrate, a plurality of resistance elements having different resistance values could be formed.
【００１５】本発明の目的は、抵抗素子Ｒの設計の自由
度を大きくすることである。すなわち、本発明は、抵抗
素子の抵抗値を平面パターン形状によって規定するので
はなく、その断面構造によって規定するものである。図
５および図６に示すように、抵抗素子Ｒａ，Ｒｂおよび
Ｒｃはその平面パターン形状は同一である。しかしなが
ら、その断面構造、具体的にはキャップ層１８の膜厚が
それぞれ異なっている。最もキャップ層１８の膜厚が大
きい抵抗Ｒｂが最も抵抗値は小さく、最もキャップ層１
８の膜厚が小さい抵抗Ｒｃが最も抵抗値は大きくなって
いる。An object of the present invention is to increase the degree of freedom in designing the resistance element R. That is, in the present invention, the resistance value of the resistance element is not defined by the planar pattern shape, but by the cross-sectional structure thereof. As shown in FIGS. 5 and 6, the resistance elements Ra, Rb and Rc have the same planar pattern shape. However, the cross-sectional structure, specifically, the thickness of the cap layer 18 is different from each other. The resistor Rb having the largest thickness of the cap layer 18 has the smallest resistance value, and
8, the resistance Rc having the small film thickness has the largest resistance value.
【００１６】図７は、図５および図６に示した複数の膜
厚を有するキャップ層１８形成のために用いられる半導
体層の要部を示す断面構造図である。図７に示すよう
に、この構造は、キャップ層１８中に薄いＡｌＧａＡｓ
エッチング停止層２４ａ，２４ｂおよび２４ｃを挿入し
て構成される。そして、ＧａＡｓから成るキャップ層１
８に対してＡｌＧａＡｓから成るエッチング停止層２４
ａ，２４ｂおよび２４ｃはキャップ層１８のエッチング
に対するストッパ層となる。たとえばクエン酸を用いた
ウェットエッチングによってＧａＡｓキャップ層１８を
エッチングした場合、そのエッチングはＡｌＧａＡｓエ
ッチング停止層２４ａ，２４ｂまたは２４ｃ表面で実質
的に停止する。ＡｌＧａＡｓエッチング停止層２４ａ，
２４ｂまたは２４ｃはたとえばリン酸で除去でき、また
残留エッチング停止層は４００℃程度のアロイを数分行
えば完全に除去できる。FIG. 7 is a sectional structural view showing a main part of a semiconductor layer used for forming the cap layer 18 having a plurality of film thicknesses shown in FIGS. As shown in FIG. 7, this structure has a thin AlGaAs layer in the cap layer 18.
It is constituted by inserting the etching stop layers 24a, 24b and 24c. And a cap layer 1 made of GaAs.
8 for an etch stop layer 24 of AlGaAs
Reference numerals a, 24b and 24c serve as stopper layers for the etching of the cap layer 18. For example, when the GaAs cap layer 18 is etched by wet etching using citric acid, the etching substantially stops at the surface of the AlGaAs etching stop layer 24a, 24b or 24c. AlGaAs etching stop layer 24a,
24b or 24c can be removed with, for example, phosphoric acid, and the residual etching stop layer can be completely removed by alloying at about 400 ° C. for several minutes.
【００１７】図７に示した半導体層の構造を用いて複数
の膜厚を有するキャップ層１８を形成する場合には、フ
ォトリソグラフィ工程とエッチング工程を繰り返し行え
ば良い。たとえば、キャップ層１８上に第１のフォトレ
ジストパターンを形成し、そのパターンをエッチングマ
スクとしてキャップ層１８を除去する。その第１回目の
エッチングはエッチング停止層２４ｃ表面で停止する。When forming the cap layer 18 having a plurality of film thicknesses using the structure of the semiconductor layer shown in FIG. 7, the photolithography step and the etching step may be repeated. For example, a first photoresist pattern is formed on the cap layer 18, and the cap layer 18 is removed using the pattern as an etching mask. The first etching stops at the surface of the etching stop layer 24c.
【００１８】次に、一旦第１のフォトレジストパターン
を除去した後、残留するエッチング停止層２４ｃを除去
し、第２のフォトレジストパターンを形成する。第２の
フォトレジストパターンは第１回目のエッチングでは除
去されなかったキャップ層１８上にも形成される。第２
のフォトレジストパターンをエッチングマスクとして再
びキャップ層１８を除去する。その第２回目のエッチン
グはエッチング停止層２４ｂ表面で停止する。Next, after the first photoresist pattern is once removed, the remaining etching stop layer 24c is removed to form a second photoresist pattern. The second photoresist pattern is also formed on the cap layer 18 that has not been removed by the first etching. Second
The cap layer 18 is removed again using the photoresist pattern as an etching mask. The second etching stops at the surface of the etching stop layer 24b.
【００１９】次に、一旦第２のフォトレジストパターン
を除去した後、残留するエッチング停止層２４ｂを除去
し、第３のフォトレジストパターンを形成する。第３の
フォトレジストパターンは第１回目および第２回目のエ
ッチングでは除去されなかったキャップ層１８上にも形
成される。第３のフォトレジストパターンをエッチング
マスクとして再びキャップ層１８を除去する。その第３
回目のエッチングはエッチング停止層２４ａ表面で停止
する。Next, after the second photoresist pattern is once removed, the remaining etching stop layer 24b is removed to form a third photoresist pattern. The third photoresist pattern is also formed on the cap layer 18 that has not been removed by the first and second etchings. The cap layer 18 is removed again using the third photoresist pattern as an etching mask. The third
The second etching stops at the surface of the etching stop layer 24a.
【００２０】次に、一旦第３のフォトレジストパターン
を除去した後、残留するエッチング停止層２４ａを除去
し、第４のフォトレジストパターンを形成する。第４の
フォトレジストパターンは第１回目、第２回目および第
３回目のエッチングでは除去されなかったキャップ層１
８上にも形成される。第４のフォトレジストパターンを
エッチングマスクとして再びキャップ層１８を除去す
る。その第４回目のエッチングはエッチング停止層２４
ａ，２４ｂおよび２４ｃと同様ＡｌＧａＡｓから成る電
子供給層１６表面で停止する。Next, once the third photoresist pattern is removed, the remaining etching stop layer 24a is removed, and a fourth photoresist pattern is formed. The fourth photoresist pattern is the cap layer 1 not removed by the first, second, and third etchings.
8 is also formed. The cap layer 18 is removed again using the fourth photoresist pattern as an etching mask. The fourth etching is performed by using the etching stopper layer 24.
Stop at the surface of the electron supply layer 16 made of AlGaAs as in the case of a, 24b and 24c.
【００２１】最後に、第４のフォトレジストパターンを
除去すれば、異なる４つの膜厚を有するキャップ層１８
を形成できる。Finally, if the fourth photoresist pattern is removed, cap layers 18 having four different film thicknesses are obtained.
Can be formed.
【００２２】本発明の実施の形態の上記した効果を確認
するための実験データを図８に示す。これは、全面にキ
ャップ層１８が露出したパターンの形成されない基板を
非接触ρｓメータを用いて測定した場合のデータであ
る。図８から明らかなように、キャップ層が減少すれ
ば、比抵抗ρｓが小さくなり、キャップ層１８が増加す
れば、比抵抗ρｓが大きくなることがわかる。FIG. 8 shows experimental data for confirming the above-mentioned effects of the embodiment of the present invention. This is data obtained by measuring a substrate on which a pattern in which the cap layer 18 is exposed on the entire surface and on which no pattern is formed, using a non-contact ρs meter. As can be seen from FIG. 8, the specific resistance ρs decreases as the cap layer decreases, and the specific resistance ρs increases as the cap layer 18 increases.
【００２３】本発明の実施の形態によれば、抵抗素子の
平面パターンの形状を変えることなく、複数の異なる抵
抗値を有する抵抗素子を同一基板上に形成できる。した
がって、抵抗素子の設計の自由度が増し、設計者の負担
が軽減される。さらに、半導体集積回路の設計効率を向
上できる。According to the embodiment of the present invention, a plurality of resistance elements having different resistance values can be formed on the same substrate without changing the shape of the plane pattern of the resistance elements. Therefore, the degree of freedom in designing the resistance element is increased, and the burden on the designer is reduced. Further, the design efficiency of the semiconductor integrated circuit can be improved.
【００２４】以上、本発明者らによってなされた発明を
上記実施形態によって記載したが、この開示の一部をな
す論述および図面はこの発明を限定するものであると理
解すべきではない。この開示から当業者には様々な代替
実施の形態、実施例および運用技術が明らかとなろう。As described above, the invention made by the present inventors has been described by the above embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art.
【００２５】たとえば、上記の実施の形態では、ＧａＡ
ｓから成るキャップ層１８とＡｌＧａＡｓから成るエッ
チング停止層２４ａ，２４ｂ，２４ｃおよび電子供給層
１６との選択エッチングをウエットエッチングで行う場
合について説明したが、ＧａＡｓとＡｌＧａＡｓのエッ
チング選択比が大きいものであれば、ドライエッチング
を用いても良い。For example, in the above embodiment, GaAs
The case where the selective etching of the cap layer 18 made of s, the etching stopper layers 24a, 24b, 24c made of AlGaAs, and the electron supply layer 16 is performed by wet etching has been described, but the etching selection ratio of GaAs to AlGaAs is large. For example, dry etching may be used.
【００２６】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。As described above, it should be understood that the present invention includes various embodiments and the like not described herein. Accordingly, the present invention is limited only by the matters specifying the invention according to the claims that are reasonable from this disclosure.
【００２７】[0027]
【発明の効果】本発明によれば、抵抗素子の設計の自由
度が大きいヘテロ基板を用いた化合物半導体装置を提供
できる。According to the present invention, it is possible to provide a compound semiconductor device using a heterosubstrate having a high degree of freedom in designing a resistance element.
【００２８】本発明によれば、設計期間の短縮化が可能
なヘテロ基板を用いた化合物半導体装置を提供できる。According to the present invention, it is possible to provide a compound semiconductor device using a heterosubstrate capable of shortening the design period.
【図１】一般的なマイクロ波集積回路（monolithic mic
rowave integrated circuit:ＭＭＩＣ）の要部を示す断
面構造図である。FIG. 1 shows a general microwave integrated circuit (monolithic mic).
FIG. 2 is a cross-sectional structure diagram illustrating a main part of a rowave integrated circuit (MMIC).
【図２】図１の電界効果トランジスタＦＥＴおよび抵抗
素子Ｒの形成に用いられる半導体層の構造を示す図であ
る。FIG. 2 is a diagram showing a structure of a semiconductor layer used for forming a field effect transistor FET and a resistance element R of FIG.
【図３】従来の電界効果トランジスタＦＥＴおよび抵抗
素子Ｒの断面構造図である。FIG. 3 is a sectional structural view of a conventional field effect transistor FET and a resistance element R.
【図４】従来の電界効果トランジスタＦＥＴおよび抵抗
素子Ｒの平面図である。FIG. 4 is a plan view of a conventional field-effect transistor FET and a resistance element R.
【図５】本発明の実施の形態に係る電界効果トランジス
タＦＥＴおよび抵抗素子Ｒの断面構造図である。FIG. 5 is a sectional structural view of a field effect transistor FET and a resistance element R according to the embodiment of the present invention.
【図６】本発明の実施の形態に係る電界効果トランジス
タＦＥＴおよび抵抗素子Ｒの平面図である。FIG. 6 is a plan view of a field effect transistor FET and a resistance element R according to the embodiment of the present invention.
【図７】本発明の実施の形態に係る複数の膜厚を有する
キャップ層１８形成のために用いられる半導体層の要部
を示す断面構造図である。FIG. 7 is a cross-sectional structural view showing a main part of a semiconductor layer used for forming a cap layer 18 having a plurality of thicknesses according to the embodiment of the present invention.
【図８】本発明の実施の形態の効果を示すグラフ図であ
る。FIG. 8 is a graph showing the effect of the embodiment of the present invention.
１０ 半絶縁性基板 １２ ＧａＡｓバッファ層 １４ ＩｎＧａＡｓ電子走破層 １６ ＡｌＧａＡｓ電子供給層 １８ ＳｉドープＧａＡｓキャップ層 ２０ ゲート電極 ２２ 配線電極 ２４ａ、２４ｂ、２４ｃ ＡｌＧａＡｓエッチング停止
層Reference Signs List 10 semi-insulating substrate 12 GaAs buffer layer 14 InGaAs electron breakthrough layer 16 AlGaAs electron supply layer 18 Si-doped GaAs cap layer 20 gate electrode 22 wiring electrode 24a, 24b, 24c AlGaAs etching stop layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8232 Ｆターム(参考） 5F038 AR07 AR20 AR25 AR30 DF02 EZ02 EZ06 EZ14 EZ15 EZ20 5F102 GA17 GB01 GC01 GD01 GJ05 GK05 GL04 GM06 GN05 GN07 GN08 GQ01 GR04 GR10 GT03 HC15 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/8232 F-term (Reference) 5F038 AR07 AR20 AR25 AR30 DF02 EZ02 EZ06 EZ14 EZ15 EZ20 5F102 GA17 GB01 GC01 GD01 GJ05 GK05 GL04 GM06 GN05 GN07 GN08 GQ01 GR04 GR10 GT03 HC15
Claims (3)
くとも１つのエッチング停止層が挿入されたキャップ層
とから成る半導体層を用いて形成される化合物半導体装
置において、 前記キャップ層は、少なくとも２つの異なる膜厚を有す
るように形成され、その膜厚の違いによって抵抗値の異
なる抵抗素子を構成することを特徴とする化合物半導体
装置。A semiconductor substrate; a buffer layer provided on the semiconductor substrate; an electron strike layer provided on the buffer layer; an electron supply layer provided on the electron strike layer; A compound semiconductor device formed using a semiconductor layer comprising a cap layer provided on a supply layer and a cap layer into which at least one etching stop layer is inserted, wherein the cap layer has at least two different A compound semiconductor device which is formed to have a film thickness and forms a resistance element having a different resistance value depending on a difference in the film thickness.
層、電子供給層、キャップ層およびエッチング停止層
は、III-V族化合物半導体で構成されることを特徴とす
る請求項１に記載の化合物半導体装置。2. The compound according to claim 1, wherein the semiconductor substrate, the buffer layer, the electron transport layer, the electron supply layer, the cap layer, and the etching stop layer are made of a group III-V compound semiconductor. Semiconductor device.
ップ層は、ＧａＡｓで構成され、前記電子走破層は、Ｉ
ｎＧａＡｓで構成され、前記電子供給層およびエッチン
グ停止層は、ＡｌＧａＡｓで構成されることを特徴とす
る請求項２に記載の化合物半導体装置。3. The semiconductor substrate, the buffer layer, and the cap layer are made of GaAs, and the electron-stripping layer is made of I.S.
The compound semiconductor device according to claim 2, wherein the compound layer is made of nGaAs, and the electron supply layer and the etching stop layer are made of AlGaAs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184001A JP2001015767A (en) | 1999-06-29 | 1999-06-29 | Compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184001A JP2001015767A (en) | 1999-06-29 | 1999-06-29 | Compound semiconductor device |
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|---|---|
| JP2001015767A true JP2001015767A (en) | 2001-01-19 |
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ID=16145595
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| JP11184001A Pending JP2001015767A (en) | 1999-06-29 | 1999-06-29 | Compound semiconductor device |
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| Country | Link |
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| JP (1) | JP2001015767A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006020887A1 (en) * | 2004-08-13 | 2006-02-23 | Raytheon Company | Integrated circuit resistor |
-
1999
- 1999-06-29 JP JP11184001A patent/JP2001015767A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006020887A1 (en) * | 2004-08-13 | 2006-02-23 | Raytheon Company | Integrated circuit resistor |
| US7199016B2 (en) | 2004-08-13 | 2007-04-03 | Raytheon Company | Integrated circuit resistor |
| US7884442B2 (en) | 2004-08-13 | 2011-02-08 | Raytheon Company | Integrated circuit resistor |
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