JP2001014243A - Reception interrupt processor - Google Patents
Reception interrupt processorInfo
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- JP2001014243A JP2001014243A JP11187307A JP18730799A JP2001014243A JP 2001014243 A JP2001014243 A JP 2001014243A JP 11187307 A JP11187307 A JP 11187307A JP 18730799 A JP18730799 A JP 18730799A JP 2001014243 A JP2001014243 A JP 2001014243A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明はローカルエリアネ
ットワークに接続されるデータ通信機能を有するコンピ
ュータ装置における受信パケットの処理方式に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for processing a received packet in a computer having a data communication function connected to a local area network.
【０００２】[0002]
【従来の技術】高速通信ネットワーク伝送路に接続され
るコンピュータ装置では、受信パケット数及び受信デー
タ量の増大により、ホストＣＰＵへの受信パケット割込
み処理の負荷量が多くなってきている。これはホストＣ
ＰＵ本来のアプリケーション処理に大きな影響を与え
る。例えばホストが通信を含め複数のＩＯデバイスを持
ち、夫々特定のアプリケーション負荷で動作させたい場
合などは、ホストＣＰＵ処理能力を複数デバイス間でそ
れそれに必要処理能力を適当に割当てて、その範囲内で
使用したい。2. Description of the Related Art In a computer device connected to a transmission line of a high-speed communication network, an increase in the number of received packets and an amount of received data causes an increase in a load of a received packet interrupt processing on a host CPU. This is host C
This has a significant effect on the original application processing of the PU. For example, when the host has a plurality of IO devices including communication and wants to operate each with a specific application load, the host CPU processing capacity is appropriately allocated among the plurality of devices, and the necessary processing capacity is appropriately allocated to the devices. I want to use.
【０００３】ここで各デバイスにおけるホストＣＰＵ処
理能力割当てを考える上で、最もＣＰＵ処理負荷がかか
るのはＩＯからの受信パケット割込み処理である。良く
知られているとおり、ＣＰＵは割り込みを受け取ると割
込みハンドラ・プログラムによりコンテクスト・スイッ
チング動作が発生する。これはそれまで実行していたア
プリケーション・タスク情報を全て別の領域へ退避保存
して再開処理に備える動作であり、時間のかかる処理で
ＣＰＵ処理負荷が大きくなる。従ってホストＣＰＵの負
荷を低減させるために効果があるのは、ＣＰＵへの受信
パケット割込み回数をいかに低減するか、が大きなポイ
ントとなる。ＣＰＵ割込み回数を制限し、かつできるだ
け多くのＩＯ割込み処理を扱う手段として一般的に複数
のＩＯ割込みをまとめて１つの割込みとしてＣＰＵへ通
知する方法がある。従来例として特開平１０−２０７８
２２を用いてその方法を説明する。Here, when considering the allocation of the host CPU processing capacity in each device, the CPU processing load that is most heavily applied is the interrupt processing of a packet received from the IO. As is well known, when the CPU receives an interrupt, a context switching operation is generated by an interrupt handler program. This is an operation for saving and saving all the application / task information that has been executed up to that time to another area and preparing for the restart processing, and the processing time-consuming increases the CPU processing load. Therefore, what is effective in reducing the load on the host CPU is how to reduce the number of reception packet interruptions to the CPU. As a means of limiting the number of CPU interrupts and handling as many IO interrupt processes as possible, there is a method of generally collecting a plurality of IO interrupts and notifying the CPU as one interrupt. As a conventional example, Japanese Patent Application Laid-Open No. 10-2078
The method will be described with reference to FIG.
【０００４】図１０は特開平１０−２０７８２２に示さ
れた装置の構成例である。本例ではＣＰＵ１を設け、こ
のＣＰＵに接続されたＩＯ制御部６を設け、該ＩＯ制御
部６は、システムバス１０への接続を与えるためのシス
テムバス・インタフェース回路５とネットワーク・イン
タフェース回路９と、複数の入力及び出力データ流を処
理するための受信バッファメモリ８と、直接メモリアク
セスＤＭＡ機能回路・割込み生成回路７０とを有してい
る。そして、該ＤＭＡ機能回路７０において、ＣＰＵへ
受信パケット割込みを発生する前に受信されたパケット
のスレッシュホールド値を受信カウント限界変数として
設定し、ＣＰＵへ受信パケット割込みを発生する前に時
間切れの時間を受信時間限界変数として設定する。この
状態で、受信カウントカウンタ及び受信時間カウンタを
ゼロに初期化し、データパケットの受信を待機し、デー
タパケット受信の際に所定の事象の発生を待機し、所定
の事象に応答してＣＰＵへの受信パケット割込みを送る
べきかどうか決定し、そして受信パケット割込みをＣＰ
Ｕへ送った跡に初期化段階へ復帰するという手順をと
る。FIG. 10 shows an example of the configuration of an apparatus disclosed in Japanese Patent Application Laid-Open No. 10-207822. In this example, a CPU 1 is provided, and an IO control unit 6 connected to the CPU is provided. The IO control unit 6 includes a system bus interface circuit 5 and a network interface circuit 9 for providing a connection to a system bus 10. , A reception buffer memory 8 for processing a plurality of input and output data streams, and a direct memory access DMA function circuit / interrupt generation circuit 70. Then, in the DMA function circuit 70, a threshold value of a packet received before generating a reception packet interrupt to the CPU is set as a reception count limit variable, and a time-out period before generating a reception packet interrupt to the CPU is set. Is set as the reception time limit variable. In this state, the reception count counter and the reception time counter are initialized to zero, the reception of a data packet is waited, the reception of a data packet is waited for the occurrence of a predetermined event, and the response to the predetermined event is transmitted to the CPU. Determine if a receive packet interrupt should be sent, and
The procedure of returning to the initialization stage at the trace sent to U is taken.
【０００５】図１１は特開平１０−２０７８２２に示さ
れたこの図１０の構成回路における動作シーケンスであ
る。図９のステップ５０においてＲＣＶ−ＣＮＴ−ＬＩ
ＭＩＴはＣＰＵ割込みを発生させる前までの連続受信パ
ケットの最大回数Ｎ１即ち一括する受信パケット数を定
義する。ＲＣＶ−ＴＩＭＥ−ＬＩＭＩＴは１回目の受信
パケット割込み受付けた後、ＣＰＵ割込みを発生させる
までの最大待機時間Ｎ２即ちＣＰＵ割込み発生待ち時間
を定義する。ステップ５２で受信パケット割込みカウン
タＲＣＶ−ＣＮＴと受信後経過時間カウンタＲＣＶ−Ｔ
ＭＩＥを０に初期化する。ステップ５４においてＣＰＵ
割込み処理プロセスは待機状態ＷＡＩＴ−ＲＣＶにはい
り、次の受信パケット割込みが発生するまで待機する。
受信パケットを受取るとステップ５６を経由してステッ
プ５８でＲＣＶ−ＣＮＴを１だけ増加させ、ステップ６
０で最初に設定したＮ１に等しいか判定する。Ｎ１より
小さい場合はステップ５６に戻り、等しい場合はそれま
でに受信したＮ１個の受信パケット割込みを１回のＣＰ
Ｕ割込みとして通知して、またステップ５２からのシー
ケンスに戻る。FIG. 11 shows an operation sequence in the circuit shown in FIG. 10 disclosed in Japanese Patent Laid-Open No. Hei 10-207822. In step 50 of FIG. 9, RCV-CNT-LI
The MIT defines the maximum number N1 of consecutively received packets before a CPU interrupt is generated, that is, the number of received packets to be batched. The RCV-TIME-LIMIT defines a maximum waiting time N2, that is, a CPU interrupt generation waiting time, until a CPU interrupt is generated after the first received packet interrupt is received. At step 52, the reception packet interrupt counter RCV-CNT and the elapsed time counter RCV-T after reception are received.
Initialize MIE to 0. In step 54, the CPU
The interrupt process enters the wait state WAIT-RCV and waits until the next received packet interrupt occurs.
When a received packet is received, RCV-CNT is incremented by 1 at step 58 via step 56, and step 6
It is determined whether 0 is equal to N1 initially set. If it is smaller than N1, the process returns to step 56, and if it is equal, the N1 received packet interrupts received so far are
Notify as a U interrupt, and return to the sequence from step 52.
【０００６】ステップ５６において受信パケット割込み
受付後の経過時間タイマは常時時間をカウントしてお
り、単位時間毎にステップ６４でＲＣＶ−ＴＩＭＥをカ
ウントアップし、ステップ６６にてＮ２より小さい場合
はステップ５６へ戻り、等しい場合はそれまでに受信し
たＮ１個の受信パケット割込みを１回のＣＰＵ割込みと
して通知して、またステップ５２からのシーケンスに戻
る。At step 56, the elapsed time timer after receiving the reception packet interrupt always counts the time. RCV-TIME is counted up at step 64 for each unit time. If they are equal, the N1 received packet interrupts received so far are notified as one CPU interrupt, and the sequence returns to the sequence from step 52.
【０００７】[0007]
【発明が解決しようとする課題】従来の割込み減少方法
は以上のようにＣＰＵから設定された最大受信パケット
割込み回数分の受信パケット割込みを受け取った場合
か、もしくは１つの受信パケット割込みを受け取ってか
ら一定期間が経過して受信時間限界値に達した場合に、
それまでに受信した割込みを一括して１つの割込みとし
てＣＰＵへ通知する方式であった。この方式では、例え
ばネットワーク伝送路からの受信パケット割込み頻度が
極めて少ない場合、即ち１回の受信パケット割込み後し
ばらく次の割込みが到着してこない場合でもこの受信パ
ケット割込みは受信時間限界値までＩＯ制御部で待たさ
れることになる。As described above, the conventional method of reducing interrupts is performed when a received packet interrupt of the maximum number of received packet interrupts set from the CPU is received, or after receiving one received packet interrupt. If the reception time limit is reached after a certain period,
In this method, interrupts received up to that time are collectively notified to the CPU as one interrupt. In this system, for example, when the frequency of reception packet interruption from the network transmission line is extremely low, that is, even when the next interruption does not arrive for a while after one reception packet interruption, this reception packet interruption is controlled by IO control up to the reception time limit value. Department will be waiting.
【０００８】この状態はＩＯ制御部では受信パケット割
込みも未発生でアイドル状態、かつＣＰＵは処理能力が
十分余っている状態にも関らず、当該受信パケット割込
み処理はタイマカウント値が受信時間限界値になるまで
ＩＯ制御部に待機させておくこととなり、非常に無駄な
時間ロスを発生させる。これは当該割込みの発信元から
みると割込み応答性能が遅くなっている状態であり、リ
アルタイム性が低くなるという課題があった。In this state, the received packet interrupt is not generated in the IO control unit and the CPU is in an idle state, and the CPU has a sufficient processing capacity. This causes the IO control unit to wait until the value reaches a value, which causes a very useless time loss. This is a state in which the interrupt response performance is slow when viewed from the source of the interrupt, and there is a problem that the real-time property is low.
【０００９】また、これとは反対に受信パケット割込み
頻度が増加してきて、ＣＰＵ割込み回数限度値Ｎｓに達
するまでの時間間隔が短くなってくると、複数受信パケ
ット割込みを一括して１つのＣＰＵ割込みとしてＣＰＵ
に通知していても、単位時間あたりのＣＰＵ割込み回数
は増加していく。近年のネットワーク高速化の中でこの
ようなケースは頻繁に発生すると考えられる。よってＣ
ＰＵが継続して当該ＩＯ制御部の割込処理負荷配分を維
持しようとした場合は、このＩＯ制御部に割当て可能な
処理負荷量と現在の単位時間あたりの割込み回数を比較
して、単位時間当たりに受付け可能なＣＰＵ割込み回数
を計算することで、再度、最大割込み回数をＩＯ制御部
へ設定しなければならないことになる。これはＣＰＵに
とってみると、本来の受信パケット割込み処理以外の余
分な処理が発生するという課題があった。On the other hand, when the frequency of received packet interrupts increases and the time interval until the number of CPU interrupts reaches the limit value Ns becomes shorter, a plurality of received packet interrupts are collectively processed as one CPU interrupt. As CPU
, The number of CPU interrupts per unit time increases. It is considered that such a case frequently occurs in recent network speed-up. Therefore C
When the PU continues to maintain the interrupt processing load distribution of the IO control unit, the PU compares the amount of processing load that can be allocated to the IO control unit with the current number of interrupts per unit time, and By calculating the number of CPU interrupts that can be accepted per hit, the maximum number of interrupts must be set again in the IO control unit. From the viewpoint of the CPU, there is a problem that extra processing other than the original reception packet interruption processing occurs.
【００１０】また、一般のネットワーク通信において
は、ネットワーク経由で複数の異なる発信元から到着す
る受信パケットはそれぞれ異なる処理要求をもったアプ
リケーションデータである。即ちそれぞれ要求される応
答性能条件やＣＰＵでの処理負荷が異なるのが一般的で
ある。前述の従来例に限らず、ＩＯ制御部において全て
の受信パケットを同一受信時間限界値で管理してしまう
と、例えば高速なリアルタイム応答性を要求する受信パ
ケット通信用途には適用することができないという課題
があった。In general network communication, received packets arriving from a plurality of different sources via a network are application data having different processing requests. That is, the required response performance conditions and the processing load on the CPU are generally different. If not all of the received packets are managed by the IO control unit with the same reception time limit value, not limited to the conventional example described above, it cannot be applied to, for example, received packet communication applications requiring high-speed real-time response. There were challenges.
【００１１】この発明は上述のような課題を解決するた
めになされたもので、第１にネットワークからの受信パ
ケット処理負荷が軽くて当該ＩＯ制御部に対するＣＰＵ
割込み処理能力に余裕がある限りは受信パケット割込み
毎にＣＰＵ割込みを発生させて遅延時間を最小に抑える
ことでリアルタイム性を確保し、ネットワークからの受
信パケット処理負荷が増大してきて、当該ＩＯ制御部に
対するＣＰＵ割込み処理能力が限界に近づいた場合には
前記ＣＰＵ割込み発生までの遅延時間を最小に抑えなが
ら複数回の受信パケット割込みを１回のＣＰＵ割込みと
することでリアルタイム応答性能の劣化を抑えつつＣＰ
Ｕ処理負荷を軽減できるネットワーク通信方式を得るこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. First, the processing load on a packet received from a network is light and the CPU for the IO control unit is not required.
As long as there is enough interrupt processing capability, a CPU interrupt is generated for each received packet interrupt to minimize the delay time, real-time performance is ensured, and the received packet processing load from the network increases. In the case where the CPU interrupt processing capacity of the CPU approaches the limit, the deterioration of the real-time response performance is suppressed by minimizing the delay time until the occurrence of the CPU interrupt and making a plurality of received packet interrupts into one CPU interrupt. CP
It is an object of the present invention to obtain a network communication method capable of reducing the U processing load.
【００１２】また第２に、ＩＯ制御部が受信パケットの
マージ数を増やすことでＣＰＵ割込み回数を減少させ、
前記ネットワーク受信パケット割込みの増大に対するＣ
ＰＵ割込み処理負荷量の増加を最小限に抑えることを目
的とする。Secondly, the IO control unit reduces the number of CPU interrupts by increasing the number of merged received packets,
C for increasing network receive packet interrupts
An object of the present invention is to minimize an increase in a PU interrupt processing load.
【００１３】さらに、第３に、アプリケーション用途の
異なる発信元毎に、それぞれが要求するリアルタイム応
答性能とＣＰＵ割込み処理負荷とをバランスにかけて、
個別にＣＰＵ割込み発生タイミングを管理できるように
することを目的とする。[0013] Third, for each source having a different application purpose, the real-time response performance and the CPU interrupt processing load required by each are balanced.
It is an object of the present invention to be able to individually manage CPU interrupt occurrence timing.
【００１４】[0014]
【課題を解決するための手段】この発明に係る受信割込
処理装置は、ネットワークからの受信パケットの到着を
割込を用いてＣＰＵに通知する構成において、割込通知
から単位時間内に到着する受信パケットの数を計測する
受信パケット計測手段と、単位時間内の受信パケット数
が設定割込回数限度値以下の間はＣＰＵに割込通知し、
同じく設定割込回数限度値を超えると規定マージ数に達
するか、または単位時間経過後に未割込の既受信パケッ
トをまとめて割込を通知する割込生成手段を備えた。A reception interrupt processing apparatus according to the present invention is configured to notify a CPU of the arrival of a received packet from a network using an interrupt, and arrive within a unit time from the interrupt notification. A receiving packet measuring means for measuring the number of received packets, and an interrupt notification to the CPU while the number of received packets per unit time is equal to or less than a set interrupt frequency limit value,
Similarly, when the number of interrupts exceeds a set limit, the number of merges is reached, or after a unit time elapses, an interrupt generating means for notifying already received packets that have not been interrupted is notified of an interrupt.
【００１５】また更に基本構成に加えて、単位時間内に
到着する受信パケット数が所定の値を超えるか、または
ＣＰＵへの割込通知数が設定割込回数限度値を超える
と、規定マージ数を増加させ、同じく受信パケット数が
所定値以下、またはＣＰＵへの割込が回数限度値以下に
なると、規定マージ数を減少させるようにした。In addition to the basic configuration, when the number of received packets arriving within a unit time exceeds a predetermined value, or when the number of interrupt notifications to the CPU exceeds a set interrupt number limit value, the specified merge number When the number of received packets is equal to or less than a predetermined value or when the number of interrupts to the CPU is equal to or less than the limit value of the number of times, the specified number of merges is decreased.
【００１６】また更に基本構成に加えて、単位時間内で
あって設定割込回数限度を超える受信パケットを受けて
も、その受信したパケットがリアルタイム優先度が高い
場合は、直ちにＣＰＵへ割込通知するようにした。Further, in addition to the basic configuration, even if a received packet within a unit time and exceeding a set interrupt count limit is received, if the received packet has a high real-time priority, an interrupt notification is immediately sent to the CPU. I did it.
【００１７】また更に、リアルタイム優先度が高いパケ
ットを受信すると、それまでに受信して未割込の他のパ
ケットをマージして、ＣＰＵへ割込通知するようにし
た。Furthermore, when a packet having a high real-time priority is received, another packet which has been received and has not been interrupted is merged, and an interrupt notification is sent to the CPU.
【００１８】また更に、装置内に設けた受信バッファの
最大数に依存する所定データ受信量を設定し、未処理の
データ受信量が該設定値を超えると、優先度が高いとし
て、ＣＰＵへ割込通知するようにした。Furthermore, a predetermined data reception amount depending on the maximum number of reception buffers provided in the apparatus is set, and if the unprocessed data reception amount exceeds the set value, the priority is determined to be high and the CPU is assigned to the CPU. Added notification.
【００１９】[0019]
【発明の実施の形態】実施の形態１．この発明の実施の
形態１における装置構成を図５に示す。図５においてネ
ットワーク１２から当該ホストＣＰＵ部１宛の受信パケ
ットはＩＯ制御部６のネットワークインタフェース９よ
り入力される。受信パケット入力割込みはＩＯコントロ
ーラ１０で受付けられ、ＩＯコントローラ１０は当該受
信パケットを受信バッファ８へ格納する。受信バッファ
８へ格納された受信パケットデータはＩＯ制御部が有す
るＤＭＡ機能を使用して、制御部ＩＯインタフェース５
とホストＣＰＵ部ＩＯインタフェース４を経由してＤＭ
Ａ転送され、主メモリ３へ格納される。また図１は、図
５における受信パケット計測手段１３と割込み生成部７
によるＣＰＵへの割込み通知の動作を示すフロー図であ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. 5 shows an apparatus configuration according to Embodiment 1 of the present invention. In FIG. 5, a received packet addressed to the host CPU unit 1 from the network 12 is input from the network interface 9 of the IO control unit 6. The reception packet input interrupt is accepted by the IO controller 10, and the IO controller 10 stores the reception packet in the reception buffer 8. The received packet data stored in the reception buffer 8 is transferred to the control unit IO interface 5 using the DMA function of the IO control unit.
Via the host CPU unit IO interface 4
A is transferred and stored in the main memory 3. FIG. 1 shows the reception packet measuring means 13 and the interrupt generation unit 7 shown in FIG.
FIG. 9 is a flowchart showing an operation of notifying an interrupt to a CPU by the CPU.
【００２０】図１のＣＰＵ割込み通知フローチャートに
基づき動作を説明する。尚、この受信パケット計測手段
１３と割込み生成部７の実装形態は図５のＩＯコントロ
ーラ１０内のプログラムで実現してもよいし、ＩＯコン
トローラ１０とは別にハードウエア回路で実現すること
も可能である。図１のステップ１０１における初期化で
はこのＩＯ制御部に許容される単位時間ｔｓ当たりのＣ
ＰＵ割込み回数限度値ＮｓとしてＮｓを設定する。また
ＣＰＵ割込み発生時の受信パケット割込みマージ個数ｍ
＝１に設定する。ステップ１０２からステップ１０９ま
でのフローはＣＰＵ割込み回数がＮｓより小さくＣＰＵ
負荷が軽い場合の処理であり、受信有りの時にただちに
ＣＰＵ割込みを発生する。１０２ではＣＰＵへの割込み
回数カウントｎ＝０に初期化する。１０３で受信有無を
チェックする。このチェック方法は一般的な割込みポー
リングなどを使用する。受信有りの場合、１０４でタイ
マカウンタΔｔをスタートさせる。１０５で割込み回数
カウントｎをカウントアップするとともに、即ＣＰＵへ
割込み通知する。タイマΔｔがｔｓまで経過してなけれ
ば１０７で再度受信有無をチェックし、受信有りの場合
は１０５を実施する。ｔｓ経過すると１０８でΔｔをク
リアする。その時のＣＰＵ割込み回数ｎがＮｓより小さ
い場合、ＣＰＵへの割込み負荷は軽いので再度１０２か
らの処理へ移る。The operation will be described with reference to the CPU interrupt notification flowchart of FIG. The implementation of the reception packet measuring means 13 and the interrupt generation unit 7 may be realized by a program in the IO controller 10 shown in FIG. 5 or may be realized by a hardware circuit separately from the IO controller 10. is there. In the initialization in step 101 of FIG. 1, C per unit time ts allowed for this IO control unit
Ns is set as the PU interrupt count limit value Ns. Also, the number m of received packet interrupt merges when a CPU interrupt occurs
= 1. The flow from step 102 to step 109 indicates that the number of CPU interrupts is smaller than Ns and the CPU
This is a process when the load is light, and a CPU interrupt is immediately generated when there is a reception. In step 102, the number of interrupts to the CPU is initialized to n = 0. At 103, the presence or absence of reception is checked. This checking method uses a general interrupt polling or the like. If there is a reception, a timer counter Δt is started at 104. At 105, the interrupt count n is counted up and an interrupt is immediately notified to the CPU. If the timer Δt has not elapsed until ts, the presence or absence of reception is checked again at 107, and if there is reception, 105 is performed. After ts elapses, Δt is cleared at 108. If the number n of CPU interrupts at that time is smaller than Ns, the interrupt load on the CPU is light, and the process shifts to the process from 102 again.
【００２１】図２はこのステップ１０２から１０９まで
の処理フローを時間軸で示したものである。図２ではＮ
ｓを３回に設定した場合の動作である。受信パケット割
込み２０１により即ＣＰＵ割込み２１１を発生してい
る。この２１１のＣＰＵ割込みが発生した時点から割込
み生成部ではｔｓのカウントタイマを起動し、ｔｓ期間
内のＣＰＵ割込み回数をカウントする。その後受信パケ
ット割込み２０２、２０３、２０４によりただちにＣＰ
Ｕ割込みを発生するが、図２に示すように単位時間ｔｓ
期間の総ＣＰＵ割込み回数は３回未満である。このステ
ップ１０２の状態はＩＯ制御部として最速のリアルタイ
ム応答特性で動作することができる。FIG. 2 shows the processing flow from steps 102 to 109 on a time axis. In FIG. 2, N
This is an operation when s is set to three times. The CPU interrupt 211 is immediately generated by the reception packet interrupt 201. The interrupt generation unit starts the count timer of ts from the point of time when the CPU interrupt of 211 occurs, and counts the number of CPU interrupts within the ts period. Then, immediately after receiving packet interrupts 202, 203, and 204, the CP
A U interrupt is generated, but as shown in FIG.
The total number of CPU interrupts during the period is less than three. The state in step 102 can operate with the fastest real-time response characteristics as the IO control unit.
【００２２】ステップ１０９にてｎ＞Ｎｓの場合、これ
はＣＰＵ割込み負荷が大きくなったと判断し、１１０移
行の処理へ移行する。１１０からの処理では受信時に一
旦ＩＯコントローラ内に受信情報を保持する。そしてあ
らかじめ規定した割込みマージ数ｍだけ受信情報が溜ま
った場合もしくはｔｓ経過したことをトリガにＣＰＵへ
割込み通知する。１１０では割込みマージ数を１カウン
トアップする。１０９から１１０へ処理が移った段階で
はｍ＝１＋１＝２に設定されることになる。１１２、１
１３で受信有りの場合Δタイマスタートさせるが、１１
４ではＣＰＵ割込み通知をせず割込みマージ数ｋをカウ
ントアップする。ｋ＝ｍでなければ１１９でΔｔチェッ
クを実施する。Δｔ経過していなければ、また１１２か
ら受信有無をチェックする。If n> Ns in step 109, it is determined that the CPU interrupt load has increased, and the processing shifts to step 110. In the process from 110, the reception information is temporarily held in the IO controller at the time of reception. Then, when a predetermined number of interrupt merges m have been received or when ts has elapsed, the CPU is notified of an interrupt by using a trigger. At 110, the number of interrupt merges is incremented by one. At the stage where the processing has shifted from 109 to 110, m = 1 + 1 = 2 is set. 112, 1
If there is a reception at 13, the Δ timer is started.
In step 4, the interrupt merge number k is counted up without notifying the CPU interrupt. If k is not m, a Δt check is performed at 119. If Δt has not elapsed, the presence or absence of reception is checked from 112 again.
【００２３】１１５で割込みマージ数ｋ＝ｍとなった場
合、割込み回数カウントｎ＋１するとともにＣＰＵへ割
込み通知する。その後もし受信がない状態でｔｓ経過し
た場合は１１７から１２１へ処理が移行する。１２２で
ｎ＞Ｎｓの場合、これはネットワークからの受信負荷が
増大している状態であるので１１０にてさらに割込みマ
ージ数ｍをカウントアップする。もしｎ≦Ｎｓであれば
ネットワーク負荷が軽くなった状態なので１２３で割込
みマージ数を−１する。その結果でｍ＝１となれば、こ
れは受信時にただちにＣＰＵ割込みを発生する処理であ
り、ステップ１０２へ戻る。ステップ１１０から１２４
までの処理を図３の時間軸による関係図で説明する。図
３ではＮｓ＝３回に設定している。最初のＣＰＵ割込み
３１１が発生してからｔｓ期間内に３１２、３１３の計
３回のＣＰＵ割込みが発生したため、図１の１０９の比
較結果によりステップ１１１０に移り受信パケット割込
のマージ数ｍ＝２に設定する。図３では次の受信パケッ
ト割込み３０４は３０５とマージされて１回のＣＰＵ割
込となる。同様に３０６と３０７がマージされて１回の
ＣＰＵ割込みとなる。ここでｔｓ期間のＣＰＵ割込み回
数ｎを１２２で判定するとｎ＝２で、ＣＰＵ割込み回数
限度値Ｎｓ、Ｎｓ設定値である３回より低いため、ステ
ップ１２３でｍ＝２―１＝１回となり、１０２からの受
信毎にＣＰＵ割込みを発生させる状態に戻ることにな
る。If the number of interrupt merges k = m at 115, the number of interrupts is counted n + 1 and an interrupt is notified to the CPU. Thereafter, if ts has elapsed without reception, the processing shifts from 117 to 121. If n> Ns at 122, this is a state in which the reception load from the network is increasing, so at 110, the interrupt merge number m is further counted up. If n.ltoreq.Ns, the network load is reduced, and the number of interrupt merges is reduced by one at 123. If m = 1 as a result, this is a process for immediately generating a CPU interrupt upon reception, and the process returns to step 102. Steps 110 to 124
The processing up to this point will be described with reference to the time axis of FIG. In FIG. 3, Ns is set to three times. Since a total of three CPU interrupts, 312 and 313, have occurred within the time period ts since the first CPU interrupt 311 occurred, the process proceeds to step 1110 based on the comparison result of 109 in FIG. Set to. In FIG. 3, the next received packet interrupt 304 is merged with 305, resulting in one CPU interrupt. Similarly, 306 and 307 are merged into one CPU interrupt. Here, when the CPU interrupt frequency n during the ts period is determined by 122, n = 2, which is lower than the CPU interrupt frequency limit value Ns and 3 which is the set value of Ns, so that m = 2-1 = 1 in step 123, The state returns to a state in which a CPU interrupt is generated each time a signal is received from the CPU 102.
【００２４】勿論、通常のＣＰＵ割込み処理で、指定の
ＣＰＵ割込み回数Ｎｓを越えたからといって急にＣＰＵ
処理に影響がでることは通常はほとんどない。そこで図
３に例示したようにステップ１２２でＮｓとｎを比較し
た結果で、ただちにｍを変化させる必要はないと考えら
れる。従ってステップ１２２の条件判定時にある期間の
緩衝時間を設けて、例えばＮｓを越える状態がｋ回連続
した場合にｍ＝２としたり、反対にＮｓを下回る状態が
１回以上連続した場合にｍ＝１に戻す等のことができ
る。Of course, in normal CPU interrupt processing, the CPU suddenly exceeds the designated number of CPU interrupts Ns.
There is usually little effect on processing. Therefore, as shown in FIG. 3, the result of comparing Ns and n in step 122 indicates that it is not necessary to change m immediately. Therefore, a buffer time of a certain period is provided at the time of the condition determination in step 122, and for example, m = 2 when the state exceeding Ns continues k times, or m = 2 when the state below Ns continues one or more times. It can be returned to 1.
【００２５】受信パケット割込み回数がさらに増加した
場合にはステップ１２３の判定により再度ステップ１１
０へ移行して受信パケット割込みマージ数をｍ＝ｍ＋１
とする。図４にこの状態を示す。前述と同様にＮｓ＝３
として受信割込みマージ数ｍ＝２で動作中に、単位時間
ｔｓあたり、つまりＢにおけるＣＰＵ割込み回数が４１
１、４１２、４１３、４１４のｎ＝４回になったため、
以降の受信マージ数ｍ＝３としてＣＰＵ割込み回数を減
らしている。If the number of interrupts of the received packet further increases, it is determined in step 123 that step 11 is executed again.
Move to 0 and set the received packet interrupt merge number to m = m + 1
And FIG. 4 shows this state. Ns = 3 as described above
During the operation with the reception interrupt merge number m = 2, the number of CPU interrupts per unit time ts,
Since 1, 412, 413, and 414 became n = 4 times,
The number of CPU interrupts is reduced by setting the subsequent reception merge number m = 3.
【００２６】実施の形態２．別の実施の形態として、複
数の受信パケット割込みをマージしてＣＰＵ割込みを発
生している時でも、ＩＯ制御部では可能な限り受信パケ
ットのＣＰＵ割込み待ち時間を短くしてリアルタイム応
答特性を改善する方法を述べる。図６は本方法に関わる
フロー図である。図６において１１１１までは図１の１
１０までのフローと同一であり省略している。１１１２
で受信有りの場合、Δｔタイマをスタートさせ割込み回
数ｎをカウントアップする。もしｎがＮｓ−１より少な
い場合は１１１６にて即ＣＰＵに割込み通知する。その
後ｔｓ期間内で受信ありの場合はまた１１１４からの処
理を繰り返す。１１１５にてｎ＝Ｎｓ＋１の場合、１１
１９に移り、割込みマージ数をカウントアップする。ｋ
＝ｍになるまでは１１１９から１１２２の処理にて割込
みをマージする。ｋ＝ｍもしくはｔｓ経過した場合は１
１２３にてＣＰＵへ割込み通知する。Embodiment 2 FIG. As another embodiment, even when a CPU interrupt is generated by merging a plurality of received packet interrupts, the IO control unit improves the real-time response characteristic by shortening the CPU interrupt waiting time of the received packet as much as possible. Describe the method. FIG. 6 is a flowchart relating to the present method. In FIG. 6, up to 1111, 1 in FIG.
It is the same as the flow up to 10, and is omitted. 1112
If there is a reception, the Δt timer is started and the number of interrupts n is counted up. If n is less than Ns-1, an interrupt is immediately notified to the CPU at 1116. Thereafter, when there is a reception within the ts period, the processing from 1114 is repeated again. If n = Ns + 1 at 1115, 11
The process proceeds to 19, where the number of interrupt merges is counted up. k
Until = m, the interrupts are merged in the processing from 1119 to 1122. 1 if k = m or ts has elapsed
At 123, an interrupt is notified to the CPU.
【００２７】図７に本フローの動作例を示す。ここでは
Ｎｓ＝５の場合を想定している。受信パケット割込み８
０１に対するＣＰＵ割込み８１１が発生後、８０２、８
０３のｍ−１＝３までの受信パケット割込みまではそれ
ぞれ８１２、８１３とただちにＣＰＵ割込みを発生させ
ることで、本ＩＯ制御部のリアルタイム応答性能を最大
としている。それ以後でタイマ監視しているｔｓ期間に
発生した８０４、８０５、８０６の受信パケット割込み
については全てマージしてｔｓ経過後に１回のＣＰＵ割
込みとする。こうして、結果としてｔｓ期間内のＣＰＵ
割込はＮｓ＝４回までに収まることになる。またはマー
ジ数ｍに達するとｔｓ内であっても遅れなく割込みを行
う。本実施の形態では、受信パケットマージの設定をし
てＣＰＵ割込み頻度を減少させ、かつ実用上は多くの受
信パケットに対して遅延時間を最小とすることができ
る。FIG. 7 shows an operation example of this flow. Here, it is assumed that Ns = 5. Receive packet interrupt 8
802, 8 after the CPU interrupt 811 for 01
CPU interrupts are immediately generated at 812 and 813 until the received packet interrupts of m-1 = 3 of 03, respectively, thereby maximizing the real-time response performance of the IO control unit. Thereafter, all the received packet interrupts of 804, 805, and 806 that occurred during the ts period monitored by the timer are merged, and one CPU interrupt is performed after the elapse of ts. Thus, as a result, the CPU within the ts period
The interrupt can be accommodated by Ns = 4 times. Alternatively, when the number of merges reaches m, interruption is performed without delay even within ts. In the present embodiment, it is possible to reduce the CPU interrupt frequency by setting the received packet merge, and to minimize the delay time for many received packets in practical use.
【００２８】実施の形態３．通信ネットワークで接続さ
れた複数の異なる発信元からの受信パケットはそれぞれ
異なる応答性能要求をしてくる場合がある。本実施の形
態では、ある送信元からの受信パケットは最速のリアル
タイム応答性能を要求するため、ＩＯ制御部ではこうし
たリアルタイム応答に対する優先度の高い受信パケット
割込みが発生したらすぐにＣＰＵ割込みを通知し、それ
以外の発信元の受信パケットについては本発明の実施の
形態１及び２にて動作できるようにしている。Embodiment 3 In some cases, received packets from a plurality of different sources connected by a communication network may have different response performance requirements. In the present embodiment, since a received packet from a certain source requires the fastest real-time response performance, the IO control unit notifies the CPU interrupt as soon as a high-priority received packet interrupt for such a real-time response occurs, The other received packets of the transmission source can be operated in the first and second embodiments of the present invention.
【００２９】図８はこの実施の形態における動作を示す
フローである。図において、ステップ１２１１までの処
理は図１における１１０までの処理と同一である。１２
１２にて受信有りの場合、１２１４にてリアルタイムパ
ケットであるか否かの判定をする。もしリアルタイムパ
ケットであれば１２１５にてただちにＣＰＵへ割込み通
知する。もしリアルタイムパケットでなければ前述の通
り実施の形態１及び２の動作となる。図９にタイミング
チャート例を示す。図９において受信パケット割込の９
０１、９０２、９０３はリアルタイム応答の優先度が高
い送信元からの、または種類の受信パケットである。そ
れ以外の９０４、９０５、９０６、９０７、９０８は本
発明の実施の形態１及び２の通常優先度の受信パケット
である。ここでは受信パケットマージ数ｍ＝５としてい
る。９０１、９０２及び９０３は単独でただちにＣＰＵ
割込み９１１を発生することで遅延時間を最小としてい
る。また同様にリアルタイム応答性能を要求している９
０２は、それ以前に到着していた９０４、９０５、９０
６とマージして、９０２が発生した時点でただちにＣＰ
Ｕ割込み９１２を発生することで９０１、９０３と同様
に遅延時間を最小としている。更に、同様に９０３は通
常の優先度のパケット９０９をマージして、割込み９１
３を発生させる。こうしてリアルタイム優先度の高い受
信パケットの処理時に他の通常優先度の受信パケットも
同時に割込み処理とすることで、ＣＰＵ割込み頻度が下
げられる。なお本実施の形態において、ＩＯ制御部にお
いてリアルタイム要求をしている送信元を調べる手段と
しては、一般的に実施されているように受信パケット内
のヘッダにある送信元アドレス情報またはデータ種別情
報に相当するものをチェックすることで可能である。ま
た、受信パケット内にリアルタイムパケットを示すため
の特定フラグを設けてもよい。FIG. 8 is a flow chart showing the operation in this embodiment. In the figure, processing up to step 1211 is the same as processing up to 110 in FIG. 12
If there is a reception at 12, it is determined at 1214 whether the packet is a real-time packet. If it is a real-time packet, an interrupt is immediately notified to the CPU at 1215. If it is not a real-time packet, the operations of the first and second embodiments are performed as described above. FIG. 9 shows an example of a timing chart. In FIG. 9, 9 of the received packet
01, 902, and 903 are received packets of a type or a type having a high priority in real-time response. The other 904, 905, 906, 907, 908 are normal priority received packets according to the first and second embodiments of the present invention. Here, it is assumed that the received packet merge number m = 5. 901, 902 and 903 are the CPUs by themselves
The delay time is minimized by generating the interrupt 911. Similarly, real-time response performance is required 9
02 is 904, 905, 90
6 and merge with CP immediately when 902 occurs.
By generating the U interrupt 912, the delay time is minimized as in the case of 901 and 903. Further, similarly, 903 merges the normal priority packet 909 to generate an interrupt 91.
3 is generated. In this way, when processing a received packet having a high real-time priority, another normal-priority received packet is also subjected to interrupt processing at the same time, thereby reducing the CPU interrupt frequency. In this embodiment, as a means for checking the source requesting the real time in the IO control unit, as is generally practiced, the source address information or the data type information in the header of the received packet is used. This can be done by checking the equivalent. Further, a specific flag for indicating a real-time packet may be provided in the received packet.
【００３０】本発明の全ての実施の形態において、受信
パケットを格納する受信バッファの容量には限りがあ
る。即ち、複数受信パケットをマージしている間に受信
バッファ容量を越えてしまうとバッファオーバフローに
より受信パケット情報が捨てられる状況が考えられる。
本発明における受信パケット計測手段では、受信パケッ
トのデータ量を計測し、ホストＣＰＵもしくは制御ＩＯ
が予め設定した最大受信データ量に達した場合には、そ
の時点で受信パケットマージ数ｍまで受信パケットを受
信していなくても、ＣＰＵ割込みを発生させることで前
記バッファオーバフローは回避できる。即ち、設定最大
受信データ量を一種の優先度とするものである。In all the embodiments of the present invention, the capacity of a receiving buffer for storing received packets is limited. That is, if the reception buffer capacity is exceeded while a plurality of reception packets are merged, the reception packet information may be discarded due to a buffer overflow.
The received packet measuring means in the present invention measures the data amount of the received packet and outputs the data amount to the host CPU or the control IO.
If the number of received data reaches a preset maximum received data amount, the buffer overflow can be avoided by generating a CPU interrupt even if no received packet has been received up to the received packet merge number m at that time. That is, the set maximum received data amount is used as a kind of priority.
【００３１】[0031]
【発明の効果】以上のように本発明によれば、前回割込
からの単位時間内にくる受信パケット数を得る受信パケ
ット計測手段と、設定割込回数限度値以下の間はＣＰＵ
に割込通知し、限度値を超えると規定マージ数に達する
か、単位時間経過後に未割込の既受信パケットをまとめ
て割込を通知する割込生成手段を備えたので、受信時間
遅れを最小限にして、かつＣＰＵの負荷を減らした受信
割込処理装置が得られる効果がある。As described above, according to the present invention, the received packet measuring means for obtaining the number of received packets within a unit time from the previous interrupt, and the CPU for the time equal to or less than the set interrupt frequency limit value,
The interrupt generation means that notifies the interrupt when the specified number of merges is reached when the limit value is exceeded or the received packets that have not been interrupted are collected after the unit time elapses. There is an effect that a reception interrupt processing apparatus which minimizes the load on the CPU can be obtained.
【００３２】また更に、受信パケット数が所定の値を超
えるか、割込通知数が設定限度値を超えると、規定マー
ジ数を増加させ、受信パケット数が所定値以下、または
ＣＰＵへの割込が回数限度値以下になると、規定マージ
数を減少させるようにしたので、受信パケット数の増減
に追随して受信遅れとＣＰＵの負荷バランスをとること
が出来る効果がある。Further, when the number of received packets exceeds a predetermined value or when the number of interrupt notifications exceeds a set limit value, the specified number of merges is increased, and the number of received packets is equal to or less than a predetermined value, or the CPU is interrupted. Is smaller than the limit number of times, the specified number of merges is reduced, so that there is an effect that the reception delay and the load on the CPU can be balanced following the increase or decrease in the number of received packets.
【００３３】また更に、設定割込回数限度を超える、リ
アルタイム優先度が高い受信パケットを受けると、直ち
にＣＰＵへ割込通知するようにしたので、優先度の高い
パケットの処理は遅延がないという効果もある。Furthermore, when a received packet having a high real-time priority exceeding the set interrupt frequency limit is received, an interrupt notification is immediately sent to the CPU, so that there is no delay in processing of the high-priority packet. There is also.
【図１】 本発明の各実施の形態における受信パケット
計測手段と割込生成手段による割込通知動作フロー図で
ある。FIG. 1 is a flowchart of an interrupt notification operation by a received packet measuring unit and an interrupt generating unit in each embodiment of the present invention.
【図２】 実施の形態１における割込回数限度値以下で
の受信と割込動作を説明するタイミング図である。FIG. 2 is a timing chart for explaining reception and interrupt operations below an interrupt count limit value according to the first embodiment;
【図３】 実施の形態１における割込回数限度値を超え
る受信と割込動作を説明するタイミング図である。FIG. 3 is a timing chart illustrating reception and interruption operations exceeding the interruption count limit value in the first embodiment.
【図４】 実施の形態１における割込回数限度値を超え
る場合のマージと受信と割込動作を説明するタイミング
図である。FIG. 4 is a timing chart illustrating merge, receive, and interrupt operations when the number of interrupts exceeds a limit value in the first embodiment.
【図５】 本発明の各実施の形態における受信割込処理
装置の構成図である。FIG. 5 is a configuration diagram of a reception interrupt processing device according to each embodiment of the present invention.
【図６】 実施の形態２における割込通知動作フロー図
である。FIG. 6 is a flowchart of an interrupt notification operation according to the second embodiment.
【図７】 実施の形態２における受信と割込動作を説明
するタイミング図である。FIG. 7 is a timing chart illustrating reception and interrupt operations according to the second embodiment.
【図８】 実施の形態３における割込通知動作フロー図
である。FIG. 8 is a flowchart of an interrupt notification operation according to the third embodiment.
【図９】 実施の形態３における割込通知動作を説明す
るタイミング図である。FIG. 9 is a timing chart illustrating an interrupt notification operation according to the third embodiment.
【図１０】 従来の割込処理方法の装置構成を示す図で
ある。FIG. 10 is a diagram showing an apparatus configuration of a conventional interrupt processing method.
【図１１】 従来の割込処理方法の動作を示すフロー図
である。FIG. 11 is a flowchart showing an operation of a conventional interrupt processing method.
１ ホストＣＰＵ部、２ ＣＰＵ、３ 主メモリ、４
ＩＯインタフェース、５ ＩＯインタフェース、６ Ｉ
Ｏ制御部、７ 割込生成手段、８ 受信バッファ、９ネ
ットワーク・インタフェース、１０ ＩＯコントロー
ラ、１１ ＩＯバス、１２ ネットワーク、１３ 受信
パケット計測手段、１０２，１０２ｃ 受信毎割込通知
ステップ、１０３ パケット数比較と割込数比較ステッ
プ、１０３ｃ優先度検出ステップ、１０４ マージ数到
達または単位時間後の割込ステップ、１０５ 設定割込
回数限度値との比較ステップ、１０６ マージ数減少ス
テップ、１０７ マージ数増加ステップ。1 host CPU unit, 2 CPU, 3 main memory, 4
IO interface, 5 IO interface, 6 I
O control unit, 7 interrupt generation means, 8 reception buffer, 9 network interface, 10 IO controller, 11 IO bus, 12 networks, 13 reception packet measurement means, 102, 102c interrupt notification step for each reception, 103 packet number comparison And the number of interrupts, 103c priority detecting step, 104 the step of reaching the number of merges or after a unit time, 105 the step of comparing with the set limit number of interrupts, 106 the step of decreasing the number of merges, 107 the step of increasing the number of merges.
Claims (5)
を割込を用いてＣＰＵに通知する構成において、 割込通知から単位時間内に到着する受信パケットの数を
計測する受信パケット計測手段と、 上記単位時間内の受信パケット数が設定割込回数限度値
以下の間はＣＰＵに割込通知し、同じく設定割込回数限
度値を超えると規定マージ数に達するか、または上記単
位時間経過後に未割込の既受信パケットをまとめて割込
を通知する割込生成手段を備えたことを特徴とする受信
割込処理装置。1. A reception packet measuring means for measuring the number of reception packets arriving within a unit time from an interruption notification in a configuration in which the arrival of a reception packet from a network is notified to a CPU using an interruption. If the number of received packets within the time is equal to or less than the set interrupt count limit, the CPU is notified of the interrupt. If the number of received packets exceeds the set interrupt count limit, the specified number of merges is reached, or no interrupt occurs after the unit time elapses. An interrupt generating means for notifying an interrupt of the already received packets.
所定の値を超えるか、またはＣＰＵへの割込通知数が設
定割込回数限度値を超えると、規定マージ数を増加さ
せ、 同じく受信パケット数が所定値以下、またはＣＰＵへの
割込が回数限度値以下になると、上記規定マージ数を減
少させるようにしたことを特徴とする請求項１記載の受
信割込処理装置。2. If the number of received packets arriving within a unit time exceeds a predetermined value, or if the number of interrupt notifications to the CPU exceeds a set interrupt frequency limit value, the prescribed number of merges is increased. 2. The reception interrupt processing device according to claim 1, wherein the prescribed number of merges is reduced when the number of packets is equal to or less than a predetermined value or when the number of interrupts to the CPU is equal to or less than the limit number of times.
超える受信パケットを受けても、該パケットがリアルタ
イム優先度が高い場合は、直ちにＣＰＵへ割込通知する
ようにしたことを特徴とする請求項１記載の受信割込処
理装置。3. Even if a received packet within a unit time and exceeding a set interrupt count limit is received, if the packet has a high real-time priority, an interrupt notification is immediately sent to the CPU. The reception interrupt processing device according to claim 1, wherein
信すると、それまでに受信して未割込の他のパケットを
マージして、ＣＰＵへ割込通知するようにしたことを特
徴とする請求項３記載の受信割込処理装置。4. The apparatus according to claim 3, wherein when a packet having a high real-time priority is received, another packet which has been received and has not been interrupted is merged to notify the CPU of an interrupt. The reception interrupt processing device according to the above.
依存する所定データ受信量を設定し、未処理のデータ受
信量が該設定値を超えると、優先度が高いとして、ＣＰ
Ｕへ割込通知するようにしたことを特徴とする請求項３
記載の受信割込処理装置。5. A predetermined data reception amount depending on the maximum number of reception buffers provided in the apparatus is set, and when the unprocessed data reception amount exceeds the set value, the priority is determined to be high and the CP is determined.
4. An interrupt notification to U.
The reception interrupt processing device according to the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11187307A JP2001014243A (en) | 1999-07-01 | 1999-07-01 | Reception interrupt processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11187307A JP2001014243A (en) | 1999-07-01 | 1999-07-01 | Reception interrupt processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001014243A true JP2001014243A (en) | 2001-01-19 |
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ID=16203721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11187307A Withdrawn JP2001014243A (en) | 1999-07-01 | 1999-07-01 | Reception interrupt processor |
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