JP2001007880A - デジタル復調器における直交チャネライザ - Google Patents
デジタル復調器における直交チャネライザInfo
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Abstract
帯域幅を有する多数の用途に対応可能にする。 【解決手段】直交チャネライザ20は、入力及び出力サ
ンプリング・レート並びに入力チャネル群帯域幅が与え
られると、入力チャネル間隔、離散フーリエ変換(DF
T)サイズ、有効出力DFTビンを決定し、ブランキン
グ・フィルタ・ブロック22が、所定数のデータ・サン
プルをガードタイムの期間中ブランク化してブランク・
サンプル出力を生成し、循環シフト・ブロック24が所
定数のシフトに応じた位相シフト動作を行って位相調整
出力を生成する。そして、離散フーリエ変換(DFT)
ブロック26が、位相調整出力を受け取ってDFT計算
を行い、異なるデータ・レートの複数のチャネルを生成
する。
Description
における直交狭帯域チャネルの実現に関し、更に特定す
れば、既存のチャネライザ設計のマルチ・レート処理ア
ルゴリズム及びチャネル間隔を、異なる入力データ・レ
ート及び入力チャネル群帯域の直交狭帯域チャネル実現
のために適合化する方法に関するものである。
チ・チャネル・ワイヤレス通信システムは、広い地理的
面積にわたる通信のために、幾つかのトランスポンダを
含む場合がある。各トランスポンダは、受信機−送信機
対とすることができる。衛星システムの受信機は、広帯
域受信機であり、使用可能なマルチ・チャネル帯域幅内
の広い範囲の通信周波数をカバーすることができる。通
信周波数の範囲は、衛星通信システムが処理可能なチャ
ネル数によって左右される場合もある。アンテナから受
信した特定のスペクトルの入力広帯域信号を複数の狭帯
域チャネルに分離し更に処理を進めるには、チャネライ
ザを用いることができる。広帯域信号は、異なる周波数
帯域、異なるタイム・スロット、異なるスペクトル拡散
符号化、又はこれらの技法のいずれか2つ以上の組み合
わせを用いて、異なるチャネルを搬送することができ
る。チャネライザは、入力広帯域信号をより狭い区分の
チャネルに分離するために用いる、広帯域チャネライザ
及び狭帯域チャネライザの少なくとも一方として考えら
れる。「広帯域」という用語は、いずれの特定スペクト
ル範囲にも限定することはない。むしろ、広帯域は、マ
ルチ・チャネル・ワイヤレス通信システムが動作可能
な、少なくとも有用な通信範囲のスペクトル・カバレッ
ジを暗示すると考えられる。一方、狭帯域は、スペクト
ルの一部、例えば、個々のチャネルの幅を意味すると考
えられる。狭帯域チャネルのことを、チャネル群に含ま
れる複数のサブチャネルと呼ぶこともできよう。例え
ば、15MHzチャネル群は、各々300KHz帯域幅
を有する50の狭帯域チャネルを含む。多くのチャネラ
イザが、無線周波数(RF)又はベースバンド・アナロ
グ又はデジタル信号上で動作する。
するには、多レベルのチャネル化が必要となる。しかし
ながら、チャネライザは、通常、特定のチャネル群帯域
幅、及び以前のチャネル化レベルの構成に依存するデー
タ・レート・セット(組)毎に設計されている。通常の
チャネル化設計には、いくつかの方法が知られている。
例えば、チャネライザ設計の理論的基礎は、1983年
ニュー・ジャージー州、Englewood Clif
fsのPrentice Hallが出版した、R.
E.Crochiere(R.E.クローチャ)及びR
abiner(ラビナー)による”Multirate
Digital Signal Processin
g”(マルチレート・ディジタル信号処理)に記載され
ている。この出版物は、この引用により、その全体が本
願にも含まれるものとする。マルチチャネル復調器の設
計に関する理論的基礎は、1997年8月MIT Li
ncoln Laboratoryが出版した、Rus
sell R. Rhodes(ラッセル R.ロー
ズ)及びDean P.Kolba(ディーン P.コ
ルバ)による”Narrowband Channel
Group Multichannel and M
ultimode Demodulator”(狭帯域
チャネル群マルチチャネル及びマルチモード復調器)に
おいて得られる。かかる復調器の設計の直交狭帯域チャ
ネル間隔についての追加的な基礎が、1997年9月B
ooz−Allen & Hamiltonが出版した
MarkMaleski et al.(マーク・メー
ルスキーその他)による”Orthogonal Sp
acing For Narrowband Chan
nels In The Advanced EHF
Waveform”(高度EHF波形における狭帯域チ
ャネルの直交間隔)に記載されている。
チャネライザ設計では、その多くに設計上の制約が非常
に多いという問題がある。設計制約の例には、次のよう
な事項が含まれることがある。即ち、入力データ・レー
トは、入力チャネル帯域と同じでなければならない。離
散フーリエ変換(DFT)のサイズは、有効な出力チャ
ネル数と同じでなければならない。入力帯域は、有効な
チャネルで満たされていなければならない。更に、1つ
のチャネライザ設計を特定のチャネル群帯域及びデータ
・レート・セットに対して実現すると、該チャネライザ
は、環境設定のし直し及び/又は異なる入力データ・レ
ートや入力チャネル群帯域での動作に対する適合化がで
きない場合がある。つまり、現在の代表的なチャネライ
ザの方法論では、マルチ・データ・レート用途において
使用するための柔軟性が欠如している。したがって、チ
ャネライザ設計のマルチ・レート処理アルゴリズム及び
チャネル間隔を適合化し、異なる入力データ・レート及
び入力チャネル群帯域の直交狭帯域チャネル実現のため
にチャネライザのアーキテクチャを開発する際に使用す
る均一で信頼性の高い方法論が求められている。かかる
方法論は、柔軟でなければならず、しかもチャネル・レ
イアウト及びデータ・レートの変化に対応してチャネル
化プロセスを環境設定し直す機能を維持することが必要
である。
入力データ・レートの直交狭帯域チャネルの実現のため
に、直交チャネライザを設計する革新的なチャネライザ
設計方法を提供する。このチャネライザ設計方法は、入
力信号の入力サンプリング・レート、入力チャネル群帯
域幅、変調モードに応じて変化するホップ毎のチップ
数、ホップ・タイム、及びホップ毎の有効シンボル・タ
イムに関する情報を得るステップと、ホップ毎のチップ
数及びホップ毎の有効シンボル・タイムに基づいて、入
力信号の出力サンプリング・レートを計算するステップ
と、入力サンプリング・レート及び出力サンプリング・
レートに基づいてチップ毎のサンプル数を計算し、入力
サンプリング・レート及びホップ・タイムに基づいてホ
ップ毎のサンプル数を計算するステップと、チップ毎の
サンプル数未満の離散フーリエ変換(DFT)サイズを
判定するステップと、入力サンプリング・レート及び離
散フーリエ変換(DFT)サイズに基づいて、入力信号
のチャネル間隔を計算するステップと、入力チャネル群
帯域幅及びチャネル間隔に基づいて、入力信号の有効出
力チャネル数を決定するステップと、ホップ毎のサンプ
ル数及びホップ毎のチップ数に基づいて、入力信号のデ
ータ・サンプル数を決定し、チップ境界の各側において
ブランク化するデータ・サンプルを決定するステップ
と、サンプル番号*モジュロ(離散フーリエ変換(DF
T)サイズ)に基づいて循環シフト値を決定するステッ
プであって、サンプル番号が0からホップ毎のサンプル
数から1を減じた値までである、ステップとを含む。
サンプル数、循環シフト値、及び離散フーリエ変換(D
FT)サイズを用いて、ブランク化する入力信号のデー
タ・サンプル数に応じたサンプル・ブランキング動作、
及び循環シフト値に応じた位相シフト動作を行なうブラ
ンキング・フィルタ及び循環シフト・ブロックと、DF
Tサイズに応じた離散フーリエ変換(DFT)計算を実
行する離散フーリエ変換(DFT)ブロックとを備え
た、単一の直交チャネライザを構成する。本発明の革新
的なチャネライザ設計方法を用いて得られた単一の直交
チャネライザは、多数の入力データ・レートに効率的に
対応し、環境設定のし直しのために追加されるハードウ
エアを最小に抑え、設計ハードウエアの削減を実現す
る。環境設定設定可能な直交チャネライザは、ブランキ
ング・フィルタ、循環シフト、及び離散フーリエ変換技
法を用いた効率的なハードウエア・アーキテクチャによ
って実現され、異なるチャネル群帯域の入力信号を、異
なるデータ・レートの複数の個々のチャネルに分離する
ことができる。直交チャネライザは、選択したチャネル
化モードが第1のデータ・レートに対応する場合、サン
プル・ブランキング動作、循環シフト動作及び離散フー
リエ変換(DFT)計算を用いて、入力信号のデータ・
サンプルを、第1のデータ・レートの入力信号の帯域幅
周波数の間隔を有する第1複数の個々のチャネルに分離
するように環境設定を変更することができる。同様に、
単一の直交チャネライザは、選択したチャネル化モード
が第2のデータ・レートに対応する場合、サンプル・ブ
ランキング動作、循環シフト動作及び選択した離散フー
リエ変換(DFT)計算を用いて、入力信号のデータ・
サンプルを、第2のデータ・レートの入力信号の帯域幅
周波数の2倍の間隔を有する第2の複数のチャネルに分
離するように環境設定することができる。同様に、単一
の直交チャネライザは、選択したチャネル化モードが第
3のデータ・レートに対応する場合、サンプル・ブラン
キング動作、循環シフト動作及び選択した離散フーリエ
変換(DFT)計算を用いて、入力信号のデータ・サン
プルを、第3のデータ・レートの入力信号の帯域幅周波
数の4倍の間隔を有する第3の複数のチャネルに分離す
るように変更することができる。
ネライザ設計方法を用いて得られた環境設定変更可能な
直交チャネライザは、並列に配列された複数のメモリ・
デバイス及び複数の直並変換レジスタから成り、入力サ
ンプリング・レートの入力信号の連続するデータ・サン
プル・セットを受信し、変調器遷移のいずれの側におい
ても所定数のデータ・サンプルをガード・タイムの間に
ブランク化するブランキング動作を実行し、サンプル番
号*モジュロ(DFTサイズ)によって決定される回数
のシフトに応じた位相シフト動作を行って位相調節出力
を生成する(サンプル番号が0から始まりホップ毎のサ
ンプル総数まで)ブランキング・フィルタ及び循環シフ
ト・ブロックと、並列に配列され、位相調節出力の各1
つを受け取り、離散フーリエ変換(DFT)計算を実行
し、異なるデータ・レートにおいて複数のチャネルを生
成する複数の離散フーリエ変換(DFT)モジュールと
を備える。
ブロックは、サンプル処理のために実データのシーケン
スを受け取る第1のメモリ・デバイスと、サンプル処理
のために虚データのシーケンスを受け取る第2のメモリ
・デバイスと、第1のメモリ・デバイスからの実データ
の循環シフト処理サンプルを、並列サンプル出力として
通過させつつ、ブランク・サンプルを破棄する第1の直
並変換レジスタと、第2のメモリ・デバイスからの虚デ
ータの循環シフト処理サンプルを、並列サンプル出力と
して通過させつつ、ブランク・サンプルを破棄する第2
の直並変換レジスタと、第1及び第2のメモリ・デバイ
スから入力された実データ及び虚データをそれぞれアド
レス指定して読み出す際に、ブランキング及び循環シフ
トを組み合わせて行なう制御ロジック・ブロックとを備
えることができる。
DFTサイズに応じて複素データを配列し、DFT点の
入力及び出力の順序付けが正しくなるようにするマルチ
プレクサと、実データの位相調節出力をそれぞれ受け取
るように構成され、4点変換を実行し、複素データの第
1の変換出力を生成する第1の複数の4点離散フーリエ
変換(DFT)ユニットと、虚データの位相調節出力を
それぞれ受け取るように構成され、4点変換を実行し、
複素データの第2の変換出力を生成する第2の複数の4
点離散フーリエ変換(DFT)ユニットと、複素データ
の第1の変換出力をそれぞれ受け取るように構成され、
4点変換を結合し、複素データの第1の結合出力を生成
する第1の複数の結合4点離散フーリエ変換(DFT)
ユニットと、複素データの第2の変換出力をそれぞれ受
け取るように構成され、4点変換を結合し、複素データ
の第2の結合出力を生成する第2の複数の結合4点離散
フーリエ変換(DFT)ユニットと、複素データの第1
及び第2の結合出力を受け取り、対象のチャネルを生成
するように構成された結合8点離散フーリエ変換(DF
T)ユニットとを含むことができる。
チャネライザ設計方法を用いて得られた環境設定変更可
能な直交チャネライザは、並列に配列されサンプル・ブ
ランキング及び位相シフト動作ならびに離散フーリエ変
換(DFT)計算を実行する複数のメモリ・デバイス及
び直列/並列レジスタ、複数のマルチプレクサ、ならび
に複数の離散フーリエ変換(DFT)ユニットを備え、
選択したチャネル化モードが1xデータ・レートを示す
場合、1xデータ・レートにおける帯域幅周波数のチャ
ネル間隔を有する個々のチャネルに入力信号を分離す
る。しかしながら、選択したチャネル化モードが2xデ
ータ・レートを示す場合、離散フーリエ変換(DFT)
ユニットから選択した第1のユニットを迂回し、他のハ
ードウエア構成を協動させ、2xデータ・レートにおけ
る帯域幅周波数の2倍の間隔を有する複数のチャネルに
入力信号のデータ・サンプルを分離する。同様に、選択
したチャネル化モードが4xデータ・レートを示す場
合、離散フーリエ変換(DFT)ユニットから選択した
第2のユニットを迂回し、他のハードウエア構成を協動
させ、4xデータ・レートにおける帯域幅周波数の4倍
の間隔を有する複数のチャネルに入力信号のデータ・サ
ンプルを分離する。
のために、入力信号の実データ及び虚データのシーケン
スを受け取ることができる。直並変換レジスタを用い
て、メモリ・デバイスからの入力信号の循環シフトした
実データ及び虚データの処理したサンプルを、並列サン
プル出力として通過させ、ブランク化サンプルを破棄す
ることができる。マルチプレクサは、並列に配列されて
おり、入力信号の循環シフトした実データ及び虚データ
の並列サンプル出力をそれぞれ受け取ることができ、デ
ータをシャッフルし、出力チャネルのデータ・レートに
応じて、選択したDFTサイズに応じたDFTの入力に
対して、正しい順序付けを行なう。
トは、実データの位相調節出力をそれぞれ受け取るよう
に構成され、4点変換を実行し、複素データの第1の変
換出力を生成する第1の複数の4点離散フーリエ変換
(DFT)ユニットと、複素データの位相調節出力をそ
れぞれ受け取るように構成され、4点変換を実行し、複
素データの第2の変換出力を生成する第2の複数の4点
離散フーリエ変換(DFT)ユニットと、複素データの
第1の変換出力をそれぞれ受け取るように構成され、4
点変換を結合し、複素データの第1の結合出力を生成す
る第1の複数の結合4点離散フーリエ変換(DFT)ユ
ニットと、複素データの第2の変換出力をそれぞれ受け
取るように構成され、4点変換を結合し、複素データの
第2の結合出力を生成する第2の複数の結合4点離散フ
ーリエ変換(DFT)ユニットと、複素(実及び虚)デ
ータの第1及び第2の結合出力を受け取り、対象の複数
のチャネルを生成するように構成された結合8点離散フ
ーリエ変換(DFT)ユニットとを含むことができる。
細に説明する。なお、図面においては、同様の参照記号
は同一又は同様のコンポーネントを示すものとする。図
1には、ワイヤレス通信システムにおける受信機の主要
コンポーネントがブロック図で示されている。通常、ワ
イヤレス通信システムの代表的な受信機は、フロント・
エンド・ダウン・コンバート部(図示せず)を含んで
る。これは、対象周波数帯域内の電磁放射を傍受し、傍
受した電磁放射を電気信号に変換し、次いで、かかる電
気信号を、対象の通信システム又はネットワークにおい
て現在動作中の全通信チャネルの内容を含むベースバン
ド信号にダウン・コンバートする。代表的な受信機にお
いて、電磁放射を傍受即ち捕捉し続いて入力及びダウン
・コンバートするには、数種類の入力デバイスを用いる
ことができる。かかる入力デバイスの例には、アンテ
ナ、導波路、同軸ケーブル、光ファイバ、又は赤外線周
波数変換器が含まれる。
は、バンドパス・フィルタ(BPF)12、アナログ/
ディジタル(A/D)変換器14、デマルチプレクサ
(DEMUX)16、ならびに少なくとも1つの直交狭
帯域チャネライザ20及びその他の種類の信号処理回路
(図示せず)で構成することができる。所定の帯域幅の
バンドパス・フィルタ(BPF)12は、入力ベースバ
ンド信号を濾波し、選択した周波数スペクトルの広帯域
信号を通過させるために用いられる。対象となる選択周
波数スペクトルは、複数の利用可能なチャネルを含む2
0MHzとすることができるが、本発明はこの周波数範
囲に限定されるこのではない。A/D変換器14は、広
帯域信号をサンプリングし、複数のチャネル(例えば、
N個のチャネル)を含むデジタル化信号を生成する。デ
ジタル化信号は、一連のデジタル・サンプルで表わされ
る。A/D変換器14が生成する多数のビット・ワード
・サンプルの直列ストリームがデマルチプレクサ16に
入力され、デマルチプレクサ16は複数の多重化データ
出力18を生成する。デマルチプレクサ16は、多数の
タップを有する遅延線として機能し、それぞれの並列出
力が遅延線の異なるタップから出力される。デマルチプ
レクサ16のデマルチプレクス・データ出力18は、本
発明の原理にしたがって構成された直交チャネライザ2
0に印加され、複数の狭帯域信号に分離(変換)され
る。ここで、各狭帯域信号は、広帯域信号によって伝達
(convey)されるチャネルの1つを伝達する。デ
マルチプレクサ16のデマルチプレクス・データ出力1
8は、例えば、チューナ、フィルタ、及びスペクトル拡
散送信のダウン・コンバートを行なうダウン・サンプラ
(図示せず)によって、実データ表現から複素データ表
現に変換することができる。各直交チャネライザ20の
設計は、ブランキング・フィルタ・ブロック22、循環
シフト・ブロック24、及び離散フーリエ変換(DF
T)ブロック26を含む、数個の環境設定可能な(co
nfigurable)ハードウエア・ブロックによっ
て実現することができる。離散フーリエ変換ブロック2
6は、データ・サンプル・ブランキング動作及び離散フ
ーリエ・エンジンを用いて、入力サンプリング・レート
及び入力チャネル群帯域幅の入力信号を受信し、かかる
入力信号を異なるデータ・レートの狭帯域直交信号の異
なるセットに分離し、別の種類の信号処理回路による後
続処理を行なうことを目的とする。
的な直交チャネライザは、ブランキング・フィルタ・ブ
ロック22、循環シフト・ブロック24及び離散フーリ
エ変換(DFT)ブロック26等の、同一のハードウエ
ア・ブロックを含み、入力信号の実データ表現及び複素
データ表現双方を個々のチャネルにチャネル化すること
ができる。入力信号は、等しく離間されたチャネルによ
って特徴付けられる複素指数(complex exp
onential)の和と見なすことができる。ブラン
キング・フィルタ・ブロック22及び循環シフト・ブロ
ック24は、サンプル・ブランキング動作及び位相調節
動作のための単一構造として結合することができる。個
別には、ブランキング・フィルタ・ブロック22は、サ
ンプル・ブランキング動作を用いて入力信号の実データ
表現及び複素データ表現双方を処理するために用いるこ
とができ、この際、変調器遷移(transitio
n)のいずれの側においても等しい数のサンプルが、ガ
ード・タイムの間にブランク化される。循環シフト・ブ
ロック24は、ブランキング・フィルタ・ブロック22
からのサンプル出力の位相調節のために用いられる。次
いで、DFTブロック26を用いて、循環シフト・ブロ
ック24からの位相調節された出力を、異なるレートの
複数のチャネルに変換する。しかしながら、入力広帯域
信号に選択した出力データ・レートに応じて、これらの
ハードウエア・ブロックの一部のみを用い、他のハード
ウエア・ブロックの一部を迂回することにより、構成変
更のためのハードウエア追加を極力抑えることも可能で
ある。このようにして、単一の直交チャネライザが、異
なる入力データ・レート及び異なる入力チャネル群帯域
幅の多数の用途に再利用可能としつつ、設計ゲートの削
減を実現することができる。
法を用いてチャネライザ設計のアルゴリズム及びチャネ
ル間隔を適合化し、あらゆる入力データ・レート及び入
力チャネル群帯域幅にも対応する狭帯域直交チャネルを
実現する。入力及び出力サンプリング・レート、入力チ
ャネル群帯域幅、変調モード及びホップ・タイムが与え
られれば、以下のチャネライザ設計のパラメータを次の
ようにして得ることができる。 1.チャネル間隔:ブランキングがチャネルを直交とす
るように構成しなければならない。 2.ブランキング:デッド・ゾーン(デッド・ゾーンと
は、サンプルを破棄するときである)の長さ。ブランキ
ングの位置は、各チップの先頭及び終端として予め決定
しておく。 3.離散フーリエ変換(DFT)サイズ 4.有効な出力チャネル数(チャネル間隔と密接な繋が
りがある)及びこれらが対応するDFTビン。 5.ブランクすべき正確なサンプル:これは、データ・
フレーム(又はサブフレーム)の長さ及びデータ・フレ
ーム(又はサブフレーム)通信に用いられる部分、なら
びにデータ・レート(チップ当たりのサンプル数)を用
いて行なわなければならない。 6.循環シフトの詳細。
を処理するために復調器に割り当てられた時間である。
時間間隔は、データ・フレーム全体(短い単純なデータ
・フレームの場合)又はデータ・フレームの一部(サブ
フレームと呼ぶ)を含む場合があり、データ・フレーム
の構造、復調器がデータ処理を完了すると予測される時
間間隔、及び当該間隔内にガード・タイムがあるか否か
に応じて、1つのパラメータに調節することができる。
別の用例では、データ・フレームを、ホップと呼ぶ時間
間隔に分割することも可能である。その場合、ホップ
は、前述のようなサブフレームとすることができる。復
調器は、ホップ毎にデータを処理する。ここに記載する
方法では、このように仮定する。
は、2つの主要な考慮項目がある。第1に、デッド・ゾ
ーンの長さ増大に伴う情報破棄による、タイミング・エ
ラーや大きな性能劣化に対する耐性を高めることであ
る。第2の考慮項目は、チャネル間隔、DFTサイズ、
デッド・ゾーン、及び(関連する)出力チャネル数を含
む、効率的な実現のための数値決定(numerolo
gy)である。チャネル間隔及びDFTサイズは整数で
なければならない。効率的な実現に寄与する(fact
or)離散フーリエ変換(DFT)サイズを優先すると
よい。
ッピング・レート チッピング・レート=ホップ毎のチップ数/ホップ毎の
有効シンボル時間 デッド・ゾーン=チップ毎のサンプル数−チップ毎に処
理されるサンプル数 チップ毎に処理されるサンプル数=DFTサイズ 次に、どの程度の損失に耐えることができるかに基づい
て、デッド・ゾーンを決定する。 デッド・ゾーン損失(dB)=10log(DFTサイ
ズ/チップ毎のサンプル数) ここで注記すべきは、デッド・ゾーン損失はDFTサイ
ズに依存することである。したがって、実施態様毎の数
値決定、及びハードウエアで実施するのは何が現実的か
ということが重要な役割を担い、設計において繰り返し
が必要となる。
隔 DFTサイズ及びチャネル間隔は双方とも整数でなけれ
ばならない。DFTサイズを3、4又は5の倍数とすれ
ば、特にこれらを小さな因数(factor)に分解す
る可能性がある場合に、実施の容易性のためには好まし
い。チャネル間隔及びチャネルカウントを、次の関係か
ら決定する。 チャネル間隔=チップ毎のサンプル数/(チップ毎に処
理されるサンプル数*チップ持続時間) 有効出力チャネル数=入力チャネル群帯域幅/チャネル
間隔 入力チャネル群帯域幅は入力サンプリング・レート未満
であるので、これは近似である。有効出力チャネルの正
確な数を決定するには、中央のチャネルを中心において
ゼロ(0)として周波数プランを詳細に立案し、チャネ
ル群境界に関して、チャネル境界がどのように位置する
かを確認する。
定する必要がある。最初に、ホップ毎のサンプル数を決
定し、どのサンプルがガード・バンドの一部となり(そ
のようなサンプルがある場合に)、したがって処理され
ないかについて判定を行なう。次に、チップ境界、即
ち、変調器の遷移がどこに位置するかについて判定を行
なう。チップ毎のサンプル数は分数が許される。境界が
サンプルの途中となることがあるが、そのサンプルはブ
ランク化される。チップ境界周囲のどのサンプルをブラ
ンク化するか指定する(これは、デッド・ゾーンとして
計算した)。チップ境界のいずれの側においてもほぼ同
数のサンプルをブランク化しなければならない。各チッ
プが、同数の処理されたサンプル(非ブランク化)を有
することを確認するためにチェックを行なう。
として、循環シフトの詳細を次のように決定する。 循環シフト=(サンプル番号)モジュロ(DFTサイ
ズ) ここで、サンプル番号は、0からホップ毎の処理された
サンプル数から1を減算(−1)した値までである。
チャネライザ設計の一例を、図2に示す。入力データ
(サンプリング)レート、出力データ(サンプリング)
レート、変調モード、ホップ時間及びホップ毎の有効シ
ンボル時間というような主なパラメータをかかるチャネ
ライザ設計に与えれば、標準的な直交チャネライザを個
々のレートでの用途毎に設計することができる。例え
ば、入力サンプリング・レートを23.625MHzと
して与え、出力サンプリング・レートを287KHzと
して与え、変調モードを対称差分位相変調(SDPS
K)又は対称差分二次位相変調(SDQPSK:sym
metric differential quadr
iphase shift keying)においてホ
ップ当たり15チップ(1個の基準チップ及び14個の
データ・チップ)として与え、ホップ時間を53.2μ
sとして与え、ホップ毎の有効シンボル時間を52.3
μsとして与える。これら主なパラメータは、通常、チ
ャネル化の以前にわかっている。
明の革新的なチャネライザ設計方法を用いて、次のよう
にして、チャネル間隔、DFTサイズ、有効出力DFT
ビン、及び各チップ毎にブランクするサンプル数を導出
することができる。 1. チッピング・レート =入力サンプリング・レート/チップ毎のサンプル数 =出力サンプリング・レート =287KHz 2. チップ毎のサンプル数 =入力サンプリング・レート/チッピング・レート =23.625MHz/287KHz =82.3サンプル/チップ 2. チップ持続時間 =1/チッピング・レート =1/287KHz =3.48μs 2. 所望のデッド・ゾーン損失<1dB。したがっ
て、DFTサイズはabs(10log10(DFTサイ
ズ/チップ毎のサンプル数)<1dBとなるようにしな
ければならない。DFTサイズは、チップ毎のサンプル
数未満としなければならない。デッド・ゾーン損失との
関係に基づいて、選択するDFTサイズは75とするこ
とができる。何故なら、75DFTサイズとすれば、容
易に実施できるからである。 3. チャネル間隔 =入力サンプリング・レート/DFTサイズ =23.625Msps/75 =315KHz 2. デッド・ゾーン損失 =10log10(DFTサイズ/チップ毎のサンプル
数) =10log10(75/82.3) =チップ当たり7サンプルのブランク化 2. デッド・ゾーン =チップ毎のサンプル数−チップ毎の処理サンプル数 =82.3−75 =7.3即ちチップ当たり約7サンプルのブロック化 2. 有効出力チャネル数 =入力チャネル群帯域幅/チャネル間隔 =22.365MHz/315KHz =71 2. ホップ毎のサンプル数 =ホップ時間*入力サンプリング・レート =53.2μs*23.625MHz =ホップ当たり1256サンプル 2. 循環シフト値 =(サンプル番号)モジュロ(DFTサイズ) =(サンプル番号)モジュロ75 (サンプル番号は、0から1256まで)
ネライザ設計方法を用いた代表的な直交チャネライザ2
0は、ブランキング・フィルタ・ブロック22、循環シ
フト・ブロック24、及び75点DFTブロック26を
備えている。ブランキング・フィルタ・ブロック22及
び循環シフト・ブロック24は、単一構造として結合
し、サンプル・ブランキング動作及び位相調節動作を行
なうようにしてもよい。別個とする場合、ブランキング
・フィルタ・ブロック22は、23.625MHzの入
力サンプリング・レートの入力信号の0.296μsブ
ランキング・プロセスを実行するために用いられる。循
環シフト・ブロック24は、決定したシフト数にしたが
って、ブランキング・フィルタ・ブロック22からの濾
波出力のサンプルに循環シフトを行なうために用いられ
る。DFTブロック26は、75点DFT計算を実行す
るために用いられる。加えて、データ検出及び取込プロ
セッサ30も含まれ、直交チャネライザから出力される
個々のチャネルの以降の処理を行なう。
ャネライザ20の入力チャネル群帯域の周波数プラン及
び関連する離散フーリエ変換(DFT)ビンを示す。図
3に示すように、入力サンプリング・レート(fs)は
23.625MHzとして与えられ、チャネル群帯域幅
は22.365MHzとして与えられ、チャネル間隔
(帯域幅)は315KHzとして与えられ、全有効出力
チャネルは71として与えられている。その結果、DF
Tビン0〜35及び40〜74は、有効なチャネルを含
む。
ャネライザのデータ・フレームを示す。各データ・フレ
ームは、ホップ当たり15個のチップを含み、1つの基
準チップ及び14個のデータ・チップを含む。データ・
フレーム分離のためにガード・タイムが設けられてい
る。ホップ・タイムが53.2μsとして与えられ、ホ
ップ毎の有効シンボル・タイムが52.3μsとして与
えられているので、ガード・タイムは、ホップ・タイム
とホップ毎の有効シンボル・タイムとの差、53.2μ
s−52.3μs=0.9μsとして決定される。加え
て、ホップ毎のサンプル数は1256サンプル/ホップ
として与えられ、チップ毎のサンプル数は82.3サン
プル/チップとして与えられているので、ホップの先頭
における最初の21.5サンプルは、ガード・タイムの
間にブランキング・フィルタ・ブロック22によってブ
ランク化される。21.5というホップの先頭において
ブランク化されたサンプル数は、1256サンプルと
(82.3サンプル/チップ)*(ホップ当たり15チ
ップ)との差から得られる。
ャネライザのブランキング・プロセスの一例を示す。ホ
ップ毎のデータ・フレームの1256サンプルは、図5
に示すように、変調遷移時における値に応じてマッピン
グすることができる。例えば、最初の変調遷移点は、ガ
ード・タイムのために21.5サンプルに設定すること
ができる。以降の変調遷移点は、以下のように設定する
ことができる。 103.8サンプル(21.5サンプル+82.3サン
プル) 186.1サンプル(103.8サンプル+82.3サ
ンプル) 268.4サンプル(186.1サンプル+82.3サ
ンプル) 350.7サンプル(268.4サンプル+82.3サ
ンプル) 433サンプル(350.7サンプル+82.3サンプ
ル) 515.3サンプル(433サンプル+82.3サンプ
ル) 597.6サンプル(515.3サンプル+82.3サ
ンプル) 679.9サンプル(597.6サンプル+82.3サ
ンプル) 762.2サンプル(679.9サンプル+82.3サ
ンプル) 844.5サンプル(762.2サンプル+82.3サ
ンプル) 926.8サンプル(844.5サンプル+82.3サ
ンプル) 1009.1サンプル(926.8サンプル+82.3
サンプル) 1091.4サンプル(1009.1サンプル+82.
3サンプル) 1173.7サンプル(1091.4サンプル+82.
3サンプル) 1256サンプル(1173.7サンプル+82.3サ
ンプル)
移のいずれの側でも等しい数のサンプル(陰影を付けた
ところ)をブランク化する。図5に示すように、遷移の
各側でブランク化するサンプル数は、約7サンプルであ
る。更に重要なことは、本発明の革新的チャネライザ設
計方法は、図2に示すような単一レート直交チャネライ
ザとは異なり、入力サンプリング・レート及び入力チャ
ネル群帯域幅の入力信号を、データ・レートが異なる個
々のチャネルに分離するマルチ・レート用途のために環
境設定を変更可能な直交チャネライザを設計する際にも
使用可能なことである。このようなマルチ・レートのチ
ャネライザの設計を例示する目的のために、出力データ
(サンプリング)レートを、例えば、1x、2x及び4
xとそれぞれ呼ぶことにする。入力データ(サンプリン
グ)レートは、例えば、120Mビット/秒に設定する
ことができる。環境設定可能なマルチ・レートの直交チ
ャネライザ20の動作を1xデータ・レート・モードに
設定した場合、6.424Mビット/秒の出力データ・
レートを得ることができる。マルチ・レートのチャネラ
イザ20の動作を2xデータ・レート・モードに設定し
た場合、12.85Mビット/秒(1xモードよりも2
倍高速)の出力データ・レートを得ることができる。同
様に、マルチ・レート・チャネライザ20の動作を4x
データ・レート・モードに設定した場合、25.698
Mビット/秒(2xモードの2倍)の出力データ・レー
トを得ることができる。直交チャネライザ20は、入力
広帯域信号を多数の小さなチャネルに分離する狭帯域直
交チャネライザと見なすこともできる。
る各チャネル毎にコンフィギュレーション・ワード・フ
ォーマットのレジスタ・ビットを用いて、1x、2x又
は4xに設定することができる。これらのレジスタ・ビ
ットは、1x、2x又は4xチャネル化動作モードのい
ずれかを示すために用いることができる。例えば、コン
フィギュレーション・ワード・フォーマットの2レジス
タ・ビットは、マルチ・レート直交チャネライザ・ハー
ドウエアの環境設定について、1xデータ・レートでは
「00」、2xデータ・レートでは「01」、そして、
4xデータ・レートでは「11」として表わすことがで
きる。
チ・レート直交チャネライザ20は、1x直交チャネラ
イザとして機能し、入力広帯域信号を、帯域幅周波数
(BWHz)の間隔を有する第1のサブチャネル・セッ
トに分離することができる。図1に示すようなブランキ
ング・フィルタ・ブロック22、循環シフト・ブロック
24及びDFTブロック26のような処理ハードウエア
・ブロックを全て用いて、1xデータ・レートのサブチ
ャネルを生成することができる。2x動作モード(1x
モードよりも2倍高速)では、マルチ・レート直交チャ
ネライザ20は、2x直交チャネライザとして機能し、
入力広帯域信号を、帯域幅周波数の2倍(2*BW H
z)の間隔を有する第2のサブチャネル・セットに分離
することができる。しかしながら、ブランキング・フィ
ルタ・ブロック22、循環シフト・ブロック24及び離
散フーリエ変換(DFT)ブロック26のコンポーネン
トのように、これらのハードウエアの一部のみを用い、
離散フーリエ変換(DFT)ブロック26のその他のコ
ンポーネントを迂回して、2xデータ・レートのサブチ
ャネルを生成することができる。4x動作モード(2x
モードよりも2倍高速)では、マルチ・レート直交チャ
ネライザ20は、4x直交チャネライザとして機能し、
入力広帯域信号を、帯域幅周波数の4倍(4*BW H
z)の間隔を有する第3のサブチャネル・セットに分離
することができる。同様に、ブランキング・フィルタ・
ブロック22、循環シフト・ブロック24及び離散フー
リエ変換(DFT)ブロック26のコンポーネントのよ
うに、これらのハードウエアの一部のみを用い、離散フ
ーリエ変換(DFT)ブロック26のその他のコンポー
ネントを迂回して、4xデータ・レートのサブチャネル
を生成することができる。このように、単一の直交チャ
ネライザを多数の用途に再利用可能としつつ、設計ゲー
トの削減を実現することができる。
ライザ設計方法論を用いて得られる、入力スペクトルの
入力信号を1xデータ・レートの個々のチャネルに分離
するための環境設定可能なマルチ・レート直交チャネラ
イザ20のハードウエア実施態様を示す。1x直交チャ
ネライザ20は、汎用ブランキング・フィルタ・ブロッ
ク22、循環シフト・ブロック24、及び離散フーリエ
変換(DFT)ブロック26を含んでいる。しかしなが
ら、ブランキング・フィルタ・ブロック22、循環シフ
ト・ブロック24、及び離散フーリエ変換(DFT)ブ
ロック26の具体的なハードウエア実施態様は、チャネ
ル間隔、DFTサイズ、有効な出力DFTビン、チップ
毎にブランク化するサンプル数、及び与えられる主なパ
ラメータに応じて異なるものとなる。
タ(サンプリング)レート、入力チャネル群帯域幅、変
調モード、ホップ・タイム及びホップ毎の有効シンボル
・タイムというような主な入力パラメータは、次のよう
に与えられる。 入力サンプリング・レート=120MHz 出力サンプリング・レート=80MHz 変調モード=16+320SDPSK(ホップ当たり1
6個の参照チップ及び320個のデータ・チップ) ホップ・タイム=53.2μs ホップ毎の有効シンボル・タイム=52.3μs
前にわかっている。これらの入力パラメータが与えられ
ると、チャネル間隔、DFTサイズ、有効出力DFTビ
ン、及び各チップ毎にブランク化するサンプル数が、以
下のように、本発明による革新的なチャネライザ設計方
法を用いて導出される。 1. チッピング・レート =ホップ毎のチップ数/ホップ毎の有効シンボル・タイム =(16+320)/52.3μs =6.424MHz。 1.チップ毎のサンプル数 =入力サンプリング・レート/チッピング・レート =120MHz/6.424MHz =18.68サンプル/チップ 1. チップ持続時間 =1/チッピング・レート =1/6.424MHz =0.156μs 2.所望のデッド・ゾーン損失<1dB。したがって、
DFTサイズはabs(10log10(DFTサイズ/
チップ毎のサンプル数)<1dBとなるようにしなけれ
ばならない。これは、abs(10log10(DFTサ
イズ/18.68)<1dBであるので、15<DFT
サイズ<18となる(DFTサイズは、チップ毎のサン
プル数未満としなければならない)。デッド・ゾーン損
失との関係に基づいて、選択するDFTサイズは16と
する。何故なら、16点DFTとすれば、容易に実施で
きるからである。 2. チャネル間隔 =入力サンプリング・レート/DFTサイズ =120MHz/16 =7.5MHz。 1. デッド・ゾーン損失 =10log10(DFTサイズ/チップ毎のサンプル数) =10log10(16/18.68) =−0.67dB 1. デッド・ゾーン =チップ毎のサンプル数−チップ毎の処理サンプル数 =18.68−16 =チップ当たり2.68サンプルのブロック化 1. 有効出力チャネル数 =入力チャネル群帯域幅/チャネル間隔 =80MHz/7.5MHz =10.67即ち約10有効出力チャネル 1. ホップ毎のサンプル数 =ホップ時間*入力サンプリング・レート =53.2μs*120MHz =ホップ当たり6384サンプル 1. 循環シフト値 =(サンプル番号)モジュロ(DFTサイズ) =(サンプル番号)モジュロ16 (サンプル番号は、0から6383まで)
ームは、ホップ当たり336チップを含み、16個の基
準チップ及び320個のデータ・チップから成る。デー
タ・フレーム分離のためにガード・タイムを設ける。ホ
ップ・タイムが53.2μsとして与えられ、ホップ当
たりの有効シンボル・タイムが52.3μsとして与え
られているので、ガード・タイムは、ホップ・タイプと
ホップ毎の有効シンボル・タイムとの差、53.2μs
−52.3μs=0.9μsとして決定される。更に、
ホップ毎のサンプル数が6384サンプル/ホップとし
て与えられ、チップ毎のサンプル数が18.68サンプ
ル/チップとして与えられているので、ガード・タイム
のためにブランキング・フィルタ・ブロック22によっ
てホップの先頭における最初の107.52サンプルが
ブランク化される。ホップ毎にブランク化されるサンプ
ル数107.52は、6384サンプルと(18.68
サンプル/チップ)*(ホップ当たり336チップ)と
の差から得られる。
び循環シフト・ブロック24を結合し、ランダム・アク
セス・メモリ(RAM)のようなメモリ・デバイスで構
成した構造とするので、RAMのサイズは、ホップ毎の
着信サンプルに対応する。これは、着信サンプリング・
レート及びホップ毎の有効シンボル・タイムの積(12
0MHz*52.3μs=6276サンプル)として計
算する。着信サンプルが、実データ及び虚データ双方を
含む複素データ・サンプルであり、その各々が11ビッ
ト長であるとすると、RAMは約18Kバイト(627
6*11*2=17259バイト)を格納する必要があ
る。循環シフト・ブロック24を用いて、所定数のシフ
トに応じて、ブランキング・フィルタ・ブロック22か
らの濾波出力のサンプルの循環シフトを行なう。シフト
数は、例えば、(サンプル番号)モジュロ16によって
決定される。サンプル番号は0から6383までであ
る。DFTブロック26は、16点DFT計算を実行す
ることができる。
って得られたこれら設計パラメータに基づいて、1x直
交チャネライザ20のブランキング・フィルタ・ブロッ
ク22及び循環シフト・ブロック24は、並列実データ
及び虚データ演算のために実装された、複数のランダム
・アクセス・メモリ・デバイス(RAM)及び直並変換
(直列−並列)レジスタを含み、高スループットのデー
タ・レートが得られる。同様に、離散フーリエ変換(D
FT)ブロック26は、並列実データ及び虚データ演算
のために、複数のマルチプレクサ(MUX)及び離散フ
ーリエ変換回路を含む。本発明によるマルチ・レート直
交チャネライザ20の並列ウインドウ・プリサム(pa
rallel window presum)及びDF
Tアーキテクチャは、数々の利点をもたらし、特に衛星
通信用途には有用である。第1に、サンプル・ブランキ
ング及びDFT回路の並列処理演算により、動作クロッ
クの速度が極力抑えられる。これは、ASIC(特定用
途集積回路)ハードウエアの効率的な展開を可能にする
という利点がある。第2に、CMOS(相補MOSFE
T)のような安価で小型の集積回路技術をブランキング
及びDFT演算に用いることができるので、電力消費が
低減する。最後に、並列サンプル・ブランキング及びD
FT回路は、モジュラー形態にパッケージ化するのに好
都合である。
タ・ブロック22及び循環シフト・ブロック24は、1
対の同一の8Kx16RAM210A、210B、及び
1対の直並変換レジスタ220A、220Bを含み、実
データ及び虚データの共役対である11ビット・ワード
入力ワードのシーケンスを処理する。ブランキング・フ
ィルタ・ブロック22及び循環シフト・ブロック24
は、処理した循環シフト・サンプルの大部分を直接DF
Tブロック26に渡し、ブランク化サンプルを破棄す
る。第1の8Kx16RAM210Aは、実データを格
納し、第2の8Kx16RAM210Bは虚データを格
納する。同様に、第1の直列/並列レジスタ220A
は、第1RAM210Aからの実データの直列出力を、
実データの並列出力d0i,d1i,...,d15i
に変換し、一方、第2の直並変換レジスタ220Bは、
第2のRAM210Bからの虚データの直列出力を、虚
データの並列出力d0i,d1i,...,d15iに
変換する。制御ロジック・ブロック400は、実データ
及び虚データの共役対である入力データにアクセスして
読み出す際、ブランキング及び循環シフトを組み合わせ
て行なう。
A、220B及び虚データ222A、222Bの対応す
る共役対に対して、同一マルチプレクサの対240A〜
240C、240L〜240N、240D〜240G、
240H〜240Kを含む。加えて、DFTブロック2
6は、更に、実データ及び虚データの対応する共役対に
対する多数の4点DFTモジュール対260A〜260
D、262A〜262D、実データ及び虚データの対応
する対に対する2組の連続結合4点DFTモジュール2
80A、280B及び282A、282B、ならびに実
データ及び虚データに対する単一結合8点DFTモジュ
ール300、310も含むことができる。影のブロック
262A〜262D、282A〜282B及び310
は、虚データを処理するための同一ハードウエアを含
む。尚、図6に示すRAM、レジスタ、パーミュート
(permute)及びDFTモジュールの数は、単に
例示の目的のために過ぎず、並列処理要件に応じて変更
可能である。
ルタ・ブロック22、循環シフト・ブロック24及びD
FTブロック26のような処理ハードウエア・ブロック
全てを同時に用いて、実データ及び虚データ双方を処理
し、1xデータ・レートでチャネル間隔が7.5MHz
のサブチャネルを10個生成する。しかしながら、続い
て詳細に説明する2x及び4x動作モード等のチャネル
化モードでは、これらハードウエア・ブロックの一部は
不要となるので、それらを迂回する。コンフィギュレー
ション・ワード・フォーマットからの入力制御データを
用いて、マルチ・レート直交チャネライザ20に情報を
提供し、これらのハードウエア・ブロックの一部を用い
ずに、異なるチャネル化動作モードで自動的に入力デー
タ(実部及び虚部双方)を処理する。
らの並列出力は、循環シフト・ブロック24に印加され
る。循環シフト・ブロック24は、離散フーリエ変換
(DFT)計算による各チャネルへの処理のために、得
られた並列和の位相調節を行う。循環シフト・ブロック
24は、ブランキング・フィルタ・ブロック22から得
られたワード出力を、(サンプル番号)モジュロ16の
循環シフト値だけシフトする。ここで、サンプル番号は
0〜6383であり、本発明の革新的チャネライザ設計
方法によって得られる。循環シフト・ブロック24から
の位相調節出力は、離散フーリエ変換(DFT)ブロッ
ク26に印加され、1xデータ・レートの個々のチャネ
ルに変換される。マルチプレクサ240A〜240Nを
用いて、DFT計算のためにデータを適正に順序付け
る。制御ロジック・ブロック400は、マルチプレクサ
240A〜240Nへの選択ライン(図示せず)を制御
する。入力の選択は、出力チャネルのデータ・レートに
基づく。1xデータ・レートでは、16点DFTのため
に順序を設定する。
リエ変換計算を実行するラディックス2(radix
2)の形態を用いた16点複素DFTを含む。図6に示
すように、実データ260A〜260D及び虚データ2
62A〜262Dの離散フーリエ変換(DFT)計算の
ためには、4つの4点複素DFTモジュールを備えれば
よい。4点複素DFTモジュール260A〜260D、
262A〜262Dに続くのは、1対の結合4点複素D
FTモジュール280A〜280B、282A〜282
B、及び8点DFTモジュール300、310であり、
1xデータ・レートで周波数間隔が7.5MHzの有効
な個別チャネル10個、チャネル0,1,2,...を
生成する。
タ(サンプリング)レート、入力チャネル群帯域幅、ホ
ップ・タイム及びホップ毎の有効シンボル・タイムとい
うような主な入力パラメータは、1x直交チャネライザ
の場合と同一である。例えば、入力サンプリング・レー
ト=120MHz、入力チャネル群帯域幅=80MH
z、ホップ・タイム=53.2μs、及びホップ毎の有
効シンボル・タイム=52.3μsである。しかしなが
ら、この場合、変調モードは2倍であり、32+640
SDPSK(32個の基準チップ及びホップ当たり64
0個のデータ・チップ)となる。この場合も、これら主
なパラメータはチャネル化以前にわかっている。これら
主な入力パラメータが与えられると、チャネル間隔、D
FTサイズ、有効出力DFTビン、及び各チップ毎にブ
ランク化するサンプル数が、以下のように、本発明によ
る革新的なチャネライザ設計方法論を用いて導出され
る。
て、DFTサイズはabs(10log10(DFTサイ
ズ/チップ毎のサンプル数)<1dBとなるようにしな
ければならない。これは、abs(10log10(DF
Tサイズ/9.34)<1dBである。DFTサイズ
は、チップ毎のサンプル数未満としなければならない。
デッド・ゾーン損失との関係に基づいて、選択するDF
Tサイズは8と選択する。何故なら、8点DFTは容易
に実施できるからである。 2. チャネル間隔 =入力サンプリング・レート/DFTサイズ =120MHz/8 =15MHz。 1. デッド・ゾーン損失 =10log10(DFTサイズ/チップ毎のサンプル数) =10log10(8/19.34) =−0.67dB 1. デッド・ゾーン =チップ毎のサンプル数−チップ毎の処理サンプル数 =9.34−8 =チップ当たり1.34サンプルのブロック化 1. 有効出力チャネル数 =入力チャネル群帯域幅/チャネル間隔 =80MHz/15MHz =5.33即ち約5有効出力チャネル 1. ホップ毎のサンプル数 =ホップ時間*入力サンプリング・レート =53.2μs*120MHz =ホップ当たり6384サンプル 1. 循環シフト値 =(サンプル番号)モジュロ(DFTサイズ) =(サンプル番号)モジュロ8 (サンプル番号は、0から6383まで)
ホップ当たり672チップを含み、32個の基準チップ
及び640個のデータ・チップから成る。データ・フレ
ーム分離のためにガード・タイムを設ける。ホップ・タ
イムが53.2μsとして与えられ、ホップ当たりの有
効シンボル・タイムが52.3μsとして与えられてい
るので、ガード・タイムは、ホップ・タイプとホップ毎
の有効シンボル・タイムとの差、53.2μs−52.
3μs=0.9μsとして決定される。更に、ホップ毎
のサンプル数が6384サンプル/ホップとして与えら
れ、チップ毎のサンプル数が9.34サンプル/チップ
として与えられているので、ガード・タイムの間にブラ
ンキング・フィルタ・ブロック22によって同じく最初
の107.52サンプルがブランク化される。ホップ毎
にブランク化されるサンプル数107.52は、638
4サンプルと(9.34サンプル/チップ)*(ホップ
当たり672チップ)との差から得られる。
の着信サンプルに対応し、着信サンプリング・レート及
びホップ毎の有効シンボル・タイムの積(120MHz
*52.3μs=6276サンプル)として計算する。
着信サンプルが、実データ及び虚データ双方を含む複素
データ・サンプルであり、その各々が11ビット長であ
るとすると、RAMは約18Kバイト(6276*11
*2=17,259バイト)を格納する必要がある。循
環シフト・ブロック24を用いて、所定数のシフトに応
じて、ブランキング・フィルタ・ブロック22からの濾
波出力のサンプルに循環シフトを行なう。シフト数は、
例えば、(サンプル番号)モジュロ8(DFTサイズ)
によって決定される。サンプル番号は0から6383ま
でである。DFTブロック26は、8点DFT計算を実
行する。
って得られたこれら設計パラメータに基づいて、2x直
交チャネライザ20は、図7に示すように、1xデータ
・レートに必要とされるのと同じブランキング・フィル
タ・ブロック22、循環シフト・ブロック24、及び離
散フーリエ変換(DFT)ブロック26から成るものと
して実現される。ブランキング・フィルタ・ブロック2
2及び循環シフト・ブロック24は、並列実データ及び
虚データ演算のために実装された同一構成の8Kx16
のRAM210A〜210B、同一構成の直並変換レジ
スタ220A〜220Bを含み、高いスループットのデ
ータ・レート及び同じ制御ロジック・ブロック400が
得られる。
T)ブロック26は、並列実及び虚DFT計算のため
に、マルチプレクサ240A〜240N、4点DFTモ
ジュール260A〜260D、262A〜262D、1
対の結合4点DFTモジュール280A〜280B、2
82A〜282Bのみを含む。1xチャネライザが必要
とするDFTブロック26の結合8点DFTモジュール
300、310は、ここでは陰影を付けて示すように迂
回され、2xデータ・レートのチャネルを5個生成す
る。この場合も、陰影を付けたブロック262A〜26
2D、282A〜282Bは、虚データを処理するため
に同じハードウエアを含む。2x動作モードでは、図7
に示すように、ブランキング・フィルタ・ブロック2
2、循環シフト・ブロック24、マルチプレクサ240
A〜240N、ならびにDFTブロック26の4点DF
Tモジュール260A〜260D、262A〜262
D、及び1対の結合4点DFTモジュール280A〜2
80B、282A〜282Bというような処理ハードウ
エア・ブロックを同時に用いて実データ及び虚データ双
方を処理し、2xデータ・レートのチャネルを5個生成
する。しかしながら、DFTブロック26の8点DFT
モジュール300、310を迂回する。
タ(サンプリング)レート、入力チャネル群帯域幅、ホ
ップ・タイム及びホップ毎の有効シンボル・タイムとい
うような主な入力パラメータは、1x直交チャネライザ
及び2x直交チャネライザのそれと同一である。例え
ば、入力サンプリング・レート=120MHz、入力チ
ャネル群帯域幅=80MHz、ホップ・タイム=53.
2μs、及びホップ毎の有効シンボル・タイム=52.
3μsである。しかしながら、この場合、変調モード
は、64+1280SDPSK(64個の基準チップ及
びホップ当たり1280個のデータ・チップ)として与
えられる。この場合も、これら主なパラメータはチャネ
ル化以前にわかっている。これら主な入力パラメータが
与えられると、チャネル間隔、DFTサイズ、有効出力
DFTビン、及び各チップ毎にブランク化するサンプル
数が、以下のように、本発明による革新的なチャネライ
ザ設計方法を用いて導出される。
て、DFTサイズはabs(10log10(DFTサイ
ズ/チップ毎のサンプル数)<1dBとなるようにしな
ければならない。これは、abs(10log10(DF
Tサイズ/4.67)<1dBである。DFTサイズ
は、チップ毎のサンプル数未満としなければならない。
デッド・ゾーン損失との関係に基づいて、選択するDF
Tサイズは4に選択する。何故なら、4点DFTは容易
に実施できるからである。 2. チャネル間隔 =入力サンプリング・レート/DFTサイズ =120MHz/4 =30MHz。 1. デッド・ゾーン損失 =10log10(DFTサイズ/チップ毎のサンプル数) =10log10(4/4.67) =−0.67dB 1. デッド・ゾーン =チップ毎のサンプル数−チップ毎の処理サンプル数 =4.67−4 =チップ当たり0.67サンプルのブロック化 1.有効出力チャネル数 =入力チャネル群帯域幅/チャネル間隔 =80MHz/30MHz =2.67即ち約2有効出力チャネル 1. ホップ毎のサンプル数 =ホップ時間*入力サンプリング・レート =53.2μs*120MHz =ホップ当たり6384サンプル 1. 循環シフト値 =(サンプル番号)モジュロ(DFTサイズ) =(サンプル番号)モジュロ4 (サンプル番号は、0から6383まで)
ホップ当たり1344チップを含み、64個の基準チッ
プ及び1280個のデータ・チップから成る。データ・
フレーム分離のためにガード・タイムを設ける。ホップ
・タイムが53.2μsとして与えられ、ホップ当たり
の有効シンボル・タイムが52.3μsとして与えられ
ているので、ガード・タイムは、ホップ・タイプとホッ
プ毎の有効シンボル・タイムとの差、53.2μs−5
2.3μs=0.9μsとして決定される。更に、ホッ
プ毎のサンプル数が6384サンプル/ホップとして与
えられ、チップ毎のサンプル数が4.67サンプル/チ
ップとして与えられているので、ガード・タイムのため
にブランキング・フィルタ・ブロック22によって同じ
く最初の107.52サンプルがブランク化される。ホ
ップ毎にブランク化されるサンプル数107.52は、
6384サンプルと(4.67サンプル/チップ)*
(ホップ当たり1344チップ)との差から得られる。
の着信サンプルに対応し、着信サンプリング・レート及
びホップ毎の有効シンボル・タイムの積(120MHz
*52.3μs=6276サンプル)として計算する。
着信サンプルが、実データ及び虚データ双方を含む複素
データ・サンプルであり、その各々が11ビット長であ
るとすると、RAMは約18Kバイト(6276*11
*2=17259バイト)を格納する必要がある。循環
シフト・ブロック24を用いて、所定数のシフトに応じ
て、ブランキング・フィルタ・ブロック22からの濾波
出力のサンプルの循環シフトを行なう。シフト数は、例
えば、(サンプル番号)モジュロ4(DFTサイズ)に
よって決定され、ここでサンプル番号は0から6383
までである。DFTブロック26は、4点DFT計算を
実行することができる。
って得られたこれら設計パラメータに基づいて、4x直
交チャネライザ20は、図8に示すように、1xデータ
・レートに必要とされるのと同じブランキング・フィル
タ・ブロック22、循環シフト・ブロック24、及び離
散フーリエ変換(DFT)ブロック26から成るものと
して実現される。ブランキング・フィルタ・ブロック2
2及び循環シフト・ブロック24は、並列実データ及び
虚データ演算のために実装された、同一構成の8Kx1
6RAM210A〜210B、同一構成の直並変換レジ
スタ220A〜220Bを含み、高いスループットのデ
ータ・レート及び同じ制御ロジック・ブロック400が
得られる。
T)ブロック26は、並列実及び虚DFT計算のため
に、マルチプレクサ240A〜240N、及び4点DF
Tモジュール260A〜260D、262A〜262D
のみを含む。1xチャネライザが必要とするDFTブロ
ック26の1対の結合4点DFTモジュール280A〜
280B、282A〜282B、及び1対の結合8点D
FTモジュール300、310は、ここでは陰影を付け
て示すように迂回され、4xデータ・レートのチャネル
を2個生成する。この場合も、陰影を付けたブロック2
62A〜262Dは、虚データを処理するために同じハ
ードウエアを含む。4x動作モードでは、図8に示すよ
うに、ブランキング・フィルタ・ブロック22、循環シ
フト・ブロック24、マルチプレクサ240A〜240
N、及びDFTブロック26の4点DFTモジュール2
60A〜260D、262A〜262Dというような処
理ハードウエア・ブロックを同時に用いて、実データ及
び虚データ双方を処理し、4xデータ・レートのチャネ
ルを2個生成する。しかしながら、DFTブロック26
の結合4点DFTモジュール280A〜280B、28
2A〜282B、及び8点DFTモジュール300、3
10を迂回している。
ネライザ設計方法を用い、入力サンプリング・レート及
び入力チャネル群帯域幅の入力信号を異なるデータ・レ
ートの個々のチャネル(複数のチャネル)に分離する、
環境設定可能なマルチ・レート直交チャネライザを設計
する利点が得られる。単一の直交チャネライザが、例え
ば、図6、図7及び図8に例証したように、3つの異な
る構成全てに用いることができる。このチャネライザの
設計は変更可能であり、最少のハードウエアで、効率的
に多数の入力データ・レートに対応しつつ、設計ハード
ウエアの削減を実現するという利点がある。加えて、マ
ルチ・レート・チャネライザは、並列なサンプル・ブラ
ンキング、循環シフト及び離散フーリエ変換動作を用い
た効率的なハードウエア・アーキテクチャによって実現
し、異なるチャネル群帯域幅の入力広帯域信号を、異な
るデータ・レートの個々のチャネル(チャネル群)に分
離する。本発明によるマルチ・レート・チャネライザの
並列ブランキング、循環シフト及びDFTアーキテクチ
ャは、衛星通信用途に数々の利点をもたらすものであ
る。例えば、ブランキング、循環シフト及びDFT回路
の並列処理動作は、動作クロック速度を最低に抑える。
これは、ASIC(特定用途集積回路)ハードウエアの
効率的な展開を可能とするという利点がある。CMOS
(相補MOSFET)のような安価で小型の集積回路
(IC)技術をブランキング・フィルタ、循環シフト及
びDFT動作に用いるので、電力消費が低減する。最後
に、並列ブランキング・フィルタ、循環シフト及びDF
T回路は、モジュラ形態にパッケージ化するのに好都合
である。
ものについて図示し説明してきたが、本発明の真の範囲
から逸脱することなく、種々の変更や修正が可能であ
り、そのエレメントを均等物と置換可能であることは、
当業者には認められよう。例えば、衛星システムに用い
る構成変更可能な直交チャネライザ設計について説明し
たが、本発明はこれに限定される訳ではない。かかる環
境設定可能なマルチ・レート直交チャネライザは、多数
のチャネルを含む周波数帯域内において電磁放射を受信
する、現在及び将来における全てのセルラ及びパーソナ
ル通信システム(PCS)というような、他の種類の通
信システムにも非常に適していると考えられる。加え
て、8x、16x、32x等というような他の多数の出
力データ・レートであっても、入力帯域幅が十分に大き
く、更に大きな出力データ・レートの倍数にも対応する
のであれば、適正に生成することができる。更に、本発
明の中心的な範囲を逸脱することなく、特定の状況を本
発明の教示に適合させるような多くの変更も可能であ
る。したがって、本発明は、本発明を実施するための考
えられる最良の態様として開示した、特定の実施形態に
は限定されず、本発明は、添付した特許請求の範囲に該
当する全ての実施形態を含むことを意図するものであ
る。
ーネントを示すブロック図である。
ャネルに分離するように動作可能な直交チャネライザの
一例を示すブロック図である。
々のチャネルに分離するように動作可能な直交チャネラ
イザの一例の入力チャネル群帯域幅の周波数プラン及び
関連する離散フーリエ変換(DFT)ビンを示す図であ
る。
々のチャネルに分離するように動作可能な直交チャネラ
イザ例のデータ・フレームを示す図である。
おいて、ガード・タイムのために変調遷移の各側で等し
い数のサンプルをブランク化するブランキング・プロセ
スの一例を示す図である。
方法を用いて得られた、入力広帯域信号を1xデータ・
レートで個々のチャネルに分離する、環境設定可能なマ
ルチ・レート直交チャネライザを示すブロック図であ
る。
方法を用いて得られた、入力信号を2xデータ・レート
で個々のチャネルに分離する、環境設定可能なマルチ・
レート直交チャネライザを示すブロック図である。
方法を用いて得られた、入力広帯域信号を4xデータ・
レートで個々のチャネルに分離する、環境設定可能なマ
ルチ・レート直交チャネライザを示すブロック図であ
る。
Claims (17)
- 【請求項1】 異なるチャネル化モードで動作し、着信
サンプリング・レート及び入力チャネル群帯域の入力信
号を、異なるデータ・レートのチャネルに分割する環境
設定可能な直交チャネライザにおいて、 制御ロジック、複数のメモリ・デバイス、及び直並変換
レジスタからなり、前記入力信号のデータ・サンプルの
連続する複数の組を受信し、変調遷移のいずれの側にお
いても所定数のデータ・サンプルをガード・タイムの間
にブランク化してブランク・サンプル出力を生成するブ
ランキング動作を行い、また、所定数のシフトに応じた
位相シフト動作を行って位相調節出力を生成する、ブラ
ンキング・フィルタ及び循環シフト・ブロックと、 並列に配列された複数の離散フーリエ変換(DFT)モ
ジュールであって、それぞれのモジュールが、前記位相
調節出力の1つを受け取り、離散フーリエ変換(DF
T)計算を実行し、異なるデータ・レートの前記複数の
チャネルを生成する複数の離散フーリエ変換モジュール
とを備えることを特徴とする直交チャネライザ。 - 【請求項2】 請求項1記載の直交チャネライザにおい
て、前記ブランキング・フィルタ及び循環シフトブロッ
クの前記シフト数は、 (サンプル番号)*モジュロ(DFTサイズ) によって決定され、サンプル番号が0から始まりホップ
毎のサンプル総数までであり、ホップがデータ・フレー
ムの一部分であることを特徴とする直交チャネライザ。 - 【請求項3】 請求項1記載の直交チャネライザにおい
て、前記ブランキング・フィルタ及び循環シフト・ブロ
ック、並びに前記複数の離散フーリエ変換(DFT)モ
ジュールは、一緒に用いられて、チャネル化モードが、
前記入力信号を第1データ・レートの前記複数のチャネ
ルにチャネル化するために設定される第1のモードに対
応する場合、前記入力信号の連続する組を、前記第1の
データ・レートで前記入力信号の帯域周波数の第1の間
隔を有する個々のチャネルに分離することを特徴とする
直交チャネライザ。 - 【請求項4】 請求項1記載の直交チャネライザにおい
て、前記異なるチャネル化モードは、前記入力信号の連
続する組を、 1xデータ・レートであって、前記入力信号の帯域幅周
波数のチャネル間隔を有する第1の複数のチャネルに分
離する1xデータ・レート・モードと、 前記入力信号の連続する組を、2xデータ・レートであ
って、前記入力信号の帯域周波数の2倍のチャネル間隔
を有する第2の複数のチャネルに分離する2xデータ・
レート・モードと、 前記入力信号の連続する組を、4xデータ・レートであ
って、前記入力信号の帯域幅周波数の4倍のチャネル間
隔を有する第3の複数のチャネルに分離する4xデータ
・レート・モードとからなることを特徴とする直交チャ
ネライザ。 - 【請求項5】 請求項4記載の直交チャネライザにおい
て、チャネル化モードが前記1xデータ・レート・モー
ドに対応する場合、前記ブランキング・フィルタ及び循
環シフト・ブロック並びに前記離散フーリエ変換(DF
T)モジュールは、協動して、前記入力信号の連続する
組を、1xデータ・レートの並列出力として、前記第1
の複数のチャネルにチャネル化することを特徴とする直
交チャネライザ。 - 【請求項6】 請求項1記載の直交チャネライザにおい
て、前記ブランキング・フィルタ及び循環シフト・ブロ
ックは、 サンプル処理のために一連の実データを受け取る第1の
メモリ・デバイスと、 サンプル処理のために一連の虚データを受け取る第2の
メモリ・デバイスと、 前記第1のメモリ・デバイスからの実データの循環シフ
ト処理サンプルを、並列サンプル出力として通過させつ
つ、ブランク・サンプルを破棄する第1の直並変換レジ
スタと、 前記第2のメモリ・デバイスからの虚データの循環シフ
ト処理サンプルを、並列サンプル出力として通過させつ
つ、ブランク・サンプルを破棄する第2の直並変換レジ
スタと、 前記第1及び第2のメモリ・デバイスから入力された実
データ及び虚データをそれぞれアドレス指定して読み出
す際に、ブランキング及び循環シフトを組み合わせて行
なう制御ロジック・ブロックとを備えることを特徴とす
る直交チャネライザ。 - 【請求項7】 請求項6記載の直交チャネライザにおい
て、前記ブランキング・フィルタ及び循環シフト・ブロ
ックは、シフトの数に応じて、位相シフト動作を実行
し、前記実データ及び前記虚データの位相調節出力を生
成することを特徴とする直交チャネライザ。 - 【請求項8】 請求項7記載の直交チャネライザにおい
て、前記複数の離散フーリエ変換(DFT)モジュール
は、 並列に配列された第1の複数のマルチプレクサであっ
て、前記実及び虚データの前記位相調節出力をそれぞれ
受け取り、DFT計算のために前記データを適正に順序
付ける第1の複数のマルチプレクサと、 前記実データの前記位相調節出力をそれぞれ受け取り、
4点変換を実行し、複素データである第1の変換出力を
生成する第1の複数の4点離散フーリエ変換(DFT)
ユニットと、 前記虚データの前記位相調節出力をそれぞれ受け取り、
4点変換を実行し、複素データである第2の変換出力を
生成する第2の複数の4点離散フーリエ変換(DFT)
ユニットと、 複素データである前記第1の変換出力をそれぞれ受け取
り、4点変換を結合して複素データである第1の結合出
力を生成する第1の複数の結合4点離散フーリエ変換
(DFT)ユニットと、 複素データである前記第2の変換出力をそれぞれ受け取
り、4点変換を結合して複素データである第2の結合出
力を生成する第2の複数の結合4点離散フーリエ変換
(DFT)ユニットと、 複素データである前記第1及び第2の結合出力を受け取
り、前記複数のチャネルを生成する複数の結合8点離散
フーリエ変換(DFT)ユニットとを備えることを特徴
とする直交チャネライザ。 - 【請求項9】 多数の通信チャネルを含むワイヤレス通
信ネットワーク用受信ステーションにおいて、 周波数帯域の電磁放射を傍受し、該傍受した電磁放射
を、多数の通信チャネルを含む複合信号に変換する無線
周波数プロセッサと、 多数の通信チャネルを含む前記複合信号を、該複合信号
を表わすデータ・サンプルの連続する複数の組からなる
デジタル信号に変換する変換器と、 前記デジタル信号をデータ・サンプルの連続する複数の
組からなる並列データ・ストリームに分割するデマルチ
プレクサと、 ブランキング・フィルタ及び循環シフト・ブロック、並
びに離散フーリエ変換(DFT)ブロックを備えた少な
くとも1つの直交チャネライザであって、ガード・タイ
ムの間に前記デジタル信号から選択したサンプルをブラ
ンク化し、異なるチャネル化モードで位相シフト動作及
び離散フーリエ変換(DFT)計算を実行し、前記ディ
ジタル信号のデータ・サンプルの連続する組の前記並列
データ・ストリームを分離し、選択したチャネル化モー
ドに応じた異なるデータ・レートの複数のチャネルを生
成する直交チャネライザと、 前記チャネライザから生成された複数のチャネルを処理
し、該処理したチャネルをそれぞれの出力ポートに提供
する少なくとも1つの信号プロセッサとを備えることを
特徴とする受信ステーション。 - 【請求項10】 請求項9記載の受信ステーションにお
いて、前記直交チャネライザが、 制御ロジック・ブロック、複数のメモリ・デバイス、及
び複数の直並変換レジスタからなるモジュールであっ
て、前記入力信号のデータ・サンプルの連続する組を受
信し、変調遷移のいずれの側においても所定数のデータ
・サンプルをガード・タイムの間にブランク化するブラ
ンキング動作及び循環シフトを行い、所定回数のシフト
に応じた位相シフト動作を行って位相調節出力を生成す
るモジュールと、 並列に配列され、前記位相調節出力をそれぞれ受け取
り、離散フーリエ変換(DFT)計算を実行し、異なる
データ・レートであって前記複数のチャネルを生成する
複数の離散フーリエ変換(DFT)モジュールとを備え
ることを特徴とする受信ステーション。 - 【請求項11】 請求項10記載の受信ステーションに
おいて、前記制御ロジック・ブロック、前記複数のメモ
リ・デバイス、及び前記複数の直並変換レジスタからな
る前記モジュールにおけるのシフト数は、 サンプル番号*モジュロ(DFTサイズ) によって決定され、サンプル番号が0から始まりホップ
毎のサンプル総数までであり、ホップがデータ・フレー
ムの一部分であることを特徴とする受信ステーション。 - 【請求項12】 請求項11記載の受信ステーションに
おいて、前記異なるデータ・レートは異なるチャネル化
モードによって設定され、該チャネル化モードは、前記
デジタル信号の前記データ・サンプルの連続する組を、 1xデータ・レートにおける前記デジタル信号の帯域幅
周波数のチャネル間隔を有する第1の複数のチャネルに
分離する1xデータ・レート・モードと、 2xデータ・レートにおける前記デジタル信号の帯域幅
周波数の2倍のチャネル間隔を有する第2の複数のチャ
ネルに分離する2xデータ・レート・モードと、 4xデータ・レートにおける前記デジタル信号の帯域幅
周波数の4倍のチャネル間隔を有する第3の複数のチャ
ネルに分離する4xデータ・レート・モードとを含むこ
とを特徴とする受信ステーション。 - 【請求項13】 請求項12記載の受信ステーションに
おいて、前記直交チャネライザは、選択したチャネル化
モードが前記1xデータ・レート・モードに対応する場
合、前記サンプルのブランキング動作、前記循環シフト
動作及び前記離散フーリエ変換(DFT)計算を用い
て、前記デジタル信号の前記データ・サンプルの連続す
る組を、1xデータ・レートの並列出力として、前記第
1の複数のチャネルにチャネル化することを特徴とする
受信ステーション。 - 【請求項14】 請求項12記載の受信ステーションに
おいて、前記直交チャネライザの前記ブランキング・フ
ィルタ及び循環シフト・ブロックが、 サンプル処理のために一連の実データを受け取る第1の
メモリ・デバイスと、 サンプル処理のために一連の虚データを受け取る第2の
メモリ・デバイスと、 前記第1のメモリ・デバイスからの実データの循環シフ
ト処理サンプルを、並列サンプル出力として通過させつ
つ、ブランク・サンプルを破棄する第1の直並変換レジ
スタと、 前記第2のメモリ・デバイスからの虚データの循環シフ
ト処理サンプルを、並列サンプル出力として通過させつ
つ、ブランク・サンプルを破棄する第2の直並変換レジ
スタと、 前記第1及び第2のメモリ・デバイスから入力された実
データ及び虚データをアドレス指定して読み出す際に、
ブランキング及び循環シフトを行なう制御ロジック・ブ
ロックとを備えることを特徴とする受信ステーション。 - 【請求項15】 請求項12記載の受信ステーションに
おいて、前記直交チャネライザの前記ブランキング・フ
ィルタ及び循環シフト・ブロックは、前記シフトの回数
に応じて位相シフト動作を実行し、前記実データ及び前
記虚データの位相調節出力を生成することを特徴とする
受信ステーション。 - 【請求項16】 請求項15記載の受信ステーションに
おいて、前記直交チャネライザの前記離散フーリエ変換
(DFT)ブロックは、 並列に配列された複数のマルチプレクサであって、前記
実及び虚データの前記位相調節出力をそれぞれ受け取
り、DFT計算のために前記データを適正に順序付ける
複数のマルチプレクサと、 前記実データの前記位相調節出力をそれぞれ受け取って
4点変換を実行し、複素データである第1の変換出力を
生成する第1の複数の4点離散フーリエ変換(DFT)
ユニットと、 前記虚データの前記位相調節出力をそれぞれ受け取って
4点変換を実行し、複素データである第2の変換出力を
生成する第2の複数の4点離散フーリエ変換(DFT)
ユニットと、 複素データである前記第1の変換出力をそれぞれ受け取
って4点変換を結合し、複素データである第1の結合出
力を生成する第1の複数の結合4点離散フーリエ変換
(DFT)ユニットと、 複素データである前記第2の変換出力をそれぞれ受け取
って4点変換を結合し、複素データである第2の結合出
力を生成する第2の複数の結合4点離散フーリエ変換
(DFT)ユニットと、 複素データである前記第1及び第2の結合出力を受け取
って、前記複数のチャネルを生成する結合8点離散フー
リエ変換(DFT)ユニットとを備えることを特徴とす
る受信ステーション。 - 【請求項17】 入力スペクトルの入力信号を、異なる
データ・レートの複数のチャネルにチャネル化して出力
する直交チャネライザを設計する方法において、 前記入力信号の入力サンプリング・レート、入力チャネ
ル群帯域幅、変調モードに応じて変化するホップ毎のチ
ップ数、ホップ・タイム、及びホップ毎の有効シンボル
・タイムに関する情報を得るステップと、 前記ホップ毎のチップ数及び前記ホップ毎の有効シンボ
ル・タイムに基づいて、前記入力信号の出力サンプリン
グ・レートを計算するステップと、 前記入力サンプリング・レート及び前記出力サンプリン
グ・レートに基づいてチップ毎のサンプル数を計算し、
前記入力サンプリング・レート及び前記ホップ・タイム
に基づいてホップ毎のサンプル数を計算するステップ
と、 前記チップ毎のサンプル数未満の離散フーリエ変換(D
FT)サイズを判定するステップと、 前記入力サンプリング・レート及び前記離散フーリエ変
換(DFT)サイズに基づいて、前記入力信号のチャネ
ル間隔を計算するステップと、 前記入力チャネル群帯域幅及び前記チャネル間隔に基づ
いて、前記入力信号の有効出力チャネル数を決定するス
テップと、 前記ホップ毎のサンプル数及び前記ホップ毎のチップ数
に基づいて、前記入力信号のデータ・サンプル数を決定
し、チップ境界の各側においてブランク化するデータ・
サンプルを決定するステップと、 サンプル番号*モジュロ(DFTサイズ)に基づいて循
環シフト値を決定するステップであって、前記サンプル
番号が0から前記ホップ毎のサンプル数から1を減じた
値までである、ステップとからなることを特徴とする方
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