JP2000513516A - 多重通信インターフェース回路及び方法 - Google Patents
多重通信インターフェース回路及び方法Info
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Abstract
(57)【要約】
各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラーにより制御される、一つ又はそれ以上のノードに接続されるメッセージ・フレームを受信する方法及び回路である。この方法は、(a)方式及びターゲットのバイトを受信し、それに応じてノードにおけるマイクロコントローラーに対する第1割り込み信号を発生する;(b)第1割り込み信号の受信に応じて、マイクロコントローラーに命令し、一つ又はそれ以上の方式及びターゲットのバイトを引き出して、マイクロコントローラー内部のメモリーに格納された対応するバイトと突き合わせることにより、フレーム・メッセージの認定をさせ、それに応じて認定信号を発生させ;(c)マイクロコントローラーからの認定信号の受信にのみ応じてフレーム・メッセージからデータ・バイトを受信する、工程を含む。
Description
【発明の詳細な説明】
多重通信インターフェース回路及び方法
本発明は、シリアルデータ・メッセージフォーマットを共通の多重通信線に接続
された複数の多重ノードに伝送するために、自動車用途で用いられる方式の多重
通信システムに関する。
多重通信システムにおける発信元ノードから送信されるメッセージは通常、メッ
セージを受け取るべきノードのグループ又は機能を表す優先度/方式のバイト及
びそれに加えてメッセージを受け取る特定のアドレス・ノードを定義し得るター
ゲットのバイトを含む。送信ノードは指定されたノードがメッセージを受け取っ
たことの確認又は肯定応答を受けなければならない。
一般的な受信ノードはインターフェース回路を含み、それは、ノードのアドレス
と共に、ノードが反応し得る優先度及び/又は方式の機能を格納するプログラマ
ブル・メモリーを含む。これらの格納された方式及びターゲットのバイトは、メ
ッセージが受信され処理されるべきであるかを判断するために、インターフェー
ス回路により全ての入力メッセージの方式及びターゲットのバイトと比較されな
ければならない。インターフェース回路中のプログラマブル・メモリーは、機能
性の向上無しに複雑さを増すコスト増を意味するので、既にプログラマブル・メ
モリー及びこの機能を実行可能である比較器を既に含むノードにおけるマイクロ
プロセッサーにこの機能を移すのが望ましい。
そこで、本発明の目的は、インターフェース回路が、入力メッセージの認定、受
容及び肯定応答に必要な格納及び比較機能を実施する必要がない様に、ホスト・
マイクロコントローラーに命令して、ノードにおける受信及び処理のためのメッ
セージ特定器に対応して予め格納された値を比較させるインターフェース回路を
提供することにある。
本発明は、各々が多重通信システムの共通通信ラインに沿ってマイクロコントロ
ーラーにより制御される、一つ又はそれ以上のノードに接続されるメッセージ・
フレームを受信する方法及び回路を含む。この方法は、(a)方式及びターゲッ
トのバイトを受信し、それに応じてノードにおけるマイクロコントローラーに対
する第1割り込み信号を発生する;(b)第1割り込み信号の受信に応じて、マ
イクロコントローラーに命令し、一つ又はそれ以上の方式及びターゲットのバイ
トを引き出して、マイクロコントローラー内部のメモリーに格納された対応する
バイトと突き合わせることにより、フレーム・メッセージの認定をさせ、それに
応じて認定信号を発生させ;(c)マイクロコントローラーからの認定信号の受
信にのみ応じてフレーム・メッセージからデータ・バイトを受信する、工程を含
む。
ここで、発明を例を用いて添付の図面を参照して説明する。
図1は、本発明によるノード・インターフェース回路の概略ブロック図である。
図2は、多重通信システムのノードにおいて協働するノード・インターフェース
回路及びホスト・マイクロコントローラーの概略ブロック図である。
図3は、信号を処理するノードにメッセージが向けられていない場合に、インタ
ーフェース回路内で処理される、フレーム・メッセージ・バイト及び割り込み及
びチップ選択信号を示す。
図4は、ホスト・マイクロコントローラーが、優先度/方式及びターゲットのバ
イトを受信し評価して、そのノードにおいてフレーム・メッセージが処理される
べきであると判断し、発信元のノードに工程応答をした場合に、インターフェー
ス回路内で処理される、フレーム・メッセージ・バイト及び割り込み及びチップ
選択信号を示す。
図5は、ホスト・マイクロコントローラーがメッセージの送信を命令して、アー
ビテーションが失われた場合に肯定応答が必要とされるか否かを判断するために
、送信された優先度/方式及びターゲットのバイトを受信し評価した場合に、イ
ンターフェース回路内で処理される、フレーム・メッセージ・バイト及び割り込
み及びチップ選択信号を示す。
図6は、本発明の方法による工程のブロック図である。
多重通信システムにおける一般的なノードの回路図が図2に概略的に示されてい
る。そして、一般的にはモトローラの6BHC11又はテキサス・インストルメ
ントのTMS370である、ホスト・マイクロプロセッサー10を含み、それは
標準的な5本ラインSPIインターフェース12を介して、ここより後では本発
明によりネットワーク・インターフェース20と呼ぶインターフェース集積回路
に接続される。第1の好ましい実施例においては、ネットワーク・インターフェ
ース回路20は、ホスト・インターフェース・ディジタル回路,トランシーバー
・ディジタル・ロジック回路及びアナログ受信比較器、そして発振器及びバッフ
ァ回路を含むフォード部品番号N7100070FTCFCAの部品である。
4メガヘルツのレゾネーター22が、安定した周波数基準を与えるために、ネッ
トワーク・インターフェース回路に接続される。ネットワーク・インターフェー
ス回路20は、一対の受信入力信号ライン24及び、送信駆動回路30に接続さ
れる一対の送信信号出力ライン26を含む。送信駆動回路30は、本発明の好ま
しい実施例においてはSAE規格J1850(これはこの後でも参照して述べら
れる)により動作する主通信ネットワーク・バス40と、インターフェースする
のに要求される適切な電圧レベルを発生する。直列抵抗及び並列コンデンサーを
有する受信フィルター要素28が、ネットワーク・バス40からの受信入力PW
M信号に入力保護及びノイズ・フィルタリングの作用をする。
図1を参照すると、先に述べた受信入力信号ライン24及び送信信号出力ライン
26を含むものとして、ネットワーク・インターフェース回路20の概略ブロッ
ク図が示される。入力ライン24は、入力ラインの各々を電圧閾値と比較する2
つのシングルエンド比較器を含むと共に2本の入力信号ライン24の間のポテン
シャル差を比較する差動比較器を含む受信アナログ比較器102に接続される。
受信アナログ比較器102からの3本のディジタル出力ライン104は耐フォー
ルト性の切替えロジック及びビット・デコーダー106の入力に接続される。こ
れらのロジック回路は、ビット・エラー率及びネットワークの障害の影響を最小
にするために、入力ラインの選択をする。ビット・デコーダー106からの単一
出力108はシリアル・パラレル変換器110の入力に接続される。入力108
におけるシリアル・ビット・レートは、41.7キロビット毎秒である一方、シ
リアル・パラレル変換器110の出力は、入力周波数の8分の1でクロックされ
た8パラレル・ビットを含む。シリアル・パラレル変換器110の出力信号は、
ネットワーク・インターフェース回路20の他の要素に接続する内部信号データ
・バス112に接続される。内部信号データ・バス112は、通信ネットワーク
・バス40からの入力メッセージ・フレームの最初の2バイトを格納するメッセ
ージ認定レジスター120に接続される。メッセージ認定レジスターの出力12
2は、次に(図1には不図示の)ホスト・マイクロコントローラー10に対して
ホスト・インターフェース制御ロジック140及び標準SPIインターフェース
12を介して接続されるホスト・インターフェース・バス130に接続される。
トランシーバー制御ロジック250は、ネットワーク上のおけるメッセージ・フ
レームの受信及び送信を制御すべきである。データ受信中において、それはシリ
アル・パラレル変換器110の出力から、メッセージ認定レジスター120,受
信FIFO150及びTXACKFIFO260へのデータの動きを制御する。
メッセージの送信中、それがTXバッファー230及びノード・アドレス・レジ
スター160から、パラレル・シリアル変換器190へのデータの動きを制御す
る。
入力メッセージ・フレームの最初の2バイトがメッセージ認定レジスター120
に連続的に受信され格納された後で、トランシーバー制御ロジック250はホス
ト・インターフェース制御ロジック140にホスト・マイクロコントローラー1
0への割り込み要求を発生する様に指示する。ホスト・インターフェース制御ロ
ジック140はこれを、割り込み要求ホスト・インターフェース・ライン(IN
T)300をハイからローに下げることにより、達成する。この割り込み要求は
、認定割込要求又は第1割込信号として呼ばれる。
ホスト・マイクロコントローラー10はこの割り込み要求に対して、チップ選択
(CS)信号400を確認し、ホスト・インターフェース制御ロジック140に
命令し、メッセージ認定レジスタ120の内容を、SPIインターフェース12
を越えての所定のシーケンスのバイト転送を用いて取り出させることによって、
反応する。
ホスト・マイクロコントローラー10はそして、メッセージ認定レジスター12
0の内容を、内部プログラマブル・メモリーに格納された方式及びターゲット・
バイトの値の所定のリストと比較し、ネットワーク・インターフェース回路がメ
ッセージ・フレームの受信及び肯定応答を続けるべきか否かを決定する。ホスト
・マイクロコントローラー10は所望の反応をネットワーク・インターフェース
回路20に向けて、所定のコマンド・シーケンスで、ホスト・インターフェース
12を越えて送信する。
内部信号データ・バス112は、入力メッセージ・データの残りのための8バイ
トの格納部を含む受信FIFO150の入力に接続される。受信FIFO150
は、ホスト・マイクロコントローラー10へのデータを含むメッセージ方式のデ
ータを格納するのに用いられる。8バイトのデータは、図3に示す様に、ソース
/送信IDバイト,0−7データ・バイト,CRCバイト及びEOD(データの
終端)ビットを含む。
ホスト・マイクロコントローラー10が、認定割り込み要求に応じて、インター
フェース・デバイス20にメッセージ・フレームの受信及び肯定応答を続けるこ
とを命令した場合には、EODネットワーク信号の受信に続いて、トランシーバ
ー制御ロジック250は、メッセージ肯定応答バイトの送信を開始し、ホスト・
インターフェース制御ロジック140にホスト・マイクロコントローラー10に
割り込み要求を発生する様に指示する。この割り込み要求は、受信完了割り込み
要求又は第2割り込み信号と呼ばれる。
ホスト・マイクロコントローラー10は受信完了割り込み要求に対して、チップ
選択信号の確認及びホスト・インターフェース制御ロジック140に受信FIF
O150の内容を加える様に命令することにより、反応する。ホスト・インター
フェース制御ロジック140はこれを、受信FIFO出力152からのデータを
、インターフェース・バス120を越えてそして、SPIインターフェース12
を越えて動かすことによって、成し遂げる。
ネットワーク・インターフェース回路20により返されるメッセージ肯定応答の
方式は、受信されたメッセージ・フレームの方式に応じて変わる。トランシーバ
ー制御ロジック250は、受信されメッセージ認定レジスター120に格納され
たメッセージの方式を判定することにより、適切な肯定応答形式を判断する。殆
どのメッセージの方式は、ノード・アドレス・レジスター160の内容を送信す
ることにより、肯定応答される。他のメッセージ方式は、CRC発生器180か
らのCRCバイトが続くACKデータ・レジスター170の内容を送信すること
により、肯定応答される。
ACK肯定応答バイトは、変換器190の中で、パラレルからシリアルのビット
流れへと処理され、それは、パルス幅変調(PWM)発生器200へと供給され
る。PWM発生器200は、前述の様に次に送信信号出力ライン26に接続され
る送信機駆動回路210に接続される。PWM発生器200はSAE規格J18
50のパルス幅変調スキーマにより、パラレル・シリアル変換器190からのビ
ットをエンコードする。ウォッチドッグ回路220はSAE規格J1850の要
件に応じて、パルス幅変調信号の長さを制限し、また送信され得るデータ・フレ
ームの長さを制限する。
データ・メッセージを送信するために、ホスト・マイクロコントローラー10は
、SPIインターフェース12を介してネットワーク・インターフェース回路2
0に伝達されるべきデータが続く、送信命令を送る。ホスト・インターフェース
・ロジック140は送信命令をデコードし、ホスト・インターフェース・バス1
30を越えて送信バッファ230へと伝達されるべきデータを発送する。送信バ
ッファ230の出力は、内部送信データ・バスへと接続され、それは、その機能
を先に述べたパラレル・シリアル・変換器190の入力に接続される。トランシ
ーバー制御器250は切替えロジック及びビット・デコーダー106のからの出
力を監視し、通信ネットワーク・バス40上で受信入力24において、いつ有効
な送信機会が起こるかを判断する。有効な送信機会が起こる時に、トランシーバ
ー制御器250は、送信バッファ230からの、そして同様にノード・アドレス
・レジスター160からの、データをパラレル・シリアル変換器190に移動す
る。このデータはPWM発生器200によりPWM形式へと変換され、送信駆動
部210により送信出力ライン26を越えて、主通信ネットワーク・バス40へ
と送信される。
送信バッファ230からのデータの送信の完了後に、トランシーバー制御器25
0は、CRCチェッカー/発生器に命令して発生したCRCバイトの内容を内部
送信データ・バス240を越えてパラレル・シリアル変換器190へと伝送させ
る。そしてCRCバイトは送信出力ライン26を越えて伝送される。
CRCの送信に続いて、トランシーバー制御器250はデータ・フィールドの終
端を待ち、ネットワーク上で受信入力24において受信されたいかなる肯定応答
バイトも、7バイトの送信肯定応答FIFO260において受信され格納される
。メッセージ・バイトの終端が検出されると、トランシーバー制御ロジック25
0がホスト・インターフェース制御ロジックに指示して前述の方法でマイクロコ
ントローラー10に対しての割り込み要求を発生させる。この割り込み要求は、
送信完了割り込み要求又は第3割り込み信号と呼ばれる。
ホスト・マイクロコントローラー10は、チップ選択ライン400を起こし、S
PIインターフェース12を越えての所定のシーケンスのバイト転送ホスト・イ
ンターフェース制御ロジック140に命令して送信完了ステータス、及び場合に
よっては送信肯定応答FIFOの内容を出させることにより、割り込み要求に対
して反応する。
発振器回路270は、(図2に示された)三端子レゾネーター22に接続され、
システムの内部ロジックを駆動する安定クロック信号を出す。種々の制御及びス
テータスのレジスター280が、ハウスキーピング処理を実行し、ネットワーク
のフォールトを検出するために、設けられる。
図3,4及び5は、主通信ネットワーク上において種々の方式のメッセージに関
連して、どの様にして割り込み要求信号300が生成されるかを、示す。図3を
特に参照すると、メッセージ・フレーム280は標準J1850メッセージを有
し、そしてフレーム・ネットワーク要素のスタート282,優先度/形式のバイ
ト284,ターゲットのバイト286,ソース・アドレスのバイト288及びC
RCバイト290を含む。データ・ネットワーク要素のエンド292には、CR
Cバイト290に続き、そして要求される肯定応答バイト294のいずれかがそ
れに続く。
引き続き図3を参照すると、ホスト・インターフェース・ロジック140からの
割り込み信号300は、それがローへと変化する時期であるターゲットのバイト
286の終わりまで、ハイのままである。この割り込み要求は、先に述べた様に
、ホスト・マイクロコントローラー10へホスト・インターフェース・ロジック
140から送られる。チップ選択信号400及びシステム・クロック信号500
が示され、ホスト・マイクロコントローラー10による割り込み要求の処理を示
している。ホスト・マイクロコントローラー10は、遷移420において、チッ
プ選択信号400を出し、割り込み処理の完了に続〈遷移430において、チッ
プ選択信号400を引き込める。
ホスト・マイクロコントローラー10は、EODバイト292の完了前にターゲ
ット・バイト286の終了時に送られた認定割り込み要求の処理を完了しなけれ
ばならない。この様にして、ホスト・マイクロ・コントローラー10は特定の時
間内に、メッセージ・フレームの残りの部分が受信されるべきか、そしてメッセ
ージ・フレームが肯定応答されるべきか判断しなければならない。図3に示され
た例においては、ホスト・マイクロコントローラー10は、認定レジスターに格
納された様なメッセージ・フレームの優先度/形式及びターゲットのバイトを比
較することにより、メッセージ・フレームの残りが受信されるべきではな〈、肯
定応答信号が送信されることはないと、判断している。ホスト・マイクロコント
ローラー10はまた、ネットワーク・インターフェース回路20に命令し、EO
Dバイトに続く受信完了割り込み要求を発生させず、またメッゼージの肯定応答
をさせていない。図3に示された肯定応答バイト294は、この例ではネットワ
ーク・インターフェース回路により送信されない。それは、このネットワーク・
インターフェース回路により肯定応答されていないメッセージを他のネットワー
ク・ノードが肯定応答しても良いことを示すために、用いられている。ネットワ
ーク・インターフェース回路20は、割り込み信号300を遷移330において
ハイに戻す。割り込み信号300は、次のメッセージ・フレームの割り込み要求
まで、ハイのままである。
図4は、マイクロコントローラー10が優先度/方式のバイト284及びターゲ
ット・バイト286を受信しそして判定して、それによりフレーム・メッセージ
がノードにおいて処理すべきであると判断した場合を示す。
遷移310において、ネットワーク・インターフェース・デバイスは割り込みラ
インを動かし、マイクロコントローラー10にメッセージの方式及びターゲット
が受入れ可能であることを示す。マイクロコントローラー10は、遷移415に
おいてチップ選択信号ライン400を動かし、メッセージ認定レジスター120
から方式及びターゲット・データのバイト284及び286を読み込むことによ
り、割り込み要求に対して反応する。これらのバイトを評価しメッセージはノー
ドにおける処理を意図していることが判った場合には、マイクロコントローラー
10が肯定応答命令を出し、チップ選択信号400を遷移420において下げて
メッセージ認定処理を完了する。
メッセージ・フレーム中のデータの終わりビット292に続き、ネットワーク・
インターフェース・デバイス20はメッセージ肯定応答バイト294の送信を開
始し、遷移325において割り込みライン300を再立ち上げして、マイクロコ
ントローラー10に対してメッセージ・フレームの残りの部分が受信FIFO1
50中で得ることが出来る事を示す。マイクロコントローラー10は、遷移44
0においてチップ選択信号400を立ち上げることにより、この割り込み信号に
反応し、遷移450においてチップ選択信号を立ち下げて、ネットワーク・イン
ターフェース・デバイス20に処理が完了したことを知らせる。
図5はそれによりメッセージの送信が開始されるプロセスを示す。マイクロコン
トローラー10は、遷移460においてチップ選択信号を立ち上げることにより
、ネットワーク・インターフェース・デバイス20へ送信されるべきデータを最
初に送信する。送信コマンドに続くのは、SPIライン12を越えてマイクロコ
ントローラー10からホスト・インターフェース・ロジック140へと送信され
るべきデータである。ネットワーク・インターフェース・デバイス20はそして
、主通信ネットワーク・バス40上の3アイドル・ビット期間を待つか又は、マ
イクロコントローラー10が送信バッファ230中に格納されたデータの送信を
先に述べた様な方法で開始する時に検出されるべきフレーム信号の開始を待つか
する。
ここで注意すべきことは、割り込み信号300は、優先度/方式及びターゲット
・バイト284及び286に続〈遷移310において、立ち上げられることであ
る。マイクロコントローラー10はそして、先に述べた様にメッセージ認定機能
を実行しなければならない。送信されるメッセージは全て、メッセージ認定手順
を経なければならず、それにより、処理されるべきメッセージ・フレームの残り
を受信時に必要とするネットワーク上においてアービトレーションが失われる可
能性を排除する。アービトレーションが失われた時には、ネットワーク・インタ
ーフェース・デバイス20が、メッセージ・フレームの送信機から受信機へと変
化し、メッセージ・フレームが受信されるべきか、無視されるべきかを判断する
。メッセージ・フレームの送信が完了し、メッセージを受信するノードが受信に
対して肯定応答する時には、別の割り込み要求が遷移370において生成され、
ホスト・マイクロコントローラー10に対してフレームの送信が完了したことを
知らせる。
上述のプロセスのフローチャートが図6を参照して説明される。ステップ600
において、ネットワーク・インターフェース・デバイス20は、優先度/方式及
びターゲットのバイト284及び286を受信し、これらの信号を認定レジスタ
ー120に格納する。ステップ620において、ネットワーク・インターフェー
ス回路20は、優先度/方式及びターゲットのバイトの受信に応じてマイクロコ
ントローラー10に対して割り込み要求を発生する。この割り込み要求に応じて
、ステップ630において、マイクロコントローラー10が認定レジスター12
0を評価して、レジスターの内容をマイクロコントローラー10内部のテーブル
に格納されたデータと比較することによって、メッセージがノードに向けられた
か否かを判断する。ステップ640において同時に、ネットワーク・インターフ
ェース・デバイス20は、メッセージ・フレーム、特にソース及びデータ・バイ
トの受信と、受信FIFOへの格納を続ける。
ステップ650において、マイクロコントローラー10がメッセージが認定され
たか否かを示す認定コマンドをホスト・インターフェース・回路20に送る。メ
ッセージが認定されていなければ、メッセージ・フレームの処理は終了し、次の
メッセージ・フレームの待機を必要とするステップ70へと処理が移動する。メ
ッセージが認定されれば、処理はステップ660に進み、その中で受信FIFO
への受信メッセージのロードが、EODバイトの受信まで連続する。ステップ6
64において、メッセージ・データ・バイトがエラー無しにEODまで受信され
るならば、処理はステップ668及び690へ移動する。そうでなければ、処理
はステップ700へと進む。ステップ668において、メッセージがホストによ
り受信されるべきデータを含む方式である場合には、処理はステップ670に進
む。そうでなければ、処理はステップ682に進む。ステップ670において、
ネットワーク・インターフェース回路20が受信完了割り込み要求をホスト・マ
イクロコントローラー10に対して発生する。ステップ680においては、マイ
クロコントローラー10が受信完了割り込み要求に対して反応し、受信FIFO
150の内容を引き出して、受信データの処理を続行する。ステップ682にお
いて、いかなる受信データのいかなる処理も完了する。ステップ668,670
,680及び682に並行して、ネットワーク・インターフェース・デバイス2
0が肯定応答バイトをステップ690において送信ノードに対して送信し、メッ
セージが受信され処理中であることを示す。ステップ690に続きステップ70
0において、ネットワーク・インターフェース・デバイス20は次のメッセージ
を待つ。
認定レジスター120の内容は、あるノードにおいて受信され処理されることを
意図され、メッセージ特定器に対応して、先に格納された値との比較のために、
ホスト・マイクロコントローラー10に向けて送信される。この様にして、ネッ
トワーク・インターフェース・デバイス20は、そのノードにおける受信及び処
理が意図されたメッセージであるかの判断のプロセスにおいて、優先度/方式及
びターゲットのバイトについてプログラム、格納及び比較する必要がない。より
高価なプログラマブル・メモリー格納デバイスを必要とするこれらの機能が、既
に存在するマイクロコントローラー10の資源の範囲内でより経済的かつ効率的
に達成し得る。
【手続補正書】特許法第184条の8第1項
【提出日】平成10年4月21日(1998.4.21)
【補正内容】
明細書
多重通信インターフェース回路及び方法
本発明は、シリアルデータ・メッセージフォーマットを共通の多重通信線に接
続された複数の多重ノードに伝送するために、自動車用途で用いられる方式の多
重通信システムに関する。
多重通信システムにおける発信元ノードから送信されるメッセージは通常、メ
ッセージを受け取るべきノードのグループ又は機能を表す優先度/方式のバイト
及びそれに加えてメッセージを受け取る特定のアドレス・ノードを定義し得るタ
ーゲットのバイトを含む。送信ノードは指定されたノードがメッセージを受け取
ったことの確認又は肯定応答を受けなければならない。
一般的な受信ノードはインターフェース回路を含み、それは、ノードのアドレ
スと共に、ノードが反応し得る優先度及び/又は方式の機能を格納するプログラ
マブル・メモリーを含む。これらの格納された方式及びターゲットのバイトは、
メッセージが受信され処理されるべきであるかを判断するために、インターフェ
ース回路により全ての入力メッセージの方式及びターゲットのバイトと比較され
なければならない。インターフェース回路中のプログラマブル・メモリーは、機
能性の向上無しに複雑さを増すコスト増を意味するので、既にプログラマブル・
メモリー及びこの機能を実行可能である比較器を既に含むノードにおけるマイク
ロプロセッサーにこの機能を移すのが望ましい。
そこで、本発明の目的は、インターフェース回路が、入力メッセージの認定、
受容及び肯定応答に必要な格納及び比較機能を実施する必要がない様に、ホスト
・マイクロコントローラーに命令して、ノードにおける受信及び処理のためのメ
ッセージ特定器に対応して予め格納された値を比較
させるインターフェース回路を提供することにある。
WO-A-84/03192は、各ノードのホスト・プロセッサーの余分なデータ処理負
荷を最小にしながら、ノード間の信頼性あるデータ通信を達成するためにローカ
ル・データ・ネットワークのノードを柔軟性をもって相互接続する方法及び装置
を開示している。インターフェース・プロセッサーが各ノードに設けられ、それ
は、データ・パケットの通信及び受信及び、データの発生及び受信をするプログ
ラム手順が伴なったノードの格納部の中の場所から及びそこからのデータの通信
を制御する。メッセージの種々の方式には種々のプロトコルが設けられて、そこ
で必要とされる高信頼性データ通信を提供するためにインターフェース・プロセ
ッサーにより制御される。目標アドレスが各データ・パケットに伴なっており、
データの柔軟性のある経路指定を与える。
US-A-5319752は、データのブロック転送の組み合わせ指示信号が、ホスト
・プロセッサーへの割り込みの回数を減らすデバイスにより発生されるものであ
る、ホスト指示の組み合わせを有するデバイスを開示する。割り込み回数の削減
はデータのブロック転送中のホスト・システムの性能を向上させる。デバイスの
実施例としては、データ・フレームをネットワークとバッファ・メモリーとの間
で転送するネットワーク・インターフェース・ロジック及び、データ・フレーム
をバッファ・メモリーとホスト・システムとの間で転送するホスト・インターフ
ェース・ロジックを有するネットワーク適合器とすることが出来る。ネットワー
ク適合器は更に、データ・フレームの一部が受信された時に、早期受信表示信号
を発生する閾値ロジックを含む。表示組み合わせロジックは、転送完了割り込み
の発生を早期受信表示の発生が期待される少し前まで遅らせる。ホスト・プロセ
ッサーは、転送完了表示により起こされた単一の割り込みサービス・ルーチン中
において、転送完了表示及び早期受信表示をサービスすることが可能である。
本発明は、各々が多重通信システムの共通通信ラインに沿ってマイクロコント
ローラーにより制御される、一つ又はそれ以上のノードに接続されるメッセージ
・フレームを受信する方法及び回路を含む。この方法は、(a)方式及びターゲ
ットのバイトを受信し、それに応じてノードにおけるマイクロコントローラーに
対する第1割り込み信号を発生する;(b)第1割り込み信号の受信に応じて、
マイクロコントローラーに命令し、一つ又はそれ以上の方式及びターゲットのバ
イトを引き出して、マイクロコントローラー内部のメモリーに格納された対応す
るバイトと突き合わせることにより、フレーム・メッセージの認定をさせ、それ
に応じて認定信号を発生させ;(c)マイクロコントローラーからの認定信号の
受信にのみ応じてフレーム・メッセージからデータ・バイトを受信する、工程を
含む。
ここで、発明を例を用いて添付の図面を参照して説明する。
図1は、本発明によるノード・インターフェース回路の概略ブロック図であ
る。
図2は、多重通信システムのノードにおいて協働するノード・インターフェ
ース回路及びホスト・マイクロコントローラーの概略ブロック図である。
図3は、信号を処理するノードにメッセージが向けられていない場合に、イ
ンターフェース回路内で処理される、フレーム・メッセージ・バイト及び割り込
み及びチップ選択信号を示す。
図4は、ホスト・マイクロコントローラーが、優先度/方式及びターゲット
のバイトを受信し評価して、そのノードにおいてフレーム・メッセージが処理さ
れるべきであると判断し、発信元のノードに工程応答をした場合に、インターフ
ェース回路内で処理される、フレーム・メッセージ・バイト及び割り込み及びチ
ップ選択信号を示す。
図5は、ホスト・マイクロコントローラーがメッセージの送信を命令して、
アービテーションが失われた場合に肯定応答が必要とされるか
否かを判断するために、送信された優先度/方式及びターゲットのバイトを受信
し評価した場合に、インターフェース回路内で処理される、フレーム・メッセー
ジ・バイト及び割り込み及びチップ選択信号を示す。
図6は、本発明の方法による工程のブロック図である。
多重通信システムにおける一般的なノードの回路図が図2に概略的に示されて
いる。そして、一般的にはモトローラの6BHC11又はテキサス・インストル
メントのTMS370である、ホスト・マイクロプロセッサー10を含み、それ
は標準的な5本ラインSPIインターフェース12を介して、ここより後では本
発明によりネットワーク・インターフェース20と呼ぶインターフェース集積回
路に接続される。第1の好ましい実施例においては、ネットワーク・インターフ
ェース回路20は、ホスト・インターフェース・ディジタル回路,トランシーバ
ー・ディジタル・ロジック回路及びアナログ受信比較器、そして発振器及びバッ
ファ回路を含むフォード部品番号N7100070FTCFCAの部品である。
4メガヘルツのレゾネーター22が、安定した周波数基準を与えるために、ネ
ットワーク・インターフェース回路に接続される。ネットワーク・インターフェ
ース回路20は、一対の受信入力信号ライン24及び、送信駆動回路30に接続
される一対の送信信号出力ライン26を含む。送信駆動回路30は、本発明の好
ましい実施例においては自動車技術者協会(SAE)規格J1850(これはこ
の後でも参照して述べられる)により動作する主通信ネットワーク・バス40と
、インターフェースするのに要求される適切な電圧レベルを発生する。直列抵抗
及び並列コンデンサーを有する受信フィルター要素28が、ネットワーク・バス
40からの受信入力パルス幅変調(PWM)信号に入力保護及びノイズ・フィル
タリングの作用をする。
図1を参照すると、先に述べた受信入力信号ライン24及び送信信号
出力ライン26を含むものとして、ネットワーク・インターフェース回路20の
概略ブロック図が示される。入力ライン24は、入力ラインの各々を電圧閾値と
比較する2つのシングルエンド比較器を含むと共に2本の入力信号ライン24の
間のポテンシャル差を比較する差動比較器を含む受信アナログ比較器102に接
続される。受信アナログ比較器102からの3本のディジタル出力ライン104
は耐フォールト性の切替えロジック及びビット・デコーダー106の入力に接続
される。
これらのロジック回路は、ビット・エラー率及びネットワークの障害の影響を
最小にするために、入力ラインの選択をする。ビット・デコーダー106からの
単一出力108はシリアル・パラレル変換器110の入力に接続される。入力1
08におけるシリアル・ビット・レートは、41.7キロビット毎秒である一方
、シリアル・パラレル変換器110の出力は、入力周波数の8分の1でクロック
された8パラレル・ビットを含む。シリアル・パラレル変換器110の出力信号
は、ネットワーク・インターフェース回路20の他の要素に接続する内部信号デ
ータ・バス112に接続される。
内部信号データ・バス112は、通信ネットワーク・バス40からの入力メッ
セージ・フレームの最初の2バイトを格納するメッセージ認定レジスター120
に接続される。メッセージ認定レジスターの出力122は、次に(図1には不図
示の)ホスト・マイクロコントローラー10に対してホスト・インターフェース
制御ロジック140及び標準SPIインターフェース12を介して接続されるホ
スト・インターフェース・バス130に接続される。
トランシーバー制御ロジック250は、ネットワーク上のおけるメッセージ・
フレームの受信及び送信を制御すべきである。データ受信中において、それはシ
リアル・パラレル変換器110の出力からのデータの動きを制御する。
図3に示す様に、0−7データ・バイト,CRCバイト及びEOD(データの
終端)ビット
ホスト・マイクロコントローラー10が、認定割り込み要求に応じて、インタ
ーフェース・デバイス20にメッセージ・フレームの受信及び肯定応答を続ける
ことを命令した場合には、EODネットワーク信号の受信に続いて、トランシー
バー制御ロジック250は、メッセージ肯定応答バイトの送信を開始し、ホスト
・インターフェース制御ロジック140にホスト・マイクロコントローラー10
に割り込み要求を発生する様に指示する。この割り込み要求は、受信完了割り込
み要求又は第2割り込み信号と呼ばれる。
ホスト・マイクロコントローラー10は受信完了割り込み要求に対して、チッ
プ選択信号の確認及びホスト・インターフェース制御ロジック140に受信FI
FO150の内容を加える様に命令することにより、反応する。ホスト・インタ
ーフェース制御ロジック140はこれを、受信FIFO出力152からのデータ
を、インターフェース・バス120を越えてそして、SPIインターフェース1
2を越えて動かすことによって、成し遂げる。
ネットワーク・インターフェース回路20により返されるメッセージ肯定応答
の方式は、受信されたメッセージ・フレームの方式に応じて変わる。トランシー
バー制御ロジック250は、受信されメッセージ認定レジスター120に格納さ
れたメッセージの方式を判定することにより、適切な肯定応答形式を判断する。
殆どのメッセージの方式は、ノード・アドレス・レジスター160の内容を送信
することにより、肯定応答される。他のメッセージ方式は、CRC発生器180
からのCRCバイトが続くACKデータ・レジスター170の内容を送信するこ
とにより、肯定応答される。
ACK肯定応答バイトは、変換器190の中で、パラレルからシリアルのビッ
ト流れへと処理され、それは、PWM発生器200へと供給される。PWM発生
器200は、前述の様に次に送信信号出力ライン26に接続される送信機駆動回
路210に接続される。PWM発生器200はパラレルからのビットをエンコー
ドする
請求の範囲
1.各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラ
ー(10)により制御される、一つ又はそれ以上のノードに伝達されるフレーム
・メッセージを受信する方法であって、
(a)方式及びターゲットのバイトを受信し、それに応じて上記マイクロコ
ントローラー(10)に対する第1割り込み信号を発生する、
(b)該第1割り込み信号の受信に応じて、マイクロコントローラー(10
)に命令し、上記一つ又はそれ以上の方式及びターゲットのバイトを引き出して
、上記マイクロコントローラー内部のメモリーに格納された対応するバイトと突
き合わせることにより、上記フレーム・メッセージの認定をさせ、それに応じて
認定信号を発生させ、
(c)上記マイクロコントローラー(10)からの認定信号の受信に応じて
のみフレーム・メッセージからデータ・バイトを受信する、工程を有する。
2.請求項1に記載の方法であって、工程(b)は更に、
(b1)上記マイクロコントローラー(10)内のプログラマブル・メモリー
内に格納された対応するバイトに合う上記方式及びターゲットのバイトの一つに
のみ反応する認定信号を生成し、それにより上記認定信号が上記フレーム・メッ
セージが処理を行なうためのノードに向けたものであることを表すことになる、
副工程を含む。
3.請求項1又は2に記載の方法であって、工程(c)が更に、
(c1)上記認定信号の受信にのみ応じて、上記フレーム・メッセージからの
データ・バイトを次の処理のために一時メモリー(150)に、転送する、副工
程を含む。
4.請求項1から3に記載の方法であって、更に
(d)CRC値の形態を計算し、そしてフレーム・メッセージ中の受信された
データ・バイトの完全性に応じて対応するCRC信号を発生する;及び
(e)有効なCRC信号の受信に応じて、上記マイクロコントローラー(10
)に命令して上記一時メモリー(150)から上記データ・バイトを取り出させ
る、工程を有する。
5.各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラ
ー(10)により制御される、一つ又はそれ以上のノードに接続されるフレーム
・メッセージを受信するインターフェース・デバイスであって、
上記フレーム・メッセージの方式及びターゲットのバイトを受信し、それに
応じて第1の割り込み信号を発生する認定メモリー(120);
該認定メモリー(120)と上記マイクロコントローラー(10)との間に
接続され、上記第1割り込み信号に応じて、第1割り込み信号を発生するインタ
ーフェース制御器(140)であって、上記マイクロコントローラー(10)が
上記割り込み信号に反応して上記インターフェース制御器(140)に命令して
方式及びターゲットのバイトを一つ又はそれ以上を引き出させ、上記マイクロコ
ントローラー(10)が上記引き出された一つ又はそれ以上の方式及びターゲッ
トのバイトを上記マイクロコントローラー(10)に格納された対応するバイト
と突き合わせるもの;及び
上記認定信号の受信に応じて、上記フレーム・メッセージのデータ・バイト
を受信し、格納するものである、受信メモリー(150)、を有する。
6.請求項6に記載のインターフェース・デバイスであって、上記マイクロコ
ントローラー(10)は、上記機能及びアドレスを表す選択された方式及びター
ゲットのバイトをその中に格納するプログラマブル・メモリー及び、
それに対して上記フレーム・メッセージからの上記方式及びターゲットのバイト
を比較する手段を含む。
7.請求項5又は6に記載のインターフェース・デバイスであって、上記イン
ターフェース制御器(140)及び上記多重通信システムの通信ラインに接続さ
れ、上記認定信号の受信が終わるまでの上記フレーム・メッセージのからのデー
タ・バイトを受信しその中に格納する一時メモリー(150)を更に含む。
8.請求項7に記載のインターフェース・デバイスであって、上記多重通信シ
ステムの通信ラインに接続され、上記フレーム・メッセージを受信し、上記デー
タ・バイトの完全性を表すCRC信号を発生するCRC手段(180)を更に含
む。
9.請求項8に記載のインターフェース・デバイスであって、有効なCRC信
号及びデータの終端のバイトの両方の受信に応じて工程応答信号を発生し、それ
により、上記メッセージ・フレームの発信元の上記ノードが、上記フレーム・メ
ッセージが目標のノードにより受信されたという工程応答を受信することになる
、ものである手段(250)を更に含む。
10.請求項9に記載のインターフェース・デバイスであって、上記肯定応答
信号を発生する上記手段(250)が
上記インターフェース制御器(140)に指示して第2割り込み信号を発生さ
せる手段であって、上記マイクロコントローラー(10)が上記第2割り込み信
号に反応し、上記インターフェース制御器(140)に命令して上記一時メモリ
ーから上記データ・バイトを引き出すもの、を有する。
Claims (1)
- 【特許請求の範囲】 1.各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラー により制御される、一つ又はそれ以上のノードに伝達されるフレーム・メッセー ジを受信する方法であって、 (a)方式及びターゲットのバイトを受信し、それに応じて上記マイクロコント ローラーに対する第1割り込み信号を発生する、 (b)該第1割り込み信号の受信に応じて、マイクロコントローラーに命令し、 上記一つ又はそれ以上の方式及びターゲットのバイトを引き出して、上記マイク ロコントローラー内部のメモリーに格納された対応するバイトと突き合わせるこ とにより、上記フレーム・メッセージの認定をさせ、それに応じて認定信号を発 生させ、 (c)上記マイクロコントローラーからの認定信号の受信に応じてのみフレーム ・メッセージからデータ・バイトを受信する、工程を有する。 2.請求項1に記載の方法であって、工程(b)は更に、 (b1)上記マイクロコントローラー内のプログラマブル・メモリー内に格納さ れた対応するバイトに合う上記方式及びターゲットのバイトの一つにのみ反応す る認定信号を生成する、副工程を含む。 3.請求項1又は2に記載の方法であって、工程(c)が更に、 (c1)上記認定信号の受信にのみ応じて、上記フレーム・メッセージからのデ ータ・バイトを次の処理のために一時メモリーに、転送する、副工程を含む。 4.請求項1から3に記載の方法であって、更に (d)CRC値の形態を計算し、そしてフレーム・メッセージ中の受信されたデ ータ・バイトの完全性に応じて対応するCRC信号を発生する;及び (e)有効なCRC信号の受信に応じて、上記マイクロコントローラーに命令し て上記一時メモリーから上記データ・バイトを取り出させる、工程を有する。 5.各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラー により制御される、一つ又はそれ以上のノードに接続されるフレーム・メッセー ジを受信するインターフェース・デバイスであって、 上記フレーム・メッセージの方式及びターゲットのバイトを受信し、それに応じ て第1の割り込み信号を発生する認定メモリー; 該認定メモリーと上記マイクロコントローラーとの間に接続され、上記第1割り 込み信号に応じて、上記マイクロプロセッサーに命令して上記方式及びターゲッ トのバイトの一つを引き出して、上記マイクロコントローラーに格納された対応 するバイトと突き合わさせ、それに応じて認定信号を発生するインターフェース 制御器;及び 上記認定信号の受信に応じて、上記フレーム・メッセージのデータ・バイトを受 信し、それにより、上記マイクロコントローラーではなく上記インターフェース 回路が上記方式及びターゲットのバイトを認定して上記データ・バイトの受信及 び格納を可能とするものである、受信メモリー、を有する。 6.請求項6に記載のインターフェース・デバイスであって、上記マイクロコン トローラーは、上記ノードの機能及びアドレスを表す選択された方式及びターゲ ットのバイトをその中に格納するメモリー、及びそれと上記フレーム・メッセー ジからの上記方式及びターゲットのバイトを比較する手段を有し、 上記インターフェース制御器は、上記マイクロコントローラーにより特定された 適合にのみ反応して上記認定信号を発生し、それにより、上記インターフェース 制御器ではなく上記マイクロコントローラーが上記ノードに向けられた上記メッ セージ・フレームを認定するものである手段を含む。 7.請求項5又は6に記載のインターフェース・デバイスであって、上記インタ ーフェース制御器及び上記多重通信システムの通信ラインに接続され、上記認定 信号の受信が終わるまでの上記フレーム・メッセージのからのデータ・バイトを 受信しその中に格納する一時メモリーを更に含む。 8.請求項7に記載のインターフェース・デバイスであって、上記多重通信シス テムの通信ラインに接続され、上記フレーム・メッセージを受信し、上記データ ・バイトの完全性を表すCRC信号を発生するCRC手段を更に含む。 9.請求項8に記載のインターフェース・デバイスであって、有効なCRC信号 及びデータの終端のバイトの両方の受信に応じて工程応答信号を発生し、それに より、上記メッセージ・フレームの発信元の上記ノードが、上記フレーム・メッ セージが目標のノードにより受信されたという工程応答を受信することになる、 ものである手段を更に含む。 10.請求項9に記載のインターフェース・デバイスであって、上記肯定応答信 号を発生する上記手段が 上記有効なCRC信号の受信に応じて、上記マイクロコントローラーに命令して 、上記一時メモリーから上記データ・バイトを引き出させる手段;及び 上記フレーム・メッセージからの上記有効CRC信号及びデータの終端のバイト の受信に反応して上記工程応答信号を発生する手段、を有する。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/629,252 | 1996-04-08 | ||
US08/629,252 US5881063A (en) | 1996-04-08 | 1996-04-08 | Half-message based multiplex communication interface circuit which uses a main microcontroller to detect a match in addresses and generate a qualified signal |
PCT/GB1997/000927 WO1997038512A1 (en) | 1996-04-08 | 1997-04-02 | Multiplex communication interface circuit and method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000513516A true JP2000513516A (ja) | 2000-10-10 |
Family
ID=24522213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09535952A Ceased JP2000513516A (ja) | 1996-04-08 | 1997-04-02 | 多重通信インターフェース回路及び方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5881063A (ja) |
EP (1) | EP0893019B1 (ja) |
JP (1) | JP2000513516A (ja) |
KR (1) | KR20000005265A (ja) |
DE (1) | DE69727921T2 (ja) |
ES (1) | ES2213212T3 (ja) |
WO (1) | WO1997038512A1 (ja) |
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1996
- 1996-04-08 US US08/629,252 patent/US5881063A/en not_active Expired - Fee Related
-
1997
- 1997-04-02 EP EP97915577A patent/EP0893019B1/en not_active Expired - Lifetime
- 1997-04-02 ES ES97915577T patent/ES2213212T3/es not_active Expired - Lifetime
- 1997-04-02 WO PCT/GB1997/000927 patent/WO1997038512A1/en active IP Right Grant
- 1997-04-02 KR KR1019980707968A patent/KR20000005265A/ko active IP Right Grant
- 1997-04-02 DE DE69727921T patent/DE69727921T2/de not_active Expired - Fee Related
- 1997-04-02 JP JP09535952A patent/JP2000513516A/ja not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
US5881063A (en) | 1999-03-09 |
KR20000005265A (ko) | 2000-01-25 |
EP0893019A1 (en) | 1999-01-27 |
WO1997038512A1 (en) | 1997-10-16 |
DE69727921T2 (de) | 2005-02-10 |
ES2213212T3 (es) | 2004-08-16 |
EP0893019B1 (en) | 2004-03-03 |
DE69727921D1 (de) | 2004-04-08 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
A313 | Final decision of rejection without a dissenting response from the applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A313 Effective date: 20061218 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070130 |