JP2000513516A - 多重通信インターフェース回路及び方法 - Google Patents

Abstract

(57)【要約】 各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラーにより制御される、一つ又はそれ以上のノードに接続されるメッセージ・フレームを受信する方法及び回路である。この方法は、（ａ）方式及びターゲットのバイトを受信し、それに応じてノードにおけるマイクロコントローラーに対する第１割り込み信号を発生する；（ｂ）第１割り込み信号の受信に応じて、マイクロコントローラーに命令し、一つ又はそれ以上の方式及びターゲットのバイトを引き出して、マイクロコントローラー内部のメモリーに格納された対応するバイトと突き合わせることにより、フレーム・メッセージの認定をさせ、それに応じて認定信号を発生させ；（ｃ）マイクロコントローラーからの認定信号の受信にのみ応じてフレーム・メッセージからデータ・バイトを受信する、工程を含む。

Description

【発明の詳細な説明】 多重通信インターフェース回路及び方法 本発明は、シリアルデータ・メッセージフォーマットを共通の多重通信線に接続 された複数の多重ノードに伝送するために、自動車用途で用いられる方式の多重 通信システムに関する。 多重通信システムにおける発信元ノードから送信されるメッセージは通常、メッ セージを受け取るべきノードのグループ又は機能を表す優先度／方式のバイト及 びそれに加えてメッセージを受け取る特定のアドレス・ノードを定義し得るター ゲットのバイトを含む。送信ノードは指定されたノードがメッセージを受け取っ たことの確認又は肯定応答を受けなければならない。 一般的な受信ノードはインターフェース回路を含み、それは、ノードのアドレス と共に、ノードが反応し得る優先度及び／又は方式の機能を格納するプログラマ ブル・メモリーを含む。これらの格納された方式及びターゲットのバイトは、メ ッセージが受信され処理されるべきであるかを判断するために、インターフェー ス回路により全ての入力メッセージの方式及びターゲットのバイトと比較されな ければならない。インターフェース回路中のプログラマブル・メモリーは、機能 性の向上無しに複雑さを増すコスト増を意味するので、既にプログラマブル・メ モリー及びこの機能を実行可能である比較器を既に含むノードにおけるマイクロ プロセッサーにこの機能を移すのが望ましい。 そこで、本発明の目的は、インターフェース回路が、入力メッセージの認定、受 容及び肯定応答に必要な格納及び比較機能を実施する必要がない様に、ホスト・ マイクロコントローラーに命令して、ノードにおける受信及び処理のためのメッ セージ特定器に対応して予め格納された値を比較させるインターフェース回路を 提供することにある。 本発明は、各々が多重通信システムの共通通信ラインに沿ってマイクロコントロ ーラーにより制御される、一つ又はそれ以上のノードに接続されるメッセージ・ フレームを受信する方法及び回路を含む。この方法は、（ａ）方式及びターゲッ トのバイトを受信し、それに応じてノードにおけるマイクロコントローラーに対 する第１割り込み信号を発生する；（ｂ）第１割り込み信号の受信に応じて、マ イクロコントローラーに命令し、一つ又はそれ以上の方式及びターゲットのバイ トを引き出して、マイクロコントローラー内部のメモリーに格納された対応する バイトと突き合わせることにより、フレーム・メッセージの認定をさせ、それに 応じて認定信号を発生させ；（ｃ）マイクロコントローラーからの認定信号の受 信にのみ応じてフレーム・メッセージからデータ・バイトを受信する、工程を含 む。 ここで、発明を例を用いて添付の図面を参照して説明する。 図１は、本発明によるノード・インターフェース回路の概略ブロック図である。 図２は、多重通信システムのノードにおいて協働するノード・インターフェース 回路及びホスト・マイクロコントローラーの概略ブロック図である。 図３は、信号を処理するノードにメッセージが向けられていない場合に、インタ ーフェース回路内で処理される、フレーム・メッセージ・バイト及び割り込み及 びチップ選択信号を示す。 図４は、ホスト・マイクロコントローラーが、優先度／方式及びターゲットのバ イトを受信し評価して、そのノードにおいてフレーム・メッセージが処理される べきであると判断し、発信元のノードに工程応答をした場合に、インターフェー ス回路内で処理される、フレーム・メッセージ・バイト及び割り込み及びチップ 選択信号を示す。 図５は、ホスト・マイクロコントローラーがメッセージの送信を命令して、アー ビテーションが失われた場合に肯定応答が必要とされるか否かを判断するために 、送信された優先度／方式及びターゲットのバイトを受信し評価した場合に、イ ンターフェース回路内で処理される、フレーム・メッセージ・バイト及び割り込 み及びチップ選択信号を示す。 図６は、本発明の方法による工程のブロック図である。 多重通信システムにおける一般的なノードの回路図が図２に概略的に示されてい る。そして、一般的にはモトローラの６ＢＨＣ１１又はテキサス・インストルメ ントのＴＭＳ３７０である、ホスト・マイクロプロセッサー１０を含み、それは 標準的な５本ラインＳＰＩインターフェース１２を介して、ここより後では本発 明によりネットワーク・インターフェース２０と呼ぶインターフェース集積回路 に接続される。第１の好ましい実施例においては、ネットワーク・インターフェ ース回路２０は、ホスト・インターフェース・ディジタル回路，トランシーバー ・ディジタル・ロジック回路及びアナログ受信比較器、そして発振器及びバッフ ァ回路を含むフォード部品番号Ｎ７１０００７０ＦＴＣＦＣＡの部品である。 ４メガヘルツのレゾネーター２２が、安定した周波数基準を与えるために、ネッ トワーク・インターフェース回路に接続される。ネットワーク・インターフェー ス回路２０は、一対の受信入力信号ライン２４及び、送信駆動回路３０に接続さ れる一対の送信信号出力ライン２６を含む。送信駆動回路３０は、本発明の好ま しい実施例においてはＳＡＥ規格Ｊ１８５０（これはこの後でも参照して述べら れる）により動作する主通信ネットワーク・バス４０と、インターフェースする のに要求される適切な電圧レベルを発生する。直列抵抗及び並列コンデンサーを 有する受信フィルター要素２８が、ネットワーク・バス４０からの受信入力ＰＷ Ｍ信号に入力保護及びノイズ・フィルタリングの作用をする。 図１を参照すると、先に述べた受信入力信号ライン２４及び送信信号出力ライン ２６を含むものとして、ネットワーク・インターフェース回路２０の概略ブロッ ク図が示される。入力ライン２４は、入力ラインの各々を電圧閾値と比較する２ つのシングルエンド比較器を含むと共に２本の入力信号ライン２４の間のポテン シャル差を比較する差動比較器を含む受信アナログ比較器１０２に接続される。 受信アナログ比較器１０２からの３本のディジタル出力ライン１０４は耐フォー ルト性の切替えロジック及びビット・デコーダー１０６の入力に接続される。こ れらのロジック回路は、ビット・エラー率及びネットワークの障害の影響を最小 にするために、入力ラインの選択をする。ビット・デコーダー１０６からの単一 出力１０８はシリアル・パラレル変換器１１０の入力に接続される。入力１０８ におけるシリアル・ビット・レートは、４１．７キロビット毎秒である一方、シ リアル・パラレル変換器１１０の出力は、入力周波数の８分の１でクロックされ た８パラレル・ビットを含む。シリアル・パラレル変換器１１０の出力信号は、 ネットワーク・インターフェース回路２０の他の要素に接続する内部信号データ ・バス１１２に接続される。内部信号データ・バス１１２は、通信ネットワーク ・バス４０からの入力メッセージ・フレームの最初の２バイトを格納するメッセ ージ認定レジスター１２０に接続される。メッセージ認定レジスターの出力１２ ２は、次に（図１には不図示の）ホスト・マイクロコントローラー１０に対して ホスト・インターフェース制御ロジック１４０及び標準ＳＰＩインターフェース １２を介して接続されるホスト・インターフェース・バス１３０に接続される。 トランシーバー制御ロジック２５０は、ネットワーク上のおけるメッセージ・フ レームの受信及び送信を制御すべきである。データ受信中において、それはシリ アル・パラレル変換器１１０の出力から、メッセージ認定レジスター１２０，受 信ＦＩＦＯ１５０及びＴＸＡＣＫＦＩＦＯ２６０へのデータの動きを制御する。 メッセージの送信中、それがＴＸバッファー２３０及びノード・アドレス・レジ スター１６０から、パラレル・シリアル変換器１９０へのデータの動きを制御す る。 入力メッセージ・フレームの最初の２バイトがメッセージ認定レジスター１２０ に連続的に受信され格納された後で、トランシーバー制御ロジック２５０はホス ト・インターフェース制御ロジック１４０にホスト・マイクロコントローラー１ ０への割り込み要求を発生する様に指示する。ホスト・インターフェース制御ロ ジック１４０はこれを、割り込み要求ホスト・インターフェース・ライン（ＩＮ Ｔ）３００をハイからローに下げることにより、達成する。この割り込み要求は 、認定割込要求又は第１割込信号として呼ばれる。 ホスト・マイクロコントローラー１０はこの割り込み要求に対して、チップ選択 （ＣＳ）信号４００を確認し、ホスト・インターフェース制御ロジック１４０に 命令し、メッセージ認定レジスタ１２０の内容を、ＳＰＩインターフェース１２ を越えての所定のシーケンスのバイト転送を用いて取り出させることによって、 反応する。 ホスト・マイクロコントローラー１０はそして、メッセージ認定レジスター１２ ０の内容を、内部プログラマブル・メモリーに格納された方式及びターゲット・ バイトの値の所定のリストと比較し、ネットワーク・インターフェース回路がメ ッセージ・フレームの受信及び肯定応答を続けるべきか否かを決定する。ホスト ・マイクロコントローラー１０は所望の反応をネットワーク・インターフェース 回路２０に向けて、所定のコマンド・シーケンスで、ホスト・インターフェース １２を越えて送信する。 内部信号データ・バス１１２は、入力メッセージ・データの残りのための８バイ トの格納部を含む受信ＦＩＦＯ１５０の入力に接続される。受信ＦＩＦＯ１５０ は、ホスト・マイクロコントローラー１０へのデータを含むメッセージ方式のデ ータを格納するのに用いられる。８バイトのデータは、図３に示す様に、ソース ／送信ＩＤバイト，０−７データ・バイト，ＣＲＣバイト及びＥＯＤ（データの 終端）ビットを含む。 ホスト・マイクロコントローラー１０が、認定割り込み要求に応じて、インター フェース・デバイス２０にメッセージ・フレームの受信及び肯定応答を続けるこ とを命令した場合には、ＥＯＤネットワーク信号の受信に続いて、トランシーバ ー制御ロジック２５０は、メッセージ肯定応答バイトの送信を開始し、ホスト・ インターフェース制御ロジック１４０にホスト・マイクロコントローラー１０に 割り込み要求を発生する様に指示する。この割り込み要求は、受信完了割り込み 要求又は第２割り込み信号と呼ばれる。 ホスト・マイクロコントローラー１０は受信完了割り込み要求に対して、チップ 選択信号の確認及びホスト・インターフェース制御ロジック１４０に受信ＦＩＦ Ｏ１５０の内容を加える様に命令することにより、反応する。ホスト・インター フェース制御ロジック１４０はこれを、受信ＦＩＦＯ出力１５２からのデータを 、インターフェース・バス１２０を越えてそして、ＳＰＩインターフェース１２ を越えて動かすことによって、成し遂げる。 ネットワーク・インターフェース回路２０により返されるメッセージ肯定応答の 方式は、受信されたメッセージ・フレームの方式に応じて変わる。トランシーバ ー制御ロジック２５０は、受信されメッセージ認定レジスター１２０に格納され たメッセージの方式を判定することにより、適切な肯定応答形式を判断する。殆 どのメッセージの方式は、ノード・アドレス・レジスター１６０の内容を送信す ることにより、肯定応答される。他のメッセージ方式は、ＣＲＣ発生器１８０か らのＣＲＣバイトが続くＡＣＫデータ・レジスター１７０の内容を送信すること により、肯定応答される。 ＡＣＫ肯定応答バイトは、変換器１９０の中で、パラレルからシリアルのビット 流れへと処理され、それは、パルス幅変調（ＰＷＭ）発生器２００へと供給され る。ＰＷＭ発生器２００は、前述の様に次に送信信号出力ライン２６に接続され る送信機駆動回路２１０に接続される。ＰＷＭ発生器２００はＳＡＥ規格Ｊ１８ ５０のパルス幅変調スキーマにより、パラレル・シリアル変換器１９０からのビ ットをエンコードする。ウォッチドッグ回路２２０はＳＡＥ規格Ｊ１８５０の要 件に応じて、パルス幅変調信号の長さを制限し、また送信され得るデータ・フレ ームの長さを制限する。 データ・メッセージを送信するために、ホスト・マイクロコントローラー１０は 、ＳＰＩインターフェース１２を介してネットワーク・インターフェース回路２ ０に伝達されるべきデータが続く、送信命令を送る。ホスト・インターフェース ・ロジック１４０は送信命令をデコードし、ホスト・インターフェース・バス１ ３０を越えて送信バッファ２３０へと伝達されるべきデータを発送する。送信バ ッファ２３０の出力は、内部送信データ・バスへと接続され、それは、その機能 を先に述べたパラレル・シリアル・変換器１９０の入力に接続される。トランシ ーバー制御器２５０は切替えロジック及びビット・デコーダー１０６のからの出 力を監視し、通信ネットワーク・バス４０上で受信入力２４において、いつ有効 な送信機会が起こるかを判断する。有効な送信機会が起こる時に、トランシーバ ー制御器２５０は、送信バッファ２３０からの、そして同様にノード・アドレス ・レジスター１６０からの、データをパラレル・シリアル変換器１９０に移動す る。このデータはＰＷＭ発生器２００によりＰＷＭ形式へと変換され、送信駆動 部２１０により送信出力ライン２６を越えて、主通信ネットワーク・バス４０へ と送信される。 送信バッファ２３０からのデータの送信の完了後に、トランシーバー制御器２５ ０は、ＣＲＣチェッカー／発生器に命令して発生したＣＲＣバイトの内容を内部 送信データ・バス２４０を越えてパラレル・シリアル変換器１９０へと伝送させ る。そしてＣＲＣバイトは送信出力ライン２６を越えて伝送される。 ＣＲＣの送信に続いて、トランシーバー制御器２５０はデータ・フィールドの終 端を待ち、ネットワーク上で受信入力２４において受信されたいかなる肯定応答 バイトも、７バイトの送信肯定応答ＦＩＦＯ２６０において受信され格納される 。メッセージ・バイトの終端が検出されると、トランシーバー制御ロジック２５ ０がホスト・インターフェース制御ロジックに指示して前述の方法でマイクロコ ントローラー１０に対しての割り込み要求を発生させる。この割り込み要求は、 送信完了割り込み要求又は第３割り込み信号と呼ばれる。 ホスト・マイクロコントローラー１０は、チップ選択ライン４００を起こし、Ｓ ＰＩインターフェース１２を越えての所定のシーケンスのバイト転送ホスト・イ ンターフェース制御ロジック１４０に命令して送信完了ステータス、及び場合に よっては送信肯定応答ＦＩＦＯの内容を出させることにより、割り込み要求に対 して反応する。 発振器回路２７０は、（図２に示された）三端子レゾネーター２２に接続され、 システムの内部ロジックを駆動する安定クロック信号を出す。種々の制御及びス テータスのレジスター２８０が、ハウスキーピング処理を実行し、ネットワーク のフォールトを検出するために、設けられる。 図３，４及び５は、主通信ネットワーク上において種々の方式のメッセージに関 連して、どの様にして割り込み要求信号３００が生成されるかを、示す。図３を 特に参照すると、メッセージ・フレーム２８０は標準Ｊ１８５０メッセージを有 し、そしてフレーム・ネットワーク要素のスタート２８２，優先度／形式のバイ ト２８４，ターゲットのバイト２８６，ソース・アドレスのバイト２８８及びＣ ＲＣバイト２９０を含む。データ・ネットワーク要素のエンド２９２には、ＣＲ Ｃバイト２９０に続き、そして要求される肯定応答バイト２９４のいずれかがそ れに続く。 引き続き図３を参照すると、ホスト・インターフェース・ロジック１４０からの 割り込み信号３００は、それがローへと変化する時期であるターゲットのバイト ２８６の終わりまで、ハイのままである。この割り込み要求は、先に述べた様に 、ホスト・マイクロコントローラー１０へホスト・インターフェース・ロジック １４０から送られる。チップ選択信号４００及びシステム・クロック信号５００ が示され、ホスト・マイクロコントローラー１０による割り込み要求の処理を示 している。ホスト・マイクロコントローラー１０は、遷移４２０において、チッ プ選択信号４００を出し、割り込み処理の完了に続〈遷移４３０において、チッ プ選択信号４００を引き込める。 ホスト・マイクロコントローラー１０は、ＥＯＤバイト２９２の完了前にターゲ ット・バイト２８６の終了時に送られた認定割り込み要求の処理を完了しなけれ ばならない。この様にして、ホスト・マイクロ・コントローラー１０は特定の時 間内に、メッセージ・フレームの残りの部分が受信されるべきか、そしてメッセ ージ・フレームが肯定応答されるべきか判断しなければならない。図３に示され た例においては、ホスト・マイクロコントローラー１０は、認定レジスターに格 納された様なメッセージ・フレームの優先度／形式及びターゲットのバイトを比 較することにより、メッセージ・フレームの残りが受信されるべきではな〈、肯 定応答信号が送信されることはないと、判断している。ホスト・マイクロコント ローラー１０はまた、ネットワーク・インターフェース回路２０に命令し、ＥＯ Ｄバイトに続く受信完了割り込み要求を発生させず、またメッゼージの肯定応答 をさせていない。図３に示された肯定応答バイト２９４は、この例ではネットワ ーク・インターフェース回路により送信されない。それは、このネットワーク・ インターフェース回路により肯定応答されていないメッセージを他のネットワー ク・ノードが肯定応答しても良いことを示すために、用いられている。ネットワ ーク・インターフェース回路２０は、割り込み信号３００を遷移３３０において ハイに戻す。割り込み信号３００は、次のメッセージ・フレームの割り込み要求 まで、ハイのままである。 図４は、マイクロコントローラー１０が優先度／方式のバイト２８４及びターゲ ット・バイト２８６を受信しそして判定して、それによりフレーム・メッセージ がノードにおいて処理すべきであると判断した場合を示す。 遷移３１０において、ネットワーク・インターフェース・デバイスは割り込みラ インを動かし、マイクロコントローラー１０にメッセージの方式及びターゲット が受入れ可能であることを示す。マイクロコントローラー１０は、遷移４１５に おいてチップ選択信号ライン４００を動かし、メッセージ認定レジスター１２０ から方式及びターゲット・データのバイト２８４及び２８６を読み込むことによ り、割り込み要求に対して反応する。これらのバイトを評価しメッセージはノー ドにおける処理を意図していることが判った場合には、マイクロコントローラー １０が肯定応答命令を出し、チップ選択信号４００を遷移４２０において下げて メッセージ認定処理を完了する。 メッセージ・フレーム中のデータの終わりビット２９２に続き、ネットワーク・ インターフェース・デバイス２０はメッセージ肯定応答バイト２９４の送信を開 始し、遷移３２５において割り込みライン３００を再立ち上げして、マイクロコ ントローラー１０に対してメッセージ・フレームの残りの部分が受信ＦＩＦＯ１ ５０中で得ることが出来る事を示す。マイクロコントローラー１０は、遷移４４ ０においてチップ選択信号４００を立ち上げることにより、この割り込み信号に 反応し、遷移４５０においてチップ選択信号を立ち下げて、ネットワーク・イン ターフェース・デバイス２０に処理が完了したことを知らせる。 図５はそれによりメッセージの送信が開始されるプロセスを示す。マイクロコン トローラー１０は、遷移４６０においてチップ選択信号を立ち上げることにより 、ネットワーク・インターフェース・デバイス２０へ送信されるべきデータを最 初に送信する。送信コマンドに続くのは、ＳＰＩライン１２を越えてマイクロコ ントローラー１０からホスト・インターフェース・ロジック１４０へと送信され るべきデータである。ネットワーク・インターフェース・デバイス２０はそして 、主通信ネットワーク・バス４０上の３アイドル・ビット期間を待つか又は、マ イクロコントローラー１０が送信バッファ２３０中に格納されたデータの送信を 先に述べた様な方法で開始する時に検出されるべきフレーム信号の開始を待つか する。 ここで注意すべきことは、割り込み信号３００は、優先度／方式及びターゲット ・バイト２８４及び２８６に続〈遷移３１０において、立ち上げられることであ る。マイクロコントローラー１０はそして、先に述べた様にメッセージ認定機能 を実行しなければならない。送信されるメッセージは全て、メッセージ認定手順 を経なければならず、それにより、処理されるべきメッセージ・フレームの残り を受信時に必要とするネットワーク上においてアービトレーションが失われる可 能性を排除する。アービトレーションが失われた時には、ネットワーク・インタ ーフェース・デバイス２０が、メッセージ・フレームの送信機から受信機へと変 化し、メッセージ・フレームが受信されるべきか、無視されるべきかを判断する 。メッセージ・フレームの送信が完了し、メッセージを受信するノードが受信に 対して肯定応答する時には、別の割り込み要求が遷移３７０において生成され、 ホスト・マイクロコントローラー１０に対してフレームの送信が完了したことを 知らせる。 上述のプロセスのフローチャートが図６を参照して説明される。ステップ６００ において、ネットワーク・インターフェース・デバイス２０は、優先度／方式及 びターゲットのバイト２８４及び２８６を受信し、これらの信号を認定レジスタ ー１２０に格納する。ステップ６２０において、ネットワーク・インターフェー ス回路２０は、優先度／方式及びターゲットのバイトの受信に応じてマイクロコ ントローラー１０に対して割り込み要求を発生する。この割り込み要求に応じて 、ステップ６３０において、マイクロコントローラー１０が認定レジスター１２ ０を評価して、レジスターの内容をマイクロコントローラー１０内部のテーブル に格納されたデータと比較することによって、メッセージがノードに向けられた か否かを判断する。ステップ６４０において同時に、ネットワーク・インターフ ェース・デバイス２０は、メッセージ・フレーム、特にソース及びデータ・バイ トの受信と、受信ＦＩＦＯへの格納を続ける。 ステップ６５０において、マイクロコントローラー１０がメッセージが認定され たか否かを示す認定コマンドをホスト・インターフェース・回路２０に送る。メ ッセージが認定されていなければ、メッセージ・フレームの処理は終了し、次の メッセージ・フレームの待機を必要とするステップ７０へと処理が移動する。メ ッセージが認定されれば、処理はステップ６６０に進み、その中で受信ＦＩＦＯ への受信メッセージのロードが、ＥＯＤバイトの受信まで連続する。ステップ６ ６４において、メッセージ・データ・バイトがエラー無しにＥＯＤまで受信され るならば、処理はステップ６６８及び６９０へ移動する。そうでなければ、処理 はステップ７００へと進む。ステップ６６８において、メッセージがホストによ り受信されるべきデータを含む方式である場合には、処理はステップ６７０に進 む。そうでなければ、処理はステップ６８２に進む。ステップ６７０において、 ネットワーク・インターフェース回路２０が受信完了割り込み要求をホスト・マ イクロコントローラー１０に対して発生する。ステップ６８０においては、マイ クロコントローラー１０が受信完了割り込み要求に対して反応し、受信ＦＩＦＯ １５０の内容を引き出して、受信データの処理を続行する。ステップ６８２にお いて、いかなる受信データのいかなる処理も完了する。ステップ６６８，６７０ ，６８０及び６８２に並行して、ネットワーク・インターフェース・デバイス２ ０が肯定応答バイトをステップ６９０において送信ノードに対して送信し、メッ セージが受信され処理中であることを示す。ステップ６９０に続きステップ７０ ０において、ネットワーク・インターフェース・デバイス２０は次のメッセージ を待つ。 認定レジスター１２０の内容は、あるノードにおいて受信され処理されることを 意図され、メッセージ特定器に対応して、先に格納された値との比較のために、 ホスト・マイクロコントローラー１０に向けて送信される。この様にして、ネッ トワーク・インターフェース・デバイス２０は、そのノードにおける受信及び処 理が意図されたメッセージであるかの判断のプロセスにおいて、優先度／方式及 びターゲットのバイトについてプログラム、格納及び比較する必要がない。より 高価なプログラマブル・メモリー格納デバイスを必要とするこれらの機能が、既 に存在するマイクロコントローラー１０の資源の範囲内でより経済的かつ効率的 に達成し得る。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年４月２１日（１９９８．４．２１） 【補正内容】 明細書 多重通信インターフェース回路及び方法 本発明は、シリアルデータ・メッセージフォーマットを共通の多重通信線に接 続された複数の多重ノードに伝送するために、自動車用途で用いられる方式の多 重通信システムに関する。 多重通信システムにおける発信元ノードから送信されるメッセージは通常、メ ッセージを受け取るべきノードのグループ又は機能を表す優先度／方式のバイト 及びそれに加えてメッセージを受け取る特定のアドレス・ノードを定義し得るタ ーゲットのバイトを含む。送信ノードは指定されたノードがメッセージを受け取 ったことの確認又は肯定応答を受けなければならない。 一般的な受信ノードはインターフェース回路を含み、それは、ノードのアドレ スと共に、ノードが反応し得る優先度及び／又は方式の機能を格納するプログラ マブル・メモリーを含む。これらの格納された方式及びターゲットのバイトは、 メッセージが受信され処理されるべきであるかを判断するために、インターフェ ース回路により全ての入力メッセージの方式及びターゲットのバイトと比較され なければならない。インターフェース回路中のプログラマブル・メモリーは、機 能性の向上無しに複雑さを増すコスト増を意味するので、既にプログラマブル・ メモリー及びこの機能を実行可能である比較器を既に含むノードにおけるマイク ロプロセッサーにこの機能を移すのが望ましい。 そこで、本発明の目的は、インターフェース回路が、入力メッセージの認定、 受容及び肯定応答に必要な格納及び比較機能を実施する必要がない様に、ホスト ・マイクロコントローラーに命令して、ノードにおける受信及び処理のためのメ ッセージ特定器に対応して予め格納された値を比較 させるインターフェース回路を提供することにある。 ＷＯ-Ａ-84/03192は、各ノードのホスト・プロセッサーの余分なデータ処理負 荷を最小にしながら、ノード間の信頼性あるデータ通信を達成するためにローカ ル・データ・ネットワークのノードを柔軟性をもって相互接続する方法及び装置 を開示している。インターフェース・プロセッサーが各ノードに設けられ、それ は、データ・パケットの通信及び受信及び、データの発生及び受信をするプログ ラム手順が伴なったノードの格納部の中の場所から及びそこからのデータの通信 を制御する。メッセージの種々の方式には種々のプロトコルが設けられて、そこ で必要とされる高信頼性データ通信を提供するためにインターフェース・プロセ ッサーにより制御される。目標アドレスが各データ・パケットに伴なっており、 データの柔軟性のある経路指定を与える。 ＵＳ-Ａ-5319752は、データのブロック転送の組み合わせ指示信号が、ホスト ・プロセッサーへの割り込みの回数を減らすデバイスにより発生されるものであ る、ホスト指示の組み合わせを有するデバイスを開示する。割り込み回数の削減 はデータのブロック転送中のホスト・システムの性能を向上させる。デバイスの 実施例としては、データ・フレームをネットワークとバッファ・メモリーとの間 で転送するネットワーク・インターフェース・ロジック及び、データ・フレーム をバッファ・メモリーとホスト・システムとの間で転送するホスト・インターフ ェース・ロジックを有するネットワーク適合器とすることが出来る。ネットワー ク適合器は更に、データ・フレームの一部が受信された時に、早期受信表示信号 を発生する閾値ロジックを含む。表示組み合わせロジックは、転送完了割り込み の発生を早期受信表示の発生が期待される少し前まで遅らせる。ホスト・プロセ ッサーは、転送完了表示により起こされた単一の割り込みサービス・ルーチン中 において、転送完了表示及び早期受信表示をサービスすることが可能である。 本発明は、各々が多重通信システムの共通通信ラインに沿ってマイクロコント ローラーにより制御される、一つ又はそれ以上のノードに接続されるメッセージ ・フレームを受信する方法及び回路を含む。この方法は、（ａ）方式及びターゲ ットのバイトを受信し、それに応じてノードにおけるマイクロコントローラーに 対する第１割り込み信号を発生する；（ｂ）第１割り込み信号の受信に応じて、 マイクロコントローラーに命令し、一つ又はそれ以上の方式及びターゲットのバ イトを引き出して、マイクロコントローラー内部のメモリーに格納された対応す るバイトと突き合わせることにより、フレーム・メッセージの認定をさせ、それ に応じて認定信号を発生させ；（ｃ）マイクロコントローラーからの認定信号の 受信にのみ応じてフレーム・メッセージからデータ・バイトを受信する、工程を 含む。 ここで、発明を例を用いて添付の図面を参照して説明する。 図１は、本発明によるノード・インターフェース回路の概略ブロック図であ る。 図２は、多重通信システムのノードにおいて協働するノード・インターフェ ース回路及びホスト・マイクロコントローラーの概略ブロック図である。 図３は、信号を処理するノードにメッセージが向けられていない場合に、イ ンターフェース回路内で処理される、フレーム・メッセージ・バイト及び割り込 み及びチップ選択信号を示す。 図４は、ホスト・マイクロコントローラーが、優先度／方式及びターゲット のバイトを受信し評価して、そのノードにおいてフレーム・メッセージが処理さ れるべきであると判断し、発信元のノードに工程応答をした場合に、インターフ ェース回路内で処理される、フレーム・メッセージ・バイト及び割り込み及びチ ップ選択信号を示す。 図５は、ホスト・マイクロコントローラーがメッセージの送信を命令して、 アービテーションが失われた場合に肯定応答が必要とされるか 否かを判断するために、送信された優先度／方式及びターゲットのバイトを受信 し評価した場合に、インターフェース回路内で処理される、フレーム・メッセー ジ・バイト及び割り込み及びチップ選択信号を示す。 図６は、本発明の方法による工程のブロック図である。 多重通信システムにおける一般的なノードの回路図が図２に概略的に示されて いる。そして、一般的にはモトローラの６ＢＨＣ１１又はテキサス・インストル メントのＴＭＳ３７０である、ホスト・マイクロプロセッサー１０を含み、それ は標準的な５本ラインＳＰＩインターフェース１２を介して、ここより後では本 発明によりネットワーク・インターフェース２０と呼ぶインターフェース集積回 路に接続される。第１の好ましい実施例においては、ネットワーク・インターフ ェース回路２０は、ホスト・インターフェース・ディジタル回路，トランシーバ ー・ディジタル・ロジック回路及びアナログ受信比較器、そして発振器及びバッ ファ回路を含むフォード部品番号Ｎ７１０００７０ＦＴＣＦＣＡの部品である。 ４メガヘルツのレゾネーター２２が、安定した周波数基準を与えるために、ネ ットワーク・インターフェース回路に接続される。ネットワーク・インターフェ ース回路２０は、一対の受信入力信号ライン２４及び、送信駆動回路３０に接続 される一対の送信信号出力ライン２６を含む。送信駆動回路３０は、本発明の好 ましい実施例においては自動車技術者協会（ＳＡＥ）規格Ｊ１８５０（これはこ の後でも参照して述べられる）により動作する主通信ネットワーク・バス４０と 、インターフェースするのに要求される適切な電圧レベルを発生する。直列抵抗 及び並列コンデンサーを有する受信フィルター要素２８が、ネットワーク・バス ４０からの受信入力パルス幅変調（ＰＷＭ）信号に入力保護及びノイズ・フィル タリングの作用をする。 図１を参照すると、先に述べた受信入力信号ライン２４及び送信信号 出力ライン２６を含むものとして、ネットワーク・インターフェース回路２０の 概略ブロック図が示される。入力ライン２４は、入力ラインの各々を電圧閾値と 比較する２つのシングルエンド比較器を含むと共に２本の入力信号ライン２４の 間のポテンシャル差を比較する差動比較器を含む受信アナログ比較器１０２に接 続される。受信アナログ比較器１０２からの３本のディジタル出力ライン１０４ は耐フォールト性の切替えロジック及びビット・デコーダー１０６の入力に接続 される。 これらのロジック回路は、ビット・エラー率及びネットワークの障害の影響を 最小にするために、入力ラインの選択をする。ビット・デコーダー１０６からの 単一出力１０８はシリアル・パラレル変換器１１０の入力に接続される。入力１ ０８におけるシリアル・ビット・レートは、４１．７キロビット毎秒である一方 、シリアル・パラレル変換器１１０の出力は、入力周波数の８分の１でクロック された８パラレル・ビットを含む。シリアル・パラレル変換器１１０の出力信号 は、ネットワーク・インターフェース回路２０の他の要素に接続する内部信号デ ータ・バス１１２に接続される。 内部信号データ・バス１１２は、通信ネットワーク・バス４０からの入力メッ セージ・フレームの最初の２バイトを格納するメッセージ認定レジスター１２０ に接続される。メッセージ認定レジスターの出力１２２は、次に（図１には不図 示の）ホスト・マイクロコントローラー１０に対してホスト・インターフェース 制御ロジック１４０及び標準ＳＰＩインターフェース１２を介して接続されるホ スト・インターフェース・バス１３０に接続される。 トランシーバー制御ロジック２５０は、ネットワーク上のおけるメッセージ・ フレームの受信及び送信を制御すべきである。データ受信中において、それはシ リアル・パラレル変換器１１０の出力からのデータの動きを制御する。 図３に示す様に、０−７データ・バイト，ＣＲＣバイト及びＥＯＤ（データの 終端）ビット ホスト・マイクロコントローラー１０が、認定割り込み要求に応じて、インタ ーフェース・デバイス２０にメッセージ・フレームの受信及び肯定応答を続ける ことを命令した場合には、ＥＯＤネットワーク信号の受信に続いて、トランシー バー制御ロジック２５０は、メッセージ肯定応答バイトの送信を開始し、ホスト ・インターフェース制御ロジック１４０にホスト・マイクロコントローラー１０ に割り込み要求を発生する様に指示する。この割り込み要求は、受信完了割り込 み要求又は第２割り込み信号と呼ばれる。 ホスト・マイクロコントローラー１０は受信完了割り込み要求に対して、チッ プ選択信号の確認及びホスト・インターフェース制御ロジック１４０に受信ＦＩ ＦＯ１５０の内容を加える様に命令することにより、反応する。ホスト・インタ ーフェース制御ロジック１４０はこれを、受信ＦＩＦＯ出力１５２からのデータ を、インターフェース・バス１２０を越えてそして、ＳＰＩインターフェース１ ２を越えて動かすことによって、成し遂げる。 ネットワーク・インターフェース回路２０により返されるメッセージ肯定応答 の方式は、受信されたメッセージ・フレームの方式に応じて変わる。トランシー バー制御ロジック２５０は、受信されメッセージ認定レジスター１２０に格納さ れたメッセージの方式を判定することにより、適切な肯定応答形式を判断する。 殆どのメッセージの方式は、ノード・アドレス・レジスター１６０の内容を送信 することにより、肯定応答される。他のメッセージ方式は、ＣＲＣ発生器１８０ からのＣＲＣバイトが続くＡＣＫデータ・レジスター１７０の内容を送信するこ とにより、肯定応答される。 ＡＣＫ肯定応答バイトは、変換器１９０の中で、パラレルからシリアルのビッ ト流れへと処理され、それは、ＰＷＭ発生器２００へと供給される。ＰＷＭ発生 器２００は、前述の様に次に送信信号出力ライン２６に接続される送信機駆動回 路２１０に接続される。ＰＷＭ発生器２００はパラレルからのビットをエンコー ドする 請求の範囲 １．各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラ ー（１０）により制御される、一つ又はそれ以上のノードに伝達されるフレーム ・メッセージを受信する方法であって、 （ａ）方式及びターゲットのバイトを受信し、それに応じて上記マイクロコ ントローラー（１０）に対する第１割り込み信号を発生する、 （ｂ）該第１割り込み信号の受信に応じて、マイクロコントローラー（１０ ）に命令し、上記一つ又はそれ以上の方式及びターゲットのバイトを引き出して 、上記マイクロコントローラー内部のメモリーに格納された対応するバイトと突 き合わせることにより、上記フレーム・メッセージの認定をさせ、それに応じて 認定信号を発生させ、 （ｃ）上記マイクロコントローラー（１０）からの認定信号の受信に応じて のみフレーム・メッセージからデータ・バイトを受信する、工程を有する。 ２．請求項１に記載の方法であって、工程（ｂ）は更に、 （ｂ１）上記マイクロコントローラー（１０）内のプログラマブル・メモリー 内に格納された対応するバイトに合う上記方式及びターゲットのバイトの一つに のみ反応する認定信号を生成し、それにより上記認定信号が上記フレーム・メッ セージが処理を行なうためのノードに向けたものであることを表すことになる、 副工程を含む。 ３．請求項１又は２に記載の方法であって、工程（ｃ）が更に、 （ｃ１）上記認定信号の受信にのみ応じて、上記フレーム・メッセージからの データ・バイトを次の処理のために一時メモリー（１５０）に、転送する、副工 程を含む。 ４．請求項１から３に記載の方法であって、更に （ｄ）ＣＲＣ値の形態を計算し、そしてフレーム・メッセージ中の受信された データ・バイトの完全性に応じて対応するＣＲＣ信号を発生する；及び （ｅ）有効なＣＲＣ信号の受信に応じて、上記マイクロコントローラー（１０ ）に命令して上記一時メモリー（１５０）から上記データ・バイトを取り出させ る、工程を有する。 ５．各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラ ー（１０）により制御される、一つ又はそれ以上のノードに接続されるフレーム ・メッセージを受信するインターフェース・デバイスであって、 上記フレーム・メッセージの方式及びターゲットのバイトを受信し、それに 応じて第１の割り込み信号を発生する認定メモリー（１２０）； 該認定メモリー（１２０）と上記マイクロコントローラー（１０）との間に 接続され、上記第１割り込み信号に応じて、第１割り込み信号を発生するインタ ーフェース制御器（１４０）であって、上記マイクロコントローラー（１０）が 上記割り込み信号に反応して上記インターフェース制御器（１４０）に命令して 方式及びターゲットのバイトを一つ又はそれ以上を引き出させ、上記マイクロコ ントローラー（１０）が上記引き出された一つ又はそれ以上の方式及びターゲッ トのバイトを上記マイクロコントローラー（１０）に格納された対応するバイト と突き合わせるもの；及び 上記認定信号の受信に応じて、上記フレーム・メッセージのデータ・バイト を受信し、格納するものである、受信メモリー（１５０）、を有する。 ６．請求項６に記載のインターフェース・デバイスであって、上記マイクロコ ントローラー（１０）は、上記機能及びアドレスを表す選択された方式及びター ゲットのバイトをその中に格納するプログラマブル・メモリー及び、 それに対して上記フレーム・メッセージからの上記方式及びターゲットのバイト を比較する手段を含む。 ７．請求項５又は６に記載のインターフェース・デバイスであって、上記イン ターフェース制御器（１４０）及び上記多重通信システムの通信ラインに接続さ れ、上記認定信号の受信が終わるまでの上記フレーム・メッセージのからのデー タ・バイトを受信しその中に格納する一時メモリー（１５０）を更に含む。 ８．請求項７に記載のインターフェース・デバイスであって、上記多重通信シ ステムの通信ラインに接続され、上記フレーム・メッセージを受信し、上記デー タ・バイトの完全性を表すＣＲＣ信号を発生するＣＲＣ手段（１８０）を更に含 む。 ９．請求項８に記載のインターフェース・デバイスであって、有効なＣＲＣ信 号及びデータの終端のバイトの両方の受信に応じて工程応答信号を発生し、それ により、上記メッセージ・フレームの発信元の上記ノードが、上記フレーム・メ ッセージが目標のノードにより受信されたという工程応答を受信することになる 、ものである手段（２５０）を更に含む。 １０．請求項９に記載のインターフェース・デバイスであって、上記肯定応答 信号を発生する上記手段（２５０）が 上記インターフェース制御器（１４０）に指示して第２割り込み信号を発生さ せる手段であって、上記マイクロコントローラー（１０）が上記第２割り込み信 号に反応し、上記インターフェース制御器（１４０）に命令して上記一時メモリ ーから上記データ・バイトを引き出すもの、を有する。

Claims (1)

1. 【特許請求の範囲】 １．各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラー により制御される、一つ又はそれ以上のノードに伝達されるフレーム・メッセー ジを受信する方法であって、 （ａ）方式及びターゲットのバイトを受信し、それに応じて上記マイクロコント ローラーに対する第１割り込み信号を発生する、 （ｂ）該第１割り込み信号の受信に応じて、マイクロコントローラーに命令し、 上記一つ又はそれ以上の方式及びターゲットのバイトを引き出して、上記マイク ロコントローラー内部のメモリーに格納された対応するバイトと突き合わせるこ とにより、上記フレーム・メッセージの認定をさせ、それに応じて認定信号を発 生させ、 （ｃ）上記マイクロコントローラーからの認定信号の受信に応じてのみフレーム ・メッセージからデータ・バイトを受信する、工程を有する。 ２．請求項１に記載の方法であって、工程（ｂ）は更に、 （ｂ１）上記マイクロコントローラー内のプログラマブル・メモリー内に格納さ れた対応するバイトに合う上記方式及びターゲットのバイトの一つにのみ反応す る認定信号を生成する、副工程を含む。 ３．請求項１又は２に記載の方法であって、工程（ｃ）が更に、 （ｃ１）上記認定信号の受信にのみ応じて、上記フレーム・メッセージからのデ ータ・バイトを次の処理のために一時メモリーに、転送する、副工程を含む。 ４．請求項１から３に記載の方法であって、更に （ｄ）ＣＲＣ値の形態を計算し、そしてフレーム・メッセージ中の受信されたデ ータ・バイトの完全性に応じて対応するＣＲＣ信号を発生する；及び （ｅ）有効なＣＲＣ信号の受信に応じて、上記マイクロコントローラーに命令し て上記一時メモリーから上記データ・バイトを取り出させる、工程を有する。 ５．各々が多重通信システムの共通通信ラインに沿ってマイクロコントローラー により制御される、一つ又はそれ以上のノードに接続されるフレーム・メッセー ジを受信するインターフェース・デバイスであって、 上記フレーム・メッセージの方式及びターゲットのバイトを受信し、それに応じ て第１の割り込み信号を発生する認定メモリー； 該認定メモリーと上記マイクロコントローラーとの間に接続され、上記第１割り 込み信号に応じて、上記マイクロプロセッサーに命令して上記方式及びターゲッ トのバイトの一つを引き出して、上記マイクロコントローラーに格納された対応 するバイトと突き合わさせ、それに応じて認定信号を発生するインターフェース 制御器；及び 上記認定信号の受信に応じて、上記フレーム・メッセージのデータ・バイトを受 信し、それにより、上記マイクロコントローラーではなく上記インターフェース 回路が上記方式及びターゲットのバイトを認定して上記データ・バイトの受信及 び格納を可能とするものである、受信メモリー、を有する。 ６．請求項６に記載のインターフェース・デバイスであって、上記マイクロコン トローラーは、上記ノードの機能及びアドレスを表す選択された方式及びターゲ ットのバイトをその中に格納するメモリー、及びそれと上記フレーム・メッセー ジからの上記方式及びターゲットのバイトを比較する手段を有し、 上記インターフェース制御器は、上記マイクロコントローラーにより特定された 適合にのみ反応して上記認定信号を発生し、それにより、上記インターフェース 制御器ではなく上記マイクロコントローラーが上記ノードに向けられた上記メッ セージ・フレームを認定するものである手段を含む。 ７．請求項５又は６に記載のインターフェース・デバイスであって、上記インタ ーフェース制御器及び上記多重通信システムの通信ラインに接続され、上記認定 信号の受信が終わるまでの上記フレーム・メッセージのからのデータ・バイトを 受信しその中に格納する一時メモリーを更に含む。 ８．請求項７に記載のインターフェース・デバイスであって、上記多重通信シス テムの通信ラインに接続され、上記フレーム・メッセージを受信し、上記データ ・バイトの完全性を表すＣＲＣ信号を発生するＣＲＣ手段を更に含む。 ９．請求項８に記載のインターフェース・デバイスであって、有効なＣＲＣ信号 及びデータの終端のバイトの両方の受信に応じて工程応答信号を発生し、それに より、上記メッセージ・フレームの発信元の上記ノードが、上記フレーム・メッ セージが目標のノードにより受信されたという工程応答を受信することになる、 ものである手段を更に含む。 １０．請求項９に記載のインターフェース・デバイスであって、上記肯定応答信 号を発生する上記手段が 上記有効なＣＲＣ信号の受信に応じて、上記マイクロコントローラーに命令して 、上記一時メモリーから上記データ・バイトを引き出させる手段；及び 上記フレーム・メッセージからの上記有効ＣＲＣ信号及びデータの終端のバイト の受信に反応して上記工程応答信号を発生する手段、を有する。