JP2000512083A - バイアマトリックス層間接続を有する多層回路及びその製造方法 - Google Patents
バイアマトリックス層間接続を有する多層回路及びその製造方法Info
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.第1及び第2の導電要素を電気的に接続して中間層位置合わせの必要条件 を減少する層間接続であって、 第1の電気導電性要素を含む第1の層と、 第2の電気導電性要素を含む第2の層と、 該第1の層と該第2の層との間に配置される第3の層であって、各々第3の層 を貫通し、互いに近接した複数のバイアからなるマトリックスを有する電気絶縁 性部分を含む第3の層と、 を具備し、 該マトリックス内の複数の互いに近接したバイアは、該第1の電気導電性要素 と該第2の電気導電性要素との間に配置され、該第1の電気導電性要素と該第2 の電気導電性要素との間に導電路を形成する電気導電性材料を含む層間接続。 2.前記第2の電気導電性要素の特定な寸法は選択された幅を有し、該第2の 電気導電性要素の該特定な寸法に沿った前記マトリックスの幅は該選択された幅 よりも小さい請求項1記載の層間接続。 3.前記第2の電気導電性要素の特定な寸法は選択された幅を有し、該第2の 電気導電性要素の該特定な寸法に沿った前記マトリックスの幅は該選択された幅 よりも大きい請求項1記載の層間接続。 4.前記第1の電気導電性要素と前記第2の電気導電性要素との間に配置され る前記複数の互いに近接したバイアのみが電気導電性材料を含む請求項3記載の 層間接続。 5.前記マトリックス内の各バイアの呼称直径は25ミクロン未満である請求 項1記載の層間接続。 6.前記第1及び第2の電気導電性要素の少なくとも一方は信号トレースを具 備する請求項1記載の層間接続。 7.前記第1及び第2の電気導電性要素の少なくとも一方は電力平面または接 地平面を具備する請求項1記載の層間接続。 8.集積回路チップと、 該集積回路チップが機械的に接着され電気的に接続される回路と、 を具備する集積回路デバイスであって、 該回路は、 第1の電気導電性要素を含む第1の層と、 第2の電気導電性要素を含む第2の層と、 該第1の層と該第2の層との間に配置される第3の層であって、各々第3の層 を貫通し、互いに近接したバイアからなるマトリックスを有する電気絶縁性部分 を含む第3の層と、 を含み、 該マトリックス内の選択された複数の互いに近接したバイアは、該第1の電気 導電性要素と該第2の電気導電性要素との間に配置され、該第1の電気導電性要 素と該第2の電気導電性要素との間に導電路を形成する電気導電性材料を含む集 積回路デバイス。 9.前記第2の電気導電性要素の特定な寸法は選択された幅を有し、該第2の 電気導電性要素の該特定な寸法に沿った前記マトリックスの幅は該選択された幅 よりも小さい請求項8記載の集積回路デバイス。 10.前記第2の電気導電性要素の特定な寸法は選択された幅を有し、該第2 の電気導電性要素の該特定な寸法に沿った前記マトリックスの幅は該選択された 幅よりも大きい請求項8記載の集積回路デバイス。 11.前記第1の電気導電性要素と前記第2の電気導電性要素との間に配置さ れる前記複数の互いに近接したバイアのみが電気導電性材料を含む請求項10記 載の集積回路デバイス。 12.前記マトリックス内の各バイアの呼称直径は25ミクロン未満である請 求項8記載の集積回路デバイス。 13.前記第1及び第2の電気導電性要素の少なくとも一方が信号トレースを 具備する請求項8記載の集積回路デバイス。 14.前記第1及び第2の電気導電性要素の少なくとも一方が電力平面または 接地平面を具備する請求項8記載の集積回路デバイス。 15.基板に回路を製造する方法であって、 該基板を貫通して互いに近接したバイアからなるマトリックスを形成するステ ップと、 該マトリックス内の選択された複数の互いに近接したバイアに電気導電性材料 を満たすステップと、 該基板の第1の面に第1の電気導電性要素を形成して、該基板の第2の面に第 2の電気導電性要素を形成するステップと、を含み、 該選択された複数の互いに近接したバイアは、該第1の電気導電性要素と該第 2の電気導電性要素との間に導電路が確立されるように、該第1の電気導電性要 素と該第2の電気導電性要素との間に配置される、基板に回路を製造する方法。 16.前記第2の電気導電性要素の特定な寸法は選択された幅を有し、該第2 の電気導電性要素の該特定な寸法に沿った前記マトリックスの幅は該選択された 幅よりも小さい請求項15記載の基板に回路を製造する方法。 17.前記第2の電気導電性要素の特定な寸法は選択された幅を有し、該第2 の電気導電性要素の該特定な寸法に沿った前記マトリックスの幅は該選択された 幅よりも大きい請求項15記載の基板に回路を製造する方法。 18.前記基板中に互いに近接したバイアのマトリックスを形成するステップ が、該基板中に互いに近接したバイアのマトリックスをレーザドリルにかけるこ とを含む請求項15記載の基板に回路を製造する方法。 19.前記基板中に互いに近接したバイアのマトリックスを形成するステップ が、前記第1及び第2の電気導電性要素を形成するステップの前に実行される請 求項15記載の基板に回路を製造する方法。 20.前記選択された複数の互いに近接したバイアを満たすステップが、該選 択された複数の互いに近接したバイアを選択された金属でめっきすることを含む 請求項15記載の基板に回路を製造する方法。 21.前記第1及び第2の電気導電性要素を形成するステップの次に、前記選 択された複数の互いに近接したバイア内にはない前記マトリックス内の各バイア をエッチングすることを更に含む請求項15記載の基板に回路を製造する方法。 22.前記第1及び第2の電気導電性要素を形成するステップに先だって、該 第1及び第2の電気導電性要素の少なくとも一方をフォトリソグラフィを用いて 画成することを更に含む請求項15記載の基板に回路を製造する方法。
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