JP2000507381A - Ｐｒｍｌ記録チャネル用率２４／２５変調コード - Google Patents

Abstract

(57)【要約】 率２４／２５変調エンコード方法および装置はＰＲＭＬ磁気記録チャネルにおける効率を向上させる。率２４／２５コードワードは合理的なグローバルランレングス制約で改良されたコード率を達成するため、インタリーブされたエンコードされていないバイトと組合されるユーザデータの１バイトの率８／９ＲＬＬエンコーディングを使用する。率８／９ＲＬＬ（０，３）サブコードを使用すると、率２４／２５ＲＬＬ（０，１１）コードができ、一方、率８／９（０，６／５）サブコードでは率２４／２５ＲＬＬ（０，１４／１３）コードとなる。

Description

【発明の詳細な説明】 ＰＲＭＬ記録チャネル用率２４／２５変調コード 発明の分野 この発明は、ディスクドライブなどの磁気記録システムにおける実現のための チャネル変調コードおよびその方法に関する。より特定的には、この発明は、Ｐ ＲＭＬチャネルにおいて使用するための率２４／２５ランレングス限定（ＲＬＬ ）変調コードに関する。 発明の背景 変調コードは、磁気記録チャネルにおいて、記録されるビットシーケンスを最 も高い信頼性をもって検出可能なものに限定するため使用される。特に、ランレ ングス限定（ＲＬＬ）変調コードが、部分応答信号化最大尤度検出（ＰＲＭＬ） データ記録および再生チャネル、決定フィードバック等化（ＤＦＥ）チャネルな どにおいて使用される。ディスクドライブおよび磁気テープなどの磁気データ記 憶装置のための関心のある部分応答システムは、ＰＲ４（１−Ｄ²）チャネルお よびＥＰＲ４（１＋Ｄ−Ｄ²−Ｄ³）チャネルおよび他の非古典的多項式を含む。 この発明は、以下においてＰＲ４チャネルの環境において説明するが、その応用 はこの特定の実現例に限定されるのではない。 一般に、これらのシステムは、ユーザデータが記録媒体から再生されるに伴い その最大尤度検出を達成するため、ビタビ検出器を用いる。ＰＲＭＬデータ記録 および再生チャネル用の変調コードは、コード効率を、タイミング／利得ループ 信頼性およびビタビ検出器パスメモリならびにデコーディングの間のエラー伝搬 に対して釣り合いをとるように選択される。 ランレングス限定変調コードはしばしば「（率）ＲＬＬ（ｄ，Ｇ／Ｉ）」のフ ォーマットを使用して説明され、ここで、「率」は、エンコードされるべき入力 ビットの数の、結果としてのコードワードにおける出力ビットの数に対する比と して表わされる。たとえば、率８／９変調コードは、以下にさらに説明するよう に、８ビットの入力バイトを９ビットのコードワードに変換する。率８／９エン コーディングは、たとえば、ここに引用により援用される米国特許第４，７０７ ， ６８１号および米国特許第５，２６０，７０３号に説明されるように、当分野で は周知である。コード率が単位元に近づくに伴い、ユーザデータ値をエンコード するために必要とされるコード符号の数が比較的少なくなるためコードはより効 率的になると考えられる。したがって、率８／９コードは率２／３コードよりも 効率的である。 同様に、率１６／１７コードは率８／９コードよりも効率的である。率１６／ １７コード（＝．９４１）は、標準率８／９変調コードよりも記録密度が約６％ 増加する。改良された率１６／１７変調コードの一例が、ここに引用により援用 される、共通の譲受人に譲渡される、１９９５年６月３０日出願の米国特許出願 連続番号第０８／４９７，１８２号に説明される。さらに、「３−ウェイバイト インタリーブＥＣＣを備えるビットインタリーブ率１６／１７変調コード」（bi t-interleaved rate 16/17 modulation code with three-way byte-inte rleaved ECC）が、共通の譲受人に譲渡される、１９９５年８月２４日出願の米 国特許出願連続番号第０８／５１８，９４５号に開示されており、これもここに 引用により援用される。 上に紹介した表記に戻ると、ＲＬＬという字はもちろん、以下にさらに説明す るように、このコードが「ラン」の長さまたは連続した途切れのない０ビットに 制限を課すことを示す「ランレングス限定（run length limited）」を表わす。 括弧内の数は、以下のように所定のコードに対する遷移の制約を表わす。たとえ ば（０，４／４）コードにおいては、０は、コードワード内の１の間に０個より も少ない０が存在しないことを示す。グローバルランレングス制約と呼ばれる第 １の４は、コードワード内の１の間に４個より多くの連続した０があってはいけ ないという要求である。「Ｇ」という字は、グローバルランレングス制約の略語 である。この例における第２の数字４は、インタリーブ制約であり、奇数インタ リーブまたは偶数インタリーブのいずれにおいても１の前に４個より多くの連続 した０があってはならないことを要求する。「Ｉ」という字は、インタリーブ制 約の略語である。 初期のＰＲＭＬ読出チャネルは、周知の率８／９ＲＬＬ（０，４／４）チャネ ルコードを使用する。先行技術により、このチャネルコードは１／（１＋Ｄ＾ ２）モジュロ２プリコーダと組合され、｛＋１，−１｝値の磁気書込電流パター ンを得る。デコーダ側では、信号は第１に（部分応答ターゲットに）等化され、 次に＋１／−１書込電流波形が最大尤度検出される。次に書込電流は、１＋Ｄ＾ ２モジュロ２機能で「プリコード解除」（またはポストコード）される。これに よって、プリコーディングが「取消され」｛０，１｝値シーケンスが再発生され る。データは次にユーザ用にＲＬＬデコードされる。ＲＬＬエンコーダおよびデ コーダの例は、上に特定した特許に開示される。 チャネルエンコーディングにおいては、磁気媒体上の非遷移の長い列を防ぐた めに「Ｇ」制約が必要とされる。これは主としてタイミングおよび利得回復のた めに重要であり、二次的には（最大記録周波数と最小記録周波数との間の比率に 関係する）磁気「重ね書き」能力に影響する。「Ｉ」制約は、制御された時間量 の間にビタビ検出器（ＶＤ）パスメモリが再合併するよう、時に必要とされる。 これは、ＶＤメモリ長およびエラーイベント長に影響する。「Ｉ」制約は、特に ＰＲ４（およびＥＰＲ４）チャネルにおいては、最小距離エラーイベントが時に 単一のインタリーブ内で生じ得、このような制約がないと任意に長くなり得るの で、特に重要である。もし、所与の選択された部分応答チャネル多項式について 、任意に長い最小距離エラーイベントが単一のインタリーブ内では不可能なので あれば、「Ｉ」制約は除去することができる。それによってコード内でより綿密 な「Ｇ」制約が可能になるであろう。もしインタリーブ制約が取除かれたならば 、１／（１＋Ｄ）プレコーディングを使用できるであろう。これは、決定フィー ドバック等化（ＤＦＥ）ベースのシステムおよび単一のインタリーブ内において 長いエラーイベントが不可能である他のシステムにおいて適切であろう。もし、 所与の選択された部分応答ターゲットについて、単一のインタリーブにおける任 意に長い最小距離エラーイベントが可能なのであれば、「Ｉ」制約を含まねばな らない。インタリーブ制約についてはさらに以下に説明する。 率８／９コードは、エンコードされていないバイトをエンコードされているシ ーケンスでビットごとまたはバイトごとにインタリーブすることにより、率１６ ／１７コードに拡張できる。上に挙げた、１９９５年６月３０日出願の共通の譲 受人に譲渡される米国特許出願連続番号第０８／４９７，１８２号を参照された い。Ｇ制約およびＩ制約が極めて大きくなるにもかかわらず（バイトごとのイン タリーブの場合にはＧ＝１２でありＩ＝８である）、コード率約６％の増加はし ばしば価値あるものと考えられる。しかし、記録システムにおける記憶容量を改 善するための記録チャネルのコード効率の改良およびコストの低減に対する要求 が依然としてある。 発明の概要 上述の背景に鑑みて、この発明の一般的な目的は、磁気媒体上に記録されるデ ータの有効空間密度を改良することである。 さらなる目的は、データエンコーディングプロセスにおける非データビットま たは「オーバーヘッド」の相対的な量を減じることにより、記録効率を改善する ことである。 この発明のまたさらなる目的は、磁気記録および再生システムにおいて使用す るための合理的なゼロランレングス限定を持つ率２４／２５変調コードを提供す ることである。 より特定的な目的は、デコーダへの入力における単一の最小距離エラーイベン トを、従来の率８／９（０，４／４）変調コードのものに近いデコーダの出力に おける結果に限定する、率２４／２５変調コードを提供することである。 この発明のまたさらなる目的は、エンコードされたデータのランレングス限定 を悪化させることなく、データビットのコードワード長に対する比率が改善され たエンコーディング機構を提供することである。 この発明のまたさらなる目的は、磁気媒体上の非遷移の長い列を防ぐように磁 気媒体上にデータを記録し、それによって、信頼性のあるタイミングおよび利得 回復を可能にすることである。 この発明の（特別に設計された率８／９サブコードを使用する）一実施例にお いては、磁気記録および再生システムのＰＲＭＬチャネルにおいて使用するため の率２４／２５ＲＬＬ（０，１４／１３）チャネルコードが、記録用にユーザデ ジタルデータビットの列をエンコードするため開示される。この方法は、第１に ２４ビットのユーザデータの列を形成することを含む。次のステップは、エンコ ードされた９ビットのコードワードを形成するようこの列の最初の８ビットを率 ８／９でエンコードすることである。設計目標である率８／９ＲＬＬ（０，５／ ６）エンコーディングは、（以下に説明する）このステップにおいて使用される 。えられたエンコードされた９ビットのコードワードは、第１の５ビットのニブ ルおよび第２の４ビットのニブル、すなわち、それぞれビット８：４およびビッ ト３：０に区分けまたは分割される。我々は、新しい２５ビットのコードワード を形成するよう、第１のニブル、第２の８ビットのユーザデータビット、第２の ニブル、および第３の８ビットのユーザデータをこの順番で順次つなげる。この 発明の他の実施例において、インタリーブ制約が取除かれ、上に挙げた米国特許 出願連続番号第０８／４９７，１８２号に説明されるように（０，３）サブコー ドを使用して、率２４／２５ＲＬＬ（０，１１）コードを実現できる。我々は、 ２４／２５または３６／３７のいずれかの複合コードを形成する１２／１３サブ コードなどの他の可能性についてはさらに詳述しない。 この発明の前述のおよび他の目的、特徴ならびに利点は、添付の図面を参照し 進められるこの発明の好ましい実施例の以下の詳細な説明からより明らかになる であろう。 図面の簡単な説明 図１は、二重チャネルビタビ検出器を使用する従来のＰＲＭＬ磁気媒体記録お よび再生システムの一般的配置例を示すブロック図である。 図２は、多数のコードワードおよびＥＣＣインタリーブにわたって伝搬する単 一のエラーイベントを示すグラフである。 図３は、この発明による新しい率２４／２５コードワードを示す。 図４は、図３の率２４／２５ＲＬＬエンコーディングにより、データをエンコ ードするための装置の簡略ブロック図である。 図５は、率２４／２５ＲＬＬでエンコードされたデータをデコードするための 装置の簡略ブロック図である。 好ましい実施例の詳細な説明システムの概観 図１は、ディスクドライブにおいて使用されるタイプの従来のＰＲＭＬ磁気記 録および再生システムの一般的配置例を示す簡略ブロック図である。簡単には、 図１においては、入来ユーザバイト１２のストリームがＥＣＣエンコーダ１４に 入力され、ＥＣＣエンコーダ１４は各ＥＣＣインタリーブに対し各データブロッ クの終わりにパリティバイトを付け加える。各データブロックは次に、エンコー ダ１６によりたとえば率８／９コードなどの所望の変調コードによりエンコード される。（他の種類のエンコードについては以下に説明する）プリコーダ１８は 次に、データが予め定められた制約の組と両立可能となるようデータをプリコー ドする。こうしてデータのブロックがエンコードされプリコードされて次に回転 ディスクドライブプラッタなどの磁気記憶媒体２０へとデジタル飽和技術により 記録される。この記録処理については、当業者には周知のさまざまな文献にさら に詳細に説明される。 再生の間、アナログデータは、図１のスイッチ２２などで示すように、ローパ スフィルタリングされ、Ａ−Ｄ変換処理によりサンプリングされる。サンプリン グされたデータは次に、アナログおよび／またはデジタルフィルタリング２４に よりＰＲ４スペクトルに等化される。セレクタ２６は、等化されたサンプルを２ つのビタビ検出器２８Ａおよび２８Ｂに交互に方向付ける。ビタビ検出器は、イ ンタリーブされたサンプルシーケンスの最大尤度検出を行ない、下流セレクタ３ ０は検出された２進値をコードワードに再組立し、コードワードは次にポストコ ーダ３２によりポストコードされ、デコーダ３４によりデコードされる。ポスト コーダ３２は本質的にプレコーディングの処理（１８）を逆にするものであり、 デコーダ３４は次にエンコーディングの処理（１６）を逆にする。ＥＣＣ回路３ ６は、データを調べ何らかのエラーバーストが存在するか否かを見る。もしエラ ーバーストが存在しなければ、デコードされたデータバイト３８は要求処理に送 られる。もし１つまたは２つ以上のエラーバーストが検出されたならば、ＥＣＣ 処理がこの発明には直接関係しない訂正処理を実行する。 ビタビ検出器２８Ａおよび２８Ｂは各々予め定められた長さのパスメモリを含 むので、各エラーイベントは１つより多くのビットを壊し得る。標準ＰＲ４プレ コーディングおよびＰＲ４ビタビ検出器２８Ａまたは２８Ｂでは、１つのエラー イベントで、Ｉ、たとえば４個までの壊されていないビットの何らかの間隔によ り分離される（ポストコーディング後の）２つのビットを壊すであろう。たとえ ばビタビ検出器内での誤検出によってビットが壊されるとき、コードワード全体 が壊されてしまう。もしエラーイベントがコードワード境界に偶然またがってい れば、Ｘが誤検出されたビットを示す図２に示すように、２つのコードワードが 壊されるであろう。先行技術による磁気記録および再生チャネルの一例が、さら に詳細に、共通の譲受人に譲渡される米国特許第５，３４１，２４９号に説明さ れる。 図３は、この発明による２つの率２４／２５コードワードを示す。線分の下の 数は、ビットの数（ワードごとに全部で２５個）を示し、一方、線分の上の数は ビットの各グループのソースを示す。このグラフは、それぞれエンコードパスお よびデコードパスを示す図４および図５の説明に照らすとより意味をなすであろ う。エンコードパス 図４は、この発明の一局面によるエンコードパスの一例を示すブロック図であ る。図４を参照し、従来のコントローラ５０が、ユーザ入力データのストリーム を、ユーザバイトのシーケンスをスクランブルするためスクランブラ回路５２に 与える。図示するために、我々は各ユーザバイトが８ビットからなるものと仮定 する。データストリームは、直並列変換器５４に入力され、直並列変換器５４は ユーザデータ３バイト、すなわち２４ビットをパラレルワードにロードする。第 １のバイトＡは、以下にさらに説明するように９ビットのエンコードされたバイ ト（Ａ’）を形成するようバイトをエンコードする率８／９エンコーダ５６に入 力される。５８で示される２５ビットのワードは、バイトＡ’、ＢおよびＣから なる。 次に、この並列データは以下の態様でレジスタ６０にロードされる。Ａ１’と も呼ばれる高次のニブル、すなわちＡ’ビット８：４は、レジスタ６０の高次５ ビット位置に入力される。バイトＢは次の８ビット位置につなげられる。低次ニ ブルとＡ’ビット３：０がレジスタ６０の次の４ビット位置につなげられ、そし て最後に、バイトＣがレジスタ６０内の低次８ビットを形成する。この新しい２ ５ビット量が並直列変換器６２に入力される。エンコードされたデータの得られ たシリアルストリームは、プリコーダ６４に入力され次に書込ドライバ回路６６ に入力される。先行技術において既知の方法を使用してこのシステムに関連して エラー訂正（ＥＣＣ）コード（図示せず）を実現できる。 要約すると、ＰＲＭＬチャネルにおいて使用するための率２４／２５チャネル コードを発生するための方法は、（ａ）２４ビットのユーザデータの列を形成す るステップと、（ｂ）エンコードされた９ビットのコードワードを形成するよう 列の中の第１の８ビットを率８／９でエンコードするステップと、（ｃ）９ビッ トのコードワードを高次５ビットニブルと低次４ビットニブルとに区分けするス テップと、（ｄ）２５ビットのコードワードを形成するよう、高次ニブル、ユー ザデータの第２のバイト、低次ニブル、およびユーザデータの第３のバイトをこ の順番で順次つなげるステップとを含む。得られたコードワードは次に従来の態 様での記録のためシリアルビットストリームに変換される。率８／９ＲＬＬコー ドをエンコードされていないバイトと組合せることを含むこの新しい技術により 、率２４／２５コーディングが可能になる。この新しいコードは、率１６／１７ および率８／９技術よりもそれぞれ２％および８％コード効率が改善される。一 実施例において、率８／９エンコーディング（図４の５６）は、以下に説明する ＲＬＬ（０，５／６）エンコーディングである。コード特性 第１に、我々は、インタリーブ制約が全く必要とされない場合を評価する。（ 前に参照したように）率８／９ＲＬＬ（０，３）コードを仮定する。Ａ’のＧ＝ ３特性のため、ニブルＡ’［８：４］およびＡ’［３：０］は各々少なくとも１ つの遷移を有するであろう。介入バイトＢおよびＣはすべて０である可能性があ るため、新しいＧ制約は８＋３＝１１となる。この場合、我々の新しいコードは 率２４／２５ＲＬＬ（０，１１）コードである。 第２に、インタリーブ制約が必要とされる場合を調べる。インタリーブ制約 （Ｉ）の目的は、パスメモリの深さを限定しかつＥＣＣインタリーブ当り１つよ り多くのバイトを壊し得る極めて長い最小距離エラーイベントを取除くことであ る。このコードは、４ＥＣＣインタリーブを備えるシステムのために設計されて いるが、他の実現例も可能である。この場合、我々は、コードワードの第１の５ ビットニブル内の各インタリーブ内に少なくとも１つの遷移を有し、各ニブル（ ５ビットおよび４ビットのニブル）内に少なくとも１つのグローバル遷移を有す る基礎率８／９コードを選択する。「Ｉ」制約が含まれるとき、我々は、我々の 新しい率２４／２５コードのランレングス要件のため最適化された（バイトＡを エンコードするための）率８／９（０，６／５）コードを提供できる。ここでこ の複合コードはランレングス制約（０，１４／１３）を有する。（さらにコード を最適化すると、エンコーダ／デコーダ論理の複雑性が若干増すが、若干綿密な Ｉ制約およびＧ制約が可能であろう。）この大きなランレングス制約は、（率８ ／９または１６／１７コードに関し）ビタビ検出器パスメモリ長に影響を与える であろうが、これは長い最小距離エラーイベントを限定しかつコード効率を上げ るという所望の特性を有するであろう。率８／９エンコーディングの実現 上に説明したように、我々の率８／９エンコーディングは以下の制約を満足さ せなければならない。（ａ）各コードワードの第１の５ビット内にインタリーブ 制約がなければならない。（ｂ）各ワードの最後の４ビット内に少なくとも１つ の１がなければならない。これらの基準を満たす変調エンコーダの一例は以下の 論理式を有する。表１．エンコーダ論理式 b0=!x0 && !x1 && !x2 && !x3; e0=!x4 && !x5 && !x6 && !x7; y0=!e0 &&((!x0 && x2)+(x2 && !x3)+(x0 &&! x2)+(x0 && !x1)); y1=!e0 &&(x0+!x2); y2=e0+b0+x1; y3=e0+b0+x2; y4:(e0 && !b0)+x3; y5=((e0 && !b0)&& x0)+x4; y6=((e0 && !b0)&& x1)+x5; y7=((e0 && !b0)&& x2)+x6;and y8=((e0 && !b0)&& x3)+x7+(e0 && b0) ここでｘ［７：０］は、入力ワードの前記第１のバイトであり、ｙ［８：０］は 前記９ビットのコードワードであり、！は補数演算子であり、＆＆は論理ＡＮＤ 演算子であり、＋はブールＯＲ演算子である。デコードパス 図５は、この発明によるデコードパスを含む再生回路を示す簡略ブロック図で ある。図５において、読出ヘッド７２は、回転磁気記録媒体７０上の磁気遷移を 検出し、これを従来のように前置増幅器回路に与える。増幅された読出信号は、 アナログおよび／またはデジタルフィルタリング手段７４においてフィルタリン グされ、フィルタリングされた信号は上に説明したように一般にビタビ検出器シ ステム７６に与えられる。読出チャネルデコーディングの付加的な詳細は、この 発明を曖昧にしないよう省略する。ビタビ検出器７６からのデータは、直並列変 換器７８に入力され、直並列変換器７８は８０で示される２５ビット量を組立て る。これは、図４を参照し上に説明した率２４／２５コードワードである。コー ドワード８０の高次ニブルビット２４：２０は、ビット１１：８とつなげられ、 参照番号８２で示される９ビット量を回復する。９ビット量（Ａ’）は率８／９ ＲＬＬデコーダ８４に入力され、ユーザデータの元のバイトＡを回復する。ユー ザバイトＡ、ＢおよびＣは、図示するようにレジスタ８６内でつなげられる。結 果として得られる３バイト量はデスクランブラ８８に与えられ、次にデスクラン ブルされたデータは並直列変換器９０に入力される。変換器９０から出力される シリアルデータストリームはコントローラ／ＥＣＣ処理９２に与えられ、これに よってデコードパスが完了する。 図５の率８／９ＲＬＬデコーダ８４はたとえばルックアップテーブルまたはＡ ＳＩＣ論理などの任意の適当な装置または方法により実現できる。このようなデ コーダの一例は以下の論理式を実現する。表２．率８／９デコーダ論理式 a0=!y0 && !y1 && y4; flg=y0+y1; x0=(a0 && y5)+((y0 && y1)+(y1 && y3 && y4)); x1=(a0 && y6)+((y1 && y2 && !y3)+(y0 && y2)+(y1 && y2 && y4); x2=(a0 && y7)+((y1 && y2 && y3 && y4)+(y0 && !y1)+(y0 && y1 && y3)); x3=(a0 && y8)+((!y0 && y1 && y4)+(y0 && y4)); x4=flg && y5; x5=flg && y6; x6=flg && y7; x7=flg && y8; ここでｙ［８：０］は、入力ワードの前記第１の９ビットであり、ｘ［７：０］ は前記回復された８ビットシンボルであり、！は補数演算子であり、＆＆は論理 ＡＮＤ演算子であり、＋は論理ＯＲ演算子である。デコーダは、上に説明した率 ８／９エンコーディングを「取消す」。エラーシーケンス分析 典型的なバイトのシーケンスは、 A1'[8:4]B1[7:0]A1'[3:0]C1[7:0]A2'[8:4]B2[7:0]A2'[3:0]C2[7:0]... となるであろう。最小距離エラーイベントはエラーシーケンス｛＋０＋０＋０＋ ０…｝または｛＋−＋−＋−…｝を有し、ここで「＋」は、「−」ビットが（磁 化または書込電流において）「＋」にフリップされていることを意味し、「−」 は「＋」ビットが「−」ビットにフリップされていることを意味し、「０」はエ ラーが全くないことを意味する。１＋Ｄ＾２モジュロ２ポストコーダのため、各 インタリーブのエラーシーケンスの始まりおよび終わりにおいてのみ、ポストコ ーダの出力においてエラーが生じるであろう。「＋０＋…」シーケンスの場合に は、２ビットのエラーがあり（ｅ ０００…０００ ｅ）、ここで「ｅ」はエラ ーを意味し、「０」はエラーがないことを意味する。「＋−＋…」の種類のエラ ーの場合には、ポストコーダの出力において全部で４つのビットがエラーになる であろう（ｅｅ０００…０００ｅｅ）。結果として、第１の種類のエラーイベン トでは最大で２バイトが壊され得、第２の種類では、（コードワードとエラーイ ベントとが最悪の整列の場合に）最大で４バイトが壊され得る。 ランレングスコードの目標の１つは、これらの長いエラーイベントの広がりを 限定し、単一の最小距離エラーイベントによりＥＣＣインタリーブ当り１つしか バイトが壊されないようにすることである。上に説明した２４／２５コードの場 合、最小距離エラーイベントは１から４個までの任意の数のバイトを壊し、エラ ーの広がりは全部で４バイトを超えないであろう。したがって、４−ウェイイン タリーブＥＣＣシステムは説明した２４／２５コードで作用するであろう。 「＋０＋０…」の種類のエラーイベントに関しては、１つのインタリーブでの 最悪の遷移間隔によって、バイトＡ１’で始まりＡ２’で終わる最小距離エラー イベントが生じ得る。Ａ２’の第１のニブルの各インタリーブでの遷移は確実で あるので、エラーはＢ２にまで広がり得ない。このエラーイベントは、インタリ ーブ内がすべて介入非遷移（ＲＬＬコードにおける０）であるときのみ可能であ る。もしこれがＡ２’で終われば、インタリーブ当り２つ以上のバイトが壊され るのを防ぐため、４バイトのＥＣＣスパンが必要である。しかし、壊されるのは ２バイトのみである。したがって、「Ｉ」制約はかなり大きくなるが、ＥＣＣへ の影響は小さい。 「＋−＋−…」の種類のエラーイベントに関しては、このエラーイベントをサ ポートするためにはグローバルに遷移がないパターンがなければならないので、 Ａ’のいずれかのニブルがこのイベントを終了させるであろうことがわかる。最 悪の場合の分析は、エラーがＢ１の最後のビットで開始し、Ａ２の第１のニブル に伝搬し得ることを示す。このエラーイベントは４個までのバイトを壊し得、や はりスパンをより小さく４バイトに限定する。しかしながら、この種類の最も典 型的なエラーイベントが壊すバイトはより少ないであろう。 この発明の原理をその好ましい実施例において説明し図示したので、この原理 から逸脱することなく、この発明をその配置および詳細において変更できるとは 明らかである。我々は以下の請求の範囲の精神および範囲内にあるすべての変更 および修正をクレームする。

Claims (1)

1. 【特許請求の範囲】 １．ユーザデジタルデータビットの列をエンコードするため、デジタル方式で検 出される磁気記録および再生システムにおいて使用するための、率２４／２５Ｒ ＬＬ（０，１４／１３）チャネルコードを発生するための方法であって、前記方 法は、 ユーザデータビットの少なくとも２４ビットの列を形成するステップと、 エンコードされた９ビットのコードワードを形成するようこの列の第１の８ビ ットを率８／９でエンコードするステップと、 第１の５ビットニブルおよび第２の４ビットニブルを形成するよう、エンコー ドされた９ビットコードワードを区分けするステップと、 ユーザデータの２４ビットに対応する２５ビットのコードワードを形成するよ う、第１のニブル、ユーザデータビットの第２の８ビット、第２のニブル、およ びユーザデータビットの第３の８ビットを順次つなげるステップとを含む、率２ ４／２５ＲＬＬ（０，１４／１３）チャネルコードを発生するための方法。 ２．２５ビットコードワードをシリアルビットストリームに変換することと、シ リアルビットストリームを磁気データ記憶媒体上に記録することとをさらに含む 、請求項１に記載の率２４／２５ＲＬＬ（０，１４／１３）チャネルコードを発 生するための方法。 ３．ユーザデジタルデータは、３バイトの列を含み、前記エンコードするステッ プは、ユーザバイトの第１のものを率８／９でエンコードすることを含み、前記 つなげるステップは、第１のニブル、ユーザデジタルデータバイトの第２のもの 、第２のニブル、およびユーザデジタルデータバイトの第３のものを順次つなげ それによってユーザデータの前記３つのバイトに対応する前記２５ビットのコー ドワードを形成することを含む、請求項１に記載の率２４／２５ＲＬＬ（０，１ ４／１３）チャネルコードを発生するための方法。 ４．率８／９でエンコードする前記ステップは、各コードワードの第１の５ビッ ト内でのインタリーブ制約を含む、請求項３に記載の率２４／２５ＲＬＬ（０， １４／１３）チャネルコードを発生するための方法。 ５．率８／９でエンコードする前記ステップは、各コードワードの最後の４ビッ ト内で少なくとも１つの論理１が確実に発生するよう制約される、請求項３に記 載の率２４／２５ＲＬＬ（０，１４／１３）チャネルコードを発生するための方 法。 ６．率８／９でエンコードする前記ステップは、各コードワードの最後の４ビッ ト内で少なくとも１つの論理１が確実に発生するよう制約される、請求項３に記 載の率２４／２５ＲＬＬ（０，１４／１３）チャネルコードを発生するための方 法。 ７．率８／９でエンコードする前記ステップは、率８／９ＲＬＬ（０，６／５） でエンコードすることを含む、請求項３に記載の率２４／２５ＲＬＬ（０，１４ ／１３）チャネルコードを発生するための方法。 ８．率８／９でエンコードする前記ステップは、エンコードされるユーザデータ バイトに対応する予め定められたルックアップテーブル内の対応するコードワー ドを探すことを含む、請求項３に記載の率２４／２５ＲＬＬ（０，１４／１３） チャネルコードを発生するための方法。 ９．２５ビットコードワードをシリアルビットストリームに変換することと、１ ／（１＋Ｄ＾２）部分応答プリコーディングによりシリアルビットストリームを プリコードすることと、プリコードされたビットストリームを磁気データ記憶媒 体上に記録することとをさらに含む、請求項１に記載の率２４／２５ＲＬＬ（０ ，１４／１３）チャネルコードを発生するための方法。 １０．記録された情報を回復するように、磁気データ記憶媒体から記録されたビ ットストリームを再生するステップと、 記録されたコードワードを回復するステップと、 ２５ビットのデコードされた信号を形成するよう、（１＋Ｄ＾２）により、回 復されたコードワードをプリコード解除するステップと、 デコードされた信号を、第１のニブル、第２のバイト、第２のニブルおよび第 ３のバイトに区分けするステップと、 ９ビットのコードワードを回復するため、第１のニブルと第２のニブルとをつ なげるステップと、 第１のバイトを形成するため、回復された９ビットコードワードを率８／９Ｒ ＬＬでデコードするステップとをさらに含む、請求項９に記載の率２４／２５Ｒ ＬＬ（０，１４／１３）チャネルコードを発生するための方法。 １１．パラレル読出データワードを形成するため、第１、第２および第３のバイ トを順次つなげるステップと、 次にパラレル読出データワードを読出データのシリアルビットストリームに変 換するステップとをさらに含む、請求項１０に記載の率２４／２５ＲＬＬ（０， １４／１３）チャネルコードを発生するための方法。 １２．磁気記録チャネル用率２４／２５変調コードであって、 ビットシーケンスＡ８：Ａ４，Ｂ７：Ｂ０，Ａ３：Ａ０，Ｃ７：Ｃ０を含み、 ここで、Ａ８：Ａ０は第１の８ビットユーザバイトをエンコードする率８／９コ ードワードを含み、ＢおよびＣはそれぞれ前記磁気記録チャネルを通じて記憶さ れるべきユーザデータの３つのバイトシーケンスの第２および第３の８ビットユ ーザバイトである、率２４／２５変調コード。 １３．率８／９コードワードＡ８：Ａ０は、第１の５ビットニブルＡ８：Ａ４内 の各インタリーブ内に少なくとも１つの遷移を含む、請求項１２に記載の率２４ ／２５変調コード。 １４．率８／９コードワードＡ８：Ａ０は、各ニブル内に少なくとも１つのグロ ーバル遷移を含む、請求項１３に記載の率２４／２５変調コード。 １５．率８／９コードワードは、ＲＬＬ（０，３）を特徴とする、請求項１２に 記載の率２４／２５変調コード。 １６．磁気記録システムにおいてデジタルデータビットをエンコードするため率 ２４／２５変調コードを発生するための変調コードエンコーダであって、 入力データビットのシリアルストリームを受取り、かつ３バイトの入力ワード を形成するための直並列変換器と、 ９ビットのコードワードを形成するため入力ワードの第１のバイトをエンコー ドするため配される率８／９エンコーダと、 入力ワードの第２のバイトおよび第３のバイトを受取るため直並列変換器に結 合され、かつ、９ビットのコードワードを受取るため率８／９エンコーダに結合 されるレジスタとを含み、 前記レジスタは、以下のビットを以下のシーケンス、Ａ［８：４］ＢＡ［３： ０］Ｃでつなげることによって率２４／２５コードワードを形成するよう配され 、ここで、Ａは９ビットのコードワードであり、Ｂは入力ワードの第２のバイト であり、Ｃは入力ワードの第３のバイトである、率２４／２５変調エンコーダ。 １７．率８／９エンコーダはＲＬＬ（０，３）コードを実現する、請求項１６に 記載の率２４／２５変調エンコーダ。 １８．率８／９エンコーダはインタリーブ制限を実現する、請求項１６に記載の 率２４／２５変調エンコーダ。 １９．率８／９エンコーダは、以下の論理式 b0=!x0 && !x1 && !x2 && !x3; e0=!x4 && !x5 && !x6 && !x7; y0=!e0 &&((!x0 && x2)+(x2 && !x3)+(x0 && x2)+(x0 && !x1)); y1=!e0 &&(x0+!x2); y2=e0+b0+x1; y3=e0+b0+x2; y4=(e0 && !b0)+x3; y5=((e0 && !b0)&& x0)+x4; y6=((e0 && !b0)&& x1)+x5; y7=((e0 && !b0)&& x2)+x6;and y8=((e0 && !b0)&& x3)+x7+（e0 && b0） を実現し、ここで、ｘ［７：０］は、入力ワードの前記第１のバイトであり、ｙ ［８：０］は前記９ビットコードワードであり、！は補数演算子であり、＆＆は 論理ＡＮＤ演算子であり、＋はブールＯＲ演算子である、請求項１６に記載の率 ２４／２５変調エンコーダ。 ２０．磁気記録媒体から回復された読出データの率２４／２５変調エンコードさ れたシリアルストリームをデコードするためのデコーダであって、前記デコーダ は、 読出データのシリアルストリームを受取りかつ２５ビットワードを組立てるた めの直並列変換器と、 ８ビットシンボルを回復するため、ワードの第１の９ビットをデコードするた め配される率８／９ＲＬＬデコーダと、 ワードの残りの１６ビットを受取るため直並列変換器に結合され、かつ、８ビ ットシンボルを受取るため率８／９エンコーダに結合されるレジスタとを含み、 前記レジスタは、以下のビットを以下のシーケンスＡＢＣでつなげることによ って２４ビットのデコードされたワードを形成するよう配され、ここでＡは、前 記８ビットシンボルであり、Ｂは入力ワードの第２のバイトであり、Ｃは入力ワ ードの第３のバイトである、デコーダ。 ２１．率８／９ＲＬＬデコーダは、論理式 a0=!y0 && !y1 && y4; flg=y0+y1; x0=(a0 && y5)+((y0 && y1)+(y1 && y3 && y4)); x1=(a0 && y6)+((y1 && y2 && !y3)+(y0 && y2)+(y1 && y2 && y4); x2=(a0 && y7)+((y1 && y2 && y3 && y4)+(y0 && !y1)+(y0 && y1 && y3)); x3=(a0 && y8)+((!y0 && y1 && y4)+(y0 && y4)); x4=flg && y5; x5=flg && y6; x6=flg && y7; x7=flg && y8; を実現し、ここで、ｙ［８：０］は、入力ワードの前記第１の９ビットであり、 ｘ［７：０］は前記回復された８ビットシンボルであり、！は補数演算子であり 、＆＆は論理ＡＮＤ演算子であり、＋は論理ＯＲ演算子である、請求項２０に記 載のデコーダ。