JP2000357153A - バスブリッジ回路およびデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 この発明の目的は、バスデッドロックを回避
しつつＣＰＵのメモリアクセスの性能を劣化させないバ
スブリッジ回路ならびにデータ処理システムを提供する
ことにある。 【解決手段】 ＣＰＵ（１０）が接続されるプロセッサ
バス（２）と外部デバイス（７０）が接続される外部バ
ス（３）との間を接続するバスブリッジ回路（２０）
に、外部メモリと接続されるメモリ結合線、プロセッサ
バスと接続されるプロセッサバス結合線、および、外部
バスと接続される外部バス結合線、並びに、前記メモリ
結合線の接続をプロセッサバス結合線側と外部バス結合
線側との何れかに切り換える第１切換手段（２６）とを
設け、プロセッサバス側からのメモリアクセス時に上記
第１切換手段（２６）によりプロセッサバス結合線とメ
モリ結合線とをダイレクトに接続させる構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、２つのバスを有
するデータ処理システムにおけるメモリアクセス方式に
適用して有用な技術に関し、更にはプロセッサバスと外
部バスとを有し高速にメモリアクセス可能なＣＰＵと低
速に動作する外部デバイスとが混在したデータ処理シス
テムにおける２つのバス間を接続するバスブリッジ回路
に利用して特に有用な技術に関する。

【０００２】

【従来の技術】ＣＰＵが接続されたプロセッサバスと外
部デバイスが接続された外部バスのように互いに速度の
異なる２つのバスを備えたマイクロコンピュータシステ
ムにおいて、２つのバス間をバスブリッジ回路で接続し
てデータ転送を行う技術が知られている。

【０００３】このようなシステムにおいては、ＲＡＭな
どからなる主メモリはプロセッサバスに外部メモリとし
て接続されてプロセッサ（以下、ＣＰＵと記す）から直
接アクセスされるのが一般的である。また、ハードディ
スクなどの外部デバイスがＣＰＵを介さずに外部メモリ
にアクセスするＤＭＡ（Direct Memory Access）機能を
備えたシステムがある。従来、かかるシステム及び外部
デバイスがバスブリッジ回路とプロセッサバスを介して
上記の外部メモリにアクセスするように構成されてい
た。

【０００４】この場合、外部デバイスとＣＰＵとによる
プロセッサバスの競合が生じるので、それを調整する方
法として、外部デバイスから外部メモリへアクセスする
際は、外部デバイスからＣＰＵへのメモリアクセス要求
に応じて、ＣＰＵがプロセッサバスのバス権を外部バス
に与えた後に、バスブリッジ回路内のインターフェース
を介して外部デバイスがプロセッサバスにアクセスし外
部メモリを使用すると云った方法がある。

【０００５】ところが、上記のようなシステムでは、プ
ロセッサバスを介したＣＰＵによる外部デバイスへのア
クセスＡと、外部デバイスから外部メモリへのアクセス
Ｂとが、同時に発生した場合、何れのアクセスＡ，Ｂも
動作が進行しない所謂バスデッドロックが発生する。こ
れは、上記のようなアクセスＡ，Ｂにより、プロセッサ
バスのバス権はＣＰＵに、外部バスのバス権は外部デバ
イスに獲得される一方、ＣＰＵは外部バスのバス権獲得
要求を出したままウェイト状態になり、同様に、外部デ
バイスはプロセッサバスのバス権獲得要求を出したまま
ウェイト状態となるためである。

【０００６】このようなバスデッドロックを回避するた
め、次の４つの技術が考えられる。

【０００７】１つ目は、バスデッドロックを検出する手
段とプロセッサバス制御用の専用線とを設け、バスデッ
ドロックが検出された場合に専用線にてＣＰＵへ報告し
てプロセッサバスを解放させ、バス権をバスブリッジ回
路へ渡す技術である。

【０００８】２つ目は、バスブリッジ回路に外部デバイ
スの制御機能を設け、プロセッサバス側から外部デバイ
スのアクセスを間接的なものに限定し、直接的なアクセ
スをバスブリッジ回路にゆだねる技術である。それによ
り、ＣＰＵが外部デバイスへアクセスする場合でも、Ｃ
ＰＵはバスブリッジ回路へのアクセスのみすれば良く、
外部バスが占有されていてもウェイト状態になることな
くアクセスを終えプロセッサバスを開放できる。

【０００９】３つ目は、バスブリッジ回路に外部メモリ
の制御機能を設けると共に、外部メモリをプロセッサバ
スから切り離してバスブリッジ回路に接続させ、バスブ
リッジ回路を介してプロセッサバスおよび外部バスから
のメモリアクセスを可能とする技術である。それによ
り、外部デバイスによるメモリアクセス時にプロセッサ
バスのバス権獲得が不要となり、上記バスデッドロック
が回避される。

【００１０】４つ目は、外部バスのアービタをバスブリ
ッジ回路に設け、ＣＰＵから外部バスへのアクセス優先
度を高くし、前述したアクセスＡ，Ｂが競合した場合
に、ＣＰＵからのアクセスを優先させる技術である。

【００１１】

【発明が解決しようとする課題】しかしながら、上記の
バスデッドロックを回避する技術では、次のような課題
を有していた。

【００１２】即ち、１つ目の技術は、外部デバイスにア
クセスしている途中にアクセスを中断してプロセッサバ
スを開放できないタイプのＣＰＵを含むシステムに対し
ては、適用できないといった課題がある。一方、ＣＰＵ
がアクセスを中断できるタイプであっても、バスデッド
ロックの検出には一定時間が必要であるため、この技術
を適用すると性能劣化が生じるという課題が発生する。

【００１３】また、２つ目の技術では、ＣＰＵが間接的
なアクセスで外部デバイスを制御するため、そのアクセ
ス手順が複雑になり、その分外部デバイスへのアクセス
に要する時間が増加して性能劣化が生じるという課題が
発生する。

【００１４】３つ目の技術では、ＣＰＵが外部メモリを
連続アクセス可能な外部メモリインターフェースを内蔵
するタイプである場合に、バスブリッジ回路の制御機能
が介在することで、この連続アクセスが利用できなくな
り、システムの大幅な性能劣化が生じる。

【００１５】４つ目の技術では、バスブリッジ回路にア
ービタを設けるため、既にアービタの存在する独立した
外部バスをそのまま接続するということはできず、新た
にシステム設計をし直す必要がある。

【００１６】この発明の目的は、上記の知見に基づいて
なされたもので、バスデッドロックを回避しつつＣＰＵ
のメモリアクセスの性能を劣化させないバスブリッジ回
路ならびにデータ処理システムを提供することにある。

【００１７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１９】すなわち、ＣＰＵ（１０）が接続されるプ
ロセッサバス（２）と外部デバイス（７０）が接続され
る外部バス（３）との間を接続するバスブリッジ回路
（２０）に、外部メモリ（３０）と接続されるメモリ結
合線（３０Ａ）、プロセッサバス２と接続されるプロセ
ッサバス結合線（２Ａ）、および、外部バス（３）と接
続される外部バス結合線（３Ａ）並びに、前記メモリ結
合線（３０Ａ）の接続をプロセッサバス結合線（２Ａ）
側と外部バス結合線３Ａ側との何れかに切り換える第１
切換手段（２６）とを備え、プロセッサバス側からの上
記外部メモリへのアクセス時に上記第１切換手段２６に
よりプロセッサバス結合線（２Ａ）とメモリ結合線（３
０Ａ）とを、また、外部デバイスから外部メモリへのア
クセス時には外部バス結合線（３Ａ）とメモリ結合線
（３０Ａ）とをダイレクトに接続可能にしたものであ
る。

【００２０】この手段によれば、外部メモリがプロセッ
サバスから切り離されてバスブリッジ回路に接続される
ので、外部デバイスのメモリアクセス時にプロセッサバ
スのバス権が必要とはならず、外部デバイスのメモリア
クセスとプロセッサバスから外部バスへのアクセスが同
時に発生した場合でも、バスデッドロックを回避でき
る。更に、プロセッサバスからのメモリアクセス時には
外部メモリがダイレクトに接続されるので、ＣＰＵのメ
モリアクセスの性能低下を生じさせない。

【００２１】更に、上記バスブリッジ回路（２０）に、
プロセッサバス結合線（２Ａ）と外部バス結合線（３
Ａ）側との接続を遮断可能な第２切換手段（２７）を設
ける。これにより、この第２切換手段の遮断制御によっ
て、例えば外部デバイスが外部メモリをアクセスしてい
るときにプロセッサによる外部デバイスへのアクセスが
生じるのを想定して予めプロセッサバスのバス権を獲得
しなくても外部バスから外部メモリへのアクセスを行う
ことが出来る。

【００２２】また、上記バスブリッジ回路に、プロセッ
サバス（２）に接続されたＣＰＵ（１０）等へウェイト
信号を出力するウェイト信号生成回路（２２）を設け、
外部バス側からの外部メモリへのアクセス中にプロセッ
サバス側から外部バス側へのアクセスがあった場合に、
ウェイト信号を出力してこのアクセスを待機させ、外部
デバイスによるメモリアクセスを実行させることで、バ
スデッドロックを確実に回避することが出来る。

【００２３】望ましくは、上記バスブリッジ回路に、プ
ロセッサバスのバス権を要求する機能を持たせ、外部バ
ス側から外部メモリへのアクセスの際に、プロセッサバ
スが使用されてない場合にはそのバス権を獲得した上で
第１切換手段を外部バス結合線側へ切り換えるようにす
る。これにより、容易に外部デバイスのメモリアクセス
とＣＰＵのメモリアクセスとが競合しないようにするこ
とが出来る。

【００２４】また、上記バスブリッジ回路を備えたデー
タ処理システムにあっては、ＣＰＵが外部メモリに連続
アクセス（例えばバーストモードアクセス、ページモー
ドアクセス、高速ページモードアクセスなど）可能な外
部メモリインターフェースを有するタイプである場合
に、この連続アクセスの性能を低下させることがないた
め特に効果的である。また、ＣＰＵが外部デバイスへの
アクセス途中に１単位のアクセスが終了するまで（例え
ば外部バスのバス権獲得待機中や、外部デバイスからの
データ待ちの間に）プロセッサバスを開放できないタイ
プである場合でも、上記バスブリッジ回路のウェイト信
号生成回路またはバス権要求機能によって、外部デバイ
スによる外部メモリアクセス中にＣＰＵが外部デバイス
へのアクセスを開始するのを回避できるので有効であ
る。

【００２５】ところで、上記のバスブリッジ回路のよう
にプロセッサバスと外部メモリ結合線とをダイレクトに
接続すると、接続部等において信号遅延が生じる場合が
ある。このような信号遅延がある場合、従来は、ＣＰＵ
やメモリの動作クロック周波数を落とすことで対処して
いた。しかしながら、上記のような信号遅延があり且つ
外部メモリに同期式メモリを使用しているシステムの場
合には、信号遅延をもたらす回路内にラッチ回路を設け
ると共に、同期式メモリにおける所定のストローブ信号
（例えばＣＡＳ：Column Address Strobe）の入力から
読出データの出力までのレイテンシ（待ち時間）と、上
記ＣＰＵ（その他のデバイスにも適用可能である）にお
ける所定のストローブ信号の出力から読出データの入力
までのレイテンシとを異なる値（後者を大きな値）に設
定することで、ＣＰＵやメモリの動作クロック周波数を
落とすことなく、上記任意の回路の信号遅延を吸収しつ
つＣＰＵによる同期式メモリの同期アクセスを可能とす
ることが出来る。動作クロック周波数を落とすのとメモ
リアクセス時にＣＰＵへのデータの取込みを数クロック
分遅延させるのとを較べれば、後者の方がシステムの性
能を数段高く維持することが出来る。また、ＣＰＵが予
めメモリの遅延クロック数を知っていれば、待ち時間に
内部で他の処理を行うこともできる。

【００２６】あるいは、ＣＰＵの外部メモリインターフ
ェース又はプロセッサバス（その他のデバイスにも適用
可能である）に入力されるクロック信号と、上記ラッチ
回路および同期式メモリに入力されるクロック信号との
位相を互いにずらし、例えば後者の位相を上記信号遅延
分だけ遅らせるようにする。これにより、位相をずらさ
ない場合に較べて、上記同期式メモリと上記デバイスと
のレイテンシの差を１つ小さくあるいは同じにすること
ができ、更にシステム性能を向上させることが可能とな
る。

【００２７】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２８】〔第１の実施の形態〕図１は、本発明を適
用して好適なデータ処理システムの第１実施例を示す概
略構成図である。

【００２９】図１において、１０はプログラムに従って
動作し、システム全体の統括制御を行うＣＰＵ（Centra
l Processing Unit）、３０はＣＰＵ１０や外部デバイ
ス７０で使用するデータを記憶する主記憶メモリとして
の外部メモリである。２は高速データ転送を可能とした
プロセッサバスであり、ＣＰＵ１０の他にビデオや高速
ＬＡＮ（Local Area Network）、ワークステーションな
どでは複数のＣＰＵが接続されることもある。３はＰＣ
Ｉ（Peripheral Component Interconnect）バスやＩＳ
Ａ（Industrial Standard Architecture）バスなど比較
的低速な外部バスであり、外部デバイス７０として例え
ばモデムやハードディスクなどが接続される。外部デバ
イス７０と外部メモリ３０との間ではＤＭＡ（Direct M
emory Access）転送が可能であった。２０は、上記バス
２，３間を接続するための本発明に係るバスブリッジ回
路としてのバスブリッジ回路である。

【００３０】上記の外部メモリ３０は、例えば同期式Ｄ
ＲＡＭ（Synchronous Dynamic Random Access Memory）
等の半導体メモリで構成され、外部からのアドレス指定
後に内部でアドレスを自動生成することで１クロックご
とにデータ入出力を連続して複数回行うバーストモード
を備えている。また、特に限定されないが、この外部メ
モリ３０は、ＣＡＳ（Column Address Strobe）信号入
力から読出データ出力までの遅延時間（CAS Latency：
以下ＣＡＳレイテンシと称する）を１クロック間隔で設
定できる機能を有している。ＣＡＳレイテンシの設定は
システムの起動時に外部メモリ３０の所定のレジスタに
設定データを書き込むことで行われ、この実施例のシス
テムにおいては電源投入時に起動されるＯＳ（オペレー
ションシステム）あるいはバイオスプログラムに従って
ＣＰＵ１０が行う。

【００３１】ＣＰＵ１０は、例えばリスク方式のプロセ
ッサーであり、内部に各種レジスタやキャッシュメモ
リ、並びに、外部メモリインターフェース回路１１を備
えている。外部メモリインターフェース回路１１は、外
部メモリ３０と直接に同期アクセス可能であると共に、
上述のバーストモードでのアクセスも直接行うことが可
能となっている。上記プロセッサバス２および外部バス
３はそれぞれアドレス線、データ線、制御線から構成さ
れる。

【００３２】バスブリッジ回路２０は、特に制限されな
いが、１の半導体チップに半導体集積回路として構成さ
れており、その内部に、外部メモリ３０と外部バス３と
を接続するインターフェース並びに動作周波数の異なる
プロセッサバスと外部バスとを接続するインターフェー
スの両機能を備えたインターフェース回路２１や、例え
ばトライステートによりバス切換を行う第１切換器２６
および第２切換器２７、これら第１および第２切換器２
６，２７等の制御を行うバス調停回路２２、プロセッサ
バス２のバス使用を要求するバス権獲得要求信号を出力
する専用線２４および外部デバイス７０へのアクセスを
待機させるウェイト信号２５を出力する専用線、並び
に、ＣＰＵ１０からプロセッサバス２のバス権を与えた
ことを知らせるバス権許可信号を入力する専用線１２等
が設けられている。これら専用線は、ＣＰＵ１０とバス
調停回路２２とを直接接続している。

【００３３】バス調停回路２２は、インターフェース回
路２１を介して外部バス３の制御線に接続され、外部デ
バイス７０からの外部メモリ３０へのアクセス要求を監
視している。同様に、信号線２８によりプロセッサバス
２の制御線に接続され、プロセッサバス２から外部デバ
イス７０へのアクセス要求を監視している。

【００３４】このバスブリッジ回路２０において、プロ
セッサバス２に接続されるプロセッサバス結合線２と、
外部メモリ３０に接続される外部メモリ結合線３０Ａと
は、第1および第２切換器２６，２７の切り換えにより
ダイレクトに接続可能な構成となっている。すなわち、
プロセッサバス２と外部メモリ結合線３０Ａとがメタル
ラインにより１対１の関係で接続されたのと同様の状態
に接続可能な構成である。

【００３５】次に、この実施の形態のデータ処理システ
ムの動作、特にバスブリッジ回路の動作について説明す
る。

【００３６】先ず、ＣＰＵ１０から外部メモリ３０への
アクセスは、ＣＰＵ１０内部の外部メモリインターフェ
ース回路１１が発生するメモリアクセス信号４０をバス
ブリッジ回路２０の内部を経由して外部メモリ３０に送
信して行う。バス調停回路２２は、制御信号２３により
ＣＰＵ１０がメモリアクセス可能なタイミングにおい
て、常に外部メモリ結合線３０Ａとプロセッサバス結合
線２Ａとが接続されるように制御している。即ち、プロ
セッサバス２から外部バス３へのアクセス、並びに、プ
ロセッサバス２のバス権がバス調停回路２２に獲得され
ている場合以外において、バス調停回路２２は上記のよ
うにプロセッサバス結合線２Ａと外部メモリ結合線３０
Ａとをスルーの状態にしておく。このようにすること
で、バス調停回路２２による切換器２６，２７の切換え
動作時間がＣＰＵ１０のメモリアクセスに影響を及ぼさ
ないように出来る。

【００３７】プロセッサバス２から外部バス３へのアク
セス６０は、バスブリッジ回路２０のインターフェース
回路２１を介して信号のタイミングを変換することで行
う。バス調停回路２２により、プロセッサバス２から外
部バス３へのアクセス要求が検出されると、制御信号２
３により第１切換器２７がインターフェース回路２１に
切り換えられる。そして、アクセス終了後、第１切換器
２７が第２切換器２６側に戻される。外部バス３側から
外部メモリ３０へのアクセスは、外部デバイス７０のメ
モリアクセス信号５０を、バスブリッジ回路２０のイン
ターフェース回路２１を経由して信号のタイミングを変
換した後、外部メモリ３０に転送することで行う。

【００３８】バス調停回路２２は、インターフェース回
路２１内の外部バス制御信号の監視により、外部バス３
側からのメモリアクセス要求があることを検出すると、
ＣＰＵ１０のメモリアクセス３０が無い場合に、先ず、
ＣＰＵ１０にプロセッサバス２のバス権獲得要求信号２
４を出力する。そして、プロセッサバス２が開放されて
いてＣＰＵ１０からバス権許可信号１２が入力されてバ
ス権を獲得できると、制御信号２３を出力して第１およ
び第２切換器２６，２７の切り換えを行い、外部バス３
に接続された外部バス結合線３Ａと外部メモリ結合線３
０Ａとの連結を行う。

【００３９】一方、プロセッサバス２から外部バス３へ
のアクセス６０があってプロセッサバス２のバス権が獲
得できない場合には、バス調停回路２２は専用線にてウ
ェイト信号２５をＣＰＵ１０に出力し、ＣＰＵ１０から
外部デバイス７０へのアクセスを待機させた後、第２切
換器２７を第１切換器２６側に連結させる（即ち、プロ
セッサバス２と外部バス３との接続を遮断する）と共
に、第１切換器２６を外部バス結合線３Ａ側に切り換
え、外部バス３に接続された外部バス結合線３Ａと外部
メモリ結合線３０Ａとを連結する。

【００４０】また、外部バス３側から外部メモリ３０へ
のアクセス要求時に、プロセッサバス２側から外部メモ
リ３０にアクセス中の場合には、アクセス終了まで待機
して終了後に上述の制御を行う。

【００４１】なお、特に限定はしないが、バスブリッジ
回路２０に外部メモリ３０を利用する回路が設けられ、
この回路から外部メモリ３０へのアクセスが発生した場
合には、バス調停回路２２が外部バス３側から外部メモ
リ３０にアクセスする場合と同様な制御を行う。

【００４２】また、外部メモリ３０が外部からのリフレ
ッシュ信号を必要とするＤＲＡＭである場合に、ＣＰＵ
１０から外部バス３へのアクセス６０が、外部バス３の
バス権待機や外部デバイス７０からのデータ待ちなどに
より一定時間で終了できない場合には、バスブリッジ回
路２０にリフレッシュ信号生成機能を設け、バスブリッ
ジ回路２０によりリフレッシュ制御を行わせるのが好ま
しい。

【００４３】以上のように、この実施の形態のバスブリ
ッジ回路２０並びにデータ処理システムによれば、外部
メモリ３０がプロセッサバス２から切り離されてバスブ
リッジ回路２０を介して間接的に接続されるので、外部
デバイス７０のメモリアクセスとＣＰＵ１０の外部バス
３へのアクセスが同時に生じた場合でも、バスデッドロ
ックが生じない。しかも、プロセッサバス２側からのメ
モリアクセス時には、プロセッサバス２と外部メモリ結
合線３０Ａとがダイレクトに接続されるので、高機能な
外部メモリインターフェース回路１１を備えたＣＰＵ１
０のメモリアクセス性能を低下させない。

【００４４】また、外部デバイス７０からの外部メモリ
３０へのアクセスとＣＰＵ１０からの外部バス３へのア
クセスが同時に生じた場合、バスデッドロックを回避す
るためにプロセッサバス２を開放させるのではなく、プ
ロセッサバス２は占有させたままＣＰＵ１０に待機させ
る構成なので、ＣＰＵ１０が外部デバイス７０へのアク
セス途中に１単位のアクセスが終了するまでプロセッサ
バス２を開放できないタイプのＣＰＵであるシステムに
おいても適用可能である。

【００４５】〔第２の実施の形態〕図２は、本発明を適
用して好適なデータ処理システムの第２実施例を示す概
略構成図である。

【００４６】この第２実施例は、第１実施例のシステム
において、外部メモリ３０がクロック信号に同期して動
作する同期式メモリ（シンクロナスＤＲＡＭ）である場
合に、バスブリッジ回路２０を介したプロセッサバス結
合線２Ａと外部メモリ結合線３０Ａとのダイレクトの接
続により、僅かな信号遅延が生じてＣＰＵ１０と外部メ
モリ３０との同期アクセスが安定して行えない場合に、
その不具合を回避するため、ラッチ回路８０を設けると
ともに、ＣＰＵ１０内の外部メモリインターフェース回
路１１と外部メモリ３０のＣＡＳレイテンシ設定の仕方
を以下のように工夫したものである。その他の構成は第
１実施例と同様であるので同一の回路および構成手段は
特に同一符号を付して説明を省略する。

【００４７】図３に、上記ＣＰＵ１０と外部メモリ３０
との接続部の詳細を示す。

【００４８】同図に示すようにこの実施例では、ＣＰＵ
１０と外部メモリ３０とをダイレクトに接続するのでな
く、バスブリッジ回路２０における第１および第２切換
器２６，２７の中間にラッチ回路８０を挿入して接続し
ている。図中、４１はプロセッサバス２の制御信号線、
４２はアドレス信号線、４５はデータ信号線である。ま
た、８１〜８４はラッチであり、ラッチ８１〜８４を介
してデータ送受信が行われることでデータの到達時間が
１クロック分遅くなる。この実施例では、その１クロッ
クの遅延により上記ダイレクトで接続した場合の信号遅
延を吸収することができる。また、ラッチ８１〜８４の
前後には、特に制限されないがそれぞれバッファを介在
させてある。

【００４９】ＣＰＵ１０の外部インターフェース回路１
１にはクロック信号ＣＫ１が、ラッチ回路８０および外
部メモリ３０には、ＣＫ１と同一周波数のクロック信号
ＣＫ２が入力されている。通常、両者のクロック信号Ｃ
Ｋ１，ＣＫ２は同じ位相とされる。

【００５０】この実施例では、システム起動時のバイオ
ス設定において、外部メモリインターフェース回路１１
と外部メモリ３０とに、それぞれリードアクセス時のＣ
ＡＳレイテンシ（CAS Latency）の設定が行われるよう
になっている。なお、ＣＡＳレイテンシは同期式メモリ
の独特の仕様であり、内部に設けられた所定のレジスタ
への設定値により、アドレスが入力されてから何クロッ
ク目でデータを出力するか変えられる機能である。ＣＡ
Ｓレイテンシの設定は、通常の外部メモリのアクセスと
同様にして、プロセッサバス２をおよび切換え回路２
６，２７を介して外部メモリにＣＡＳレイテンシの入る
レジスタのアドレスとデータを送ることにより行なうこ
とができる。

【００５１】この実施例では、外部メモリインターフェ
ース回路１１のＣＡＳレイテンシ設定値を例えば「３」
に、外部メモリ３０のＣＡＳレイテンシ設定値を「１」
に設定する。この設定は、本発明の特徴的な設定であ
り、バイオスプログラムの設定データを書き換えておく
ことで行われる。なお、通常はＣＰＵとメモリのレイテ
ンシは同一値に設定される。

【００５２】次に、上記のラッチ回路８０を設け上記の
ＣＡＳレイテンシ設定を行った本実施例のシステムにお
ける、ＣＰＵ１０と外部メモリ３０間のデータ転送動作
について図４のタイムチャートに基づき説明する。

【００５３】図４は、ＣＰＵ１０から外部メモリ３０へ
のデータ書込時と読み出し時に、プロセッサバス２に出
力される信号と外部メモリ３０に供給される信号の変化
を示すタイムチャートである。

【００５４】同図（ａ）に示すように、外部メモリ３０
への書き込み時には、プロセッサバス２から所定のタイ
ミングで出力されるＲＡＳ信号、ＣＡＳ信号および書込
データは、それぞれラッチ８１〜８３を通過して外部メ
モリ３０に到達されるので、それぞれ１クロック分遅れ
て外部メモリ３０に到達する。外部メモリ３０に到達し
たＲＡＳ信号、ＣＡＳ信号および書込データは、信号の
順番や信号が出力されるタイミングの相対的なずれはな
いので、外部メモリ３０の制御はラッチ回路８０が無い
場合と同様である。

【００５５】一方、図４（ｂ）に示すように、外部メモ
リ３０からの読み出し時には、ＣＰＵからプロセッサバ
ス２へＲＡＳ信号とＣＡＳ信号とが１クロック差で出力
され、それが外部メモリ３０に１クロック遅れて到達す
る。その後、外部メモリ３０はＣＡＳレイテンシ設定値
が「１」であるので、ＣＡＳ信号の入力から１クロック
遅れて読出データを出力する。そして、この読出データ
がラッチ８４を通過することで１クロック分遅延されて
プロセッサバス２に出力される。ここで、プロセッサバ
ス２の状態を見れば、ＣＡＳ信号の出力から３クロック
分送れて読出データが出力されている。しかるにこの実
施例では、ＣＰＵ１０の外部メモリインターフェース回
路１１はＣＡＳレイテンシの設定値が「３」にセットさ
れているので、ＣＰＵはなんら問題なくバス上のデータ
を取り込むことが可能となる。

【００５６】〔その他の実施例〕図５には、ＣＰＵ１
０および外部メモリ３０の接続部のその他の構成例のブ
ロック図を、図６には、この場合にプロセッサバス２と
外部メモリ３０に出力される信号のタイムチャートを示
す。

【００５７】この実施例は、第１実施例のシステムにお
いて、バスブリッジ回路２０におけるプロセッサバス結
合線と外部メモリ結合線とのダイレクトの接続で、外部
メモリ３０への書込み動作は安定し、読出し動作につい
てのみ不安定になる場合に、図５に示すように、データ
線の読出しライン４４にのみラッチ８４を設け、他の書
込みライン（制御線４１，アドレス線４２、データ線の
書込みライン４３）はラッチを設けないようにしたもの
である。この場合には、図６に示すように、外部メモリ
３０のＣＡＳレイテンシを１クロックに、ＣＰＵ１０の
外部メモリインターフェース回路１１のＣＡＳレイテン
シを２クロックに設定することで、信号遅延による不具
合を払拭して同期アクセスを行うことができる。この場
合、データ読出し時のＣＡＳレイテンシを、外部メモリ
３０のＣＡＳレテンシよりも１クロックだけ遅くさせる
だけで済むので、第２の実施例よりは高速なメモリアク
セスが出来る。

【００５８】〔その他の実施例〕図７には、図３の実
施例の構成において外部メモリインターフェース回路１
１と外部メモリ３０に供給されるクロック信号ＣＫ１，
ＣＫ２の位相を１８０°ずらした場合に、プロセッサバ
ス２に出力される信号と外部メモリ３０に供給される信
号の変化を示すタイムチャートである。

【００５９】この実施例は、同図に示すように、外部メ
モリインターフェース回路１１に出力されるクロック信
号ＣＫ１の位相と、ラッチ回路８０および外部メモリ３
０に出力されるクロック信号ＣＫ２の位相とを、互いに
約１８０°ずらした場合のものである。

【００６０】この場合にも、外部メモリ３０のＣＡＳレ
イテンシが１クロックの場合に、ＣＰＵ１０の外部メモ
リインターフェース回路１１のＣＡＳレイテンシを２ク
ロックに設定することが出来る。すなわち、１クロック
分メモリアクセスタイミングを早くすることが出来る。

【００６１】外部メモリインターフェース回路１１は、
クロック信号ＣＫ１の立ち上がり時にデータをとり込む
ので、読出データが半クロックずれて到達しても十分に
データのとり込みを行うことが出来る。

【００６２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６３】例えば、外部メモリとして同期式のＳＤＲ
ＡＭを一例に挙げたが、本発明に係るバスブリッジ回路
を非同期式の外部メモリを使用したシステムにを適用し
た場合でも、メモリアクセス性能を維持しながらバスデ
ッドロックを回避すると云った効果が得られる。また、
ＣＰＵから外部メモリへの連続アクセスの一例として、
ＳＤＲＡＭにおけるバーストモードを挙げたが、その
他、列アドレスの指定のあと行アドレスの指定を連続的
に行うことでメモリアクセスのサイクルタイムを短くす
るページモードや高速ページモードなどでも、同様の作
用・効果が期待できる。

【００６４】また、同期式メモリへのアクセス経路の途
中にラッチ回路を設け、且つ、メモリのＣＡＳレイテン
シ設定とデータ読出し側のＣＡＳレイテンシ設定とを異
ならせる制御方式は、ＣＰＵからのメモリアクセスに対
してのみ適用可能なものでなく、外部メモリに対して同
期アクセス可能なデバイス（例えばＤＭＡコントローラ
など）からのメモリアクセスに適用することが出来る。

【００６５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップの半導体集積回路により構成されたバスブリッ
ジ回路について説明したがこの発明はそれに限定される
ものでなく、例えば、第１および第２切換器２６，２７
をチップ外に別構成で設けたり、また、ユーザーが任意
な論理を構成可能な半導体集積回路例えばＦＰＧＡ（Fi
eld Programmable Gate Array）などを用いても構成す
ることができる。さらに、上記実施例に従って設計され
たバスブリッジ回路を、モジュールあるいはＩＰ（知的
財産）としてデータベースに登録して次回の同様なシス
テムの開発に際してそのデータを利用することで開発期
間の短縮を図ったり、顧客にそのデータを有価で提供し
たりすることが可能である。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００６７】すなわち、本発明に従うと、ＣＰＵのメモ
リアクセス性能を劣化させることなく、プロセッサバス
から外部デバイスへのアクセスと、外部デバイスから外
部メモリへのアクセスとの両者が同時に発生した場合に
起こり得る、バスデッドロックを回避できるという効果
が得られる。

【００６８】更に、外部メモリに同期式メモリを使用
し、且つ、メモリアクセスに僅かな信号遅延が生じるシ
ステムの場合でも、メモリの動作クロック周波数を落と
すことなく、上記の信号遅延を吸収しつつ同期式メモリ
の同期アクセスを可能とすることが出来る。

【図面の簡単な説明】

【図１】本発明を適用して好適なデータ処理システムの
第１実施例を示すブロック図である。

【図２】本発明を適用して好適なデータ処理システムの
第２実施例を示すブロック図である。

【図３】第２実施例のＣＰＵと外部メモリとの接続部の
構成例を示すブロック図である。

【図４】メモリアクセス時に図３のプロセッサバスと外
部メモリに出力される信号の変化を示すタイムチャート
である。

【図５】ＣＰＵと外部メモリとの接続部のその他の構成
例を示すブロック図である。

【図６】メモリアクセス時に図５のプロセッサバスと外
部メモリに出力される信号の変化を示すタイムチャート
である。

【図７】外部メモリインターフェース回路と外部メモリ
に出力するクロック信号の位相を１８０°反転した場合
に図３のプロセッサバスと外部メモリに出力される信号
の変化を示すタイムチャートである。

【符号の説明】

２ プロセッサバス ３ 外部バス １０ ＣＰＵ １１ 外部メモリインターフェース回路 １２ バス権許可信号 ２０ バスブリッジ回路 ２１ インターフェース回路 ２２ バス調停回路 ２４ バス権獲得要求信号 ２５ ウェイト信号 ２６ 第１切換器 ２７ 第２切換器 ３０ 外部メモリ ７０ 外部デバイス ８０ ラッチ回路 ８１〜８４ ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 深見 裕二 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B061 BA01 BB01 FF01 GG02 GG06 QQ02 RR03

Claims (8)

【特許請求の範囲】
1. 【請求項１】 プロセッサが接続されるプロセッサバス
   と外部デバイスが接続される外部バスとの間を接続する
   バスブリッジ回路において、 外部メモリと接続されるメモリ結合線、プロセッサバス
   と接続されるプロセッサバス結合線、および、外部バス
   と接続される外部バス結合線と、前記メモリ結合線の接
   続をプロセッサバス結合線側と外部バス結合線側との何
   れかに切り換える第１切換手段とを備え、プロセッサバ
   ス結合線からの上記外部メモリへのアクセス時に上記第
   １切換手段によりプロセッサバス結合線とメモリ結合線
   とが、また外部デバイスから外部メモリへのアクセス時
   に上記外部バス結合線とメモリ結合線とがダイレクトに
   接続可能に構成されてなることを特徴とするバスブリッ
   ジ回路。
2. 【請求項２】 上記プロセッサバス結合線と外部バス結
   合線側との接続を遮断可能な第２切換手段を備え、この
   第２切換手段の遮断制御により、外部バス結合線とプロ
   セッサバス結合線とを切り離し可能に構成されてなるこ
   とを特徴とする請求項１記載のバスブリッジ回路。
3. 【請求項３】 上記プロセッサバスに接続されたプロセ
   ッサにウェイト信号を出力するウェイト信号生成回路を
   備え、上記外部バス側からの上記外部メモリへのアクセ
   ス中にプロセッサバス側から外部バス側へのアクセスが
   あった場合に、ウェイト信号を出力してそのアクセスを
   待機させるように構成されてなることを特徴とする請求
   項２記載のバスブリッジ回路。
4. 【請求項４】 上記プロセッサバスのバス権を要求する
   機能を備え、上記外部バス側からの上記外部メモリアク
   セスの際に、プロセッサバスが使用されてない場合には
   そのバス権を獲得した上で上記第１切換手段を外バス結
   合線側に切り換えるように構成されてなることを特徴と
   する請求項１〜３の何れかに記載のバスブリッジ回路。
5. 【請求項５】 プロセッサを接続されたプロセッサバス
   と、ダイレクトメモリアクセスが可能な外部デバイスが
   接続された外部バスと、上記プロセッサバスと外部バス
   とを接続する請求項１〜４の何れかに記載のバスブリッ
   ジ回路とを備えたデータ処理システムであって、 上記プロセッサは外部メモリに連続アクセス不能な機能
   を有することを特徴とするデータ処理システム。
6. 【請求項６】 プロセッサが接続されたプロセッサバス
   と、ダイレクトメモリアクセスが可能な外部デバイスが
   接続された外部バスと、上記プロセッサバスと外部バス
   とを接続する請求項１〜５の何れかに記載のバスブリッ
   ジ回路とを備えたデータ処理システムであって、 上記外部メモリが同期式メモリである場合に、上記バス
   ブリッジ回路内にラッチ回路を設けると共に、上記同期
   式メモリにおける所定のストローブ信号の入力から読出
   データの出力までのレイテンシと、上記プロセッサにお
   ける所定のストローブ信号出力から読出データの入力ま
   でのレイテンシとが異なる値に設定されることで、上記
   バスブリッジ回路を信号が通過することで生じる信号遅
   延を吸収して上記同期式メモリの同期アクセスが可能に
   構成されてなることを特徴とするデータ処理システム。
7. 【請求項７】 同期式メモリと直接にアクセス可能なデ
   バイスに、任意の回路を介して同期式メモリが接続され
   ているデータ処理システムであって、 上記任意の回路内にラッチ回路を設けると共に、上記同
   期式メモリにおける所定のストローブ信号の入力から読
   出データの出力までのレイテンシと、上記デバイスにお
   ける所定のストローブ信号出力から読出データの入力ま
   でのレイテンシとが異なる値に設定されることで、上記
   任意の回路を信号が通過することで生じる信号遅延を吸
   収して上記同期式メモリの同期アクセスが可能に構成さ
   れてなることを特徴とするデータ処理システム。
8. 【請求項８】 上記デバイスに入力されるクロック信号
   と、上記ラッチ回路および同期式メモリに入力されるク
   ロック信号との位相が互いにずれていることで、上記任
   意の回路を信号が通過することで生じる信号遅延を吸収
   して上記同期式メモリの同期アクセスが可能に構成され
   てなることを特徴とする請求項７記載のデータ処理シス
   テム。