JP2000353146A - 入出力制御装置及びそのデータの先取り方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ先取りを効率化させた入出力制御装置
及びそのデータの先取り方法を得る。 【解決手段】 主記憶装置１からのデータを先取りして
保持するデータバッファと、このデータバッファに先取
りするための先取アドレスを保持する先取アドレスレジ
スタ５４と、現在先取るべきデータの転送長を保持する
先取りカウントレジスタ６０と、この先取アドレスレジ
スタ６０に保持された先取アドレスの次の先取りアドレ
スを保持する次先取アドレスレジスタ５１と、先取りカ
ウントレジスタ６０に格納される転送長の次のカウント
長を保持する次先取りカウントレジスタ５７とを含み構
成される。予め次に先取りするべきアドレスを設定して
おくことにより、ページオーバ検出時に次先取りアドレ
スから速やかに先取りを開始可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入出力制御装置及
びそのデータの先取り方法に関し、特に、ダイレクトメ
モリアクセス（ＤＭＡ／direct memory access）転送に
備えて主記憶装置からのデータを先取り制御する入出力
制御装置及びそのデータの先取り方法に関する。

【０００２】

【従来の技術】今日、多くの情報処理装置において、ペ
ージング方式が採用されている。このページング方式で
は、物理アドレス空間がページ単位に区切られて管理さ
れ、この物理アドレス空間上の各ページはそれぞれ論理
アドレス空間上に割り当てられる。従って、論理アドレ
ス空間において連続アドレスをアクセスする場合であっ
ても、物理アドレス空間上では必ずしも連続しているわ
けではない。このため、主記憶アクセスにおいてページ
を跨ぐアクセスをする際には、この事象をページ越えま
たはページオーバとして検出し、これを機に種々の制御
を起動している。

【０００３】一方、入出力制御装置（ＩＯＰ）は、主記
憶装置と入出力装置との間を接続し、チャネルプログラ
ムと呼ばれる入出力動作の制御を行うプログラムに従っ
て、両者間のデータ転送を制御する。チャネルプログラ
ムは、コマンド、転送アドレス及びデータ長等から構成
され、チャネルプログラム内では論理アドレスが使用さ
れる場合がある。

【０００４】チャネルプログラムを受け取った入出力制
御装置は、コマンドの解析、論理アドレスから物理アド
レスの変換を行い、周辺装置に対してコマンドを発行す
る。入出力装置（周辺装置ともいう）からデータ転送要
求（主記憶装置から入出力装置への転送）があった場合
は、入出力制御装置は主記憶装置の指定された領域から
データを読み出して入出力装置にデータを転送する。上
述のように、主記憶装置から入出力装置へのデータ転送
を行う場合、入出力制御装置は入出力装置からの要求に
従って主記憶装置のデータを転送する。

【０００５】しかし、入出力装置からデータ転送要求が
あった時点で主記憶装置にアクセスしたのでは主記憶装
置へのアクセスの間に入出力装置を待たせることにな
り、入出力動作のスループットが低下する。そのため、
入出力装置が要求してくるであろうデータを主記憶装置
から予め読み出して入出力制御装置に保持しておくこと
により、入出力装置のデータ転送要求に対して速やかに
データ転送するデータ先採りの技術が利用されている。
このような従来の入出力制御装置は、データ連鎖発生時
のデータ先取りの効率化を目的として用いられる。

【０００６】また、チャネルプログラムは、いくつかの
ＣＣＥ（チャネルコマンドエントリ）から構成される。
例えば従来例１において、１つのＣＣＥは、アドレス＋
カウント＋制御情報で示されるものと、複数のアドレス
＋カウント＋制御情報で示されるもの（データ連鎖ＣＣ
Ｅ）とがある。主記憶装置から周辺装置へのデータ転送
を行う場合、ＩＯＰ（input/output processor／入出力
処理機構）は、周辺装置からの要求により主記憶装置の
データを転送する必要がある。

【０００７】しかし、周辺装置からデータ転送要求があ
った時点で主記憶装置にアクセスしたのでは、主記憶装
置へのアクセスの間に周辺装置を待たせる必要がある。
そのため、この場合においても入出力動作のスループッ
トを低下させてしまう。

【０００８】この問題点に対応する従来技術例として、
ＩＯＰで周辺装置が要求して来るであろう主記憶データ
を予め読み出してＩＯＰにてバッファリングすることに
より、周辺装置からデータ転送要求があったらすぐにデ
ータを周辺装置に転送可能としている。これは、いわゆ
るデータの先取り方法である。

【０００９】図９は、上記のデータの先取り方法を適用
した従来例２のデータ転送部１０のブロック構成図を示
している。本従来例のデータ転送部１０は、主記憶装置
１、入出力制御装置２０およびプロセッサ３とにより構
成される。この入出力制御装置２０は、さらに細分化さ
れ、主記憶アクセス制御部４、主記憶リードデータバッ
ファ６１と主記憶ライトデータバッファ６２とを有する
ＤＭＡ制御部６および先取り制御部５０により構成され
る。

【００１０】図１０は、従来例２に於ける先取り制御部
５０のより詳細な構成例を示すブロック図である。図１
０において、本従来例の先取り制御部５０は、先取りア
ドレスレジスタ５４、先取りカウントレジスタ６０、セ
レクタ５３、５５、５９、６５、加算器５６、減算器６
６、データ連鎖検出器６７を有して構成される。

【００１１】上記従来例２のデータ転送部１０におい
て、プロセッサ３と主記憶装置１との間に存する入出力
制御装置２は、プロセッサ３の指示により主記憶装置１
とチャネル制御部との間のデータ転送を制御する。

【００１２】本発明と技術分野の類似する従来例３とし
て、特願平５−１４３５１２号公報の「入出力処理装
置」がある。本従来例３では、データ転送を行いながら
次データ転送アドレス、カウントの先取りをマイクロプ
ログラムにより行い、マイクロプログラムへの割り込み
処理を高速にし、データ転送が中断する時間を短くする
ことを目的としている。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
たようにチャネルプログラムで指定されたアドレスが論
理アドレスである場合にページを跨いでしまう（ページ
オーバ）と、その先の物理アドレスは論理アドレスより
再度計算しないと判らない。このため、ページオーバ発
生時には、データの先取りを停止させている。そして、
ページオーバによる停止をマイクロプログラムに通知
し、次に先取るべきアドレスを上位の処理装置により設
定してもらうことにより先取りの再開を行っている。

【００１４】上記の従来例２において、チャネルプログ
ラムで指定されたカウントが尽き、つまり“０”にな
り、且つデータ連鎖指示の場合、次のアドレスとカウン
ト長が設定されなければ先取りを継続出来ない。このた
め、データ連鎖発生時には、データの先取りを停止させ
ている。さらに、停止時には、先取りを再開するため
に、マイクロプログラムへ通知し、次先取るべきアドレ
スおよびカウント長をプロセッサにより設定してもらう
必要がある問題を伴う。

【００１５】なお、従来例３の入出力処理装置では、転
送に従ってページ越え／データ連鎖が発生する。

【００１６】本発明は、データ先取りを効率化させた入
出力制御装置及びそのデータの先取り方法を提供するこ
とを目的とする。より詳細には、本発明の目的は、予め
次に先取りするべきアドレスを設定しておくことによ
り、ページオーバ検出時に次先取りアドレスから速やか
に先取りを開始し、あるいは、データ連鎖発生時のデー
タ先取りを効率化させた入出力制御装置及びそのデータ
の先取り方法を提供することにある。

【００１７】

【課題を解決するための手段】上記課題を解決するため
に請求項１記載の発明の入出力制御装置は、主記憶装置
からのデータを先取りして保持するデータバッファと、
このデータバッファに先取りするための先取アドレスを
保持する先取アドレスレジスタと、現在先取るべきデー
タの転送長を保持する先取りカウントレジスタと、この
先取アドレスレジスタに保持された先取アドレスの次の
先取りアドレスを保持する次先取アドレスレジスタと、
先取りカウントレジスタに格納される転送長の次のカウ
ント長を保持する次先取りカウントレジスタとを含み構
成されたことを特徴としている。

【００１８】また、上記の先取アドレスが保持する先取
アドレスと、次先取アドレスレジスタが保持する次の先
取りアドレスとうを、物理アドレスとするとよい。

【００１９】また、上記の入出力制御装置は、所定の装
置間に設置し、データのデータ連鎖発生時のデータ先取
りを高効率化させるとよい。

【００２０】また、上記の次先取りアドレスレジスタ、
次先取りカウントレジスタ、先取りアドレスレジスタお
よび先取りカウントレジスタは、同時に起動を掛けるこ
とが出来るチャネルプログラム数を持つとよい。

【００２１】さらに、上記の先取りアドレスレジスタお
よび先取りカウントレジスタはレジスタ郡で構成され、
入出力制御装置はレジスタ郡が保持するデータの入出力
を選択するセレクタをさらに有し、当該入出力制御装置
は動作を制御する所定のプロセッサと接続され、次先取
りアドレスレジスタへプロセッサにより物理アドレスが
セットされ各々の有効／無効を示すフラグを持ち、次先
取りカウントレジスタへプロセッサにより転送カウント
長がセットされ各々の有効／無効を示すフラグおよびデ
ータ連鎖指示の有無を示すフラグを持ち、先取りアドレ
スレジスタへはセレクタのセレクト結果が格納され各々
の有効／無効を示すフラグを持ち、先取りカウントレジ
スタへはセレクタのセレクト結果が格納され各々の有効
／無効を示すフラグおよびデータ連鎖指示の有無を示す
フラグを持つとよい。

【００２２】請求項６記載の発明のデータの先取り方法
は、主記憶装置からのデータを先取りして保持するデー
タバッファ工程と、このデータバッファ工程で先取りす
る先取アドレスを保持する先取アドレスレジスタ工程
と、現在先取るべきデータの転送長を保持する先取りカ
ウントレジスタ工程と、この先取アドレスレジスタ工程
に保持された先取アドレスの次の先取りアドレスを保持
する次先取アドレスレジスタ工程と、先取りカウントレ
ジスタ工程に格納される転送長の次のカウント長を保持
する次先取りカウントレジスタ工程とを含み構成された
ことを特徴としている。

【００２３】

【発明の実施の形態】次に本発明の入出力制御装置の実
施の形態について図面を参照して詳細に説明する。

【００２４】（第１の実施形態）図１を参照すると、本
発明の第１の実施形態に適用される情報処理システム
は、システムバス４００により接続される処理装置１０
０及び主記憶装置２００を含む。システムバス４００に
はさらに入出力制御装置３００が接続される。入出力制
御装置３００にはチャネル制御装置５００が接続され、
このチャネル制御装置５００の配下にはチャネルカード
６００を介してディスク装置８００用のディスク制御装
置７００や、ローカルエリアネットワーク（ＬＡＮ）プ
ロセッサ９００等の入出力装置が接続される。入出力装
置には、他にも、磁気テープやフロントエンドプロセッ
サ等、種々のものが該当し得る。

【００２５】従って、入出力制御装置３００は、主記憶
装置２００と処理装置群との間に位置し、両者間のデー
タ転送を制御する。このデータ転送の制御は、例えば、
処理装置１００が入出力命令を発行することにより起動
され、主記憶装置２００に保持されたチャネルプログラ
ムを入出力制御装置３００が実行することにより実現さ
れる。

【００２６】図２を参照すると、入出力制御装置３００
は、データバッファ３１０と、先取管理回路３２０と、
データ転送制御回路３３０と、主記憶アクセス制御回路
３４０とを含んでいる。

【００２７】データバッファ３１０は、リードデータバ
ッファ３１１と、ライトデータバッファ３１２とを含
み、それぞれ主記憶装置２００からのリードデータまた
は主記憶装置２００へのライトデータを保持する。この
データバッファ３１０の構成は、基本的にキャッシュメ
モリと同様のものを採用できる。但し、このデータバッ
ファ３１０に保持されるデータは、連続データを前提と
するため、通常のキャッシュメモリよりもラインサイズ
を大きくとることが望ましい。

【００２８】データ転送制御回路３３０は、主記憶装置
２００上に保持されたチャネルプロダラムを実行して、
主記憶装置２００と入出力装置との間のデータ転送を制
御する回路である。具体的には、チャネル制御装置５０
０に対してダイレクトメモリアクセス（ＤＭＡ）転送命
令を発行するとともに、リードデータバッファ３１１へ
の先取りアドレス及びその次の先取りアドレスを準備す
る。この具体的動作については後述する。

【００２９】主記憶アクセス制御回路３４０は、データ
バッファ３１０から主記憶装置２００へのライト要求、
及び、先取管理回路３２０からの先取り要求を調停し
て、主記憶装置２００へのリードまたはライト処理を制
御する。

【００３０】先取管理回路３２０は、リードデータバッ
ファ３１１への先取り処理を管理する回路である。図３
を参照すると、先取管理回路３２０は、次先取アドレス
レジスタ３２１と、先取アドレスレジスク３２４と、加
算器３２６と、ページオーバ検出器３２７と、選択器３
２２，３２３，３２５とを含んでいる。

【００３１】先取アドレスレジスタ３２４は、リードデ
ータバッファ３１１に先取りすべきデータの物理アドレ
スを保持する。また、次先取アドレスレジスク３２１
は、その次にリードデータバッファ３１１に先取りすべ
きデータの物理アドレスを保持する。先取アドレスレジ
スタ３２４及び次先取アドレスレジスタ３２１は、複数
個設けることができる。その数は、例えば、同時に実行
できるチャネルプログラムの数としてもよく、また、配
下のチャネルカード６００の数としてもよい。この場
合、各レジスタとの対応関係は別途管理する必要があ
る。「配下のチャネルカード６００の数」とした場合に
は、チャネル番号により管理できる。「同時に実行でき
るチャネルプログラムの数」とした場合には、各チャネ
ルプログラムに識別番号を動的に割り当てることにより
管理できる。

【００３２】先取アドレスレジスタ３３４及び次先取ア
ドレスレジスタ３２１の各々はそれぞれ一対一に対応し
ており、ある先取アドレスレジスタ３２４の使用が終わ
ると対応する次先取アドレスレジスタ３２１の内容がそ
の先取アドレスレジスタ３２４に保持されることにな
る。また、先取アドレスレジスタ３２４及び次先取アド
レスレジスタ３２１の各々は、それぞれアドレス自身の
他、有効性フラグを保持する。この有効性フラグが「無
効」を示していれば対応するアドレスは有意の値を示す
ものではなく、また「有効」を示していれば有意のアド
レスを保持していることを意味する。

【００３３】選択器３２５は、先取アドレスレジスタ３
２４の何れか一つの内容を選択して出力する。選択器３
２２は、次先取アドレスレジスタ３２１の何れか一つの
内容を選択して出力する。選択器３２５は、選択器３２
３の出力、加算器３２６の出力、及び、処理装置１００
からのアドレスの何れか一つを出力する。

【００３４】加算器３２６は、選択器３２５の出力、す
なわち先取アドレスレジスタ３２４の一つに保持されて
いた先取アドレス、に主記憶アクセス制御回路３４０か
ら送られてくる主記憶装置２００へのデータ転送量を加
算する。

【００３５】ページオーバ検出器３２７は、加算器３２
６の加算結果から先取アドレスについてのページオーバ
の発生を検出し、ページオーバの発生をデータ転送制御
回路３３０及び処理装置１００に知らせる。

【００３６】次に、上記の実施の形態における動作につ
いて説明する。

【００３７】図１及び図４を参照すると、まず入出力命
令の実行に先立って、処理装置１００上で動作するオペ
レーティングシステム（ＯＳ）が主記憶装置２００上に
チャネルプログラムを準備する（ステップＳ４０１）。
このチャネルプログラムの準備が完了すると、オペレー
ティングシステムは入出力制御装置３００に対して入出
力命令を発行する（ステップＳ４０２）。この入出力命
令を受けて、入出力制御装置３００は主記憶装置２００
上のチャネルプログラムを読み出して（ステップＳ４０
３）、実行する（ステップＳ４０４）。このチャネルプ
ログラム中にＤＭＡ転送リード命令が存在した場合に
は、入出力制御装置３００は以下の手順でデータ転送処
理を行う。

【００３８】図１乃至図３及び図５を参照すると、入出
力制御装置３００内のデータ転送制御回路３３０は、チ
ャネル制御装置５００に対してＤＭＡ転送命令を発行す
る（ステップＳ５０１）。このＤＭＡ転送命令には、転
送開始アドレス、転送データ量、転送方向（主記憶装置
２００からのリードか、または、主記憶装置２００への
ライトか）、及び、チャネル番号（チャネルカード６０
０を識別するための番号）等が指示される。この際、入
出力制御装置３００内のデータ転送制御回路３３０は、
ＤＭＡ転送要求に係るアドレスが仮想アドレスにより指
定されている場合にはこれを物理アドレスに変換する。
このＤＭＡ転送命令の転送方向が「主記憶装置からのリ
ードデータを入出力装置へ転送」である旨を示している
場合には、その後、例えば配下のディスク装置８００が
入出力制御装置３００にＤＭＡ転送を要求することにな
る。

【００３９】この配下の入出力装置からのＤＭＡ転送の
受求に先立って、データ転送制御回路３３０は、先取管
理回路３２０内の先取アドレスレジスタ３２４に先取ア
ドレスを準備する（ステップＳ５０２）。具体的には、
選択器３２２においてデータ転送制御回路３３０からの
物理アドレスを選択し、この物理アドレスをその入出力
装置（上述の例ではディスク装置８００）に対応する先
取アドレスレジスタ３２４に設定する。この際、その先
取アドレスレジスタ３２４内の有効性フラグを「有効」
状態に設定する。

【００４０】次取アドレスの準備が完了すると、データ
転送制御回路３３０は、先取アドレスレジスタ３２４に
保持されたアドレスによってリードデータバッファ３１
１への先取り処理を起動する（ステップＳ５０３）。こ
の先取り処理の内容については、図６を参照して後述す
る。

【００４１】先取アドレスの設定に続いて、データ転送
制御回路３３０は、先取管理回路３２０内の次先取アド
レスレジスタ３２１にさらに次の先取アドレスを準備す
る（ステップＳ５０４）。具体的には、データ転送制御
回路３３０からの物理アドレスをその入出力装置に対応
する次先取アドレスレジスタ３２１に設定する。この
際、その次先取アドレスレジスタ３２１内の有効性フラ
グを「有効」状態に設定する。

【００４２】ステップＳ５０３で起動された先取り処理
は、リードデータバッファ３１１が満杯になるか、ペー
ジオーバが発生するまで順次継続して行われる。ページ
オーバが発生すると（ステップＳ５０５）、該当する次
取アドレスレジスタ３２４が無効にされ、対応する次先
取アドレスレジスク３２１に保持されていた値が新たに
その先取アドレスレジスタ３２４に保持される（ステッ
プＳ５０６）。そして、この新たな先取アドレスにより
先取り処理が再度起動される（ステップＳ５０３）。次
先取アドレスレジスタ３２１には、さらに次の先取アド
レスが設定される（ステップＳ５０４）。

【００４３】図１乃至図３及び図６を参照すると、リー
ドデータバッファ３１１への先取り処理は、リードデー
タバッファ３１１に空きがある内は（ステップＳ６０
１）、継続的に行われる（ステップＳ６０２）。データ
バッファ３１１が満杯であれば先取り処理は中断し、空
きができると再開する。このリードデータバッファ３１
１への先取りは、所定のデータ量を単位として行われ
る。先取りのためのアクセスの際には、主記憶アクセス
制御回路３４０は、先取管理回路３２０の選択器３２５
から出力された先取りアドレスにより主記憶リード要求
を主記憶装置２００に発行するとともに、主記憶装置２
００に発行したリード要求に係る転送データ量とチャネ
ル番号を先取管理回路３２０に出力する。この出力され
たチャネル番号に従って先取りアドレスレジスタ３２４
の一つが選択器３２５により選択され、転送データ量が
加算器３２６によって加算されて、選択器３２３を介し
て対応する先取りアドレスレジスタ３２４が更新される
（ステップＳ６０３）。

【００４４】この加算の結果、先取り処理におけるペー
ジオーバの発生が検出されると（ステップＳ６０４）、
ページオーバ検出器３２７からデータ転送制御回路３３
０へページオーバが発生した旨が出力される（ステップ
Ｓ６０５）。このページオーバの発生に応答して、デー
タ転送制御回路３３０は、上述のように、次先取アドレ
スレジスタ３２１に保持されていた値を、対応する先取
アドレスレジスタ３２４に移動させる（ステップＳ５０
６）。

【００４５】このように、本発明の実施の形態によれ
ば、先取アドレスレジスタ３２４に保持された先取アド
レスに続く「次の先取アドレス」を保持する次先取アド
レスレジスタ３２１を設けたことにより、先取り処理中
にべージオーバが発生した場合においても、その次の先
取りを継続することができる。

【００４６】（第２の実施の形態）次に、本発明に基づ
く、入出力制御装置及びそのデータの先取り方法の第２
の実施の形態を詳細に説明する。図７および図８を参照
すると、本実施形態の入出力制御装置及びそのデータの
先取り方法の一実施形態が示されている。

【００４７】図７を参照すると、本実施形態の（ＤＭＡ
データ）先取り制御部５が適用されるデータ転送部１０
のブロック構成図が示されている。

【００４８】図７において、データ転送部１０は、主記
憶装置１、入出力制御装置２およびプロセッサ３とによ
り構成される。この入出力制御装置２は、さらに細分化
され、主記憶アクセス制御部４、主記憶リードデータバ
ッファ６１と主記憶ライトデータバッファ６２とを有す
るＤＭＡ制御部６および先取り制御部５とにより構成さ
れる。

【００４９】データ転送部１０の構成例を示す図７にお
いて、プロセッサ３と主記憶装置１との間に存する入出
力制御装置２は、プロセッサ３の指示により主記憶装置
１とチャネル制御部との間のデータ転送を制御する。

【００５０】プロセッサ３は、主記憶装置１上にあるチ
ャネルプログラムを解析し、ＤＭＡ転送要求であれば仮
想アドレスを物理アドレスに変換し、物理アドレス、そ
のカウント長、データ連鎖指示の有無、データの転送方
向（主記憶装置１へのデータライトか主記憶装置１から
のデータリードか）、チャネル番号、を入出力制御装置
２に指示する。また、入出力制御装置２からデータ連鎖
発生の通知があった場合は、次の先取りアドレスおよび
そのカウント長を入出力制御装置２に渡す。

【００５１】入出力制御装置２は、先取り制御部５、主
記憶アクセス制御部４、ＤＭＡ制御部６から成る。

【００５２】ＤＭＡ制御部６は、チャネル制御部からの
要求が主記憶リードであった場合は、主記憶装置１のリ
ードデータバッファからデータをチャネル制御部に転送
する。チャネル制御部からの要求が主記憶ライトであっ
た場合は、主記憶装置１へのライトデータバッファにチ
ャネル制御部からのデータを書き込み、主記憶アクセス
制御部４に主記憶データライトの要求を出す。また、リ
ードデータバッファに空きがあるかどうかを先取り制御
部５に通知する。

【００５３】先取り制御部５は、プロセッサ３からのＤ
ＭＡ転送指示が主記憶装置１からのデータリードであっ
た場合、プロセッサ３から指示された物理アドレス、カ
ウント長より主記憶装置１からのデータリード（先取
り）要求を、主記憶アクセス制御部４に出す。先取り
は、ＤＭＡ制御部６のリードデータバッファが一杯にな
るか、データ連鎖を検出し、次に読み出すべき物理アド
レス、カウント長が無い場合に停止する。

【００５４】主記憶アクセス制御部４は、ＤＭＡ制御部
６からの主記憶データライト要求、先取り制御部５から
の先取り要求を調停し、主記憶装置１へのリード／ライ
ト動作を行う。

【００５５】図８は、本発明の実施形態に於ける先取り
制御部５のより詳細な構成例を示すブロック図である。
図８において、本実施形態の先取り制御部５は、次先取
りアドレスレジスタ５１、先取りアドレスレジスタ５
４、次先取りカウントレジスタ５７、先取りカウントレ
ジスタ６０、セレクタ５２、５３、５５、５８、５９、
６５、加算器５６、減算器６６、データ連鎖検出器６７
を有して構成される。

【００５６】次先取りアドレスレジスタ５１は、先取り
アドレスレジスタ５４に格納される物理アドレスの次ペ
ージの物理アドレスを保持するレジスタ群であり、プロ
セッサ３により物理アドレスがセットされる。また各々
の有効／無効を示すフラグを持つ。

【００５７】次先取りカウントレジスタ５７は、先取り
カウントレジスタ６０に格納される転送長の次のカウン
ト長を保持するレジスタ群であり、プロセッサ３により
転送カウント長がセットされる。また各々の有効／無効
を示すフラグおよびデータ連鎖指示の有無を示すフラグ
を持つ。

【００５８】先取りアドレスレジスタ５４は、現在先取
るべき物理アドレスを保持するレジスタ群であり、セレ
クタ５３のセレクト結果が格納される。また各々の有効
／無効を示すフラグを持つ。

【００５９】先取りカウントレジスタ６０は、現在先取
るべき転送長を保持するレジスタ群であり、セレクタ５
９のセレクト結果が格納される。また各々の有効／無効
を示すフラグおよびデータ連鎖指示の有無を示すフラグ
を持つ。

【００６０】次先取りアドレスレジスタ５１、次先取り
カウントレジスタ５７、先取りアドレスレジスタ５４お
よび先取りカウントレジスタ６０は、同時に起動を掛け
ることが出来るチャネルプログラム数を持つ。本実施形
態では、チャネル毎にチャネルプログラムを起動可能と
し、チャネル数と同じ数のレジスタを持つこととする。

【００６１】先取り調停部は、先取り制御部５に含まれ
る不図示の機能部である。本先取り調停部は、次先取り
アドレスレジスタ５１へのライト制御、セレクタ５２、
５３、５５のセレクト制御、先取りアドレスレジスタ５
４のライト制御を行う。また、次先取りカウントレジス
タ５７へのライト制御、セレクタ５８、５９、６５のセ
レクト制御、先取りカウントレジスタ６０のライト制御
を行う。さらに、データ連鎖検出器からのデータ連鎖検
出信号を受け取る。

【００６２】先取り調停部は、プロセッサ３から次先取
りアドレスレジスタ５１、次先取りカウントレジスタ５
７、先取りアドレスレジスタ５４および先取りカウント
レジスタ６０のセット指示、ＤＭＡ制御部６からは主記
憶リードデータバッファ６１に空きがあるかの信号を受
け取る。

【００６３】先取り調停部は、先取りアドレスレジスタ
５４、先取りカウントレジスタ６０、次先取りアドレス
レジスタ５１および次先取りカウントレジスタ５７の有
効／無効フラグより、どのチャネルの先取りアドレスが
有効であるかを判断する。さらに、複数チャネルに於い
て先取りが必要であれば調停を行い、主記憶アクセス制
御部４に先取り要求を行う。

【００６４】セレクタ５２、５８は、先取り調停部から
の制御信号（チャネル番号）に基づき、次先取りアドレ
スレジスタ５１および次先取りカウントレジスタ５７を
選択する。

【００６５】セレクタ５３、５９は、先取り調停部から
の指示により、加／減算器からの出力、プロセッサ３か
ら指示された先取りアドレスレジスタ５４、若しくは次
先取りカウントレジスタ５７を選択して出力する。

【００６６】セレクタ５５、６５は、先取り調停部から
の制御信号（チャネル番号）に基づき、先取りアドレス
レジスタ５４または先取りカウントレジスタ６０を選択
する。

【００６７】加算器５６は、先取りアドレスに主記憶ア
クセス制御部４から送られてくる主記憶装置１へのデー
タ転送量を加算する。

【００６８】減算器６６は、先取りカウントに主記憶ア
クセス制御部４から送られてくる主記憶装置１へのデー
タ転送量を減算する。

【００６９】データ連鎖検出器６７は、先取りカウント
に主記憶装置１へのデータ転送量を減算た結果が“０”
になり、かつ先取りカウントレジスタ内のデータ連鎖指
示有りの場合にデータ連鎖を検出し、データ連鎖発生時
は先取り調停部に発生を知らせると共にプロセッサ３に
通知する。

【００７０】図７を用いて実施形態の動作例の説明を行
う。プロセッサ３は、チャネルプログラムを解析した結
果が主記憶リードＤＭＡ転送であった場合は、先取り制
御部５にチャネル番号と主記憶装置１の物理アドレス、
転送長およびデータ連鎖の有無を通知し、先取りアドレ
スレジスタ５４および先取りカウントレジスタ６０への
書き込みを指示する。また、データ連鎖指示の場合は、
先取り制御部５にチャネル番号と次の主記憶装置１の物
理アドレス、転送長およびデータ連鎖の有無を通知し、
次先取りアドレスレジスタ５１および次先取りカウント
レジスタ５７への書き込みも指示する。

【００７１】先取り調停部は、プロセッサ３から先取り
アドレスレジスタ５４への書き込み指示を受け付ける
と、セレクタ５３にプロセッサ３から送られて来た物理
アドレスを選択させ、プロセッサ３から送られて来たチ
ャネル番号に対応する先取りアドレスレジスタ５４内か
ら１つを選択し、物理アドレスを書き込むと共に、プロ
セッサ３から送られて来たチャネル番号に対応する先取
りアドレスレジスタの有効表示を行う。

【００７２】また、プロセッサ３から次先取りアドレス
レジスタ５１への書き込み指示を受け付けると、プロセ
ッサ３から送られて来たチャネル番号に対応する先取り
アドレス有効表示を参照し、有効であれば次先取りアド
レスレジスタ５１内の１つを選択し物理アドレスを書き
込むと共に、プロセッサ３から送られて来たチャネル番
号に対応する次先取りアドレスレジスタ有効表示を行
う。

【００７３】逆に、無効であればセレクタ５３にプロセ
ッサ３から送られて来た物理アドレスを選択させ、プロ
セッサ３から送られて来たチャネル番号に対応する先取
りアドレスレジスタ５４内の１つを選択し物理アドレス
を書き込むと共に、プロセッサ３から送られて来たチャ
ネル番号に対応する先取りアドレスレジスタ有効表示を
行う。

【００７４】先取り調停部は、カウントに関しても同様
に、先取りカウントレジスタ６０への書き込み指示を受
け付けると、セレクタ５９にプロセッサ３から送られて
来たカウント長を選択させ、プロセッサ３から送られて
来たチャネル番号に対応する先取りカウントレジスタ６
０内から１つを選択しカウント長を書き込む。これと共
に、プロセッサ３から送られて来たチャネル番号に対応
する先取りカウントレジスタ６０の有効表示を行う。

【００７５】データ連鎖指示を伴う場合は、先取りカウ
ントレジスタ６０内のデータ連鎖表示をデータ連鎖有り
に設定する。またプロセッサ３から次先取りカウントレ
ジスタ５７への書き込み指示を受け付けると、プロセッ
サ３から送られて来たチャネル番号に対応する先取りカ
ウント有効表示を参照し、有効であれば次先取りカウン
トレジスタ５７内の１つを選択しカウント長を書き込む
と共に、プロセッサ３から送られて来たチャネル番号に
対応する次先取りカウントレジスタ有効表示を行う。

【００７６】データ連鎖指示を伴う場合は、次先取りカ
ウントレジスタ５７内のデータ連鎖表示をデータ連鎖有
りに設定する。逆に先取りカウント有効表示が無効であ
れば、セレクタ５９にプロセッサ３から送られて来たカ
ウント長を選択させ、プロセッサ３から送られて来たチ
ャネル番号に対応する先取りカウントレジスタ６０内の
１つを選択しカウント長を書き込むと共に、プロセッサ
３から送られて来たチャネル番号に対応する先取りカウ
ントレジスタ有効表示を行う。データ連鎖を伴う場合
は、先取りカウントレジスタ６０内のデータ連鎖表示を
データ連鎖有りに設定する。

【００７７】先取り調停部は、先取りアドレスレジスタ
５４と先取りカウントレジスタ６０の両方が有効表示を
行っているものがあれば、それらの内の１チャネルを選
択し、主記憶アクセス制御部４にチャネル番号と共に主
記憶リード要求を出す。但し、ＤＭＡ制御部６の主記憶
リードデータバッファ６１が一杯で書き込める余地が無
い場合は、主記憶アクセス制御部４への主記憶リード要
求は抑止する。

【００７８】主記憶アクセス制御部４は、先取り調停部
から主記憶リード要求を受け付けると、先取り調停部か
ら渡されたチャネル番号でセレクタ５５を選択し先取り
アドレスを読み出し、主記憶リード要求を主記憶装置１
に出すと共に主記憶装置１に出したリード要求の転送量
とチャネル番号を先取り制御部５に渡し、先取りアドレ
スと転送量の加算結果をチャネル番号に従った先取りア
ドレスレジスタへ５４の書き込みを指示する。

【００７９】同様に、チャネル番号でセレクタ６５を選
択し先取りカウントを読み出し、先取りカウントと転送
量の減算結果をチャネル番号に従った先取りカウントレ
ジスタ６０への書き込みを指示する。

【００８０】データ連鎖検出部６２が上記先取りカウン
トと転送量の減算結果の“０”を検出し、かつ、先取り
カウントレジスタ内のデータ連鎖が有効になっていた場
合にデータ連鎖を検出し、データ連鎖検出を先取り調停
部に報告すると共に、プロセッサ３にチャネル番号と共
にデータ連鎖検出を報告する。

【００８１】データ連鎖検出を報告された先取り調停部
は、データ連鎖を検出したチャネル番号に対応する先取
りアドレスレジスタおよび先取りカウント有効表示を無
効にすると共に、データ連鎖を検出したチャネルに対応
する次先取りアドレスレジスタ５１および次先取りカウ
ントレジスタ５７の有効表示を検索する。

【００８２】次先取りアドレスレジスタ５１と次先取り
カウントレジスタ５７の両方が有効であった場合は、セ
レクタ５２およびセレクタ５８を、データ連鎖を検出し
たチャネルによりセレクトし、セレクタ５３に次先取り
アドレスレジスタ５１を選択させ、セレクタ５８に次先
取りカウントレジスタ５７を選択させる。

【００８３】データ連鎖を検出したチャネルに応じた先
取りアドレスレジスタ５４に、次先取りアドレスレジス
タ５１の値をロードし、同様に先取りカウントレジスタ
６０に次先取りカウントレジスタ５７の値をデータ連鎖
表示も含めてロードする。これと共に、先取りアドレス
レジスタ５４および先取りカウントレジスタ６０の有効
表示を有効にする。

【００８４】データ連鎖検出を報告されたプロセッサ３
は、報告されたチャネル制御部に対する転送に次アドレ
スおよびカウントが必要であれば、先取り制御部５にチ
ャネル番号、主記憶装置１の物理アドレス、カウント長
およびデータ連鎖の有無を通知し、次先取りアドレスレ
ジスタ５１および次先取りカウントレジスタ５７への書
き込みを指示する。

【００８５】（変化例）上記の実施形態では、先取りア
ドレスレジスタ５４、先取りアドレスレジスタ有効表示
ビット、次先取りアドレスレジスタ５１および次先取り
アドレスレジスタ有効表示ビットをチャネル対応とし
た。しかし同時に起動をかけることが出来るチャネルプ
ログラム数（ｎ個）持てば意味をなすので、チャネル対
応で無くともチャネルプログラム起動時に、１〜ｎの数
を割り当て、その番号で上記レジスタ、有効表示ビット
を選択することにしても良い。

【００８６】上記の実施形態によれば、入出力制御装置
に於けるデータ先取り機構に、先取るべきアドレスとそ
のカウント長、その次に先取るべきアドレスとそのカウ
ント長を設定可能とする。このことにより、データ連鎖
（カウント長が“０”かつデータ連鎖指示有り）検出時
に、即座に次チャネルプログラムエントリに従い先取り
を開始出来る。

【００８７】図８において、先取りアドレスレジスタ５
４に格納されたアドレスで主記憶装置１からの読み出し
動作を行う。先取りアドレスレジスタ５４およびカウン
ト長は、主記憶装置１から読み出したデータ量に従って
更新され、データ連鎖が発生した時点で、次先取りアド
レスレジスタ５１およびそのカウント長より値をロード
し先取りを続ける。これと同時に、マイクロプログラム
に次次先取りアドレスおよびカウント長の設定を要求す
る。マイクロプログラムは、アドレス変換を行って次次
先取りアドレスおよびカウント長を設定する。

【００８８】よって、予めプロセッサにて次に先取るべ
きアドレスおよびカウント長をレジスタに設定しておく
ことにより、ページオーバ検出時に次先取りアドレスよ
り先取りを開始することができ、入出力動作のスループ
ット向上が図れる。

【００８９】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。

【００９０】

【発明の効果】以上の説明より明かなように、本発明の
入出力制御装置及びそのデータの先取り方法は、現在先
取るべき物理アドレスを保持し、現在先取るべき転送長
を保持し、保持された物理アドレスの次ページの物理ア
ドレスを保持し、格納された転送長の次のカウント長を
保持する。これにより、データ連鎖発生時に、次アドレ
スをロードし先取りを続けることにより、効率よく先取
りを行える。

【図面の簡単な説明】

【図１】本発明が適用される情報処理システムの構成を
示すブロック図である。

【図２】本発明の第１の実施の形態による入出力制御装
置の構成を示すブロック図である。

【図３】本発明の入出力制御装置の第１の実施の形態に
おける先取管理回路の構成を示すブロック図である。

【図４】本発明の第１の実施の形態における入出力命令
の発行処理の動作を示す図である。

【図５】本発明の第１の実施の形態におけるデータ転送
処理の動作を示す図である。

【図６】大発明の第１の実施の形態における先取り処理
の動作を示す図である。

【図７】本発明の入出力制御装置の第２の実施形態が適
用されたデータ転送部のブロック構成図が示されてい
る。

【図８】本発明の第２の実施形態に於ける先取り制御部
のより詳細な構成例を示すブロック図である。

【図９】従来例のデータ転送部のブロック構成図を示し
ている。

【図１０】従来例に於ける先取り制御部のより詳細な構
成例を示すブロック図である。

【符号の説明】

１、２００ 主記憶装置 ２、３００ 入出力制御装置 ３ プロセッサ ４ 主記憶アクセス制御部 ５ 先取り制御部 ６ ＤＭＡ制御部 １０ データ転送部 ５１ 次先取りアドレスレジスタ ５２、５３、５５、５８、５９、６５ セレクタ ５４ 先取りアドレスレジスタ ５６ 加算器 ５７ 次先取りカウントレジスタ ６０ 先取りカウントレジスタ ６１ 主記憶リードデータバッファ ６２ 主記憶ライトデータバッファ ６６ 減算器 ６７ データ連鎖検出器 １００ 処理装置 ４００ システムバス ５００ チャネル制御装置 ８００ チャネルカード ７００ ディスク制御装置 ８００ ディスク装置 ９００ ＬＡＮプロセッサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/08 Ｇ０６Ｆ 12/08 Ｘ Ｇ 13/12 ３４０ 13/12 ３４０Ｄ Ｆターム(参考） 5B005 JJ12 KK15 LL11 MM23 NN01 NN43 5B013 AA20 5B014 EA03 GC22 GC23 GD24 5B033 AA04 BC06 DB06 DC02 5B061 BA03 DD01 DD06 DD09 DD11 PP01

Claims (6)

【特許請求の範囲】
1. 【請求項１】 主記憶装置からのデータを先取りして保
   持するデータバッファと、 このデータバッファに先取りするための先取アドレスを
   保持する先取アドレスレジスタと、 現在先取るべきデータの転送長を保持する先取りカウン
   トレジスタと、 この先取アドレスレジスタに保持された先取アドレスの
   次の先取りアドレスを保持する次先取アドレスレジスタ
   と、 前記先取りカウントレジスタに格納される転送長の次の
   カウント長を保持する次先取りカウントレジスタと、 を含み構成されたことを特徴とする入出力制御装置。
2. 【請求項２】 前記先取アドレスが保持する先取アドレ
   スと、前記次先取アドレスレジスタが保持する次の先取
   りアドレスとは、物理アドレスであることを特徴とする
   請求項１記載の入出力制御装置。
3. 【請求項３】 前記入出力制御装置は所定の装置間に設
   置され、前記データのデータ連鎖発生時にデータ先取り
   の高効率化を可能としたことを特徴とする請求項２記載
   の入出力制御装置。
4. 【請求項４】 前記次先取りアドレスレジスタ、次先取
   りカウントレジスタ、先取りアドレスレジスタおよび先
   取りカウントレジスタは、同時に起動を掛けることが出
   来るチャネルプログラム数を持つことを特徴とする請求
   項１から３の何れかに記載の入出力制御装置。
5. 【請求項５】 前記先取りアドレスレジスタおよび前記
   先取りカウントレジスタはレジスタ郡で構成され、前記
   入出力制御装置は前記レジスタ郡が保持するデータの入
   出力を選択するセレクタをさらに有し、当該入出力制御
   装置は動作を制御する所定のプロセッサと接続され、前
   記次先取りアドレスレジスタへ前記プロセッサにより物
   理アドレスがセットされ各々の有効／無効を示すフラグ
   を持ち、前記次先取りカウントレジスタへ前記プロセッ
   サにより転送カウント長がセットされ各々の有効／無効
   を示すフラグおよびデータ連鎖指示の有無を示すフラグ
   を持ち、前記先取りアドレスレジスタへは前記セレクタ
   のセレクト結果が格納され各々の有効／無効を示すフラ
   グを持ち、前記先取りカウントレジスタへは前記セレク
   タのセレクト結果が格納され各々の有効／無効を示すフ
   ラグおよびデータ連鎖指示の有無を示すフラグを持つこ
   とを特徴とする請求項２から４の何れかに記載の入出力
   制御装置。
6. 【請求項６】 主記憶装置からのデータを先取りして保
   持するデータバッファ工程と、 このデータバッファ工程で先取りする先取アドレスを保
   持する先取アドレスレジスタ工程と、 現在先取るべきデータの転送長を保持する先取りカウン
   トレジスタ工程と、 この先取アドレスレジスタ工程に保持された先取アドレ
   スの次の先取りアドレスを保持する次先取アドレスレジ
   スタ工程と、 前記先取りカウントレジスタ工程に格納される転送長の
   次のカウント長を保持する次先取りカウントレジスタ工
   程と、 を含み構成されたことを特徴とするデータの先取り方
   法。