JP2000349815A - 帯域割り当て方法 - Google Patents
帯域割り当て方法Info
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Abstract
等間隔な時分割多重が行え、且つ、通信容量に対応した
周期で、できるだけ効率よく多重化できる様にすること
を目的とする。 【解決手段】 An回数の時間の中に、Bn回数のポ−
リングが行える帯域の場合、ポ−リングの単位時間に1
回、ワ−クレジスタWnの出力に、Bnレジスタからの
ポ−リング回数Bnを加算した加算結果が、Anレジス
タの出力Anよりも大きいか、または等しい場合、1
回、ポ−リングを割り当てると同時に、(加算結果−回
数An)の値をワ−クレジスタに格納させることを、各
通信に対して行い、繰り返すことにより、等間隔に帯域
を割り当てるように構成する。
Description
複数の通信を時分割多重により収容するポ−リング方式
の通信において、ポ−リング方式で多重化する際、でき
るだけ等間隔な時分割多重が行え、且つ、通信容量に対
応した周期で、できるだけ効率よく多重化できる様にす
る。
構成図、図12は従来のポ−リングテ−ブル方式を用い
たポ−リング説明図で、(a)はポ−リング発生回路の
要部構成図、(b)は(a)の動作説明図、図13は従
来のカウンタ方式を用いたポ−リング発生回路の要部構
成図、図14は図13の説明図で、(a)は加入者装置
(1〜n)用カウンタ部の要部構成図、(b)は動作説
明図である。
n は加入者装置、13は監視制御情報部、14、15は
メモリ、16は切り換え回路、17、31はポ−リング
制御回路、21〜2nは加入者装置用カウンタ部、30
は調停回路である。
(Asynchronous Transfer Mode−Passive Optical Netw
ork)のネットワ−ク構成は、図11に示す様に、局装置
11から複数の加入者装置121 〜12n を光ファイバ
−を通して受動素子であるスタ−カプラと呼ばれるスプ
リッタにより接続する。
〜12n への下りの情報は、ATMセルの連続信号によ
り伝達され、各加入者装置が自分宛の情報を受け取るこ
とにより通信を行う。
号は、局装置からポ−リングを行い、1つのタイムスロ
ットに1つの加入者装置を割り当て、また局→加入者→
局のラウンドトリップディレイを全ての加入者に対して
一定にすることにより、衝突を回避して通信を行う。
長さは通常、異っているので、このままの状態で通信を
行うと、信号が衝突する恐れがある。
遅延量を与え、局から遠い加入者に対しては小さい遅延
量を与えることにより、ラウンドトリップディレイを全
ての加入者に対して一定にしている。
応じたポ−リングを発生させる回路が必要となる。
に示す様な回路になっており、図12(b)の左側に示
す様に、メモリの各アドレスに対応する加入者装置の番
号が格納されている。
14のアドレス0,1,2,・・nに対応する加入者装
置の番号を順次、読み出して、対応する加入者装置に対
してポ−リングを行う。
ない部分に対してはポ−リングは行わない。
リ14,メモリ15と2面設けられており、最初はメモ
リ14の内容に従ってポ−リングを行っているが、例え
ば、#1加入者装置に対してポ−リング数を変更した
い、即ち、ポ−リングの帯域を変更したいと云う状態が
生じた場合、使用中のメモリを変更するのではなく、ポ
−リング制御回路17内の図示しないCPUが、まず未
使用のメモリ15にアクセスして、例えば、図12
(b)の左側に示す様に、変更後のポ−リングテ−ブル
を書き込む。
−リングを行った後、メモリ15に切り換える。
リテ−ブルを用いて、変更になったポ−リングが開始さ
れる。
ロットに対応するアドレスをもったメモリに、どの加入
者装置にポ−リングするのかの情報を2面持ち、一方
(メモリ14)は下りのポ−リング信号を発生させるも
のに使用し、他方(メモリ15)は帯域を変更する為に
ポ−リング制御回路17によりアクセスして、ポ−リン
グテ−ブルを変更し、変更し終えたら2つのメモリの面
を切り換えてポ−リングの帯域を変更する様にしたもの
である。
中のものに影響を与えない様にすることができる。
17のCPUのファ−ムウエアなどにより、ポ−リング
テ−ブルの中身を全部、書き換えなければならないの
で、帯域の変更には少々時間がかかる。
中における各加入者装置へのポ−リング回数を、図14
(a)に示す様に、レジスタ211 からカウンタ212
にセットしておく。
ント値が0以上ならばポ−リングを発生させ、その時に
カウンタの値を1だけ減算する。これを、次の各加入者
装置用カウンタ部に対しても同じことを行う。
用カウンタ部に対して上記と同じ処理を行う。全てのカ
ウンタが0の場合はポ−リングをしない。
ウンタにポ−リング回数を設定して同じことを繰り返
す。
がどの様に行われれているかを見ると、「ある周期」
で、通信1,通信2,通信3・・・通信n,通信1,通
信3・・・通信n,通信1,通信n,通信1,なしとな
り、「ある周期」のポ−リング回数は、通信1が4回、
通信2が1回、通信3が2回、通信nが3回となり、ポ
−リング周期が一定にならない。
る方法では、1/N(Nは自然数)の帯域のみの発生し
かできない。
できないことになる。これでは帯域の設定が荒過ぎる。
時、次に設定できる帯域が75MHzでは帯域の設定が
荒過ぎ、100MHzの帯域を希望しても設定すること
ができない。
に、(1)ポ−リングテ−ブルを使用する方式の場合、
1.帯域の変更に少々時間がかかる。(2)カウンタを
使用する方式の場合、1.ポ−リング周期が一定になら
ない。
する際、できるだけ等間隔な時分割多重が行え、且つ、
通信容量に対応した周期で、できるだけ効率よく多重化
できる様にすることである。
御回路説明図、図2は本発明のポ−リング方式説明図で
ある。
定常的で、容量が異なる複数の通信を、時分割多重によ
り収容する通信において、An回数の時間が格納された
Anレジスタと、Bn回数のポ−リングが格納されたB
nレジスタと、ワ−クレジスタWnとを設け、An回数
の時間中に、Bn回数のポ−リングが行える帯域の場
合、単位時間に1回、ワ−クレジスタWnの出力に、B
nレジスタからの回数Bnを加算するが、加算結果が回
数Anよりも大きいか、または等しい場合、1回、ポ−
リングを割り当てると同時に、(加算結果−回数An)
の値をワ−クレジスタWnに格納させることを、各通信
に対して行い、繰り返すことにより、等間隔に帯域を割
り当てる様にした。
ジスタWを、nアドレスを有するワ−クレジスタRAM
で構成し、アドレスが各通信1〜通信nを示し、各通信
の計算途中の結果を格納させると共に、回数An中に、
回数Bnのポ−リングを発生させる為、その値をAレジ
スタRAMまたはBレジスタRAMにそれぞれ格納し、
単位時間中に、通信1〜通信nまでの通信割当の計算を
時分割で行う様にした。
Anを、各通信において共通化することにより、回路を
簡易化できる様にした。
クレジスタWn の初期値を、各通信により異なった値に
設定することにより、各通信の競合する確率を低くする
様にした。
られたデータが格納されたメモリテ−ブルとカウンタを
設ける。
て、メモリテ−ブルに与えることにより、対応するデ−
タを読み出して、上記通信割当の計算を行う様にした。
スタに格納された時間Anを、2n に固定することによ
り、減算部分をなくし、比較部分としてオ−バ−フロ−
を使用することにより、回路を簡略化できる様にした。
で、容量の異なる複数の通信を時分割多重により収容す
る通信において、一つの通信については、できるだけ等
間隔に時分割多重を行う方式で、例えば、図1に示す様
に、4つの通信を対応するメモリに格納し、多重化制御
回路からの制御信号により動作したセレクタによって、
4つの通信を通信路に多重化する場合、通信容量に応じ
た周期で(等間隔で)、できるだけ効率よく多重化する
為の多重化制御回路で使用することを目的とする。
る場合を考える(図2参照)。
1)ポ−リングを行っているかを考えると、Y1=(Y
/X)×ZY1が1以上になるには、Y1=(Y/X)
×Z1 ≧ 1Y×Z1 ≧ Xとなる点を探せばよ
い。
≧ 2×Xとなる点を探せばよい。
とも書ける。
間)にY個のポ−リングを、ワ−クレジスタWで加算し
ていって、X時間以上になった時、ポ−リングをして、
ワ−クレジスタWからXを引く。
に応じた周期で(等間隔で)、できるだけ効率よく多重
化することができる。
部構成図で、(a)は等間隔発生回路の一例を示す図、
(b)は多重化制御回路の一例を示す図である。
2の本発明の実施例の要部構成図、図6は図5の動作説
明図である。
図、図8は第4の本発明の実施例の説明図で、(a)は
ワ−クレジスタの初期値を各通信により異なった値に設
定した時の競合状態説明図、(b)はポ−リング周期説
明図、図9は第5の本発明の実施例の要部構成図、図1
0は第6の本発明の実施例の要部構成図である。
1 はA1レジスタ、331 はW1レジスタ、34は加算
部分、35は比較部分、36は減算部分、37はセレク
タ、312 はBレジスタRAM、322 はAレジスタR
AM、332 はWレジスタRAM、40はFIFO、5
0、501 、 51はカウンタ、323 はAレジスタ、
52はRAMテ−ブル、55はnビット加算部分、60
は書き込み制御部分である。
て説明する。
する。 B1レジスタ311 には、ポ−リング数(例
えば、単位時間毎に3個のポ−リング)が、 A1レ
ジスタ321 には、ある時間(例えば、時間1〜時間1
0までの10回の時間)が、それぞれ格納されていると
する( 図4の左側参照) 。 セレクタ37は、加算部
分34の出力値が、A1レジスタの値10よりも小さい
時は“0”側を、A1レジスタの値10よりも大きい
か、または等しい時は“1”側を、それぞれ、セレクト
して、W1レジスタ331 に格納する様になっている。
等間隔発生回路中のW1レジスタの動作を説明する。
ポ−リング数が“0”の状態にある。 さて、時間1の
時、B1レジスタ311 から3個のポ−リングが加算部
分34に入力すると、加算部分の出力3が比較部分35
に加えられる。
10が加えられているので、加算部分の出力とA1レジ
スタの出力の大小を比較する。
加算部分の出力3の為、ポ−リングは送出されず、加算
部分の出力3がセレクタ37を介してW1レジスタ33
1 に格納される(図4の時間1参照)。
力3と、B1レジスタ311 からの出力3を加算した出
力6が比較部分35に加えられ、再び、A1レジスタの
出力10との大小を比較するが、A1レジスタの出力1
0>加算部分の出力6の為、再び、セレクタ37を介し
てW1レジスタ331 に出力6が格納される(図4の時
間2参照)。
1レジスタには加算部分の出力9が格納される。
2となり、A1レジスタの出力10≦12の状態の為、
ポ−リングを送出すると共に、12−10=2をセレク
タ37を介してW1レジスタ331 に戻す(図4の時間
4参照)。
間4、時間7、時間10の時点で、それぞれポ−リング
信号が送出される。
3、時間7〜時間10のでの時間間隔3、時間10から
時間4までの時間間隔4と、ほぼ等間隔にポ−リングが
割り当てられる。
ついては、上記で説明した「単位時間」と言っている一
回のポ−リング時間中に、上記の各「等間隔発生回路」
から出力される通信割当信号を、FIFOメモリに格納
しておけばよいのであって、クロックとしてはポ−リン
グよりも短い時間で動いている為、非常に難しい競合制
御ではない。
信1用、通信2用、・・通信n用の順に、FIFOにコ
−ド化して入れておけば、その順番に従って、図1に示
すセレクタが、対応する通信を順次、通信路に送出す
る。
する。
路を全部別々に作り、これらの回路に対して、通信競合
制御を行った。
て、これを1つの回路で実現する方法である。
レジスタをRAMに変更し、ポ−リングの単位時間と言
っている時間の間に、1〜nの通信用ポ−リングを全部
処理できる様にすることで、RAMを使用して1つにま
とめたものである。
ドレスを通信1用〜通信n用に割り当てる。
終了すればよいので、早いクロックを使用しなければな
らない。
が、図5に示す様に、カウンタ50からBレジスタRA
M312 、AレジスタRAM322 、WレジスタRAM
332にアドレスを与え、単位時間中に、そのカウンタ
を一巡させれば、全て処理が完了する様になっている。
に、Wレジスタをnアドレス持ったRAMで実現し、ア
ドレスが各通信1〜通信nを示し、各通信の計算途中の
結果を格納する。
n(ポ−リング数)を発生させる為、対応する値を各A
レジスタRAMとBレジスタRAMに格納し、単位時間
中に、通信1〜通信nまでの通信割当の計算を時分割で
行う様にしている。
るものであるが、この時間は各通信によって異なるもの
ではなく、同じ時間にすることがある。例えば、第1の
本発明では、AnレジスタをAレジスタ1つだけにす
る。(Aレジスタ323 は固定値でもよい。)第2の本
発明では、AレジスタRAMを、Aレジスタ1つだけに
する。(Aレジスタ323 は固定値でもよい。)つま
り、各通信において、ある時間を1つに決めた場合(例
えば、時間1〜時間10までの10の時間と決めた
時)、Aレジスタまたは、AレジスタRAMが、1 つの
Aレジスタ323 だけにすることができる。
の回路が簡単化できる。
値は、例えば、0であるが、初期値が0でなくてもよ
い。
なった値にすることにより、ポ−リング送出タイミング
をずらし、各通信が競合する確率を低くする様にした。
初期値が通信1、通信2に対して0の場合、(1)に示
す様にポ−リング送出タイミングの全てにおいて通信1
と通信2は競合しあう。
出タンミングとして、通信1に対してはワ−クレジスタ
W=0,通信2に対してはワ−クレジスタW=A/2に
設定すると、ポ−リング送出のタイミングがずれて、競
合する確率が低下する。
期値が0の場合と、5の場合について、時間1〜時間1
0までの間、ポ−リング競合の状態を示した図である
が、図に示す様に、初期値をずらすことにより、ポ−リ
ング送出時の競合は現れない。
間隔発生回路から出力されるデ−タを多重化制御回路内
のRAMテ−ブルに格納する。
スとして、RAMテ−ブル52に与えることにより、対
応する等間隔発生回路の出力を取り出すことができる。
路の出力を、1個の多重化制御回路だけで送出すること
ができ、回路構成が簡略化される。
る。
本発明の等間隔発生回路を簡略化したものである。
いるある時間Xを、2n 時間に固定すると、回路構成が
更に簡単になる。
果、2n よりも大きいということは、オ−バ−フロ−を
意味し、W1レジスタ331 からXを減算する必要もな
い。
見ることで、図3中の減算部分36比較部分35、セレ
クタが不要となり、図10に示す様な回路に簡略化し
た。
に送出すればよい。
間中にY個のポ−リングを、できるだけ周期的に発生す
ることが可能となる為、通信容量に応じた周期で(等間
隔で)、できるだけ効率よく多重化することができる。
る。
リング説明図である。
回路の要部構成図である。
御情報部14、15 メモリ16 切り換え回路17、
31 ポ−リング制御回路21〜2nは加入者装置用カ
ウンタ部30 調停回路311 B1レジスタ321
A1レジスタ331 W1レジスタ34 加算部分3
5 比較部分36 減算部分37 セレクタ31
2 BレジスタRAM322 AレジスタRAM332
WレジスタRAM40 FIFO50、501 、5
1 カウンタ323 Aレジスタ52 RAMテ−ブル
55 nビット加算部分60 書き込み制御部分
Claims (6)
- 【請求項1】 各通信の容量が定常的で、容量が異なる
複数の通信を、時分割多重により収容する通信におい
て、An回数の時間が格納されたAnレジスタと、Bn
回数のポ−リングが格納されたBnレジスタと、ワ−ク
レジスタWnとを設け、An回数の時間中に、Bn回数
のポ−リングが行える帯域の場合、単位時間に1回、ワ
−クレジスタWnの出力に、Bnレジスタからの回数B
nを加算するが、加算結果が回数Anよりも大きいか、
または等しい場合、1回、ポ−リングを割り当てると同
時に、(加算結果−回数An)の値をワ−クレジスタW
nに格納させることを、各通信に対して行い、繰り返す
ことにより、等間隔に帯域を割り当てる様にしたことを
特徴とする帯域割り当て方法。 - 【請求項2】 請求項1記載のワ−クレジスタWを、n
アドレスを有するワ−クレジスタRAMで構成し、アド
レスが各通信1〜通信nを示し、各通信の計算途中の結
果を格納させると共に、回数An中に、回数Bnのポ−
リングを発生させる為、その値をAレジスタRAMまた
はBレジスタRAMにそれぞれ格納し、単位時間中に、
通信1〜通信nまでの通信割当の計算を時分割で行う様
にしたことを特徴とする帯域割り当て方法。 - 【請求項3】 請求項1、2記載の回数Anを、各通信
において共通化することにより、回路を簡易化できる様
にしたことを特徴とする帯域割り当て方法。 - 【請求項4】 請求項1〜3記載のワ−クレジスタWn
の初期値を、各通信により異なった値に設定することに
より、各通信の競合する確率を低くする様にしたことを
特徴とする帯域割り当て方法。 - 【請求項5】 請求項1〜請求項4で得られたデータが
格納されたメモリテ−ブルとカウンタを設け、該カウン
タの出力をアドレスとして、メモリテ−ブルに与えるこ
とにより、対応するデ−タを読み出して、上記通信割当
の計算を行う様にしたことを特徴とする帯域割り当て方
法。 - 【請求項6】 請求項1記載のAnレジスタに格納され
た時間Anを、2nに固定することにより、減算部分を
なくし、比較部分としてオ−バ−フロ−を使用すること
により、回路を簡略化できる様にしたことを特徴とする
帯域割り当て方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15821599A JP3736206B2 (ja) | 1999-06-04 | 1999-06-04 | 帯域割り当て方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15821599A JP3736206B2 (ja) | 1999-06-04 | 1999-06-04 | 帯域割り当て方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000349815A true JP2000349815A (ja) | 2000-12-15 |
JP3736206B2 JP3736206B2 (ja) | 2006-01-18 |
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ID=15666806
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---|---|---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010220036A (ja) * | 2009-03-18 | 2010-09-30 | Oki Electric Ind Co Ltd | ゲートウェイ装置、その制御方法、システム、制御方法を実行させるためのプログラム及びそれを記録した記録媒体 |
-
1999
- 1999-06-04 JP JP15821599A patent/JP3736206B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010220036A (ja) * | 2009-03-18 | 2010-09-30 | Oki Electric Ind Co Ltd | ゲートウェイ装置、その制御方法、システム、制御方法を実行させるためのプログラム及びそれを記録した記録媒体 |
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