JP2000349815A - 帯域割り当て方法 - Google Patents
帯域割り当て方法Info
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Abstract
(57)【要約】
【課題】 ポ−リング方式で多重化する際、できるだけ
等間隔な時分割多重が行え、且つ、通信容量に対応した
周期で、できるだけ効率よく多重化できる様にすること
を目的とする。 【解決手段】 Ａｎ回数の時間の中に、Ｂｎ回数のポ−
リングが行える帯域の場合、ポ−リングの単位時間に１
回、ワ−クレジスタＷｎの出力に、Ｂｎレジスタからの
ポ−リング回数Ｂｎを加算した加算結果が、Ａｎレジス
タの出力Ａｎよりも大きいか、または等しい場合、１
回、ポ−リングを割り当てると同時に、（加算結果−回
数Ａｎ）の値をワ−クレジスタに格納させることを、各
通信に対して行い、繰り返すことにより、等間隔に帯域
を割り当てるように構成する。
等間隔な時分割多重が行え、且つ、通信容量に対応した
周期で、できるだけ効率よく多重化できる様にすること
を目的とする。 【解決手段】 Ａｎ回数の時間の中に、Ｂｎ回数のポ−
リングが行える帯域の場合、ポ−リングの単位時間に１
回、ワ−クレジスタＷｎの出力に、Ｂｎレジスタからの
ポ−リング回数Ｂｎを加算した加算結果が、Ａｎレジス
タの出力Ａｎよりも大きいか、または等しい場合、１
回、ポ−リングを割り当てると同時に、（加算結果−回
数Ａｎ）の値をワ−クレジスタに格納させることを、各
通信に対して行い、繰り返すことにより、等間隔に帯域
を割り当てるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、通信容量が異なる
複数の通信を時分割多重により収容するポ−リング方式
の通信において、ポ−リング方式で多重化する際、でき
るだけ等間隔な時分割多重が行え、且つ、通信容量に対
応した周期で、できるだけ効率よく多重化できる様にす
る。
複数の通信を時分割多重により収容するポ−リング方式
の通信において、ポ−リング方式で多重化する際、でき
るだけ等間隔な時分割多重が行え、且つ、通信容量に対
応した周期で、できるだけ効率よく多重化できる様にす
る。
【０００２】
【従来の技術】図１１はＡＴＭ−ＰＯＮのネットワ−ク
構成図、図１２は従来のポ−リングテ−ブル方式を用い
たポ−リング説明図で、（ａ）はポ−リング発生回路の
要部構成図、（ｂ）は（ａ）の動作説明図、図１３は従
来のカウンタ方式を用いたポ−リング発生回路の要部構
成図、図１４は図１３の説明図で、（ａ）は加入者装置
（１〜ｎ）用カウンタ部の要部構成図、（ｂ）は動作説
明図である。
構成図、図１２は従来のポ−リングテ−ブル方式を用い
たポ−リング説明図で、（ａ）はポ−リング発生回路の
要部構成図、（ｂ）は（ａ）の動作説明図、図１３は従
来のカウンタ方式を用いたポ−リング発生回路の要部構
成図、図１４は図１３の説明図で、（ａ）は加入者装置
（１〜ｎ）用カウンタ部の要部構成図、（ｂ）は動作説
明図である。
【０００３】なお、図中の１１は局装置、１２1 〜１２
n は加入者装置、１３は監視制御情報部、１４、１５は
メモリ、１６は切り換え回路、１７、３１はポ−リング
制御回路、２１〜２ｎは加入者装置用カウンタ部、３０
は調停回路である。
n は加入者装置、１３は監視制御情報部、１４、１５は
メモリ、１６は切り換え回路、１７、３１はポ−リング
制御回路、２１〜２ｎは加入者装置用カウンタ部、３０
は調停回路である。
【０００４】以下、図１１〜図１４を説明する。
【０００５】先ず、図１１において、ＡＴＭ−ＰＯＮ
（Asynchronous Transfer Mode−Passive Optical Netw
ork)のネットワ−ク構成は、図１１に示す様に、局装置
１１から複数の加入者装置１２1 〜１２n を光ファイバ
−を通して受動素子であるスタ−カプラと呼ばれるスプ
リッタにより接続する。
（Asynchronous Transfer Mode−Passive Optical Netw
ork)のネットワ−ク構成は、図１１に示す様に、局装置
１１から複数の加入者装置１２1 〜１２n を光ファイバ
−を通して受動素子であるスタ−カプラと呼ばれるスプ
リッタにより接続する。
【０００６】この時、局装置１１から加入者装置１２1
〜１２n への下りの情報は、ＡＴＭセルの連続信号によ
り伝達され、各加入者装置が自分宛の情報を受け取るこ
とにより通信を行う。
〜１２n への下りの情報は、ＡＴＭセルの連続信号によ
り伝達され、各加入者装置が自分宛の情報を受け取るこ
とにより通信を行う。
【０００７】また、加入者装置から局装置への上りの信
号は、局装置からポ−リングを行い、１つのタイムスロ
ットに１つの加入者装置を割り当て、また局→加入者→
局のラウンドトリップディレイを全ての加入者に対して
一定にすることにより、衝突を回避して通信を行う。
号は、局装置からポ−リングを行い、１つのタイムスロ
ットに１つの加入者装置を割り当て、また局→加入者→
局のラウンドトリップディレイを全ての加入者に対して
一定にすることにより、衝突を回避して通信を行う。
【０００８】即ち、局→加入者→局間の光ファイバ−の
長さは通常、異っているので、このままの状態で通信を
行うと、信号が衝突する恐れがある。
長さは通常、異っているので、このままの状態で通信を
行うと、信号が衝突する恐れがある。
【０００９】そこで、局に近い加入者に対しては大きな
遅延量を与え、局から遠い加入者に対しては小さい遅延
量を与えることにより、ラウンドトリップディレイを全
ての加入者に対して一定にしている。
遅延量を与え、局から遠い加入者に対しては小さい遅延
量を与えることにより、ラウンドトリップディレイを全
ての加入者に対して一定にしている。
【００１０】この為、局装置には各加入者装置の帯域に
応じたポ−リングを発生させる回路が必要となる。
応じたポ−リングを発生させる回路が必要となる。
【００１１】このポ−リング発生回路は、図１２（ａ）
に示す様な回路になっており、図１２（ｂ）の左側に示
す様に、メモリの各アドレスに対応する加入者装置の番
号が格納されている。
に示す様な回路になっており、図１２（ｂ）の左側に示
す様に、メモリの各アドレスに対応する加入者装置の番
号が格納されている。
【００１２】そこで、ポ−リングのタイミングでメモリ
１４のアドレス０，１，２，・・ｎに対応する加入者装
置の番号を順次、読み出して、対応する加入者装置に対
してポ−リングを行う。
１４のアドレス０，１，２，・・ｎに対応する加入者装
置の番号を順次、読み出して、対応する加入者装置に対
してポ−リングを行う。
【００１３】なお、加入者装置の番号が書き込まれてい
ない部分に対してはポ−リングは行わない。
ない部分に対してはポ−リングは行わない。
【００１４】ここで、図１２（ａ）中のメモリは、メモ
リ１４，メモリ１５と２面設けられており、最初はメモ
リ１４の内容に従ってポ−リングを行っているが、例え
ば、＃１加入者装置に対してポ−リング数を変更した
い、即ち、ポ−リングの帯域を変更したいと云う状態が
生じた場合、使用中のメモリを変更するのではなく、ポ
−リング制御回路１７内の図示しないＣＰＵが、まず未
使用のメモリ１５にアクセスして、例えば、図１２
（ｂ）の左側に示す様に、変更後のポ−リングテ−ブル
を書き込む。
リ１４，メモリ１５と２面設けられており、最初はメモ
リ１４の内容に従ってポ−リングを行っているが、例え
ば、＃１加入者装置に対してポ−リング数を変更した
い、即ち、ポ−リングの帯域を変更したいと云う状態が
生じた場合、使用中のメモリを変更するのではなく、ポ
−リング制御回路１７内の図示しないＣＰＵが、まず未
使用のメモリ１５にアクセスして、例えば、図１２
（ｂ）の左側に示す様に、変更後のポ−リングテ−ブル
を書き込む。
【００１５】そして、メモリ１４の最終アドレスまでポ
−リングを行った後、メモリ１５に切り換える。
−リングを行った後、メモリ１５に切り換える。
【００１６】これにより、メモリ１５に格納されたメモ
リテ−ブルを用いて、変更になったポ−リングが開始さ
れる。
リテ−ブルを用いて、変更になったポ−リングが開始さ
れる。
【００１７】つまり、ポ−リング発生回路は、上りのス
ロットに対応するアドレスをもったメモリに、どの加入
者装置にポ−リングするのかの情報を２面持ち、一方
（メモリ１４）は下りのポ−リング信号を発生させるも
のに使用し、他方（メモリ１５）は帯域を変更する為に
ポ−リング制御回路１７によりアクセスして、ポ−リン
グテ−ブルを変更し、変更し終えたら２つのメモリの面
を切り換えてポ−リングの帯域を変更する様にしたもの
である。
ロットに対応するアドレスをもったメモリに、どの加入
者装置にポ−リングするのかの情報を２面持ち、一方
（メモリ１４）は下りのポ−リング信号を発生させるも
のに使用し、他方（メモリ１５）は帯域を変更する為に
ポ−リング制御回路１７によりアクセスして、ポ−リン
グテ−ブルを変更し、変更し終えたら２つのメモリの面
を切り換えてポ−リングの帯域を変更する様にしたもの
である。
【００１８】これにより、帯域が変更でき、しかも通信
中のものに影響を与えない様にすることができる。
中のものに影響を与えない様にすることができる。
【００１９】しかし、この方式は、ポ−リング制御回路
１７のＣＰＵのファ−ムウエアなどにより、ポ−リング
テ−ブルの中身を全部、書き換えなければならないの
で、帯域の変更には少々時間がかかる。
１７のＣＰＵのファ−ムウエアなどにより、ポ−リング
テ−ブルの中身を全部、書き換えなければならないの
で、帯域の変更には少々時間がかかる。
【００２０】次に、図１３に示す方式は、ある固定周期
中における各加入者装置へのポ−リング回数を、図１４
（ａ）に示す様に、レジスタ２１1 からカウンタ２１2
にセットしておく。
中における各加入者装置へのポ−リング回数を、図１４
（ａ）に示す様に、レジスタ２１1 からカウンタ２１2
にセットしておく。
【００２１】そして、各加入者装置用カウンタ部のカウ
ント値が０以上ならばポ−リングを発生させ、その時に
カウンタの値を１だけ減算する。これを、次の各加入者
装置用カウンタ部に対しても同じことを行う。
ント値が０以上ならばポ−リングを発生させ、その時に
カウンタの値を１だけ減算する。これを、次の各加入者
装置用カウンタ部に対しても同じことを行う。
【００２２】０の場合はスキップして次の各加入者装置
用カウンタ部に対して上記と同じ処理を行う。全てのカ
ウンタが０の場合はポ−リングをしない。
用カウンタ部に対して上記と同じ処理を行う。全てのカ
ウンタが０の場合はポ−リングをしない。
【００２３】そして、固定周期が終わったら、新たにカ
ウンタにポ−リング回数を設定して同じことを繰り返
す。
ウンタにポ−リング回数を設定して同じことを繰り返
す。
【００２４】例えば、図１４（ｂ）の場合、ポ−リング
がどの様に行われれているかを見ると、「ある周期」
で、通信１，通信２，通信３・・・通信ｎ，通信１，通
信３・・・通信ｎ，通信１，通信ｎ，通信１，なしとな
り、「ある周期」のポ−リング回数は、通信１が４回、
通信２が１回、通信３が２回、通信ｎが３回となり、ポ
−リング周期が一定にならない。
がどの様に行われれているかを見ると、「ある周期」
で、通信１，通信２，通信３・・・通信ｎ，通信１，通
信３・・・通信ｎ，通信１，通信ｎ，通信１，なしとな
り、「ある周期」のポ−リング回数は、通信１が４回、
通信２が１回、通信３が２回、通信ｎが３回となり、ポ
−リング周期が一定にならない。
【００２５】また、カウンタを単純な周期カウンタとす
る方法では、１／Ｎ（Ｎは自然数）の帯域のみの発生し
かできない。
る方法では、１／Ｎ（Ｎは自然数）の帯域のみの発生し
かできない。
【００２６】つまり、１００％の次は５０％の発生しか
できないことになる。これでは帯域の設定が荒過ぎる。
できないことになる。これでは帯域の設定が荒過ぎる。
【００２７】例えば、１５５ＭＨｚの帯域が最大とした
時、次に設定できる帯域が７５ＭＨｚでは帯域の設定が
荒過ぎ、１００ＭＨｚの帯域を希望しても設定すること
ができない。
時、次に設定できる帯域が７５ＭＨｚでは帯域の設定が
荒過ぎ、１００ＭＨｚの帯域を希望しても設定すること
ができない。
【００２８】
【発明が解決しようとする課題】上記で詳細説明した様
に、（１）ポ−リングテ−ブルを使用する方式の場合、
１．帯域の変更に少々時間がかかる。（２）カウンタを
使用する方式の場合、１．ポ−リング周期が一定になら
ない。
に、（１）ポ−リングテ−ブルを使用する方式の場合、
１．帯域の変更に少々時間がかかる。（２）カウンタを
使用する方式の場合、１．ポ−リング周期が一定になら
ない。
【００２９】２．帯域の設定が荒過ぎる。
【００３０】という課題がある。
【００３１】本発明の目的は、ポ−リング方式で多重化
する際、できるだけ等間隔な時分割多重が行え、且つ、
通信容量に対応した周期で、できるだけ効率よく多重化
できる様にすることである。
する際、できるだけ等間隔な時分割多重が行え、且つ、
通信容量に対応した周期で、できるだけ効率よく多重化
できる様にすることである。
【００３２】
【課題を解決するための手段】図１は本発明の多重化制
御回路説明図、図２は本発明のポ−リング方式説明図で
ある。
御回路説明図、図２は本発明のポ−リング方式説明図で
ある。
【００３３】ここで、第１の本発明は、各通信の容量が
定常的で、容量が異なる複数の通信を、時分割多重によ
り収容する通信において、Ａｎ回数の時間が格納された
Ａｎレジスタと、Ｂｎ回数のポ−リングが格納されたＢ
ｎレジスタと、ワ−クレジスタＷｎとを設け、Ａｎ回数
の時間中に、Ｂｎ回数のポ−リングが行える帯域の場
合、単位時間に１回、ワ−クレジスタＷｎの出力に、Ｂ
ｎレジスタからの回数Ｂｎを加算するが、加算結果が回
数Ａｎよりも大きいか、または等しい場合、１回、ポ−
リングを割り当てると同時に、（加算結果−回数Ａｎ）
の値をワ−クレジスタＷｎに格納させることを、各通信
に対して行い、繰り返すことにより、等間隔に帯域を割
り当てる様にした。
定常的で、容量が異なる複数の通信を、時分割多重によ
り収容する通信において、Ａｎ回数の時間が格納された
Ａｎレジスタと、Ｂｎ回数のポ−リングが格納されたＢ
ｎレジスタと、ワ−クレジスタＷｎとを設け、Ａｎ回数
の時間中に、Ｂｎ回数のポ−リングが行える帯域の場
合、単位時間に１回、ワ−クレジスタＷｎの出力に、Ｂ
ｎレジスタからの回数Ｂｎを加算するが、加算結果が回
数Ａｎよりも大きいか、または等しい場合、１回、ポ−
リングを割り当てると同時に、（加算結果−回数Ａｎ）
の値をワ−クレジスタＷｎに格納させることを、各通信
に対して行い、繰り返すことにより、等間隔に帯域を割
り当てる様にした。
【００３４】第２の本発明は、請求項１記載のワ−クレ
ジスタＷを、ｎアドレスを有するワ−クレジスタＲＡＭ
で構成し、アドレスが各通信１〜通信ｎを示し、各通信
の計算途中の結果を格納させると共に、回数Ａｎ中に、
回数Ｂｎのポ−リングを発生させる為、その値をＡレジ
スタＲＡＭまたはＢレジスタＲＡＭにそれぞれ格納し、
単位時間中に、通信１〜通信ｎまでの通信割当の計算を
時分割で行う様にした。
ジスタＷを、ｎアドレスを有するワ−クレジスタＲＡＭ
で構成し、アドレスが各通信１〜通信ｎを示し、各通信
の計算途中の結果を格納させると共に、回数Ａｎ中に、
回数Ｂｎのポ−リングを発生させる為、その値をＡレジ
スタＲＡＭまたはＢレジスタＲＡＭにそれぞれ格納し、
単位時間中に、通信１〜通信ｎまでの通信割当の計算を
時分割で行う様にした。
【００３５】第３の本発明は、請求項１、２記載の回数
Ａｎを、各通信において共通化することにより、回路を
簡易化できる様にした。
Ａｎを、各通信において共通化することにより、回路を
簡易化できる様にした。
【００３６】第４の本発明は、請求項１〜３記載のワ−
クレジスタＷn の初期値を、各通信により異なった値に
設定することにより、各通信の競合する確率を低くする
様にした。
クレジスタＷn の初期値を、各通信により異なった値に
設定することにより、各通信の競合する確率を低くする
様にした。
【００３７】第５の本発明は、請求項１〜請求項４で得
られたデータが格納されたメモリテ−ブルとカウンタを
設ける。
られたデータが格納されたメモリテ−ブルとカウンタを
設ける。
【００３８】そして、該カウンタの出力をアドレスとし
て、メモリテ−ブルに与えることにより、対応するデ−
タを読み出して、上記通信割当の計算を行う様にした。
て、メモリテ−ブルに与えることにより、対応するデ−
タを読み出して、上記通信割当の計算を行う様にした。
【００３９】第６の本発明は、請求項１記載のＡｎレジ
スタに格納された時間Ａｎを、２n に固定することによ
り、減算部分をなくし、比較部分としてオ−バ−フロ−
を使用することにより、回路を簡略化できる様にした。
スタに格納された時間Ａｎを、２n に固定することによ
り、減算部分をなくし、比較部分としてオ−バ−フロ−
を使用することにより、回路を簡略化できる様にした。
【００４０】さて、本発明は、各通信の容量が定常的
で、容量の異なる複数の通信を時分割多重により収容す
る通信において、一つの通信については、できるだけ等
間隔に時分割多重を行う方式で、例えば、図１に示す様
に、４つの通信を対応するメモリに格納し、多重化制御
回路からの制御信号により動作したセレクタによって、
４つの通信を通信路に多重化する場合、通信容量に応じ
た周期で（等間隔で）、できるだけ効率よく多重化する
為の多重化制御回路で使用することを目的とする。
で、容量の異なる複数の通信を時分割多重により収容す
る通信において、一つの通信については、できるだけ等
間隔に時分割多重を行う方式で、例えば、図１に示す様
に、４つの通信を対応するメモリに格納し、多重化制御
回路からの制御信号により動作したセレクタによって、
４つの通信を通信路に多重化する場合、通信容量に応じ
た周期で（等間隔で）、できるだけ効率よく多重化する
為の多重化制御回路で使用することを目的とする。
【００４１】ここで、Ｘ時間中にＹ個のポ−リングをす
る場合を考える（図２参照）。
る場合を考える（図２参照）。
【００４２】上記の条件で、Ｚ時間後にはいくつ（Ｙ
１）ポ−リングを行っているかを考えると、Ｙ１＝（Ｙ
／Ｘ）×ＺＹ１が１以上になるには、Ｙ１＝（Ｙ／Ｘ）
×Ｚ１ ≧ １Ｙ×Ｚ１ ≧ Ｘとなる点を探せばよ
い。
１）ポ−リングを行っているかを考えると、Ｙ１＝（Ｙ
／Ｘ）×ＺＹ１が１以上になるには、Ｙ１＝（Ｙ／Ｘ）
×Ｚ１ ≧ １Ｙ×Ｚ１ ≧ Ｘとなる点を探せばよ
い。
【００４３】同様に、Ｙ１＝２となる為には、Ｙ×Ｚ２
≧ ２×Ｘとなる点を探せばよい。
≧ ２×Ｘとなる点を探せばよい。
【００４４】これは、（Ｙ × Ｚ２）−Ｘ ≧ Ｘ
とも書ける。
とも書ける。
【００４５】つまり、単位時間（１回のポ−リング時
間）にＹ個のポ−リングを、ワ−クレジスタＷで加算し
ていって、Ｘ時間以上になった時、ポ−リングをして、
ワ−クレジスタＷからＸを引く。
間）にＹ個のポ−リングを、ワ−クレジスタＷで加算し
ていって、Ｘ時間以上になった時、ポ−リングをして、
ワ−クレジスタＷからＸを引く。
【００４６】これを繰り返せば、上記の様に、通信容量
に応じた周期で（等間隔で）、できるだけ効率よく多重
化することができる。
に応じた周期で（等間隔で）、できるだけ効率よく多重
化することができる。
【００４７】
【発明の実施の形態】図３は第１の本発明の実施例の要
部構成図で、（ａ）は等間隔発生回路の一例を示す図、
（ｂ）は多重化制御回路の一例を示す図である。
部構成図で、（ａ）は等間隔発生回路の一例を示す図、
（ｂ）は多重化制御回路の一例を示す図である。
【００４８】図４は図３（ａ）の動作説明図、図５は第
２の本発明の実施例の要部構成図、図６は図５の動作説
明図である。
２の本発明の実施例の要部構成図、図６は図５の動作説
明図である。
【００４９】図７は第３の本発明の実施例の要部構成
図、図８は第４の本発明の実施例の説明図で、（ａ）は
ワ−クレジスタの初期値を各通信により異なった値に設
定した時の競合状態説明図、（ｂ）はポ−リング周期説
明図、図９は第５の本発明の実施例の要部構成図、図１
０は第６の本発明の実施例の要部構成図である。
図、図８は第４の本発明の実施例の説明図で、（ａ）は
ワ−クレジスタの初期値を各通信により異なった値に設
定した時の競合状態説明図、（ｂ）はポ−リング周期説
明図、図９は第５の本発明の実施例の要部構成図、図１
０は第６の本発明の実施例の要部構成図である。
【００５０】なお、図中の３１1 はＢ１レジスタ、３２
1 はＡ１レジスタ、３３1 はＷ１レジスタ、３４は加算
部分、３５は比較部分、３６は減算部分、３７はセレク
タ、３１2 はＢレジスタＲＡＭ、３２2 はＡレジスタＲ
ＡＭ、３３2 はＷレジスタＲＡＭ、４０はＦＩＦＯ、５
０、５０1 、 ５１はカウンタ、３２3 はＡレジスタ、
５２はＲＡＭテ−ブル、５５はｎビット加算部分、６０
は書き込み制御部分である。
1 はＡ１レジスタ、３３1 はＷ１レジスタ、３４は加算
部分、３５は比較部分、３６は減算部分、３７はセレク
タ、３１2 はＢレジスタＲＡＭ、３２2 はＡレジスタＲ
ＡＭ、３３2 はＷレジスタＲＡＭ、４０はＦＩＦＯ、５
０、５０1 、 ５１はカウンタ、３２3 はＡレジスタ、
５２はＲＡＭテ−ブル、５５はｎビット加算部分、６０
は書き込み制御部分である。
【００５１】以下、第１の本発明を、図３、図４を用い
て説明する。
て説明する。
【００５２】先ず、図３中の構成部分の機能を概略説明
する。 Ｂ１レジスタ３１1 には、ポ−リング数（例
えば、単位時間毎に３個のポ−リング）が、 Ａ１レ
ジスタ３２1 には、ある時間（例えば、時間１〜時間１
０までの１０回の時間）が、それぞれ格納されていると
する( 図４の左側参照) 。 セレクタ３７は、加算部
分３４の出力値が、Ａ１レジスタの値１０よりも小さい
時は“０”側を、Ａ１レジスタの値１０よりも大きい
か、または等しい時は“１”側を、それぞれ、セレクト
して、Ｗ１レジスタ３３1 に格納する様になっている。
する。 Ｂ１レジスタ３１1 には、ポ−リング数（例
えば、単位時間毎に３個のポ−リング）が、 Ａ１レ
ジスタ３２1 には、ある時間（例えば、時間１〜時間１
０までの１０回の時間）が、それぞれ格納されていると
する( 図４の左側参照) 。 セレクタ３７は、加算部
分３４の出力値が、Ａ１レジスタの値１０よりも小さい
時は“０”側を、Ａ１レジスタの値１０よりも大きい
か、または等しい時は“１”側を、それぞれ、セレクト
して、Ｗ１レジスタ３３1 に格納する様になっている。
【００５３】以下、図３、図４を用いて、図３（ａ）の
等間隔発生回路中のＷ１レジスタの動作を説明する。
等間隔発生回路中のＷ１レジスタの動作を説明する。
【００５４】先ず、Ｗ１レジスタ３３1 が初期状態では
ポ−リング数が“０”の状態にある。 さて、時間１の
時、Ｂ１レジスタ３１1 から３個のポ−リングが加算部
分３４に入力すると、加算部分の出力３が比較部分３５
に加えられる。
ポ−リング数が“０”の状態にある。 さて、時間１の
時、Ｂ１レジスタ３１1 から３個のポ−リングが加算部
分３４に入力すると、加算部分の出力３が比較部分３５
に加えられる。
【００５５】一方、ここにはＡ１レジスタ３２1 の出力
１０が加えられているので、加算部分の出力とＡ１レジ
スタの出力の大小を比較する。
１０が加えられているので、加算部分の出力とＡ１レジ
スタの出力の大小を比較する。
【００５６】比較した結果、Ａ１レジスタの出力１０＞
加算部分の出力３の為、ポ−リングは送出されず、加算
部分の出力３がセレクタ３７を介してＷ１レジスタ３３
1 に格納される（図４の時間１参照）。
加算部分の出力３の為、ポ−リングは送出されず、加算
部分の出力３がセレクタ３７を介してＷ１レジスタ３３
1 に格納される（図４の時間１参照）。
【００５７】時間２の時、Ｗ１レジスタ３３1 からの出
力３と、Ｂ１レジスタ３１1 からの出力３を加算した出
力６が比較部分３５に加えられ、再び、Ａ１レジスタの
出力１０との大小を比較するが、Ａ１レジスタの出力１
０＞加算部分の出力６の為、再び、セレクタ３７を介し
てＷ１レジスタ３３1 に出力６が格納される（図４の時
間２参照）。
力３と、Ｂ１レジスタ３１1 からの出力３を加算した出
力６が比較部分３５に加えられ、再び、Ａ１レジスタの
出力１０との大小を比較するが、Ａ１レジスタの出力１
０＞加算部分の出力６の為、再び、セレクタ３７を介し
てＷ１レジスタ３３1 に出力６が格納される（図４の時
間２参照）。
【００５８】時間３の時、図４の時間３に示す様に、Ｗ
１レジスタには加算部分の出力９が格納される。
１レジスタには加算部分の出力９が格納される。
【００５９】時間４の時、加算部分の出力が９＋３＝１
２となり、Ａ１レジスタの出力１０≦１２の状態の為、
ポ−リングを送出すると共に、１２−１０＝２をセレク
タ３７を介してＷ１レジスタ３３1 に戻す（図４の時間
４参照）。
２となり、Ａ１レジスタの出力１０≦１２の状態の為、
ポ−リングを送出すると共に、１２−１０＝２をセレク
タ３７を介してＷ１レジスタ３３1 に戻す（図４の時間
４参照）。
【００６０】これを繰り返すと、図４に示した様に、時
間４、時間７、時間１０の時点で、それぞれポ−リング
信号が送出される。
間４、時間７、時間１０の時点で、それぞれポ−リング
信号が送出される。
【００６１】つまり、時間４〜時間７までの時間間隔
３、時間７〜時間１０のでの時間間隔３、時間１０から
時間４までの時間間隔４と、ほぼ等間隔にポ−リングが
割り当てられる。
３、時間７〜時間１０のでの時間間隔３、時間１０から
時間４までの時間間隔４と、ほぼ等間隔にポ−リングが
割り当てられる。
【００６２】なお、図３（ｂ）に示す多重化制御回路に
ついては、上記で説明した「単位時間」と言っている一
回のポ−リング時間中に、上記の各「等間隔発生回路」
から出力される通信割当信号を、ＦＩＦＯメモリに格納
しておけばよいのであって、クロックとしてはポ−リン
グよりも短い時間で動いている為、非常に難しい競合制
御ではない。
ついては、上記で説明した「単位時間」と言っている一
回のポ−リング時間中に、上記の各「等間隔発生回路」
から出力される通信割当信号を、ＦＩＦＯメモリに格納
しておけばよいのであって、クロックとしてはポ−リン
グよりも短い時間で動いている為、非常に難しい競合制
御ではない。
【００６３】つまり、通信競合制御回路は、例えば、通
信１用、通信２用、・・通信ｎ用の順に、ＦＩＦＯにコ
−ド化して入れておけば、その順番に従って、図１に示
すセレクタが、対応する通信を順次、通信路に送出す
る。
信１用、通信２用、・・通信ｎ用の順に、ＦＩＦＯにコ
−ド化して入れておけば、その順番に従って、図１に示
すセレクタが、対応する通信を順次、通信路に送出す
る。
【００６４】第２の本発明を、図５、図６を用いて説明
する。
する。
【００６５】第１の本発明が、通信１用〜通信ｎ用の回
路を全部別々に作り、これらの回路に対して、通信競合
制御を行った。
路を全部別々に作り、これらの回路に対して、通信競合
制御を行った。
【００６６】第２の本発明は、通信競合制御までを入れ
て、これを１つの回路で実現する方法である。
て、これを１つの回路で実現する方法である。
【００６７】この為、図５に示す様に、図３（ａ）中の
レジスタをＲＡＭに変更し、ポ−リングの単位時間と言
っている時間の間に、１〜ｎの通信用ポ−リングを全部
処理できる様にすることで、ＲＡＭを使用して１つにま
とめたものである。
レジスタをＲＡＭに変更し、ポ−リングの単位時間と言
っている時間の間に、１〜ｎの通信用ポ−リングを全部
処理できる様にすることで、ＲＡＭを使用して１つにま
とめたものである。
【００６８】即ち、レジスタをＲＡＭにし、ＲＡＭのア
ドレスを通信１用〜通信ｎ用に割り当てる。
ドレスを通信１用〜通信ｎ用に割り当てる。
【００６９】この時、単位時間中に通信ｎまでの処理が
終了すればよいので、早いクロックを使用しなければな
らない。
終了すればよいので、早いクロックを使用しなければな
らない。
【００７０】処理内容は、第１の本発明と同じである
が、図５に示す様に、カウンタ５０からＢレジスタＲＡ
Ｍ３１2 、ＡレジスタＲＡＭ３２2 、ＷレジスタＲＡＭ
３３2にアドレスを与え、単位時間中に、そのカウンタ
を一巡させれば、全て処理が完了する様になっている。
が、図５に示す様に、カウンタ５０からＢレジスタＲＡ
Ｍ３１2 、ＡレジスタＲＡＭ３２2 、ＷレジスタＲＡＭ
３３2にアドレスを与え、単位時間中に、そのカウンタ
を一巡させれば、全て処理が完了する様になっている。
【００７１】例えば、図６のＷレジスタＲＡＭに示す様
に、Ｗレジスタをｎアドレス持ったＲＡＭで実現し、ア
ドレスが各通信１〜通信ｎを示し、各通信の計算途中の
結果を格納する。
に、Ｗレジスタをｎアドレス持ったＲＡＭで実現し、ア
ドレスが各通信１〜通信ｎを示し、各通信の計算途中の
結果を格納する。
【００７２】また、回数Ａｎ（ある時間）中に、回数Ｂ
ｎ（ポ−リング数）を発生させる為、対応する値を各Ａ
レジスタＲＡＭとＢレジスタＲＡＭに格納し、単位時間
中に、通信１〜通信ｎまでの通信割当の計算を時分割で
行う様にしている。
ｎ（ポ−リング数）を発生させる為、対応する値を各Ａ
レジスタＲＡＭとＢレジスタＲＡＭに格納し、単位時間
中に、通信１〜通信ｎまでの通信割当の計算を時分割で
行う様にしている。
【００７３】第３の本発明を、図７を用いて説明する。
【００７４】図７中の、Ａレジスタはある時間を指定す
るものであるが、この時間は各通信によって異なるもの
ではなく、同じ時間にすることがある。例えば、第１の
本発明では、ＡｎレジスタをＡレジスタ１つだけにす
る。（Ａレジスタ３２3 は固定値でもよい。）第２の本
発明では、ＡレジスタＲＡＭを、Ａレジスタ１つだけに
する。（Ａレジスタ３２3 は固定値でもよい。）つま
り、各通信において、ある時間を１つに決めた場合（例
えば、時間１〜時間１０までの１０の時間と決めた
時）、Ａレジスタまたは、ＡレジスタＲＡＭが、1 つの
Ａレジスタ３２3 だけにすることができる。
るものであるが、この時間は各通信によって異なるもの
ではなく、同じ時間にすることがある。例えば、第１の
本発明では、ＡｎレジスタをＡレジスタ１つだけにす
る。（Ａレジスタ３２3 は固定値でもよい。）第２の本
発明では、ＡレジスタＲＡＭを、Ａレジスタ１つだけに
する。（Ａレジスタ３２3 は固定値でもよい。）つま
り、各通信において、ある時間を１つに決めた場合（例
えば、時間１〜時間１０までの１０の時間と決めた
時）、Ａレジスタまたは、ＡレジスタＲＡＭが、1 つの
Ａレジスタ３２3 だけにすることができる。
【００７５】これにより、第１、第２の本発明の実施例
の回路が簡単化できる。
の回路が簡単化できる。
【００７６】第４の本発明を、図８を用いて説明する。
【００７７】図８において、ワ−クレジスタＷｎの初期
値は、例えば、０であるが、初期値が０でなくてもよ
い。
値は、例えば、０であるが、初期値が０でなくてもよ
い。
【００７８】そこで、ワ−クレジスタＷｎの初期値を異
なった値にすることにより、ポ−リング送出タイミング
をずらし、各通信が競合する確率を低くする様にした。
なった値にすることにより、ポ−リング送出タイミング
をずらし、各通信が競合する確率を低くする様にした。
【００７９】図８（ａ）において、ワ−クレジスタＷの
初期値が通信１、通信２に対して０の場合、（１）に示
す様にポ−リング送出タイミングの全てにおいて通信１
と通信２は競合しあう。
初期値が通信１、通信２に対して０の場合、（１）に示
す様にポ−リング送出タイミングの全てにおいて通信１
と通信２は競合しあう。
【００８０】しかし、（２）に示す様に、ポ−リング送
出タンミングとして、通信１に対してはワ−クレジスタ
Ｗ＝０，通信２に対してはワ−クレジスタＷ＝Ａ／２に
設定すると、ポ−リング送出のタイミングがずれて、競
合する確率が低下する。
出タンミングとして、通信１に対してはワ−クレジスタ
Ｗ＝０，通信２に対してはワ−クレジスタＷ＝Ａ／２に
設定すると、ポ−リング送出のタイミングがずれて、競
合する確率が低下する。
【００８１】また、図８（ｂ）はワ−クレジスタＷの初
期値が０の場合と、５の場合について、時間１〜時間１
０までの間、ポ−リング競合の状態を示した図である
が、図に示す様に、初期値をずらすことにより、ポ−リ
ング送出時の競合は現れない。
期値が０の場合と、５の場合について、時間１〜時間１
０までの間、ポ−リング競合の状態を示した図である
が、図に示す様に、初期値をずらすことにより、ポ−リ
ング送出時の競合は現れない。
【００８２】第５の本発明を、図９を用いて説明する。
【００８３】第５の本発明は、第１〜第４の本発明の等
間隔発生回路から出力されるデ−タを多重化制御回路内
のＲＡＭテ−ブルに格納する。
間隔発生回路から出力されるデ−タを多重化制御回路内
のＲＡＭテ−ブルに格納する。
【００８４】そして、カウンタ５１からの出力をアドレ
スとして、ＲＡＭテ−ブル５２に与えることにより、対
応する等間隔発生回路の出力を取り出すことができる。
スとして、ＲＡＭテ−ブル５２に与えることにより、対
応する等間隔発生回路の出力を取り出すことができる。
【００８５】即ち、第１〜第４の本発明の等間隔発生回
路の出力を、１個の多重化制御回路だけで送出すること
ができ、回路構成が簡略化される。
路の出力を、１個の多重化制御回路だけで送出すること
ができ、回路構成が簡略化される。
【００８６】第６の本発明を、図１０を用いて説明す
る。
る。
【００８７】図１０に示した多重化制御回路は、第２の
本発明の等間隔発生回路を簡略化したものである。
本発明の等間隔発生回路を簡略化したものである。
【００８８】先ず、図２中のＡ１レジスタに格納されて
いるある時間Ｘを、２n 時間に固定すると、回路構成が
更に簡単になる。
いるある時間Ｘを、２n 時間に固定すると、回路構成が
更に簡単になる。
【００８９】何故なら、図２中の比較部分で比較した結
果、２n よりも大きいということは、オ−バ−フロ−を
意味し、Ｗ１レジスタ３３1 からＸを減算する必要もな
い。
果、２n よりも大きいということは、オ−バ−フロ−を
意味し、Ｗ１レジスタ３３1 からＸを減算する必要もな
い。
【００９０】つまり、オ−バ−フロ−しているか否かを
見ることで、図３中の減算部分３６比較部分３５、セレ
クタが不要となり、図１０に示す様な回路に簡略化し
た。
見ることで、図３中の減算部分３６比較部分３５、セレ
クタが不要となり、図１０に示す様な回路に簡略化し
た。
【００９１】なお、ポ−リングはオ−バ−フロ−した時
に送出すればよい。
に送出すればよい。
【００９２】
【本発明の効果】上記で詳細に説明した様に、Ｘ単位時
間中にＹ個のポ−リングを、できるだけ周期的に発生す
ることが可能となる為、通信容量に応じた周期で（等間
隔で）、できるだけ効率よく多重化することができる。
間中にＹ個のポ−リングを、できるだけ周期的に発生す
ることが可能となる為、通信容量に応じた周期で（等間
隔で）、できるだけ効率よく多重化することができる。
【図１】本発明の多重化制御回路説明図である。
【図２】本発明のポ−リング方式説明図である。
【図３】第１の本発明の実施例の要部構成図である。
【図４】図３の動作説明図である。
【図５】第２の本発明の実施例の要部構成図である。
【図６】図５の動作説明図である。
【図７】第３の本発明の実施例の要部構成図である。
【図８】第４の本発明の実施例の説明図である。
【図９】第５の本発明の実施例の説明図である。
【図１０】第６の本発明の実施例の構成図である。
【図１１】ＡＴＭ−ＰＯＮのネットワ−ク構成図であ
る。
る。
【図１２】従来のポ−リングテ−ブル方式を用いたポ−
リング説明図である。
リング説明図である。
【図１３】従来のカウンタ方式を用いたポ−リング発生
回路の要部構成図である。
回路の要部構成図である。
【図１４】図１３の説明図である。
１１は局装置１２1 〜１２n は加入者装置１３は監視制
御情報部１４、１５ メモリ１６ 切り換え回路１７、
３１ ポ−リング制御回路２１〜２ｎは加入者装置用カ
ウンタ部３０ 調停回路３１1 Ｂ１レジスタ３２1
Ａ１レジスタ３３1 Ｗ１レジスタ３４ 加算部分３
５ 比較部分３６ 減算部分３７ セレクタ３１
2 ＢレジスタＲＡＭ３２2 ＡレジスタＲＡＭ３３2
ＷレジスタＲＡＭ４０ ＦＩＦＯ５０、５０1 、５
１ カウンタ３２3 Ａレジスタ５２ ＲＡＭテ−ブル
５５ ｎビット加算部分６０ 書き込み制御部分
御情報部１４、１５ メモリ１６ 切り換え回路１７、
３１ ポ−リング制御回路２１〜２ｎは加入者装置用カ
ウンタ部３０ 調停回路３１1 Ｂ１レジスタ３２1
Ａ１レジスタ３３1 Ｗ１レジスタ３４ 加算部分３
５ 比較部分３６ 減算部分３７ セレクタ３１
2 ＢレジスタＲＡＭ３２2 ＡレジスタＲＡＭ３３2
ＷレジスタＲＡＭ４０ ＦＩＦＯ５０、５０1 、５
１ カウンタ３２3 Ａレジスタ５２ ＲＡＭテ−ブル
５５ ｎビット加算部分６０ 書き込み制御部分
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K028 EE12 JJ05 KK01 LL02 RR01 SS24 5K030 HB21 JA01 LC01 LC09
Claims (6)
- 【請求項１】 各通信の容量が定常的で、容量が異なる
複数の通信を、時分割多重により収容する通信におい
て、Ａｎ回数の時間が格納されたＡｎレジスタと、Ｂｎ
回数のポ−リングが格納されたＢｎレジスタと、ワ−ク
レジスタＷｎとを設け、Ａｎ回数の時間中に、Ｂｎ回数
のポ−リングが行える帯域の場合、単位時間に１回、ワ
−クレジスタＷｎの出力に、Ｂｎレジスタからの回数Ｂ
ｎを加算するが、加算結果が回数Ａｎよりも大きいか、
または等しい場合、１回、ポ−リングを割り当てると同
時に、（加算結果−回数Ａｎ）の値をワ−クレジスタＷ
ｎに格納させることを、各通信に対して行い、繰り返す
ことにより、等間隔に帯域を割り当てる様にしたことを
特徴とする帯域割り当て方法。 - 【請求項２】 請求項１記載のワ−クレジスタＷを、ｎ
アドレスを有するワ−クレジスタＲＡＭで構成し、アド
レスが各通信１〜通信ｎを示し、各通信の計算途中の結
果を格納させると共に、回数Ａｎ中に、回数Ｂｎのポ−
リングを発生させる為、その値をＡレジスタＲＡＭまた
はＢレジスタＲＡＭにそれぞれ格納し、単位時間中に、
通信１〜通信ｎまでの通信割当の計算を時分割で行う様
にしたことを特徴とする帯域割り当て方法。 - 【請求項３】 請求項１、２記載の回数Ａｎを、各通信
において共通化することにより、回路を簡易化できる様
にしたことを特徴とする帯域割り当て方法。 - 【請求項４】 請求項１〜３記載のワ−クレジスタＷn
の初期値を、各通信により異なった値に設定することに
より、各通信の競合する確率を低くする様にしたことを
特徴とする帯域割り当て方法。 - 【請求項５】 請求項１〜請求項４で得られたデータが
格納されたメモリテ−ブルとカウンタを設け、該カウン
タの出力をアドレスとして、メモリテ−ブルに与えるこ
とにより、対応するデ−タを読み出して、上記通信割当
の計算を行う様にしたことを特徴とする帯域割り当て方
法。 - 【請求項６】 請求項１記載のＡｎレジスタに格納され
た時間Ａｎを、２nに固定することにより、減算部分を
なくし、比較部分としてオ−バ−フロ−を使用すること
により、回路を簡略化できる様にしたことを特徴とする
帯域割り当て方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15821599A JP3736206B2 (ja) | 1999-06-04 | 1999-06-04 | 帯域割り当て方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15821599A JP3736206B2 (ja) | 1999-06-04 | 1999-06-04 | 帯域割り当て方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349815A true JP2000349815A (ja) | 2000-12-15 |
| JP3736206B2 JP3736206B2 (ja) | 2006-01-18 |
Family
ID=15666806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15821599A Expired - Fee Related JP3736206B2 (ja) | 1999-06-04 | 1999-06-04 | 帯域割り当て方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3736206B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010220036A (ja) * | 2009-03-18 | 2010-09-30 | Oki Electric Ind Co Ltd | ゲートウェイ装置、その制御方法、システム、制御方法を実行させるためのプログラム及びそれを記録した記録媒体 |
-
1999
- 1999-06-04 JP JP15821599A patent/JP3736206B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010220036A (ja) * | 2009-03-18 | 2010-09-30 | Oki Electric Ind Co Ltd | ゲートウェイ装置、その制御方法、システム、制御方法を実行させるためのプログラム及びそれを記録した記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3736206B2 (ja) | 2006-01-18 |
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