JP2000349091A - Bipolar transistor and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、従来のバイポーラ
トランジスタよりベース−コレクタ間の寄生容量を一層
低減したバイポーラトランジスタ及びその製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor in which parasitic capacitance between a base and a collector is further reduced as compared with a conventional bipolar transistor, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来、メサ型の化合物半導体バイポーラ
トランジスタでは、外部領域でのベース・コレクタ間寄
生容量を低減するために、外部コレクタへイオン注入を
行ったりコレクタ層にアンドープGaAsを用いる構造が広
く採用されている。図６及び図７は従来のバイポーラト
ランジスタの縦断面図であり、図６は外部コレクタにプ
ロトン注入を施した従来の化合物半導体バイポーラトラ
ンジスタの断面図、図７は図６のバイポーラトランジス
タを製造工程の途中の状態を示す。図６では、半絶縁性
GaAs基板１上にｎ+ GaAsコレクタコンタクト層２、該コ
レクタコンタクト層上にｎ型GaAsコレクタ層３が形成さ
れている。このコレクタ層３にはスルーホールが形成さ
れてコレクタコンタクト層２と接触するようにコレクタ
電極８が接続され、かつ該コレクタ電極８の周囲及び後
述するベース電極の直下のコレクタ層３には絶縁層12が
形成されている。この絶縁層12を含めたコレクタ層３の
上にはｐ+ GaAsベース層４が被覆され、該ベース層４上
面はSiO2膜11により絶縁されたベース電極７及びエミッ
タ電極６が形成され、該エミッタ電極６はｎAlGaAsとｎ
+ GaAsの積層であるエミッタ層５上に形成されている。2. Description of the Related Art Conventionally, in a mesa type compound semiconductor bipolar transistor, in order to reduce a base-collector parasitic capacitance in an external region, a structure in which ions are implanted into an external collector or undoped GaAs is used in a collector layer is widely used. Has been adopted. 6 and 7 are longitudinal sectional views of a conventional bipolar transistor. FIG. 6 is a sectional view of a conventional compound semiconductor bipolar transistor in which protons are implanted into an external collector. FIG. 7 is a view showing a manufacturing process of the bipolar transistor of FIG. Shows the state on the way. In Figure 6, semi-insulating
An n + GaAs collector contact layer 2 is formed on a GaAs substrate 1, and an n-type GaAs collector layer 3 is formed on the collector contact layer. A collector electrode 8 is connected to the collector layer 3 so that a through hole is formed and is in contact with the collector contact layer 2, and an insulating layer is provided around the collector electrode 8 and directly below a base electrode to be described later. 12 are formed. A p + GaAs base layer 4 is coated on the collector layer 3 including the insulating layer 12, and a base electrode 7 and an emitter electrode 6 insulated by a SiO 2 film 11 are formed on the upper surface of the base layer 4. The emitter electrode 6 is composed of nAlGaAs and n
It is formed on the emitter layer 5 which is a stack of + GaAs.
【０００３】このようなバイポーラトランジスタを作製
するためには、ベース層４を透過してイオン注入を行
う。まず、基板１上にコレクタコンタクト層２、コレク
タ層３、ベース層４及びエミッタ層５が分子線エピタキ
シー(MBE) 法などにより順次積層されたウェハ表面にT
i,Pt,Auを順次堆積し、さらにその上にフォトレジスト
等により所定のパタンを形成してこれをマスクとしてイ
オンミリング法により不要な部分のTi,Pt,Auを除去して
エミッタ電極６を形成する。その後、エミッタ電極６を
マスクとしてエミッタ層５の不要な部分を反応性イオン
ビームエッチング(RIBE)法によりエッチングし、エミッ
タメサを形成する。その後、図７に示すようにフォトレ
ジスト10をマスクとしてプロトンを注入する。このと
き、プロトンはベース層４を透過してコレクタ層３に達
する。イオン注入エネルギーを適当に設定することによ
り注入後のプロトンの分布をコレクタ層３で最大として
おけば、ベース層とコレクタ層のドーピング密度が例え
ばそれぞれ４×1019（cm-3）、５×1016（cm-3）と大き
く異なるために、ベース層中のキャリア密度には殆ど影
響を及ぼすことなくコレクタ層のみを絶縁化することが
可能である。その後ベース電極７、コレクタ電極８を形
成し、各電極への給電用の配線を形成して図６のような
バイポーラトランジスタが完成する。In order to manufacture such a bipolar transistor, ions are implanted through the base layer 4. First, a substrate contact 1, a collector contact layer 2, a collector layer 3, a base layer 4, and an emitter layer 5 are sequentially laminated on a wafer surface by a molecular beam epitaxy (MBE) method or the like.
i, Pt, and Au are sequentially deposited, and a predetermined pattern is formed thereon by using a photoresist or the like. Using this as a mask, unnecessary portions of Ti, Pt, and Au are removed by ion milling to form an emitter electrode 6. Form. Then, unnecessary portions of the emitter layer 5 are etched by a reactive ion beam etching (RIBE) method using the emitter electrode 6 as a mask to form an emitter mesa. Thereafter, protons are implanted using the photoresist 10 as a mask as shown in FIG. At this time, the protons pass through the base layer 4 and reach the collector layer 3. If the distribution of protons after implantation is maximized in the collector layer 3 by appropriately setting the ion implantation energy, the doping densities of the base layer and the collector layer are, for example, 4 × 10 19 (cm −3 ) and 5 × 10 5, respectively. Since it is significantly different from 16 (cm −3 ), it is possible to insulate only the collector layer without substantially affecting the carrier density in the base layer. Thereafter, a base electrode 7 and a collector electrode 8 are formed, and a wiring for supplying power to each electrode is formed, thereby completing a bipolar transistor as shown in FIG.
【０００４】しかし、この従来技術は次のような問題点
があった。外部コレクタ層へのイオン注入を行う従来例
に関する第１の問題点は、プロトン注入の際、注入ダメ
ージによって外部ベース層中に欠陥が導入され、これが
通電時に増大することにより素子寿命が低下してしまう
という問題である。また、外部コレクタに注入されるプ
ロトンの一部がコレクタコンタクト層に達した場合には
コレクタ抵抗が増大してしまうという問題も発生する。
この問題点を解決するために、真性コレクタ領域の厚み
を外部コレクタ領域の厚みより薄くすることが提案され
ている（特開平７−283234号公報）。この従来技術で
は、真性コレクタ領域内の電子走行時間が短くかつキャ
パシタンスも小さくなるという効果が得られる。However, this prior art has the following problems. A first problem with the conventional example in which ion implantation into the external collector layer is performed is that, at the time of proton implantation, defects are introduced into the external base layer due to implantation damage, which increase during energization, thereby shortening the element life. That is the problem. Further, when a part of the protons injected into the external collector reaches the collector contact layer, there is a problem that the collector resistance increases.
To solve this problem, it has been proposed to make the thickness of the intrinsic collector region thinner than the thickness of the external collector region (Japanese Patent Laid-Open No. 7-283234). According to this conventional technique, the effect is obtained that the electron transit time in the intrinsic collector region is short and the capacitance is small.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、近年に
おける半導体デバイスの高速化の要請は、ますます大き
くなり、前記従来技術において達成される高速化では依
然として不十分である場合があり、簡単な改良でより以
上の高速化を達成できるバイポーラトランジスタが要望
されている。本発明は、この要請に応え一層の高速化を
可能にしたバイポーラトランジスタを提供することを目
的とする。However, in recent years, the demand for high-speed semiconductor devices has been increasing, and the high speed achieved in the above-mentioned prior art may still be insufficient. There is a need for a bipolar transistor that can achieve higher speeds. SUMMARY OF THE INVENTION An object of the present invention is to provide a bipolar transistor which can respond to this demand and enables higher speed.
【０００６】[0006]
【課題を解決するための手段】本発明は、半導体基板、
該半導体上に形成されたコレクタ層、該コレクタ層上に
形成されたベース層、及び互いに絶縁されたエミッタ電
極、コレクタ電極及びベース電極を含んで成り、前記エ
ミッタ電極の真下の前記コレクタ層に凹部を形成して外
部コレクタ領域より厚みの薄い真性コレクタ領域が形成
されたバイポーラトランジスタにおいて、コレクタ層の
少なくとも一部がノンドープ材料で形成されていること
を特徴とするバイポーラトランジスタ、及びその製造方
法である。SUMMARY OF THE INVENTION The present invention provides a semiconductor substrate,
A collector layer formed on the semiconductor, a base layer formed on the collector layer, and an emitter electrode, a collector electrode, and a base electrode insulated from each other, and a concave portion is formed in the collector layer immediately below the emitter electrode. A bipolar transistor in which an intrinsic collector region thinner than the external collector region is formed, wherein at least a part of the collector layer is formed of a non-doped material, and a method of manufacturing the bipolar transistor. .
【０００７】以下に本発明をより詳細に説明する。本発
明は、従来技術における真性コレクタ領域の厚みを外部
コレクタ領域の厚みより薄くして真性コレクタ領域内の
電子走行時間を短くしかつ寄生容量も小さくすることに
よる高速化達成に加えて、コレクタ領域の少なくとも一
部をノンドープの例えばGaAsで構成することにより、寄
生容量の一層の低減を図り、これにより更なる高速化と
いう近年におけるバイポーラトランジスタに要求される
大きな特性を満足させることができる。つまり本発明に
よるバイポーラトランジスタは、第１にコレクタ層の一
部、好ましくはエミッタメサ直下の部分が、ベース電極
の直下の部分より薄くなるようにする。これにより、素
子の高周波特性や信頼性を劣化させることなくベース・
コレクタ間寄生容量をある程度低減できるという効果が
生ずる。Hereinafter, the present invention will be described in more detail. The present invention provides a collector region in addition to achieving a high speed by making the thickness of the intrinsic collector region thinner than the thickness of the external collector region in the prior art to shorten the electron transit time in the intrinsic collector region and reduce the parasitic capacitance. Is made of non-doped GaAs, for example, to further reduce the parasitic capacitance, thereby satisfying the recent high-speed bipolar transistor required for higher speed. That is, in the bipolar transistor according to the present invention, first, a portion of the collector layer, preferably, a portion immediately below the emitter mesa is made thinner than a portion immediately below the base electrode. This allows the base to be used without deteriorating the high-frequency characteristics and reliability of the device.
The effect that the parasitic capacitance between the collectors can be reduced to some extent occurs.
【０００８】更に本発明では、コレクタ層の少なくとも
一部をノンドープの材料で構成し、これにより、特に外
部コレクタ領域でのコレクタ・ベース間の寄生容量が効
果的に低減される。そして前記ノンドープ材料としてGa
As以外にワイドギャップIII〜Ｖ族半導体（例えばAlGaA
sやInGaP）が使用でき、これらの材料は比誘電率がGaAs
より小さく、より一層の寄生容量の低減効果が達成でき
る。Further, in the present invention, at least a part of the collector layer is made of a non-doped material, whereby the parasitic capacitance between the collector and the base, particularly in the external collector region, is effectively reduced. And Ga as the non-doped material
In addition to As, wide gap III-V semiconductors (eg, AlGaA
s or InGaP), and these materials have a relative dielectric constant of GaAs.
The effect of reducing the parasitic capacitance can be further reduced.
【０００９】[0009]
【発明の実施の形態】図１及び図２は本発明の第１実施
形態を示すもので、図１(a)はバイポーラトランジスタ
の縦断面図、図１(b)は図１(a)の平面図、図２は図１の
バイポーラトランジスタの製造工程を示す縦断面図であ
る。図１を参照すると、デバイス真性部は、半絶縁性Ga
As基板21上のｎ+ GaAsコレクタコンタクト層22、ノンド
ープGaAsコレクタ層23、ｐ+ GaAsベース層24、ｎAlGaAs
とｎ+ GaAsの積層からなるエミッタ層25からなり、コレ
クタコンタクト層22のスルーホール内にコレクタ電極28
が、又ベース層24上及びエミッタ層25上にそれぞれベー
ス電極27とエミッタ電極26が配置され各層への給電が行
われる。コレクタ層23の厚さは、例えばエミッタメサ
（エミッタ25からなるメサ構造) の直下にて300 nm、ベ
ース電極27の直下にて１μm であり、ベース電極直下の
方が厚いため、ベース電極27とコレクタコンタクト層22
の間の寄生容量が低減される。デバイス表面のうち、エ
ミッタ、ベース、コレクタの各電極に覆われた領域以外
は保護膜であるSiO2膜31により覆われている。1 and 2 show a first embodiment of the present invention. FIG. 1 (a) is a longitudinal sectional view of a bipolar transistor, and FIG. 1 (b) is a sectional view of FIG. 1 (a). FIG. 2 is a longitudinal sectional view showing a manufacturing process of the bipolar transistor of FIG. Referring to FIG. 1, the intrinsic part of the device is a semi-insulating Ga.
N + GaAs collector contact layer 22, non-doped GaAs collector layer 23, p + GaAs base layer 24, nAlGaAs on As substrate 21
And an n + GaAs emitter layer 25, and a collector electrode 28 is provided in a through hole of the collector contact layer 22.
However, a base electrode 27 and an emitter electrode 26 are arranged on the base layer 24 and the emitter layer 25, respectively, and power is supplied to each layer. The thickness of the collector layer 23 is, for example, 300 nm immediately below the emitter mesa (a mesa structure including the emitter 25) and 1 μm immediately below the base electrode 27. Contact layer 22
Is reduced. On the device surface, regions other than the regions covered with the respective electrodes of the emitter, base and collector are covered with a SiO 2 film 31 as a protective film.
【００１０】次に図２を参照して図１のバイポーラトラ
ンジスタの製造工程を示す。図２にはエミッタ層にｎ型
AlGaAsを、ベース、コレクタ層にそれぞれｐ型、ｎ型の
GaAsを用いたAlGaAs／GaAs系ＮＰＮ型ヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）の場合を例として示すが、
各層の伝導型を反転させたＰＮＰ型、またエミッタ層に
InGaP を用いたInGaP/GaAs系やInAlGaAsを用いたInAlGa
As/GaAs 系、さらに基板にInP を用いたInP 系ＨＢＴ、
ベース層など各層に組成傾斜を施した場合でも適用可能
で、同様の効果が得られる。まず、図２(a)に示すよう
に半絶縁性GaAs基板21上にｎ+ GaAsコレクタコンタクト
層22、ノンドープGaAsコレクタ層23が分子線エピタキシ
ー(MBE) 法などにより順次積層されたウェハ表面にフォ
トレジスト等により所定のパタン30を形成後、これをマ
スクとしてコレクタ層23の一部を除去してリセス29を形
成する。このときエッチング深さの制御性を向上するた
めには、あらかじめコレクタ層23中に薄層のAlAsを挿入
しておき、これをエッチング停止層とした選択エッチン
グを行っても良い。Next, a manufacturing process of the bipolar transistor of FIG. 1 will be described with reference to FIG. FIG. 2 shows an n-type emitter layer.
AlGaAs is p-type and n-type for base and collector layers, respectively.
The case of an AlGaAs / GaAs NPN type heterojunction bipolar transistor (HBT) using GaAs is shown as an example.
PNP type with inverted conduction type of each layer
InGaP / GaAs using InGaP or InAlGa using InAlGaAs
As / GaAs based, InP based HBT using InP for substrate,
The present invention can be applied to a case where each layer such as a base layer has a composition gradient, and the same effect can be obtained. First, as shown in FIG. 2A, an n + GaAs collector contact layer 22 and a non-doped GaAs collector layer 23 are sequentially laminated on a semi-insulating GaAs substrate 21 by a molecular beam epitaxy (MBE) method or the like. After a predetermined pattern 30 is formed using a resist or the like, a part of the collector layer 23 is removed using the mask as a mask to form a recess 29. At this time, in order to improve the controllability of the etching depth, a thin layer of AlAs may be inserted in the collector layer 23 in advance, and selective etching may be performed using this as an etching stop layer.
【００１１】次に、図２(b)（以降基板21を省略）に示
すようにフォトレジストマスクを剥離し、ウェハ全面に
ベース層24をMBE 等によって成長させる。その後、図２
(c)に示すように二酸化珪素 (SiO2）薄膜31を化学的気
層成長法(CVD) 等により堆積し、フォトレジストマスク
を用いたエッチング工程によりパターニングを行い、こ
れをマスクとした選択再成長によりエミッタ層25を形成
する（図２(d)）。このときエミッタ層25を構成するｎ
型AlGaAs、およびｎ型GaAsは、SiO2薄膜31の開口部分に
のみ再成長され、SiO2膜上には成膜されない。エミッタ
の形成方法としては選択再成長を用いる方法の他に、メ
サエッチングを用いる方法も可能であり、該方法を図３
を参照して説明する。図３の方法は図２の方法の改良に
係るもので、図２と同一部材には同一符号を付して説明
を省略する。Next, as shown in FIG. 2B (substrate 21 is omitted), the photoresist mask is removed, and a base layer 24 is grown on the entire surface of the wafer by MBE or the like. Then, FIG.
As shown in (c), a silicon dioxide (SiO 2 ) thin film 31 is deposited by a chemical vapor deposition method (CVD) or the like, and is patterned by an etching process using a photoresist mask. An emitter layer 25 is formed by growth (FIG. 2D). At this time, n forming the emitter layer 25
The type AlGaAs and the n-type GaAs are regrown only in the openings of the SiO 2 thin film 31, and are not formed on the SiO 2 film. As a method of forming the emitter, in addition to the method using selective regrowth, a method using mesa etching is also possible.
This will be described with reference to FIG. The method of FIG. 3 relates to an improvement of the method of FIG. 2, and the same members as those of FIG.
【００１２】図２に示した方法と同様の製造プロセスに
よりコレクタ層23の一部をエッチングしてリセス29を形
成し（図３(a)）、ベース層24を成長した（図３(b)、以
降基板21を省略）後に、図３(c)に示すように、引き続
きｎ型AlGaAsとｎ型GaAsの積層からなるエミッタ層33を
成長させる。その後フォトレジスト30をマスクとしてエ
ミッタ層33のうち不要な部分をエッチングにより除去し
てエミッタ層25を形成する。その後ウェハ全面にSiO2薄
膜を堆積し、所定のフォトレジストマスクを用いたエッ
チングによってエミッタ25上を開口することにより図２
(d)と同様の構造を得る。その後、リフトオフ法などを
用いてエミッタ層25の上にエミッタ電極を、またSiO2薄
膜の一部をエッチングしてベース層24を表出した上にベ
ース電極を、SiO2薄膜に続いてベース層、コレクタ層を
エッチングしてコレクタコンタクト層を表出した上にコ
レクタ電極をそれぞれ形成し、各電極への給電用の配線
を形成して図１のようなバイポーラトランジスタが完成
する。A recess 29 is formed by etching a part of the collector layer 23 by the same manufacturing process as that shown in FIG. 2 (FIG. 3A), and a base layer 24 is grown (FIG. 3B). After that, the substrate 21 is omitted). Thereafter, as shown in FIG. 3C, an emitter layer 33 composed of a stack of n-type AlGaAs and n-type GaAs is grown. Thereafter, unnecessary portions of the emitter layer 33 are removed by etching using the photoresist 30 as a mask to form the emitter layer 25. Thereafter, an SiO 2 thin film is deposited on the entire surface of the wafer, and an opening is formed on the emitter 25 by etching using a predetermined photoresist mask.
A structure similar to (d) is obtained. Thereafter, an emitter electrode on the emitter layer 25 by using a lift-off method, also the base electrode on which is exposed to the outside of the base layer 24 by etching a portion of the SiO 2 thin film, the base layer following the SiO 2 thin film Then, the collector layer is etched to expose the collector contact layer, a collector electrode is formed, and a wiring for supplying power to each electrode is formed, thereby completing the bipolar transistor as shown in FIG.
【００１３】図４は本発明の第２実施形態を示す縦断面
図である。図４を参照すると、第１実施形態と同様の構
造のバイポーラトランジスタにて、コレクタ層がｎ型Ga
As層35とノンドープGaAs層23の積層構造となっており、
エミッタ層25直下の素子真性部においてはノンドープGa
As層23は除去されている。素子製造プロセスは第１実施
形態と同様であるが、第１実施形態においてはリセス29
を形成する際に開口部分のノンドープGaAs層23を一部エ
ッチングして薄層化したのに対し、本実施形態ではリセ
スの形成時には開口部分のノンドープGaAs層23をすべて
除去してｎ型GaAs層35を露出させるところが異なる。な
お、第１実施形態と同様に本実施形態においてもリセス
エッチングの深さ制御性の向上のために選択エッチング
を用いることも可能である。コレクタのドーピング濃度
が低いバイポーラトランジスタを高電流密度動作させた
ときには、ベース・コレクタ界面空乏層内への多数の電
子の注入により実効的なベース層厚が増大して遮断周波
数（ｆT ）が低下してしまうことが広く知られている
（Kirk効果と呼ばれる）。本実施例は第１の実施例に比
べて素子真性部のコレクタ層にノンドープGaAsではなく
ｎ型GaAsを用いているため、第１の実施例と同じように
コレクタ−ベース間の寄生容量を低減するという効果を
有しつつ、Kirk効果の発生を抑制できるという新たな効
果を有する。FIG. 4 is a longitudinal sectional view showing a second embodiment of the present invention. Referring to FIG. 4, in a bipolar transistor having a structure similar to that of the first embodiment, the collector layer is formed of n-type Ga.
It has a laminated structure of As layer 35 and non-doped GaAs layer 23,
Non-doped Ga is used in the intrinsic portion of the device immediately below the emitter layer 25.
The As layer 23 has been removed. The device manufacturing process is the same as that of the first embodiment.
In forming the recess, the non-doped GaAs layer 23 in the opening portion was partially etched to be thinner, whereas in the present embodiment, when the recess was formed, the non-doped GaAs layer 23 in the opening portion was entirely removed to remove the n-type GaAs layer. Exposing 35 is different. Note that, similarly to the first embodiment, in the present embodiment, selective etching can also be used to improve the depth controllability of the recess etching. When a bipolar transistor having a low collector doping concentration is operated at a high current density, injection of a large number of electrons into the depletion layer at the base-collector interface increases the effective base layer thickness and lowers the cutoff frequency (f T ). It is widely known that this happens (called the Kirk effect). Since the present embodiment uses n-type GaAs instead of non-doped GaAs for the collector layer of the element intrinsic portion as compared with the first embodiment, the parasitic capacitance between the collector and the base is reduced as in the first embodiment. This has the new effect that the occurrence of the Kirk effect can be suppressed while having the effect of performing the Kirk effect.
【００１４】本発明の第３実施形態は図４に示す第２実
施形態の改良に関するものである。第３実施形態では、
図４のノンドープGaAs層23の代わりにバンドギャップの
大きいノンドープのAlGaAsやInGaP などのワイドギャッ
プIII-Ｖ族化合物半導体材料を使用する。この材料は、
GaAsよりも誘電率が低く、そのためベース電極とコレク
タコンタクト層の間に生成するベース・コレクタ間寄生
容量が第１及び第２実施形態に比べて一層低減できると
いう新たな効果を有する。又ｐ型GaAs／ノンドープGaAs
接合よりもｐ型GaAs／ノンドープAlGaAs（またはInGaP
）接合の方が逆方向バイアスに対する耐圧が大きいた
め、本実施形態では第１及び第２実施形態と比べてベー
ス・コレクタ間の逆バイアス時リーク電流が低減される
という効果も併せ持つ。A third embodiment of the present invention relates to an improvement of the second embodiment shown in FIG. In the third embodiment,
Instead of the non-doped GaAs layer 23 of FIG. 4, a wide-gap III-V compound semiconductor material such as non-doped AlGaAs or InGaP having a large band gap is used. This material is
It has a new effect that the dielectric constant is lower than that of GaAs, so that the base-collector parasitic capacitance generated between the base electrode and the collector contact layer can be further reduced as compared with the first and second embodiments. Also p-type GaAs / non-doped GaAs
P-type GaAs / non-doped AlGaAs (or InGaP
2) Since the junction has a higher withstand voltage against the reverse bias, the present embodiment also has an effect that the reverse bias leakage current between the base and the collector is reduced as compared with the first and second embodiments.
【００１５】図５は本発明の第４実施形態を示す縦断面
図である。図５を参照すると、他の実施形態と同様にコ
レクタ層にリセスを形成し、ベース層24を成長させた後
に、リセスの内壁にSiO2側壁36を形成し、エミッタ層25
はSiO2側壁36をマスクとした選択再成長により形成され
る。それ以外の素子構造、ならびに製造プロセスは他の
実施形態と同様である。このような構造により、エミッ
タ・ベース接合部分とベース電極との距離を短縮できる
ため、ベース抵抗が低減できるという効果がある。又前
記SiO2の内側壁36によりエミッタメサとリセス内壁のベ
ース層との電気的短絡を防いでいる。これにより、素子
の高周波特性や信頼性を劣化させることなくベース・コ
レクタ間寄生容量を低減できる。また、エミッタ再成長
のマスクとなるSiO2開口パタンがリセスに対して自己整
合的に形成されるために、開口パタン形成時の目合わせ
ずれによるベース抵抗のばらつきを抑制することもでき
るという効果を持つ。FIG. 5 is a longitudinal sectional view showing a fourth embodiment of the present invention. Referring to FIG. 5, as in the other embodiments, a recess is formed in the collector layer, and after growing the base layer 24, an SiO 2 side wall 36 is formed on the inner wall of the recess, and the emitter layer 25 is formed.
Is formed by selective regrowth using the SiO 2 side wall 36 as a mask. Other element structures and manufacturing processes are the same as those of the other embodiments. With such a structure, the distance between the emitter-base junction and the base electrode can be reduced, so that the base resistance can be reduced. The inner wall 36 of SiO 2 prevents an electrical short circuit between the emitter mesa and the base layer on the inner wall of the recess. Thereby, the base-collector parasitic capacitance can be reduced without deteriorating the high-frequency characteristics and reliability of the element. In addition, since the SiO 2 opening pattern serving as a mask for emitter regrowth is formed in a self-aligned manner with respect to the recess, it is possible to suppress variations in the base resistance due to misalignment at the time of forming the opening pattern. Have.
【００１６】[0016]
【発明の効果】本発明の第１の効果は、素子真性部のコ
レクタ層を薄くしてベース・コレクタ間の寄生容量を低
減できることである。このため、従来のバイポーラトラ
ンジスタと比べて高周波動作時の利得が向上できる。そ
の理由は、コレクタ層に対してエッチングを施してリセ
スを形成し、このリセス上にエミッタを形成して素子真
性部としているため、素子真性部のコレクタ層を薄くし
つつベース電極直下の外部コレクタ領域を厚くできるた
めである。特にコレクタ層の少なくとも一部をノンドー
プの材料で構成しているため寄生容量の低下が顕著であ
り、素子の高速化が要求される近年のバイポーラトラン
ジスタとして有利である。第２の効果は、素子寿命が向
上することである。本発明においては外部コレクタを厚
くできるため、ベース層を透過させた外部コレクタ領域
へのイオン注入を行わなくても良い。このためイオン注
入ダメージに起因する外部ベース層中での欠陥生成が抑
制でき、従来のバイポーラトランジスタと比べて素子寿
命が向上する。The first effect of the present invention is that the parasitic capacitance between the base and the collector can be reduced by reducing the thickness of the collector layer in the element intrinsic portion. Therefore, the gain at the time of high-frequency operation can be improved as compared with the conventional bipolar transistor. The reason is that the collector layer is etched to form a recess, and an emitter is formed on this recess to make the element intrinsic part.Thus, the collector layer of the element intrinsic part is made thin while the external collector just under the base electrode is made thin. This is because the region can be thickened. In particular, since at least a part of the collector layer is made of a non-doped material, the parasitic capacitance is remarkably reduced, which is advantageous as a recent bipolar transistor requiring a high-speed element. The second effect is that the life of the element is improved. In the present invention, since the external collector can be made thicker, it is not necessary to perform ion implantation into the external collector region through the base layer. Therefore, generation of defects in the external base layer due to damage due to ion implantation can be suppressed, and the device life is improved as compared with a conventional bipolar transistor.
【図１】本発明の第１実施形態を示すもので、図１(a)
はバイポーラトランジスタの縦断面図、図１(b)は図１
(a)の平面図。FIG. 1 shows a first embodiment of the present invention, and FIG.
1 is a longitudinal sectional view of a bipolar transistor, and FIG.
FIG.
【図２】図１のバイポーラトランジスタの製造工程を示
す縦断面図。FIG. 2 is a longitudinal sectional view showing a manufacturing process of the bipolar transistor of FIG. 1;
【図３】図２とは別の製造工程を示す縦断面図。FIG. 3 is a longitudinal sectional view showing another manufacturing process different from FIG. 2;
【図４】本発明の第２及び第３実施形態を示す縦断面
図。FIG. 4 is a longitudinal sectional view showing second and third embodiments of the present invention.
【図５】本発明の第４実施形態を示す縦断面図。FIG. 5 is a longitudinal sectional view showing a fourth embodiment of the present invention.
【図６】従来のバイポーラトランジスタの縦断面図。FIG. 6 is a longitudinal sectional view of a conventional bipolar transistor.
【図７】図６のバイポーラトランジスタを製造工程の途
中の状態を示す縦断面図。FIG. 7 is a longitudinal sectional view showing a state during the manufacturing process of the bipolar transistor of FIG. 6;
21 基板 22 コレクタコンタクト層 23 コレクタ層 24 ベース層 25 エミッタ層 26 エミッタ電極 27 ベース電極 28 コレクタ電極 29 リセス 30 フォトレジスト 31 SiO2層 33 エミッタ層 35 コレクタ層 36 SiO2側壁21 Substrate 22 Collector contact layer 23 Collector layer 24 Base layer 25 Emitter layer 26 Emitter electrode 27 Base electrode 28 Collector electrode 29 Recess 30 Photoresist 31 SiO 2 layer 33 Emitter layer 35 Collector layer 36 SiO 2 sidewall
Claims (6)
レクタ層、該コレクタ層上に形成されたベース層、及び
互いに絶縁されたエミッタ電極、コレクタ電極及びベー
ス電極を含んで成り、前記エミッタ電極の真下の前記コ
レクタ層に凹部を形成して外部コレクタ領域より厚みの
薄い真性コレクタ領域が形成されたバイポーラトランジ
スタにおいて、コレクタ層の少なくとも一部がノンドー
プ材料で形成されていることを特徴とするバイポーラト
ランジスタ。1. An emitter electrode comprising a semiconductor substrate, a collector layer formed on the semiconductor, a base layer formed on the collector layer, an emitter electrode, a collector electrode, and a base electrode insulated from each other. A bipolar transistor in which a recess is formed in the collector layer directly below the collector layer to form an intrinsic collector region thinner than the external collector region, wherein at least a part of the collector layer is formed of a non-doped material. Transistor.
ｎ型層の２層を含む積層構造からなり、少なくともエミ
ッタ電極直下の部分では、ノンドープ層が除去されてベ
ース電極の直下の部分よりコレクタ層が薄くなっている
請求項１に記載のバイポーラトランジスタ。2. The collector layer has a laminated structure including at least two layers of a non-doped layer and an n-type layer. At least a portion immediately below the emitter electrode is removed and the collector layer is thinner than a portion immediately below the base electrode. The bipolar transistor according to claim 1, wherein:
ャップIII-Ｖ族化合物半導体材料から成る請求項１又は
２に記載のバイポーラトランジスタ。3. The bipolar transistor according to claim 1, wherein the non-doped material of the collector layer comprises a wide-gap III-V compound semiconductor material.
ス部分に絶縁体による内側壁を設けた請求項１から３ま
でのいずれかに記載のバイポーラトランジスタ。4. The bipolar transistor according to claim 1, wherein an inner wall made of an insulator is provided in a recess portion of the collector layer immediately below the emitter electrode.
ープであるコレクタコンタクト層、コレクタ層を順次成
長する工程と、所定のマスクを用いて前記コレクタ層の
一部を除去してリセス構造を形成する工程と、ベース層
を成長する工程と、前記リセス構造内に開口部を有する
ような絶縁膜パタンを形成する工程と、前記絶縁膜パタ
ンをマスクとしてエミッタ層を選択再成長する工程とを
含むことを特徴とするバイポーラトランジスタの製造方
法。5. A step of sequentially growing a collector contact layer and a collector layer at least one of which is non-doped on a semiconductor substrate, and a step of forming a recess structure by removing a part of the collector layer using a predetermined mask. Growing a base layer, forming an insulating film pattern having an opening in the recess structure, and selectively regrowing the emitter layer using the insulating film pattern as a mask. A method for manufacturing a bipolar transistor.
ープであるコレクタコンタクト層、コレクタ層を順次成
長する工程と、所定のマスクを用いて前記コレクタ層の
一部を除去してリセス構造を形成する工程と、ベース層
とエミッタ層を成長する工程と、前記エミッタ層の一部
をフォトレジスト等をマスクとしたエッチングにより除
去してメサ構造を形成する工程を含むことを特徴とする
バイポーラトランジスタの製造方法。6. A step of sequentially growing a collector contact layer and a collector layer at least one of which is non-doped on a semiconductor substrate, and a step of forming a recess structure by removing a part of the collector layer using a predetermined mask. And a step of growing a base layer and an emitter layer, and a step of forming a mesa structure by removing a part of the emitter layer by etching using a photoresist or the like as a mask. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11155314A JP2000349091A (en) | 1999-06-02 | 1999-06-02 | Bipolar transistor and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11155314A JP2000349091A (en) | 1999-06-02 | 1999-06-02 | Bipolar transistor and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349091A true JP2000349091A (en) | 2000-12-15 |
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ID=15603191
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| JP11155314A Pending JP2000349091A (en) | 1999-06-02 | 1999-06-02 | Bipolar transistor and its manufacture |
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| Country | Link |
|---|---|
| JP (1) | JP2000349091A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208641A (en) * | 2001-01-10 | 2002-07-26 | Sony Corp | Semiconductor device and manufacturing method therefor |
| US6888180B2 (en) | 2002-04-19 | 2005-05-03 | Sumitomo Electric Industries, Ltd. | Hetero-junction bipolar transistor and a method for manufacturing the same |
-
1999
- 1999-06-02 JP JP11155314A patent/JP2000349091A/en active Pending
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