JP2000347758A - Information processor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、情報処理装置シス
テムの障害発生時におけるシステム運転の継続技術に関
するもので、特に複数のプロセッサから構成されプロセ
ッサ間で共有する共有メモリを持ったマルチプロセッサ
システムにおいて、あるプロセッサで温度異常を検出し
た場合、該プロセッサの持つキャッシュメモリで更新の
必要な情報を前記共有メモリへ反映をし終えた後、該プ
ロセッサをシステムから切り離すマルチプロセッサシス
テムの縮退機能を持った情報処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for continuing system operation when a failure occurs in an information processing system, and more particularly to a multiprocessor system having a shared memory composed of a plurality of processors and shared by the processors. When a temperature abnormality is detected in a certain processor, the multiprocessor system has a degeneration function of disconnecting the processor from the system after the information required to be updated in the cache memory of the processor is reflected in the shared memory. The present invention relates to an information processing device.
【０００２】[0002]
【従来の技術】公報番号特開平８−３１４５７８にはマ
ルチプロセッサシステムにおいて温度の異常が発生した
時の制御方法が記載されている。それによると、各プロ
セッサの温度データを各プロセッサ毎に設けた温度セン
サーで取り込み、各プロセッサからの温度データについ
て、その変化量を予め規定された数値と比較する。比較
の結果が正常であればプロセッサへの給電を停止するこ
とはしないが、冷却装置等の障害により、温度が急上昇
している事を検出すると該当するプロセッサへの給電を
停止する。給電の停止により温度の低下傾向を検出する
と再び当該プロセッサへの給電を再開するという技術内
容が記載されている。2. Description of the Related Art JP-A-8-314578 describes a control method when a temperature abnormality occurs in a multiprocessor system. According to this, temperature data of each processor is taken in by a temperature sensor provided for each processor, and the amount of change in the temperature data from each processor is compared with a predetermined numerical value. If the result of the comparison is normal, the power supply to the processor is not stopped. However, when it is detected that the temperature has risen sharply due to a failure in the cooling device or the like, the power supply to the corresponding processor is stopped. This document describes a technique in which when a tendency of a decrease in temperature is detected due to a stop of power supply, power supply to the processor is restarted again.
【０００３】又、共有メモリを持ったマルチプロセッサ
構成で個々のプロセッサが固有のキャッシュメモリを持
つようなシステムのキャッシュメモリの制御において、
コピーバック方式を採用した場合、キャッシュメモリの
あるデータを変更すると、その変更時点では共有主記憶
メモリの書き換えは行われず、キャッシュメモリ上の空
きエントリが無く、空きのエントリをキャッシュメモリ
上に作り出す必要が生じた場合、はじめて該データの共
有主記憶メモリへの反映が行われる。Further, in controlling a cache memory of a system in which each processor has a unique cache memory in a multiprocessor configuration having a shared memory,
When the copy-back method is used, if data in the cache memory is changed, the shared main memory is not rewritten at the time of the change, there is no free entry in the cache memory, and a free entry must be created in the cache memory. Occurs, the data is first reflected in the shared main memory.
【０００４】[0004]
【発明が解決しようとする課題】以上の従来技術にある
問題点は、マルチプロセッサシステムを構成するあるプ
ロセッサが温度異常を検出した場合、当該プロセッサの
持つキャッシュメモリに共有された主記憶メモリ上に更
新すべきデータが存在しても該データの共有された主記
憶メモリへの反映が行われず、該プロセッサの動作を終
了させてしまう事である。そのため、共有メモリ上で複
数のプロセッサから共有されているデータについてプロ
セッサ間での一貫性が保証されないという問題が発生す
る。The problem with the prior art described above is that when a certain processor constituting a multiprocessor system detects an abnormal temperature, it will be stored in a main memory shared by a cache memory of the processor. Even if there is data to be updated, the data is not reflected on the shared main memory, and the operation of the processor is terminated. Therefore, there is a problem that data shared by a plurality of processors on the shared memory is not guaranteed to be consistent between the processors.
【０００５】又、その一貫性の保証を取ることが出来な
い場合は、あるプロセッサでの温度異常の発生によって
マルチプロセッサシステム全体をシステムダウンとする
場合もあった。[0005] Further, when it is not possible to guarantee the consistency, there is a case where the entire multiprocessor system is brought down due to the occurrence of a temperature abnormality in a certain processor.
【０００６】[0006]
【課題を解決するための手段】本願の第１の発明の情報
処理装置は、プロセッサで発生した温度異常をプロセッ
サ相互間で通知する為の第１のバスと、前記プロセッサ
と前記プロセッサが共有する主記憶メモリとを接続する
第２のバスとを有し、前記プロセッサはキャッシュメモ
リと、温度異常の検出を行い該検出した温度異常を他の
前記プロセッサに通知する温度異常検出通知回路と、前
記全プロセッサについて運転を休止している非稼働状態
か動作中の稼働状態かを表したステータス情報レジスタ
とを備える。An information processing apparatus according to a first aspect of the present invention shares a first bus for notifying a processor of a temperature abnormality generated between processors, and the processor and the processor share the first bus. A second bus for connecting to a main storage memory, wherein the processor is a cache memory, and a temperature abnormality detection notification circuit that detects a temperature abnormality and notifies the other processor of the detected temperature abnormality; A status information register indicating whether the inactive state in which all the processors are inactive or the active state in operation.
【０００７】本願の第２の発明の情報処理装置は、第１
の発明において、温度異常を検出した前記プロセッサ
は、他の稼働状態にある全プロセッサに該温度異常の通
知を行い他の稼働状態にある全プロセッサから前記ステ
ータス情報レジスタの該温度異常を検出したプロセッサ
に関する動作状態を非稼働状態とした通知を受けると自
プロセッサの有する前記キャッシュメモリ中の更新が必
要な情報を前記主記憶メモリに反映することを備える。[0007] The information processing apparatus of the second invention of the present application comprises a first information processing apparatus.
In the invention, the processor that has detected the temperature abnormality is a processor that notifies all the processors in other operating states of the temperature abnormality and detects the temperature abnormality in the status information register from all the processors in other operating states. And receiving information that requires updating in the cache memory of the own processor in the main memory when receiving a notification that the operation state of the processor is inactive.
【０００８】本願の第３の発明の情報処理装置は、第１
及び第２の発明において、温度異常を検出した前記プロ
セッサは、自プロセッサの有する前記キャッシュメモリ
内の更新を必要とする情報の前記主記憶メモリへの反映
を終了すると該終了通知を全プロセッサを代表するプロ
セッサを通して他の稼働状態にある全プロセッサに通知
し自プロセッサの動作状態を非稼働状態とすることを備
える。[0008] An information processing apparatus according to a third aspect of the present invention comprises:
In the second invention, when the processor that has detected the temperature abnormality finishes reflecting the information that needs updating in the cache memory of the own processor in the main storage memory, the processor notifies the completion notification to all processors. And notifying all the processors in the other operating states through the executing processor and setting the operating state of the own processor to the non-operating state.
【０００９】本願の第４の発明の情報処理装置は、第
１、第２及び第３の発明において、温度異常の通知を受
けた稼働状態にある全プロセッサは、温度異常の発生し
たプロセッサによる前記キャッシュメモリ中の更新が必
要な情報の前記主記憶メモリへの一連の反映処理の間は
非稼働状態に入り前記温度異常の発生したプロセッサに
よる前記一連の反映処理が終わると通常の動作状態に戻
ることを備える。In the information processing apparatus according to a fourth aspect of the present invention, in the first, second and third aspects, all the processors in the operating state that have received the notification of the temperature abnormality are operated by the processor in which the temperature abnormality has occurred. During a series of reflection processing of information that needs to be updated in the cache memory to the main storage memory, a non-operating state is entered, and after the series of reflection processing by the processor in which the temperature abnormality has occurred, a normal operation state is returned. It is prepared.
【００１０】本願の第５の発明の情報処理装置は、内部
にキャッシュメモリと温度の異常を検出しそれを他のプ
ロセッサに通知する温度異常検出通知機能と全プロセッ
サのステータス情報をもつステータス情報レジスタを有
するＮ(≧２)個のプロセッサと、該プロセッサの温度異
常検出通知機能を接続する第１のバスと、該プロセッサ
と主記憶メモリを接続する第２のバスを有するマルチプ
ロセッサ構成を有する情報処理装置において、前記Ｎ個
の内の(Ｎ−１)個までのプロセッサが温度異常を検出し
た場合には、温度異常を検出したプロセッサは実行中及
び実行待ち命令を完了し、該プロセッサのキャッシュメ
モリ情報を主記憶メモリに反映し、該プロセッサを稼働
状態から非稼働状態に遷移させることによるプロセッサ
の縮退機能を持つことを備える。According to a fifth aspect of the present invention, there is provided a temperature information register having a temperature abnormality detection notification function for internally detecting an abnormality in a cache memory and a temperature and notifying the abnormality to another processor, and a status information register for all processors. Having a multiprocessor configuration including N (≧ 2) processors having a first bus for connecting the temperature abnormality detection notification function of the processor, and a second bus for connecting the processor and the main storage memory In the processing device, when up to (N-1) of the N processors detect a temperature anomaly, the processor that has detected the temperature anomaly completes the executing and waiting instructions and executes the cache of the processor. It has a processor degeneration function by reflecting memory information to the main memory and causing the processor to transition from the operating state to the non-operating state. And
【００１１】本願の第６の発明の情報処理装置は、第１
の発明において、温度異常を検出した前記プロセッサ
は、前記キャッシュメモリの更新が必要な情報の前記主
記憶メモリへの反映が終了すると前記第２のバスに接続
された電源の制御を行う電源制御回路に自プロセッサへ
の給電の停止を指示することを備える。[0011] The information processing apparatus according to a sixth aspect of the present invention comprises a first information processing apparatus.
In the invention, the processor that detects the temperature abnormality includes a power supply control circuit that controls a power supply connected to the second bus when the reflection of the information that requires updating of the cache memory to the main storage memory ends. Instructing the processor to stop supplying power to its own processor.
【００１２】[0012]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００１３】図１を参照すると、本発明の情報処理装置
の第１の実施の形態を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of an information processing apparatus according to the present invention.
【００１４】本実施の形態は、内部にキャッシュメモリ
１１１〜１１Ｎと、温度異常検出通知回路１２１〜１２
Ｎと、全プロセッサ１０１〜１０Ｎのステータス情報を
もつステータス情報レジスタ１３１〜１３Ｎと、を有す
るＮ(≧２)個のプロセッサ１０１〜１０Ｎと、プロセッ
サ１０１〜１０Ｎの温度異常検出通知回路１２１〜１２
Ｎをプロセッサ１０１〜１０Ｎ相互間で接続するバス１
５０と、プロセッサ１０１〜Ｉ０Ｎと主記憶メモリ１４
０を接続するバス１６０とを有している。In this embodiment, the cache memories 111 to 11N and the temperature abnormality detection notification circuits 121 to 12 are internally provided.
N (N ≧ 2) processors 101 to 10N having N and status information registers 131 to 13N having status information of all the processors 101 to 10N, and temperature abnormality detection notification circuits 121 to 12 of the processors 101 to 10N.
Bus 1 for connecting N among processors 101 to 10N
50, processors 101-ION and main memory 14
And a bus 160 for connecting the 0.
【００１５】次に、本発明の実施の形態の動作について
図１と図２のフローチャートを参照して説明する。Next, the operation of the embodiment of the present invention will be described with reference to the flowcharts of FIGS.
【００１６】まず、全てのプロセッサ１０１〜１０Ｎが
稼働状態であるとする。その時、例えばＮ個のプロセッ
サ１０１〜１０Ｎの内のある１個のプロセッサ１０２
が、温度異常検出回路１２２によって温度の異常を検出
した場合（Ｓ１）、プロセッサ１０２は、プロセッサ１
０２が温度異常を検出した時点での実行中の命令及び実
行待ち命令を完了させ、それ以降の命令は実行しない状
態に入る（Ｓ２）。そして、プロセッサ１０２の温度異
常検出通知回路１２２は、バス１５０にて他のプロセッ
サ１０１、１０３〜１０Ｎに対し、プロセッサ１０２の
温度異常の発生を通知し、プロセッサ１０２は他プロセ
ッサ１０１、１０３〜１０Ｎからの応答待ち状態に入る
（Ｓ３）。First, it is assumed that all the processors 101 to 10N are operating. At that time, for example, one processor 102 among the N processors 101 to 10N
However, when the temperature abnormality is detected by the temperature abnormality detection circuit 122 (S1), the processor 102
02 completes the command being executed and the command waiting to be executed at the time when the temperature abnormality is detected, and enters a state in which subsequent commands are not executed (S2). Then, the temperature abnormality detection notification circuit 122 of the processor 102 notifies the other processors 101, 103 to 10N via the bus 150 of the occurrence of the temperature abnormality of the processor 102. (S3).
【００１７】温度異常検出回路１２２からの温度異常の
発生通知を受け取ったプロセッサ１０２以外の各プロセ
ッサ１０１、１０３〜１０Ｎは、各プロセッサ１０１、
１０３〜１０Ｎが保有するステータス情報レジスタ１３
１、１３３〜１３Ｎのなかのプロセッサ１０２に対応す
る動作表示状態を非稼働状態（ホールド状態ともいう）
に変更する（Ｓ４）。Each of the processors 101, 103 to 10N other than the processor 102 having received the notification of the occurrence of the temperature abnormality from the temperature abnormality detection circuit 122,
Status information register 13 held by 103 to 10N
1, an operation display state corresponding to the processor 102 in 133 to 13N is a non-operation state (also referred to as a hold state).
(S4).
【００１８】非稼働状態とは、他の稼働状態にあるプロ
セッサからの該非稼働状態にあるプロセッサへのなんら
かの情報の送信による活性化が行われないと稼働状態に
なることは出来ない状態を表している。The non-operation state indicates a state in which the processor cannot be in the operation state unless activated by transmitting some information from the processor in the other operation state to the processor in the non-operation state. I have.
【００１９】温度異常の通知を受けたプロセッサ１０
１、１０３〜１０Ｎは、温度異常を検出したプロセッサ
１０２に対応するステータス情報レジスタ１３１、１３
３〜１３Ｎのビットを非稼働状態にした時点で、温度異
常を検出したプロセッサ１０２にステータス情報の変更
完了通知をバス１６０にて通知し（Ｓ５）、自身のプロ
セッサ１０１、１０３〜１０Ｎを非稼働状態に遷移させ
る（Ｓ６）。The processor 10 which has been notified of the temperature abnormality
1, 103 to 10N are status information registers 131 and 13 corresponding to the processor 102 that has detected the temperature abnormality.
When the bits of 3 to 13N are set to the non-operation state, the processor 102 that has detected the temperature abnormality is notified of the change completion of the status information via the bus 160 (S5), and the own processors 101 and 103 to 10N are non-operation. The state is transited (S6).
【００２０】この時プロセッサ１０１、１０３〜１０Ｎ
は非稼働状態に入るが一時的なものであるためステータ
ス情報レジスタ１３１、１３３〜１３Ｎは操作しない。At this time, the processors 101, 103 to 10N
Enters a non-operating state but is temporary, so that the status information registers 131, 133 to 13N are not operated.
【００２１】温度異常を検出したプロセッサ１０２は、
前記ステータス情報の変更完了通知を他プロセッサ１０
１、１０３〜１０Ｎから全て受け付けた時点で（Ｓ
７）、プロセッサ１０２のキャッシュメモリ１１２上の
情報で主記憶メモリ１４０への更新が行われていないも
のについて、バス１６０にて主記憶メモリ１４０に反映
する（Ｓ８）。When the processor 102 detects the temperature abnormality,
The status information change completion notification is sent to another processor 10.
(S)
7) The information in the cache memory 112 of the processor 102 that has not been updated in the main memory 140 is reflected on the main memory 140 via the bus 160 (S8).
【００２２】そしてプロセッサ１０２は、予めＮ個のプ
ロセッサ１０１〜１０Ｎを代表する権利を与えられたプ
ロセッサ（代表プロセッサという）１０１に主記憶書き
込み完了通知をバス１６０にて通知して（Ｓ９）非稼働
状態に入る（Ｓ１０）。The processor 102 notifies the processor (referred to as a representative processor) 101 that has been given the right to represent the N processors 101 to 10N in advance with a main memory write completion notice via the bus 160 (S9). The state is entered (S10).
【００２３】非稼働状態であった代表プロセッサ１０１
は、プロセッサ１０２からの主記憶書き込み完了通知に
よって起動され、自身のプロセッサ１０１のステータス
情報レジスタ１３１の情報を参照して、バス１６０にて
稼働可能なプロセッサ１０３〜１０Ｎの非稼働状態を解
除する通知を行い、稼働可能なプロセッサ１０３〜１０
Ｎの動作を再開させる（Ｓ１１）。尚、この時ステータ
ス情報レジスタ１３１は前述したようにプロセッサ１０
２のみが非稼働状態である事を表している。The representative processor 101 that has been in a non-operation state
Is activated by a main memory write completion notification from the processor 102 and refers to the information in the status information register 131 of the processor 101 to release the non-operating state of the processors 103 to 10N operable on the bus 160. And the operable processors 103 to 10
The operation of N is restarted (S11). At this time, the status information register 131 stores the processor 10 as described above.
Only 2 indicates the non-operation state.
【００２４】この代表プロセッサの決め方は自由でよい
が、例えば最初はプロセッサ１０１としておき、プロセ
ッサ１０１で温度異常が発生するとその通知を受けた他
のプロセッサは自動的にプロセッサ１０２を代表プロセ
ッサとする論理を使用するのが自然である。その時ステ
ータス情報レジスタ１３１〜１３Ｎを参照することでプ
ロセッサ１０２が既に温度異常によって非稼働状態であ
ることが分かればプロセッサ１０３が代表プロセッサと
なる。この論理に対応する回路は全てのプロセッサ１０
１〜１０Ｎに組み込まれる。The method of determining the representative processor may be freely determined. For example, the processor 101 is initially set as the first processor, and when an abnormal temperature occurs in the processor 101, the other processor which has received the notification automatically sets the processor 102 as the representative processor. It is natural to use At this time, by referring to the status information registers 131 to 13N, if it is determined that the processor 102 is already in the non-operation state due to the temperature abnormality, the processor 103 becomes the representative processor. The circuits corresponding to this logic are all processors 10
1 to 10N.
【００２５】前述の説明では代表プロセッサをプロセッ
サ１０１としプロセッサ１０２で温度異常が発生した場
合を説明したが、さらにこの状態において、代表プロセ
ッサ１０１で温度異常が発生したとする。代表プロセッ
サ１０１は命令の実行を中断し、ステータス情報レジス
タ１３１を参照して温度異常の通知を送信する対象とな
るプロセッサ１０１〜１０Ｎを探し、それがプロセッサ
１０３〜１０Ｎであることを検出する。In the above description, the case where the representative processor is the processor 101 and a temperature abnormality has occurred in the processor 102 has been described. In this state, it is further assumed that a temperature abnormality has occurred in the representative processor 101. The representative processor 101 interrupts the execution of the instruction, refers to the status information register 131, searches for the processors 101 to 10N to which the notification of the temperature abnormality is to be transmitted, and detects that they are the processors 103 to 10N.
【００２６】代表プロセッサ１０１は自身の温度異常の
通知をプロセッサ１０３〜１０Ｎに対して送信する。こ
の通知を受けた状態で代表プロセッサはプロセッサ１０
３に自動的に切り替わる事になる。プロセッサ１０３〜
１０Ｎはステータス情報レジスタ１３３〜１３Ｎのプロ
セッサ１０１に対応するビットを非稼働状態の表示にし
ステータス情報の変更完了通知をプロセッサ１０１に応
答する。以降は前述した通りである。プロセッサ１０１
は自身の持つキャッシュメモリ１１１の主記憶メモリ１
４０への反映を終えると代表プロセッサ１０３へ主記憶
書き込み完了通知を行い、プロセッサ１０１は非稼働状
態に入る。The representative processor 101 transmits a notification of its own temperature abnormality to the processors 103 to 10N. The representative processor receives the notification and the processor 10
It will automatically switch to 3. Processor 103-
10N makes the bits of the status information registers 133 to 13N corresponding to the processor 101 indicate the non-operating state, and responds to the processor 101 with a status information change completion notification. The subsequent steps are as described above. Processor 101
Is the main storage memory 1 of the cache memory 111 owned by itself.
Upon completion of the reflection on the main processor 40, the main processor 103 notifies the representative processor 103 of the completion of writing to the main memory, and the processor 101 enters a non-operation state.
【００２７】Ｎ台あるプロセッサ１０１〜１０Ｎのう
ち、（Ｎ−２）台のプロセッサが温度の異常により非稼
働状態になった状態では、稼働状態のプロセッサ数は２
台であるが、その状態で一方のプロセッサで温度の異常
が発生すると、２台のプロセッサ間で前述したような動
作が行われる。In a state in which (N-2) processors out of the N processors 101 to 10N have become inactive due to abnormal temperature, the number of active processors is two.
If the temperature of one of the processors is abnormal in this state, the above-described operation is performed between the two processors.
【００２８】その状態においては、最後の１台のみが動
作する事になるがその最後の１台においても温度の異常
が検出されるとシステムは停止状態となる。In this state, only the last one operates, but even if the last one detects an abnormal temperature, the system is stopped.
【００２９】次に、本発明の第２の実施の態様（図３）
について図面を参照して詳細に説明する。Next, a second embodiment of the present invention (FIG. 3)
Will be described in detail with reference to the drawings.
【００３０】図３を参照すると、本発明の第２の実施の
形態の構成は、第１の実施の形態の構成において、さら
に電源を制御する電源制御回路１７０と電源制御回路１
７０の指示に従って各プロセッサや主記憶メモリ１４０
に電力を供給する電源供給回路１８０を有し、電源制御
回路１７０がバス１６０に接続されており、電源供給回
路１８０は各装置への給電を行う電力供給線を有してい
る点が異なっている。Referring to FIG. 3, the configuration of the second embodiment of the present invention is different from the configuration of the first embodiment in that a power supply control circuit 170 and a power supply control circuit 1 for further controlling the power supply are provided.
Each processor and main memory 140 according to the instruction of 70
Power supply circuit 180 for supplying power to the power supply, a power supply control circuit 170 is connected to the bus 160, and the power supply circuit 180 has a power supply line for supplying power to each device. I have.
【００３１】他の構成は同一の為、電源の停止に関わる
点を説明する。Since the other configurations are the same, points related to the stop of the power supply will be described.
【００３２】全プロセッサが稼働中の状態において、先
と同様にプロセッサ１０２において温度異常が発生した
とする。前述したような処理によってプロセッサ１０２
はキャッシュメモリ１１２の中の更新が必要な情報を主
記憶メモリ１４０に反映し終えたものとする。It is assumed that a temperature abnormality has occurred in the processor 102 in a state where all the processors are in operation as described above. By the processing as described above, the processor 102
Indicates that the information that needs to be updated in the cache memory 112 has been reflected in the main memory 140.
【００３３】プロセッサ１０２は代表プロセッサ１０１
に主記憶書き込み完了通知を送るが、続いて自分のプロ
セッサ識別番号を電源制御回路にバス１６０を通じて電
源制御回路１７０に送り自プロセッサ１０２への給電を
停止するように指示して非稼働状態に入る。これを受け
た電源制御回路１７０は電源供給回路１８０にプロセッ
サ１０２への給電停止を要求し電源供給回路１８０はプ
ロセッサ１０２への給電を停止する。The processor 102 is a representative processor 101
To the power supply control circuit 170 via the bus 160, and instructs the power supply control circuit 170 to stop supplying power to the own processor 102 and enters a non-operation state. . In response to this, the power supply control circuit 170 requests the power supply circuit 180 to stop supplying power to the processor 102, and the power supply circuit 180 stops supplying power to the processor 102.
【００３４】[0034]
【発明の効果】第１の効果は、温度障害の発生したプロ
セッサの持つキャッシュメモリの必要な情報を共有主記
憶メモリに反映することでプロセッサ間での共有メモリ
での不整合をなくす事ができ、第２の効果として縮退機
能をもつことで、マルチプロセッサからなる情報処理装
置のシステムダウンの発生率を低減することである。The first effect is that the inconsistency in the shared memory between the processors can be eliminated by reflecting the necessary information of the cache memory of the processor in which the temperature failure has occurred in the shared main memory. The second effect is to reduce the rate of system down of an information processing device including a multiprocessor by having a degeneration function.
【図１】本発明の第１の実施の形態を示すブロック図で
ある。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】本発明の第１の実施の形態を示すフローチャー
トである。FIG. 2 is a flowchart showing a first embodiment of the present invention.
【図３】本発明の第２の実施の形態を示すブロック図で
ある。FIG. 3 is a block diagram showing a second embodiment of the present invention.
１０１〜１０Ｎ プロセッサ １１１〜１１Ｎ キャッシュメモリ １２１〜１２Ｎ 温度異常検出通知回路 １３１〜１３Ｎ ステータス情報レジスタ １４０ 主記憶メモリ １５０ 温度異常検出通知回路を接続するバス １６０ プロセッサと主記憶メモリを接続するバス １７０ 電源制御回路 １８０ 電源供給回路 101 to 10N Processor 111 to 11N Cache Memory 121 to 12N Temperature Abnormality Detection Notification Circuit 131 to 13N Status Information Register 140 Main Storage Memory 150 Bus for Connecting Temperature Abnormality Detection Notification Circuit 160 Bus for Connecting Processor and Main Storage Memory 170 Power Control Circuit 180 Power supply circuit
Claims (6)
ッサ相互間で通知する為の第１のバスと、前記プロセッ
サと前記プロセッサが共有する主記憶メモリとを接続す
る第２のバスとを有し、前記プロセッサはキャッシュメ
モリと、温度異常の検出を行い該検出した温度異常を他
の前記プロセッサに通知する温度異常検出通知回路と、
前記全プロセッサについて運転を休止している非稼働状
態か動作中の稼働状態かを表したステータス情報レジス
タとを備えることを特徴とする情報処理装置。A first bus for notifying a processor of a temperature abnormality occurring between the processors, and a second bus connecting the processor and a main memory shared by the processors; The processor is a cache memory, a temperature abnormality detection notification circuit that detects a temperature abnormality and notifies the other processor of the detected temperature abnormality,
An information processing apparatus, comprising: a status information register indicating whether a non-operating state in which operation is suspended or an operating state in operation for all the processors.
他の稼働状態にある全プロセッサに該温度異常の通知を
行い他の稼働状態にある全プロセッサから前記ステータ
ス情報レジスタの該温度異常を検出したプロセッサに関
する動作状態を非稼働状態とした通知を受けると自プロ
セッサの有する前記キャッシュメモリ中の更新が必要な
情報を前記主記憶メモリに反映することを特徴とする請
求項１記載の情報処理装置。2. The processor, which detects an abnormal temperature,
Notifying all the processors in other operating states of the temperature abnormality and receiving a notification from all the processors in other operating states that the operating state of the processor that has detected the temperature abnormality in the status information register has been set to the non-operating state. 2. The information processing apparatus according to claim 1, wherein information required to be updated in the cache memory of the own processor is reflected in the main storage memory.
自プロセッサの有する前記キャッシュメモリ内の更新を
必要とする情報の前記主記憶メモリへの反映を終了する
と該終了通知を全プロセッサを代表するプロセッサを通
して他の稼働状態にある全プロセッサに通知し自プロセ
ッサの動作状態を非稼働状態とする事を特徴とする請求
項１及び２記載の情報処理装置。3. The processor that detects a temperature abnormality,
When the reflection of the information that needs updating in the cache memory of the own processor to the main storage memory is completed, the completion notification is notified to all the processors in other operating states through the processor representing all the processors. 3. The information processing apparatus according to claim 1, wherein the operation state is set to a non-operation state.
全プロセッサは、温度異常の発生したプロセッサによる
前記キャッシュメモリ中の更新が必要な情報の前記主記
憶メモリへの一連の反映処理の間は非稼働状態に入り前
記温度異常の発生したプロセッサによる前記一連の反映
処理が終わると通常の動作状態に戻ることを特徴とする
請求項１、２及び３記載の情報処理装置。4. The processor in the operating state, which has received the notification of the temperature abnormality, operates during a series of reflection processing of the information required to be updated in the cache memory to the main storage memory by the processor in which the temperature abnormality has occurred. 4. The information processing apparatus according to claim 1, wherein the processor enters a non-operation state and returns to a normal operation state after the series of reflection processing by the processor in which the temperature abnormality has occurred.
検出しそれを他のプロセッサに通知する温度異常検出通
知機能と全プロセッサのステータス情報をもつステータ
ス情報レジスタを有するＮ(≧２)個のプロセッサと、該
プロセッサの温度異常検出通知機能を接続する第１のバ
スと、該プロセッサと主記憶メモリを接続する第２のバ
スを有するマルチプロセッサ構成を有する情報処理装置
において、前記Ｎ個の内の(Ｎ−１)個までのプロセッサ
が温度異常を検出した場合には、温度異常を検出したプ
ロセッサは実行中及び実行待ち命令を完了し、該プロセ
ッサのキャッシュメモリ情報を主記憶メモリに反映し、
該プロセッサを稼働状態から非稼働状態に遷移させるこ
とによるプロセッサの縮退機能をもつことを特徴とする
情報処理装置。5. N (≧ 2) processors having a cache memory and a temperature abnormality detection notification function for detecting an abnormality in temperature and notifying the abnormality to other processors, and a status information register having status information of all processors. An information processing apparatus having a multi-processor configuration having a first bus connecting a function for notifying a temperature abnormality detection of the processor and a second bus connecting the processor and a main storage memory; When up to (N-1) processors detect a temperature abnormality, the processor that has detected the temperature abnormality completes the executing and waiting instructions, reflects the cache memory information of the processor in the main memory,
An information processing apparatus having a processor degeneration function by causing the processor to transition from an operating state to a non-operating state.
前記キャッシュメモリの更新が必要な情報の前記主記憶
メモリへの反映が終了すると前記第２のバスに接続され
た電源の制御を行う電源制御回路に自プロセッサへの給
電の停止を指示する事を特徴とする請求項１記載の情報
処理装置。6. The processor having detected the temperature abnormality,
When the reflection of the information that requires updating of the cache memory to the main storage memory is completed, the power supply control circuit that controls the power supply connected to the second bus is instructed to stop supplying power to its own processor. The information processing apparatus according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11156647A JP2000347758A (en) | 1999-06-03 | 1999-06-03 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP11156647A JP2000347758A (en) | 1999-06-03 | 1999-06-03 | Information processor |
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| Publication Number | Publication Date |
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ID=15632240
Family Applications (1)
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|---|---|---|---|
| JP11156647A Pending JP2000347758A (en) | 1999-06-03 | 1999-06-03 | Information processor |
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| Country | Link |
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| JP (1) | JP2000347758A (en) |
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1999
- 1999-06-03 JP JP11156647A patent/JP2000347758A/en active Pending
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