JP2000346904A - Semiconductor testing device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor testing device capable of judging the output signal of an IC to be measured in each phase by one test cycle without using a pin multiplex. SOLUTION: Input data information stored in an event memory 3 is outputted to a driver part 8 via a delay circuit 7 in synchronization with the timing of a period start signal A11. On the other hand, expected value data stored in multi expected value memory 4 and a phase signal A17 of a period of 1/N multiplication of the period start signal A11 are inputted to a selecting part 10 via the delay circuit 7. Then the expected value data are outputted to a response part 9 as expected values corresponding to each phase in synchronization with the phase signal A17. The response part 9 compares the expected value in each phase with an output signal from an IC to be measured to determines the IC to be measured.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、被測定ＩＣの検査
を行う半導体試験装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor test apparatus for inspecting an IC to be measured.

【０００２】[0002]

【従来の技術】図３、図４は従来の半導体試験装置の構
成を示すブロック図である。図３において、５１はパタ
ーンメモリであり、１回目からＮ回目のテストパターン
が格納されており、これらのテストパターンデータを所
定のタイミングで出力する。５２はタイミングエッジが
格納されているタイミングメモリであり、パターンメモ
リ５１から出力されたパターンデータに基づいて、タイ
ミングエッジデータを出力する。５３は前述したテスト
パターンに対応する複数の期待値やＩ／Ｏデータなどが
各イベントごとに格納されているイベントメモリであ
り、パターンメモリ５１から出力されたテストパターン
データに基づいて、これらの入力データ情報、および期
待値データ等を出力する。2. Description of the Related Art FIGS. 3 and 4 are block diagrams showing a configuration of a conventional semiconductor test apparatus. In FIG. 3, reference numeral 51 denotes a pattern memory which stores the first to Nth test patterns, and outputs these test pattern data at a predetermined timing. Reference numeral 52 denotes a timing memory in which timing edges are stored, and outputs timing edge data based on the pattern data output from the pattern memory 51. Reference numeral 53 denotes an event memory in which a plurality of expected values and I / O data corresponding to the above-described test patterns are stored for each event, based on the test pattern data output from the pattern memory 51. It outputs data information and expected value data.

【０００３】５６はタイミング発生器であり、タイミン
グメモリ５２から出力されたタイミングエッジデータ
と、ピリオドスタート信号Ａ１１および、シンクロナス
ピリオドスタート信号Ａ１２が入力される。ここで、ピ
リオドスタート信号Ａ１１は、図２のＡ１１に示すよう
に、一定のタイミングでパルスが発生する信号であり、
シンクロナスピリオドスタート信号Ａ１２は、図２のＡ
１２に示すように、ピリオドスタート信号Ａ１１の一周
期のうちに、等間隔で複数のパルスを発生する信号であ
る。A timing generator 56 receives the timing edge data output from the timing memory 52, a period start signal A11 and a synchronous period start signal A12. Here, the period start signal A11 is a signal in which a pulse is generated at a fixed timing, as indicated by A11 in FIG.
The synchronous period start signal A12 is represented by A in FIG.
As shown in FIG. 12, this signal generates a plurality of pulses at regular intervals in one period of the period start signal A11.

【０００４】そして、タイミング発生器５６は、前述し
たタイミングエッジデータを、ピリオドスタート信号Ａ
１１および、シンクロナスピリオドスタート信号Ａ１２
のいずれかに基づいて、ドライバエッジＡ５１８、およ
びレスポンスエッジＡ５１９を出力する。５７は遅延回
路であり、イベントメモリ５３から出力された入力デー
タ情報と期待値データとが入力される。そして、入力デ
ータ情報を一定時間遅延させてドライバ部５８に出力す
るとともに、期待値データを一定時間遅延させてレスポ
ンス部５９に出力する。The timing generator 56 converts the above-mentioned timing edge data into a period start signal A.
11 and a synchronous period start signal A12
And outputs a driver edge A518 and a response edge A519. Reference numeral 57 denotes a delay circuit to which input data information and expected value data output from the event memory 53 are input. Then, the input data information is output to the driver section 58 after being delayed for a predetermined time, and the expected value data is output to the response section 59 after being delayed for a predetermined time.

【０００５】そして、ドライバ部５８は、前述したドラ
イバエッジＡ５１８と、遅延回路５７から出力された入
力データ情報が入力され、ドライバエッジＡ５１８と入
力されたデータに基づいてＩ／Ｏデータ波形Ａ２３と、
ドライバデータ波形Ａ２４をピンエレクトロニクス（図
示略）へ出力する。また、レスポンス部５９は、レスポ
ンスエッジＡ５１９と、遅延回路５７から出力された期
待値データとが入力され、これらの期待値と、ピンエレ
クトロニクスを介して入力された被測定ＩＣの出力値と
を比較しパス／フェイルの判定を行う。The driver section 58 receives the driver edge A 518 described above and the input data information output from the delay circuit 57, and generates an I / O data waveform A 23 based on the driver edge A 518 and the input data.
The driver data waveform A24 is output to pin electronics (not shown). The response section 59 receives the response edge A519 and the expected value data output from the delay circuit 57, and compares these expected values with the output value of the IC under test input via the pin electronics. Pass / fail judgment is performed.

【０００６】また、図４は従来技術によるピンマルチプ
レクスを使用した半導体試験装置の構成を示すブロック
図である。この図において、パターンメモリ６１には、
位相０のテストパターンが格納されており、これをピリ
オドスタート信号Ａ１１（図２参照）のタイミングで出
力する。そして、タイミングメモリ６２には位相０にお
けるタイミングエッジが、イベントメモリ６３には位相
０における期待値がそれぞれ格納されており、パターン
メモリ６１からパタンデータが各部に入力されると、こ
のデータに基づいてタイミングエッジおよび期待値デー
タを出力する。FIG. 4 is a block diagram showing the configuration of a semiconductor test apparatus using a pin multiplex according to the prior art. In this figure, the pattern memory 61 includes:
A test pattern of phase 0 is stored, and is output at the timing of the period start signal A11 (see FIG. 2). The timing edge in phase 0 is stored in the timing memory 62, and the expected value in phase 0 is stored in the event memory 63. When pattern data is input from the pattern memory 61 to each unit, the pattern data is stored based on this data. Outputs timing edge and expected value data.

【０００７】そして、これらのデータは図３に示した半
導体試験装置と同様の過程で、それぞれドライバ部５８
およびレスポンス部５９に入力される。そして、レスポ
ンス部５９は、位相０における被測定ＩＣからの出力信
号の判定を行う。同様にして、ピンマルチプレクスの２
ピンでは、位相１における被測定ＩＣからの出力信号の
判定が行われる。These data are obtained in the same manner as in the semiconductor test apparatus shown in FIG.
And input to the response unit 59. Then, the response unit 59 determines the output signal from the measured IC at the phase 0. Similarly, the pin multiplex 2
At the pin, the output signal from the IC under test in phase 1 is determined.

【０００８】[0008]

【発明が解決しようとする課題】前述したように、図３
に示されたような従来の半導体試験装置では、１回の試
験サイクルで、１つの位相についてしか判定が行えなか
った。この結果、一回目の試験では位相０における出力
信号の判定を行い、二回目の試験では位相１における出
力信号の判定を行わなければならず、パターンメモリに
は位相０から位相Ｎ−１までのすべてのテストパターン
を格納する必要があった。この結果、パターンメモリに
は、大容量のメモリが必要になるという問題があった。
また、パターンメモリが増大するほどパターンのロード
時間も増大してしまうという問題もあった。As described above, FIG.
In the conventional semiconductor test apparatus as shown in the above, it was possible to judge only one phase in one test cycle. As a result, in the first test, the output signal in phase 0 must be determined, and in the second test, the output signal in phase 1 must be determined. All test patterns needed to be stored. As a result, there is a problem that a large capacity memory is required for the pattern memory.
There is also a problem that the pattern loading time increases as the pattern memory increases.

【０００９】また、図４の半導体試験装置では、ピンマ
ルチプレクス機能を使用しているため、一度の試験で各
位相における被測定ＩＣの出力信号の判定が行えるが、
使用テスタピンの数が増加してしまう問題があった。本
発明はこのような事情に鑑みてなされたもので、ピンマ
ルチプレクスを使用せずに、１回の試験で各位相におけ
る被測定ＩＣの出力信号を判定できる半導体試験装置を
提供することを目的とする。Further, in the semiconductor test apparatus shown in FIG. 4, since the pin multiplex function is used, the output signal of the IC to be measured in each phase can be determined by one test.
There was a problem that the number of tester pins used increased. The present invention has been made in view of such circumstances, and has as its object to provide a semiconductor test apparatus capable of determining an output signal of a measured IC in each phase in one test without using pin multiplexing. And

【００１０】[0010]

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、前記第１のクロックパル
スの１／Ｎ倍の周期の第２のクロックパルスに基づいて
位相データを発生する位相データ発生手段と、前記第１
のクロックパルスのタイミングでＮ個の期待値データを
出力する期待値データ記憶手段と、前記位相データを一
定時間遅延したタイミングで前記ピンエレクトロニクス
から応答信号を読み込み前記位相データに対応する前記
期待値データと比較し判定を行う比較判定手段とを具備
することを特徴とする。また、請求項２に記載の発明
は、請求項１に記載の半導体試験装置において、前記比
較判定手段は、コンパレータにより判定を行うことを特
徴とする。According to a first aspect of the present invention, there is provided an image processing apparatus comprising the steps of: Phase data generating means for generating
Expected value data storage means for outputting N pieces of expected value data at the timing of the clock pulse, and reading the response signal from the pin electronics at a timing obtained by delaying the phase data by a predetermined time, and the expected value data corresponding to the phase data And a comparing and judging means for making judgment by comparing with. According to a second aspect of the present invention, in the semiconductor test apparatus according to the first aspect, the comparing and judging means makes a judgment by a comparator.

【００１１】[0011]

【発明の実施の形態】以下、図面を参照し、本発明の一
実施形態について説明する。図１は、この発明の一実施
形態による半導体試験装置の構成を示すブロック図であ
る。この図において、１はアドレスメモリであり、タイ
ミングメモリ２、イベントメモリ３、マルチ期待値メモ
リ４をアクセスするためのタイムセットアドレスを格納
しており、タイムセットアドレス信号Ａ１３を図２のＡ
１１に示すピリオドスタート信号に基づいて各部に出力
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a semiconductor test apparatus according to one embodiment of the present invention. In this figure, reference numeral 1 denotes an address memory, which stores a time set address for accessing the timing memory 2, the event memory 3, and the multi-expected value memory 4, and transmits a time set address signal A13 to A in FIG.
It outputs to each part based on the period start signal shown in FIG.

【００１２】タイミングメモリ２は、タイミングエッジ
が格納されており、入力されるタイムセットアドレス信
号Ａ１３に基づいて、タイミングエッジデータＡ１４を
出力する。イベントメモリ３は、パターンデータ、Ｉ／
Ｏ（インプット／アウトプット）データ、マスクデー
タ、ＲＺや、ＮＲＺなどのモジュレーションデータなど
のすべての入力データ情報が各エッジごとに格納されて
おり、入力されるタイムセットアドレス信号Ａ１３に基
づいて、これらの入力データ情報Ａ１５を出力する。マ
ルチ期待値メモリ４は、各位相０〜（Ｎ−１）に対応す
る期待値が格納されており、タイムセットアドレスＡ１
３に基づいてこれらの期待値データＡ１６を出力する。The timing memory 2 stores timing edges, and outputs timing edge data A14 based on an input time set address signal A13. The event memory 3 stores pattern data, I /
All input data information such as O (input / output) data, mask data, modulation data such as RZ and NRZ are stored for each edge, and based on the time set address signal A13, Is output as input data information A15. The multi-expected value memory 4 stores an expected value corresponding to each phase 0 to (N-1), and stores a time set address A1.
3 to output these expected value data A16.

【００１３】５は位相発生回路であり、ピリオドスター
ト信号Ａ１１（図２参照）、およびピリオドスタート信
号Ａ１１の１周期を更に分割したタイミングでパルスが
発生するシンクロナスピリオドスタート信号Ａ１２（図
２）が入力され、シンクロナスピリオドスタート信号Ａ
１２に同期した位相信号Ａ１７を出力する。なお、図２
においてはＮ＝４の場合について示している。６はタイ
ミング発生器であり、タイミングエッジデータＡ１４、
ピリオドスタート信号Ａ１１およびシンクロナスピリオ
ドスタート信号Ａ１２が入力され、ピリオドスタート信
号Ａ１１およびシンクロナスピリオドスタート信号Ａ１
２のいずれかを選択し、その信号に基づいてドライバエ
ッジＡ１８をドライバ部８へ、レスポンスエッジＡ１９
（図２参照）をレスポンス部９に出力する。Reference numeral 5 denotes a phase generating circuit which generates a period start signal A11 (see FIG. 2) and a synchronous period start signal A12 (FIG. 2) which generates a pulse at a timing obtained by further dividing one period of the period start signal A11. Synchronous period start signal A
And outputs a phase signal A17 synchronized with the phase signal A12. Note that FIG.
Shows the case where N = 4. Reference numeral 6 denotes a timing generator, which includes timing edge data A14,
The period start signal A11 and the synchronous period start signal A12 are input, and the period start signal A11 and the synchronous period start signal A1 are input.
2 and the driver edge A18 is sent to the driver unit 8 based on the signal, and the response edge A19
(See FIG. 2) to the response unit 9.

【００１４】７は遅延回路であり、入力データ情報Ａ１
５、期待値データＡ１６と、位相信号Ａ１７が入力され
る。そして、入力データ情報Ａ１５をドライバエッジＡ
１８に同期するように遅延して、ドライバ部８に出力す
るとともに、期待値データＡ１６および位相信号Ａ１７
をレスポンスエッジＡ１９に同期するように遅延してレ
スポンス部９へ出力する。ドライバ部８は、タイミング
発生器６から出力されたドライバエッジＡ１８と、遅延
回路７から出力された入力データ情報Ａ１５とが入力さ
れ、これらのデータに基づいて、Ｉ／Ｏデータ波形Ａ２
３、およびドライバデータ波形Ａ２４（図２参照）をピ
ンエレクトロニクス（図示略）へと出力する。Reference numeral 7 denotes a delay circuit, which receives input data information A1.
5. The expected value data A16 and the phase signal A17 are input. Then, the input data information A15 is transferred to the driver edge A.
18 and is output to the driver unit 8 while being synchronized with the expected value data A16 and the phase signal A17.
Is output to the response section 9 with a delay so as to be synchronized with the response edge A19. The driver unit 8 receives the driver edge A18 output from the timing generator 6 and the input data information A15 output from the delay circuit 7, and, based on these data, an I / O data waveform A2.
3 and the driver data waveform A24 (see FIG. 2) to pin electronics (not shown).

【００１５】一方、遅延回路７から出力された期待値デ
ータＡ１６−１と、位相信号Ａ１７−１は選択器１０へ
入力される。そして、図２のＡ１６−１に示すタイミン
グの期待値データは、同図Ａ１７に示す位相信号Ａ１７
−１のタイミングで、レスポンス部９へ出力される。そ
して、レスポンス部９には、タイミング発生器６が出力
したレスポンスエッジＡ１９および選択器１０から出力
された各位相に対応する期待値Ａ２７（図２参照）が入
力される。また、同時に、被測定ＩＣピンからの出力信
号は、ピンエレクトロニクス内のコンパレータで比較さ
れ、その出力信号が“Ｈ”（ハイ）レベル比較データＡ
２５と、“Ｌ”（ロー）レベル比較データＡ２６とし
て、レスポンス部９に入力される。そして、レスポンス
部９は、これらのデータと、上述した期待値とを比較し
て、パス／フェイルの判定を行う。On the other hand, the expected value data A16-1 outputted from the delay circuit 7 and the phase signal A17-1 are inputted to the selector 10. The expected value data of the timing indicated by A16-1 in FIG. 2 is the phase signal A17 shown in FIG.
It is output to the response unit 9 at the timing of -1. The response section 9 receives the response edge A19 output from the timing generator 6 and the expected value A27 (see FIG. 2) corresponding to each phase output from the selector 10. At the same time, the output signal from the IC pin to be measured is compared by a comparator in the pin electronics, and the output signal is compared to the “H” (high) level comparison data A.
25 and “L” (low) level comparison data A26 are input to the response unit 9. Then, the response unit 9 compares these data with the above-described expected value to determine pass / fail.

【００１６】[0016]

【発明の効果】以上説明したように、本発明によれば、
入力データ情報は、ピリオドスタート信号に基づいて、
ドライバ部からピンエレクトロニクスへ出力される。こ
れに対し、期待値データは、シンクロナスピリオドスタ
ート信号に同期して出力される位相信号に対応して用意
される。そして、各位相ごとの期待値は、レスポンス部
へ出力され、レスポンス部は各位相ごとの期待値と、入
力された被測定ＩＣからの出力信号とを比較し、被測定
ＩＣの判定を行う。これにより、ピンマルチプレクスを
使用せずに、１回の試験サイクルで各位相における被測
定ＩＣからの応答信号を判定することができる。As described above, according to the present invention,
The input data information is based on the period start signal.
Output from the driver section to the pin electronics. On the other hand, the expected value data is prepared corresponding to the phase signal output in synchronization with the synchronous period start signal. The expected value for each phase is output to the response unit, and the response unit compares the expected value for each phase with the input output signal from the IC under test to determine the IC under test. This makes it possible to determine the response signal from the IC under measurement in each phase in one test cycle without using the pin multiplex.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の一実施形態による半導体試験装置
の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a semiconductor test apparatus according to an embodiment of the present invention.

【図２】 同実施形態の動作を説明するためのタイミン
グチャートである。FIG. 2 is a timing chart for explaining the operation of the embodiment.

【図３】 従来の半導体試験装置の構成を示すブロック
図である。FIG. 3 is a block diagram illustrating a configuration of a conventional semiconductor test apparatus.

【図４】 従来のピンマルチプレクスを用いた半導体試
験装置の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a conventional semiconductor test apparatus using pin multiplex.

【符号の説明】[Explanation of symbols]

１…アドレスメモリ、２…タイミングメモリ、３…イベ
ントメモリ、４…マルチ期待値メモリ、５…位相発生回
路、６…タイミング発生器、７…遅延回路、８…ドライ
バ部、９…レスポンス部、１０…選択器、５１…パター
ンメモリ、５２…タイミングメモリ、５３…イベントメ
モリ、５６…タイミング発生器、５７…遅延回路、５８
…ドライバ部、５９…レスポンス部、６１…パターンメ
モリ、６２…タイミングメモリ、６３…イベントメモ
リ、７１…パターンメモリ、７２…タイミングメモリ、
７３…イベントメモリDESCRIPTION OF SYMBOLS 1 ... Address memory, 2 ... Timing memory, 3 ... Event memory, 4 ... Multi expected value memory, 5 ... Phase generation circuit, 6 ... Timing generator, 7 ... Delay circuit, 8 ... Driver part, 9 ... Response part, 10 ... Selector, 51 ... Pattern memory, 52 ... Timing memory, 53 ... Event memory, 56 ... Timing generator, 57 ... Delay circuit, 58
... Driver section, 59 ... Response section, 61 ... Pattern memory, 62 ... Timing memory, 63 ... Event memory, 71 ... Pattern memory, 72 ... Timing memory,
73… Event memory

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 被測定ＩＣのピンにピンエレクトロニク
スを介して接続され、一定周期の第１のクロックパルス
に基づいてメモリからパターンデータを読み出し、読み
出したパターンデータに基づいて入力パターンを形成し
て前記ピンエレクトロニクスへ出力し、また、前記入力
パターンに応答して前記被測定ＩＣのピンから前記ピン
エレクトロニクスを介して出力された応答信号を期待値
と比較し前記被測定ＩＣを試験する半導体試験装置にお
いて、 前記第１のクロックパルスの１／Ｎ倍の周期の第２のク
ロックパルスに基づいて位相データを発生する位相デー
タ発生手段と、 前記第１のクロックパルスのタイミングでＮ個の期待値
データを出力する期待値データ記憶手段と、 前記位相データを一定時間遅延したタイミングで前記ピ
ンエレクトロニクスから応答信号を読み込み、前記位相
データに対応する前記期待値データと比較し判定を行う
比較判定手段と、 を具備することを特徴とする半導体試験装置。1. A method for reading pattern data from a memory connected to a pin of an IC under test via pin electronics, based on a first clock pulse having a constant period, and forming an input pattern based on the read pattern data. A semiconductor test apparatus that outputs the signal to the pin electronics and compares the response signal output from the pin of the IC under test via the pin electronics in response to the input pattern with an expected value to test the IC under test A phase data generating means for generating phase data based on a second clock pulse having a period of 1 / N times of the first clock pulse; and N pieces of expected value data at the timing of the first clock pulse. Expectation data storage means for outputting the phase data, and And a comparison / judgment means for reading a response signal from crontronics and comparing the response signal with the expected value data corresponding to the phase data to make a judgment. 【請求項２】 前記比較判定手段は、コンパレータによ
り判定を行うことを特徴とする請求項１記載の半導体試
験装置。2. The semiconductor test apparatus according to claim 1, wherein said comparing and judging means judges by a comparator.