JP2000341140A - 復号方法及び復号装置 - Google Patents
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- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
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- H03M13/4146—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors soft-output Viterbi algorithm based decoding, i.e. Viterbi decoding with weighted decisions soft-output Viterbi decoding according to Battail and Hagenauer in which the soft-output is determined using path metric differences along the maximum-likelihood path, i.e. "SOVA" decoding
- H03M13/4153—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors soft-output Viterbi algorithm based decoding, i.e. Viterbi decoding with weighted decisions soft-output Viterbi decoding according to Battail and Hagenauer in which the soft-output is determined using path metric differences along the maximum-likelihood path, i.e. "SOVA" decoding two-step SOVA decoding, i.e. the soft-output is determined by a second traceback operation after the determination of the hard decision like in the Berrou decoder
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
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- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 回路規模が小さく高速動作が可能であるＳＯ
ＶＡ復号器を実現する。 【解決手段】 Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器にお
けるパスメモリ及び尤度更新回路１６は、入力した畳み
込み符号の各ステートにおいて尤度の高いパスを選択し
た内容を示すパス選択情報を記憶する８つのＲＡＭ３２
ａ，３２ｂ，・・・，３２ｈと、最尤パスのトレース結
果を記憶し、遅延トレース結果信号ｓ４２として出力す
るトレース結果記憶回路３４と、遅延トレース結果信号
ｓ４２に基づいて最尤パスに対するメトリック差分を選
択して記憶し、遅延最尤Δ信号ｓ４３として出力する最
尤パスΔ記憶回路３５と、遅延トレース結果信号ｓ４２
と遅延最尤Δ信号ｓ４３とに基づいて、畳み込み符号の
各ステート毎に、最尤パスに対するメトリック差分の最
小値を記憶する最小Δ記憶回路３７ａ，３７ｂとを備え
る。
ＶＡ復号器を実現する。 【解決手段】 Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器にお
けるパスメモリ及び尤度更新回路１６は、入力した畳み
込み符号の各ステートにおいて尤度の高いパスを選択し
た内容を示すパス選択情報を記憶する８つのＲＡＭ３２
ａ，３２ｂ，・・・，３２ｈと、最尤パスのトレース結
果を記憶し、遅延トレース結果信号ｓ４２として出力す
るトレース結果記憶回路３４と、遅延トレース結果信号
ｓ４２に基づいて最尤パスに対するメトリック差分を選
択して記憶し、遅延最尤Δ信号ｓ４３として出力する最
尤パスΔ記憶回路３５と、遅延トレース結果信号ｓ４２
と遅延最尤Δ信号ｓ４３とに基づいて、畳み込み符号の
各ステート毎に、最尤パスに対するメトリック差分の最
小値を記憶する最小Δ記憶回路３７ａ，３７ｂとを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、畳み込み符号の最
尤復号に適した復号方法及び復号装置に関し、特に、衛
星放送等に用いられて好適な復号方法及び復号装置に関
する。
尤復号に適した復号方法及び復号装置に関し、特に、衛
星放送等に用いられて好適な復号方法及び復号装置に関
する。
【０００２】
【従来の技術】近年、連接符号の内符号の復号出力や繰
り返し復号法の各繰り返しの出力を軟出力とすること
で、シンボル誤り確率を小さくする研究がなされてお
り、それに適した復号法が注目されるようになってき
た。畳み込み符号の復号時に軟出力を求める復号法とし
ては、例えば“Hagenauer and Hoeher, A Viterbi algo
rithmwith soft-decision outputs and its applicatio
ns, Proc.IEEE Global Telecomm.Conf.GLOBECOM, pp.4
7.1.1-47.1.7, Nov.1989”に記載されている軟出力ビタ
ビアルゴリズムが知られている。軟判定ビタビアルゴリ
ズムにおいては、復号結果として各シンボルを出力する
のではなく、各シンボルの尤度を出力することができ
る。このような出力は、軟出力（soft-output）と呼ば
れる。以下、軟出力ビタビアルゴリズム（Soft-Output
Viterbi Algorithm；以下、ＳＯＶＡと略記する。）の
内容について説明する。
り返し復号法の各繰り返しの出力を軟出力とすること
で、シンボル誤り確率を小さくする研究がなされてお
り、それに適した復号法が注目されるようになってき
た。畳み込み符号の復号時に軟出力を求める復号法とし
ては、例えば“Hagenauer and Hoeher, A Viterbi algo
rithmwith soft-decision outputs and its applicatio
ns, Proc.IEEE Global Telecomm.Conf.GLOBECOM, pp.4
7.1.1-47.1.7, Nov.1989”に記載されている軟出力ビタ
ビアルゴリズムが知られている。軟判定ビタビアルゴリ
ズムにおいては、復号結果として各シンボルを出力する
のではなく、各シンボルの尤度を出力することができ
る。このような出力は、軟出力（soft-output）と呼ば
れる。以下、軟出力ビタビアルゴリズム（Soft-Output
Viterbi Algorithm；以下、ＳＯＶＡと略記する。）の
内容について説明する。
【０００３】なお、以下の説明においては、図９に示す
ように、ディジタル情報を畳み込み符号器１０１により
畳み込み符号化し、その出力を雑音のある無記憶通信路
１０２を介して復号器１０３に入力して復号し、観測す
る場合を考える。
ように、ディジタル情報を畳み込み符号器１０１により
畳み込み符号化し、その出力を雑音のある無記憶通信路
１０２を介して復号器１０３に入力して復号し、観測す
る場合を考える。
【０００４】まず、畳み込み符号器１０１のシフトレジ
スタの内容を表すＭ個のステート（遷移状態）をｍ
（０，１，・・・，Ｍ−１）で表し、時刻ｔのステート
をＳｔ、時刻ｔでの入力をｉｔ、時刻ｔでの出力をＸｔ
とし、出力系統をＸｔｔ’＝Ｘｔ，Ｘｔ＋１，・・
・，Ｘｔ’とする。
スタの内容を表すＭ個のステート（遷移状態）をｍ
（０，１，・・・，Ｍ−１）で表し、時刻ｔのステート
をＳｔ、時刻ｔでの入力をｉｔ、時刻ｔでの出力をＸｔ
とし、出力系統をＸｔｔ’＝Ｘｔ，Ｘｔ＋１，・・
・，Ｘｔ’とする。
【０００５】畳み込み符号化は、ステートＳ０＝０から
始まり、Ｘ１Ｔを出力してＳＴ＝０で終了するものと
する。雑音のある無記憶通信路１０２は、Ｘ１Ｔを入
力とし、Ｙ１Ｔを出力する。ここで、Ｙｔｔ’＝Ｙ
ｔ，Ｙｔ＋１，・・・，Ｙｔ’とする。雑音のある無記
憶通信路１０２の遷移確率は、全てのｔ（１≦ｔ≦Ｔ）
について、次式（１）となるようなＲ（・｜・）により
定義される。
始まり、Ｘ１Ｔを出力してＳＴ＝０で終了するものと
する。雑音のある無記憶通信路１０２は、Ｘ１Ｔを入
力とし、Ｙ１Ｔを出力する。ここで、Ｙｔｔ’＝Ｙ
ｔ，Ｙｔ＋１，・・・，Ｙｔ’とする。雑音のある無記
憶通信路１０２の遷移確率は、全てのｔ（１≦ｔ≦Ｔ）
について、次式（１）となるようなＲ（・｜・）により
定義される。
【０００６】
【数１】
【０００７】ここで、次式（２）のように定義する。
【０００８】
【数２】
【０００９】このλｔは、Ｙ１Ｔを受信した際の時刻
ｔでの入力情報の尤度を表し、本来求めるべき軟出力で
ある。また、実用上においては、λｔそのものの値では
なく、その自然対数値であるｌｏｇλｔを求めることが
多い。以下の説明では、このｌｏｇλｔを対数尤度比と
称する。
ｔでの入力情報の尤度を表し、本来求めるべき軟出力で
ある。また、実用上においては、λｔそのものの値では
なく、その自然対数値であるｌｏｇλｔを求めることが
多い。以下の説明では、このｌｏｇλｔを対数尤度比と
称する。
【００１０】ＳＯＶＡにおいては、この尤度を直接求め
るのではなく、ビタビ復号により受信した符号系列に最
も近い系列である最尤パスを求める選択過程の各時刻に
おいて選択されなかった方のパスの尤度を用い、最尤パ
スの復号ビットの尤度を求めることによって、各入力情
報の尤度を近似的に求める。
るのではなく、ビタビ復号により受信した符号系列に最
も近い系列である最尤パスを求める選択過程の各時刻に
おいて選択されなかった方のパスの尤度を用い、最尤パ
スの復号ビットの尤度を求めることによって、各入力情
報の尤度を近似的に求める。
【００１１】ここで、最尤パスをＰｔＭＬとし、時刻ｊ
において最尤パスとの比較で選択されなかったパスをＰ
ｔｊとし、パスＰｔの時刻ｔにおける入力ビットをＩ
［Ｐｔ，ｔ］とし、Ｙ１Ｔを受信した際のパスＰｔの
尤度をＰｒ｛Ｐｔ｜Ｙ１Ｔ｝とし、Ｐｔｊの集合をρ
として、次式（３）のように定義する。
において最尤パスとの比較で選択されなかったパスをＰ
ｔｊとし、パスＰｔの時刻ｔにおける入力ビットをＩ
［Ｐｔ，ｔ］とし、Ｙ１Ｔを受信した際のパスＰｔの
尤度をＰｒ｛Ｐｔ｜Ｙ１Ｔ｝とし、Ｐｔｊの集合をρ
として、次式（３）のように定義する。
【００１２】
【数３】
【００１３】このとき、ＳＯＶＡにおいては、時刻ｔに
おける復号ビットの対数尤度比を次式（４）により近似
して算出する。ＳＯＶＡにおいては、これによって、復
号ビットの対数尤度比をビタビ復号時のパスメトリック
の差として得ることができる。
おける復号ビットの対数尤度比を次式（４）により近似
して算出する。ＳＯＶＡにおいては、これによって、復
号ビットの対数尤度比をビタビ復号時のパスメトリック
の差として得ることができる。
【００１４】
【数４】
【００１５】なお、ＳＯＶＡにおける対数尤度比は、最
尤パスの復号ビットに対する尤度、すなわち、次式
（５）及び次式（６）の形で算出する。
尤パスの復号ビットに対する尤度、すなわち、次式
（５）及び次式（６）の形で算出する。
【００１６】
【数５】
【００１７】
【数６】
【００１８】以下、ＳＯＶＡのアルゴリズムについて具
体的に記述する。
体的に記述する。
【００１９】時刻ｊにおいてステートｋでパスが合流す
る際の記述を図１０のように定める。同図においては、
選択される側のパスをパスＰ１（ｋ，ｊ）で表し、選択
されない側のパスをパスＰ２（ｋ，ｊ）で表し、パスＰ
１（ｋ，ｊ）が時刻ｊ−１で通過するステートをｓ１
（ｋ）で表し、パスＰ２（ｋ，ｊ）が時刻ｊ−１で通過
するステートをｓ２（ｋ）で表し、パスＰ１（ｋ，
ｊ）、パスＰ２（ｋ，ｊ）間のパスメトリックの差をΔ
ｋ（ｊ）で表している。また、パスＰ１（ｋ，ｊ）、パ
スＰ２（ｋ，ｊ）間の時刻ｔにおける復号ビットをそれ
ぞれＩ［Ｐ１（ｋ，ｊ），ｔ］、Ｉ［Ｐ２（ｋ，ｊ），
ｔ］で表し、時刻ｊまでのパスを選択した際のステート
ｋにおける生き残りパスの時刻ｔの復号ビットの対数尤
度比をＬ＾ｔ（ｋ，ｊ）で表すことにする。
る際の記述を図１０のように定める。同図においては、
選択される側のパスをパスＰ１（ｋ，ｊ）で表し、選択
されない側のパスをパスＰ２（ｋ，ｊ）で表し、パスＰ
１（ｋ，ｊ）が時刻ｊ−１で通過するステートをｓ１
（ｋ）で表し、パスＰ２（ｋ，ｊ）が時刻ｊ−１で通過
するステートをｓ２（ｋ）で表し、パスＰ１（ｋ，
ｊ）、パスＰ２（ｋ，ｊ）間のパスメトリックの差をΔ
ｋ（ｊ）で表している。また、パスＰ１（ｋ，ｊ）、パ
スＰ２（ｋ，ｊ）間の時刻ｔにおける復号ビットをそれ
ぞれＩ［Ｐ１（ｋ，ｊ），ｔ］、Ｉ［Ｐ２（ｋ，ｊ），
ｔ］で表し、時刻ｊまでのパスを選択した際のステート
ｋにおける生き残りパスの時刻ｔの復号ビットの対数尤
度比をＬ＾ｔ（ｋ，ｊ）で表すことにする。
【００２０】以上のような表記法を用いると、ＳＯＶＡ
における復号手順は、以下のようになる。
における復号手順は、以下のようになる。
【００２１】まず、ＳＯＶＡにおいては、全てのｔ，ｋ
に対して、対数尤度比をＬ＾ｔ（ｋ，０）と初期化す
る。
に対して、対数尤度比をＬ＾ｔ（ｋ，０）と初期化す
る。
【００２２】続いて、ＳＯＶＡにおいては、各時刻ｊで
パス選択を行う際に、全てのステートｋと、全てのｔ
（ｔ＝１〜ｊ）とに対して、次式（７）及び次式（８）
に示すような操作を行う。
パス選択を行う際に、全てのステートｋと、全てのｔ
（ｔ＝１〜ｊ）とに対して、次式（７）及び次式（８）
に示すような操作を行う。
【００２３】
【数７】
【００２４】
【数８】
【００２５】そして、ＳＯＶＡにおいては、最後の時刻
をＴとし、その最尤ステートをｋ０としたとき、最終的
な軟出力となる対数尤度比をＬ＾ｔ（ｋ０，Ｔ）として
求める。
をＴとし、その最尤ステートをｋ０としたとき、最終的
な軟出力となる対数尤度比をＬ＾ｔ（ｋ０，Ｔ）として
求める。
【００２６】このようなＳＯＶＡをハードウェアに実装
した場合、図１１に示すようなＳＯＶＡ復号器１１０と
して構成される。
した場合、図１１に示すようなＳＯＶＡ復号器１１０と
して構成される。
【００２７】ＳＯＶＡ復号器１１０は、受信信号とパス
とのハミング距離であるブランチメトリックを計算する
ブランチメトリック計算回路１１１と、このブランチメ
トリック計算回路１１１により計算されたブランチメト
リックと、それまでのブランチメトリックの累積和であ
るステートメトリックとを加算して比較するＡＣＳ（Ad
d Compare Select）回路１１２と、このＡＣＳ回路１１
２から出力される新ステートメトリック信号ｓ１１３を
正規化する正規化回路１１３と、この正規化回路１１３
から出力される正規化ステートメトリック信号ｓ１１４
を記憶するステートメトリック記憶回路１１４と、ＡＣ
Ｓ回路１１２からパス選択情報ｓ１１６とメトリック差
分情報ｓ１１７と最尤ステート信号ｓ１１８とを入力
し、復号データｓ１１９と対数尤度比ｓ１２０とを出力
するパスメモリ及び尤度更新回路１１５とを備える。
とのハミング距離であるブランチメトリックを計算する
ブランチメトリック計算回路１１１と、このブランチメ
トリック計算回路１１１により計算されたブランチメト
リックと、それまでのブランチメトリックの累積和であ
るステートメトリックとを加算して比較するＡＣＳ（Ad
d Compare Select）回路１１２と、このＡＣＳ回路１１
２から出力される新ステートメトリック信号ｓ１１３を
正規化する正規化回路１１３と、この正規化回路１１３
から出力される正規化ステートメトリック信号ｓ１１４
を記憶するステートメトリック記憶回路１１４と、ＡＣ
Ｓ回路１１２からパス選択情報ｓ１１６とメトリック差
分情報ｓ１１７と最尤ステート信号ｓ１１８とを入力
し、復号データｓ１１９と対数尤度比ｓ１２０とを出力
するパスメモリ及び尤度更新回路１１５とを備える。
【００２８】このＳＯＶＡ復号器１１０は、受信値Ｙｔ
と事前確率情報ｌｏｇＰｒ｛ｉｔ＝０｝、ｌｏｇＰｒ
｛ｉｔ＝１｝とをｓ１１１として入力したときに、復号
結果である復号データｓ１１９と、対数尤度比ｓ１２０
とをそれぞれ出力する。
と事前確率情報ｌｏｇＰｒ｛ｉｔ＝０｝、ｌｏｇＰｒ
｛ｉｔ＝１｝とをｓ１１１として入力したときに、復号
結果である復号データｓ１１９と、対数尤度比ｓ１２０
とをそれぞれ出力する。
【００２９】ブランチメトリック計算回路１１１は、受
信値及び事前確率情報信号ｓ１１１が入力されたとき、
この受信データのブランチメトリックを計算して、この
計算結果をブランチメトリック信号ｓ１１２として後段
のＡＣＳ回路１１２に出力する。
信値及び事前確率情報信号ｓ１１１が入力されたとき、
この受信データのブランチメトリックを計算して、この
計算結果をブランチメトリック信号ｓ１１２として後段
のＡＣＳ回路１１２に出力する。
【００３０】ＡＣＳ回路１１２は、ブランチメトリック
計算回路１１１から供給されるブランチメトリック信号
ｓ１１２と、ステートメトリック記憶回路１１４から供
給されるステートメトリック信号ｓ１１５とに基づい
て、あるステートに合流する２本の各パスに対し、ブラ
ンチメトリックとステートメトリックとを加算して比較
し、この比較結果に基づいて尤度の高いものを選択し、
新ステートメトリックとする。ＡＣＳ回路１１２は、そ
の選択内容をパス選択情報ｓ１１６として後段のパスメ
モリ及び尤度更新回路１１５に出力する。また、ＡＣＳ
回路１１２は、ステート毎のパス選択時のメトリックの
差分をメトリック差分情報ｓ１１７としてパスメモリ及
び尤度更新回路１１５に出力する。さらに、ＡＣＳ回路
１１２は、最小のステートメトリックを持つステートの
番号を最尤ステート信号ｓ１１８としてパスメモリ及び
尤度更新回路１１５に出力し、新たに得られたステート
メトリックを新ステートメトリック信号ｓ１１３として
後段の正規化回路１１３に出力する。
計算回路１１１から供給されるブランチメトリック信号
ｓ１１２と、ステートメトリック記憶回路１１４から供
給されるステートメトリック信号ｓ１１５とに基づい
て、あるステートに合流する２本の各パスに対し、ブラ
ンチメトリックとステートメトリックとを加算して比較
し、この比較結果に基づいて尤度の高いものを選択し、
新ステートメトリックとする。ＡＣＳ回路１１２は、そ
の選択内容をパス選択情報ｓ１１６として後段のパスメ
モリ及び尤度更新回路１１５に出力する。また、ＡＣＳ
回路１１２は、ステート毎のパス選択時のメトリックの
差分をメトリック差分情報ｓ１１７としてパスメモリ及
び尤度更新回路１１５に出力する。さらに、ＡＣＳ回路
１１２は、最小のステートメトリックを持つステートの
番号を最尤ステート信号ｓ１１８としてパスメモリ及び
尤度更新回路１１５に出力し、新たに得られたステート
メトリックを新ステートメトリック信号ｓ１１３として
後段の正規化回路１１３に出力する。
【００３１】このＡＣＳ回路１１２におけるパスの選択
方法を説明するために、例えば図１２に示す拘束長が
“３”の畳み込み符号器１３０を用いて説明する。この
畳み込み符号器１３０は、先に図９に示した畳み込み符
号器５１に相当するものである。畳み込み符号器１３０
は、３つの加算器１３１ａ，１３１ｂ，１３１ｃと、２
つのレジスタ１３２ａ，１３２ｂとを備える。この畳み
込み符号器１３０の遷移ダイアグラム（以下、トレリス
と記す。）は、図１３に示すように、各タイムスロット
毎に全てのステートに対して、合流する２本のパスが存
在するものとなる。そこで、ＡＣＳ回路１１２は、ある
ステートに合流する２本の各パスに対して、受信信号と
パスとのブランチメトリックと、ステートメトリックと
を加算して比較を行い、この比較結果に基づいて尤度の
高いものを選択する。
方法を説明するために、例えば図１２に示す拘束長が
“３”の畳み込み符号器１３０を用いて説明する。この
畳み込み符号器１３０は、先に図９に示した畳み込み符
号器５１に相当するものである。畳み込み符号器１３０
は、３つの加算器１３１ａ，１３１ｂ，１３１ｃと、２
つのレジスタ１３２ａ，１３２ｂとを備える。この畳み
込み符号器１３０の遷移ダイアグラム（以下、トレリス
と記す。）は、図１３に示すように、各タイムスロット
毎に全てのステートに対して、合流する２本のパスが存
在するものとなる。そこで、ＡＣＳ回路１１２は、ある
ステートに合流する２本の各パスに対して、受信信号と
パスとのブランチメトリックと、ステートメトリックと
を加算して比較を行い、この比較結果に基づいて尤度の
高いものを選択する。
【００３２】正規化回路１１３は、ＡＣＳ回路１１２か
ら出力される新ステートメトリック信号ｓ１１３から、
例えば最小のステートメトリックを減算することにより
新ステートメトリック信号ｓ１１３を正規化し、予め設
定されている範囲内の値にして、正規化ステートメトリ
ック信号ｓ１１４として後段のステートメトリック記憶
回路１１４に出力する。
ら出力される新ステートメトリック信号ｓ１１３から、
例えば最小のステートメトリックを減算することにより
新ステートメトリック信号ｓ１１３を正規化し、予め設
定されている範囲内の値にして、正規化ステートメトリ
ック信号ｓ１１４として後段のステートメトリック記憶
回路１１４に出力する。
【００３３】ステートメトリック記憶回路１１４は、正
規化回路１１３から供給される正規化ステートメトリッ
ク信号ｓ１１４を記憶し、ステートメトリック信号ｓ１
１５としてＡＣＳ回路１１２にフィードバックする。
規化回路１１３から供給される正規化ステートメトリッ
ク信号ｓ１１４を記憶し、ステートメトリック信号ｓ１
１５としてＡＣＳ回路１１２にフィードバックする。
【００３４】パスメモリ及び尤度更新回路１１５は、Ａ
ＣＳ回路１１２から出力されるパス選択情報ｓ１１６に
基づいて各ステート毎に生き残っているパスの復号ビッ
トを記憶するとともに、ＡＣＳ回路１１２から出力され
るメトリック差分情報ｓ１１７を用いて各復号ビットの
尤度を更新する。また、パスメモリ及び尤度更新回路１
１５は、ＡＣＳ回路１１２から出力される最尤ステート
信号ｓ１１８に基づいて、最尤パスに対応する情報のう
ち、打ち切り長と呼ばれる一定の長さ以前の情報を復号
データｓ１１９として出力するとともに、尤度情報を対
数尤度比ｓ１２０として出力する。
ＣＳ回路１１２から出力されるパス選択情報ｓ１１６に
基づいて各ステート毎に生き残っているパスの復号ビッ
トを記憶するとともに、ＡＣＳ回路１１２から出力され
るメトリック差分情報ｓ１１７を用いて各復号ビットの
尤度を更新する。また、パスメモリ及び尤度更新回路１
１５は、ＡＣＳ回路１１２から出力される最尤ステート
信号ｓ１１８に基づいて、最尤パスに対応する情報のう
ち、打ち切り長と呼ばれる一定の長さ以前の情報を復号
データｓ１１９として出力するとともに、尤度情報を対
数尤度比ｓ１２０として出力する。
【００３５】このようなＳＯＶＡ復号器１１０は、パス
メモリ及び尤度更新回路１１５以外のブロックについて
は、図１４に示すようなビタビアルゴリズムを実現する
従来のビタビ復号器１４０と全く同一に構成される。す
なわち、従来のビタビ復号器１４０は、ＳＯＶＡ復号器
１１０と同様に、ブランチメトリックを計算するブラン
チメトリック計算回路１４１と、ブランチメトリックと
ステートメトリックとを加算して比較するＡＣＳ回路１
４２と、このＡＣＳ回路１４２から出力される新ステー
トメトリック信号ｓ１４３を正規化する正規化回路１４
３と、この正規化回路１４３から出力される正規化ステ
ートメトリック信号ｓ１４４を記憶するステートメトリ
ック記憶回路１４４とを備えるとともに、ＡＣＳ回路１
４２からパス選択情報ｓ１４６とメトリック差分情報ｓ
１４７とを入力し、復号データｓ１４８を出力するパス
メモリ回路１４５を備える。
メモリ及び尤度更新回路１１５以外のブロックについて
は、図１４に示すようなビタビアルゴリズムを実現する
従来のビタビ復号器１４０と全く同一に構成される。す
なわち、従来のビタビ復号器１４０は、ＳＯＶＡ復号器
１１０と同様に、ブランチメトリックを計算するブラン
チメトリック計算回路１４１と、ブランチメトリックと
ステートメトリックとを加算して比較するＡＣＳ回路１
４２と、このＡＣＳ回路１４２から出力される新ステー
トメトリック信号ｓ１４３を正規化する正規化回路１４
３と、この正規化回路１４３から出力される正規化ステ
ートメトリック信号ｓ１４４を記憶するステートメトリ
ック記憶回路１４４とを備えるとともに、ＡＣＳ回路１
４２からパス選択情報ｓ１４６とメトリック差分情報ｓ
１４７とを入力し、復号データｓ１４８を出力するパス
メモリ回路１４５を備える。
【００３６】このように、ＳＯＶＡ復号器１１０は、従
来のビタビ復号器１４０とは異なり、パスメモリ及び尤
度更新回路１１５を備えることによって、尤度情報を出
力することができる。
来のビタビ復号器１４０とは異なり、パスメモリ及び尤
度更新回路１１５を備えることによって、尤度情報を出
力することができる。
【００３７】以下、このパスメモリ及び尤度更新回路１
１５について図１５乃至図１７を参照して説明する。パ
スメモリ及び尤度更新回路１１５においては、セレクタ
とレジスタからなるメモリセルをトレリス上に配置し、
ＡＣＳ回路１１２から出力されるパス選択情報ｓ１１６
に基づいて復号ビットを記憶するレジスタの内容と尤度
情報を記憶するレジスタの内容とを遷移させる。
１５について図１５乃至図１７を参照して説明する。パ
スメモリ及び尤度更新回路１１５においては、セレクタ
とレジスタからなるメモリセルをトレリス上に配置し、
ＡＣＳ回路１１２から出力されるパス選択情報ｓ１１６
に基づいて復号ビットを記憶するレジスタの内容と尤度
情報を記憶するレジスタの内容とを遷移させる。
【００３８】復号ビットを記憶するメモリセルＭＳＢ
は、図１５に示すように構成される。すなわち、復号ビ
ットを記憶するメモリセルＭＳＢは、ＡＣＳ回路１１２
から出力されるパス選択情報ｓ１１６に基づくセレクト
信号を入力し、このセレクト信号に基づいて２つの入力
ビットのうち一方の入力ビットを選択するセレクタ１５
１と、このセレクタ１５１により選択された入力ビット
を復号ビットとして記憶するレジスタ１５２とから構成
される。なお、この復号ビットを記憶するメモリセルＭ
ＳＢ構造は、先に図１４に示した従来のビタビ復号器１
４０における構造と同一である。
は、図１５に示すように構成される。すなわち、復号ビ
ットを記憶するメモリセルＭＳＢは、ＡＣＳ回路１１２
から出力されるパス選択情報ｓ１１６に基づくセレクト
信号を入力し、このセレクト信号に基づいて２つの入力
ビットのうち一方の入力ビットを選択するセレクタ１５
１と、このセレクタ１５１により選択された入力ビット
を復号ビットとして記憶するレジスタ１５２とから構成
される。なお、この復号ビットを記憶するメモリセルＭ
ＳＢ構造は、先に図１４に示した従来のビタビ復号器１
４０における構造と同一である。
【００３９】一方、尤度情報を記憶するメモリセルＭＳ
Ｐは、図１６に示すように構成される。すなわち、尤度
情報を記憶するメモリセルＭＳＰは、ＡＣＳ回路１１２
から出力されるパス選択情報ｓ１１６に基づくセレクト
信号を入力し、このセレクト信号に基づいて２つの尤度
情報のうち一方の尤度情報を選択するセレクタ１５３
と、復号ビットを記憶するメモリセルＭＳＢから入力し
た２つの復号ビットｂ１，ｂ２がｂ１≠ｂ２であり且つ
ＡＣＳ回路１１２から出力されるメトリック差分情報ｓ
１１７に基づく２つのメトリック差分Δ１，Δ２がΔ１
＜Δ２であるか否かを判定する判定回路１５４と、この
判定回路１５４の判定により２つの復号ビットｂ１，ｂ
２がｂ１≠ｂ２であり且つ２つのメトリック差分Δ１，
Δ２がΔ１＜Δ２であった場合に、メトリック差分Δ１
を選択し、それ以外の場合に、メトリック差分Δ２を選
択するセレクタ１５５と、このセレクタ１５５により選
択されたメトリック差分を尤度情報として記憶するレジ
スタ１５６とから構成される。
Ｐは、図１６に示すように構成される。すなわち、尤度
情報を記憶するメモリセルＭＳＰは、ＡＣＳ回路１１２
から出力されるパス選択情報ｓ１１６に基づくセレクト
信号を入力し、このセレクト信号に基づいて２つの尤度
情報のうち一方の尤度情報を選択するセレクタ１５３
と、復号ビットを記憶するメモリセルＭＳＢから入力し
た２つの復号ビットｂ１，ｂ２がｂ１≠ｂ２であり且つ
ＡＣＳ回路１１２から出力されるメトリック差分情報ｓ
１１７に基づく２つのメトリック差分Δ１，Δ２がΔ１
＜Δ２であるか否かを判定する判定回路１５４と、この
判定回路１５４の判定により２つの復号ビットｂ１，ｂ
２がｂ１≠ｂ２であり且つ２つのメトリック差分Δ１，
Δ２がΔ１＜Δ２であった場合に、メトリック差分Δ１
を選択し、それ以外の場合に、メトリック差分Δ２を選
択するセレクタ１５５と、このセレクタ１５５により選
択されたメトリック差分を尤度情報として記憶するレジ
スタ１５６とから構成される。
【００４０】このような復号ビットを記憶するメモリセ
ルＭＳＢ及び尤度情報を記憶するメモリセルＭＳＰは、
拘束長が“３”の場合には、図１７に示すように配置さ
れる。なお、これらの復号ビットを記憶するメモリセル
ＭＳＢ及び尤度情報を記憶するメモリセルＭＳＰの配置
は、先に図１３に示した畳み込み符号器１３０のトレリ
スに対応するものである。ＳＯＶＡ復号器１１０におい
ては、このように復号ビットを記憶するメモリセルＭＳ
Ｂ及び尤度情報を記憶するメモリセルＭＳＰを配置する
ことによって、レジスタ内に各ステートの生き残りパス
に対応する情報を保存する。復号ビットを記憶するメモ
リセルＭＳＢ及び尤度情報を記憶するメモリセルＭＳＰ
は、打ち切り長分の段数が配置される。ＳＯＶＡ復号器
１１０においては、これらの復号ビットを記憶するメモ
リセルＭＳＢ及び尤度情報を記憶するメモリセルＭＳＰ
における最終段の出力のうち、最尤ステートの出力を選
択することによって、最尤パスに対応する情報を選択
し、復号データと対数尤度比とを出力する。なお、この
ような復号ビットを記憶するメモリセルＭＳＢ及び尤度
情報を記憶するメモリセルＭＳＰの配置において、復号
ビットを記憶するメモリセルＭＳＢの部分のみを抜き出
すと、先に図１４に示した従来のビタビ復号器１４０に
おけるパスメモリ回路１４５と同一の構成となる。
ルＭＳＢ及び尤度情報を記憶するメモリセルＭＳＰは、
拘束長が“３”の場合には、図１７に示すように配置さ
れる。なお、これらの復号ビットを記憶するメモリセル
ＭＳＢ及び尤度情報を記憶するメモリセルＭＳＰの配置
は、先に図１３に示した畳み込み符号器１３０のトレリ
スに対応するものである。ＳＯＶＡ復号器１１０におい
ては、このように復号ビットを記憶するメモリセルＭＳ
Ｂ及び尤度情報を記憶するメモリセルＭＳＰを配置する
ことによって、レジスタ内に各ステートの生き残りパス
に対応する情報を保存する。復号ビットを記憶するメモ
リセルＭＳＢ及び尤度情報を記憶するメモリセルＭＳＰ
は、打ち切り長分の段数が配置される。ＳＯＶＡ復号器
１１０においては、これらの復号ビットを記憶するメモ
リセルＭＳＢ及び尤度情報を記憶するメモリセルＭＳＰ
における最終段の出力のうち、最尤ステートの出力を選
択することによって、最尤パスに対応する情報を選択
し、復号データと対数尤度比とを出力する。なお、この
ような復号ビットを記憶するメモリセルＭＳＢ及び尤度
情報を記憶するメモリセルＭＳＰの配置において、復号
ビットを記憶するメモリセルＭＳＢの部分のみを抜き出
すと、先に図１４に示した従来のビタビ復号器１４０に
おけるパスメモリ回路１４５と同一の構成となる。
【００４１】このような、ＳＯＶＡ復号器１１０は、上
述したＳＯＶＡのアルゴリズムを実際のハードウェアで
実現することができる。
述したＳＯＶＡのアルゴリズムを実際のハードウェアで
実現することができる。
【００４２】ここで、ＳＯＶＡ復号器１１０には、図１
７に示したように、復号ビットを記憶するメモリセルＭ
ＳＢと尤度情報を記憶するメモリセルＭＳＰとが、それ
ぞれ、ステート数×打ち切り長ずつ必要である。しかし
ながら、ＳＯＶＡ復号器１１０においては、先に図１６
に示した尤度情報を記憶するメモリセルＭＳＰの回路規
模が、先に図１５に示した復号ビットを記憶するメモリ
セルＭＳＢの回路規模に比べて大きいために、ステート
数や打ち切り長が大きくなった場合には、ＳＯＶＡ復号
器１１０の回路規模は、先に図１４に示した従来のビタ
ビ復号器１４０に比べて著しく増大するという問題があ
った。この問題を解決するために、JoeressenとBerrou
らは、独立に同じ方式を提案している。すなわち、Joer
essenらは、“Joreressen, Vaupel, Mey, High-speed V
LSI architectures for soft-output Viterbidecoding,
in Proc.Int.Conf.Applicat.Specific Array Processo
rs.Oakland, CA:IEEE Computer Society Press, Aug.19
92, pp.373-384”により問題を解決する方式を提案し、
Berrouらは、“Berrou, Adde, Angui, Faudeil, Alow c
omplexity soft-output Viterbi decoder architectur
e, in Proc.IEEE Int.Conf.Commun., Geneva, Switzerl
and, May 1993, pp.737-740”により問題を解決する方
式を提案している。ここでは、この方式をJoeressenら
にしたがってＴｗｏ−Ｓｔｅｐ ＳＯＶＡと呼び、以下
にその説明を行う。
７に示したように、復号ビットを記憶するメモリセルＭ
ＳＢと尤度情報を記憶するメモリセルＭＳＰとが、それ
ぞれ、ステート数×打ち切り長ずつ必要である。しかし
ながら、ＳＯＶＡ復号器１１０においては、先に図１６
に示した尤度情報を記憶するメモリセルＭＳＰの回路規
模が、先に図１５に示した復号ビットを記憶するメモリ
セルＭＳＢの回路規模に比べて大きいために、ステート
数や打ち切り長が大きくなった場合には、ＳＯＶＡ復号
器１１０の回路規模は、先に図１４に示した従来のビタ
ビ復号器１４０に比べて著しく増大するという問題があ
った。この問題を解決するために、JoeressenとBerrou
らは、独立に同じ方式を提案している。すなわち、Joer
essenらは、“Joreressen, Vaupel, Mey, High-speed V
LSI architectures for soft-output Viterbidecoding,
in Proc.Int.Conf.Applicat.Specific Array Processo
rs.Oakland, CA:IEEE Computer Society Press, Aug.19
92, pp.373-384”により問題を解決する方式を提案し、
Berrouらは、“Berrou, Adde, Angui, Faudeil, Alow c
omplexity soft-output Viterbi decoder architectur
e, in Proc.IEEE Int.Conf.Commun., Geneva, Switzerl
and, May 1993, pp.737-740”により問題を解決する方
式を提案している。ここでは、この方式をJoeressenら
にしたがってＴｗｏ−Ｓｔｅｐ ＳＯＶＡと呼び、以下
にその説明を行う。
【００４３】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡにおいては、
一度打ち切り長分のビタビ復号を行った後に、選択され
たパスに対してのみ尤度情報の更新を行う。このように
することによって、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡにおい
ては、復号ビットを記憶するメモリセルは、上述したＳ
ＯＶＡ復号器１１０の２倍分を必要とするが、尤度情報
を記憶するメモリセルは、打ち切り長分しか必要としな
い。そのため、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡにおいて
は、尤度情報を記憶するメモリセルを大幅に削減するこ
とができる。その結果、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡに
おいては、尤度情報を記憶するメモリセルの回路規模の
大きさを考慮すると、全体としてパスメモリ及び尤度情
報更新回路の規模を大幅に削減することができる。
一度打ち切り長分のビタビ復号を行った後に、選択され
たパスに対してのみ尤度情報の更新を行う。このように
することによって、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡにおい
ては、復号ビットを記憶するメモリセルは、上述したＳ
ＯＶＡ復号器１１０の２倍分を必要とするが、尤度情報
を記憶するメモリセルは、打ち切り長分しか必要としな
い。そのため、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡにおいて
は、尤度情報を記憶するメモリセルを大幅に削減するこ
とができる。その結果、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡに
おいては、尤度情報を記憶するメモリセルの回路規模の
大きさを考慮すると、全体としてパスメモリ及び尤度情
報更新回路の規模を大幅に削減することができる。
【００４４】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１６０
は、図１８に示すように、ブランチメトリックを計算す
るブランチメトリック計算回路１６１と、ブランチメト
リックとステートメトリックとを加算して比較するＡＣ
Ｓ回路１６２と、このＡＣＳ回路１６２から出力される
新ステートメトリック信号ｓ１６３を正規化する正規化
回路１６３と、この正規化回路１６３から出力される正
規化ステートメトリック信号ｓ１６４を記憶するステー
トメトリック記憶回路１６４と、各ステート毎に生き残
っているパスの復号ビットを記憶して遅延ステート情報
ｓ１６９を出力する前段パスメモリ回路１６５と、パス
選択情報ｓ１６６を遅延させるパス選択情報遅延回路１
６６と、メトリック差分情報ｓ１６７を遅延させるメト
リック差分遅延回路１６７と、メトリック差分遅延信号
ｓ１７１の中から遅延ステート情報ｓ１６９に対応する
ステートの信号を選択する選択回路１６８と、各ステー
ト毎に生き残っているパスの復号ビットを記憶して最尤
・合流パス入力情報ｓ１７３及び復号ビットｓ１７４を
出力する後段パスメモリ回路１６９と、復号ビットの尤
度を更新して対数尤度比ｓ１７５を出力する尤度更新回
路１７０とを備える。このＴｗｏ−Ｓｔｅｐ ＳＯＶＡ
復号器１６０は、受信値Ｙｔと事前確率情報ｌｏｇＰｒ
｛ｉｔ＝０｝、ｌｏｇＰｒ｛ｉｔ＝１｝とをｓ１６１と
して入力したときに、復号結果である復号データｓ１７
４と、対数尤度比ｓ１７５とをそれぞれ出力する。な
お、ここでは、前段パスメモリ回路１６５の打ち切り長
をＤで表し、後段パスメモリ回路１６９の打ち切り長を
Ｕで表すものとする。
は、図１８に示すように、ブランチメトリックを計算す
るブランチメトリック計算回路１６１と、ブランチメト
リックとステートメトリックとを加算して比較するＡＣ
Ｓ回路１６２と、このＡＣＳ回路１６２から出力される
新ステートメトリック信号ｓ１６３を正規化する正規化
回路１６３と、この正規化回路１６３から出力される正
規化ステートメトリック信号ｓ１６４を記憶するステー
トメトリック記憶回路１６４と、各ステート毎に生き残
っているパスの復号ビットを記憶して遅延ステート情報
ｓ１６９を出力する前段パスメモリ回路１６５と、パス
選択情報ｓ１６６を遅延させるパス選択情報遅延回路１
６６と、メトリック差分情報ｓ１６７を遅延させるメト
リック差分遅延回路１６７と、メトリック差分遅延信号
ｓ１７１の中から遅延ステート情報ｓ１６９に対応する
ステートの信号を選択する選択回路１６８と、各ステー
ト毎に生き残っているパスの復号ビットを記憶して最尤
・合流パス入力情報ｓ１７３及び復号ビットｓ１７４を
出力する後段パスメモリ回路１６９と、復号ビットの尤
度を更新して対数尤度比ｓ１７５を出力する尤度更新回
路１７０とを備える。このＴｗｏ−Ｓｔｅｐ ＳＯＶＡ
復号器１６０は、受信値Ｙｔと事前確率情報ｌｏｇＰｒ
｛ｉｔ＝０｝、ｌｏｇＰｒ｛ｉｔ＝１｝とをｓ１６１と
して入力したときに、復号結果である復号データｓ１７
４と、対数尤度比ｓ１７５とをそれぞれ出力する。な
お、ここでは、前段パスメモリ回路１６５の打ち切り長
をＤで表し、後段パスメモリ回路１６９の打ち切り長を
Ｕで表すものとする。
【００４５】ブランチメトリック計算回路１６１は、受
信値及び事前確率情報信号ｓ１６１が入力されたとき、
この受信データのブランチメトリックを計算して、この
計算結果をブランチメトリック信号ｓ１６２として後段
のＡＣＳ回路１６２に出力する。
信値及び事前確率情報信号ｓ１６１が入力されたとき、
この受信データのブランチメトリックを計算して、この
計算結果をブランチメトリック信号ｓ１６２として後段
のＡＣＳ回路１６２に出力する。
【００４６】ＡＣＳ回路１６２は、ブランチメトリック
計算回路１６１から供給されるブランチメトリック信号
ｓ１６２と、ステートメトリック記憶回路１６４から供
給されるステートメトリック信号ｓ１６５とに基づい
て、あるステートに合流する２本の各パスに対し、ブラ
ンチメトリックとステートメトリックとを加算して比較
し、この比較結果に基づいて尤度の高いものを選択し、
新ステートメトリックとする。ＡＣＳ回路１６２は、そ
の選択内容をパス選択情報ｓ１６６として前段パスメモ
リ回路１６５やパス選択情報遅延回路１６６に出力す
る。また、ＡＣＳ回路１６２は、ステート毎のパス選択
時のメトリックの差分をメトリック差分情報ｓ１６７と
してメトリック差分遅延回路１６７に出力する。さら
に、ＡＣＳ回路１６２は、最小のステートメトリックを
持つステートの番号を最尤ステート信号ｓ１６８として
前段パスメモリ回路１６５に出力し、新たに得られたス
テートメトリックを新ステートメトリック信号ｓ１６３
として正規化回路１６３に出力する。
計算回路１６１から供給されるブランチメトリック信号
ｓ１６２と、ステートメトリック記憶回路１６４から供
給されるステートメトリック信号ｓ１６５とに基づい
て、あるステートに合流する２本の各パスに対し、ブラ
ンチメトリックとステートメトリックとを加算して比較
し、この比較結果に基づいて尤度の高いものを選択し、
新ステートメトリックとする。ＡＣＳ回路１６２は、そ
の選択内容をパス選択情報ｓ１６６として前段パスメモ
リ回路１６５やパス選択情報遅延回路１６６に出力す
る。また、ＡＣＳ回路１６２は、ステート毎のパス選択
時のメトリックの差分をメトリック差分情報ｓ１６７と
してメトリック差分遅延回路１６７に出力する。さら
に、ＡＣＳ回路１６２は、最小のステートメトリックを
持つステートの番号を最尤ステート信号ｓ１６８として
前段パスメモリ回路１６５に出力し、新たに得られたス
テートメトリックを新ステートメトリック信号ｓ１６３
として正規化回路１６３に出力する。
【００４７】正規化回路１６３は、ＡＣＳ回路１６２か
ら出力される新ステートメトリック信号ｓ１６３から、
例えば最小のステートメトリックを減算することにより
新ステートメトリック信号ｓ１６３を正規化し、予め設
定されている範囲内の値にして、正規化ステートメトリ
ック信号ｓ１６４としてステートメトリック記憶回路１
６４に出力する。
ら出力される新ステートメトリック信号ｓ１６３から、
例えば最小のステートメトリックを減算することにより
新ステートメトリック信号ｓ１６３を正規化し、予め設
定されている範囲内の値にして、正規化ステートメトリ
ック信号ｓ１６４としてステートメトリック記憶回路１
６４に出力する。
【００４８】ステートメトリック記憶回路１６４は、正
規化回路１６３から供給される正規化ステートメトリッ
ク信号ｓ１６４を記憶し、ステートメトリック信号ｓ１
６５としてＡＣＳ回路１６２にフィードバックする。
規化回路１６３から供給される正規化ステートメトリッ
ク信号ｓ１６４を記憶し、ステートメトリック信号ｓ１
６５としてＡＣＳ回路１６２にフィードバックする。
【００４９】前段パスメモリ回路１６５は、ＡＣＳ回路
１６２から出力されるパス選択情報ｓ１６６に基づいて
各ステート毎に生き残っているパスの復号ビットを記憶
するとともに、ＡＣＳ回路１６２から出力される最尤ス
テート信号ｓ１６８に基づいて、最尤パスから遡及して
打ち切り長Ｄ以前のステートの番号を、遅延ステート情
報ｓ１６９として選択回路１６８や後段パスメモリ回路
１６９に出力する。
１６２から出力されるパス選択情報ｓ１６６に基づいて
各ステート毎に生き残っているパスの復号ビットを記憶
するとともに、ＡＣＳ回路１６２から出力される最尤ス
テート信号ｓ１６８に基づいて、最尤パスから遡及して
打ち切り長Ｄ以前のステートの番号を、遅延ステート情
報ｓ１６９として選択回路１６８や後段パスメモリ回路
１６９に出力する。
【００５０】パス選択情報遅延回路１６６は、ＡＣＳ回
路１６２から出力されるパス選択情報ｓ１６６を、前段
パスメモリ回路１６５の打ち切り長Ｄだけ遅延させ、パ
ス選択情報遅延信号ｓ１７０として後段パスメモリ回路
１６９に出力する。
路１６２から出力されるパス選択情報ｓ１６６を、前段
パスメモリ回路１６５の打ち切り長Ｄだけ遅延させ、パ
ス選択情報遅延信号ｓ１７０として後段パスメモリ回路
１６９に出力する。
【００５１】メトリック差分遅延回路１６７は、ＡＣＳ
回路１６２から出力されるメトリック差分情報ｓ１６７
を、前段パスメモリ回路１６５の打ち切り長Ｄだけ遅延
させ、メトリック差分遅延信号ｓ１７１として選択回路
１６８に出力する。
回路１６２から出力されるメトリック差分情報ｓ１６７
を、前段パスメモリ回路１６５の打ち切り長Ｄだけ遅延
させ、メトリック差分遅延信号ｓ１７１として選択回路
１６８に出力する。
【００５２】選択回路１６８は、前段パスメモリ回路１
６５から供給される遅延ステート情報ｓ１６９と、メト
リック差分遅延回路１６７から供給されるメトリック差
分遅延信号ｓ１７１とに基づいて、メトリック差分遅延
信号ｓ１７１の中から遅延ステート情報ｓ１６９に対応
するステートの信号を選択し、メトリック差分遅延選択
信号ｓ１７２として尤度更新回路１７０に出力する。
６５から供給される遅延ステート情報ｓ１６９と、メト
リック差分遅延回路１６７から供給されるメトリック差
分遅延信号ｓ１７１とに基づいて、メトリック差分遅延
信号ｓ１７１の中から遅延ステート情報ｓ１６９に対応
するステートの信号を選択し、メトリック差分遅延選択
信号ｓ１７２として尤度更新回路１７０に出力する。
【００５３】後段パスメモリ回路１６９は、パス選択情
報遅延回路１６６から供給されるパス選択情報遅延信号
ｓ１７０に基づいて各ステート毎に生き残っているパス
の復号ビットを記憶するとともに、前段パスメモリ回路
１６５から出力される遅延ステート情報ｓ１６９に基づ
いて、最尤パスをさらに打ち切り長Ｕだけ遡及した情報
を復号ビットｓ１７４として出力する。また、後段パス
メモリ回路１６９は、遅延ステート情報ｓ１６９に基づ
いて、最尤パスに対応する入力情報と最尤パスに合流す
るパスに対応する入力情報とを、それぞれ、長さＵだけ
最尤・合流パス入力情報ｓ１７３として尤度更新回路１
７０に出力する。
報遅延回路１６６から供給されるパス選択情報遅延信号
ｓ１７０に基づいて各ステート毎に生き残っているパス
の復号ビットを記憶するとともに、前段パスメモリ回路
１６５から出力される遅延ステート情報ｓ１６９に基づ
いて、最尤パスをさらに打ち切り長Ｕだけ遡及した情報
を復号ビットｓ１７４として出力する。また、後段パス
メモリ回路１６９は、遅延ステート情報ｓ１６９に基づ
いて、最尤パスに対応する入力情報と最尤パスに合流す
るパスに対応する入力情報とを、それぞれ、長さＵだけ
最尤・合流パス入力情報ｓ１７３として尤度更新回路１
７０に出力する。
【００５４】尤度更新回路１７０は、選択回路１６８か
ら供給されるメトリック差分遅延選択信号ｓ１７２と、
後段パスメモリ回路１６９から供給される最尤・合流パ
ス入力情報ｓ１７３とに基づいて、最尤パスに対応する
入力情報、すなわち、復号ビットの尤度を更新し、後段
パスメモリ回路１６９の打ち切り長Ｕ以前の尤度情報を
対数尤度比ｓ１７５として出力する。
ら供給されるメトリック差分遅延選択信号ｓ１７２と、
後段パスメモリ回路１６９から供給される最尤・合流パ
ス入力情報ｓ１７３とに基づいて、最尤パスに対応する
入力情報、すなわち、復号ビットの尤度を更新し、後段
パスメモリ回路１６９の打ち切り長Ｕ以前の尤度情報を
対数尤度比ｓ１７５として出力する。
【００５５】このように、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ
復号器１６０は、ブランチメトリック計算回路１６１乃
至前段パスメモリ回路１６５については、先に図１４に
示した従来のビタビ復号器１４０と全く同一に構成され
る。
復号器１６０は、ブランチメトリック計算回路１６１乃
至前段パスメモリ回路１６５については、先に図１４に
示した従来のビタビ復号器１４０と全く同一に構成され
る。
【００５６】以下、後段パスメモリ回路１６９及び尤度
更新回路１７０について図１９乃至図２１を参照して説
明する。後段パスメモリ回路１６９においては、先に図
１５に示した復号ビットを記憶するメモリセルＭＳＢを
通常のビタビ復号器１４０と同様にトレリス上に配置し
て、パス選択情報遅延信号ｓ１７０に基づいて各ステー
ト毎に生き残りパスに対応する情報ビットを遷移させる
とともに、全ての復号ビットを記憶するメモリセルＭＳ
Ｂから情報ビットをここでは図示しない選択回路に入力
し、前段パスメモリ回路１６５から出力される遅延ステ
ート情報ｓ１６９に基づいて、最尤パスに対応する入力
情報と最尤パスに合流するパスに対応する入力ビットと
を最尤・合流パス入力情報ｓ１７３として尤度更新回路
１７０に出力する。後段パスメモリ回路１６９における
復号ビットを記憶するメモリセルＭＳＢと選択回路は、
拘束長が“３”の場合には、図１９に示すように配置さ
れる。
更新回路１７０について図１９乃至図２１を参照して説
明する。後段パスメモリ回路１６９においては、先に図
１５に示した復号ビットを記憶するメモリセルＭＳＢを
通常のビタビ復号器１４０と同様にトレリス上に配置し
て、パス選択情報遅延信号ｓ１７０に基づいて各ステー
ト毎に生き残りパスに対応する情報ビットを遷移させる
とともに、全ての復号ビットを記憶するメモリセルＭＳ
Ｂから情報ビットをここでは図示しない選択回路に入力
し、前段パスメモリ回路１６５から出力される遅延ステ
ート情報ｓ１６９に基づいて、最尤パスに対応する入力
情報と最尤パスに合流するパスに対応する入力ビットと
を最尤・合流パス入力情報ｓ１７３として尤度更新回路
１７０に出力する。後段パスメモリ回路１６９における
復号ビットを記憶するメモリセルＭＳＢと選択回路は、
拘束長が“３”の場合には、図１９に示すように配置さ
れる。
【００５７】一方、尤度更新回路１７０においては、図
２０に示すような尤度情報を記憶するメモリセルＭＳＰ
を備える。尤度情報を記憶するメモリセルＭＳＰは、後
段パスメモリ回路１６９から供給される最尤・合流パス
入力情報ｓ１７３に基づく最尤パス入力情報ｂ１と合流
パス入力情報ｂ２とを入力するとともに、選択回路１６
８から供給されるメトリック差分遅延選択信号ｓ１７２
に基づくメトリック差分Δ１と、前段の尤度情報を記憶
するメモリセルＭＳＰから供給される尤度情報Δ２とを
入力し、最尤パス入力情報ｂ１及び合流パス入力情報ｂ
２がｂ１≠ｂ２であり且つメトリック差分Δ１及び尤度
情報Δ２がΔ１＜Δ２であるか否かを判定する判定回路
１７１と、この判定回路１７１の判定により最尤パス入
力情報ｂ１及び合流パス入力情報ｂ２がｂ１≠ｂ２であ
り且つメトリック差分Δ１及び尤度情報Δ２がΔ１＜Δ
２であった場合に、メトリック差分Δ１を選択し、それ
以外の場合に、尤度情報Δ２を選択するセレクタ１７２
と、このセレクタ１７２により選択されたメトリック差
分又は尤度情報を記憶するレジスタ１７３とから構成さ
れる。
２０に示すような尤度情報を記憶するメモリセルＭＳＰ
を備える。尤度情報を記憶するメモリセルＭＳＰは、後
段パスメモリ回路１６９から供給される最尤・合流パス
入力情報ｓ１７３に基づく最尤パス入力情報ｂ１と合流
パス入力情報ｂ２とを入力するとともに、選択回路１６
８から供給されるメトリック差分遅延選択信号ｓ１７２
に基づくメトリック差分Δ１と、前段の尤度情報を記憶
するメモリセルＭＳＰから供給される尤度情報Δ２とを
入力し、最尤パス入力情報ｂ１及び合流パス入力情報ｂ
２がｂ１≠ｂ２であり且つメトリック差分Δ１及び尤度
情報Δ２がΔ１＜Δ２であるか否かを判定する判定回路
１７１と、この判定回路１７１の判定により最尤パス入
力情報ｂ１及び合流パス入力情報ｂ２がｂ１≠ｂ２であ
り且つメトリック差分Δ１及び尤度情報Δ２がΔ１＜Δ
２であった場合に、メトリック差分Δ１を選択し、それ
以外の場合に、尤度情報Δ２を選択するセレクタ１７２
と、このセレクタ１７２により選択されたメトリック差
分又は尤度情報を記憶するレジスタ１７３とから構成さ
れる。
【００５８】尤度更新回路１７０においては、尤度情報
を記憶するメモリセルＭＳＰを図２１に示すように一列
に配置し、前段パスメモリ回路１６５により求まった最
尤パスに対応する入力ビットに対する尤度のみの更新
を、後段パスメモリ回路１６９の打ち切り長Ｕ分行い、
更新した結果である尤度情報を対数尤度比として出力す
る。
を記憶するメモリセルＭＳＰを図２１に示すように一列
に配置し、前段パスメモリ回路１６５により求まった最
尤パスに対応する入力ビットに対する尤度のみの更新
を、後段パスメモリ回路１６９の打ち切り長Ｕ分行い、
更新した結果である尤度情報を対数尤度比として出力す
る。
【００５９】このようなＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復
号器１６０は、図２２に示すように、ある時刻ｔにおけ
る最尤ステートから十分長い時刻、すなわち、打ち切り
長Ｄだけ遡及すると、復号すべき最尤パスが確定する。
ここで、メトリックの差分とパス選択情報とを遅延させ
ておくと、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１６０
は、時刻ｔ−Ｄにおいて最尤パスに合流しているパスと
最尤パスとを比較することによって、最尤パスに対して
のみ尤度の更新を行うことが可能になる。
号器１６０は、図２２に示すように、ある時刻ｔにおけ
る最尤ステートから十分長い時刻、すなわち、打ち切り
長Ｄだけ遡及すると、復号すべき最尤パスが確定する。
ここで、メトリックの差分とパス選択情報とを遅延させ
ておくと、Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１６０
は、時刻ｔ−Ｄにおいて最尤パスに合流しているパスと
最尤パスとを比較することによって、最尤パスに対して
のみ尤度の更新を行うことが可能になる。
【００６０】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１６０
においては、上述した“Berrou, Adde, Angui, Faudei
l, A low complexity soft-output Viterbi decoder ar
chitecture, in Proc.IEEE Int.Conf.Commun., Geneva,
Switzerland, May 1993, pp.737-740”に記載されてい
るように、一般に前段パスメモリ回路１６５の打ち切り
長Ｄよりも後段パスメモリ回路１６９の打ち切り長Ｕが
短くても十分であることが知られており、遅延のための
メモリを含めても、先に図１４に示した従来のビタビ復
号器１４０と比べ、同じ符号に対して２倍程度の回路規
模で実現することが可能になる。
においては、上述した“Berrou, Adde, Angui, Faudei
l, A low complexity soft-output Viterbi decoder ar
chitecture, in Proc.IEEE Int.Conf.Commun., Geneva,
Switzerland, May 1993, pp.737-740”に記載されてい
るように、一般に前段パスメモリ回路１６５の打ち切り
長Ｄよりも後段パスメモリ回路１６９の打ち切り長Ｕが
短くても十分であることが知られており、遅延のための
メモリを含めても、先に図１４に示した従来のビタビ復
号器１４０と比べ、同じ符号に対して２倍程度の回路規
模で実現することが可能になる。
【００６１】ところで、上述した従来のビタビ復号器１
４０のハードウェアは、例えばＳＯＶＡ復号器１１０の
ように、パスメモリ回路をレジスタの配列で構成する方
法（以下、レジスタ遷移法と記す。）を用いていたが、
それに対して近年では、ＲＡＭ（Random Access Memor
y）を用いてパス選択情報を記憶し、その情報をトレー
スすることで復号する方法（以下、トレースバック法と
記す。）が研究されている。以下に、このトレースバッ
ク法について説明する。
４０のハードウェアは、例えばＳＯＶＡ復号器１１０の
ように、パスメモリ回路をレジスタの配列で構成する方
法（以下、レジスタ遷移法と記す。）を用いていたが、
それに対して近年では、ＲＡＭ（Random Access Memor
y）を用いてパス選択情報を記憶し、その情報をトレー
スすることで復号する方法（以下、トレースバック法と
記す。）が研究されている。以下に、このトレースバッ
ク法について説明する。
【００６２】ビタビ復号器を高速に動作させるために
は、ＲＡＭにはクロック毎に１回しかアクセスできな
い。ここで、各ＲＡＭに対して１回のアクセスで復号を
行うためのパスメモリ回路の動作について、“Edwards,
A45-Mbits/sec.VLSI Viterbi Decoder for Digital Vi
deo Applications, IEEE Natl.Telesystems Conf.Vol.1
993 pp.127-130”に記載されているように、シングルポ
ートのメモリを４つ使う場合を例に挙げて説明する。
は、ＲＡＭにはクロック毎に１回しかアクセスできな
い。ここで、各ＲＡＭに対して１回のアクセスで復号を
行うためのパスメモリ回路の動作について、“Edwards,
A45-Mbits/sec.VLSI Viterbi Decoder for Digital Vi
deo Applications, IEEE Natl.Telesystems Conf.Vol.1
993 pp.127-130”に記載されているように、シングルポ
ートのメモリを４つ使う場合を例に挙げて説明する。
【００６３】まず、ステート数分のビット数と打ち切り
長分のワード数とを持つシングルポートのＲＡＭを４つ
用意する。ＡＣＳ回路からパスメモリ回路へは、ステー
ト数分のパス選択情報が毎クロック入力される。４つの
ＲＡＭは、図２３に示すように、以下の４つの役割を打
ち切り長分のクロック毎に順次切り替える。
長分のワード数とを持つシングルポートのＲＡＭを４つ
用意する。ＡＣＳ回路からパスメモリ回路へは、ステー
ト数分のパス選択情報が毎クロック入力される。４つの
ＲＡＭは、図２３に示すように、以下の４つの役割を打
ち切り長分のクロック毎に順次切り替える。
【００６４】まず、第１の役割としては、同図（Ａ）に
示すように、パス選択情報を書き込むことであり、第２
の役割としては、同図（Ｂ）に示すように、書き込まれ
たパス選択情報をもとにトレースすることである。第２
の役割においてＲＡＭは、復号を行うことはない。ま
た、第３の役割としては、同図（Ｃ）に示すように、ア
クセスしないで待機することであり、第４の役割として
は、同図（Ｄ）に示すように、トレースした結果からト
レースを行って復号ビットを出力することである。４つ
のＲＡＭは、これらの動作を打ち切り長分のクロック毎
に順次切り替えて行う。
示すように、パス選択情報を書き込むことであり、第２
の役割としては、同図（Ｂ）に示すように、書き込まれ
たパス選択情報をもとにトレースすることである。第２
の役割においてＲＡＭは、復号を行うことはない。ま
た、第３の役割としては、同図（Ｃ）に示すように、ア
クセスしないで待機することであり、第４の役割として
は、同図（Ｄ）に示すように、トレースした結果からト
レースを行って復号ビットを出力することである。４つ
のＲＡＭは、これらの動作を打ち切り長分のクロック毎
に順次切り替えて行う。
【００６５】ビタビ復号器においては、このようなメモ
リオペレーションを行うことによって、ＲＡＭを用いて
高速復号を行うことができる。ただし、トレースした結
果からトレースを行って求まる復号ビットは、本来の時
系列の逆順に求まるため、ビタビ復号器は、最後にＬＩ
ＦＯ（Last-In First-Out）を用いて、順序を本来の時
系列順に修正してから復号ビットを出力する。
リオペレーションを行うことによって、ＲＡＭを用いて
高速復号を行うことができる。ただし、トレースした結
果からトレースを行って求まる復号ビットは、本来の時
系列の逆順に求まるため、ビタビ復号器は、最後にＬＩ
ＦＯ（Last-In First-Out）を用いて、順序を本来の時
系列順に修正してから復号ビットを出力する。
【００６６】このようなトレースバック法によるビタビ
復号器は、符号の拘束長や復号の打ち切り長が大きくな
った場合には、レジスタを配列したときの面積よりもＲ
ＡＭを用いたときの面積の方が著しく小さくなることか
ら、レジスタ遷移法を用いる場合よりも回路規模を大幅
に削減することが可能となる。
復号器は、符号の拘束長や復号の打ち切り長が大きくな
った場合には、レジスタを配列したときの面積よりもＲ
ＡＭを用いたときの面積の方が著しく小さくなることか
ら、レジスタ遷移法を用いる場合よりも回路規模を大幅
に削減することが可能となる。
【００６７】
【発明が解決しようとする課題】ところで、上述したＴ
ｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器の後段パスメモリ回路
においては、打ち切り長分の入力情報ビットを一斉に読
み出さなくてはならないのに対し、高速動作時のＲＡＭ
には１クロックにつき１回しかアクセスできないため、
Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器をＲＡＭを用いて実
装することは困難である。
ｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器の後段パスメモリ回路
においては、打ち切り長分の入力情報ビットを一斉に読
み出さなくてはならないのに対し、高速動作時のＲＡＭ
には１クロックにつき１回しかアクセスできないため、
Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器をＲＡＭを用いて実
装することは困難である。
【００６８】そのため、従来のＳＯＶＡ復号器は、たと
えＴｗｏ−Ｓｔｅｐ ＳＯＶＡによる実装を用いたとし
ても、レジスタ遷移法を用いて実装されているため、レ
ジスタの配列によりパスメモリ回路を構成する限り、符
号の拘束長や復号の打ち切り長が大きくなった場合に
は、回路規模が膨大になるという問題があった。
えＴｗｏ−Ｓｔｅｐ ＳＯＶＡによる実装を用いたとし
ても、レジスタ遷移法を用いて実装されているため、レ
ジスタの配列によりパスメモリ回路を構成する限り、符
号の拘束長や復号の打ち切り長が大きくなった場合に
は、回路規模が膨大になるという問題があった。
【００６９】本発明は、このような実情に鑑みてなされ
たものであり、符号の拘束長や復号の打ち切り長が大き
い場合でも、回路規模が小さく高速動作が可能であるＳ
ＯＶＡ復号器を実現する復号方法及び復号装置を提供す
ることを目的とする。
たものであり、符号の拘束長や復号の打ち切り長が大き
い場合でも、回路規模が小さく高速動作が可能であるＳ
ＯＶＡ復号器を実現する復号方法及び復号装置を提供す
ることを目的とする。
【００７０】
【課題を解決するための手段】上述した目的を達成する
本発明にかかる復号方法は、入力される畳み込み符号を
軟出力ビタビ復号して復号データと尤度情報とを出力す
る復号方法であって、畳み込み符号の各遷移状態におい
て尤度の高いパスを選択した内容を示すパス選択情報を
ランダムアクセスが可能なパス選択情報記憶手段に記憶
し、パス選択情報に基づいて打ち切り長分のトレースを
行った結果を示すトレース結果信号に基づいて、畳み込
み符号の系列に最も近い系列である最尤パスのトレース
結果をトレース結果記憶手段に記憶し、トレース結果記
憶手段に記憶して遅延した最尤パスのトレース結果を示
す遅延トレース結果信号に基づいて、畳み込み符号の各
遷移状態毎にパスを選択した時のメトリック差分を遅延
したメトリック差分遅延信号の中から、最尤パスに対す
るメトリック差分を選択してメトリック差分記憶手段に
記憶し、遅延トレース結果信号とメトリック差分記憶手
段に記憶した最尤パスに対するメトリック差分を示す遅
延最尤メトリック差分信号とに基づいて、畳み込み符号
の各遷移状態毎に、最尤パスに対するメトリック差分の
最小値を最小値記憶手段に記憶し、最小値に基づいて、
尤度情報を求めることを特徴としている。
本発明にかかる復号方法は、入力される畳み込み符号を
軟出力ビタビ復号して復号データと尤度情報とを出力す
る復号方法であって、畳み込み符号の各遷移状態におい
て尤度の高いパスを選択した内容を示すパス選択情報を
ランダムアクセスが可能なパス選択情報記憶手段に記憶
し、パス選択情報に基づいて打ち切り長分のトレースを
行った結果を示すトレース結果信号に基づいて、畳み込
み符号の系列に最も近い系列である最尤パスのトレース
結果をトレース結果記憶手段に記憶し、トレース結果記
憶手段に記憶して遅延した最尤パスのトレース結果を示
す遅延トレース結果信号に基づいて、畳み込み符号の各
遷移状態毎にパスを選択した時のメトリック差分を遅延
したメトリック差分遅延信号の中から、最尤パスに対す
るメトリック差分を選択してメトリック差分記憶手段に
記憶し、遅延トレース結果信号とメトリック差分記憶手
段に記憶した最尤パスに対するメトリック差分を示す遅
延最尤メトリック差分信号とに基づいて、畳み込み符号
の各遷移状態毎に、最尤パスに対するメトリック差分の
最小値を最小値記憶手段に記憶し、最小値に基づいて、
尤度情報を求めることを特徴としている。
【００７１】このような本発明にかかる復号方法は、メ
トリック差分の最小値を、畳み込み符号の各遷移状態毎
に最小値記憶手段に記憶することによって、尤度情報を
求める際に、入力した畳み込み符号を、打ち切り長分一
斉に読み出す必要がなくなる。
トリック差分の最小値を、畳み込み符号の各遷移状態毎
に最小値記憶手段に記憶することによって、尤度情報を
求める際に、入力した畳み込み符号を、打ち切り長分一
斉に読み出す必要がなくなる。
【００７２】また、上述した目的を達成する本発明にか
かる復号装置は、入力される畳み込み符号を軟出力ビタ
ビ復号して復号データと尤度情報とを出力する復号装置
であって、畳み込み符号の各遷移状態において尤度の高
いパスを選択した内容を示すパス選択情報を記憶するラ
ンダムアクセスが可能なパス選択情報記憶手段と、パス
選択情報に基づいて打ち切り長分のトレースを行った結
果を示すトレース結果信号に基づいて、畳み込み符号の
系列に最も近い系列である最尤パスのトレース結果を記
憶するトレース結果記憶手段と、このトレース結果記憶
手段に記憶して遅延した最尤パスのトレース結果を示す
遅延トレース結果信号に基づいて、畳み込み符号の各遷
移状態毎にパスを選択した時のメトリック差分を遅延し
たメトリック差分遅延信号の中から、最尤パスに対する
メトリック差分を選択して記憶するメトリック差分記憶
手段と、遅延トレース結果信号とメトリック差分記憶手
段に記憶した最尤パスに対するメトリック差分を示す遅
延最尤メトリック差分信号とに基づいて、畳み込み符号
の各遷移状態毎に、最尤パスに対するメトリック差分の
最小値を記憶する最小値記憶手段とを備え、最小値に基
づいて、尤度情報を求めることを特徴としている。
かる復号装置は、入力される畳み込み符号を軟出力ビタ
ビ復号して復号データと尤度情報とを出力する復号装置
であって、畳み込み符号の各遷移状態において尤度の高
いパスを選択した内容を示すパス選択情報を記憶するラ
ンダムアクセスが可能なパス選択情報記憶手段と、パス
選択情報に基づいて打ち切り長分のトレースを行った結
果を示すトレース結果信号に基づいて、畳み込み符号の
系列に最も近い系列である最尤パスのトレース結果を記
憶するトレース結果記憶手段と、このトレース結果記憶
手段に記憶して遅延した最尤パスのトレース結果を示す
遅延トレース結果信号に基づいて、畳み込み符号の各遷
移状態毎にパスを選択した時のメトリック差分を遅延し
たメトリック差分遅延信号の中から、最尤パスに対する
メトリック差分を選択して記憶するメトリック差分記憶
手段と、遅延トレース結果信号とメトリック差分記憶手
段に記憶した最尤パスに対するメトリック差分を示す遅
延最尤メトリック差分信号とに基づいて、畳み込み符号
の各遷移状態毎に、最尤パスに対するメトリック差分の
最小値を記憶する最小値記憶手段とを備え、最小値に基
づいて、尤度情報を求めることを特徴としている。
【００７３】このような本発明にかかる復号装置は、畳
み込み符号の各遷移状態毎にメトリック差分の最小値を
記憶する最小値記憶手段を備えることによって、尤度情
報を求める際に、入力した畳み込み符号を、打ち切り長
分一斉に読み出す必要がなくなる。
み込み符号の各遷移状態毎にメトリック差分の最小値を
記憶する最小値記憶手段を備えることによって、尤度情
報を求める際に、入力した畳み込み符号を、打ち切り長
分一斉に読み出す必要がなくなる。
【００７４】
【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について図面を参照しながら詳細に説明す
る。
実施の形態について図面を参照しながら詳細に説明す
る。
【００７５】この実施の形態は、図１に示すように、Ｔ
ｗｏ−Ｓｔｅｐ軟出力ビタビアルゴリズム（Two-Step S
oft-Output Viterbi Algorithm；以下、Ｔｗｏ−Ｓｔｅ
ｐＳＯＶＡと略記する。）をハードウェアに実装したＴ
ｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０である。
ｗｏ−Ｓｔｅｐ軟出力ビタビアルゴリズム（Two-Step S
oft-Output Viterbi Algorithm；以下、Ｔｗｏ−Ｓｔｅ
ｐＳＯＶＡと略記する。）をハードウェアに実装したＴ
ｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０である。
【００７６】なお、以下の説明においては、図２に示す
ように、ディジタル情報を畳み込み符号器５１により畳
み込み符号化し、その出力を雑音のある無記憶通信路５
２を介してＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０に入
力して復号し、観測する場合を考える。
ように、ディジタル情報を畳み込み符号器５１により畳
み込み符号化し、その出力を雑音のある無記憶通信路５
２を介してＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０に入
力して復号し、観測する場合を考える。
【００７７】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０
は、図１に示すように、受信データのブランチメトリッ
クを計算するブランチメトリック計算手段であるブラン
チメトリック計算回路１１と、ブランチメトリックとス
テートメトリックとを加算して比較する処理手段である
ＡＣＳ（Add Compare Select）回路１２と、このＡＣＳ
回路１２から出力される新ステートメトリック信号ｓ１
３を正規化する正規化手段である正規化回路１３と、こ
の正規化回路１３から出力される正規化ステートメトリ
ック信号ｓ１４を記憶するステートメトリック記憶手段
であるステートメトリック記憶回路１４と、メトリック
差分情報ｓ１７を遅延させるメトリック差分遅延回路１
５と、復号データｓ２０と対数尤度比ｓ２１とを出力す
るパスメモリ及び尤度更新回路１６とを備える。このＴ
ｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０は、受信値Ｙｔと
事前確率情報ｌｏｇＰｒ｛ｉｔ＝０｝、ｌｏｇＰｒ｛ｉ
ｔ＝１｝とをｓ１１として入力したときに、復号結果で
ある復号データｓ２０と、対数尤度比ｓ２１とをそれぞ
れ出力する。
は、図１に示すように、受信データのブランチメトリッ
クを計算するブランチメトリック計算手段であるブラン
チメトリック計算回路１１と、ブランチメトリックとス
テートメトリックとを加算して比較する処理手段である
ＡＣＳ（Add Compare Select）回路１２と、このＡＣＳ
回路１２から出力される新ステートメトリック信号ｓ１
３を正規化する正規化手段である正規化回路１３と、こ
の正規化回路１３から出力される正規化ステートメトリ
ック信号ｓ１４を記憶するステートメトリック記憶手段
であるステートメトリック記憶回路１４と、メトリック
差分情報ｓ１７を遅延させるメトリック差分遅延回路１
５と、復号データｓ２０と対数尤度比ｓ２１とを出力す
るパスメモリ及び尤度更新回路１６とを備える。このＴ
ｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０は、受信値Ｙｔと
事前確率情報ｌｏｇＰｒ｛ｉｔ＝０｝、ｌｏｇＰｒ｛ｉ
ｔ＝１｝とをｓ１１として入力したときに、復号結果で
ある復号データｓ２０と、対数尤度比ｓ２１とをそれぞ
れ出力する。
【００７８】ブランチメトリック計算回路１１は、受信
値及び事前確率情報信号ｓ１１が入力されたとき、この
受信データのブランチメトリックを計算して、この計算
結果をブランチメトリック信号ｓ１２として出力する。
値及び事前確率情報信号ｓ１１が入力されたとき、この
受信データのブランチメトリックを計算して、この計算
結果をブランチメトリック信号ｓ１２として出力する。
【００７９】ＡＣＳ回路１２は、ブランチメトリック計
算回路１１から供給されるブランチメトリック信号ｓ１
２と、ステートメトリック記憶回路１４から供給される
ステートメトリック信号ｓ１５とに基づいて、あるステ
ート（遷移状態）に合流する２本の各パスに対して、ブ
ランチメトリックとステートメトリックとを加算して比
較し、この比較結果に基づいて尤度の高いものを選択
し、新ステートメトリックとする。ＡＣＳ回路１２は、
その選択内容をパス選択情報ｓ１６として後段のパスメ
モリ及び尤度更新回路１６に出力する。また、ＡＣＳ回
路１２は、ステート毎のパス選択時のメトリックの差分
をメトリック差分情報ｓ１７として後段のメトリック差
分遅延回路１５に出力する。さらに、ＡＣＳ回路１２
は、最小のステートメトリックを持つステートの番号を
最尤ステート信号ｓ１８として後段のパスメモリ及び尤
度更新回路１６に出力する。さらにまた、ＡＣＳ回路１
２は、新たに得られたステートメトリックを新ステート
メトリック信号ｓ１３として後段の正規化回路１３に出
力する。
算回路１１から供給されるブランチメトリック信号ｓ１
２と、ステートメトリック記憶回路１４から供給される
ステートメトリック信号ｓ１５とに基づいて、あるステ
ート（遷移状態）に合流する２本の各パスに対して、ブ
ランチメトリックとステートメトリックとを加算して比
較し、この比較結果に基づいて尤度の高いものを選択
し、新ステートメトリックとする。ＡＣＳ回路１２は、
その選択内容をパス選択情報ｓ１６として後段のパスメ
モリ及び尤度更新回路１６に出力する。また、ＡＣＳ回
路１２は、ステート毎のパス選択時のメトリックの差分
をメトリック差分情報ｓ１７として後段のメトリック差
分遅延回路１５に出力する。さらに、ＡＣＳ回路１２
は、最小のステートメトリックを持つステートの番号を
最尤ステート信号ｓ１８として後段のパスメモリ及び尤
度更新回路１６に出力する。さらにまた、ＡＣＳ回路１
２は、新たに得られたステートメトリックを新ステート
メトリック信号ｓ１３として後段の正規化回路１３に出
力する。
【００８０】正規化回路１３は、ＡＣＳ回路１２から出
力される新ステートメトリック信号ｓ１３から、例えば
最小のステートメトリックを減算することにより新ステ
ートメトリック信号ｓ１３を正規化し、予め設定されて
いる範囲内の値にして、正規化ステートメトリック信号
ｓ１４として後段のステートメトリック記憶回路１４に
出力する。
力される新ステートメトリック信号ｓ１３から、例えば
最小のステートメトリックを減算することにより新ステ
ートメトリック信号ｓ１３を正規化し、予め設定されて
いる範囲内の値にして、正規化ステートメトリック信号
ｓ１４として後段のステートメトリック記憶回路１４に
出力する。
【００８１】ステートメトリック記憶回路１４は、正規
化回路１３から供給される正規化ステートメトリック信
号ｓ１４を記憶し、これをステートメトリック信号ｓ１
５としてＡＣＳ回路１２にフィードバックする。
化回路１３から供給される正規化ステートメトリック信
号ｓ１４を記憶し、これをステートメトリック信号ｓ１
５としてＡＣＳ回路１２にフィードバックする。
【００８２】メトリック差分遅延回路１５は、Ｔｗｏ−
Ｓｔｅｐ ＳＯＶＡにおける前段パスメモリ回路の打ち
切り長をＤとしたときに、ＡＣＳ回路１２から出力され
るメトリック差分情報ｓ１７を、４Ｄだけ遅延させ、メ
トリック差分遅延信号ｓ１９として後段のパスメモリ及
び尤度更新回路１６に出力する。
Ｓｔｅｐ ＳＯＶＡにおける前段パスメモリ回路の打ち
切り長をＤとしたときに、ＡＣＳ回路１２から出力され
るメトリック差分情報ｓ１７を、４Ｄだけ遅延させ、メ
トリック差分遅延信号ｓ１９として後段のパスメモリ及
び尤度更新回路１６に出力する。
【００８３】パスメモリ及び尤度更新回路１６は、ＡＣ
Ｓ回路１２から出力されるパス選択情報ｓ１６に基づい
て各ステート毎に生き残っているパスの復号ビットを記
憶し、同時にメトリック差分遅延回路１５から出力され
るメトリック差分遅延情報ｓ１９を用いて、最尤パスの
復号ビットの尤度を更新する。また、パスメモリ及び尤
度更新回路１６は、ＡＣＳ回路１２から出力される最尤
ステート信号ｓ１８に基づいて、復号データｓ２０と対
数尤度比ｓ２１とをそれぞれ出力する。
Ｓ回路１２から出力されるパス選択情報ｓ１６に基づい
て各ステート毎に生き残っているパスの復号ビットを記
憶し、同時にメトリック差分遅延回路１５から出力され
るメトリック差分遅延情報ｓ１９を用いて、最尤パスの
復号ビットの尤度を更新する。また、パスメモリ及び尤
度更新回路１６は、ＡＣＳ回路１２から出力される最尤
ステート信号ｓ１８に基づいて、復号データｓ２０と対
数尤度比ｓ２１とをそれぞれ出力する。
【００８４】このようなＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復
号器１０は、後述するように、パスメモリ及び尤度更新
回路１６が各ステート毎に最尤パスとのメトリック差分
Δの最小値を記憶することによって、ＲＡＭ（Random A
ccess Memory）を用いた実装を可能とする。この発想の
原理について図３乃至図６を参照して説明する。
号器１０は、後述するように、パスメモリ及び尤度更新
回路１６が各ステート毎に最尤パスとのメトリック差分
Δの最小値を記憶することによって、ＲＡＭ（Random A
ccess Memory）を用いた実装を可能とする。この発想の
原理について図３乃至図６を参照して説明する。
【００８５】まず、拘束長が“３”の符号に対して、打
ち切り長が“５”の復号を行う場合の遷移ダイアグラム
（以下、トレリスと記す。）は、図３に示すようにな
る。ここで、最尤パスは、全て“０”のパスであるもの
とする。このトレリスにおいて時刻ｔにおけるＳＯＶＡ
の軟出力を求めるためには、時刻ｔにおける入力が１で
あるパスのΔの最小値を求める必要がある。そのため、
この場合には、ａ，ｃ，ｄの最小値ｍｉｎ｛ａ，ｃ，
ｄ｝を求める必要がある。このとき、時刻ｔにおける各
ステート毎のΔの最小値がレジスタに記憶されているな
らば、求めるべき軟出力は、このレジスタ内の値に基づ
いて、時刻ｔにおける入力が１であるステートの中から
最小値を選択することで得られる。したがって、この場
合には、ステート０１，１１に対応する記憶内容である
ｄ，ｍｉｎ｛ａ，ｃ｝の最小値を選択することでｍｉｎ
｛ａ，ｃ，ｄ｝が求まる。
ち切り長が“５”の復号を行う場合の遷移ダイアグラム
（以下、トレリスと記す。）は、図３に示すようにな
る。ここで、最尤パスは、全て“０”のパスであるもの
とする。このトレリスにおいて時刻ｔにおけるＳＯＶＡ
の軟出力を求めるためには、時刻ｔにおける入力が１で
あるパスのΔの最小値を求める必要がある。そのため、
この場合には、ａ，ｃ，ｄの最小値ｍｉｎ｛ａ，ｃ，
ｄ｝を求める必要がある。このとき、時刻ｔにおける各
ステート毎のΔの最小値がレジスタに記憶されているな
らば、求めるべき軟出力は、このレジスタ内の値に基づ
いて、時刻ｔにおける入力が１であるステートの中から
最小値を選択することで得られる。したがって、この場
合には、ステート０１，１１に対応する記憶内容である
ｄ，ｍｉｎ｛ａ，ｃ｝の最小値を選択することでｍｉｎ
｛ａ，ｃ，ｄ｝が求まる。
【００８６】ここで、時刻を遡及する際に各ステート毎
のΔの最小値をレジスタに記憶して順次更新していく回
路は、トレリスの結線を考慮することで、図４及び図５
に示す構成で実現することができる。
のΔの最小値をレジスタに記憶して順次更新していく回
路は、トレリスの結線を考慮することで、図４及び図５
に示す構成で実現することができる。
【００８７】すなわち、図４に示す最小値記憶手段であ
る最小Δ記憶回路２０は、メトリック差分更新手段であ
るΔ更新セル２１ａ，２１ｂ，２１ｃ，２１ｄを備え、
これらのΔ更新セル２１ａ，２１ｂ，２１ｃ，２１ｄの
それぞれに、ステート００，０１，１０，１１のΔの最
小値を記憶する。なお、以下の説明では、Δ更新セル２
１ａ，２１ｂ，２１ｃ，２１ｄがそれぞれ対応している
ステートをセル対応ステートと称する。
る最小Δ記憶回路２０は、メトリック差分更新手段であ
るΔ更新セル２１ａ，２１ｂ，２１ｃ，２１ｄを備え、
これらのΔ更新セル２１ａ，２１ｂ，２１ｃ，２１ｄの
それぞれに、ステート００，０１，１０，１１のΔの最
小値を記憶する。なお、以下の説明では、Δ更新セル２
１ａ，２１ｂ，２１ｃ，２１ｄがそれぞれ対応している
ステートをセル対応ステートと称する。
【００８８】この最小Δ記憶回路２０におけるΔ更新セ
ル２１ａ，２１ｂ，２１ｃ，２１ｄは、それぞれ、図５
に示すように、更新制御手段であるΔ更新制御回路２２
と、セレクタ２３と、レジスタ２４とを備える。同図に
おいてΔは、最尤パスとその時刻において最尤パスに合
流するパスとのメトリック差分である。また、Δ１，Δ
２は、それぞれ、そのセル対応ステートから次時刻で繋
がっている２つのステート（以下、次候補ステートと記
す。）のΔ更新セルがそれまで記憶している最小Δの値
を示している。さらに、∞は、Δに用いるビット数で表
すことができる最大値を示す。
ル２１ａ，２１ｂ，２１ｃ，２１ｄは、それぞれ、図５
に示すように、更新制御手段であるΔ更新制御回路２２
と、セレクタ２３と、レジスタ２４とを備える。同図に
おいてΔは、最尤パスとその時刻において最尤パスに合
流するパスとのメトリック差分である。また、Δ１，Δ
２は、それぞれ、そのセル対応ステートから次時刻で繋
がっている２つのステート（以下、次候補ステートと記
す。）のΔ更新セルがそれまで記憶している最小Δの値
を示している。さらに、∞は、Δに用いるビット数で表
すことができる最大値を示す。
【００８９】Δ更新セル２１ａ，２１ｂ，２１ｃ，２１
ｄは、それぞれ、初期化を行う際には、Δ更新制御回路
２２の制御のもとに、最尤パス通過ステートのセル対応
ステートのみをΔに初期化するとともに、その他のステ
ートを∞に初期化する。以後、Δ更新セル２１ａ，２１
ｂ，２１ｃ，２１ｄは、それぞれ、セル対応ステートが
最尤パス通過ステートである場合には、Δ更新制御回路
２２の制御のもとに、セレクタ２３によりΔを選択し、
それ以外の場合には、次候補ステートに対するパス選択
情報に基づいて、以下のようにΔの更新を行う。
ｄは、それぞれ、初期化を行う際には、Δ更新制御回路
２２の制御のもとに、最尤パス通過ステートのセル対応
ステートのみをΔに初期化するとともに、その他のステ
ートを∞に初期化する。以後、Δ更新セル２１ａ，２１
ｂ，２１ｃ，２１ｄは、それぞれ、セル対応ステートが
最尤パス通過ステートである場合には、Δ更新制御回路
２２の制御のもとに、セレクタ２３によりΔを選択し、
それ以外の場合には、次候補ステートに対するパス選択
情報に基づいて、以下のようにΔの更新を行う。
【００９０】まず、Δ更新セル２１ａ，２１ｂ，２１
ｃ，２１ｄは、それぞれ、次候補ステートへのパスが両
方生き残っている場合には、Δ更新制御回路２２の制御
のもとに、セレクタ２３によりｍｉｎ｛Δ１，Δ２｝を
選択する。
ｃ，２１ｄは、それぞれ、次候補ステートへのパスが両
方生き残っている場合には、Δ更新制御回路２２の制御
のもとに、セレクタ２３によりｍｉｎ｛Δ１，Δ２｝を
選択する。
【００９１】また、Δ更新セル２１ａ，２１ｂ，２１
ｃ，２１ｄは、それぞれ、次候補ステートへのパスのう
ち片方が生き残っている場合であり且つ生き残っていな
い方のパスの行き先が最尤パス通過ステートである場合
には、セレクタ２３によりｍｉｎ｛Δ１，Δ２｝を選択
し、次候補ステートへのパスのうち片方が生き残ってい
る場合であり且つ生き残っていない方のパスの行き先が
最尤パス通過ステートでない場合には、Δ１，Δ２のう
ち選択されているパスに対応する値をセレクタ２３によ
り選択する。
ｃ，２１ｄは、それぞれ、次候補ステートへのパスのう
ち片方が生き残っている場合であり且つ生き残っていな
い方のパスの行き先が最尤パス通過ステートである場合
には、セレクタ２３によりｍｉｎ｛Δ１，Δ２｝を選択
し、次候補ステートへのパスのうち片方が生き残ってい
る場合であり且つ生き残っていない方のパスの行き先が
最尤パス通過ステートでない場合には、Δ１，Δ２のう
ち選択されているパスに対応する値をセレクタ２３によ
り選択する。
【００９２】さらに、Δ更新セル２１ａ，２１ｂ，２１
ｃ，２１ｄは、それぞれ、次候補ステートへのパスが両
方生き残っていない場合であり且つ次候補ステートの一
方が最尤パス通過ステートである場合には、Δ１，Δ２
のうち最尤パス通過ステート側の値をセレクタ２３によ
り選択し、次候補ステートへのパスが両方生き残ってい
ない場合であり且つ次候補ステートの一方が最尤パス通
過ステートでない場合には、セレクタ２３により∞を選
択する。
ｃ，２１ｄは、それぞれ、次候補ステートへのパスが両
方生き残っていない場合であり且つ次候補ステートの一
方が最尤パス通過ステートである場合には、Δ１，Δ２
のうち最尤パス通過ステート側の値をセレクタ２３によ
り選択し、次候補ステートへのパスが両方生き残ってい
ない場合であり且つ次候補ステートの一方が最尤パス通
過ステートでない場合には、セレクタ２３により∞を選
択する。
【００９３】Δ更新セル２１ａ，２１ｂ，２１ｃ，２１
ｄは、それぞれ、セレクタ２３により選択された値を、
ステートの最小Δとしてレジスタ２４に記憶する。
ｄは、それぞれ、セレクタ２３により選択された値を、
ステートの最小Δとしてレジスタ２４に記憶する。
【００９４】このようなΔの更新方法に基づいて、先に
図３に示した拘束長が“３”の符号に対して、打ち切り
長が“５”の復号を行う場合には、最小Δ記憶回路２０
内の各ステートに対するレジスタ２４は、それぞれ、図
６に示すような値を記憶する。このように、各ステート
に対するレジスタ２４には、パスを遡及する過程での最
尤パスに対するΔの最小値が記憶される。
図３に示した拘束長が“３”の符号に対して、打ち切り
長が“５”の復号を行う場合には、最小Δ記憶回路２０
内の各ステートに対するレジスタ２４は、それぞれ、図
６に示すような値を記憶する。このように、各ステート
に対するレジスタ２４には、パスを遡及する過程での最
尤パスに対するΔの最小値が記憶される。
【００９５】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０
は、このような最小Δ記憶回路２０を用いることによっ
て、以下のようにＲＡＭを用いて構成することができ
る。
は、このような最小Δ記憶回路２０を用いることによっ
て、以下のようにＲＡＭを用いて構成することができ
る。
【００９６】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０に
おいては、上述したパスメモリ及び尤度更新回路１６
は、図７に示すような構成からなる。すなわち、パスメ
モリ及び尤度更新回路１６は、最尤ステート信号ｓ１８
とトレース結果信号ｓ４１とを入力するとともに、制御
信号ｓ３１とトレース制御信号ｓ３２とを出力するコン
トロール回路３１と、パス選択情報記憶手段である８つ
のＲＡＭ３２ａ，３２ｂ，・・・，３２ｈと、トレース
結果信号ｓ４１を出力するトレース手段であるトレース
回路３３と、最尤パスのトレース結果を記憶し、遅延ト
レース結果信号ｓ４２として出力するトレース結果記憶
手段であるトレース結果記憶回路３４と、最尤パスのΔ
を選択して記憶し、遅延最尤Δ信号ｓ４３として出力す
るメトリック差分記憶手段である最尤パスΔ記憶回路３
５と、最小Δの更新に用いるパス選択情報を選択する選
択回路３６と、上述した最小Δ記憶回路２０と同様の構
成からなる最小値記憶手段である最小Δ記憶回路３７
ａ，３７ｂと、軟出力に用いるステート最小Δ信号を選
択する選択回路３８と、復号ビットを決定して記憶する
復号データ記憶手段である出力バッファ３９と、対数尤
度比情報ｓ４８を本来の時系列順に修正して対数尤度比
ｓ２１として出力する尤度情報記憶手段であるＬＩＦＯ
（Last-In First-Out）回路４０とを備える。
おいては、上述したパスメモリ及び尤度更新回路１６
は、図７に示すような構成からなる。すなわち、パスメ
モリ及び尤度更新回路１６は、最尤ステート信号ｓ１８
とトレース結果信号ｓ４１とを入力するとともに、制御
信号ｓ３１とトレース制御信号ｓ３２とを出力するコン
トロール回路３１と、パス選択情報記憶手段である８つ
のＲＡＭ３２ａ，３２ｂ，・・・，３２ｈと、トレース
結果信号ｓ４１を出力するトレース手段であるトレース
回路３３と、最尤パスのトレース結果を記憶し、遅延ト
レース結果信号ｓ４２として出力するトレース結果記憶
手段であるトレース結果記憶回路３４と、最尤パスのΔ
を選択して記憶し、遅延最尤Δ信号ｓ４３として出力す
るメトリック差分記憶手段である最尤パスΔ記憶回路３
５と、最小Δの更新に用いるパス選択情報を選択する選
択回路３６と、上述した最小Δ記憶回路２０と同様の構
成からなる最小値記憶手段である最小Δ記憶回路３７
ａ，３７ｂと、軟出力に用いるステート最小Δ信号を選
択する選択回路３８と、復号ビットを決定して記憶する
復号データ記憶手段である出力バッファ３９と、対数尤
度比情報ｓ４８を本来の時系列順に修正して対数尤度比
ｓ２１として出力する尤度情報記憶手段であるＬＩＦＯ
（Last-In First-Out）回路４０とを備える。
【００９７】このようなパスメモリ及び尤度更新回路１
６においては、上述したＡＣＳ回路１２から入力したパ
ス選択情報ｓ１６を、コントロール回路３１から出力さ
れる制御信号ｓ３１にしたがって、ＲＡＭ３２ａ，３２
ｂ，・・・，３２ｈに書き込む。それと同時に、パスメ
モリ及び尤度更新回路１６においては、コントロール回
路３１から出力される制御信号ｓ３１にしたがって、Ｒ
ＡＭ３２ａ，３２ｂ，・・・，３２ｈのそれぞれから、
記憶されていたパス選択情報ｓ３３，ｓ３４，・・・，
ｓ４０を読み出し、トレース回路３３に入力する。
６においては、上述したＡＣＳ回路１２から入力したパ
ス選択情報ｓ１６を、コントロール回路３１から出力さ
れる制御信号ｓ３１にしたがって、ＲＡＭ３２ａ，３２
ｂ，・・・，３２ｈに書き込む。それと同時に、パスメ
モリ及び尤度更新回路１６においては、コントロール回
路３１から出力される制御信号ｓ３１にしたがって、Ｒ
ＡＭ３２ａ，３２ｂ，・・・，３２ｈのそれぞれから、
記憶されていたパス選択情報ｓ３３，ｓ３４，・・・，
ｓ４０を読み出し、トレース回路３３に入力する。
【００９８】トレース回路３３は、コントロール回路３
１から入力したトレース制御信号ｓ３２にしたがって、
パス選択情報ｓ３３，ｓ３４，・・・，ｓ４０をもとに
トレースを行い、その結果をトレース結果信号ｓ４１と
してコントロール回路３１やトレース結果記憶回路３４
に出力する。
１から入力したトレース制御信号ｓ３２にしたがって、
パス選択情報ｓ３３，ｓ３４，・・・，ｓ４０をもとに
トレースを行い、その結果をトレース結果信号ｓ４１と
してコントロール回路３１やトレース結果記憶回路３４
に出力する。
【００９９】コントロール回路３１は、トレース回路３
３から入力したトレース結果信号ｓ４１と、上述したＡ
ＣＳ回路１２から入力した最尤ステート信号ｓ１８とに
基づいて、トレース制御信号ｓ３２を生成し、上述した
ように、トレース回路３３に供給する。また、コントロ
ール回路３１は、生成したトレース制御信号ｓ３２を出
力バッファ３９にも供給する。
３から入力したトレース結果信号ｓ４１と、上述したＡ
ＣＳ回路１２から入力した最尤ステート信号ｓ１８とに
基づいて、トレース制御信号ｓ３２を生成し、上述した
ように、トレース回路３３に供給する。また、コントロ
ール回路３１は、生成したトレース制御信号ｓ３２を出
力バッファ３９にも供給する。
【０１００】出力バッファ３９は、コントロール回路３
１から入力したトレース制御信号ｓ３２をもとに復号ビ
ットを決定して記憶し、後述するＬＩＦＯ回路４０から
対数尤度比ｓ２１が出力されるタイミングに合わせて復
号データｓ２０を出力する。
１から入力したトレース制御信号ｓ３２をもとに復号ビ
ットを決定して記憶し、後述するＬＩＦＯ回路４０から
対数尤度比ｓ２１が出力されるタイミングに合わせて復
号データｓ２０を出力する。
【０１０１】一方、トレース結果記憶回路３４は、トレ
ース回路３３から入力したトレース結果信号ｓ４１に基
づいて、最尤パスのトレース結果を記憶する。そして、
トレース結果記憶回路３４は、コントロール回路３１か
ら入力した制御信号ｓ３１にしたがって、記憶した最尤
パスのトレース結果を遅延トレース結果信号ｓ４２とし
て後段の最尤Δパス記憶回路３５、最小Δ記憶回路３７
ａ，３７ｂ及び選択回路３８に出力する。
ース回路３３から入力したトレース結果信号ｓ４１に基
づいて、最尤パスのトレース結果を記憶する。そして、
トレース結果記憶回路３４は、コントロール回路３１か
ら入力した制御信号ｓ３１にしたがって、記憶した最尤
パスのトレース結果を遅延トレース結果信号ｓ４２とし
て後段の最尤Δパス記憶回路３５、最小Δ記憶回路３７
ａ，３７ｂ及び選択回路３８に出力する。
【０１０２】最尤パスΔ記憶回路３５は、上述したメト
リック差分遅延回路１５から入力したメトリック差分遅
延信号ｓ１９と、トレース結果記憶回路３４から入力し
た遅延トレース結果信号ｓ４２とに基づいて、メトリッ
ク差分遅延信号ｓ１９の中から最尤パスのΔを選択して
記憶する。そして、最尤パスΔ記憶回路３５は、コント
ロール回路３１から入力した制御信号ｓ３１にしたがっ
て、記憶したΔを遅延最尤Δ信号ｓ４３として後段の最
小Δ記憶回路３７ａ，３７ｂに出力する。
リック差分遅延回路１５から入力したメトリック差分遅
延信号ｓ１９と、トレース結果記憶回路３４から入力し
た遅延トレース結果信号ｓ４２とに基づいて、メトリッ
ク差分遅延信号ｓ１９の中から最尤パスのΔを選択して
記憶する。そして、最尤パスΔ記憶回路３５は、コント
ロール回路３１から入力した制御信号ｓ３１にしたがっ
て、記憶したΔを遅延最尤Δ信号ｓ４３として後段の最
小Δ記憶回路３７ａ，３７ｂに出力する。
【０１０３】また、ＲＡＭ３２ａ，３２ｂ，・・・，３
２ｈからパス選択情報ｓ３３，ｓ３４，・・・，ｓ４０
を入力した選択回路３６は、コントロール回路３１から
入力した制御信号ｓ３１にしたがって、最小Δの更新に
用いるパス選択情報を選択する。そして、選択回路３６
は、選択したパス選択情報を選択パス情報ｓ４４，ｓ４
５として後段の最小記憶Δ回路３７ａ，３７ｂにそれぞ
れ出力する。
２ｈからパス選択情報ｓ３３，ｓ３４，・・・，ｓ４０
を入力した選択回路３６は、コントロール回路３１から
入力した制御信号ｓ３１にしたがって、最小Δの更新に
用いるパス選択情報を選択する。そして、選択回路３６
は、選択したパス選択情報を選択パス情報ｓ４４，ｓ４
５として後段の最小記憶Δ回路３７ａ，３７ｂにそれぞ
れ出力する。
【０１０４】最小記憶Δ回路３７ａ，３７ｂは、それぞ
れ、コントロール回路３１から入力した制御信号ｓ３１
と、トレース結果記憶回路３４から入力した遅延トレー
ス結果信号ｓ４２と、最尤パスΔ記憶回路３５から入力
した遅延最尤Δ信号ｓ４３とにしたがって、上述したよ
うに、各ステート毎に最小Δを選択して記憶し、ステー
ト最小Δ信号ｓ４６，ｓ４７として後段の選択回路３８
に出力する。
れ、コントロール回路３１から入力した制御信号ｓ３１
と、トレース結果記憶回路３４から入力した遅延トレー
ス結果信号ｓ４２と、最尤パスΔ記憶回路３５から入力
した遅延最尤Δ信号ｓ４３とにしたがって、上述したよ
うに、各ステート毎に最小Δを選択して記憶し、ステー
ト最小Δ信号ｓ４６，ｓ４７として後段の選択回路３８
に出力する。
【０１０５】選択回路３８は、コントロール回路３１か
ら入力した制御信号ｓ３１と、トレース結果記憶回路３
４から入力した遅延トレース結果信号ｓ４２とにしたが
って、ステート最小Δ信号ｓ４６，ｓ４７のうち、軟出
力に用いるステート最小Δ信号を選択し、最尤パスと入
力ビットの食い違うパスに関して最小値を求め、対数尤
度比情報ｓ４８として後段のＬＩＦＯ回路４０に出力す
る。この対数尤度比情報ｓ４８は、実際の時系列とは逆
順に求まる。
ら入力した制御信号ｓ３１と、トレース結果記憶回路３
４から入力した遅延トレース結果信号ｓ４２とにしたが
って、ステート最小Δ信号ｓ４６，ｓ４７のうち、軟出
力に用いるステート最小Δ信号を選択し、最尤パスと入
力ビットの食い違うパスに関して最小値を求め、対数尤
度比情報ｓ４８として後段のＬＩＦＯ回路４０に出力す
る。この対数尤度比情報ｓ４８は、実際の時系列とは逆
順に求まる。
【０１０６】ＬＩＦＯ回路４０は、実際の時系列とは逆
順となっている対数尤度比情報ｓ４８を一度記憶し、こ
れらの対数尤度比情報ｓ４８を本来の時系列順に修正し
た後、対数尤度比ｓ２１として出力する。
順となっている対数尤度比情報ｓ４８を一度記憶し、こ
れらの対数尤度比情報ｓ４８を本来の時系列順に修正し
た後、対数尤度比ｓ２１として出力する。
【０１０７】このようにして、パスメモリ及び尤度更新
回路１６は、復号データｓ２０と対数尤度比ｓ２１とを
出力する。
回路１６は、復号データｓ２０と対数尤度比ｓ２１とを
出力する。
【０１０８】このパスメモリ及び尤度更新回路１６にお
ける８つのＲＡＭ３２ａ，３２ｂ，・・・，３２ｈは、
具体的には図８に示すように動作する。ＲＡＭ３２ａ，
３２ｂ，・・・，３２ｈは、前段ＲＡＭ３２ａ，３２
ｂ，３２ｃ，３２ｄと、後段ＲＡＭ３２ｅ，３２ｆ，３
２ｇ，３２ｈといったように、４つずつグループ分けさ
れている。前段ＲＡＭ３２ａ，３２ｂ，３２ｃ，３２ｄ
は、従来のＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器における
前段パスメモリ回路の役割を果たし、後段ＲＡＭ３２
ｅ，３２ｆ，３２ｇ，３２ｈは、従来のＴｗｏ−Ｓｔｅ
ｐ ＳＯＶＡ復号器における後段パスメモリ回路の役割
を果たす。
ける８つのＲＡＭ３２ａ，３２ｂ，・・・，３２ｈは、
具体的には図８に示すように動作する。ＲＡＭ３２ａ，
３２ｂ，・・・，３２ｈは、前段ＲＡＭ３２ａ，３２
ｂ，３２ｃ，３２ｄと、後段ＲＡＭ３２ｅ，３２ｆ，３
２ｇ，３２ｈといったように、４つずつグループ分けさ
れている。前段ＲＡＭ３２ａ，３２ｂ，３２ｃ，３２ｄ
は、従来のＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器における
前段パスメモリ回路の役割を果たし、後段ＲＡＭ３２
ｅ，３２ｆ，３２ｇ，３２ｈは、従来のＴｗｏ−Ｓｔｅ
ｐ ＳＯＶＡ復号器における後段パスメモリ回路の役割
を果たす。
【０１０９】前段ＲＡＭ３２ａ，３２ｂ，３２ｃ，３２
ｄは、従来のトレースバック法によるビタビ復号器と同
様の役割が与えられる。
ｄは、従来のトレースバック法によるビタビ復号器と同
様の役割が与えられる。
【０１１０】すなわち、パスメモリ及び尤度更新回路１
６においては、まず上述したＡＣＳ回路１２から入力さ
れるパス選択情報ｓ１６がＲＡＭ３２ａに時系列順に書
き込まれる。
６においては、まず上述したＡＣＳ回路１２から入力さ
れるパス選択情報ｓ１６がＲＡＭ３２ａに時系列順に書
き込まれる。
【０１１１】また、パスメモリ及び尤度更新回路１６に
おいて、ＲＡＭ３２ｂからは、パス選択情報ｓ３４が時
系列逆順に読み出され、打ち切り長分のパスをトレース
する。
おいて、ＲＡＭ３２ｂからは、パス選択情報ｓ３４が時
系列逆順に読み出され、打ち切り長分のパスをトレース
する。
【０１１２】そして、パスメモリ及び尤度更新回路１６
においては、ＲＡＭ３２ｃへのアクセスはなく、ＲＡＭ
３２ｄからは、パス選択情報ｓ３６が時系列逆順に読み
出される。ＲＡＭ３２ｄは、打ち切り長分のトレース結
果をもとにしたトレース開始点から始めて、打ち切り長
分のトレースを行い、最尤パスを決定して復号ビットを
出力する。
においては、ＲＡＭ３２ｃへのアクセスはなく、ＲＡＭ
３２ｄからは、パス選択情報ｓ３６が時系列逆順に読み
出される。ＲＡＭ３２ｄは、打ち切り長分のトレース結
果をもとにしたトレース開始点から始めて、打ち切り長
分のトレースを行い、最尤パスを決定して復号ビットを
出力する。
【０１１３】一方、後段ＲＡＭ３２ｅ，３２ｆ，３２
ｇ，３２ｈは、従来のＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号
器における後段パスメモリ回路の役割を、上述した最小
Δ記憶回路３７ａ，３７ｂを用いて実行する。
ｇ，３２ｈは、従来のＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号
器における後段パスメモリ回路の役割を、上述した最小
Δ記憶回路３７ａ，３７ｂを用いて実行する。
【０１１４】すなわち、パスメモリ及び尤度更新回路１
６においては、ＲＡＭ３２ｅへのアクセスはないが、そ
の区間の時刻のステート毎のΔの値が最尤パスΔ記憶回
路３５に入力される。そして、最尤パスΔ記憶回路３５
は、最尤パスの通過するステートのΔの値を選択して記
憶する。
６においては、ＲＡＭ３２ｅへのアクセスはないが、そ
の区間の時刻のステート毎のΔの値が最尤パスΔ記憶回
路３５に入力される。そして、最尤パスΔ記憶回路３５
は、最尤パスの通過するステートのΔの値を選択して記
憶する。
【０１１５】また、パスメモリ及び尤度更新回路１６に
おいて、ＲＡＭ３２ｆからは、パス選択情報ｓ３８が時
系列逆順に読み出される。それと同時に、最尤パスΔ記
憶回路３５からも、Δが時系列逆順に読み出され、遅延
最尤Δ信号ｓ４３として最小Δ記憶回路３７ａ，３７ｂ
に入力される。そして、最小Δ記憶回路３７ａ，３７ｂ
は、最初に初期化した上で、ステート毎の最小Δを毎時
刻更新する。
おいて、ＲＡＭ３２ｆからは、パス選択情報ｓ３８が時
系列逆順に読み出される。それと同時に、最尤パスΔ記
憶回路３５からも、Δが時系列逆順に読み出され、遅延
最尤Δ信号ｓ４３として最小Δ記憶回路３７ａ，３７ｂ
に入力される。そして、最小Δ記憶回路３７ａ，３７ｂ
は、最初に初期化した上で、ステート毎の最小Δを毎時
刻更新する。
【０１１６】さらに、パスメモリ及び尤度更新回路１６
においては、ＲＡＭ３２ｇへのアクセスはなく、ＲＡＭ
３２ｈからは、パス選択情報ｓ４０が時系列逆順に読み
出される。それと同時に、最尤パスΔ記憶回路３５から
も、Δが時系列逆順に読み出され、遅延最尤Δ信号ｓ４
３として最小Δ記憶回路３７ａ，３７ｂに入力される。
そして、最小Δ記憶回路３７ａ，３７ｂは、打ち切り長
分だけ更新された最小Δから始めて、ステート毎の最小
Δを毎時刻更新して出力する。
においては、ＲＡＭ３２ｇへのアクセスはなく、ＲＡＭ
３２ｈからは、パス選択情報ｓ４０が時系列逆順に読み
出される。それと同時に、最尤パスΔ記憶回路３５から
も、Δが時系列逆順に読み出され、遅延最尤Δ信号ｓ４
３として最小Δ記憶回路３７ａ，３７ｂに入力される。
そして、最小Δ記憶回路３７ａ，３７ｂは、打ち切り長
分だけ更新された最小Δから始めて、ステート毎の最小
Δを毎時刻更新して出力する。
【０１１７】このような役割を果たすＲＡＭ３２ａ，３
２ｂ，・・・，３２ｈは、打ち切り長分の操作を行う毎
に、その役割を一斉に１つずつシフトする。すなわち、
ＲＡＭ３２ｂは、次の操作時には、ＲＡＭ３２ａが担っ
ていた役割を行い、ＲＡＭ３２ｃは、次の操作時には、
ＲＡＭ３２ｂが担っていた役割を行う。以下、同様に役
割が切り替わり、ＲＡＭ３２ａは、次の操作時には、Ｒ
ＡＭ３２ｈが担っていた役割を行う。
２ｂ，・・・，３２ｈは、打ち切り長分の操作を行う毎
に、その役割を一斉に１つずつシフトする。すなわち、
ＲＡＭ３２ｂは、次の操作時には、ＲＡＭ３２ａが担っ
ていた役割を行い、ＲＡＭ３２ｃは、次の操作時には、
ＲＡＭ３２ｂが担っていた役割を行う。以下、同様に役
割が切り替わり、ＲＡＭ３２ａは、次の操作時には、Ｒ
ＡＭ３２ｈが担っていた役割を行う。
【０１１８】Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器１０
は、このようなメモリオペレーションを行うことによっ
て、ＲＡＭを実装して構成することができる。
は、このようなメモリオペレーションを行うことによっ
て、ＲＡＭを実装して構成することができる。
【０１１９】以上説明したように、Ｔｗｏ−Ｓｔｅｐ
ＳＯＶＡ復号器１０は、メトリック差分Δの最小値を各
ステート毎に記憶する最小Δ記憶回路３７ａ，３７ｂを
備えることによって、後段パスメモリ回路において軟出
力を求める際に、打ち切り長分の入力情報ビットを一斉
に読み出す必要がない。そのため、Ｔｗｏ−ＳｔｅｐＳ
ＯＶＡ復号器１０は、パス選択情報ｓ１６をＲＡＭ３２
ａ，３２ｂ，・・・，３２ｈを用いて記憶し、その情報
をトレースすることによって、従来のレジスタ遷移法に
よる実装に比べ、符号の拘束長や復号の打ち切り長が大
きくなった場合にも、高速動作を行うことが可能である
とともに、回路規模を小さくすることができる。
ＳＯＶＡ復号器１０は、メトリック差分Δの最小値を各
ステート毎に記憶する最小Δ記憶回路３７ａ，３７ｂを
備えることによって、後段パスメモリ回路において軟出
力を求める際に、打ち切り長分の入力情報ビットを一斉
に読み出す必要がない。そのため、Ｔｗｏ−ＳｔｅｐＳ
ＯＶＡ復号器１０は、パス選択情報ｓ１６をＲＡＭ３２
ａ，３２ｂ，・・・，３２ｈを用いて記憶し、その情報
をトレースすることによって、従来のレジスタ遷移法に
よる実装に比べ、符号の拘束長や復号の打ち切り長が大
きくなった場合にも、高速動作を行うことが可能である
とともに、回路規模を小さくすることができる。
【０１２０】なお、本発明は、上述した実施の形態に限
定されるものではなく、例えば、拘束長が“３”の符号
に対して、打ち切り長が“５”の復号を行う場合でな
く、拘束長及び打ち切り長が任意の値であっても適用す
ることができる。このように、本発明は、その趣旨を逸
脱しない範囲で適宜変更が可能であることはいうまでも
ない。
定されるものではなく、例えば、拘束長が“３”の符号
に対して、打ち切り長が“５”の復号を行う場合でな
く、拘束長及び打ち切り長が任意の値であっても適用す
ることができる。このように、本発明は、その趣旨を逸
脱しない範囲で適宜変更が可能であることはいうまでも
ない。
【０１２１】
【発明の効果】以上詳細に説明したように、本発明にか
かる復号方法は、メトリック差分の最小値を、畳み込み
符号の各遷移状態毎に最小値記憶手段に記憶することに
よって、尤度情報を求める際に、入力した畳み込み符号
を、打ち切り長分一斉に読み出す必要がなくなり、パス
選択情報をランダムアクセスが可能なパス選択情報記憶
手段に記憶することができる。したがって、本発明にか
かる復号方法は、ランダムアクセスが可能なパス選択情
報記憶手段に記憶したパス選択情報をトレースするトレ
ースバック法による実装を可能とし、従来のレジスタ遷
移法による実装に比べて、符号の拘束長や復号の打ち切
り長が大きくなった場合でも、高速動作が可能である状
態を保ちつつ回路規模を小さくすることができる。
かる復号方法は、メトリック差分の最小値を、畳み込み
符号の各遷移状態毎に最小値記憶手段に記憶することに
よって、尤度情報を求める際に、入力した畳み込み符号
を、打ち切り長分一斉に読み出す必要がなくなり、パス
選択情報をランダムアクセスが可能なパス選択情報記憶
手段に記憶することができる。したがって、本発明にか
かる復号方法は、ランダムアクセスが可能なパス選択情
報記憶手段に記憶したパス選択情報をトレースするトレ
ースバック法による実装を可能とし、従来のレジスタ遷
移法による実装に比べて、符号の拘束長や復号の打ち切
り長が大きくなった場合でも、高速動作が可能である状
態を保ちつつ回路規模を小さくすることができる。
【０１２２】また、本発明にかかる復号装置は、畳み込
み符号の各遷移状態毎にメトリック差分の最小値を記憶
する最小値記憶手段を備えることによって、尤度情報を
求める際に、入力した畳み込み符号を、打ち切り長分一
斉に読み出す必要がなくなり、パス選択情報をランダム
アクセスが可能なパス選択情報記憶手段に記憶すること
ができる。したがって、本発明にかかる復号装置は、ラ
ンダムアクセスが可能なパス選択情報記憶手段に記憶し
たパス選択情報をトレースするトレースバック法による
実装を実現するものであって、従来のレジスタ遷移法に
よる実装に比べて、符号の拘束長や復号の打ち切り長が
大きくなった場合でも、回路規模を小さくすることがで
きるとともに、高速動作を行うことができる。
み符号の各遷移状態毎にメトリック差分の最小値を記憶
する最小値記憶手段を備えることによって、尤度情報を
求める際に、入力した畳み込み符号を、打ち切り長分一
斉に読み出す必要がなくなり、パス選択情報をランダム
アクセスが可能なパス選択情報記憶手段に記憶すること
ができる。したがって、本発明にかかる復号装置は、ラ
ンダムアクセスが可能なパス選択情報記憶手段に記憶し
たパス選択情報をトレースするトレースバック法による
実装を実現するものであって、従来のレジスタ遷移法に
よる実装に比べて、符号の拘束長や復号の打ち切り長が
大きくなった場合でも、回路規模を小さくすることがで
きるとともに、高速動作を行うことができる。
【図１】本発明の実施の形態として示すＴｗｏ−Ｓｔｅ
ｐ ＳＯＶＡ復号器の構成を説明するブロック図であ
る。
ｐ ＳＯＶＡ復号器の構成を説明するブロック図であ
る。
【図２】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器を適用す
る通信モデルの構成を説明するブロック図である。
る通信モデルの構成を説明するブロック図である。
【図３】拘束長が“３”の符号に対して、打ち切り長が
“５”の復号を行う場合のトレリスを説明する図であ
る。
“５”の復号を行う場合のトレリスを説明する図であ
る。
【図４】最小Δ記憶回路の構成を説明するブロック図で
ある。
ある。
【図５】Δ更新セルの構成を説明するブロック図であ
る。
る。
【図６】最小Δ記憶回路内の各ステートに対するレジス
タの記憶内容を説明する図である。
タの記憶内容を説明する図である。
【図７】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器が備える
パスメモリ及び尤度更新回路の構成を説明するブロック
図である。
パスメモリ及び尤度更新回路の構成を説明するブロック
図である。
【図８】同Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器が備える
パスメモリ及び尤度更新回路の動作内容を説明する図で
ある。
パスメモリ及び尤度更新回路の動作内容を説明する図で
ある。
【図９】通信モデルの構成を説明するブロック図であ
る。
る。
【図１０】ＳＯＶＡのアルゴリズムを具体的に記述する
ための説明図であって、時刻ｊにおいてステートｋでパ
スが合流する場合の記述法を説明する図である。
ための説明図であって、時刻ｊにおいてステートｋでパ
スが合流する場合の記述法を説明する図である。
【図１１】従来のＳＯＶＡ復号器の構成を説明するブロ
ック図である。
ック図である。
【図１２】拘束長が“３”の畳み込み符号器の構成を説
明するブロック図である。
明するブロック図である。
【図１３】図１２に示した畳み込み符号器のトレリスを
説明する図である。
説明する図である。
【図１４】従来のビタビ復号器の構成を説明するブロッ
ク図である。
ク図である。
【図１５】復号ビットを記憶するメモリセルの構成を説
明するブロック図である。
明するブロック図である。
【図１６】尤度情報を記憶するメモリセルの構成を説明
するブロック図である。
するブロック図である。
【図１７】拘束長が“３”の場合における図１５及び図
１６に示したメモリセルの配置の一例を説明する図であ
る。
１６に示したメモリセルの配置の一例を説明する図であ
る。
【図１８】従来のＴｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器の
構成を説明するブロック図である。
構成を説明するブロック図である。
【図１９】図１８に示した従来のＴｗｏ−Ｓｔｅｐ Ｓ
ＯＶＡ復号器において、拘束長が“３”の場合における
復号ビットを記憶するメモリセルと選択回路の配置の一
例を説明する図である。
ＯＶＡ復号器において、拘束長が“３”の場合における
復号ビットを記憶するメモリセルと選択回路の配置の一
例を説明する図である。
【図２０】図１８に示した従来のＴｗｏ−Ｓｔｅｐ Ｓ
ＯＶＡ復号器が備える尤度情報を記憶するメモリセルの
構成を説明するブロック図である。
ＯＶＡ復号器が備える尤度情報を記憶するメモリセルの
構成を説明するブロック図である。
【図２１】図１８に示した従来のＴｗｏ−Ｓｔｅｐ Ｓ
ＯＶＡ復号器が備える尤度更新回路の構成を説明するブ
ロック図である。
ＯＶＡ復号器が備える尤度更新回路の構成を説明するブ
ロック図である。
【図２２】図１８に示した従来のＴｗｏ−Ｓｔｅｐ Ｓ
ＯＶＡ復号器の動作内容を説明する図である。
ＯＶＡ復号器の動作内容を説明する図である。
【図２３】トレースバック法における４つのＲＡＭの役
割を説明する図である。
割を説明する図である。
１０ Ｔｗｏ−Ｓｔｅｐ ＳＯＶＡ復号器、 １１ ブ
ランチメトリック計算回路、 １２ ＡＣＳ回路、 １
３ 正規化回路、 １４ ステートメトリック記憶回
路、 １５ メトリック差分遅延回路、 １６ パスメ
モリ及び尤度更新回路、 ２０，３７ａ，３７ｂ 最小
Δ記憶回路、 ２１ａ，２１ｂ，２１ｃ，２１ｄ Δ更
新セル、 ２２ Δ更新制御回路、 ２３ セレクタ、
２４ レジスタ、 ３１ コントロール回路、 ３２
ａ，３２ｂ，・・・，３２ｈ ＲＡＭ、 ３３ トレー
ス回路、 ３４ トレース結果記憶回路、 ３５ 最尤
パスΔ記憶回路、 ３６，３８ 選択回路、 ３９ 出
力バッファ、 ４０ ＬＩＦＯ回路
ランチメトリック計算回路、 １２ ＡＣＳ回路、 １
３ 正規化回路、 １４ ステートメトリック記憶回
路、 １５ メトリック差分遅延回路、 １６ パスメ
モリ及び尤度更新回路、 ２０，３７ａ，３７ｂ 最小
Δ記憶回路、 ２１ａ，２１ｂ，２１ｃ，２１ｄ Δ更
新セル、 ２２ Δ更新制御回路、 ２３ セレクタ、
２４ レジスタ、 ３１ コントロール回路、 ３２
ａ，３２ｂ，・・・，３２ｈ ＲＡＭ、 ３３ トレー
ス回路、 ３４ トレース結果記憶回路、 ３５ 最尤
パスΔ記憶回路、 ３６，３８ 選択回路、 ３９ 出
力バッファ、 ４０ ＬＩＦＯ回路
Claims (17)
- 【請求項１】 入力される畳み込み符号を軟出力ビタビ
復号して復号データと尤度情報とを出力する復号方法で
あって、 上記畳み込み符号の各遷移状態において尤度の高いパス
を選択した内容を示すパス選択情報をランダムアクセス
が可能なパス選択情報記憶手段に記憶し、 上記パス選択情報に基づいて打ち切り長分のトレースを
行った結果を示すトレース結果信号に基づいて、上記畳
み込み符号の系列に最も近い系列である最尤パスのトレ
ース結果をトレース結果記憶手段に記憶し、 上記トレース結果記憶手段に記憶して遅延した上記最尤
パスのトレース結果を示す遅延トレース結果信号に基づ
いて、上記畳み込み符号の各遷移状態毎にパスを選択し
た時のメトリック差分を遅延したメトリック差分遅延信
号の中から、上記最尤パスに対するメトリック差分を選
択してメトリック差分記憶手段に記憶し、 上記遅延トレース結果信号と上記メトリック差分記憶手
段に記憶した上記最尤パスに対するメトリック差分を示
す遅延最尤メトリック差分信号とに基づいて、上記畳み
込み符号の各遷移状態毎に、上記最尤パスに対するメト
リック差分の最小値を最小値記憶手段に記憶し、 上記最小値に基づいて、上記尤度情報を求めることを特
徴とする復号方法。 - 【請求項２】 上記最小値記憶手段は、上記遷移状態の
数に対応するメトリック差分更新手段を備え、 各遷移状態毎の上記最尤パスに対するメトリック差分の
最小値を、それぞれ、上記メトリック差分更新手段に記
憶することを特徴とする請求項１記載の復号方法。 - 【請求項３】 上記メトリック差分更新手段は、記憶す
る上記最尤パスに対するメトリック差分を選択して更新
する制御を行う更新制御手段を備え、 上記更新制御手段は、 上記メトリック差分更新手段が対応している遷移状態で
ある対応遷移状態が上記最尤パスが通過する遷移状態で
ある場合には、上記最尤パスとその時刻において上記最
尤パスに合流するパスとのメトリック差分を選択するよ
うに制御することを特徴とする請求項２記載の復号方
法。 - 【請求項４】 上記更新制御手段は、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記対応遷移状態から次時刻で繋がっている２
つの遷移状態である２つの次候補遷移状態への２つのパ
スが両者とも生き残っている場合には、上記メトリック
差分更新手段がそれまで記憶している上記２つの次候補
遷移状態における上記最尤パスに対するメトリック差分
の最小値のうち、小さい値を選択し、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記２つの次候補遷移状態への２つのパスのう
ち一方が生き残っており且つ生き残っていない他方のパ
スの行き先が上記最尤パスが通過する遷移状態である場
合には、上記メトリック差分更新手段がそれまで記憶し
ている上記２つの次候補遷移状態における上記最尤パス
に対するメトリック差分の最小値のうち、小さい値を選
択し、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記２つの次候補遷移状態への２つのパスのう
ち一方が生き残っており且つ生き残っていない他方のパ
スの行き先が上記最尤パスが通過する遷移状態でない場
合には、上記メトリック差分更新手段がそれまで記憶し
ている上記２つの次候補遷移状態における上記最尤パス
に対するメトリック差分の最小値のうち、選択されてい
るパスに対応する値を選択し、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記２つの次候補遷移状態への２つのパスが両
者とも生き残っておらず且つ上記２つの次候補遷移状態
のいずれか一方が上記最尤パスが通過する遷移状態であ
る場合には、上記メトリック差分更新手段がそれまで記
憶している上記２つの次候補遷移状態における上記最尤
パスに対するメトリック差分の最小値のうち、上記最尤
パスが通過する次候補遷移状態における値を選択し、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記２つの次候補遷移状態への２つのパスが両
者とも生き残っておらず且つ上記２つの次候補遷移状態
のいずれか一方が上記最尤パスが通過する遷移状態でな
い場合には、上記最尤パスに対するメトリック差分に用
いるビット数で表される最大値を選択するように制御す
ることを特徴とする請求項３記載の復号方法。 - 【請求項５】 上記最尤パスに対するメトリック差分の
最小値に基づいて求めた上記尤度情報を記憶し、上記尤
度情報を後入れ先出し方式により時系列順に修正して出
力するとともに、上記尤度情報が出力されるタイミング
に同期して上記復号データを出力することを特徴とする
請求項１記載の復号方法。 - 【請求項６】 上記畳み込み符号に基づいてブランチメ
トリックを計算し、 上記ブランチメトリックに基づいて、尤度の高いパスを
選択してステートメトリックを求め、 上記ステートメトリックを正規化し、 正規化されたステートメトリックを記憶することを特徴
とする請求項１記載の復号方法。 - 【請求項７】 上記パス選択情報記憶手段は、８バンク
から構成され、 入力されるパス選択情報を、第１の記憶手段に時系列順
に書き込み、 第２の記憶手段に記憶しているパス選択情報を時系列逆
順に出力して打ち切り長分のパスをトレースし、 第３の記憶手段にはアクセスせず、 第４の記憶手段に記憶しているパス選択情報を時系列逆
順に出力して、打ち切り長分のトレース結果をもとにし
たトレース開始点から打ち切り長分のトレースを行って
最尤パスを決定し、 第５の記憶手段にはアクセスせず、 第６の記憶手段に記憶しているパス選択情報を時系列逆
順に出力し、 第７の記憶手段にはアクセスせず、 第８の記憶手段に記憶しているパス選択情報を時系列逆
順に出力することを特徴とする請求項１記載の復号方
法。 - 【請求項８】 上記第１乃至第８の記憶手段の機能を打
ち切り長分毎に互いに切り替えることを特徴とする請求
項７記載の復号方法。 - 【請求項９】 入力される畳み込み符号を軟出力ビタビ
復号して復号データと尤度情報とを出力する復号装置で
あって、 上記畳み込み符号の各遷移状態において尤度の高いパス
を選択した内容を示すパス選択情報を記憶するランダム
アクセスが可能なパス選択情報記憶手段と、 上記パス選択情報に基づいて打ち切り長分のトレースを
行った結果を示すトレース結果信号に基づいて、上記畳
み込み符号の系列に最も近い系列である最尤パスのトレ
ース結果を記憶するトレース結果記憶手段と、 上記トレース結果記憶手段に記憶して遅延した上記最尤
パスのトレース結果を示す遅延トレース結果信号に基づ
いて、上記畳み込み符号の各遷移状態毎にパスを選択し
た時のメトリック差分を遅延したメトリック差分遅延信
号の中から、上記最尤パスに対するメトリック差分を選
択して記憶するメトリック差分記憶手段と、 上記遅延トレース結果信号と上記メトリック差分記憶手
段に記憶した上記最尤パスに対するメトリック差分を示
す遅延最尤メトリック差分信号とに基づいて、上記畳み
込み符号の各遷移状態毎に、上記最尤パスに対するメト
リック差分の最小値を記憶する最小値記憶手段とを備
え、 上記最小値に基づいて、上記尤度情報を求めることを特
徴とする復号装置。 - 【請求項１０】 上記最小値記憶手段は、各遷移状態毎
の上記最尤パスに対するメトリック差分の最小値をそれ
ぞれ記憶する上記遷移状態の数に対応するメトリック差
分更新手段を備えることを特徴とする請求項９記載の復
号装置。 - 【請求項１１】 上記メトリック差分更新手段は、記憶
する上記最尤パスに対するメトリック差分を選択して更
新する制御を行う更新制御手段を備え、 上記更新制御手段は、 上記メトリック差分更新手段が対応している遷移状態で
ある対応遷移状態が上記最尤パスが通過する遷移状態で
ある場合には、上記最尤パスとその時刻において上記最
尤パスに合流するパスとのメトリック差分を選択するよ
うに制御することを特徴とする請求項１０記載の復号装
置。 - 【請求項１２】 上記更新制御手段は、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記対応遷移状態から次時刻で繋がっている２
つの遷移状態である２つの次候補遷移状態への２つのパ
スが両者とも生き残っている場合には、上記メトリック
差分更新手段がそれまで記憶している上記２つの次候補
遷移状態における上記最尤パスに対するメトリック差分
の最小値のうち、小さい値を選択し、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記２つの次候補遷移状態への２つのパスのう
ち一方が生き残っており且つ生き残っていない他方のパ
スの行き先が上記最尤パスが通過する遷移状態である場
合には、上記メトリック差分更新手段がそれまで記憶し
ている上記２つの次候補遷移状態における上記最尤パス
に対するメトリック差分の最小値のうち、小さい値を選
択し、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記２つの次候補遷移状態への２つのパスのう
ち一方が生き残っており且つ生き残っていない他方のパ
スの行き先が上記最尤パスが通過する遷移状態でない場
合には、上記メトリック差分更新手段がそれまで記憶し
ている上記２つの次候補遷移状態における上記最尤パス
に対するメトリック差分の最小値のうち、選択されてい
るパスに対応する値を選択し、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記２つの次候補遷移状態への２つのパスが両
者とも生き残っておらず且つ上記２つの次候補遷移状態
のいずれか一方が上記最尤パスが通過する遷移状態であ
る場合には、上記メトリック差分更新手段がそれまで記
憶している上記２つの次候補遷移状態における上記最尤
パスに対するメトリック差分の最小値のうち、上記最尤
パスが通過する次候補遷移状態における値を選択し、 上記対応遷移状態が上記最尤パスが通過する遷移状態で
なく且つ上記２つの次候補遷移状態への２つのパスが両
者とも生き残っておらず且つ上記２つの次候補遷移状態
のいずれか一方が上記最尤パスが通過する遷移状態でな
い場合には、上記最尤パスに対するメトリック差分に用
いるビット数で表される最大値を選択するように制御す
ることを特徴とする請求項１１記載の復号装置。 - 【請求項１３】 上記パス選択情報記憶手段から出力さ
れたパス選択情報に基づいてトレースを行い、上記トレ
ース結果信号を出力するトレース手段を備えることを特
徴とする請求項９記載の復号装置。 - 【請求項１４】 上記復号データを決定して記憶する復
号データ記憶手段と、 上記最尤パスに対するメトリック差分の最小値に基づい
て求めた上記尤度情報を記憶し、上記尤度情報を時系列
順に修正して出力する後入れ先出し方式の尤度情報記憶
手段とを備え、 上記復号データ記憶手段は、上記尤度情報記憶手段から
上記尤度情報が出力されるタイミングに同期して上記復
号データを出力することを特徴とする請求項９記載の復
号装置。 - 【請求項１５】 上記畳み込み符号に基づいてブランチ
メトリックを計算するブランチメトリック計算手段と、 上記ブランチメトリックに基づいて、尤度の高いパスを
選択してステートメトリックを求める処理手段と、 上記ステートメトリックを正規化する正規化手段と、 上記正規化手段により正規化されたステートメトリック
を記憶するステートメトリック記憶手段とを備えること
を特徴とする請求項９記載の復号装置。 - 【請求項１６】 上記パス選択情報記憶手段は、８バン
クから構成され、 第１のパス選択情報記憶手段は、入力されるパス選択情
報を時系列順に書き込み、 第２のパス選択情報記憶手段は、記憶しているパス選択
情報を時系列逆順に出力して打ち切り長分のパスをトレ
ースし、 第３のパス選択情報記憶手段は、アクセスされず、 第４のパス選択情報記憶手段は、記憶しているパス選択
情報を時系列逆順に出力して、打ち切り長分のトレース
結果をもとにしたトレース開始点から打ち切り長分のト
レースを行って最尤パスを決定し、 第５のパス選択情報記憶手段は、アクセスされず、 第６のパス選択情報記憶手段は、記憶しているパス選択
情報を時系列逆順に出力し、 第７のパス選択情報記憶手段は、アクセスされず、 第８のパス選択情報記憶手段は、記憶しているパス選択
情報を時系列逆順に出力することを特徴とする請求項９
記載の復号装置。 - 【請求項１７】 上記第１乃至第８のパス選択情報記憶
手段は、それぞれ、打ち切り長分毎に機能を互いに切り
替えることを特徴とする請求項１６記載の復号装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150751A JP2000341140A (ja) | 1999-05-28 | 1999-05-28 | 復号方法及び復号装置 |
| US09/578,582 US6668026B1 (en) | 1999-05-28 | 2000-05-25 | Decoding method and apparatus |
| EP00304467A EP1056213A3 (en) | 1999-05-28 | 2000-05-25 | Decoding method and apparatus for decoding |
| KR1020000028697A KR20010014975A (ko) | 1999-05-28 | 2000-05-26 | 해독 방법 및 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150751A JP2000341140A (ja) | 1999-05-28 | 1999-05-28 | 復号方法及び復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000341140A true JP2000341140A (ja) | 2000-12-08 |
Family
ID=15503631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11150751A Withdrawn JP2000341140A (ja) | 1999-05-28 | 1999-05-28 | 復号方法及び復号装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6668026B1 (ja) |
| EP (1) | EP1056213A3 (ja) |
| JP (1) | JP2000341140A (ja) |
| KR (1) | KR20010014975A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7395461B2 (en) | 2005-05-18 | 2008-07-01 | Seagate Technology Llc | Low complexity pseudo-random interleaver |
| US7502982B2 (en) | 2005-05-18 | 2009-03-10 | Seagate Technology Llc | Iterative detector with ECC in channel domain |
| JP2015039156A (ja) * | 2013-08-19 | 2015-02-26 | 富士通株式会社 | 復号化装置、及び、復号化方法 |
| US9588772B2 (en) | 2015-02-20 | 2017-03-07 | Kabushiki Kaisha Toshiba | Memory controller and decoding method |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4190136B2 (ja) * | 2000-06-27 | 2008-12-03 | 富士通株式会社 | データ記録再生装置 |
| KR100487183B1 (ko) * | 2002-07-19 | 2005-05-03 | 삼성전자주식회사 | 터보 부호의 복호 장치 및 방법 |
| GB2401290B (en) * | 2003-04-29 | 2007-02-28 | Ubinetics Ltd | Decoders |
| JP4432781B2 (ja) * | 2005-01-17 | 2010-03-17 | 株式会社日立製作所 | 誤り訂正復号器 |
| US7360147B2 (en) * | 2005-05-18 | 2008-04-15 | Seagate Technology Llc | Second stage SOVA detector |
| KR20080012434A (ko) * | 2006-08-03 | 2008-02-12 | 삼성전자주식회사 | 입력 메시지의 특성을 고려한 복호 장치 및 방법 |
| US7716564B2 (en) * | 2007-09-04 | 2010-05-11 | Broadcom Corporation | Register exchange network for radix-4 SOVA (Soft-Output Viterbi Algorithm) |
| RU2010149150A (ru) * | 2010-12-02 | 2012-06-10 | ЭлЭсАй Корпорейшн (US) | Способ и устройство (варианты) для декодирования с упреждающим исправлением ошибок по алгоритму витерби radix-4 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2675968B1 (fr) * | 1991-04-23 | 1994-02-04 | France Telecom | Procede de decodage d'un code convolutif a maximum de vraisemblance et ponderation des decisions, et decodeur correspondant. |
| US5390198A (en) * | 1993-05-26 | 1995-02-14 | The Boeing Company | Soft decision viterbi decoder for M-ary convolutional codes |
| JPH09232973A (ja) * | 1996-02-28 | 1997-09-05 | Sony Corp | ビタビ復号器 |
| JP3322155B2 (ja) * | 1997-03-05 | 2002-09-09 | 日本電気株式会社 | データ再生装置 |
-
1999
- 1999-05-28 JP JP11150751A patent/JP2000341140A/ja not_active Withdrawn
-
2000
- 2000-05-25 US US09/578,582 patent/US6668026B1/en not_active Expired - Fee Related
- 2000-05-25 EP EP00304467A patent/EP1056213A3/en not_active Withdrawn
- 2000-05-26 KR KR1020000028697A patent/KR20010014975A/ko not_active Application Discontinuation
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| US9588772B2 (en) | 2015-02-20 | 2017-03-07 | Kabushiki Kaisha Toshiba | Memory controller and decoding method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1056213A2 (en) | 2000-11-29 |
| EP1056213A3 (en) | 2004-07-07 |
| US6668026B1 (en) | 2003-12-23 |
| KR20010014975A (ko) | 2001-02-26 |
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