JP2000341097A - Comparator with offset voltage automatic correction function - Google Patents
Comparator with offset voltage automatic correction functionInfo
- Publication number
- JP2000341097A JP2000341097A JP2000084916A JP2000084916A JP2000341097A JP 2000341097 A JP2000341097 A JP 2000341097A JP 2000084916 A JP2000084916 A JP 2000084916A JP 2000084916 A JP2000084916 A JP 2000084916A JP 2000341097 A JP2000341097 A JP 2000341097A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- potential
- inverting terminal
- offset voltage
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はオフセット電圧自動
補正機能付きコンパレータに関し、より詳しくは、コン
パレータ内でオフセット電圧を自動的に補正し、温度ド
リフトによる誤差の影響を無くして入力信号の比較精度
を高め、過電圧や微小電圧（過電流や微小電流）の検出
に際しても正確に検出を行い得るオフセット電圧自動補
正機能付きコンパレータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator having an automatic offset voltage correcting function, and more particularly, to a method of automatically correcting an offset voltage in a comparator to eliminate the influence of an error due to a temperature drift and improve the comparison accuracy of an input signal. The present invention relates to a comparator having an automatic offset voltage correction function capable of accurately detecting an overvoltage or a minute voltage (overcurrent or minute current).
【０００２】[0002]
【従来の技術】２つの入力信号を比較するコンパレータ
は、理想的には、差入力電圧を零にすると出力電圧も零
になるべきであるが、実際には、入力の差動トランジス
タ対のゲート−ソース間電圧の差が零ではないため、出
力電圧が零であっても差入力電圧は零にはならない。こ
の時の差入力電圧をオフセット電圧といい、誤差の原因
となるので、精密な信号電圧の比較を行う場合には、種
々のオフセット電圧補正手法により対策を講じている。2. Description of the Related Art In a comparator for comparing two input signals, ideally, when the difference input voltage is reduced to zero, the output voltage should also be reduced to zero. -Since the difference between the source voltages is not zero, the difference input voltage does not become zero even if the output voltage is zero. The difference input voltage at this time is called an offset voltage, which causes an error. Therefore, when a precise comparison of signal voltages is performed, measures are taken by various offset voltage correction methods.
【０００３】オフセット電圧補正手法の代表的なもの
に、コンパレータに別途オフセット調整端子を設け、該
オフセット調整端子に可変抵抗器を付加して、可変抵抗
器の可変設定によってオフセット電圧を調整するもの
（第１の補正手法）や、コンパレータの入力端子の一方
に外部調整用電圧を印加して出力電圧を零にするもの
（第２の補正手法）等がある。A typical offset voltage correction method is to separately provide an offset adjustment terminal in a comparator, add a variable resistor to the offset adjustment terminal, and adjust the offset voltage by variably setting the variable resistor ( (A first correction method) and a method of applying an external adjustment voltage to one of the input terminals of a comparator to make the output voltage zero (a second correction method).
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来のコンパレータの第１および第２のオフセット電圧補
正手法にあっては、オフセット調整端子および該端子に
接続される可変抵抗器を必要としたり、外部接続の可変
抵抗器や外部調整用電圧の手動調整が必要であるので、
アナログＩＣ等のチップ上に他の構成要素と共に集積化
する際には、外部端子や外部に付属の可変抵抗器を必要
として、コンパレータの個体毎の調整が必要であるな
ど、集積化に不向きである。しかも、コンパレータ外部
に付属した可変抵抗器等による調整をさらに付加される
回路によって自動調整可能としても、コンパレータの温
度変化によるオフセット電圧のバラツキについて調整す
ることができず、温度ドリフトによる誤差を解決できな
いという事情もあった。However, the above-described first and second offset voltage correction methods of the conventional comparator require an offset adjustment terminal and a variable resistor connected to the terminal, or require an external resistor. Since manual adjustment of the connected variable resistor and external adjustment voltage is required,
When integrating with other components on a chip such as an analog IC, external terminals and external variable resistors are required, and adjustment for each comparator is necessary. is there. In addition, even if the adjustment by a variable resistor or the like attached to the outside of the comparator can be automatically adjusted by a circuit to be added, it is not possible to adjust for the variation of the offset voltage due to the temperature change of the comparator, and the error due to the temperature drift cannot be solved. There were circumstances.
【０００５】また、バイポーラ素子でコンパレータを構
成する場合に比べて、ＭＯＳ素子でコンパレータを構成
する場合には、オフセット電圧が大きいので特に問題と
なるが、例えば、チップ上でコンパレータのみをバイポ
ーラ素子で構成して、ＭＯＳ素子およびバイポーラ素子
をチップ上に混載したのでは、プロセス設計に負担がか
かり、チップの歩留まりが悪く、結果としてコスト高と
なるといった事情もあった。[0005] Also, when a comparator is composed of MOS elements, the offset voltage is large, which is particularly problematic, as compared with the case where a comparator is composed of bipolar elements. For example, on a chip, only a comparator is composed of a bipolar element. When the MOS element and the bipolar element are mixed and mounted on the chip by configuring, a load is imposed on the process design, the yield of the chip is reduced, and as a result, the cost is increased.
【０００６】本発明の目的は、上記従来の問題点や事情
に鑑みてなされたものであって、オフセット電圧調整用
の外部端子や付属素子を必要とせず、コンパレータ内で
オフセット電圧を自動的に補正するオフセット電圧自動
補正機能付きコンパレータを提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems and circumstances, and does not require an external terminal for adjusting an offset voltage or an accessory element. An object of the present invention is to provide a comparator with an automatic offset voltage correction function for correcting.
【０００７】また、本発明の他の目的は、温度変化によ
るオフセット電圧のバラツキについても、温度ドリフト
による誤差の影響を無くして、２つの入力信号の比較精
度を高め、特に過電圧や微小電圧（過電流や微小電流）
の検出に際しても正確に検出を行い得るオフセット電圧
自動補正機能付きコンパレータを提供することにある。Another object of the present invention is to improve the accuracy of comparison of two input signals by eliminating the influence of errors due to temperature drift even with respect to variations in offset voltage due to temperature changes. Current and minute current)
It is an object of the present invention to provide a comparator with an automatic offset voltage correction function capable of performing accurate detection even when detecting an error.
【０００８】[0008]
【課題を解決するための手段】上記目的を解決するため
に、本発明の請求項１に係るオフセット電圧自動補正機
能付きコンパレータは、第１電圧を反転端子に、第２電
圧を非反転端子にそれぞれ入力して、電圧の比較を行う
オフセット電圧自動補正機能付きコンパレータにおい
て、前記非反転端子の電位が前記反転端子の電位と所定
電位の和に等しいときに当該コンパレータの出力が反転
するように所定電位を設定する不平衡電位設定手段と、
“Ｈ”レベル期間が“Ｌ”レベル期間より極めて短いク
ロックを生成するクロック生成手段と、前記クロックが
“Ｈ”レベルで且つ当該コンパレータの出力が“Ｌ”レ
ベルであるという第１条件が成立するときに、前記非反
転端子への前記第２電圧の接続を切り離すと共に該非反
転端子を前記反転端子と接続し、前記第１条件が不成立
のときにそれとは逆の接続に切り換える接続切換手段
と、前記接続切換手段が前記第１条件が成立したときの
接続を行うとき、当該コンパレータの出力が“Ｌ”レベ
ルである場合に、前記不平衡電位設定手段における所定
電位を減少させる電位補正手段とを具備するものであ
る。In order to solve the above-mentioned object, according to a first aspect of the present invention, there is provided a comparator having an automatic offset voltage correcting function, wherein a first voltage is applied to an inverting terminal and a second voltage is applied to a non-inverting terminal. In a comparator with an offset voltage automatic correction function for inputting and comparing voltages, a predetermined value is set such that when the potential of the non-inverting terminal is equal to the sum of the potential of the inverting terminal and a predetermined potential, the output of the comparator is inverted. Unbalanced potential setting means for setting a potential;
Clock generation means for generating a clock whose period of "H" level is much shorter than the period of "L" level, and a first condition that the clock is at "H" level and the output of the comparator is at "L" level is satisfied. A connection switching unit that disconnects the connection of the second voltage to the non-inverting terminal, connects the non-inverting terminal to the inverting terminal, and switches to a reverse connection when the first condition is not satisfied; When the connection switching means performs connection when the first condition is satisfied, when the output of the comparator is at "L" level, the unbalanced potential setting means includes a potential correction means for reducing a predetermined potential. It is provided.
【０００９】また、本発明の請求項２に係るオフセット
電圧自動補正機能付きコンパレータは、第１電圧を反転
端子に、第２電圧を非反転端子にそれぞれ入力して、電
圧の比較を行うオフセット電圧自動補正機能付きコンパ
レータにおいて、前記非反転端子の電位が前記反転端子
の電位と所定電位の和に等しいときに当該コンパレータ
の出力が反転するように所定電位を設定する不平衡電位
設定手段と、当該コンパレータの出力が“Ｌ”レベルで
あるという第２条件が成立するときに、前記非反転端子
への前記第２電圧の接続を切り離すと共に該非反転端子
を前記反転端子と接続し、前記第２条件が不成立のとき
にそれとは逆の接続に切り換える接続切換手段と、前記
接続切換手段が前記第２条件が成立したときの接続を行
うとき、当該コンパレータの出力が“Ｌ”レベルである
場合に、前記不平衡電位設定手段における所定電位を減
少させる電位補正手段とを具備するものである。According to a second aspect of the present invention, there is provided a comparator having an automatic offset voltage correction function, wherein the first voltage is input to an inverting terminal, and the second voltage is input to a non-inverting terminal, and the offset voltage is compared. An unbalanced potential setting means for setting a predetermined potential so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the sum of the potential of the inverting terminal and a predetermined potential; When the second condition that the output of the comparator is at the “L” level is satisfied, disconnection of the second voltage to the non-inverting terminal and connection of the non-inverting terminal to the inverting terminal; Connection switching means for switching to the reverse connection when the connection is not established, and when the connection switching means performs connection when the second condition is satisfied, When the output of the regulator is at the "L" level, it is intended to and a potential correction means for reducing the predetermined potential in the unbalanced potential setting means.
【００１０】また、請求項３に係るオフセット電圧自動
補正機能付きコンパレータは、請求項２に記載のオフセ
ット電圧自動補正機能付きコンパレータにおいて、当該
コンパレータの出力が“Ｈ”レベルから“Ｌ”レベルに
切り替わった時から第１期間を計時する第１計時手段を
具備し、前記接続切換手段は、前記第１計時手段が前記
第１期間を計時中であるという第３条件が成立するとき
に前記非反転端子への前記第２電圧の接続を切り離すと
共に該非反転端子を前記反転端子と接続し、前記第３条
件が不成立のときにそれとは逆の接続に切り換えるもの
である。According to a third aspect of the present invention, in the comparator with the automatic offset voltage correction function according to the second aspect, the output of the comparator switches from "H" level to "L" level. A first time measuring means for measuring a first period from the time when the first time has elapsed. The connection of the second voltage to the terminal is cut off, the non-inverting terminal is connected to the inverting terminal, and the connection is switched to the reverse connection when the third condition is not satisfied.
【００１１】また、請求項４に係るオフセット電圧自動
補正機能付きコンパレータは、請求項１、２または３に
記載のオフセット電圧自動補正機能付きコンパレータに
おいて、制御電極に前記反転端子が接続され、第１電極
に第１電源電位が第１抵抗を介して接続される第１トラ
ンジスタと、制御電極に前記非反転端子が接続され、第
１電極に第１電源電位が第２抵抗を介して接続される第
２トランジスタとを備えた差動トランジスタ対を具備
し、前記不平衡電位設定手段を、前記第１抵抗または前
記第２トランジスタの第２電極に直列接続される第３抵
抗としたものである。According to a fourth aspect of the present invention, there is provided the comparator with the automatic offset voltage correction function according to the first, second or third aspect, wherein the inverting terminal is connected to a control electrode, and A first transistor having a first power supply potential connected to an electrode via a first resistor; a non-inverting terminal connected to a control electrode; and a first power supply potential connected to a first electrode via a second resistor. And a differential transistor pair including a second transistor, wherein the unbalanced potential setting means is a third resistor connected in series to the first resistor or a second electrode of the second transistor.
【００１２】また、請求項５に係るオフセット電圧自動
補正機能付きコンパレータは、請求項１、２、３または
４に記載のオフセット電圧自動補正機能付きコンパレー
タにおいて、制御電極に前記反転端子が接続され、第１
電極に第１電源電位が第１抵抗を介して接続される第１
トランジスタと、制御電極に前記非反転端子が接続さ
れ、第１電極に第１電源電位が第２抵抗を介して接続さ
れる第２トランジスタとを備えた差動トランジスタ対を
具備し、前記電位補正手段は、前記第２抵抗または前記
第１トランジスタのオン抵抗に流れる電流を増大させる
ものである。According to a fifth aspect of the present invention, there is provided the comparator with the automatic offset voltage correction function according to the first, second, third, or fourth aspect, wherein the inverting terminal is connected to a control electrode. First
A first power supply potential connected to the electrode via a first resistor;
A differential transistor pair comprising: a transistor; and a second transistor, wherein the non-inverting terminal is connected to a control electrode and a first power supply potential is connected to a first electrode via a second resistor. The means increases the current flowing through the second resistor or the on-resistance of the first transistor.
【００１３】また、請求項６に係るオフセット電圧自動
補正機能付きコンパレータは、請求項５に記載のオフセ
ット電圧自動補正機能付きコンパレータにおいて、前記
電位補正手段は、前記第２抵抗または前記第１トランジ
スタのオン抵抗と第２電源電位間に直列接続され、前記
接続切換手段が前記第１条件、第２条件または第３条件
が成立したときの接続を行うときに充電を行うコンデン
サを具備し、前記第２抵抗または前記第１トランジスタ
のオン抵抗に流れる電流の増大量は、前記コンデンサの
充電電荷量で決定されるものである。The comparator with the automatic offset voltage correction function according to claim 6 is the comparator with the automatic offset voltage correction function according to claim 5, wherein the potential correction means is provided for the second resistor or the first transistor. A capacitor connected in series between an on-resistance and a second power supply potential, the connection switching means performing charging when the first condition, the second condition, or the third condition is satisfied; The amount of increase in the current flowing through the two resistors or the on-resistance of the first transistor is determined by the amount of charge in the capacitor.
【００１４】また、請求項７に係るオフセット電圧自動
補正機能付きコンパレータは、第１電圧を反転端子に、
第２電圧を非反転端子にそれぞれ入力して、電圧の比較
を行うオフセット電圧自動補正機能付きコンパレータに
おいて、前記非反転端子の電位が前記反転端子の電位と
所定電位の差に等しいときに当該コンパレータの出力が
反転するように所定電位を設定する不平衡電位設定手段
と、“Ｈ”レベル期間が“Ｌ”レベル期間より極めて短
いクロックを生成するクロック生成手段と、前記クロッ
クが“Ｈ”レベルで且つ当該コンパレータの出力が
“Ｈ”レベルであるという第４条件が成立するときに、
前記非反転端子への前記第２電圧の接続を切り離すと共
に該非反転端子を前記反転端子と接続し、前記第４条件
が不成立のときにそれとは逆の接続に切り換える接続切
換手段と、前記接続切換手段が前記第４条件が成立した
ときの接続を行うとき、当該コンパレータの出力が
“Ｈ”レベルである場合に、前記不平衡電位設定手段に
おける所定電位を減少させる電位補正手段とを具備する
ものである。According to a seventh aspect of the present invention, in the comparator with the automatic offset voltage correction function, the first voltage is supplied to the inverting terminal.
In a comparator with an automatic offset voltage correction function for inputting a second voltage to each of the non-inverting terminals and comparing the voltages, when the potential of the non-inverting terminal is equal to the difference between the potential of the inverting terminal and a predetermined potential, An unbalanced potential setting means for setting a predetermined potential so that the output of the clock signal is inverted; a clock generation means for generating a clock whose "H" level period is much shorter than the "L" level period; And when the fourth condition that the output of the comparator is at the “H” level is satisfied,
Connection switching means for disconnecting the connection of the second voltage to the non-inverting terminal, connecting the non-inverting terminal to the inverting terminal, and switching to the reverse connection when the fourth condition is not satisfied; A potential correcting means for reducing the predetermined potential in the unbalanced potential setting means when the output of the comparator is at the "H" level when the means makes connection when the fourth condition is satisfied. It is.
【００１５】また、請求項８に係るオフセット電圧自動
補正機能付きコンパレータは、第１電圧を反転端子に、
第２電圧を非反転端子にそれぞれ入力して、電圧の比較
を行うオフセット電圧自動補正機能付きコンパレータに
おいて、前記非反転端子の電位が前記反転端子の電位と
所定電位の差に等しいときに当該コンパレータの出力が
反転するように所定電位を設定する不平衡電位設定手段
と、当該コンパレータの出力が“Ｈ”レベルであるとい
う第４条件が成立するときに、前記非反転端子への前記
第２電圧の接続を切り離すと共に該非反転端子を前記反
転端子と接続し、前記第４条件が不成立のときにそれと
は逆の接続に切り換える接続切換手段と、前記接続切換
手段が前記第４条件が成立したときの接続を行うとき、
当該コンパレータの出力が“Ｈ”レベルである場合に、
前記不平衡電位設定手段における所定電位を減少させる
電位補正手段とを具備するものである。In the comparator with an automatic offset voltage correction function according to claim 8, the first voltage is supplied to an inverting terminal.
In a comparator with an automatic offset voltage correction function for inputting a second voltage to each of the non-inverting terminals and comparing the voltages, when the potential of the non-inverting terminal is equal to the difference between the potential of the inverting terminal and a predetermined potential, An unbalanced potential setting means for setting a predetermined potential so that the output of the comparator is inverted, and a second voltage applied to the non-inverting terminal when a fourth condition that the output of the comparator is at the “H” level is satisfied. Disconnecting the connection and connecting the non-inverting terminal to the inverting terminal, and switching the connection to the opposite connection when the fourth condition is not satisfied; and when the connection switching means has satisfied the fourth condition. When making the connection
When the output of the comparator is at “H” level,
A potential correcting means for reducing a predetermined potential in the unbalanced potential setting means.
【００１６】また、請求項９に係るオフセット電圧自動
補正機能付きコンパレータは、請求項８に記載のオフセ
ット電圧自動補正機能付きコンパレータにおいて、当該
コンパレータの出力が“Ｌ”レベルから“Ｈ”レベルに
切り替わった時から第２期間を計時する第２計時手段を
具備し、前記接続切換手段は、前記第２計時手段が前記
第２期間を計時中であるという第６条件が成立するとき
に前記非反転端子への前記第２電圧の接続を切り離すと
共に該非反転端子を前記反転端子と接続し、前記第６条
件が不成立のときにそれとは逆の接続に切り換えるもの
である。According to a ninth aspect of the present invention, in the comparator with the automatic offset voltage correction function according to the eighth aspect, the output of the comparator switches from "L" level to "H" level. A second time measuring means for measuring a second time period from the time when the second time measuring means is measuring the second time period. The connection of the second voltage to the terminal is cut off, the non-inverting terminal is connected to the inverting terminal, and the connection is switched to the reverse connection when the sixth condition is not satisfied.
【００１７】また、請求項１０に係るオフセット電圧自
動補正機能付きコンパレータは、請求項７、８または９
に記載のオフセット電圧自動補正機能付きコンパレータ
において、制御電極に前記反転端子が接続され、第１電
極に第１電源電位が第１抵抗を介して接続される第１ト
ランジスタと、制御電極に前記非反転端子が接続され、
第１電極に第１電源電位が第２抵抗を介して接続される
第２トランジスタとを備えた差動トランジスタ対を具備
し、前記不平衡電位設定手段を、前記第２抵抗または前
記第１トランジスタの第２電極に直列接続される第３抵
抗としたものである。According to a tenth aspect of the present invention, there is provided a comparator having an automatic offset voltage correcting function.
3. The comparator with the automatic offset voltage correction function according to 1., wherein the inversion terminal is connected to a control electrode, a first power supply potential is connected to a first electrode via a first resistor, and the non-inverting terminal is connected to a control electrode. The inverting terminal is connected,
A differential transistor pair including a first electrode and a second transistor having a first power supply potential connected to the first electrode via a second resistor, wherein the unbalanced potential setting means includes the second resistor or the first transistor. And a third resistor connected in series to the second electrode.
【００１８】また、請求項１１に係るオフセット電圧自
動補正機能付きコンパレータは、請求項７、８、９また
は１０に記載のオフセット電圧自動補正機能付きコンパ
レータにおいて、制御電極に前記反転端子が接続され、
第１電極に第１電源電位が第１抵抗を介して接続される
第１トランジスタと、制御電極に前記非反転端子が接続
され、第１電極に第１電源電位が第２抵抗を介して接続
される第２トランジスタとを備えた差動トランジスタ対
を具備し、前記電位補正手段は、前記第１抵抗または前
記第２トランジスタのオン抵抗に流れる電流を増大させ
るものである。The comparator with the automatic offset voltage correction function according to claim 11 is the comparator with the automatic offset voltage correction function according to claim 7, 8, 9 or 10, wherein the inverting terminal is connected to a control electrode,
A first transistor having a first power supply potential connected to a first electrode via a first resistor; a non-inverting terminal connected to a control electrode; and a first power supply potential connected to a first electrode via a second resistor. And a potential correction means for increasing a current flowing through the ON resistance of the first resistor or the second transistor.
【００１９】また、請求項１２に係るオフセット電圧自
動補正機能付きコンパレータは、請求項１１に記載のオ
フセット電圧自動補正機能付きコンパレータにおいて、
前記電位補正手段は、前記第１抵抗または前記第２トラ
ンジスタのオン抵抗と第２電源電位間に直列接続され、
前記接続切換手段が前記第４条件、第５条件または第６
条件が成立したときの接続を行うときに充電を行うコン
デンサを具備し、前記第１抵抗または前記第２トランジ
スタのオン抵抗に流れる電流の増大量は、前記コンデン
サの充電電荷量で決定されるものである。The comparator with the automatic offset voltage correction function according to claim 12 is the comparator with the automatic offset voltage correction function according to claim 11.
The potential correction means is connected in series between an on-resistance of the first resistor or the second transistor and a second power supply potential,
The connection switching means is configured to determine whether the fourth condition, the fifth condition, or the sixth condition is satisfied.
A capacitor for charging when connection is made when the condition is satisfied, and the amount of increase in current flowing through the on-resistance of the first resistor or the second transistor is determined by the amount of charge in the capacitor It is.
【００２０】また、請求項１３に係るオフセット電圧自
動補正機能付きコンパレータは、請求項６または１２に
記載のオフセット電圧自動補正機能付きコンパレータに
おいて、前記電位補正手段は、前記コンデンサの充電時
には順方向電流が、放電時には逆方向電流が流れるよう
に該コンデンサと直列接続されるダイオードを具備する
ものである。The comparator with the automatic offset voltage correction function according to claim 13 is the comparator with the automatic offset voltage correction function according to claim 6 or 12, wherein the potential correction means is configured to output a forward current when the capacitor is charged. However, it has a diode connected in series with the capacitor so that a reverse current flows during discharging.
【００２１】さらに、請求項１４に係るオフセット電圧
自動補正機能付きコンパレータは、請求項１、２、３、
４、５、６、７、８、９、１０、１１、１２または１３
に記載のオフセット電圧自動補正機能付きコンパレータ
において、前記接続切換手段を、前記クロックまたは当
該コンパレータおよび前記第１または第２計時手段の出
力に基づき切り換え制御されるアナログスイッチとした
ものである。Further, the comparator with the automatic offset voltage correction function according to claim 14 is the first embodiment of the present invention.
4, 5, 6, 7, 8, 9, 10, 11, 12, or 13
Wherein the connection switching means is an analog switch that is switched and controlled based on the clock or the output of the comparator and the first or second timing means.
【００２２】本発明の請求項１、４、５、６、１３およ
び１４に係るオフセット電圧自動補正機能付きコンパレ
ータでは、非反転端子の電位が反転端子の第１電圧の電
位を下回ったか否かを比較判定するコンパレータとして
機能し、予め不平衡電位設定手段により、非反転端子の
電位が反転端子の電位と所定電位の和に等しいときに当
該コンパレータの出力が反転するように所定電位を設定
しておき、クロック生成手段から生成されるデューティ
比の極めて低いクロックが“Ｈ”レベルで且つ当該コン
パレータの出力が“Ｌ”レベルであるという第１条件が
成立するときに、接続切換手段は非反転端子への第２電
圧の接続を切り離すと共に該非反転端子を反転端子と接
続し、また該第１条件が不成立のときに、接続切換手段
はそれとは逆の接続に切り換えるようにして、接続切換
手段によって接続が第１条件成立時の接続状態であっ
て、当該コンパレータの出力が“Ｌ”レベルである場合
に、電位補正手段により不平衡電位設定手段における所
定電位を減少させるようにしている。In the comparator with an automatic offset voltage correction function according to claims 1, 4, 5, 6, 13 and 14, it is determined whether or not the potential of the non-inverting terminal is lower than the potential of the first voltage of the inverting terminal. It functions as a comparator for comparing and judging, and a predetermined potential is previously set by the unbalanced potential setting means so that when the potential of the non-inverting terminal is equal to the sum of the potential of the inverting terminal and the predetermined potential, the output of the comparator is inverted. When the first condition that the clock with a very low duty ratio generated from the clock generation means is at the “H” level and the output of the comparator is at the “L” level is satisfied, the connection switching means switches to the non-inverting terminal. And disconnecting the second voltage to the non-inverting terminal and connecting the non-inverting terminal to the inverting terminal. When the first condition is not satisfied, the connection switching means switches the reverse connection. When the connection is established by the connection switching means when the first condition is satisfied and the output of the comparator is at the "L" level, the potential correction means sets the predetermined potential in the unbalanced potential setting means. Is to be reduced.
【００２３】すなわち、予め不平衡電位設定手段によ
り、非反転端子の電位が反転端子の電位と所定電位の和
に等しいときに当該コンパレータの出力が反転するよう
に所定電位を設定して、当該コンパレータのオフセット
電圧をプラス側に振らせることにより、第２電圧の電位
低下判定をより厳しめに設定しておき、その後、電位補
正手段の（クロックが“Ｈ”レベルになる度の）作用に
より、プラス側に振らせたオフセット電圧をクロック周
期毎に順次減少させながら過電圧判定を繰り返し、数回
（クロック数周期分）の電位補正手段によるオフセット
電圧補正作用によりオフセット電圧をほぼ零にして第２
電圧の電位低下判定を正確に行なうことが可能となる。That is, the predetermined potential is previously set by the unbalanced potential setting means so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the sum of the potential of the inverting terminal and the predetermined potential. The offset voltage of the second voltage is shifted to the plus side, so that the determination of the potential drop of the second voltage is set more strictly. Thereafter, the action of the potential correction means (every time the clock becomes “H” level) is performed. The overvoltage determination is repeated while sequentially decreasing the offset voltage shifted to the plus side in each clock cycle, and the offset voltage is made substantially zero by the offset voltage correction action by several times (for several clock cycles) of the potential correction means.
It is possible to accurately determine the potential drop of the voltage.
【００２４】また、本発明の請求項２、３、４、５、
６、１３および１４に係るオフセット電圧自動補正機能
付きコンパレータでは、非反転端子の電位が反転端子の
第１電圧の電位を下回ったか否かを比較判定するコンパ
レータとして機能し、予め不平衡電位設定手段により、
非反転端子の電位が反転端子の電位と所定電位の和に等
しいときに当該コンパレータの出力が反転するように所
定電位を設定しておき、当該コンパレータの出力が
“Ｌ”レベルであるという第２条件が成立するときに、
接続切換手段は非反転端子への第２電圧の接続を切り離
すと共に該非反転端子を反転端子と接続し、また該第２
条件が不成立のときに、接続切換手段はそれとは逆の接
続に切り換えるようにして、接続切換手段によって接続
が第２条件成立時の接続状態であって、当該コンパレー
タの出力が“Ｌ”レベルである場合に、電位補正手段に
より不平衡電位設定手段における所定電位を減少させる
ようにしている。Further, according to the present invention,
The comparators with automatic offset voltage correction functions according to 6, 13 and 14 function as comparators for determining whether or not the potential of the non-inverting terminal is lower than the potential of the first voltage of the inverting terminal. By
A predetermined potential is set so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the sum of the potential of the inverting terminal and the predetermined potential, and the second output that the output of the comparator is at the “L” level When the condition holds,
The connection switching means disconnects the connection of the second voltage to the non-inverting terminal and connects the non-inverting terminal to the inverting terminal.
When the condition is not satisfied, the connection switching means switches the connection to the opposite one, so that the connection is switched by the connection switching means when the second condition is satisfied, and the output of the comparator is at the "L" level. In some cases, the predetermined potential in the unbalanced potential setting means is reduced by the potential correction means.
【００２５】すなわち、予め不平衡電位設定手段によ
り、非反転端子の電位が反転端子の電位と所定電位の和
に等しいときに当該コンパレータの出力が反転するよう
に所定電位を設定して、当該コンパレータのオフセット
電圧をプラス側に振らせることにより、第２電圧の電位
低下判定をより厳しめに設定しておき、その後、電位補
正手段の作用により、プラス側に振らせたオフセット電
圧をほぼ零にして第２電圧の電位低下判定を正確に行な
うことが可能となる。That is, the predetermined potential is previously set by the unbalanced potential setting means so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the sum of the potential of the inverting terminal and the predetermined potential. By setting the offset voltage of the second voltage to the plus side, the potential drop determination of the second voltage is set more strictly, and then the offset voltage shifted to the plus side is reduced to almost zero by the action of the potential correcting means. Thus, it is possible to accurately determine the potential drop of the second voltage.
【００２６】特に、請求項３に係るオフセット電圧自動
補正機能付きコンパレータでは、接続切換手段は、当該
コンパレータの出力が“Ｈ”レベルから“Ｌ”レベルに
切り替わった時からの第１期間を第１計時手段が計時す
るが、第１計時手段が第１期間を計時中であるという第
３条件が成立するときに、非反転端子への第２電圧の接
続を切り離すと共に該非反転端子を反転端子と接続し、
また該第３条件が不成立のときには、それとは逆の接続
に切り換えるようにしている。つまり、請求項１に係る
オフセット電圧自動補正機能付きコンパレータにおける
クロックの代わりに、第１期間を第１計時手段によって
計時させるものであり、より簡単な回路構成で実現する
ことができる。In particular, in the comparator having the automatic offset voltage correction function according to the third aspect, the connection switching means sets the first period from the time when the output of the comparator switches from the "H" level to the "L" level as the first period. When the third condition is satisfied that the first timer is measuring the first period, the connection of the second voltage to the non-inverting terminal is cut off and the non-inverting terminal is connected to the inverting terminal. connection,
When the third condition is not satisfied, the connection is switched to the reverse connection. That is, instead of the clock in the comparator with the automatic offset voltage correction function according to the first aspect, the first period is measured by the first time measuring means, and can be realized with a simpler circuit configuration.
【００２７】また特に、請求項４に係るオフセット電圧
自動補正機能付きコンパレータでは、差動トランジスタ
対の内、制御電極に反転端子が接続される第１トランジ
スタ側の第１抵抗または制御電極に非反転端子が接続さ
れる第２トランジスタの第２電極に、不平衡電位設定手
段として第３抵抗を直列接続して構成するのが望まし
い。これにより、不平衡電位設定手段における所定電位
を簡単な回路構成で容易に設定できる。なお、差動トラ
ンジスタ対を例えばＰＭＯＳトランジスタで構成する場
合には、第３抵抗は第１抵抗と直列接続され、またＮＭ
ＯＳトランジスタで構成する場合には、第３抵抗は第２
トランジスタの第２電極（ソース）に直列接続されるこ
ととなる。In the comparator with the automatic offset voltage correction function according to the fourth aspect, of the differential transistor pair, the non-inverting terminal is connected to the first resistor or the control electrode of the first transistor whose inverting terminal is connected to the control electrode. It is desirable that a third resistor be connected in series as an unbalanced potential setting means to the second electrode of the second transistor to which the terminal is connected. This makes it possible to easily set the predetermined potential in the unbalanced potential setting means with a simple circuit configuration. When the differential transistor pair is formed of, for example, a PMOS transistor, the third resistor is connected in series with the first resistor.
In the case of using an OS transistor, the third resistor is connected to the second resistor.
It will be connected in series to the second electrode (source) of the transistor.
【００２８】また特に、請求項５に係るオフセット電圧
自動補正機能付きコンパレータでは、差動トランジスタ
対の内、制御電極に非反転端子が接続される第２トラン
ジスタ側の第２抵抗または制御電極に反転端子が接続さ
れる第１トランジスタのオン抵抗に流れる電流を電位補
正手段により増大させて、不平衡電位設定手段における
所定電位を減少させるのが望ましい。これにより、電位
補正手段を、例えば、第２抵抗または第１トランジスタ
のオン抵抗から分岐して電流を消費する回路で実現でき
るので、簡単な回路構成で容易に実現できる。なお、差
動トランジスタ対を例えばＰＭＯＳトランジスタで構成
する場合には、電位補正手段は第２抵抗から分岐する電
流を消費し、またＮＭＯＳトランジスタで構成する場合
には、第１トランジスタの第２電極（ソース）から分岐
する電流を消費することとなる。In the comparator having the automatic offset voltage correction function according to the fifth aspect, of the differential transistor pair, the control electrode has a non-inverting terminal connected to the non-inverting terminal, and the second transistor on the second transistor side or the control electrode has an inversion. It is desirable that the current flowing through the on-resistance of the first transistor to which the terminal is connected is increased by the potential correction means to reduce the predetermined potential in the unbalanced potential setting means. Thus, the potential correcting means can be realized by, for example, a circuit that consumes current by branching off from the second resistor or the on-resistance of the first transistor, and thus can be easily realized with a simple circuit configuration. When the differential transistor pair is constituted by, for example, a PMOS transistor, the potential correction means consumes a current branched from the second resistor. When the differential transistor pair is constituted by an NMOS transistor, the second electrode (first electrode) of the first transistor is used. Source).
【００２９】また特に、請求項６に係るオフセット電圧
自動補正機能付きコンパレータでは、電位補正手段にお
いて、接続切換手段が第１条件、第２条件または第３条
件成立時の接続を行うときにコンデンサを充電し、該コ
ンデンサの充電電荷量で第２抵抗または第１トランジス
タのオン抵抗に流れる電流の増大量を決定するようにし
ている。例えば、電位補正手段において分岐電流を消費
する経路に、コンデンサの充電電荷量で該経路の電流量
を制御する素子を介在させたような構成等が該当する。
なお、第３条件における第１期間はコンデンサの充電時
間よりも長く設定されるのが望ましい。In the comparator with the automatic offset voltage correction function according to the present invention, the potential correction means may include a capacitor when the connection switching means performs connection when the first condition, the second condition, or the third condition is satisfied. The capacitor is charged, and the amount of charge of the capacitor determines the amount of increase in current flowing through the second resistor or the on-resistance of the first transistor. For example, a configuration in which an element that controls the amount of current in the path based on the amount of charge of the capacitor is interposed in a path that consumes a branch current in the potential correction unit corresponds to the configuration.
It is desirable that the first period under the third condition be set longer than the charging time of the capacitor.
【００３０】本発明の請求項７、１０、１１、１２、１
３および１４に係るオフセット電圧自動補正機能付きコ
ンパレータでは、非反転端子の電位が反転端子の第１電
圧の電位を超えたか否かを比較判定するコンパレータと
して機能し、予め不平衡電位設定手段により、非反転端
子の電位が反転端子の電位と所定電位の差に等しいとき
に当該コンパレータの出力が反転するように所定電位を
設定しておき、クロック生成手段から生成されるデュー
ティ比の極めて低いクロックが“Ｈ”レベルで且つ当該
コンパレータの出力が“Ｈ”レベルであるという第４条
件が成立するときに、接続切換手段は非反転端子への第
２電圧の接続を切り離すと共に該非反転端子を反転端子
と接続し、また該第４条件が不成立のときに、接続切換
手段はそれとは逆の接続に切り換えるようにして、接続
切換手段によって接続が第４条件成立時の接続状態であ
って、当該コンパレータの出力が“Ｈ”レベルである場
合に、電位補正手段により不平衡電位設定手段における
所定電位を減少させるようにしている。Claims 7, 10, 11, 12, 1 of the present invention
The comparators with the automatic offset voltage correction functions according to 3 and 14 function as comparators for determining whether or not the potential of the non-inverting terminal has exceeded the potential of the first voltage of the inverting terminal. The predetermined potential is set so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the difference between the potential of the inverting terminal and the predetermined potential. When the fourth condition of “H” level and the output of the comparator is “H” level is satisfied, the connection switching means disconnects the connection of the second voltage to the non-inverting terminal and connects the non-inverting terminal to the inverting terminal. And when the fourth condition is not satisfied, the connection switching means switches to the reverse connection, and the connection switching means Continued is a connection state at the time of establishment fourth condition, when the output of the comparator is at "H" level, so that to reduce the predetermined potential in the unbalanced potential setting means by a potential compensation means.
【００３１】すなわち、予め不平衡電位設定手段によ
り、非反転端子の電位が反転端子の電位と所定電位の差
に等しいときに当該コンパレータの出力が反転するよう
に所定電位を設定して、当該コンパレータのオフセット
電圧をマイナス側に振らせることにより、第２電圧の電
位上昇判定をより厳しめに設定しておき、その後、電位
補正手段の（クロックが“Ｈ”レベルになる度の）作用
により、マイナス側に振らせたオフセット電圧をクロッ
ク周期毎に順次減少させながら過小電圧判定を繰り返
し、数回（クロック数周期分）の電位補正手段によるオ
フセット電圧補正作用によりオフセット電圧をほぼ零に
して第２電圧の電位上昇判定を正確に行なうことが可能
となる。That is, the predetermined potential is previously set by the unbalanced potential setting means so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the difference between the potential of the inverting terminal and the predetermined potential. By setting the offset voltage of the second voltage to the minus side, the potential rise determination of the second voltage is set more strictly, and thereafter, the action of the potential correction means (every time the clock goes to the “H” level) is performed. The undervoltage determination is repeated while sequentially decreasing the offset voltage shifted to the minus side in each clock cycle, and the offset voltage is reduced to almost zero by the offset voltage correction action of several times (for several cycles of the clock) by the potential correction means. It is possible to accurately determine the potential rise of the voltage.
【００３２】本発明の請求項８、９、１０、１１、１
２、１３および１４に係るオフセット電圧自動補正機能
付きコンパレータでは、非反転端子の電位が反転端子の
第１電圧の電位を超えたか否かを比較判定するコンパレ
ータとして機能し、予め不平衡電位設定手段により、非
反転端子の電位が反転端子の電位と所定電位の差に等し
いときに当該コンパレータの出力が反転するように所定
電位を設定しておき、当該コンパレータの出力が“Ｈ”
レベルであるという第５条件が成立するときに、接続切
換手段は非反転端子への第２電圧の接続を切り離すと共
に該非反転端子を反転端子と接続し、また該第５条件が
不成立のときに、接続切換手段はそれとは逆の接続に切
り換えるようにして、接続切換手段によって接続が第５
条件成立時の接続状態であって、当該コンパレータの出
力が“Ｈ”レベルである場合に、電位補正手段により不
平衡電位設定手段における所定電位を減少させるように
している。Claims 8, 9, 10, 11, 1 of the present invention
The comparators with an automatic offset voltage correction function according to 2, 13, and 14 function as comparators for comparing and determining whether the potential of the non-inverting terminal exceeds the potential of the first voltage of the inverting terminal. Thus, the predetermined potential is set so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the difference between the potential of the inverting terminal and the predetermined potential, and the output of the comparator is set to “H”.
When the fifth condition that the level is satisfied is satisfied, the connection switching means disconnects the connection of the second voltage to the non-inverting terminal, connects the non-inverting terminal to the inverting terminal, and when the fifth condition is not satisfied. , The connection switching means switches to the reverse connection, and the connection switching means switches the connection to the fifth connection.
When the condition is satisfied and the output of the comparator is at "H" level, the predetermined potential in the unbalanced potential setting means is reduced by the potential correction means.
【００３３】すなわち、予め不平衡電位設定手段によ
り、非反転端子の電位が反転端子の電位と所定電位の差
に等しいときに当該コンパレータの出力が反転するよう
に所定電位を設定して、当該コンパレータのオフセット
電圧をマイナス側に振らせることにより、第２電圧の電
位上昇判定をより厳しめに設定しておき、その後、電位
補正手段の作用により、マイナス側に振らせたオフセッ
ト電圧をほぼ零にして第２電圧の電位上昇判定を正確に
行なうことが可能となる。That is, the predetermined potential is set in advance by the unbalanced potential setting means so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the difference between the potential of the inverting terminal and the predetermined potential. By setting the offset voltage of the second voltage to the minus side, the potential rise determination of the second voltage is set more strictly. Thereafter, the offset voltage given to the minus side is reduced to almost zero by the action of the potential correction means. As a result, the potential rise of the second voltage can be accurately determined.
【００３４】特に、請求項９に係るオフセット電圧自動
補正機能付きコンパレータでは、接続切換手段は、当該
コンパレータの出力が“Ｌ”レベルから“Ｈ”レベルに
切り替わった時からの第２期間を第２計時手段が計時す
るが、第２計時手段が第２期間を計時中であるという第
６条件が成立するときに、非反転端子への第２電圧の接
続を切り離すと共に該非反転端子を反転端子と接続し、
また該第６条件が不成立のときに、それとは逆の接続に
切り換えるようにしている。つまり、請求項７に係るオ
フセット電圧自動補正機能付きコンパレータにおけるク
ロックの代わりに、第２期間を第２計時手段によって計
時させるものであり、より簡単な回路構成で実現するこ
とができる。In particular, in the comparator with the automatic offset voltage correction function according to claim 9, the connection switching means sets the second period from the time when the output of the comparator switches from the "L" level to the "H" level to the second period. The timer means measures the time. When the sixth condition that the second timer means is measuring the second period is satisfied, the connection of the second voltage to the non-inverting terminal is cut off, and the non-inverting terminal is connected to the inverting terminal. connection,
When the sixth condition is not satisfied, the connection is switched to the reverse connection. In other words, instead of the clock in the comparator with the automatic offset voltage correction function according to claim 7, the second period is timed by the second timekeeping means, and can be realized with a simpler circuit configuration.
【００３５】特に、請求項１０に係るオフセット電圧自
動補正機能付きコンパレータでは、差動トランジスタ対
の内、制御電極に非反転端子が接続される第２トランジ
スタ側の第２抵抗または制御電極に反転端子が接続され
る第１トランジスタの第２電極に、不平衡電位設定手段
として第３抵抗を直列接続して構成するのが望ましい。
これにより、不平衡電位設定手段における所定電位を簡
単な回路構成で容易に設定できる。なお、差動トランジ
スタ対を例えばＰＭＯＳトランジスタで構成する場合に
は、第３抵抗は第２抵抗と直列接続され、またＮＭＯＳ
トランジスタで構成する場合には、第３抵抗は第１トラ
ンジスタの第２電極（ソース）に直列接続されることと
なる。In particular, in the comparator having the automatic offset voltage correction function according to the tenth aspect, of the differential transistor pair, the non-inverting terminal is connected to the control electrode of the differential transistor pair, or the second resistor on the side of the second transistor or the inverting terminal is connected to the control electrode. It is preferable that a third resistor is connected in series as an unbalanced potential setting means to the second electrode of the first transistor to which the first resistor is connected.
This makes it possible to easily set the predetermined potential in the unbalanced potential setting means with a simple circuit configuration. When the differential transistor pair is formed of, for example, a PMOS transistor, the third resistor is connected in series with the second resistor,
In the case of using a transistor, the third resistor is connected in series to the second electrode (source) of the first transistor.
【００３６】また特に、請求項１１に係るオフセット電
圧自動補正機能付きコンパレータでは、差動トランジス
タ対の内、制御電極に反転端子が接続される第１トラン
ジスタ側の第１抵抗または制御電極に非反転端子が接続
される第２トランジスタのオン抵抗に流れる電流を電位
補正手段により増大させて、不平衡電位設定手段におけ
る所定電位を減少させるのが望ましい。これにより、電
位補正手段を、例えば、第１抵抗または第２トランジス
タのオン抵抗から分岐して電流を消費する回路で実現で
きるので、簡単な回路構成で容易に実現できる。なお、
差動トランジスタ対を例えばＰＭＯＳトランジスタで構
成する場合には、電位補正手段は第１抵抗から分岐する
電流を消費し、またＮＭＯＳトランジスタで構成する場
合には、第２トランジスタの第２電極（ソース）から分
岐する電流を消費することとなる。In the comparator with the automatic offset voltage correction function according to the eleventh aspect, of the differential transistor pair, the non-inverting terminal is connected to the first resistor or the control electrode of the first transistor whose inverting terminal is connected to the control electrode. It is desirable to increase the current flowing through the on-resistance of the second transistor to which the terminal is connected by the potential correction means to reduce the predetermined potential in the unbalanced potential setting means. Thus, the potential correction means can be realized by, for example, a circuit that branches off the on-resistance of the first resistor or the second transistor and consumes current, and thus can be easily realized with a simple circuit configuration. In addition,
When the differential transistor pair is formed of, for example, a PMOS transistor, the potential correction means consumes a current branched from the first resistor. When the differential transistor pair is formed of an NMOS transistor, the second electrode (source) of the second transistor is used. The current diverging from the current is consumed.
【００３７】また特に、請求項１２に係るオフセット電
圧自動補正機能付きコンパレータでは、電位補正手段に
おいて、接続切換手段が第４条件、第５条件または第６
条件成立時の接続を行うときにコンデンサを充電し、該
コンデンサの充電電荷量で第１抵抗または第２トランジ
スタのオン抵抗に流れる電流の増大量を決定するように
している。例えば、電位補正手段において分岐電流を消
費する経路に、コンデンサの充電電荷量で該経路の電流
量を制御する素子を介在させたような構成等が該当す
る。なお、第６条件における第２期間はコンデンサの充
電時間よりも長く設定されるのが望ましい。In the comparator with an automatic offset voltage correction function according to claim 12, the connection switching means in the potential correction means may be the fourth condition, the fifth condition or the sixth condition.
The capacitor is charged when the connection is established when the condition is satisfied, and the amount of charge of the capacitor determines the amount of increase in the current flowing through the ON resistance of the first resistor or the second transistor. For example, a configuration in which an element that controls the amount of current in the path based on the amount of charge of the capacitor is interposed in a path that consumes a branch current in the potential correction unit corresponds to the configuration. Note that the second period under the sixth condition is desirably set to be longer than the charging time of the capacitor.
【００３８】以上をまとめれば、本発明のオフセット電
圧自動補正機能付きコンパレータでは、従来のようにオ
フセット電圧調整用の外部端子や付属素子を必要とせ
ず、コンパレータ内でオフセット電圧を自動的に補正す
ることができるので、温度変化によるオフセット電圧の
バラツキについても、温度ドリフトによる誤差の影響を
無くすることができ、２つの入力信号について行われる
電圧比較の精度を高め、特に、過電圧や微小電圧（過電
流や微小電流）の検出に際しても正確に検出を行うこと
ができる。In summary, the comparator having the automatic offset voltage correction function of the present invention does not require an external terminal for adjusting the offset voltage or an accessory element as in the related art, and automatically corrects the offset voltage in the comparator. Therefore, the influence of errors due to temperature drift can be eliminated even with respect to variations in offset voltage due to temperature changes, and the accuracy of voltage comparison performed between two input signals can be improved. (Current or minute current) can be accurately detected.
【００３９】また特に、請求項１３に係るオフセット電
圧自動補正機能付きコンパレータでは、電位補正手段
に、コンデンサの充電時には順方向電流が、コンデンサ
の放電時には逆方向電流が流れるように該コンデンサと
直列接続されるダイオードを具備することにより、コン
デンサの放電時間をより長くするのが望ましい。これに
より、オフセット電圧補正量（電流の増大量）をコンデ
ンサの蓄積電荷として記憶することができるので、電位
補正手段の（クロックが“Ｈ”レベルになる度の）作用
により、プラスまたはマイナス側に振らせたオフセット
電圧を（クロック周期毎に順次）減少させながら過大電
圧判定や過小電圧判定を繰り返し行なう場合に、特に有
効である。In the comparator with an automatic offset voltage correction function according to the thirteenth aspect, the potential correction means is connected in series with the capacitor so that a forward current flows when the capacitor is charged and a reverse current flows when the capacitor is discharged. It is desirable that the discharge time of the capacitor be further increased by providing a diode that is used. As a result, the offset voltage correction amount (current increase amount) can be stored as the accumulated charge of the capacitor, and the potential correction means (every time the clock goes to the “H” level) acts on the positive or negative side. This is particularly effective when repeatedly determining an overvoltage or undervoltage while decreasing the applied offset voltage (sequentially for each clock cycle).
【００４０】さらに、請求項１４に係るオフセット電圧
自動補正機能付きコンパレータでは、接続切換手段を、
クロックまたは当該コンパレータおよび第１または第２
計時手段の出力に基づき切り換え制御されるアナログス
イッチとして構成するのが望ましい。Further, in the comparator having the automatic offset voltage correction function according to the present invention, the connection switching means may include:
The clock or the comparator and the first or second
It is desirable to configure as an analog switch that is switched and controlled based on the output of the timing means.
【００４１】[0041]
【発明の実施の形態】以下、本発明に係るオフセット電
圧自動補正機能付きコンパレータの実施の形態例につい
て、〔第１の実施形態〕、〔第２の実施形態〕、〔第１
および第２の実施形態が適用される第１具体例〕、〔第
３の実施形態〕、〔第４の実施形態〕、〔第５の実施形
態〕、〔第４および第５の実施形態が適用される第２具
体例〕、〔第６の実施形態〕の順に、図１乃至図１３を
参照して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a comparator having an automatic offset voltage correction function according to the present invention will be described with reference to [first embodiment], [second embodiment], [first embodiment].
First Example to which the second embodiment is applied], [Third Embodiment], [Fourth Embodiment], [Fifth Embodiment], [Fourth and Fifth Embodiments] A second specific example to be applied] and [sixth embodiment] will be described in detail in this order with reference to FIGS.
【００４２】ここで、図１は本発明の第１の実施形態の
オフセット電圧自動補正機能付きコンパレータの回路構
成図、図２は本発明の第２の実施形態のオフセット電圧
自動補正機能付きコンパレータの回路構成図、図３は第
１および第２の実施形態のコンパレータが適用される電
源供給制御装置の回路構成図、図４は主制御ＦＥＴの詳
細な回路構成図、図５および図６は電源供給制御装置が
利用する原理を説明する説明図、図７は短絡故障時およ
び通常動作時の実施形態の電源供給制御装置における主
制御ＦＥＴの電流と電圧を例示する波形図、図８は図３
の電源供給制御装置を電流検出可能な構成としたときの
回路構成図、図９は本発明の第３の実施形態のオフセッ
ト電圧自動補正機能付きコンパレータの回路構成図、図
１０は本発明の第４の実施形態のオフセット電圧自動補
正機能付きコンパレータの回路構成図、図１１は本発明
の第５の実施形態のオフセット電圧自動補正機能付きコ
ンパレータの回路構成図、図１２は第４および第５の実
施形態のコンパレータが適用される電源供給制御装置の
回路構成図、図１３は本発明の第６の実施形態のオフセ
ット電圧自動補正機能付きコンパレータの回路構成図で
ある。Here, FIG. 1 is a circuit diagram of a comparator with an automatic offset voltage correction function according to the first embodiment of the present invention, and FIG. 2 is a diagram of a comparator with an automatic offset voltage correction function according to the second embodiment of the present invention. FIG. 3 is a circuit configuration diagram of a power supply control device to which the comparators of the first and second embodiments are applied, FIG. 4 is a detailed circuit configuration diagram of a main control FET, and FIGS. FIG. 7 is an explanatory diagram illustrating the principle used by the supply control device, FIG. 7 is a waveform diagram illustrating the current and voltage of the main control FET in the power supply control device of the embodiment at the time of a short-circuit fault and during normal operation, and FIG.
FIG. 9 is a circuit configuration diagram of a power supply control device having a configuration capable of detecting current, FIG. 9 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a third embodiment of the present invention, and FIG. FIG. 11 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a fourth embodiment, FIG. 11 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a fifth embodiment of the present invention, and FIG. FIG. 13 is a circuit configuration diagram of a power supply control device to which the comparator of the embodiment is applied, and FIG. 13 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a sixth embodiment of the present invention.
【００４３】〔第１の実施形態〕第１の実施形態のオフ
セット電圧自動補正機能付きコンパレータについて、図
１を参照して説明する。第１の実施形態のコンパレータ
は、基準電圧（第１電圧）を反転端子ＴＰに、被検出電
圧（第２電圧）を非反転端子ＴＮにそれぞれ入力して、
これら電圧の比較を行うものである。First Embodiment A comparator with an automatic offset voltage correction function according to a first embodiment will be described with reference to FIG. The comparator according to the first embodiment inputs a reference voltage (first voltage) to an inversion terminal TP and a detected voltage (second voltage) to a non-inversion terminal TN.
These voltages are compared.
【００４４】図１において、本実施形態のオフセット電
圧自動補正機能付きコンパレータは、第１電源電位をＶ
Ｂ、第２電源電位をＧＮＤとし、ＮチャネルＭＯＳＦＥ
ＴＱ７１，Ｑ７６，Ｑ７７，Ｑ７８，Ｑ８２，Ｑ８３
と、ＰチャネルＭＯＳＦＥＴＱ７２，Ｑ７３，Ｑ７４，
Ｑ７５，Ｑ７９，Ｑ８４，Ｑ８５，Ｑ８６と、ダイオー
ドＤ１１と、抵抗Ｒ５，Ｒ６，Ｒ７１〜Ｒ８３と、コン
デンサＣ７１と、アナログスイッチＳ７１〜Ｓ７３と、
ＡＮＤゲートＧＡ１と、ＮＯＴゲートＧＮ１と、電流源
ＳＩ１，ＳＩ２とを備えて構成されている。なお、参照
符号として抵抗には“Ｒ”とそれに続く数字を使用して
いるが、以下の説明では参照符号として使用すると共
に、それぞれ該抵抗の抵抗値をも表すものとする。ま
た、以下の説明では、ＦＥＴとのみ称呼し特にＰチャネ
ル／Ｎチャネルの区別を明記しないこととする。In FIG. 1, the comparator with the automatic offset voltage correction function of the present embodiment has a first power supply potential of V
B, the second power supply potential is set to GND, and the N-channel MOSFE
TQ71, Q76, Q77, Q78, Q82, Q83
And P-channel MOSFETs Q72, Q73, Q74,
Q75, Q79, Q84, Q85, Q86, diode D11, resistors R5, R6, R71-R83, capacitor C71, analog switches S71-S73,
The circuit includes an AND gate GA1, a NOT gate GN1, and current sources SI1 and SI2. Although “R” and subsequent numbers are used for the resistors as reference symbols, the following description uses them as reference symbols and also indicates the resistance values of the resistors. In the following description, only the FET is referred to, and the distinction between the P channel and the N channel is not particularly specified.
【００４５】コンパレータの基本となる差動トランジス
タ対（第１トランジスタおよび第２トランジスタ）は、
ＦＥＴＱ７１〜Ｑ７６により構成されている。ＦＥＴＱ
７１，Ｑ７６は、それぞれゲート（制御電極）を非反転
端子ＴＮ，反転端子ＴＰに接続した入力インタフェース
トランジスタとして機能する。また、ＦＥＴＱ７２，Ｑ
７３および電流源ＳＩ１がカレントミラー回路を、ＦＥ
ＴＱ７４，Ｑ７５および電流源ＳＩ１がカレントミラー
回路をそれぞれ構成しているので、ＦＥＴＱ７２，Ｑ７
３には同一の電流が流れ、それぞれＦＥＴＱ７１の２分
の１の電流となり、また、ＦＥＴＱ７４，Ｑ７５には同
一の電流が流れ、それぞれＦＥＴＱ７６の２分の１の電
流となる。すなわち、ＦＥＴＱ７２〜Ｑ７５および電流
源ＳＩ１は、差動トランジスタ対の左右のトランジスタ
に流れる電流を足し合わせて一定にする機能を司る。The differential transistor pair (first transistor and second transistor) which is the basis of the comparator is:
It is constituted by FETs Q71 to Q76. FETQ
71 and Q76 function as input interface transistors whose gates (control electrodes) are connected to the non-inverting terminal TN and the inverting terminal TP, respectively. In addition, FET Q72, Q
73 and the current source SI1 form a current mirror circuit,
Since TQ74, Q75 and current source SI1 constitute a current mirror circuit, respectively, FETs Q72, Q7
3, the same current flows through the FET Q71, and the same current flows through the FET Q71, and the same current flows through the FETs Q74 and Q75, resulting in half the current through the FET Q76. That is, the FETs Q72 to Q75 and the current source SI1 have a function of adding currents flowing through the left and right transistors of the differential transistor pair to make them constant.
【００４６】また、ＦＥＴＱ７７，Ｑ７８は能動負荷と
して機能し、差動トランジスタ対にオフセット電圧が無
く左右のバランスが取れている理想的な条件下では、Ｆ
ＥＴＱ７７，Ｑ７８に、ＦＥＴＱ７１，Ｑ７６を流れる
電流の２分の１の電流が流れ、ドレイン電位は同一であ
る。また、当該能動負荷による差動トランジスタ対の差
動増幅出力（アナログ量）は、抵抗Ｒ８０およびＦＥＴ
Ｑ８３を介して、当該コンパレータの出力ＯＵＴ（ディ
ジタル量）に変換される。The FETs Q77 and Q78 function as active loads.
Half of the current flowing through the FETs Q71 and Q76 flows through the ETQ77 and Q78, and the drain potential is the same. The differential amplified output (analog amount) of the differential transistor pair due to the active load is determined by the resistance R80 and the FET.
The signal is converted into an output OUT (digital amount) of the comparator via Q83.
【００４７】クロックＣＬＫは、図示しないクロック生
成手段から生成され、“Ｈ”レベルが２０［μｓ］で
“Ｌ”レベルが２［ｍｓ］のデューティ比の極めて低い
クロックである。ＡＮＤゲートＧＡ１には、クロックＣ
ＬＫと当該コンパレータの出力ＯＵＴが入力されてこれ
らの論理積が取られ、ＮＯＴゲートＧＮ１はＡＮＤゲー
トＧＡ１出力の否定論理を出力する。また、ＡＮＤゲー
トＧＡ１出力はアナログスイッチＳ７２，Ｓ７３のオン
／オフ制御を、ＮＯＴゲートＧＮ１出力はアナログスイ
ッチＳ７１のオン／オフ制御をそれぞれ行っている。The clock CLK is generated by clock generation means (not shown), and is a clock having an "H" level of 20 [μs] and an "L" level of 2 [ms] and having a very low duty ratio. The clock C is applied to the AND gate GA1.
LK and the output OUT of the comparator are input and the logical product of them is taken, and NOT gate GN1 outputs the NOT logic of the output of AND gate GA1. The output of the AND gate GA1 controls on / off of the analog switches S72 and S73, and the output of the NOT gate GN1 controls on / off of the analog switch S71.
【００４８】アナログスイッチＳ７１〜Ｓ７３は接続切
換手段に該当し、クロックが“Ｈ”レベルで且つ当該コ
ンパレータの出力ＯＵＴが“Ｌ”レベルである（ＡＮＤ
ゲートＧＡ１出力が“Ｈ”レベル）の時に、アナログス
イッチＳ７２，Ｓ７３をオンさせると共にアナログスイ
ッチＳ７１をオフさせることにより、非反転端子ＴＮの
ＦＥＴＱ７１への接続を切り離すと共に非反転端子ＴＮ
を反転端子ＴＰと接続し、また後述の電位補正手段を作
用させるようにしている。The analog switches S71 to S73 correspond to connection switching means, and the clock is at "H" level and the output OUT of the comparator is at "L" level (AND
By turning on the analog switches S72 and S73 and turning off the analog switch S71 when the gate GA1 output is at "H" level, the connection of the non-inverting terminal TN to the FET Q71 is cut off and the non-inverting terminal TN is turned off.
Is connected to the inverting terminal TP, and a potential correcting means described later is operated.
【００４９】抵抗Ｒ７３は第３抵抗に該当して、ＦＥＴ
Ｑ７１のソースに接続されている。つまり、抵抗Ｒ７３
は、非反転端子ＴＮの電位が反転端子ＴＰの電位と所定
電位の和に等しいときに当該コンパレータの出力ＯＵＴ
が反転するように所定電位を設定する不平衡電位設定手
段に該当する。すなわち、抵抗Ｒ７３は当該コンパレー
タのオフセット電圧をプラス側に振らせて（オフセット
電圧ＶOFF+）、被検出電圧の電位低下判定をより厳しめ
に設定する。The resistor R73 corresponds to a third resistor, and is a FET.
Connected to the source of Q71. That is, the resistor R73
Is the output OUT of the comparator when the potential of the non-inverting terminal TN is equal to the sum of the potential of the inverting terminal TP and a predetermined potential.
Corresponds to an unbalanced potential setting means for setting a predetermined potential so that is inverted. That is, the resistor R73 causes the offset voltage of the comparator to swing to the plus side (offset voltage VOFF +), and the potential drop of the detected voltage is set more strictly.
【００５０】電位補正手段は、抵抗Ｒ７４〜Ｒ７６，Ｒ
７８，Ｒ７９、コンデンサＣ７１、ダイオードＤ１１お
よびＦＥＴＱ７９，Ｑ８２で構成されている。クロック
が“Ｈ”レベルで且つ当該コンパレータ出力ＯＵＴが
“Ｌ”レベルである時に、ＦＥＴＱ８２がオン状態に遷
移して電位補正手段によるオフセット電圧補正機能が作
用する。すなわち、この時、コンデンサＣ７１がダイオ
ードＤ１１、抵抗Ｒ７６を介して第２電源電位ＧＮＤに
接地されることによって充電され、コンデンサＣ７１に
充電電荷が蓄積されるに従ってＦＥＴＱ７９がオン状態
に遷移して、ＦＥＴＱ７６のオン抵抗に流れる電流を増
大させる。つまり、コンデンサＣ７１の充電電荷量でＦ
ＥＴＱ７６のオン抵抗に流れる電流の増大量が決定され
る。The potential correcting means includes resistors R74 to R76, R
78, R79, a capacitor C71, a diode D11, and FETs Q79 and Q82. When the clock is at the “H” level and the comparator output OUT is at the “L” level, the FET Q82 transitions to the ON state, and the offset voltage correction function by the potential correction means operates. That is, at this time, the capacitor C71 is charged by being grounded to the second power supply potential GND via the diode D11 and the resistor R76, and as the charged charge is accumulated in the capacitor C71, the FET Q79 shifts to the on state, and the FET Q76 Increase the current flowing through the on-resistance. That is, F is the charge amount of the capacitor C71.
The amount of increase in the current flowing through the ON resistance of ETQ 76 is determined.
【００５１】次に、本実施形態のオフセット電圧自動補
正機能付きコンパレータにおける動作、特に過電圧（過
電流）検出方法について説明する。先ず、第１抵抗Ｒ７
２および第２抵抗Ｒ７１の抵抗値を等しいもの（Ｒ７１
＝Ｒ７２）とし、抵抗Ｒ７３を不平衡電位設定手段とし
て追加することにより、当該コンパレータのオフセット
電圧はプラス側（ＶOFF+）のみ（反転端子電位＜非反転
端子電位）とする。Next, the operation of the comparator having the automatic offset voltage correction function of the present embodiment, in particular, a method of detecting an overvoltage (overcurrent) will be described. First, the first resistor R7
2 and the second resistor R71 having the same resistance value (R71
= R72), and the resistor R73 is added as an unbalanced potential setting means, so that the offset voltage of the comparator is only on the plus side (VOFF +) (inverted terminal potential <non-inverted terminal potential).
【００５２】次に、“Ｈ”レベルが２０［μｓ］で
“Ｌ”レベルが２［ｍｓ］のデューティ比の極めて低い
のクロックＣＬＫをクロック生成手段から生成する。当
該コンパレータの出力ＯＵＴが“Ｈ”レベルから“Ｌ”
レベルになると、クロックＣＬＫが“Ｈ”レベルである
２０［μｓ］の間、アナログスイッチＳ７１がオフし、
アナログスイッチＳ７２，Ｓ７３がオンする。アナログ
スイッチＳ７２がオンとなることによって、差動トラン
ジスタ対への入力電圧の差が零になるので、当該コンパ
レータ出力ＯＵＴは“Ｌ”レベルを維持することにな
る。Next, an extremely low duty ratio clock CLK having an "H" level of 20 [μs] and an "L" level of 2 [ms] is generated from the clock generation means. The output OUT of the comparator changes from “H” level to “L” level.
Level, the analog switch S71 is turned off for 20 [μs], when the clock CLK is at the “H” level,
The analog switches S72 and S73 are turned on. When the analog switch S72 is turned on, the difference between the input voltages to the differential transistor pair becomes zero, so that the comparator output OUT maintains the “L” level.
【００５３】また、アナログスイッチＳ７３がオンとな
ることによって、ＦＥＴＱ８２がオン状態に遷移して、
電位補正手段のコンデンサＣ７１が第１電源電位ＶＢに
よって充電され、所定電荷量（スレシホールドレベル以
上となる電荷量）だけ充電されるとＦＥＴＱ７９がオン
状態に遷移して、ＦＥＴＱ７６のオン抵抗を流れる電流
が増大してその電圧降下が大きくなる。これにより、Ｆ
ＥＴＱ７６のゲート電位は上昇していき当該コンパレー
タのオフセット電圧を減少させるように機能することと
なる。When the analog switch S73 is turned on, the FET Q82 is turned on, and
When the capacitor C71 of the potential correction means is charged by the first power supply potential VB and charged by a predetermined amount of charge (amount of charge equal to or higher than the threshold level), the FET Q79 transitions to the ON state and flows through the ON resistance of the FET Q76. The current increases and the voltage drop increases. Thereby, F
The gate potential of the ETQ 76 rises and functions to reduce the offset voltage of the comparator.
【００５４】この時、ＦＥＴＱ７６のソース電位は相対
的に下がるので、ＦＥＴＱ７５を流れる電流が減少し、
それによりＦＥＴＱ７１，Ｑ７２，Ｑ７７，Ｑ７８を流
れる電流が増加する。これにより、ＦＥＴＱ８３のゲー
ト電位が低下するのでＦＥＴＱ８３はオフ状態に向って
遷移し、当該コンパレータの出力ＯＵＴが上昇して、Ａ
ＮＤゲートＧＡ１の出力が“Ｌ”レベルに遷移する。そ
のため、アナログスイッチＳ７３がオフし、ＦＥＴＱ８
２がオフ状態に遷移することとなり、電位補正手段によ
るオフセット電圧の補正作用が停止する。この時、当該
コンパレータのオフセット電圧は上述の通り減少してお
り、この補正状態はコンデンサＣ７１の蓄積電荷量とし
て記憶されることとなる。At this time, since the source potential of the FET Q76 is relatively lowered, the current flowing through the FET Q75 decreases,
As a result, the current flowing through the FETs Q71, Q72, Q77, Q78 increases. As a result, the gate potential of the FET Q83 decreases, so that the FET Q83 transitions to the off state, the output OUT of the comparator increases, and A
The output of ND gate GA1 transitions to "L" level. Therefore, the analog switch S73 is turned off, and the FET Q8
2 changes to the off state, and the action of correcting the offset voltage by the potential correcting means stops. At this time, the offset voltage of the comparator has decreased as described above, and this correction state is stored as the amount of charge stored in the capacitor C71.
【００５５】次に、クロックＣＬＫが“Ｌ”レベルの期
間では、アナログスイッチＳ７１〜Ｓ７３を元の接続状
態に戻して、当該コンパレータによる被検出電圧の基準
電圧との比較を行う。この時、当該コンパレータのオフ
セット電圧は減少して前回の比較におけるものより小さ
くなっている。電位補正手段の補正作用によっては、オ
フセット電圧が零を超えて、若干のマイナスオフセット
になることもある。以上の電位補正手段によるオフセッ
ト電圧の補正を数回繰り返せば、当該コンパレータのオ
フセット電圧は略零電位「０［Ｖ］」（若しくは、若干
のマイナス電位）になり、オフセット電圧を零とした正
確な電圧比較（過電圧検出または過電流検出）が可能と
なる。Next, while the clock CLK is at the "L" level, the analog switches S71 to S73 are returned to the original connection state, and the detected voltage is compared with the reference voltage by the comparator. At this time, the offset voltage of the comparator decreases and becomes smaller than that in the previous comparison. Depending on the correction operation of the potential correction means, the offset voltage may exceed zero and become a slight negative offset. If the offset voltage correction by the above-described potential correcting means is repeated several times, the offset voltage of the comparator becomes substantially zero potential “0 [V]” (or a slight negative potential), and the correct offset voltage becomes zero. Voltage comparison (overvoltage detection or overcurrent detection) becomes possible.
【００５６】以上のように、本実施形態のオフセット電
圧自動補正機能付きコンパレータでは、従来のようにオ
フセット電圧調整用の外部端子や付属素子を必要とせ
ず、コンパレータ内でオフセット電圧を自動的に補正す
ることができるので、温度変化によるオフセット電圧の
バラツキについても、温度ドリフトによる誤差の影響を
無くすことができ、２つの入力信号について行われる電
圧比較の精度を高め、特に過電圧（過電流）の検出も正
確に行うことができる。As described above, the comparator with the automatic offset voltage correction function of the present embodiment does not require an external terminal for adjusting the offset voltage or an accessory element unlike the conventional one, and automatically corrects the offset voltage in the comparator. As a result, the influence of errors due to temperature drift can be eliminated even with respect to variations in offset voltage due to temperature changes, the accuracy of voltage comparison performed between two input signals can be improved, and overvoltage (overcurrent) detection in particular Can also be done accurately.
【００５７】〔第２の実施形態〕次に、第２の実施形態
のオフセット電圧自動補正機能付きコンパレータについ
て、図２を参照して説明する。第２の実施形態のコンパ
レータは、基準電圧（第１電圧）を反転端子ＴＰに、被
検出電圧（第２電圧）を非反転端子ＴＮにそれぞれ入力
して、これら電圧の比較を行うものである。[Second Embodiment] Next, a comparator having an automatic offset voltage correction function according to a second embodiment will be described with reference to FIG. The comparator according to the second embodiment compares a reference voltage (first voltage) to an inverting terminal TP and a detected voltage (second voltage) to a non-inverting terminal TN, and compares these voltages. .
【００５８】図２において、本実施形態のオフセット電
圧自動補正機能付きコンパレータは、第１の実施形態の
オフセット電圧自動補正機能付きコンパレータ（図１）
において、不平衡電位設定手段である抵抗Ｒ７３を、差
動トランジスタ対の第１トランジスタ側におけるＦＥＴ
Ｑ７６のソースに直列接続したもので、非反転端子ＴＮ
の電位が反転端子ＴＰの電位と所定電位の差に等しいと
きに当該コンパレータの出力ＯＵＴが反転するように所
定電位が設定されることとなる。すなわち、抵抗Ｒ７３
は当該コンパレータのオフセット電圧をマイナス側に振
らせて（オフセット電圧ＶOFF-）、被検出電圧の電位上
昇判定をより厳しめに設定する。In FIG. 2, the comparator with the automatic offset voltage correction function of the present embodiment is the comparator with the automatic offset voltage correction function of the first embodiment (FIG. 1).
, A resistor R73, which is an unbalanced potential setting means, is connected to the FET on the first transistor side of the differential transistor pair.
It is connected in series to the source of Q76 and has a non-inverting terminal TN
Is set so that the output OUT of the comparator is inverted when the potential of the comparator is equal to the difference between the potential of the inverting terminal TP and the predetermined potential. That is, the resistor R73
Shifts the offset voltage of the comparator to the negative side (offset voltage VOFF-) and sets the potential rise of the detected voltage more strictly.
【００５９】また、不平衡電位設定手段の接続位置の変
更に伴って、電位補正手段が接続される位置も、差動ト
ランジスタ対の第２トランジスタ側のＦＥＴＱ７１のオ
ン抵抗に直列接続されるようにＦＥＴＱ７１のソースに
接続されることとなる。クロックＣＬＫが“Ｈ”レベル
で且つ当該コンパレータ出力ＯＵＴが“Ｈ”レベルであ
る時に、ＦＥＴＱ８２がオン状態に遷移して電位補正手
段によるオフセット電圧補正機能が作用するが、この
時、コンデンサＣ７１がダイオードＤ１１、抵抗Ｒ７６
を介して第２電源電位ＧＮＤに接地されることによって
充電され、ＦＥＴＱ７９がオン状態に遷移してＦＥＴＱ
７１のオン抵抗に流れる電流を増大させる。つまり、コ
ンデンサＣ７１の充電電荷量でＦＥＴＱ７１のオン抵抗
に流れる電流の増大量が決定されることになる。Further, with the change of the connection position of the unbalanced potential setting means, the position where the potential correction means is connected is also connected in series with the on-resistance of the FET Q71 on the second transistor side of the differential transistor pair. It will be connected to the source of FET Q71. When the clock CLK is at the "H" level and the comparator output OUT is at the "H" level, the FET Q82 transitions to the ON state and the offset voltage correcting function by the potential correcting means operates. D11, resistor R76
Is charged by being grounded to the second power supply potential GND through the FET Q79.
The current flowing through the on-resistance 71 is increased. That is, the amount of increase in the current flowing through the on-resistance of the FET Q71 is determined by the amount of charge in the capacitor C71.
【００６０】次に、本実施形態のオフセット電圧自動補
正機能付きコンパレータにおける動作、特に過小電圧
（微小電流）検出方法について説明する。先ず、第１抵
抗Ｒ７２および第２抵抗Ｒ７１の抵抗値を等しいもの
（Ｒ７１＝Ｒ７２）とし、抵抗Ｒ７３を不平衡電位設定
手段として追加することにより、当該コンパレータのオ
フセット電圧はマイナス側（ＶOFF-）のみ（反転端子電
位＞非反転端子電位）とする。Next, the operation of the comparator having the automatic offset voltage correction function of the present embodiment, in particular, a method of detecting an undervoltage (small current) will be described. First, the first resistor R72 and the second resistor R71 have the same resistance value (R71 = R72), and the resistor R73 is added as an unbalanced potential setting means, so that the offset voltage of the comparator becomes negative (VOFF-). Only (inverted terminal potential> non-inverted terminal potential).
【００６１】次に、“Ｈ”レベルが２０［μｓ］で
“Ｌ”レベルが２［ｍｓ］のデューティ比の極めて低い
のクロックＣＬＫをクロック生成手段から生成する。当
該コンパレータの出力ＯＵＴが“Ｌ”レベルから“Ｈ”
レベルになると、クロックＣＬＫが“Ｈ”レベルである
２０［μｓ］の間、アナログスイッチＳ７１がオフし、
アナログスイッチＳ７２，Ｓ７３がオンする。アナログ
スイッチＳ７２がオンとなることによって、差動トラン
ジスタ対への入力電圧の差が零になるので、当該コンパ
レータ出力ＯＵＴは“Ｈ”レベルを維持することにな
る。Next, an extremely low duty ratio clock CLK having an "H" level of 20 [μs] and an "L" level of 2 [ms] is generated from the clock generation means. The output OUT of the comparator changes from “L” level to “H”.
Level, the analog switch S71 is turned off for 20 [μs], when the clock CLK is at the “H” level,
The analog switches S72 and S73 are turned on. When the analog switch S72 is turned on, the difference between the input voltages to the differential transistor pair becomes zero, so that the comparator output OUT maintains the “H” level.
【００６２】また、アナログスイッチＳ７３がオンとな
ることによって、ＦＥＴＱ８２がオン状態に遷移して、
電位補正手段のコンデンサＣ７１がダイオードＤ１１、
抵抗Ｒ７６を介して第２電源電位ＧＮＤに接地されるこ
とによって充電され、所定電荷量（スレシホールドレベ
ル以上となる電荷量）だけ充電されるとＦＥＴＱ７９が
オン状態に遷移して、ＦＥＴＱ７１のオン抵抗を流れる
電流が増大してその電圧降下が大きくなる。これによ
り、ＦＥＴＱ７１のゲート電位は上昇していき当該コン
パレータのオフセット電圧を減少させるように機能する
こととなる。When the analog switch S73 is turned on, the FET Q82 is turned on, and
The capacitor C71 of the potential correction means is a diode D11,
The FET Q79 is charged by being grounded to the second power supply potential GND via the resistor R76, and when charged by a predetermined amount of charge (the amount of charge equal to or higher than the threshold level), the FET Q79 is turned on and the FET Q71 is turned on. The current flowing through the resistor increases and the voltage drop increases. As a result, the gate potential of the FET Q71 rises and functions to reduce the offset voltage of the comparator.
【００６３】この時、ＦＥＴＱ７１のソース電位は相対
的に下がるので、ＦＥＴＱ７２を流れる電流が減少し、
それによりＦＥＴＱ７８，Ｑ７７の電流も減少する。こ
れにより、ＦＥＴＱ８３はオン状態に向って遷移し、当
該コンパレータの出力ＯＵＴが低下して、ＦＥＴＱ８２
がオフ状態に遷移することとなり、電位補正手段による
オフセット電圧の補正作用が停止する。この時、当該コ
ンパレータのオフセット電圧は上述の通り減少してお
り、この補正状態はコンデンサＣ７１の蓄積電荷量とし
て記憶されることとなる。At this time, since the source potential of the FET Q71 relatively decreases, the current flowing through the FET Q72 decreases,
Thereby, the currents of the FETs Q78 and Q77 also decrease. As a result, the FET Q83 makes a transition toward the ON state, and the output OUT of the comparator falls, and the FET Q82
Changes to the off state, and the action of correcting the offset voltage by the potential correcting means stops. At this time, the offset voltage of the comparator has decreased as described above, and this correction state is stored as the amount of charge stored in the capacitor C71.
【００６４】次に、クロックＣＬＫが“Ｌ”レベルの期
間では、アナログスイッチＳ７１〜Ｓ７３を元の接続状
態に戻して、当該コンパレータによる被検出電圧の基準
電圧との比較を行う。この時、当該コンパレータのオフ
セット電圧は減少して前回の比較におけるものより小さ
くなっている。電位補正手段の補正作用によっては、オ
フセット電圧が零を超えて、若干のプラスオフセットに
なることもある。以上の電位補正手段によるオフセット
電圧の補正を数回繰り返せば、当該コンパレータのオフ
セット電圧は略零電位「０［Ｖ］」（若しくは、若干の
プラス電位）になり、オフセット電圧を零とした正確な
電圧比較（第２電圧の電位上昇判定）が可能となる。Next, while the clock CLK is at the "L" level, the analog switches S71 to S73 are returned to the original connection state, and the detected voltage is compared with the reference voltage by the comparator. At this time, the offset voltage of the comparator decreases and becomes smaller than that in the previous comparison. Depending on the correction action of the potential correction means, the offset voltage may exceed zero and become a slight positive offset. If the offset voltage correction by the above-described potential correction means is repeated several times, the offset voltage of the comparator becomes substantially zero potential “0 [V]” (or a slight positive potential), and the correct offset voltage is set to zero. Voltage comparison (potential rise determination of the second voltage) becomes possible.
【００６５】以上のように、本実施形態のオフセット電
圧自動補正機能付きコンパレータでは、従来のようにオ
フセット電圧調整用の外部端子や付属素子を必要とせ
ず、コンパレータ内でオフセット電圧を自動的に補正す
ることができるので、温度変化によるオフセット電圧の
バラツキについても、温度ドリフトによる誤差の影響を
無くすことができ、２つの入力信号について行われる電
圧比較の精度を高め、特に、過小電圧（微小電流）の検
出も正確に行うことができる。As described above, the comparator with the automatic offset voltage correction function of the present embodiment does not require an external terminal for adjusting the offset voltage or an accessory element as in the related art, and automatically corrects the offset voltage in the comparator. As a result, the influence of errors due to temperature drift can be eliminated even with respect to variations in offset voltage due to temperature changes, the accuracy of voltage comparison performed between two input signals can be increased, and in particular, undervoltage (small current) Can be detected accurately.
【００６６】〔第１および第２の実施形態が適用される
第１具体例〕第１および第２の実施形態のオフセット電
圧自動補正機能付きコンパレータを適用する第１具体例
として、電源１０１の出力電圧ＶＢを負荷１０２に供給
する経路に、半導体スイッチとしての主制御ＦＥＴＱＡ
のドレインＤ−ソースＳＡを直列接続した構成の電源供
給制御装置を図３に例示する。図中、ＣＭＰ１に第１の
実施形態の過電流検出を行なうコンパレータが、ＣＭＰ
２に第２の実施形態の過小電流検出を行なうコンパレー
タがそれぞれ適用される。[First Specific Example to which the First and Second Embodiments are Applied] As a first specific example to which the comparator with an automatic offset voltage correction function according to the first and second embodiments is applied, the output of the power supply 101 is A main control FET QA as a semiconductor switch is provided on a path for supplying the voltage VB to the load 102.
FIG. 3 illustrates a power supply control device having a configuration in which the drain D-source SA is connected in series. In the figure, a comparator that performs overcurrent detection according to the first embodiment is added to CMP1.
2 is applied with the comparator for detecting an undercurrent according to the second embodiment.
【００６７】図３において、主制御ＦＥＴＱＡを駆動制
御する部分は、第１リファレンスＦＥＴＱＢ，第２リフ
ァレンスＦＥＴＱＣ、抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ１０，
ＲＧ，Ｒｒ１，Ｒｒ２、ツェナーダイオードＺＤ１、ダ
イオードＤ１、コンパレータＣＭＰ１，ＣＭＰ２、駆動
回路１１１およびスイッチＳＷ１を備えた構成である。
なお、同図中には、電源Ｅｎａｂｌｅ３０２、突入電流
の過電流判定を回避するマスキング３０３、オン／オフ
回数の積算による遮断制御を行なうＯＮ／ＯＦＦ計数積
算回路３０４、チャージポンプ３０５、並びに遮断ラッ
チ回路３０６についても表記されているが、本発明と直
接的に関係しないので説明を省略する。In FIG. 3, the parts for controlling the drive of the main control FET QA include a first reference FET QB, a second reference FET QC, resistors R1, R2, R5, R10,
The configuration includes RG, Rr1, Rr2, a Zener diode ZD1, a diode D1, comparators CMP1, CMP2, a drive circuit 111, and a switch SW1.
In the figure, a power supply Enable 302, a masking 303 for avoiding an overcurrent determination of an inrush current, an ON / OFF counting and integrating circuit 304 for performing a cutoff control by integrating ON / OFF times, a charge pump 305, and a cutoff latch circuit Although 306 is also described, since it is not directly related to the present invention, the description is omitted.
【００６８】半導体スイッチとしての主制御ＦＥＴＱＡ
は、より詳しくは図４に示すような構成を備えている。
図４において、主制御ＦＥＴＱＡは、内蔵抵抗ＲＧ、温
度センサ１２１、ラッチ回路１２２および過熱遮断用Ｆ
ＥＴＱＳを備えている。なお、ＺＤ１はゲートＧ−ソー
スＳＡ間を１２［Ｖ］に保ってゲートＧに過電圧が印加
されようとした場合にこれをバイパスさせるツェナーダ
イオードである。つまり、主制御ＦＥＴＱＡは、主制御
ＦＥＴＱＡが規定以上の温度まで上昇したことが温度セ
ンサ１２１によって検出された場合には、その旨の検出
情報がラッチ回路１２２に保持され、ゲート遮断回路と
しての過熱遮断用ＦＥＴＱＳがオン動作となることによ
って、主制御ＦＥＴＱＡを強制的にオフ制御する過熱遮
断機能を備えている。また、本具体例の電源供給制御装
置では、負荷１０２または主制御ＦＥＴＱＡと負荷１０
２間において発生する短絡故障による過電流、或いは不
完全短絡故障による異常電流に対する保護機能をも備え
ている。Main control FET QA as semiconductor switch
Has a configuration as shown in FIG. 4 in more detail.
In FIG. 4, a main control FET QA includes a built-in resistor RG, a temperature sensor 121, a latch circuit 122, and an overheat cutoff F.
It has ETQS. Note that ZD1 is a Zener diode that bypasses an overvoltage applied to the gate G while maintaining the voltage between the gate G and the source SA at 12 [V]. That is, when the temperature sensor 121 detects that the temperature of the main control FET QA has risen to a temperature equal to or higher than the specified value, the main control FET QA holds the detection information to that effect in the latch circuit 122, and overheats as a gate cutoff circuit. An overheat shut-off function is provided for forcibly turning off the main control FET QA by turning on the shut-off FET QS. Further, in the power supply control device of this specific example, the load 102 or the main control FET QA and the load 10
It also has a protection function against an overcurrent due to a short-circuit fault occurring between the two or an abnormal current due to an incomplete short-circuit fault.
【００６９】第１リファレンスＦＥＴＱＢおよび抵抗Ｒ
ｒ１は、過電流検出における基準電圧を発生する手段で
ありコンパレータＣＭＰ１の反転端子に供給される。コ
ンパレータＣＭＰ１の非反転端子には、主制御ＦＥＴＱ
ＡのドレインＤ−ソースＳＡ間電圧ＶDSAを抵抗Ｒ１と
抵抗Ｒ２とで分圧した電圧が抵抗Ｒ５を介して供給され
ている。また、コンパレータＣＭＰ１の反転端子には、
第１リファレンスＦＥＴＱＢのドレインＤ−ソースＳＢ
間電圧ＶDSBが供給されている。First reference FET QB and resistor R
r1 is a means for generating a reference voltage for overcurrent detection, and is supplied to the inverting terminal of the comparator CMP1. The non-inverting terminal of the comparator CMP1 has a main control FET Q
A voltage obtained by dividing the voltage VDSA between the drain D and the source SA of A by the resistors R1 and R2 is supplied via the resistor R5. Also, the inverting terminal of the comparator CMP1
The drain D-source SB of the first reference FET QB
An inter-voltage VDSB is supplied.
【００７０】次に、本具体例の電源供給制御装置におけ
る電源供給制御方法を説明する。具体的な動作説明を行
う前に、図５および図６を参照して、利用する原理につ
いて説明する。ここで、図５はオフ状態からオン状態へ
の遷移時のドレイン−ソース間電圧の立ち下がり特性の
説明図、図６は概念的回路図である。なお、本明細書中
ではＦＥＴの素子特性における「ピンチオフ領域」およ
び「オーミック領域」という語を用いるが、これら語の
正確な定義については、“Analysis and Design of ANA
LOG INTEGRATED CIRCUITS”（Third Edition），PAUL
R. GRAY，ROBERTG MEYER著の６６頁を参照されたい。Next, a power supply control method in the power supply control device of this embodiment will be described. Before giving a specific description of the operation, the principle of use will be described with reference to FIGS. Here, FIG. 5 is an explanatory diagram of a fall characteristic of a drain-source voltage at the time of transition from an off state to an on state, and FIG. 6 is a conceptual circuit diagram. In this specification, the terms “pinch-off region” and “ohmic region” in the device characteristics of FETs are used.
LOG INTEGRATED CIRCUITS ”(Third Edition), PAUL
See page 66 of R. GRAY, ROBERTG MEYER.
【００７１】半導体スイッチとして主制御ＦＥＴＱＡを
使用した場合、電源１０１から負荷１０２への電力供給
経路は、概念的に図６に示すような回路として表され
る。負荷１０２には電力供給経路の配線インダクタンス
Ｌ０と配線抵抗Ｒ０とを含む。このような電力供給経路
の一部を成す主制御ＦＥＴＱＡのドレイン−ソース間電
圧ＶDSは、主制御ＦＥＴＱＡがオフ状態からオン状態へ
遷移する際の立ち下がり電圧特性として、図５に示す如
くなる。即ち、短絡の場合、基準負荷（通常動作）の場
合、負荷１０２が抵抗１［ＫΩ］の場合についての立ち
下がり電圧特性である。このように、立ち下がり特性
は、電力供給経路および負荷の状態、即ち、経路が持つ
配線インダクタンス並びに配線抵抗および短絡抵抗に基
づく時定数に応じて変化する。When the main control FET QA is used as a semiconductor switch, a power supply path from the power supply 101 to the load 102 is conceptually represented as a circuit as shown in FIG. The load 102 includes a wiring inductance L0 and a wiring resistance R0 of the power supply path. The drain-source voltage VDS of the main control FET QA which forms a part of such a power supply path is as shown in FIG. 5 as a falling voltage characteristic when the main control FET QA transitions from the off state to the on state. That is, it is a falling voltage characteristic in the case of a short circuit, a reference load (normal operation), and a case where the load 102 has a resistance of 1 KΩ. As described above, the fall characteristic changes according to the state of the power supply path and the load, that is, the time constant based on the wiring inductance and the wiring resistance and the short-circuit resistance of the path.
【００７２】図５において、主制御ＦＥＴＱＡがオン状
態に遷移してドレイン−ソース間電圧ＶDSが飽和するま
での期間は、主制御ＦＥＴＱＡはピンチオフ領域で動作
する。また、負荷１０２の抵抗が１［ＫΩ］のときのド
レイン−ソース間電圧ＶDSの変化について、次のように
考察できる。つまり、第１に、例えば主制御ＦＥＴＱＡ
に日立製の「ＨＡＦ２００１」を使用した場合、電源電
圧１２［Ｖ］のとき、ドレイン電流ＩＤ＝１２［ｍＡ］
だから、ゲート−ソース間電圧ＶTGS は、ほぼしきい値
電圧１．６［Ｖ］に維持される。第２に、駆動回路１１
１によるゲート（Ｇ）への充電は継続されるから、この
まま行くとゲート−ソース間電圧ＶTGSは上昇して行っ
てしまうが、ドレイン−ソース間電圧ＶDSが低下して、
ゲートードレイン間の容量ＣGDを放電させるので、ゲー
ト−ソース間電圧ＶTGS に達する電荷を吸収してしまう
ことになる。即ち、ドレイン−ソース間電圧ＶDSはゲー
ト−ソース間電圧ＶTGS に達した電荷が電位上昇を生じ
させないだけの電荷をゲート−ドレイン間の容量ＣGDか
ら放電させるような速度で降下することになる。これに
より、ゲート−ソース間電圧ＶTGS は約１．６［Ｖ］に
維持される。In FIG. 5, the main control FET QA operates in a pinch-off region until the main control FET QA transitions to the ON state and the drain-source voltage VDS is saturated. The change in the drain-source voltage VDS when the resistance of the load 102 is 1 [KΩ] can be considered as follows. That is, first, for example, the main control FET QA
When "HAF2001" manufactured by Hitachi is used, the drain current ID = 12 [mA] when the power supply voltage is 12 [V].
Therefore, the gate-source voltage VTGS is maintained at approximately 1.6 [V]. Second, the driving circuit 11
Since the charging of the gate (G) by 1 is continued, the gate-source voltage VTGS rises and goes as it is, but the drain-source voltage VDS decreases,
Since the capacitance CGD between the gate and the drain is discharged, the charge reaching the gate-source voltage VTGS is absorbed. In other words, the drain-source voltage VDS drops at such a rate that the charge reaching the gate-source voltage VTGS does not cause an increase in the potential, and is discharged from the gate-drain capacitor CGD. As a result, the gate-source voltage VTGS is maintained at about 1.6 [V].
【００７３】また、負荷抵抗＝１［ＫΩ］時のドレイン
−ソース間電圧ＶDSの変化について、次のような解釈も
可能である。つまり、主制御ＦＥＴＱＡがオン状態に遷
移した後の各経過時点で、駆動回路１１１によってゲー
ト（Ｇ）に送られる充電電荷を吸収し、真のゲート（Ｔ
Ｇ）の電圧ＶTGS を一定に保つようなドレイン−ソース
間電圧ＶDSの値を表している。したがって、ある経過時
間の後にドレイン−ソース間電圧ＶDSが図５の負荷抵抗
＝１［ＫΩ］時の曲線より上側にあれば、ゲート−ソー
ス間電圧ＶTGS は１．６［Ｖ］よりも高くなっているこ
とを意味する。The following interpretation is possible for the change in the drain-source voltage VDS when the load resistance is 1 [KΩ]. That is, at each lapse of time after the main control FET QA has transitioned to the ON state, the charged charge sent to the gate (G) by the drive circuit 111 is absorbed and the true gate (T
G) indicates the value of the drain-source voltage VDS which keeps the voltage VTGS constant. Therefore, if the drain-source voltage VDS is above the curve at the time of load resistance = 1 [KΩ] in FIG. 5 after a certain elapsed time, the gate-source voltage VTGS becomes higher than 1.6 [V]. Means that.
【００７４】さらに、同一経過時間における図５の負荷
抵抗＝１［ＫΩ］時の曲線からの距離をΔＶDSGAP とす
ると、ΔＶDSGAP ×ＣGD分の電荷をゲート−ソース間電
圧ＶTGS から引き去れば、ゲート−ソース間電圧ＶTGS
は１．６［Ｖ］になることを意味する。換言すれば、ゲ
ート−ソース間電圧ＶTGS は１．６［Ｖ］からこの電荷
分だけ電位が上昇していることを意味する。このことを
式で示せば次式となる。 ＶTGS −１．６＝ΔＶDSGAP ×２ＣGD／（ＣGS＋２ＣGD） 即ち、ΔＶDSGAP は（ゲート−ソース間電圧ＶTGS −
１．６［Ｖ］）に比例する。Further, assuming that the distance from the curve at the same elapsed time when the load resistance in FIG. Source voltage VTGS
Means 1.6 [V]. In other words, the gate-source voltage VTGS is increased from 1.6 [V] by this charge. This can be expressed by the following equation. VTGS-1.6 = ΔVDSGAP × 2CGD / (CGS + 2CGD) That is, ΔVDSGAP is (gate-source voltage VTGS−
1.6 [V]).
【００７５】なお、ドレイン電流ＩＤがゼロの時はゲー
トを充電する回路およびミラー容量だけでドレイン−ソ
ース間電圧ＶDSの曲線は決まるが、ドレイン電流ＩＤが
流れると、回路のインダクタンスＬC および回路全体の
抵抗ＲC の影響を受けることになる。ドレイン電流ＩＤ
が増大するに連れてドレイン−ソース間電圧ＶDSの曲線
は浮き上がって行くが、完全短絡（デッドショート）の
ようにドレイン電流ＩＤが大きくなると、ドレイン電流
ＩＤの立ち上り勾配はゲートを充電する回路による充電
速度で決まる一定値に収れんし、したがってゲート−ソ
ース間電圧ＶTGS の曲線も収れんすることとなる。When the drain current ID is zero, the curve of the drain-source voltage VDS is determined only by the gate charging circuit and the Miller capacitance. However, when the drain current ID flows, the inductance LC of the circuit and the overall circuit It will be affected by the resistance RC. Drain current ID
As the current increases, the curve of the drain-source voltage VDS rises. However, when the drain current ID increases as in the case of a complete short circuit (dead short circuit), the rising gradient of the drain current ID becomes smaller due to the charging by the gate charging circuit. The curve converges to a constant value determined by the speed, and the curve of the gate-source voltage VTGS also converges.
【００７６】次に、以上の考察を踏まえて、本具体例の
電源供給制御装置の動作を説明する。先ず、主制御ＦＥ
ＴＱＡおよび基準電圧生成手段（第１リファレンスＦＥ
ＴＱＢ，抵抗Ｒｒ）について説明する。主制御ＦＥＴＱ
Ａと第１リファレンスＦＥＴＱＢは１０００：１のカレ
ントミラー（Current mirror）回路を構成し、両者のソ
ース電位が等しいときはドレイン電流ＩＤQA＝１０００
×ドレイン電流ＩＤQBとなる。したがって、主制御ＦＥ
ＴＱＡのドレイン電流としてＩＤQA＝５［Ａ］、第１リ
ファレンスＦＥＴＱＢのドレイン電流としてＩＤQB＝５
［ｍＡ］がそれぞれ流れているときは、主制御ＦＥＴＱ
Ａおよび第１リファレンスＦＥＴＱＢのそれぞれのドレ
イン−ソース間電圧ＶDSとゲート−ソース間電圧ＶTGS
は一致する。即ち、ＶDSA ＝ＶDSB 、ＶTGSA＝ＶTGSBと
なる。ここで、ＶDSA ，ＶDSB はそれぞれ主制御ＦＥＴ
ＱＡ，第１リファレンスＦＥＴＱＢのドレイン−ソース
間電圧であり、ＶTGSA，ＶTGSBはそれぞれ主制御ＦＥＴ
ＱＡ，第１リファレンスＦＥＴＱＢのゲート−ソース間
電圧である。Next, the operation of the power supply control device of this embodiment will be described based on the above considerations. First, the main control FE
TQA and reference voltage generating means (first reference FE)
TQB, resistance Rr) will be described. Main control FETQ
A and the first reference FET QB constitute a 1000: 1 current mirror circuit, and when both have the same source potential, the drain current IDQA = 1000
X Drain current IDQB. Therefore, the main control FE
IDQA = 5 [A] as the drain current of TQA, and IDQB = 5 as the drain current of the first reference FET QB.
When [mA] is flowing, the main control FET Q
A and the drain-source voltage VDS and the gate-source voltage VTGS of the first reference FET QB, respectively.
Matches. That is, VDSA = VDSB and VTGSA = VTGSB. Here, VDSA and VDSB are the main control FETs respectively.
QA is a drain-source voltage of the first reference FET QB, and VTGSA and VTGSB are main control FETs, respectively.
QA is the gate-source voltage of the first reference FET QB.
【００７７】したがって、第１リファレンスＦＥＴＱＢ
が完全にオン状態に遷移しているときは、抵抗Ｒｒ１の
両端にほぼ電源電圧ＶＢが印加されるから、主制御ＦＥ
ＴＱＡに接続する５［Ａ］負荷に等価な第１リファレン
スＦＥＴＱＢの負荷として、抵抗Ｒｒ１の抵抗値は、Ｒ
ｒ１＝１２［Ｖ］／５［ｍＡ］＝１．４［ＫΩ］として
決定される。Therefore, the first reference FET QB
Is completely turned on, the power supply voltage VB is substantially applied to both ends of the resistor Rr1.
As a load of the first reference FET QB equivalent to a 5 [A] load connected to TQA, the resistance value of the resistor Rr1 is R
It is determined that r1 = 12 [V] / 5 [mA] = 1.4 [KΩ].
【００７８】次に、ピンチオフ領域における動作につい
て説明する。主制御ＦＥＴＱＡがオフ状態からオン状態
になると、ドレイン電流ＩＤQAは回路抵抗で決まる最終
負荷電流値を目指して立ち上がって行く。また、主制御
ＦＥＴＱＡのゲート−ソース間電圧ＶTGSAは、ドレイン
電流ＩＤQAで決まる値を取り、ドレイン−ソース間電圧
ＶDSA の低下によるコンデンサ容量ＣGDのミラー効果で
ブレーキをかけられながら、これも立ち上がっていく。
さらに、第１リファレンスＦＥＴＱＢのゲート−ソース
間電圧ＶTGSBは、第１リファレンスＦＥＴＱＢが抵抗Ｒ
ｒ＝１．４［ＫΩ］を負荷とするソースフォロアとして
動作することにより決まる。Next, the operation in the pinch-off region will be described. When the main control FET QA changes from the off state to the on state, the drain current IDQA rises toward the final load current value determined by the circuit resistance. Further, the gate-source voltage VTGSA of the main control FET QA takes a value determined by the drain current IDQA, and this rises while being braked by the Miller effect of the capacitor CGD due to the decrease in the drain-source voltage VDSA. .
Further, the voltage VTGSB between the gate and the source of the first reference FET QB is equal to the resistance R
It is determined by operating as a source follower with r = 1.4 [KΩ] as a load.
【００７９】また、主制御ＦＥＴＱＡのゲート−ソース
間電圧ＶTGSAは、ドレイン電流ＩＤQAの増加に応じて大
きくなって行く。また、ＶDSA ＝ＶTGSA＋ＶTGD 、ＶDS
B ＝ＶTGSB＋ＶTGD の関係にあるから、ＶDSA −ＶDSB
＝ＶTGSA−ＶTGSB＝（ＩＤQA−ｎ×ＩＤQB）／Ｇｍとな
る。したがって、ドレイン−ソース間電圧の差ＶDSA−
ＶDSB を検出することにより、ドレイン電流の差ＩＤQA
−ｎ×ＩＤQBを得ることができる。但し、Ｇｍは主制御
ＦＥＴＱＡの伝達コンダクタンス、ｎは主制御ＦＥＴＱ
Ａと第１リファレンスＦＥＴＱＢのチャンネル幅比であ
る。The gate-source voltage VTGSA of the main control FET QA increases as the drain current IDQA increases. VDSA = VTGSA + VTGD, VDS
Since B = VTSGB + VTGD, VDSA-VDSB
= VTGSA-VTGSB = (IDQA-n * IDQB) / Gm. Therefore, the drain-source voltage difference VDSA-
By detecting VDSB, the drain current difference IDQA
−n × IDQB can be obtained. Here, Gm is the transmission conductance of the main control FET QA, and n is the main control FET QA.
A is the channel width ratio between A and the first reference FET QB.
【００８０】第１リファレンスＦＥＴＱＢのドレイン−
ソース間電圧ＶDSB はコンパレータＣＭＰ１に直接入力
され、主制御ＦＥＴＱＡのドレイン−ソース間電圧ＶDS
A は抵抗Ｒ１と抵抗Ｒ２で分圧した値がコンパレータＣ
ＭＰ１に入力される。即ち、 ＶDSA ×Ｒ１／（Ｒ１＋Ｒ２） ……（１） がコンパレータＣＭＰ１に入力されることになる。主制
御ＦＥＴＱＡがオン状態に遷移した直後は、第１リファ
レンスＦＥＴＱＢのドレイン−ソース間電圧ＶDSB ＞
（１）であるが、主制御ＦＥＴＱＡのドレイン電流ＩＤ
QAが増加するに連れて（１）は減少する。この時、ドレ
イン−ソース間電圧ＶDSB も減少し、ドレイン−ソース
間電圧ＶDSB の減少率より（１）の減少率の方が小さい
ので、ついには第１リファレンスＦＥＴＱＢのドレイン
−ソース間電圧ＶDSB より（１）が大きくなり、この
時、コンパレータＣＭＰ１の出力は“Ｈ”レベルから
“Ｌ”レベルに変化して、駆動回路１１１のオフ制御に
より、主制御ＦＥＴＱＡをオフ状態に遷移させる。The drain of the first reference FET QB
The source-to-source voltage VDSB is directly input to the comparator CMP1, and the drain-to-source voltage VDS of the main control FET QA is
A is a value obtained by dividing the voltage divided by the resistors R1 and R2 into the comparator C.
Input to MP1. That is, VDSA × R1 / (R1 + R2) (1) is input to the comparator CMP1. Immediately after the main control FET QA transitions to the ON state, the drain-source voltage VDSB of the first reference FET QB>
(1) The drain current ID of the main control FET QA
(1) decreases as QA increases. At this time, the drain-source voltage VDSB also decreases, and the decrease rate of (1) is smaller than the decrease rate of the drain-source voltage VDSB, so that the drain-source voltage VDSB of the first reference FET QB finally becomes ( 1) increases, and at this time, the output of the comparator CMP1 changes from the “H” level to the “L” level, and the main control FET QA is turned off by the off control of the drive circuit 111.
【００８１】なお、コンパレータＣＭＰ１では、ダイオ
ードＤ１と抵抗Ｒ５でヒステリシスが形成されている。
主制御ＦＥＴＱＡがオフ状態に遷移したとき、駆動回路
１１１のシンクトランジスタによりゲート電位は接地さ
れ、ダイオードＤ１のカソード側と主制御ＦＥＴＱＡの
ドレインＤ間の電位差は、ＶDSA ＋０．７［Ｖ］（ツェ
ナーダイオードＺＤ１の順方向電圧）になるので、抵抗
Ｒ１→抵抗Ｒ５→ダイオードＤ１の経路で電流が流れ、
コンパレータＣＭＰ１の“＋”入力端子の電位は、駆動
回路１１１がオン制御しているときより低下する。した
がって、オフ状態に遷移したときより小さいドレイン−
ソース間電圧の差ＶDSA −ＶDSB まで主制御ＦＥＴＱＡ
はオフ状態を維持し、その後オン状態に遷移することと
なる。なお、ヒステリシス特性の付け方にはいろいろな
方法があるが、これはその一例である。In the comparator CMP1, a hysteresis is formed by the diode D1 and the resistor R5.
When the main control FET QA transitions to the off state, the gate potential is grounded by the sink transistor of the drive circuit 111, and the potential difference between the cathode side of the diode D1 and the drain D of the main control FET QA is VDSA + 0.7 [V] (Zener (A forward voltage of the diode ZD1).
The potential of the “+” input terminal of the comparator CMP1 is lower than when the drive circuit 111 is performing ON control. Therefore, a smaller drain-
Main control FET QA up to source voltage difference VDSA-VDSB
Maintain the off state, and then transition to the on state. It should be noted that there are various methods for attaching the hysteresis characteristic, but this is one example.
【００８２】主制御ＦＥＴＱＡがオフ状態に遷移すると
きのドレイン−ソース間電圧ＶDSAをしきい値ＶDSAth
とすると、次式が成立する。 ＶDSAth −ＶDSB ＝Ｒ２／Ｒ１×ＶDSB ( at ５［ｍＡ］） ……（２） 過電流判定値は（２）式で決まることになる。The drain-source voltage VDSA when the main control FET QA transitions to the off state is set to the threshold value VDSAth
Then, the following equation is established. VDSAth−VDSB = R2 / R1 × VDSB (at 5 [mA]) (2) The overcurrent determination value is determined by equation (2).
【００８３】次に、オーミック領域における動作につい
て説明する。配線が正常な状態で、主制御ＦＥＴＱＡが
オン状態に遷移すると、主制御ＦＥＴＱＡは連続的にオ
ン状態を維持することとなるので、ゲート−ソース間電
圧ＶTGSA、ＶTGSBは１０［Ｖ］近くまで達し、主制御Ｆ
ＥＴＱＡ，第１リファレンスＦＥＴＱＢともオーミック
領域で動作する。Next, the operation in the ohmic region will be described. When the main control FET QA transitions to the ON state in a normal wiring state, the main control FET QA continuously maintains the ON state, so that the gate-source voltages VTGSA and VTGSB reach nearly 10 [V]. , Main control F
Both the ETQA and the first reference FET QB operate in the ohmic region.
【００８４】この領域ではドレイン−ソース間電圧ＶDS
とドレイン電流ＩＤの間には１対１の関係は無くなる。
日立製の「ＨＡＦ２００１」の場合、オン抵抗はドレイ
ン−ソース間電圧ＶDS＝１０［Ｖ］のとき、ＲDS（ON）
＝３０［ｍΩ］であるので、次式となる。 ＶDSB＝５［Ａ］×３０［ｍΩ］＝０．１５［Ｖ］ ＶDSA＝ＩＤQA×３０［ｍΩ］ ＶDSA−ＶDSB＝３０［ｍΩ］×（ＩＤQA−５［Ａ］） ……（３）In this region, the drain-source voltage VDS
And the drain current ID no longer has a one-to-one relationship.
In the case of “HAF2001” manufactured by Hitachi, the on-resistance is RDS (ON) when the drain-source voltage VDS = 10 [V].
= 30 [mΩ], so that VDSB = 5 [A] × 30 [mΩ] = 0.15 [V] VDSA = IDQA × 30 [mΩ] VDSA−VDSB = 30 [mΩ] × (IDQA-5 [A]) (3)
【００８５】また、配線の短絡等でドレイン電流ＩＤQA
が増加すると式（３）の値が大きくなり、過電流判定値
を超えると主制御ＦＥＴＱＡをオフ状態に遷移させる。
この後は上記ピンチオフ領域の状態に移り、主制御ＦＥ
ＴＱＡはオン状態およびオフ状態への遷移を繰り返し
て、最終的に過熱遮断に至る。なお、過熱遮断に至る前
に、配線が正常に復帰すれば（間欠的短絡故障の例）、
主制御ＦＥＴＱＡは連続的にオン状態を維持するように
なり、オーミック領域の動作に戻る。Also, if the drain current IDQA
Increases, the value of equation (3) increases, and when the current exceeds the overcurrent determination value, the main control FET QA is turned off.
Thereafter, the state shifts to the state of the pinch-off region and the main control FE
The TQA repeats a transition to an on state and an off state, eventually leading to overheating cutoff. If the wiring returns to normal before the overheat interruption (example of intermittent short-circuit failure),
The main control FET QA continuously maintains the ON state, and returns to the operation in the ohmic region.
【００８６】図７には、本実施形態の電源供給制御装置
における主制御ＦＥＴＱＡの電流と電圧の波形図を例示
している。ここで、図７（ａ）はドレイン電流ＩＤ
（Ａ）を、図７（ｂ）はドレイン−ソース間電圧ＶDSを
それぞれ示し、図中、は正常動作の場合、は過負荷
（ソース〜負荷間の配線短絡抵抗を含む）の場合であ
る。過負荷状態の場合（図中）は、上述のように主制
御ＦＥＴＱＡのオン／オフ制御を繰り返し行って、主制
御ＦＥＴＱＡの周期的な発熱作用によって、過熱遮断保
護機能を働かせている。FIG. 7 illustrates a waveform diagram of the current and voltage of the main control FET QA in the power supply control device of the present embodiment. Here, FIG. 7A shows the drain current ID.
FIG. 7A shows the drain-source voltage VDS, and FIG. 7B shows the case of normal operation and the case of overload (including the short-circuit resistance between the source and the load). In the case of an overload state (in the figure), the on / off control of the main control FET QA is repeatedly performed as described above, and the overheat cutoff protection function is activated by the periodic heating action of the main control FET QA.
【００８７】以上のように、本具体例の電源供給制御装
置では、電流検出を行うために電力の供給経路に直列接
続されるシャント抵抗を不要とし、高精度の過電流検出
が可能であり、装置全体としての熱損失を抑えることが
でき、また、完全短絡による過電流検出のみならず、あ
る程度の短絡抵抗を持つ不完全短絡などのレアショート
が発生した場合の異常電流をもハードウェア回路によっ
て連続的に検出可能である。As described above, the power supply control device of the present embodiment does not require a shunt resistor connected in series to the power supply path to detect the current, and enables highly accurate overcurrent detection. The heat loss of the entire device can be suppressed, and not only the overcurrent detection due to a complete short circuit, but also the abnormal current in the event of a rare short circuit such as an incomplete short circuit with a certain degree of short circuit resistance is handled by a hardware circuit. It can be detected continuously.
【００８８】また、過小電流検出については、第２リフ
ァレンスＦＥＴＱＣおよび抵抗Ｒｒ２が過小電流検出に
おける基準電圧を発生して、コンパレータＣＭＰ２の反
転端子に供給し、該コンパレータＣＭＰ２の非反転端子
に、主制御ＦＥＴＱＡのソースＳＡ電圧ＶSAを供給する
構成で行われる。さらに、コンパレータＣＭＰ２の出力
を用いて電流検出信号を得たい場合には、図８に示すよ
うに、トランジスタＱ９１および抵抗Ｒ９１，Ｒ９２，
Ｒｒ２の回路をチップ１１０の外部端子Ｔ１５，Ｔ１６
に付加接続すればよい。As for undercurrent detection, the second reference FET QC and the resistor Rr2 generate a reference voltage for undercurrent detection and supply the reference voltage to the inverting terminal of the comparator CMP2. This is performed in a configuration in which the source SA voltage VSA of the FET QA is supplied. When it is desired to obtain a current detection signal using the output of the comparator CMP2, as shown in FIG. 8, the transistor Q91 and the resistors R91, R92,
The circuit of Rr2 is connected to the external terminals T15 and T16 of the chip 110.
May be additionally connected.
【００８９】なお、コンパレータＣＭＰ１，ＣＭＰ２の
内部で使用する“Ｈ”レベルが２０［μｓ］で“Ｌ”レ
ベルが２［ｍｓ］のデューティ比の極めて低いクロック
ＣＬＫについては、別途クロック生成手段を構成する必
要がなく、チャージポンプ３０５用のクロックを分周し
て使用すればよい。また、上記第１および第２の実施形
態のオフセット電圧自動補正機能付きコンパレータの適
用は、このような具体例の電源供給制御装置に限定され
るものではなく、２つの入力信号について電圧比較を行
なう用途であればどのような形態であっても適用でき、
高精度の電圧比較を実現することができる。It is to be noted that, for the clock CLK having an "H" level of 20 [μs] and an "L" level of 2 [ms], which is used inside the comparators CMP1 and CMP2 and having an extremely low duty ratio, a separate clock generation means is provided. It is not necessary to divide the clock for the charge pump 305 and use it. Further, the application of the comparator having the automatic offset voltage correction function of the first and second embodiments is not limited to the power supply control device of such a specific example, and the voltage comparison is performed for two input signals. It can be applied in any form as long as it is used,
A highly accurate voltage comparison can be realized.
【００９０】〔第３の実施形態〕次に、第３の実施形態
のオフセット電圧自動補正機能付きコンパレータについ
て、図９を参照して説明する。第３の実施形態のコンパ
レータは、第２の実施形態と同様に、基準電圧（第１電
圧）を反転端子ＴＰに、被検出電圧（第２電圧）を非反
転端子ＴＮにそれぞれ入力して、これらの電圧を比較す
るものである。[Third Embodiment] Next, a comparator with an automatic offset voltage correction function according to a third embodiment will be described with reference to FIG. As in the second embodiment, the comparator according to the third embodiment inputs a reference voltage (first voltage) to an inversion terminal TP and a detected voltage (second voltage) to a non-inversion terminal TN. These voltages are compared.
【００９１】図９において、本実施形態のオフセット電
圧自動補正機能付きコンパレータは、第１または第２の
実施形態のオフセット電圧自動補正機能付きコンパレー
タ（図１または図２）において、差動トランジスタ対を
ＰチャネルＭＯＳＦＥＴＱ７１，Ｑ７６，Ｑ８６で構成
したものであり、ＦＥＴＱ８６はＦＥＴＱ８４および電
流源ＳＩ２とのカレントミラー回路により電流を安定化
させている。その他の構成については、第２の実施形態
のオフセット電圧自動補正機能付きコンパレータ（図
２）の構成と類似し、動作（過小電圧検出方法）につい
ても第２の実施形態と同様である。In FIG. 9, the comparator with the automatic offset voltage correction function according to the present embodiment is the same as the comparator with the automatic offset voltage correction function according to the first or second embodiment (FIG. 1 or FIG. 2). It is composed of P-channel MOSFETs Q71, Q76 and Q86, and the FET Q86 stabilizes the current by a current mirror circuit with the FET Q84 and the current source SI2. The other configuration is similar to the configuration of the comparator with the automatic offset voltage correction function of the second embodiment (FIG. 2), and the operation (undervoltage detection method) is the same as that of the second embodiment.
【００９２】図９において、本実施形態のオフセット電
圧自動補正機能付きコンパレータは、不平衡電位設定手
段となる抵抗Ｒ７３を、差動トランジスタ対の第２トラ
ンジスタＦＥＴＱ７１側の第２抵抗Ｒ７１と直列に接続
し、非反転端子ＴＮの電位が反転端子ＴＰの電位と所定
電位の差に等しいときに当該コンパレータの出力ＯＵＴ
が反転するように所定電位を設定するものである。すな
わち、抵抗Ｒ７３は当該コンパレータのオフセット電圧
をマイナス側に振らせて（オフセット電圧ＶOFF-）、被
検出電圧源の電位上昇判定をより厳しめに設定する。In FIG. 9, in the comparator with an automatic offset voltage correction function of the present embodiment, a resistor R73 serving as an unbalanced potential setting means is connected in series with a second resistor R71 on the second transistor FETQ71 side of the differential transistor pair. When the potential of the non-inverting terminal TN is equal to the difference between the potential of the inverting terminal TP and the predetermined potential, the output OUT of the comparator
Is set to a predetermined potential so that the inversion is performed. That is, the resistor R73 swings the offset voltage of the comparator to the negative side (offset voltage VOFF-), and sets the potential rise determination of the detected voltage source more strictly.
【００９３】また、不平衡電位設定手段の接続位置の変
更に伴って、電位補正手段が接続される位置も、差動ト
ランジスタ対の第１トランジスタＦＥＴＱ７６側の第１
抵抗Ｒ７２に直列に接続されることとなる。クロックＣ
ＬＫが“Ｈ”レベルで且つ当該コンパレータ出力ＯＵＴ
が“Ｈ”レベルである時に、ＦＥＴＱ８２がオン状態に
遷移して電位補正手段によるオフセット電圧補正機能が
作用するが、この時、コンデンサＣ７１が充電され、Ｆ
ＥＴＱ７９がオン状態に遷移して第１抵抗Ｒ７２に流れ
る電流を増大させる。つまり、コンデンサＣ７１の充電
電荷量で第１抵抗Ｒ７２に流れる電流の増大量が決定さ
れることになる。In accordance with the change in the connection position of the unbalanced potential setting means, the position where the potential correction means is connected also changes to the first transistor FET Q76 side of the differential transistor pair.
This is connected in series to the resistor R72. Clock C
LK is at “H” level and the comparator output OUT
Is at the "H" level, the FET Q82 transitions to the ON state, and the offset voltage correction function by the potential correction means operates. At this time, the capacitor C71 is charged and F
The ETQ 79 transitions to the ON state to increase the current flowing through the first resistor R72. That is, the amount of increase in the current flowing through the first resistor R72 is determined by the amount of charge in the capacitor C71.
【００９４】次に、本実施形態のオフセット電圧自動補
正機能付きコンパレータにおける動作について説明す
る。先ず、第１抵抗Ｒ７２および第２抵抗Ｒ７１の抵抗
値を等しいもの（Ｒ７１＝Ｒ７２）とし、抵抗Ｒ７３を
不平衡電位設定手段として第２抵抗Ｒ７１側に追加する
ことにより、当該コンパレータのオフセット電圧はマイ
ナス側（ＶOFF-）のみ（反転端子電位＞非反転端子電
位）とする。Next, the operation of the comparator with an automatic offset voltage correction function according to the present embodiment will be described. First, by setting the resistance values of the first resistor R72 and the second resistor R71 to be equal (R71 = R72), and adding the resistor R73 to the second resistor R71 as unbalanced potential setting means, the offset voltage of the comparator becomes Only the negative side (VOFF-) is set (inversion terminal potential> non-inversion terminal potential).
【００９５】次に、“Ｈ”レベルが２０［μｓ］で
“Ｌ”レベルが２［ｍｓ］のデューティ比の極めて低い
のクロックＣＬＫをクロック生成手段から生成する。当
該コンパレータの出力ＯＵＴが“Ｌ”レベルから“Ｈ”
レベルになると、クロックＣＬＫが“Ｈ”レベルである
２０［μｓ］の間、アナログスイッチＳ７１がオフし、
アナログスイッチＳ７２／Ｓ７３がオンする。アナログ
スイッチＳ７２がオンとなることによって、差動トラン
ジスタ対への入力電圧の差が零になるので、当該コンパ
レータ出力ＯＵＴは“Ｈ”レベルを維持することにな
る。Next, an extremely low duty ratio clock CLK having an "H" level of 20 [μs] and an "L" level of 2 [ms] is generated from the clock generation means. The output OUT of the comparator changes from “L” level to “H”.
Level, the analog switch S71 is turned off for 20 [μs], when the clock CLK is at the “H” level,
The analog switches S72 / S73 are turned on. When the analog switch S72 is turned on, the difference between the input voltages to the differential transistor pair becomes zero, so that the comparator output OUT maintains the “H” level.
【００９６】ＦＥＴＱ７９がオン状態に遷移して、電位
補正手段のコンデンサＣ７１が充電され、所定電荷量だ
け充電されるとＦＥＴＱ７９がオン状態に遷移して、第
１抵抗Ｒ７２を流れる電流が増大して電圧降下が大きく
なる。これにより、ＦＥＴＱ７６を流れる電流が減少
し、それによりＦＥＴＱ７７，Ｑ７８の電流も減少す
る。これにより、ＦＥＴＱ８３はオン状態に向って遷移
し、当該コンパレータの出力ＯＵＴが低下して、ＦＥＴ
Ｑ８２がオフ状態に遷移することとなり、電位補正手段
によるオフセット電圧の補正作用が停止する。この時、
当該コンパレータのオフセット電圧は減少しており、こ
の補正状態はコンデンサＣ７１に記憶されることとな
る。When the FET Q79 shifts to the ON state, the capacitor C71 of the potential correcting means is charged. When the capacitor C71 is charged by a predetermined amount, the FET Q79 shifts to the ON state, and the current flowing through the first resistor R72 increases. The voltage drop increases. As a result, the current flowing through the FET Q76 decreases, and the current flowing through the FETs Q77 and Q78 also decreases. As a result, the FET Q83 makes a transition toward the ON state, and the output OUT of the comparator falls, and
Q82 transitions to the off state, and the operation of correcting the offset voltage by the potential correcting means stops. At this time,
The offset voltage of the comparator is decreasing, and the correction state is stored in the capacitor C71.
【００９７】次に、クロックＣＬＫが“Ｌ”レベルの期
間では、アナログスイッチＳ７１〜Ｓ７３を元の接続状
態に戻して、当該コンパレータによる被検出電圧の基準
電圧との比較を行う。この時、当該コンパレータのオフ
セット電圧は減少して前回の比較におけるものより小さ
くなっている。電位補正手段の補正作用によっては、オ
フセット電圧が零を超えて、若干のプラスオフセットに
なることもある。以上の電位補正手段によるオフセット
電圧の補正を数回繰り返せば、当該コンパレータのオフ
セット電圧は略零電位「０［Ｖ］」（若しくは、若干の
プラス電位）になり、オフセット電圧を零とした正確な
電圧比較（第２電圧の電位上昇判定）が可能となる。Next, while the clock CLK is at the "L" level, the analog switches S71 to S73 are returned to the original connection state, and the detected voltage is compared with the reference voltage by the comparator. At this time, the offset voltage of the comparator decreases and becomes smaller than that in the previous comparison. Depending on the correction action of the potential correction means, the offset voltage may exceed zero and become a slight positive offset. If the offset voltage correction by the above-described potential correction means is repeated several times, the offset voltage of the comparator becomes substantially zero potential “0 [V]” (or a slight positive potential), and the correct offset voltage is set to zero. Voltage comparison (potential rise determination of the second voltage) becomes possible.
【００９８】以上のように、本実施形態のオフセット電
圧自動補正機能付きコンパレータでは、従来のようにオ
フセット電圧調整用の外部端子や付属素子を必要とせ
ず、コンパレータ内でオフセット電圧を自動的に補正す
ることができるので、温度変化によるオフセット電圧の
バラツキについても、温度ドリフトによる誤差の影響を
無くすことができ、２つの入力信号の電圧比較の精度を
高め、特に過小電圧（微小電流）の検出も正確に行うこ
とができる。As described above, the comparator with the automatic offset voltage correction function according to the present embodiment does not require an external terminal for adjusting the offset voltage or an accessory element unlike the conventional one, and automatically corrects the offset voltage in the comparator. As a result, it is possible to eliminate the influence of an error due to a temperature drift with respect to a variation in an offset voltage due to a temperature change, to enhance the accuracy of voltage comparison between two input signals, and particularly to detect an undervoltage (small current). Can be done accurately.
【００９９】〔第４の実施形態〕次に、第４の実施形態
のオフセット電圧自動補正機能付きコンパレータについ
て、図１０を参照して説明する。第４の実施形態のコン
パレータは、基準電圧（第１電圧）を反転端子ＴＰに、
被検出電圧（第２電圧）を非反転端子ＴＮにそれぞれ入
力して、これら電圧の比較を行うものである。[Fourth Embodiment] Next, a comparator having an automatic offset voltage correction function according to a fourth embodiment will be described with reference to FIG. The comparator according to the fourth embodiment applies a reference voltage (first voltage) to an inversion terminal TP,
The detected voltage (second voltage) is input to the non-inverting terminal TN, respectively, and these voltages are compared.
【０１００】図１０において、本実施形態のオフセット
電圧自動補正機能付きコンパレータは、第１電源電位を
ＶＢ、第２電源電位をＧＮＤとし、ＮチャネルＭＯＳＦ
ＥＴＱ７１，Ｑ７６，Ｑ７７，Ｑ７８，Ｑ８２，Ｑ８３
と、ＰチャネルＭＯＳＦＥＴＱ７２，Ｑ７３，Ｑ７４，
Ｑ７５，Ｑ７９，Ｑ８４，Ｑ８５，Ｑ８７と、ダイオー
ドＤ１１，Ｄ１２と、抵抗Ｒ５，Ｒ６，Ｒ７１〜Ｒ７
６，Ｒ７８〜Ｒ８５と、コンデンサＣ７１，Ｃ７２と、
アナログスイッチＳ７１，Ｓ７２と、ＮＯＴゲートＧＮ
１１，ＧＮ１２と、電流源ＳＩ１，ＳＩ２とを備えて構
成されている。なお、第１の実施形態のオフセット電圧
自動補正機能付きコンパレータと同等の構成要素につい
ては、同一の参照符号を付している。In FIG. 10, the comparator with the automatic offset voltage correction function of the present embodiment has a first power supply potential of VB, a second power supply potential of GND, and an N-channel MOSF.
ETQ71, Q76, Q77, Q78, Q82, Q83
And P-channel MOSFETs Q72, Q73, Q74,
Q75, Q79, Q84, Q85, Q87, diodes D11, D12, resistors R5, R6, R71-R7
6, R78 to R85, capacitors C71 and C72,
Analog switches S71 and S72, NOT gate GN
11, GN12 and current sources SI1 and SI2. The same components as those of the comparator with the automatic offset voltage correction function of the first embodiment are denoted by the same reference numerals.
【０１０１】コンパレータの基本となる差動トランジス
タ対（第１トランジスタおよび第２トランジスタ）は、
ＦＥＴＱ７１〜Ｑ７６により構成されている。ＦＥＴＱ
７１，Ｑ７６は、それぞれゲート（制御電極）を非反転
端子ＴＮ，反転端子ＴＰに接続した入力インタフェース
トランジスタとして機能する。また、ＦＥＴＱ７２，Ｑ
７３および電流源ＳＩ１がカレントミラー回路を、ＦＥ
ＴＱ７４，Ｑ７５および電流源ＳＩ１がカレントミラー
回路をそれぞれ構成しているので、ＦＥＴＱ７２，Ｑ７
３には同一の電流が流れ、それぞれＦＥＴＱ７１の２分
の１の電流となり、また、ＦＥＴＱ７４，Ｑ７５には同
一の電流が流れ、それぞれＦＥＴＱ７６の２分の１の電
流となる。すなわち、ＦＥＴＱ７２〜Ｑ７５および電流
源ＳＩ１は、差動トランジスタ対の左右のトランジスタ
に流れる電流を足し合わせて一定にする機能を司る。The differential transistor pair (first transistor and second transistor) which is the basis of the comparator is:
It is constituted by FETs Q71 to Q76. FETQ
71 and Q76 function as input interface transistors whose gates (control electrodes) are connected to the non-inverting terminal TN and the inverting terminal TP, respectively. In addition, FET Q72, Q
73 and the current source SI1 form a current mirror circuit,
Since TQ74, Q75 and current source SI1 constitute a current mirror circuit, respectively, FETs Q72, Q7
3, the same current flows through the FET Q71, and the same current flows through the FET Q71, and the same current flows through the FETs Q74 and Q75, resulting in half the current through the FET Q76. That is, the FETs Q72 to Q75 and the current source SI1 have a function of adding currents flowing through the left and right transistors of the differential transistor pair to make them constant.
【０１０２】また、ＦＥＴＱ７７，Ｑ７８は能動負荷と
して機能し、差動トランジスタ対にオフセット電圧が無
く左右のバランスが取れている理想的な条件下では、Ｆ
ＥＴＱ７７，Ｑ７８に、ＦＥＴＱ７１，Ｑ７６を流れる
電流の２分の１の電流が流れ、ドレイン電位は同一であ
る。また、当該能動負荷による差動トランジスタ対の差
動増幅出力（アナログ量）は、抵抗Ｒ８０およびＦＥＴ
Ｑ８３を介して、当該コンパレータの出力ＯＵＴ（ディ
ジタル量）に変換される。The FETs Q77 and Q78 function as active loads, and under ideal conditions where there is no offset voltage in the differential transistor pair and the left and right sides are balanced, FQ
Half of the current flowing through the FETs Q71 and Q76 flows through the ETQ77 and Q78, and the drain potential is the same. The differential amplified output (analog amount) of the differential transistor pair due to the active load is determined by the resistance R80 and the FET.
The signal is converted into an output OUT (digital amount) of the comparator via Q83.
【０１０３】コンデンサＣ７２、抵抗Ｒ８５およびＮＯ
ＴゲートＧＮ１２は、当該コンパレータの出力ＯＵＴが
“Ｈ”レベルから“Ｌ”レベルに切り替わった時から第
１期間の間だけ“Ｈ”レベルを出力する第１計時手段と
して機能する。すなわち、コンデンサＣ７２および抵抗
Ｒ８５は微分回路であり、Ｃ７２×Ｒ８５の値に基づき
第１期間を規定し、当該コンパレータの出力ＯＵＴが
“Ｈ”レベルから“Ｌ”レベルに切り替わった時から第
１期間だけ“Ｌ”レベルを出力し、ＮＯＴゲートＧＮ１
２により該出力の反転論理を得ている。またさらに、Ｎ
ＯＴゲートＧＮ１１はＮＯＴゲートＧＮ１２出力の反転
論理を出力しており、ＮＯＴゲートＧＮ１２出力はアナ
ログスイッチＳ７２のオン／オフ制御を、ＮＯＴゲート
ＧＮ１１出力はアナログスイッチＳ７１のオン／オフ制
御をそれぞれ行っている。The capacitor C72, the resistor R85 and the NO
The T gate GN12 functions as a first timing unit that outputs the “H” level only during the first period from when the output OUT of the comparator switches from the “H” level to the “L” level. That is, the capacitor C72 and the resistor R85 are differentiating circuits, and define a first period based on the value of C72 × R85. Only at the "L" level, and the NOT gate GN1
2, the inverted logic of the output is obtained. Furthermore, N
The OT gate GN11 outputs the inverted logic of the output of the NOT gate GN12, and the output of the NOT gate GN12 performs on / off control of the analog switch S72, and the output of the NOT gate GN11 performs on / off control of the analog switch S71. .
【０１０４】アナログスイッチＳ７１，Ｓ７２は接続切
換手段に該当している。当該コンパレータの出力ＯＵＴ
が“Ｈ”レベルから“Ｌ”レベルに切り替わった時から
第１計時手段による第１期間だけＮＯＴゲートＧＮ１２
の出力として“Ｈ”レベルが出力されている間、ＮＯＴ
ゲートＧＮ１１の出力が“Ｌ”レベルであるので、アナ
ログスイッチＳ７２がオンとなると共にアナログスイッ
チＳ７１がオフとなり、非反転端子ＴＮのＦＥＴＱ７１
への接続が切り離されると共に非反転端子ＴＮが反転端
子ＴＰと接続される。The analog switches S71 and S72 correspond to connection switching means. Output OUT of the comparator
Gate is switched from the "H" level to the "L" level for the first period by the first timing means for the NOT gate GN12.
While the “H” level is being output as the output of
Since the output of the gate GN11 is at "L" level, the analog switch S72 is turned on and the analog switch S71 is turned off, and the FET Q71 of the non-inverting terminal TN is turned off.
And the non-inverting terminal TN is connected to the inverting terminal TP.
【０１０５】また、抵抗Ｒ８３，Ｒ８４、ダイオードＤ
１２およびＦＥＴＱ８７で構成される部分回路は、第１
の実施形態におけるアナログスイッチＳ７３の代わりに
設けられている部分回路であって、当該コンパレータの
出力ＯＵＴが“Ｈ”レベルから“Ｌ”レベルに切り替わ
った時から第１計時手段による第１期間だけＮＯＴゲー
トＧＮ１２の出力として“Ｈ”レベルが出力されている
間、ＦＥＴＱ８７はオン状態に遷移して後述の電位補正
手段を機能させる。なお、ＮＯＴゲートＧＮ１２から
“Ｈ”レベルが出力される第１期間経過後に、当該コン
パレータの出力ＯＵＴが“Ｌ”レベルのままであれば、
以後の電位補正手段による補正（コンデンサＣ７１を充
電するリフレッシュ動作）を行わないようにする働きも
している。The resistors R83 and R84, the diode D
12 and the FET Q87,
Is a partial circuit provided in place of the analog switch S73 in the embodiment of the present invention. While the “H” level is being output as the output of the gate GN12, the FET Q87 transitions to the ON state to function the potential correction means described later. Note that if the output OUT of the comparator remains at the “L” level after the first period in which the “H” level is output from the NOT gate GN12,
It also serves to prevent subsequent correction by the potential correction means (refresh operation for charging the capacitor C71).
【０１０６】次に、抵抗Ｒ７３は第３抵抗に該当して、
ＦＥＴＱ７１のソースに接続されている。つまり、抵抗
Ｒ７３は、非反転端子ＴＮの電位が反転端子ＴＰの電位
と所定電位の和に等しいときに当該コンパレータの出力
ＯＵＴが反転するように所定電位を設定する不平衡電位
設定手段に該当する。すなわち、抵抗Ｒ７３は当該コン
パレータのオフセット電圧をプラス側に振らせて（オフ
セット電圧ＶOFF+）、被検出電圧の電位低下判定をより
厳しめに設定する。Next, the resistor R73 corresponds to a third resistor.
It is connected to the source of FET Q71. That is, the resistor R73 corresponds to unbalanced potential setting means for setting the predetermined potential so that the output OUT of the comparator is inverted when the potential of the non-inverting terminal TN is equal to the sum of the potential of the inverting terminal TP and the predetermined potential. . That is, the resistor R73 causes the offset voltage of the comparator to swing to the plus side (offset voltage VOFF +), and the potential drop of the detected voltage is set more strictly.
【０１０７】電位補正手段は、抵抗Ｒ７４〜Ｒ７９、コ
ンデンサＣ７１、ダイオードＤ１１およびＦＥＴＱ７
９，Ｑ８２で構成されている。当該コンパレータの出力
ＯＵＴが“Ｈ”レベルから“Ｌ”レベルに切り替わった
時から第１計時手段による第１期間だけＮＯＴゲートＧ
Ｎ１２から“Ｈ”レベルが出力されると、ＦＥＴＱ８７
がオン状態に遷移して電位補正手段によるオフセット電
圧補正機能が作用する。すなわち、この時、コンデンサ
Ｃ７１がダイオードＤ１１、抵抗Ｒ７６を介して第２電
源電位ＧＮＤに接地されることによって充電され、コン
デンサＣ７１に充電電荷が蓄積されるに従ってＦＥＴＱ
７９がオン状態に遷移して、ＦＥＴＱ７６のオン抵抗に
流れる電流を増大させる。つまり、コンデンサＣ７１の
充電電荷量でＦＥＴＱ７６のオン抵抗に流れる電流の増
大量が決定される。なお、第１計時手段が計時する第１
期間は、コンデンサＣ７１の充電時間よりも長く設定さ
れることが望ましく、例えば約２０μｓである。The potential correcting means includes resistors R74 to R79, capacitor C71, diode D11 and FET Q7.
9, Q82. The NOT gate G is provided only for the first period by the first clock means from the time when the output OUT of the comparator switches from the “H” level to the “L” level.
When "H" level is output from N12, FET Q87
Transitions to the ON state, and the offset voltage correction function of the potential correction means operates. That is, at this time, the capacitor C71 is charged by being grounded to the second power supply potential GND via the diode D11 and the resistor R76.
79 changes to the ON state to increase the current flowing through the ON resistance of the FET Q76. That is, the amount of charge of the capacitor C71 determines the amount of increase in the current flowing through the on-resistance of the FET Q76. Note that the first time counting means
The period is desirably set to be longer than the charging time of the capacitor C71, for example, about 20 μs.
【０１０８】次に、本実施形態のオフセット電圧自動補
正機能付きコンパレータにおける動作、特に過電圧（過
電流）検出方法について説明する。先ず、第１抵抗Ｒ７
２および第２抵抗Ｒ７１の抵抗値を等しいもの（Ｒ７１
＝Ｒ７２）とし、抵抗Ｒ７３を不平衡電位設定手段とし
て追加することにより、当該コンパレータのオフセット
電圧はプラス側（ＶOFF+）のみ（反転端子電位＜非反転
端子電位）とする。Next, the operation of the comparator having the automatic offset voltage correction function according to the present embodiment, in particular, the overvoltage (overcurrent) detection method will be described. First, the first resistor R7
2 and the second resistor R71 having the same resistance value (R71
= R72), and the resistor R73 is added as an unbalanced potential setting means, so that the offset voltage of the comparator is only on the plus side (VOFF +) (inverted terminal potential <non-inverted terminal potential).
【０１０９】当該コンパレータの出力ＯＵＴが“Ｈ”レ
ベルから“Ｌ”レベルになると、コンデンサＣ７２およ
び抵抗Ｒ８５の微分回路により、ＮＯＴゲートＧＮ１２
の入力側が第１期間だけ“Ｌ”レベルになる。この時、
ＮＯＴゲートＧＮ１２の出力側が“Ｈ”レベルになるの
で、アナログスイッチＳ７２がオンすると共にアナログ
スイッチＳ７１がオフする。アナログスイッチＳ７２が
オンとなることによって、差動トランジスタ対（ＦＥＴ
Ｑ７１〜ＦＥＴＱ７６）への入力電圧の差が無くなるの
で、当該コンパレータ出力ＯＵＴは“Ｌ”レベルを維持
することとなる。When the output OUT of the comparator changes from the "H" level to the "L" level, the NOT gate GN12 is operated by the differentiating circuit of the capacitor C72 and the resistor R85.
Is at the "L" level only for the first period. At this time,
Since the output side of the NOT gate GN12 becomes “H” level, the analog switch S72 is turned on and the analog switch S71 is turned off. When the analog switch S72 is turned on, the differential transistor pair (FET)
Since the difference between the input voltages to Q71 to FET Q76) disappears, the comparator output OUT maintains the “L” level.
【０１１０】またこの時、ＦＥＴＱ８７がオン状態に遷
移することによって、ＦＥＴＱ８２がオン状態に遷移し
て、電位補正手段のコンデンサＣ７１が充電される。所
定電荷量（ＦＥＴＱ７９のスレシホールドレベル以上と
なる電荷量）だけ充電されると、ＦＥＴＱ７９がオン状
態に遷移するので、ＦＥＴＱ７６を流れる電流が増加す
ることとなり、ＦＥＴＱ７６のゲート−ソース間の電圧
が増大する。At this time, when the FET Q87 is turned on, the FET Q82 is turned on, and the capacitor C71 of the potential correcting means is charged. When a predetermined amount of charge (a charge amount equal to or higher than the threshold level of the FET Q79) is charged, the FET Q79 transitions to the ON state, so that the current flowing through the FET Q76 increases, and the voltage between the gate and the source of the FET Q76 decreases. Increase.
【０１１１】この時、ＦＥＴＱ７６のソース電圧が低下
するので、ＦＥＴＱ７４のソース−ゲート間電圧が低下
して、ＦＥＴＱ７４、従ってＦＥＴＱ７５を流れる電流
が減少する。このため、ＦＥＴＱ７３、従ってＦＥＴＱ
７２を流れる電流が増加し、ＦＥＴＱ７７の電流が増加
する。ＦＥＴＱ７８はＦＥＴＱ７７と同じ大きさの電流
を流せる能力があるので、ＦＥＴＱ８３のゲート電位は
低下し、ＦＥＴＱ８３はオフ状態に向かう。このため、
当該コンパレータ出力ＯＵＴの電位は上昇してくること
になる。At this time, since the source voltage of the FET Q76 decreases, the voltage between the source and the gate of the FET Q74 decreases, and the current flowing through the FET Q74 and thus the FET Q75 decreases. Because of this, FET Q73, and hence FET Q
The current flowing through 72 increases, and the current of FET Q77 increases. Since the FET Q78 has the ability to flow the same amount of current as the FET Q77, the gate potential of the FET Q83 decreases and the FET Q83 turns off. For this reason,
The potential of the comparator output OUT rises.
【０１１２】ＦＥＴＱ８７のゲート−ソース間電圧、即
ち｛（ＶＢ−出力ＯＵＴ電位）×Ｒ８３／（Ｒ８３＋Ｒ
８４）｝がＦＥＴＱ８７のスレシホールドレベル未満の
電圧になると、その結果ＦＥＴＱ８７がオフ状態に遷移
し、ＦＥＴＱ８２がオフ状態に遷移する。これにより、
コンデンサＣ７１の充電電流が遮断され、電位補正手段
によるオフセット電圧補正作用が停止することになる。
この時、当該コンパレータのオフセット電圧は零になっ
ており、この補正状態はコンデンサＣ７１の蓄積電荷量
として記憶されることとなる。なお、電荷の記憶保持時
間は時定数Ｃ７１×（Ｒ７６＋Ｄ１１の逆方向抵抗値）
で決まる。The gate-source voltage of the FET Q87, that is, ｛(VB−output OUT potential) × R83 / (R83 + R
84) When｝ becomes a voltage lower than the threshold level of the FET Q87, as a result, the FET Q87 transitions to the off state, and the FET Q82 transitions to the off state. This allows
The charging current of the capacitor C71 is cut off, and the offset voltage correction operation by the potential correction means stops.
At this time, the offset voltage of the comparator is zero, and the correction state is stored as the amount of charge stored in the capacitor C71. Note that the charge holding time is a time constant C71 × (R76 + reverse resistance value of D11).
Is determined by
【０１１３】当該コンパレータの出力ＯＵＴが“Ｈ”レ
ベルになると、ＮＯＴゲートＧＮ１２の入力は“Ｈ”レ
ベルとなるので、アナログスイッチＳ７２がオフすると
共にアナログスイッチＳ７１がオンして、オフセット電
圧零となった当該コンパレータによる被検出電圧の基準
電圧との比較が行われることになる。オフセット電圧零
のコンパレータで判定して出力ＯＵＴが“Ｌ”レベルに
なれば、非反転端子ＴＮに加わる被検出電圧が変化しな
い限り、出力ＯＵＴが“Ｌ”レベルに維持され、この状
態ではそれ以後の補正（リフレッシュ動作）は行われな
いことになる。また、判定出力ＯＵＴが“Ｈ”レベルで
あれば、当該コンパレータはオフセット電圧ゼロ補正が
維持される間は高精度の判定をして“Ｈ”レベルを出力
するが、コンデンサＣ７１による補正量の記憶が消えて
くると、当該コンパレータの出力ＯＵＴが“Ｈ”レベル
から“Ｌ”レベルに遷移して再度補正（リフレッシュ動
作）を行うことになる。When the output OUT of the comparator goes to "H" level, the input of the NOT gate GN12 goes to "H" level, so that the analog switch S72 is turned off and the analog switch S71 is turned on, and the offset voltage becomes zero. The detected voltage is compared with the reference voltage by the comparator. If the output OUT goes to the "L" level as determined by the offset voltage zero comparator, the output OUT is maintained at the "L" level as long as the detected voltage applied to the non-inverting terminal TN does not change. (Refresh operation) is not performed. If the determination output OUT is at the “H” level, the comparator makes a high-precision determination and outputs the “H” level while the offset voltage zero correction is maintained, but the correction amount is stored by the capacitor C71. Disappears, the output OUT of the comparator changes from the "H" level to the "L" level, and the correction (refresh operation) is performed again.
【０１１４】以上のように、本実施形態のオフセット電
圧自動補正機能付きコンパレータでは、従来のようにオ
フセット電圧調整用の外部端子や付属素子を必要とせ
ず、コンパレータ内でオフセット電圧を自動的に補正す
ることができるので、温度変化によるオフセット電圧の
バラツキについても、温度ドリフトによる誤差の影響を
無くすことができ、２つの入力信号について行われる電
圧比較の精度を高め、特に過電圧（過電流）の検出も正
確に行うことができる。また、第１の実施形態のオフセ
ット電圧自動補正機能付きコンパレータと比較して、ク
ロックＣＬＫを必要としないので、より簡単な回路構成
で実現することができる。As described above, the comparator with the automatic offset voltage correction function of the present embodiment does not require an external terminal for adjusting the offset voltage or an attached element unlike the conventional one, and the offset voltage is automatically corrected in the comparator. As a result, even if the offset voltage varies due to a temperature change, the influence of the error due to the temperature drift can be eliminated, the accuracy of the voltage comparison performed between the two input signals can be improved, and particularly, the overvoltage (overcurrent) detection can be performed. Can also be done accurately. Further, as compared with the comparator having the automatic offset voltage correction function of the first embodiment, since the clock CLK is not required, it can be realized with a simpler circuit configuration.
【０１１５】〔第５の実施形態〕次に、第５の実施形態
のオフセット電圧自動補正機能付きコンパレータについ
て、図１１を参照して説明する。第５の実施形態のコン
パレータは、基準電圧（第１電圧）を反転端子ＴＰに、
被検出電圧（第２電圧）を非反転端子ＴＮにそれぞれ入
力して、これら電圧の比較を行うものである。[Fifth Embodiment] Next, a comparator having an automatic offset voltage correction function according to a fifth embodiment will be described with reference to FIG. The comparator according to the fifth embodiment sets the reference voltage (first voltage) to the inverting terminal TP,
The detected voltage (second voltage) is input to the non-inverting terminal TN, respectively, and these voltages are compared.
【０１１６】図１１において、本実施形態のオフセット
電圧自動補正機能付きコンパレータは、第４の実施形態
のオフセット電圧自動補正機能付きコンパレータ（図１
０）において、不平衡電位設定手段となる抵抗Ｒ７３
は、差動トランジスタ対の第１トランジスタ側における
ＦＥＴＱ７６のソースに直列接続され、非反転端子ＴＮ
の電位が反転端子ＴＰの電位と所定電位の差に等しいと
きに当該コンパレータの出力ＯＵＴが反転するように所
定電位が設定される。すなわち、抵抗Ｒ７３は当該コン
パレータのオフセット電圧をマイナス側に振らせて（オ
フセット電圧ＶOFF-）、被検出電圧の電位上昇判定をよ
り厳しめに設定する。In FIG. 11, the comparator with the automatic offset voltage correction function of the present embodiment is the same as the comparator with the automatic offset voltage correction function of the fourth embodiment (FIG. 1).
0), a resistor R73 serving as an unbalanced potential setting means
Is connected in series to the source of the FET Q76 on the first transistor side of the differential transistor pair, and the non-inverting terminal TN
The predetermined potential is set such that the output OUT of the comparator is inverted when the potential of the comparator is equal to the difference between the potential of the inverting terminal TP and the predetermined potential. That is, the resistor R73 causes the offset voltage of the comparator to shift to the negative side (offset voltage VOFF-), and the potential rise of the detected voltage is set more strictly.
【０１１７】また、不平衡電位設定手段の接続位置の変
更に伴って、電位補正手段が接続される位置も、差動ト
ランジスタ対の第２トランジスタ側のＦＥＴＱ７１のオ
ン抵抗に直列接続されるようにＦＥＴＱ７１のソースに
接続されることとなる。また、コンデンサＣ７２、抵抗
Ｒ８５およびＮＯＴゲートＧＮ１２は、当該コンパレー
タの出力ＯＵＴが“Ｌ”レベルから“Ｈ”レベルに切り
替わった時から第２期間の間だけ“Ｌ”レベルを出力す
る第２計時手段として機能する。すなわち、コンデンサ
Ｃ７２および抵抗Ｒ８５は微分回路であり、Ｃ７２×Ｒ
８５の値に基づき第２期間を規定し、当該コンパレータ
の出力ＯＵＴが“Ｌ”レベルから“Ｈ”レベルに切り替
わった時から第２期間だけ“Ｈ”レベルを出力し、ＮＯ
ＴゲートＧＮ１２により該出力の反転論理を得ている。
さらに、抵抗Ｒ８３，Ｒ８４およびＦＥＴＱ８７で構成
される部分回路は、第２の実施形態におけるアナログス
イッチＳ７３の代わりに設けられている部分回路であっ
て、当該コンパレータの出力ＯＵＴが“Ｌ”レベルから
“Ｈ”レベルに切り替わった時から第２計時手段による
第２期間だけＮＯＴゲートＧＮ１２出力として“Ｌ”レ
ベルが出力されている間、ＦＥＴＱ８７はオン状態に遷
移して電位補正手段を機能させる。With the change of the connection position of the unbalanced potential setting means, the position of the potential correction means is also connected in series to the on-resistance of the FET Q71 on the second transistor side of the differential transistor pair. It will be connected to the source of FET Q71. Further, the capacitor C72, the resistor R85, and the NOT gate GN12 are provided with a second timing means for outputting the "L" level only during the second period from when the output OUT of the comparator switches from the "L" level to the "H" level. Function as That is, the capacitor C72 and the resistor R85 are a differentiation circuit, and C72 × R
The second period is defined based on the value of 85, and the “H” level is output only for the second period from the time when the output OUT of the comparator switches from the “L” level to the “H” level.
The inverted logic of the output is obtained by the T gate GN12.
Further, a partial circuit including the resistors R83 and R84 and the FET Q87 is a partial circuit provided in place of the analog switch S73 in the second embodiment, and the output OUT of the comparator is changed from “L” level to “L”. The FET Q87 transitions to the ON state and causes the potential correction means to function while the "L" level is being output as the output of the NOT gate GN12 only during the second period by the second timing means from the time of switching to the "H" level.
【０１１８】つまり、第２計時手段によって、当該コン
パレータの出力ＯＵＴが“Ｌ”レベルから“Ｈ”レベル
に切り替わった時から第２期間だけＮＯＴゲートＧＮ１
２から“Ｌ”レベルが出力されると、ＦＥＴＱ８２がオ
ン状態に遷移して電位補正手段によるオフセット電圧補
正機能が作用するが、この時、コンデンサＣ７１がダイ
オードＤ１１、抵抗Ｒ７６を介して第２電源電位ＧＮＤ
に接地されることによって充電され、ＦＥＴＱ７９がオ
ン状態に遷移してＦＥＴＱ７１のオン抵抗に流れる電流
を増大させる。つまり、コンデンサＣ７１の充電電荷量
でＦＥＴＱ７１のオン抵抗に流れる電流の増大量が決定
されることになる。なお、第２計時手段が計時する第２
期間は、コンデンサＣ７１の充電時間よりも長く設定さ
れることが望ましく、例えば約２０μｓである。That is, the NOT gate GN1 is provided only for the second period from the time when the output OUT of the comparator is switched from the "L" level to the "H" level by the second timing means.
2 outputs an "L" level, the FET Q82 transitions to the ON state, and the offset voltage correcting function of the potential correcting means operates. Potential GND
The FET Q79 transitions to the ON state to increase the current flowing through the ON resistance of the FET Q71. That is, the amount of increase in the current flowing through the on-resistance of the FET Q71 is determined by the amount of charge in the capacitor C71. Note that the second timing means measures the second
The period is desirably set to be longer than the charging time of the capacitor C71, for example, about 20 μs.
【０１１９】次に、本実施形態のオフセット電圧自動補
正機能付きコンパレータにおける動作、特に過小電圧
（微小電流）検出方法について説明する。先ず、第１抵
抗Ｒ７２および第２抵抗Ｒ７１の抵抗値を等しいもの
（Ｒ７１＝Ｒ７２）とし、抵抗Ｒ７３を不平衡電位設定
手段として追加することにより、当該コンパレータのオ
フセット電圧はマイナス側（ＶOFF-）のみ（反転端子電
位＞非反転端子電位）とする。Next, the operation of the comparator having the automatic offset voltage correction function of the present embodiment, in particular, a method of detecting an undervoltage (small current) will be described. First, the first resistor R72 and the second resistor R71 have the same resistance value (R71 = R72), and the resistor R73 is added as an unbalanced potential setting means, so that the offset voltage of the comparator becomes negative (VOFF-). Only (inverted terminal potential> non-inverted terminal potential).
【０１２０】当該コンパレータの出力ＯＵＴが“Ｌ”レ
ベルから“Ｈ”レベルに切り替わると、コンデンサＣ７
２および抵抗Ｒ８５の微分回路により、ＮＯＴゲートＧ
Ｎ１２の出力が第２期間だけ“Ｌ”レベルになる。この
ため、アナログスイッチＳ７１がオフすると共にアナロ
グスイッチＳ７２がオンする。アナログスイッチＳ７２
がオンとなることによって、差動トランジスタ対への入
力電圧の差が無くなるので、当該コンパレータ出力ＯＵ
Ｔは“Ｈ”レベルとなる。When the output OUT of the comparator switches from "L" level to "H" level, the capacitor C7
2 and a differential circuit of the resistor R85, the NOT gate G
The output of N12 becomes "L" level only for the second period. Therefore, the analog switch S71 turns off and the analog switch S72 turns on. Analog switch S72
Is turned on, the difference between the input voltages to the differential transistor pair disappears, and the comparator output OU
T becomes "H" level.
【０１２１】またこの時、ＦＥＴＱ８７がオン状態に遷
移することによって、ＦＥＴＱ８２がオン状態に遷移し
て、電位補正手段のコンデンサＣ７１が充電される。所
定電荷量（ＦＥＴＱ７９のスレシホールドレベル以上と
なる電荷量）だけ充電されると、ＦＥＴＱ７９がオン状
態に遷移するので、ＦＥＴＱ７１を流れる電流が増加す
ることとなり、ＦＥＴＱ７１のゲート−ソース間の電圧
が増大する。At this time, when the FET Q87 is turned on, the FET Q82 is turned on, and the capacitor C71 of the potential correcting means is charged. When the FET Q79 is charged by a predetermined amount of charge (the amount of charge that is equal to or higher than the threshold level of the FET Q79), the FET Q79 transitions to the ON state, so that the current flowing through the FET Q71 increases, and the voltage between the gate and source of the FET Q71 decreases. Increase.
【０１２２】この時、ＦＥＴＱ７１のソース電圧が低下
するのでＦＥＴＱ７３のソース−ゲート間電圧が低下し
て、ＦＥＴＱ７３、従ってＦＥＴＱ７２，Ｑ７７を流れ
る電流が減少する。このため、ＦＥＴＱ７４を流れる電
流が増加し、ＦＥＴＱ７５はより電流を流せる状態にな
る。ＦＥＴＱ７７の電流が減少するとＦＥＴＱ７８の電
流も減少する。ＦＥＴＱ７８のドレイン電位は上昇し、
ＦＥＴＱ８３のゲート電位が上昇して、ＦＥＴＱ８３は
オン状態に向かう。このため、当該コンパレータ出力Ｏ
ＵＴの電位は低下してくることになる。その結果、ＦＥ
ＴＱ８７がオフ状態に遷移し、ＦＥＴＱ８２がオフ状態
に遷移する。これにより、コンデンサＣ７１の充電電流
が遮断され、電位補正手段によるオフセット電圧補正作
用が停止することになる。この時、当該コンパレータの
オフセット電圧は零になっており、この補正状態はコン
デンサＣ７１の蓄積電荷量として記憶されることとな
る。記憶保持時間は時定数Ｃ７１×（Ｒ７６＋Ｄ１１の
逆方向抵抗値）で決まる。At this time, since the source voltage of the FET Q71 decreases, the voltage between the source and the gate of the FET Q73 decreases, and the current flowing through the FET Q73, and thus the FETs Q72 and Q77, decreases. Therefore, the current flowing through the FET Q74 increases, and the FET Q75 is in a state where more current can flow. When the current of the FET Q77 decreases, the current of the FET Q78 also decreases. The drain potential of the FET Q78 rises,
The gate potential of the FET Q83 rises, and the FET Q83 turns on. Therefore, the comparator output O
The potential of the UT will decrease. As a result, FE
TQ87 transitions to the off state, and FET Q82 transitions to the off state. As a result, the charging current of the capacitor C71 is cut off, and the offset voltage correcting operation by the potential correcting means stops. At this time, the offset voltage of the comparator is zero, and the correction state is stored as the amount of charge stored in the capacitor C71. The storage holding time is determined by a time constant C71 × (R76 + reverse resistance value of D11).
【０１２３】当該コンパレータの出力ＯＵＴが“Ｌ”レ
ベルになると、ＮＯＴゲートＧＮ１２の出力は“Ｈ”レ
ベルとなるので、アナログスイッチＳ７１がオンすると
共にアナログスイッチＳ７２がオフして、オフセット電
圧零となった当該コンパレータによる被検出電圧の基準
電圧との比較が行われることになる。オフセット電圧零
の当該コンパレータで判定して出力ＯＵＴが“Ｈ”レベ
ルになれば、非反転端子ＴＮに加わる被検出電圧が変化
しない限り、出力ＯＵＴが“Ｈ”レベルに維持され、こ
の状態ではそれ以後の補正（リフレッシュ動作）は行わ
れないことになる。また、判定出力ＯＵＴが“Ｌ”レベ
ルであれば、当該コンパレータはオフセット電圧ゼロ補
正が維持される間は高精度の判定をして“Ｌ”レベルを
出力するが、コンデンサＣ７１による補正量の記憶が消
えてくると、当該コンパレータ出力ＯＵＴが“Ｌ”レベ
ルから“Ｈ”レベルに遷移して再度補正（リフレッシュ
動作）を行うことになる。When the output OUT of the comparator goes to "L" level, the output of the NOT gate GN12 goes to "H" level, so that the analog switch S71 is turned on, the analog switch S72 is turned off, and the offset voltage becomes zero. The detected voltage is compared with the reference voltage by the comparator. If the output OUT goes to the “H” level as determined by the comparator with the offset voltage of zero, the output OUT is maintained at the “H” level unless the detected voltage applied to the non-inverting terminal TN changes. Subsequent correction (refresh operation) will not be performed. If the determination output OUT is at the “L” level, the comparator makes a high-precision determination and outputs the “L” level while the offset voltage zero correction is maintained, but the correction amount is stored by the capacitor C71. Disappears, the comparator output OUT changes from the "L" level to the "H" level, and the correction (refresh operation) is performed again.
【０１２４】以上のように、本実施形態のオフセット電
圧自動補正機能付きコンパレータでは、従来のようにオ
フセット電圧調整用の外部端子や付属素子を必要とせ
ず、コンパレータ内でオフセット電圧を自動的に補正す
ることができるので、温度変化によるオフセット電圧の
バラツキについても、温度ドリフトによる誤差の影響を
無くすことができ、２つの入力信号について行われる電
圧比較の精度を高め、特に、過小電圧（微小電流）の検
出も正確に行うことができる。また、第２の実施形態の
オフセット電圧自動補正機能付きコンパレータと比較し
て、クロックＣＬＫを必要としないので、より簡単な回
路構成で実現することができる。As described above, the comparator with the automatic offset voltage correction function of the present embodiment does not require an external terminal or an attached element for adjusting the offset voltage unlike the related art, and the offset voltage is automatically corrected in the comparator. As a result, the influence of errors due to temperature drift can be eliminated even with respect to variations in offset voltage due to temperature changes, the accuracy of voltage comparison performed between two input signals can be increased, and in particular, undervoltage (small current) Can be detected accurately. Further, as compared with the comparator with the automatic offset voltage correction function of the second embodiment, since the clock CLK is not required, it can be realized with a simpler circuit configuration.
【０１２５】〔第４および第５の実施形態が適用される
具体例〕第４および第５の実施形態のオフセット電圧自
動補正機能付きコンパレータを適用する第２具体例とし
て、電源１０１の出力電圧ＶＢを負荷１０２に供給する
経路に、半導体スイッチとしての主制御ＦＥＴＱＡのド
レインＤ−ソースＳＡを直列接続した構成の電源供給制
御装置を図１２に例示する。図中、ＣＭＰ１に第４の実
施形態の過電流検出を行なうコンパレータが、ＣＭＰ２
に第５の実施形態の過小電流検出を行なうコンパレータ
がそれぞれ適用される。[Specific Example to which Fourth and Fifth Embodiments are Applied] As a second specific example to which the comparators with automatic offset voltage correction functions of the fourth and fifth embodiments are applied, the output voltage VB of the power supply 101 is FIG. 12 illustrates a power supply control device having a configuration in which a drain D-source SA of a main control FET QA as a semiconductor switch is connected in series to a path for supplying the power to the load 102. In the figure, a comparator that performs overcurrent detection according to the fourth embodiment is applied to CMP1.
The comparator for detecting an undercurrent according to the fifth embodiment is applied to each of them.
【０１２６】図１２の電源供給制御装置は、図３とほぼ
同等のものであるので、ここでは、第１具体例の電源供
給制御装置と異なる回路構成部分（トランジスタＱ１、
抵抗Ｒ１〜Ｒ６、ダイオードＤ２，Ｄ３）について、該
回路の機能や作用について説明する。Since the power supply control device of FIG. 12 is substantially the same as that of FIG. 3, here, the circuit components (transistors Q1,
With respect to the resistors R1 to R6 and the diodes D2 and D3), the function and operation of the circuit will be described.
【０１２７】先ず、電源１０１と抵抗Ｒ１との間に接続
されているＰＮＰトランジスタＱ１は、暗電流に対処す
るためのものであり、スイッチＳＷ１がオンされた（負
荷１０２への電源供給指示がなされた）時にのみトラン
ジスタＱ１をオン状態に遷移させ、そうでない時はオフ
状態として、暗電流の経路を削減している。つまり、ト
ランジスタＱ１がオフ状態にある時は、抵抗Ｒ１→抵抗
Ｒ３→抵抗Ｒ２→ＧＮＤ（接地電位）、抵抗Ｒ１→ダイ
オードＤ３→抵抗Ｒ５→負荷１０２→ＧＮＤ、並びに、
抵抗Ｒ１→抵抗Ｒ３→ダイオードＤ２→抵抗Ｒ６→抵抗
Ｒｒ１→ＧＮＤ（接地電位）の経路を流れる電流がカッ
トされ、暗電流を低減できることとなる。First, the PNP transistor Q1 connected between the power supply 101 and the resistor R1 is for dealing with dark current, and the switch SW1 is turned on (power supply instruction to the load 102 is issued). ), The transistor Q1 is turned on, and if not, it is turned off to reduce the path of dark current. That is, when the transistor Q1 is in the off state, the resistor R1 → the resistor R3 → the resistor R2 → GND (ground potential), the resistor R1 → the diode D3 → the resistor R5 → the load 102 → GND, and
The current flowing through the path of the resistor R1, the resistor R3, the diode D2, the resistor R6, the resistor Rr1, and the GND (ground potential) is cut, and the dark current can be reduced.
【０１２８】次に、抵抗Ｒ１〜Ｒ６、ダイオードＤ２，
Ｄ３はダイオードクランプ回路を構成している。抵抗Ｒ
１と抵抗Ｒ３の接続点の電位をＶＣ、抵抗Ｒ３と抵抗Ｒ
２の接続点の電位をＶＥとすると、トランジスタＱ１が
オン状態にある時はＶＣ＞ＶＥである。主制御ＦＥＴＱ
Ａのソース電圧ＶSA≧ＶＣ−０．７［Ｖ］であれば、ソ
ース電圧ＶSAがコンパレータＣＭＰ１の“＋”入力端子
に入力されるが、ＶSA＜ＶＣ−０．７［Ｖ］であれば、
コンパレータＣＭＰ１の“＋”入力端子にはソース電圧
ＶSAに関係なくＶＣ−０．７［Ｖ］の電位が入力され
る。すなわち、ソース電圧ＶSAが低下してもコンパレー
タＣＭＰ１の“＋”入力端子はＶＣ−０．７［Ｖ］の電
位にクランプされ、該電位以下にはならない。また、コ
ンパレータＣＭＰ１の“−”入力端子についても同様
に、リファレンスＦＥＴＱＢのソース電圧ＶSBがＶＥ−
０．７［Ｖ］未満に低下してもＶＥ−０．７［Ｖ］の電
位にクランプされる。Next, resistors R1 to R6, diode D2,
D3 forms a diode clamp circuit. Resistance R
The potential at the connection point of the resistor R3 and the resistor R3 is VC,
Assuming that the potential at the connection point of No. 2 is VE, when the transistor Q1 is in the ON state, VC> VE. Main control FETQ
If the source voltage of A is VSA ≧ VC−0.7 [V], the source voltage VSA is input to the “+” input terminal of the comparator CMP1, but if VSA <VC−0.7 [V],
A potential of VC-0.7 [V] is input to the "+" input terminal of the comparator CMP1 regardless of the source voltage VSA. That is, even if the source voltage VSA decreases, the "+" input terminal of the comparator CMP1 is clamped to the potential of VC-0.7 [V] and does not fall below the potential. Similarly, for the "-" input terminal of the comparator CMP1, the source voltage VSB of the reference FET QB becomes VE-
Even if it falls below 0.7 [V], it is clamped to the potential of VE-0.7 [V].
【０１２９】このようなダイオードクランプ回路によ
り、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢが
オフ状態に遷移して、ソース電圧ＶSAおよびソース電圧
ＶSBが低下した時でも、コンパレータＣＭＰ１の“＋”
入力端子および“−”入力端子は、それぞれＶＣ−０．
７［Ｖ］の電位およびＶＥ−０．７［Ｖ］の電位にクラ
ンプされ、ＶＣ＞ＶＥであるのでコンパレータＣＭＰ１
の出力を“Ｈ”レベルとすることができ、ソース電圧Ｖ
SAおよびソース電圧ＶSBの大小関係に関らず、主制御Ｆ
ＥＴＱＡを確実にオン制御することができる。また、コ
ンパレータＣＭＰ１の“＋”入力端子および“−”入力
端子を一定値以下の電位に低下させることが無いので、
“＋”入力端子および“−”入力端子の耐圧性を改善す
ることができる。With such a diode clamp circuit, even when the main control FET QA and the reference FET QB transit to the off state and the source voltage VSA and the source voltage VSB decrease, the "+" of the comparator CMP1 is maintained.
The input terminal and the "-" input terminal are respectively VC-0.
7 [V] and a potential of VE-0.7 [V], and since VC> VE, the comparator CMP1
Can be set to the “H” level, and the source voltage V
Regardless of the magnitude relation between SA and source voltage VSB, the main control F
ETQA can be reliably turned on. Further, since the "+" input terminal and the "-" input terminal of the comparator CMP1 are not lowered to a potential lower than a certain value,
The withstand voltage of the “+” input terminal and the “−” input terminal can be improved.
【０１３０】なお、上記第１、第２および第３の実施形
態のオフセット電圧自動補正機能付きコンパレータを、
この第２具体例に適用可能であることはいうまでもな
い。また、上記第４および第５の実施形態のオフセット
電圧自動補正機能付きコンパレータの適用は、このよう
な第１または第２具体例の電源供給制御装置に限定され
るものではなく、２つの入力信号について電圧比較を行
なう用途であればどのような形態であっても適用でき、
高精度の電圧比較を実現することができる。The comparators with the automatic offset voltage correction function of the first, second and third embodiments are described below.
It goes without saying that the present invention can be applied to the second specific example. Further, the application of the comparator with the automatic offset voltage correction function of the fourth and fifth embodiments is not limited to the power supply control device of the first or second specific example. Can be applied in any form as long as it is used for voltage comparison for
A highly accurate voltage comparison can be realized.
【０１３１】〔第６の実施形態〕次に、第６の実施形態
のオフセット電圧自動補正機能付きコンパレータについ
て、図１３を参照して説明する。第６の実施形態のコン
パレータは、第２の実施形態と同様に、基準電圧（第１
電圧）を反転端子ＴＰに、被検出電圧（第２電圧）を非
反転端子ＴＮにそれぞれ入力して、これらの電圧を比較
するものである。[Sixth Embodiment] Next, a comparator having an automatic offset voltage correction function according to a sixth embodiment will be described with reference to FIG. As in the second embodiment, the comparator according to the sixth embodiment includes a reference voltage (first
The voltage is input to the inverting terminal TP, and the detected voltage (second voltage) is input to the non-inverting terminal TN, and these voltages are compared.
【０１３２】図１３において、本実施形態のオフセット
電圧自動補正機能付きコンパレータは、第４または第５
の実施形態のオフセット電圧自動補正機能付きコンパレ
ータ（図１０または図１１）において、差動トランジス
タ対をＰチャネルＭＯＳＦＥＴＱ７１，Ｑ７６，Ｑ８６
で構成したものであり、ＦＥＴＱ８６はＦＥＴＱ８４お
よび電流源ＳＩ２とのカレントミラー回路により電流を
安定化させている。その他の構成については、第５の実
施形態のオフセット電圧自動補正機能付きコンパレータ
（図１１）の構成と類似し、動作（過小電圧検出方法）
についても第５の実施形態と同様である。In FIG. 13, the comparator with the automatic offset voltage correction function of the present embodiment is the fourth or fifth comparator.
In the comparator with the automatic offset voltage correction function (FIG. 10 or FIG. 11) of the embodiment, the differential transistor pair is replaced by P-channel MOSFETs Q71, Q76, Q86.
The current of the FET Q86 is stabilized by a current mirror circuit with the FET Q84 and the current source SI2. The other configuration is similar to the configuration of the comparator with an automatic offset voltage correction function of the fifth embodiment (FIG. 11), and operates (undervoltage detection method).
Is the same as in the fifth embodiment.
【０１３３】図１３において、本実施形態のオフセット
電圧自動補正機能付きコンパレータは、不平衡電位設定
手段となる抵抗Ｒ７３を、差動トランジスタ対の第２ト
ランジスタＦＥＴＱ７１側の第２抵抗Ｒ７１と直列に接
続し、非反転端子ＴＮの電位が反転端子ＴＰの電位と所
定電位の差に等しいときに当該コンパレータの出力ＯＵ
Ｔが反転するように所定電位を設定するものである。す
なわち、抵抗Ｒ７３は当該コンパレータのオフセット電
圧をマイナス側に振らせて（オフセット電圧ＶOFF-）、
被検出電圧源の電位上昇判定をより厳しめに設定する。In FIG. 13, in the comparator with the automatic offset voltage correction function of the present embodiment, a resistor R73 serving as an unbalanced potential setting means is connected in series with a second resistor R71 on the second transistor FETQ71 side of the differential transistor pair. When the potential of the non-inverting terminal TN is equal to the difference between the potential of the inverting terminal TP and the predetermined potential, the output OU of the comparator
The predetermined potential is set so that T is inverted. That is, the resistor R73 causes the offset voltage of the comparator to swing to the minus side (offset voltage VOFF-),
The determination of the potential rise of the detected voltage source is set more strictly.
【０１３４】また、不平衡電位設定手段の接続位置の変
更に伴って、電位補正手段が接続される位置も、差動ト
ランジスタ対の第１トランジスタＦＥＴＱ７６側の第１
抵抗Ｒ７２に直列に接続されることとなる。当該コンパ
レータの出力ＯＵＴが“Ｌ”レベルから“Ｈ”レベルに
切り替わった時から第２計時手段による第２期間だけＮ
ＯＴゲートＧＮ１２から“Ｌ”レベルが出力されると、
ＦＥＴＱ８２がオン状態に遷移して電位補正手段による
オフセット電圧補正機能が作用するが、この時、コンデ
ンサＣ７１が充電され、ＦＥＴＱ７９がオン状態に遷移
して第１抵抗Ｒ７２に流れる電流を増大させる。つま
り、コンデンサＣ７１の充電電荷量で第１抵抗Ｒ７２に
流れる電流の増大量が決定されることになる。As the connection position of the unbalanced potential setting means is changed, the position to which the potential correction means is connected is also changed to the first transistor FETQ76 side of the differential transistor pair.
This is connected in series to the resistor R72. From the time when the output OUT of the comparator switches from the “L” level to the “H” level, N is maintained only for the second period by the second timing means.
When the “L” level is output from the OT gate GN12,
The FET Q82 transitions to the ON state, and the offset voltage correction function by the potential correction means operates. At this time, the capacitor C71 is charged, and the FET Q79 transitions to the ON state to increase the current flowing through the first resistor R72. That is, the amount of increase in the current flowing through the first resistor R72 is determined by the amount of charge in the capacitor C71.
【０１３５】次に、本実施形態のオフセット電圧自動補
正機能付きコンパレータにおける動作について説明す
る。先ず、第１抵抗Ｒ７２および第２抵抗Ｒ７１の抵抗
値を等しいもの（Ｒ７１＝Ｒ７２）とし、抵抗Ｒ７３を
不平衡電位設定手段として第２抵抗Ｒ７１側に追加する
ことにより、当該コンパレータのオフセット電圧はマイ
ナス側（ＶOFF-）のみ（反転端子電位＞非反転端子電
位）とする。Next, the operation of the comparator with the automatic offset voltage correction function of this embodiment will be described. First, by setting the resistance values of the first resistor R72 and the second resistor R71 to be equal (R71 = R72), and adding the resistor R73 to the second resistor R71 as unbalanced potential setting means, the offset voltage of the comparator becomes Only the negative side (VOFF-) is set (inversion terminal potential> non-inversion terminal potential).
【０１３６】当該コンパレータの出力ＯＵＴが“Ｌ”レ
ベルから“Ｈ”レベルになると、コンデンサＣ７２およ
び抵抗Ｒ８５の微分回路により、ＮＯＴゲートＧＮ１２
の出力が第２期間（約２０μｓ）だけ“Ｌ”レベルにな
る。このため、アナログスイッチＳ７１がオフすると共
にアナログスイッチＳ７２がオンする。アナログスイッ
チＳ７２がオンとなることによって、差動トランジスタ
対への入力電圧の差が無くなるので、当該コンパレータ
出力ＯＵＴは“Ｈ”レベルとなる。When the output OUT of the comparator changes from "L" level to "H" level, the NOT gate GN12 is obtained by the differentiating circuit of the capacitor C72 and the resistor R85.
Is at "L" level for the second period (about 20 .mu.s). Therefore, the analog switch S71 turns off and the analog switch S72 turns on. When the analog switch S72 is turned on, the difference between the input voltages to the differential transistor pair disappears, and the comparator output OUT goes to the “H” level.
【０１３７】またこの時、ＦＥＴＱ８７がオン状態に遷
移することによってＦＥＴＱ８２がオン状態に遷移し
て、電位補正手段のコンデンサＣ７１が充電される。所
定電荷量（ＦＥＴＱ７９のスレシホールドレベル以上と
なる電荷量）だけ充電されると、ＦＥＴＱ７９がオン状
態に遷移するので、第１抵抗Ｒ７２を流れる電流が増大
して電圧降下が大きくなる。これにより、ＦＥＴＱ７６
を流れる電流が減少し、それに伴ってＦＥＴＱ７７，Ｑ
７８を流れる電流も減少する。この時、ＦＥＴＱ８３の
ゲート電位が上昇してＦＥＴＱ８３はオン状態に向かう
ことになる。このため、当該コンパレータ出力ＯＵＴの
電位は下降していくことになり、その結果、ＦＥＴＱ８
７がオフ状態に遷移し、ＦＥＴＱ８２がオフ状態に遷移
する。この時点でコンデンサＣ７１の充電電流が遮断さ
れ、電位補正手段によるオフセット電圧の補正作用が停
止することになる。この時、当該コンパレータのオフセ
ット電圧は零になっており、この補正状態はコンデンサ
Ｃ７１の蓄積電荷量として記憶されることとなる。記憶
保持時間は時定数Ｃ７１×（Ｒ７６＋Ｄ１１の逆方向抵
抗値）で決まる。At this time, when the FET Q87 is turned on, the FET Q82 is turned on, and the capacitor C71 of the potential correcting means is charged. When the FET Q79 is charged by a predetermined charge amount (charge amount equal to or higher than the threshold level of the FET Q79), the FET Q79 transitions to the ON state, so that the current flowing through the first resistor R72 increases and the voltage drop increases. Thereby, the FET Q76
Current flowing through the FETs Q77 and Q77
The current flowing through 78 also decreases. At this time, the gate potential of the FET Q83 rises, and the FET Q83 is turned on. As a result, the potential of the comparator output OUT decreases, and as a result, the FET Q8
7 changes to the off state, and the FET Q82 changes to the off state. At this time, the charging current of the capacitor C71 is cut off, and the operation of correcting the offset voltage by the potential correcting means stops. At this time, the offset voltage of the comparator is zero, and the correction state is stored as the amount of charge stored in the capacitor C71. The storage holding time is determined by a time constant C71 × (R76 + reverse resistance value of D11).
【０１３８】当該コンパレータの出力ＯＵＴが“Ｌ”レ
ベルになると、ＮＯＴゲートＧＮ１２の出力は“Ｈ”レ
ベルとなるので、アナログスイッチＳ７１がオンすると
共にアナログスイッチＳ７２がオフして、オフセット電
圧零となった当該コンパレータによる被検出電圧の基準
電圧との比較が行われることになる。オフセット電圧零
の当該コンパレータで判定して出力ＯＵＴが“Ｈ”レベ
ルになれば、非反転端子ＴＮに加わる被検出電圧が変化
しない限り、出力ＯＵＴが“Ｈ”レベルに維持され、こ
の状態ではそれ以後の補正（リフレッシュ動作）は行わ
れないことになる。また、判定出力ＯＵＴが“Ｌ”レベ
ルであれば、当該コンパレータはオフセット電圧ゼロ補
正が維持される間は高精度の判定をして“Ｌ”レベルを
出力するが、コンデンサＣ７１による補正量の記憶が消
えてくると、当該コンパレータの出力ＯＵＴが“Ｌ”レ
ベルから“Ｈ”レベルに遷移して再度補正（リフレッシ
ュ動作）を行うことになる。When the output OUT of the comparator goes to "L" level, the output of the NOT gate GN12 goes to "H" level, so that the analog switch S71 is turned on and the analog switch S72 is turned off, and the offset voltage becomes zero. The detected voltage is compared with the reference voltage by the comparator. If the output OUT goes to the “H” level as determined by the comparator with the offset voltage of zero, the output OUT is maintained at the “H” level unless the detected voltage applied to the non-inverting terminal TN changes. Subsequent correction (refresh operation) will not be performed. If the determination output OUT is at the “L” level, the comparator performs a high-precision determination and outputs the “L” level while the offset voltage zero correction is maintained, but the correction amount is stored by the capacitor C71. Disappears, the output OUT of the comparator changes from the “L” level to the “H” level, and the correction (refresh operation) is performed again.
【０１３９】以上のように、本実施形態のオフセット電
圧自動補正機能付きコンパレータでは、従来のようにオ
フセット電圧調整用の外部端子や付属素子を必要とせ
ず、コンパレータ内でオフセット電圧を自動的に補正す
ることができるので、温度変化によるオフセット電圧の
バラツキについても、温度ドリフトによる誤差の影響を
無くすことができ、２つの入力信号の電圧比較の精度を
高め、特に過小電圧（微小電流）の検出も正確に行うこ
とができる。また、第３の実施形態のオフセット電圧自
動補正機能付きコンパレータと比較して、クロックＣＬ
Ｋを必要としないので、より簡単な回路構成で実現する
ことができる。As described above, the comparator with the automatic offset voltage correction function of the present embodiment does not require an external terminal for adjusting the offset voltage or an accessory element as in the related art, and automatically corrects the offset voltage in the comparator. As a result, the influence of errors due to temperature drift can be eliminated even with respect to variations in offset voltage due to temperature changes, the accuracy of voltage comparison between two input signals can be improved, and particularly detection of an undervoltage (small current) can be performed. Can be done accurately. Further, compared to the comparator with the automatic offset voltage correction function of the third embodiment, the clock CL
Since K is not required, it can be realized with a simpler circuit configuration.
【０１４０】[0140]
【発明の効果】以上説明したように、本発明のオフセッ
ト電圧自動補正機能付きコンパレータにおいては、非反
転端子の電位が反転端子の第１電圧の電位を下回ったか
否かを比較判定するコンパレータとして機能させる場
合、予め不平衡電位設定手段により、非反転端子の電位
が反転端子の電位と所定電位の和に等しいときに当該コ
ンパレータの出力が反転するように所定電位を設定して
おき、クロック生成手段から生成されるデューティ比の
極めて低いクロックが“Ｈ”レベルで且つ当該コンパレ
ータの出力が“Ｌ”レベルであるという第１条件が成立
するときに、接続切換手段は非反転端子への第２電圧の
接続を切り離すと共に該非反転端子を反転端子と接続
し、また該第１条件が不成立のときに、接続切換手段は
それとは逆の接続に切り換えるようにして、接続切換手
段によって接続が第１条件成立時の接続状態であって、
当該コンパレータの出力が“Ｌ”レベルである場合に、
電位補正手段により不平衡電位設定手段における所定電
位を減少させるので、数回（クロック数周期分）の電位
補正手段によるオフセット電圧補正作用によりオフセッ
ト電圧をほぼ零にして過電圧判定を正確に行なうことが
可能となる。As described above, the comparator with the automatic offset voltage correction function of the present invention functions as a comparator for comparing and determining whether the potential of the non-inverting terminal is lower than the potential of the first voltage of the inverting terminal. In this case, the predetermined potential is previously set by the unbalanced potential setting means so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the sum of the potential of the inverting terminal and the predetermined potential. When the first condition that the clock with the extremely low duty ratio generated from the comparator is at the "H" level and the output of the comparator is at the "L" level is satisfied, the connection switching means switches the second voltage to the non-inverting terminal. And the non-inverting terminal is connected to the inverting terminal, and when the first condition is not satisfied, the connection switching means switches to the reverse connection. As changing the connection connecting the switching means a connection state at the time of establishment first condition,
When the output of the comparator is at “L” level,
Since the predetermined potential in the unbalanced potential setting means is reduced by the potential correcting means, the offset voltage can be made substantially zero by the offset voltage correcting action of the potential correcting means several times (for several cycles of the clock) so that the overvoltage determination can be accurately performed. It becomes possible.
【０１４１】また、本発明のオフセット自動補正機能付
きコンパレータにおいては、非反転端子の電位が反転端
子の第１電圧の電位を下回ったか否かを比較判定するコ
ンパレータとして機能させる場合、予め不平衡電位設定
手段により、非反転端子の電位が反転端子の電位と所定
電位の和に等しいときに当該コンパレータの出力が反転
するように所定電位を設定しておき、当該コンパレータ
の出力が“Ｌ”レベルであるという第２条件が成立する
とき、或いは、当該コンパレータの出力が“Ｈ”レベル
から“Ｌ”レベルに切り替わった時からの第１期間を第
１計時手段が計時中であるという第３条件が成立すると
きに、接続切換手段は非反転端子への第２電圧の接続を
切り離すと共に該非反転端子を反転端子と接続し、また
該第２または第３条件が不成立のときに、接続切換手段
はそれとは逆の接続に切り換えるようにして、接続切換
手段によって接続が第２または第３条件成立時の接続状
態であって、当該コンパレータの出力が“Ｌ”レベルで
ある場合に、電位補正手段により不平衡電位設定手段に
おける所定電位を減少させることにより、オフセット電
圧をほぼ零にして過電圧判定を正確に行うことが可能で
ある。In the comparator with an automatic offset correcting function according to the present invention, when the comparator functions as a comparator for judging whether or not the potential of the non-inverting terminal is lower than the potential of the first voltage of the inverting terminal, the unbalanced potential is determined in advance. A predetermined potential is set by the setting means so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the sum of the potential of the inverting terminal and the predetermined potential. The third condition is that the first timing means is timing the first period from when the second condition that there is is satisfied or when the output of the comparator switches from the “H” level to the “L” level. When the condition is established, the connection switching means disconnects the connection of the second voltage to the non-inverting terminal, connects the non-inverting terminal to the inverting terminal, and connects the second or third terminal. When the condition is not established, the connection switching means switches to the reverse connection, and the connection switching means is in the connection state when the second or third condition is satisfied, and the output of the comparator is "L". In the case of "level", the potential correction means reduces the predetermined potential in the unbalanced potential setting means, so that the offset voltage can be made substantially zero and the overvoltage determination can be made accurately.
【０１４２】また、本発明のオフセット電圧自動補正機
能付きコンパレータにおいては、非反転端子の電位が反
転端子の第１電圧の電位を超えたか否かを比較判定する
コンパレータとして機能させる場合、予め不平衡電位設
定手段により、非反転端子の電位が反転端子の電位と所
定電位の差に等しいときに当該コンパレータの出力が反
転するように所定電位を設定しておき、クロック生成手
段から生成されるデューティ比の極めて低いクロックが
“Ｈ”レベルで且つ当該コンパレータの出力が“Ｈ”レ
ベルであるという第４条件が成立するときに、接続切換
手段は非反転端子への第２電圧の接続を切り離すと共に
該非反転端子を反転端子と接続し、また該第４条件が不
成立のときに、接続切換手段はそれとは逆の接続に切り
換えるようにして、接続切換手段によって接続が第４条
件成立時の接続状態であって、当該コンパレータの出力
が“Ｈ”レベルである場合に、電位補正手段により不平
衡電位設定手段における所定電位を減少させるので、数
回（クロック数周期分）の電位補正手段によるオフセッ
ト電圧補正作用によりオフセット電圧をほぼ零にして過
小電圧判定を正確に行なうことが可能となる。In the comparator with an automatic offset voltage correction function according to the present invention, when the comparator functions as a comparator for determining whether or not the potential of the non-inverting terminal has exceeded the potential of the first voltage of the inverting terminal, the unbalanced voltage is determined in advance. The predetermined potential is set by the potential setting means so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the difference between the potential of the inverting terminal and the predetermined potential, and the duty ratio generated by the clock generating means is set. When the fourth condition that the extremely low clock of the comparator is at the "H" level and the output of the comparator is at the "H" level is satisfied, the connection switching means disconnects the connection of the second voltage to the non-inverting terminal and disconnects the non-inverting terminal. The inversion terminal is connected to the inversion terminal, and when the fourth condition is not satisfied, the connection switching means switches to the reverse connection. When the connection is established by the connection switching means when the fourth condition is satisfied and the output of the comparator is at the "H" level, the predetermined potential in the unbalanced potential setting means is reduced by the potential correction means. The offset voltage is corrected to approximately zero by the offset voltage correcting action of the potential correcting means (for several clock cycles), so that the undervoltage determination can be accurately performed.
【０１４３】さらに、本発明のオフセット自動補正機能
付きコンパレータにおいては、非反転端子の電位が反転
端子の第１電圧の電位を超えたか否かを比較判定するコ
ンパレータとして機能させる場合、予め不平衡電位設定
手段により、非反転端子の電位が反転端子の電位と所定
電位の差に等しいときに当該コンパレータの出力が反転
するように所定電位を設定しておき、当該コンパレータ
の出力が“Ｈ”レベルであるという第５条件が成立する
とき、或いは、当該コンパレータの出力が“Ｌ”レベル
から“Ｈ”レベルに切り替わった時からの第２期間を第
２計時手段が計時中であるという第６条件が成立すると
きに、接続切換手段は非反転端子への第２電圧の接続を
切り離すと共に該非反転端子を反転端子と接続し、また
該第５または第６条件が不成立のときに、接続切換手段
はそれとは逆の接続に切り換えるようにして、接続切換
手段によって接続が第５または第６条件成立時の接続状
態であって、当該コンパレータの出力が“Ｈ”レベルで
ある場合に、電位補正手段により不平衡電位設定手段に
おける所定電位を減少させることにより、オフセット電
圧をほぼ零にして過小電圧判定を正確に行うことが可能
である。Further, in the comparator with an automatic offset correcting function according to the present invention, when the comparator functions as a comparator for judging whether or not the potential of the non-inverting terminal exceeds the potential of the first voltage of the inverting terminal, the unbalanced potential is determined in advance. The setting means sets a predetermined potential so that the output of the comparator is inverted when the potential of the non-inverting terminal is equal to the difference between the potential of the inverting terminal and the predetermined potential. The sixth condition that the second timing means is counting the second period from when the fifth condition that the comparator is present or when the output of the comparator is switched from the “L” level to the “H” level. When the condition is satisfied, the connection switching means disconnects the connection of the second voltage to the non-inverting terminal, connects the non-inverting terminal to the inverting terminal, and connects the fifth or sixth terminal. When the condition is not established, the connection switching means switches the connection to the opposite connection, so that the connection is switched by the connection switching means when the fifth or sixth condition is satisfied, and the output of the comparator is "H". In the case of the "level", by reducing the predetermined potential in the unbalanced potential setting means by the potential correction means, it is possible to make the offset voltage almost zero and accurately perform the undervoltage determination.
【０１４４】つまり、本発明のオフセット電圧自動補正
機能付きコンパレータによれば、従来のようにオフセッ
ト電圧調整用の外部端子や付属素子を必要とせず、コン
パレータ内でオフセット電圧を自動的に補正することが
でき、温度変化によるオフセット電圧のバラツキについ
ても、温度ドリフトによる誤差の影響を無くして、２つ
の入力信号の比較精度を高め、特に過電圧や微小電圧
（過電流や微小電流）の検出に際しても正確に検出を行
うことができる。That is, according to the comparator having the automatic offset voltage correction function of the present invention, the offset voltage can be automatically corrected in the comparator without the need for an external terminal for adjusting the offset voltage or an accessory element as in the related art. The accuracy of comparison of two input signals is improved by eliminating the influence of errors due to temperature drift, and the accuracy of offset voltage variations due to temperature changes is also high, especially when detecting overvoltages or minute voltages (overcurrent or minute current). Can be detected.
【図１】本発明の第１の実施形態のオフセット電圧自動
補正機能付きコンパレータの回路構成図である。FIG. 1 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a first embodiment of the present invention.
【図２】本発明の第２の実施形態のオフセット電圧自動
補正機能付きコンパレータの回路構成図である。FIG. 2 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a second embodiment of the present invention.
【図３】第１および第２の実施形態のコンパレータが適
用される電源供給制御装置の回路構成図である。FIG. 3 is a circuit configuration diagram of a power supply control device to which the comparators of the first and second embodiments are applied;
【図４】主制御ＦＥＴの詳細な回路構成図である。FIG. 4 is a detailed circuit configuration diagram of a main control FET.
【図５】電源供給制御装置が利用する原理を説明する説
明図である。FIG. 5 is an explanatory diagram illustrating a principle used by the power supply control device.
【図６】電源供給制御装置が利用する原理を説明する説
明図である。FIG. 6 is an explanatory diagram illustrating a principle used by the power supply control device.
【図７】短絡故障時および通常動作時の実施形態の電源
供給制御装置における主制御ＦＥＴの電流と電圧を例示
する波形図である。FIG. 7 is a waveform diagram exemplifying a current and a voltage of a main control FET in the power supply control device of the embodiment at the time of a short-circuit fault and at the time of normal operation.
【図８】図３の電源供給制御装置を電流検出可能な構成
としたときの回路構成図である。8 is a circuit configuration diagram when the power supply control device of FIG. 3 is configured to be capable of detecting a current.
【図９】本発明の第３の実施形態のオフセット電圧自動
補正機能付きコンパレータの回路構成図である。FIG. 9 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a third embodiment of the present invention.
【図１０】本発明の第４の実施形態のオフセット電圧自
動補正機能付きコンパレータの回路構成図である。FIG. 10 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a fourth embodiment of the present invention.
【図１１】本発明の第５の実施形態のオフセット電圧自
動補正機能付きコンパレータの回路構成図である。FIG. 11 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a fifth embodiment of the present invention.
【図１２】第４および第５の実施形態のコンパレータが
適用される電源供給制御装置の回路構成図である。FIG. 12 is a circuit configuration diagram of a power supply control device to which the comparators of the fourth and fifth embodiments are applied.
【図１３】本発明の第６の実施形態のオフセット電圧自
動補正機能付きコンパレータの回路構成図である。FIG. 13 is a circuit configuration diagram of a comparator with an automatic offset voltage correction function according to a sixth embodiment of the present invention.
【符号の説明】 ＶＢ 第１電源電位 ＧＮＤ 第２電源電位 Ｑ７１，Ｑ７６，Ｑ７７，Ｑ７８ ＮチャネルＭＯＳ
ＦＥＴ Ｑ８２，Ｑ８３ ＮチャネルＭＯＳＦＥＴ Ｑ７２，Ｑ７３，Ｑ７４，Ｑ７５，Ｑ７９ Ｐチャネ
ルＭＯＳＦＥＴ Ｑ８４〜Ｑ８６ ＰチャネルＭＯＳＦＥＴ Ｄ１１ ダイオード Ｒ５，Ｒ６，Ｒ７１〜Ｒ８３ 抵抗 Ｃ７１ コンデンサ Ｓ７１〜Ｓ７３ アナログスイッチ ＧＡ１ ＡＮＤゲート ＧＮ１ ＮＯＴゲート ＳＩ１，ＳＩ２ 電流源 １０１ 電源 １０２ 負荷 １１０ チップ構成部分 １１１ 駆動回路 ＱＡ 主制御ＦＥＴ ＲＧ 内部抵抗 ＱＢ 第１リファレンスＦＥＴ ＱＣ 第２リファレンスＦＥＴ Ｒｒ１，Ｒｒ２ 抵抗 ＣＭＰ１，ＣＭＰ２ コンパレータ Ｒ１〜Ｒ５５ 抵抗 ＺＤ１ ツェナーダイオード Ｄ１〜Ｄ５１ ダイオード Ｃ１１〜Ｃ３１ コンデンサ １２１ 温度センサ １２２ ラッチ回路 ＱＳ 過熱遮断用ＦＥＴ ＳＷ１ スイッチ[Explanation of Symbols] VB First power supply potential GND Second power supply potential Q71, Q76, Q77, Q78 N-channel MOS
FET Q82, Q83 N-channel MOSFET Q72, Q73, Q74, Q75, Q79 P-channel MOSFET Q84-Q86 P-channel MOSFET D11 Diode R5, R6, R71-R83 Resistance C71 Capacitor S71-S73 Analog switch GA1 AND gate GN1 NOT gate SI1, SI2 Current source 101 Power supply 102 Load 110 Chip component 111 Drive circuit QA Main control FET RG Internal resistance QB First reference FET QC Second reference FET Rr1, Rr2 Resistance CMP1, CMP2 Comparator R1-R55 Resistance ZD1 Zener diode D1-D51 Diode C11 to C31 Capacitor 121 Temperature sensor 122 Latch circuit QS Overheat cutoff FET SW1 Switch
Claims (14)
転端子にそれぞれ入力して、電圧の比較を行うオフセッ
ト電圧自動補正機能付きコンパレータにおいて、 前記非反転端子の電位が前記反転端子の電位と所定電位
の和に等しいときに当該コンパレータの出力が反転する
ように所定電位を設定する不平衡電位設定手段と、 “Ｈ”レベル期間が“Ｌ”レベル期間より極めて短いク
ロックを生成するクロック生成手段と、 前記クロックが“Ｈ”レベルで且つ当該コンパレータの
出力が“Ｌ”レベルであるという第１条件が成立すると
きに、前記非反転端子への前記第２電圧の接続を切り離
すと共に該非反転端子を前記反転端子と接続し、前記第
１条件が不成立のときにそれとは逆の接続に切り換える
接続切換手段と、 前記接続切換手段が前記第１条件が成立したときの接続
を行うとき、当該コンパレータの出力が“Ｌ”レベルで
ある場合に、前記不平衡電位設定手段における所定電位
を減少させる電位補正手段と、 を有することを特徴とするオフセット電圧自動補正機能
付きコンパレータ。1. A comparator having an automatic offset voltage correction function for comparing voltages by inputting a first voltage to an inverting terminal and a second voltage to a non-inverting terminal, wherein the potential of the non-inverting terminal is the inverting terminal. And an unbalanced potential setting means for setting a predetermined potential so that the output of the comparator is inverted when the potential is equal to the sum of the potential and a predetermined potential, and a clock whose "H" level period is much shorter than the "L" level period is generated. A clock generation unit, disconnecting the connection of the second voltage to the non-inverting terminal when a first condition that the clock is at “H” level and the output of the comparator is at “L” level is satisfied; Connection switching means for connecting the non-inverting terminal to the inverting terminal, and switching to a reverse connection when the first condition is not satisfied; And a potential correcting means for reducing a predetermined potential in the unbalanced potential setting means when an output of the comparator is at the "L" level when connection is established when one condition is satisfied. Comparator with automatic offset voltage correction function.
転端子にそれぞれ入力して、電圧の比較を行うオフセッ
ト電圧自動補正機能付きコンパレータにおいて、 前記非反転端子の電位が前記反転端子の電位と所定電位
の和に等しいときに当該コンパレータの出力が反転する
ように所定電位を設定する不平衡電位設定手段と、 当該コンパレータの出力が“Ｌ”レベルであるという第
２条件が成立するときに、前記非反転端子への前記第２
電圧の接続を切り離すと共に該非反転端子を前記反転端
子と接続し、前記第２条件が不成立のときにそれとは逆
の接続に切り換える接続切換手段と、 前記接続切換手段が前記第２条件が成立したときの接続
を行うとき、当該コンパレータの出力が“Ｌ”レベルで
ある場合に、前記不平衡電位設定手段における所定電位
を減少させる電位補正手段と、 を有することを特徴とするオフセット電圧自動補正機能
付きコンパレータ。2. A comparator with an automatic offset voltage correction function for comparing voltages by inputting a first voltage to an inverting terminal and a second voltage to a non-inverting terminal, wherein the potential of the non-inverting terminal is equal to the inverting terminal. Unbalanced potential setting means for setting the predetermined potential so that the output of the comparator is inverted when the potential of the comparator is equal to the sum of the potential and the predetermined potential, and the second condition that the output of the comparator is at the “L” level is satisfied. Sometimes, the second signal to the non-inverting terminal
Connection switching means for disconnecting the voltage connection, connecting the non-inverting terminal to the inverting terminal, and switching to a reverse connection when the second condition is not satisfied, the connection switching means satisfying the second condition And a potential correcting means for reducing the predetermined potential in the unbalanced potential setting means when the output of the comparator is at the "L" level when the connection is made. With comparator.
から“Ｌ”レベルに切り替わった時から第１期間を計時
する第１計時手段を有し、 前記接続切換手段は、前記第１計時手段が前記第１期間
を計時中であるという第３条件が成立するときに前記非
反転端子への前記第２電圧の接続を切り離すと共に該非
反転端子を前記反転端子と接続し、前記第３条件が不成
立のときにそれとは逆の接続に切り換えることを特徴と
する請求項２に記載のオフセット電圧自動補正機能付き
コンパレータ。3. A first timer for measuring a first period from when the output of the comparator switches from “H” level to “L” level, wherein the connection switching means includes a first timer. Disconnecting the second voltage to the non-inverting terminal and connecting the non-inverting terminal to the inverting terminal when a third condition that the first period is being measured is satisfied, and the third condition is not satisfied 3. The comparator with an automatic offset voltage correction function according to claim 2, wherein the connection is switched to the reverse connection at the time.
１電極に第１電源電位が第１抵抗を介して接続される第
１トランジスタと、制御電極に前記非反転端子が接続さ
れ、第１電極に第１電源電位が第２抵抗を介して接続さ
れる第２トランジスタと、を備えた差動トランジスタ対
を有し、 前記不平衡電位設定手段は、前記第１抵抗または前記第
２トランジスタの第２電極に直列接続される第３抵抗で
あることを特徴とする請求項１、２または３に記載のオ
フセット電圧自動補正機能付きコンパレータ。4. A first transistor, wherein the inversion terminal is connected to a control electrode, a first power supply potential is connected to a first electrode via a first resistor, and the non-inversion terminal is connected to a control electrode. A second transistor having a first power supply potential connected to one electrode via a second resistor; and a differential transistor pair, wherein the unbalanced potential setting means includes a first resistor or a second transistor. 4. The comparator with an automatic offset voltage correction function according to claim 1, wherein the third resistor is a third resistor connected in series to the second electrode.
１電極に第１電源電位が第１抵抗を介して接続される第
１トランジスタと、制御電極に前記非反転端子が接続さ
れ、第１電極に第１電源電位が第２抵抗を介して接続さ
れる第２トランジスタと、を備えた差動トランジスタ対
を有し、 前記電位補正手段は、前記第２抵抗または前記第１トラ
ンジスタのオン抵抗に流れる電流を増大させることを特
徴とする請求項１、２、３または４に記載のオフセット
電圧自動補正機能付きコンパレータ。5. A first transistor, wherein the inversion terminal is connected to a control electrode, a first power supply potential is connected to a first electrode via a first resistor, and the non-inversion terminal is connected to a control electrode. And a second transistor having a first power supply potential connected to one electrode via a second resistor. The potential correction means turns on the second resistor or the first transistor. 5. The comparator with an automatic offset voltage correction function according to claim 1, wherein the current flowing through the resistor is increased.
は前記第１トランジスタのオン抵抗と第２電源電位間に
直列接続され、前記接続切換手段が前記第１条件、前記
第２条件または前記第３条件が成立したときの接続を行
うときに充電を行うコンデンサを有し、 前記第２抵抗または前記第１トランジスタのオン抵抗に
流れる電流の増大量は、前記コンデンサの充電電荷量で
決定されることを特徴とする請求項５に記載のオフセッ
ト電圧自動補正機能付きコンパレータ。6. The potential correction means is connected in series between the second resistance or the on-resistance of the first transistor and a second power supply potential, and the connection switching means sets the first condition, the second condition or the second condition. A capacitor that charges when the connection is made when the third condition is satisfied; and the amount of increase in the current flowing through the on-resistance of the second resistor or the first transistor is determined by the amount of charge in the capacitor. 6. The comparator with an automatic offset voltage correction function according to claim 5, wherein:
転端子にそれぞれ入力して、電圧の比較を行うオフセッ
ト電圧自動補正機能付きコンパレータにおいて、 前記非反転端子の電位が前記反転端子の電位と所定電位
の差に等しいときに当該コンパレータの出力が反転する
ように所定電位を設定する不平衡電位設定手段と、 “Ｈ”レベル期間が“Ｌ”レベル期間より極めて短いク
ロックを生成するクロック生成手段と、 前記クロックが“Ｈ”レベルで且つ当該コンパレータの
出力が“Ｈ”レベルであるという第４条件が成立すると
きに、前記非反転端子への前記第２電圧の接続を切り離
すと共に該非反転端子を前記反転端子と接続し、前記第
４条件が不成立のときにそれとは逆の接続に切り換える
接続切換手段と、 前記接続切換手段が前記第４条件が成立したときの接続
を行うとき、当該コンパレータの出力が“Ｈ”レベルで
ある場合に、前記不平衡電位設定手段における所定電位
を減少させる電位補正手段と、 を有することを特徴とするオフセット電圧自動補正機能
付きコンパレータ。7. A comparator with an automatic offset voltage correction function for comparing voltages by inputting a first voltage to an inverting terminal and a second voltage to a non-inverting terminal, wherein the potential of the non-inverting terminal is the inverting terminal. An unbalanced potential setting means for setting a predetermined potential so that the output of the comparator is inverted when the potential is equal to a predetermined potential, and a clock whose "H" level period is much shorter than the "L" level period is generated. A clock generation unit, disconnecting the connection of the second voltage to the non-inverting terminal when a fourth condition that the clock is at “H” level and the output of the comparator is at “H” level is satisfied; A connection switching unit that connects the non-inverting terminal to the inverting terminal, and that switches to a reverse connection when the fourth condition is not satisfied; When the connection is established when the four conditions are satisfied, when the output of the comparator is at the “H” level, there is provided a potential correcting means for reducing a predetermined potential in the unbalanced potential setting means. Comparator with automatic offset voltage correction function.
転端子にそれぞれ入力して、電圧の比較を行うオフセッ
ト電圧自動補正機能付きコンパレータにおいて、 前記非反転端子の電位が前記反転端子の電位と所定電位
の差に等しいときに当該コンパレータの出力が反転する
ように所定電位を設定する不平衡電位設定手段と、 当該コンパレータの出力が“Ｈ”レベルであるという第
５条件が成立するときに、前記非反転端子への前記第２
電圧の接続を切り離すと共に該非反転端子を前記反転端
子と接続し、前記第５条件が不成立のときにそれとは逆
の接続に切り換える接続切換手段と、 前記接続切換手段が前記第５条件が成立したときの接続
を行うとき、当該コンパレータの出力が“Ｈ”レベルで
ある場合に、前記不平衡電位設定手段における所定電位
を減少させる電位補正手段と、 を有することを特徴とするオフセット電圧自動補正機能
付きコンパレータ。8. A comparator having an automatic offset voltage correction function for comparing voltages by inputting a first voltage to an inverting terminal and a second voltage to a non-inverting terminal, wherein the potential of the non-inverting terminal is the inverting terminal. An unbalanced potential setting means for setting a predetermined potential so that the output of the comparator is inverted when the potential of the comparator is equal to the predetermined potential, and a fifth condition that the output of the comparator is at the “H” level is satisfied. Sometimes, the second inversion to the non-inverting terminal
A connection switching unit that disconnects the voltage connection and connects the non-inverting terminal to the inverting terminal, and switches to a reverse connection when the fifth condition is not satisfied; and the connection switching unit satisfies the fifth condition. And a potential correcting means for reducing a predetermined potential in the unbalanced potential setting means when the output of the comparator is at the "H" level. With comparator.
から“Ｈ”レベルに切り替わった時から第２期間を計時
する第２計時手段を有し、 前記接続切換手段は、前記第２計時手段が前記第２期間
を計時中であるという第６条件が成立するときに前記非
反転端子への前記第２電圧の接続を切り離すと共に該非
反転端子を前記反転端子と接続し、前記第６条件が不成
立のときにそれとは逆の接続に切り換えることを特徴と
する請求項８に記載のオフセット電圧自動補正機能付き
コンパレータ。9. Second connection means for measuring a second period from the time when the output of the comparator switches from "L" level to "H"level; Disconnecting the second voltage to the non-inverting terminal and connecting the non-inverting terminal to the inverting terminal when the sixth condition that the second period is being measured is satisfied, and the sixth condition is not satisfied 9. The comparator with the automatic offset voltage correction function according to claim 8, wherein the connection is switched to the reverse connection at the time of.
第１電極に第１電源電位が第１抵抗を介して接続される
第１トランジスタと、制御電極に前記非反転端子が接続
され、第１電極に第１電源電位が第２抵抗を介して接続
される第２トランジスタと、を備えた差動トランジスタ
対を有し、 前記不平衡電位設定手段は、前記第２抵抗または前記第
１トランジスタの第２電極に直列接続される第３抵抗で
あることを特徴とする請求項７、８または９に記載のオ
フセット電圧自動補正機能付きコンパレータ。10. The inversion terminal is connected to a control electrode,
A first transistor having a first power supply potential connected to a first electrode via a first resistor, a non-inverting terminal connected to a control electrode, and a first power supply potential connected to a first electrode via a second resistor; A differential transistor pair including: a second transistor to be set, wherein the unbalanced potential setting means is a third resistor connected in series to the second resistor or a second electrode of the first transistor. The comparator with an automatic offset voltage correction function according to claim 7, 8, or 9.
第１電極に第１電源電位が第１抵抗を介して接続される
第１トランジスタと、制御電極に前記非反転端子が接続
され、第１電極に第１電源電位が第２抵抗を介して接続
される第２トランジスタと、を備えた差動トランジスタ
対を有し、 前記電位補正手段は、前記第１抵抗または前記第２トラ
ンジスタのオン抵抗に流れる電流を増大させることを特
徴とする請求項７、８、９または１０に記載のオフセッ
ト電圧自動補正機能付きコンパレータ。11. The inversion terminal is connected to a control electrode,
A first transistor having a first power supply potential connected to a first electrode via a first resistor, a non-inverting terminal connected to a control electrode, and a first power supply potential connected to a first electrode via a second resistor; 8. A differential transistor pair comprising: a second transistor to be connected to the first transistor; and the potential correction unit increases a current flowing through an on-resistance of the first resistor or the second transistor. , 8, 9 or 10.
たは前記第２トランジスタのオン抵抗と第２電源電位間
に直列接続され、前記接続切換手段が前記第４条件、第
５条件または前記第６条件が成立したときの接続を行う
ときに充電を行うコンデンサを有し、 前記第１抵抗または前記第２トランジスタのオン抵抗に
流れる電流の増大量は、前記コンデンサの充電電荷量で
決定されることを特徴とする請求項１１に記載のオフセ
ット電圧自動補正機能付きコンパレータ。12. The potential correction means is connected in series between an on-resistance of the first resistor or the second transistor and a second power supply potential, and the connection switching means is connected to the fourth condition, the fifth condition or the fifth condition. A capacitor that charges when connection is established when the six conditions are satisfied; and the amount of increase in current flowing through the on-resistance of the first resistor or the second transistor is determined by the amount of charge in the capacitor. The comparator with an automatic offset voltage correction function according to claim 11, wherein:
の充電時には順方向電流が、放電時には逆方向電流が流
れるように該コンデンサと直列接続されるダイオードを
有することを特徴とする請求項６または１２に記載のオ
フセット電圧自動補正機能付きコンパレータ。13. The potential correction means includes a diode connected in series with the capacitor so that a forward current flows when the capacitor is charged and a reverse current flows when the capacitor is discharged. The comparator with the automatic offset voltage correction function described in 1.
たは当該コンパレータおよび前記第１または第２計時手
段の出力に基づき切り換え制御されるアナログスイッチ
であることを特徴とする請求項１、２、３、４、５、
６、７、８、９、１０、１１、１２または１３に記載の
オフセット電圧自動補正機能付きコンパレータ。14. The apparatus according to claim 1, wherein said connection switching means is an analog switch that is switched and controlled based on said clock or an output of said comparator and said first or second timing means. 4, 5,
6. The comparator with an automatic offset voltage correction function according to 6, 7, 8, 9, 10, 11, 12, or 13.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084916A JP2000341097A (en) | 1999-03-25 | 2000-03-24 | Comparator with offset voltage automatic correction function |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-82393 | 1999-03-25 | ||
| JP8239399 | 1999-03-25 | ||
| JP2000084916A JP2000341097A (en) | 1999-03-25 | 2000-03-24 | Comparator with offset voltage automatic correction function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000341097A true JP2000341097A (en) | 2000-12-08 |
Family
ID=26423426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000084916A Pending JP2000341097A (en) | 1999-03-25 | 2000-03-24 | Comparator with offset voltage automatic correction function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000341097A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008529129A (en) * | 2005-01-25 | 2008-07-31 | リニアー テクノロジー コーポレイション | Power supply side device with auto-zero circuit for determining and controlling output current |
| CN102109548A (en) * | 2009-12-23 | 2011-06-29 | 力博特公司 | Current detection circuit with current compensation and temperature compensation |
| CN108462400A (en) * | 2018-03-01 | 2018-08-28 | 芯海科技（深圳）股份有限公司 | A kind of full wave rectified signal generation circuit of adaptive deadband eliminating |
| CN111030650A (en) * | 2019-12-11 | 2020-04-17 | 成都铭科思微电子技术有限责任公司 | Background correction circuit and method for offset error of enhanced clock control comparator |
| US11632104B2 (en) | 2021-08-12 | 2023-04-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2000
- 2000-03-24 JP JP2000084916A patent/JP2000341097A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008529129A (en) * | 2005-01-25 | 2008-07-31 | リニアー テクノロジー コーポレイション | Power supply side device with auto-zero circuit for determining and controlling output current |
| CN102109548A (en) * | 2009-12-23 | 2011-06-29 | 力博特公司 | Current detection circuit with current compensation and temperature compensation |
| CN102109548B (en) * | 2009-12-23 | 2013-11-06 | 力博特公司 | Current detection circuit with current compensation and temperature compensation |
| CN108462400A (en) * | 2018-03-01 | 2018-08-28 | 芯海科技（深圳）股份有限公司 | A kind of full wave rectified signal generation circuit of adaptive deadband eliminating |
| CN108462400B (en) * | 2018-03-01 | 2024-04-26 | 芯海科技（深圳）股份有限公司 | Full-wave rectification signal generating circuit capable of adaptively eliminating dead zone |
| CN111030650A (en) * | 2019-12-11 | 2020-04-17 | 成都铭科思微电子技术有限责任公司 | Background correction circuit and method for offset error of enhanced clock control comparator |
| US11632104B2 (en) | 2021-08-12 | 2023-04-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3706515B2 (en) | Power supply control device and power supply control method | |
| JP4504222B2 (en) | Overcurrent detection device | |
| US7626792B2 (en) | Power supply control apparatus including highly-reliable overcurrent detecting circuit | |
| US8766671B2 (en) | Load driving apparatus | |
| US20090128106A1 (en) | Power supply controller and semiconductor device | |
| US9748789B2 (en) | Charging/discharging control circuit, charging/discharging control device, and battery device | |
| TWI666845B (en) | Charge and discharge control circuit and battery device | |
| US8223467B2 (en) | Transient blocking unit using normally-off device to detect current trip threshold | |
| US20020125942A1 (en) | Comparator circuit | |
| JP3808265B2 (en) | Power supply control device and power supply control method | |
| US9203119B2 (en) | Battery device | |
| CN108075463B (en) | Integrated circuit with reverse current protection and power disconnect detection | |
| JP2007135274A (en) | Current abnormality detection circuit and current value adjustment method at abnormality detection | |
| US20120256658A1 (en) | Comparator circuit | |
| JP2000341097A (en) | Comparator with offset voltage automatic correction function | |
| JP4147965B2 (en) | Single-phase load overcurrent detection circuit with PWM voltage control by MOS transistor | |
| JP2011086993A (en) | Transmission apparatus for differential communication | |
| JP2000341096A (en) | Comparator with offset voltage automatic correction function | |
| CN112114257B (en) | Voltage-current conversion circuit and charge-discharge control device | |
| JP2000299624A (en) | Switching device | |
| US9673656B2 (en) | Charge and discharge control circuit and battery device | |
| JP3802412B2 (en) | MOS transistor output circuit | |
| US7501885B2 (en) | Filter circuit | |
| JP6024498B2 (en) | Semiconductor drive device | |
| CN111756029A (en) | High speed wide dynamic range input structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |