JP2000340619A - Method and system for analyzing manufacturing failure of semiconductor device - Google Patents
Method and system for analyzing manufacturing failure of semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、少なくとも一部に
半導体記憶装置（メモリ）を有する半導体装置の製造工
程における不良解析方法及びシステムに関し、特に半導
体装置の製造工程の途中で、ある層を形成した時に形成
されたパターンを光学的に比較検査して収集された不良
情報を、半導体ウエハ上でのチップ（ダイ）の形成が終
了した段階で行われる電気テスタによる検査で得られる
動作不良情報と相関付けて、製造工程における致命欠陥
を生じる不良原因を特定する不良解析方法及びシステム
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and system for analyzing a failure in a manufacturing process of a semiconductor device having a semiconductor memory device (memory) at least in part, and more particularly, to forming a certain layer in the course of the manufacturing process of the semiconductor device. The defect information collected by optically comparing and inspecting the pattern formed at the time of the operation is combined with the operation defect information obtained by the inspection by the electric tester performed at the stage when the formation of the chip (die) on the semiconductor wafer is completed. The present invention relates to a failure analysis method and system for correlating and specifying a failure cause that causes a fatal defect in a manufacturing process.
【０００２】本発明は、メモリセルがマトリクス状に配
列されたメモリが対象であるが、内部にキャッシュメモ
リなどのメモリを有するマイクロプロセッサなども対象
である。以下、メモリを例として説明する。The present invention is directed to a memory in which memory cells are arranged in a matrix, but also to a microprocessor having a memory such as a cache memory therein. Hereinafter, a memory will be described as an example.
【０００３】[0003]
【従来の技術】図１は、半導体記憶装置（メモリ）の製
造工程の構成を示す図である。メモリは各種の製造工程
１１−１〜１１−Ｎで構成される製造プロセス１０を経
てウエハレベルで完成する（ステップ１２）。ウエハレ
ベルで完成した各チップに対して、正常に動作するか電
気的動作テストが行われる（ステップ１３）。この電気
的動作テストは、各チップの電極パッドをプローバによ
って電気テスタに接続した上で、電気テスタから電源及
び信号を印加し、チップから出力される信号を検出する
ことにより行われる。電気的動作テストの終了したウエ
ハは、各チップを切り離すようにダイシングされ（ステ
ップ１４）、切り離されたチップのうち電気的動作テス
トで良品と判定されたチップのみがパッケージングされ
（ステップ１５）、最終検査（ステップ１６）で良品と
判定されたものが出荷される。2. Description of the Related Art FIG. 1 is a diagram showing a configuration of a manufacturing process of a semiconductor memory device (memory). The memory is completed at the wafer level through a manufacturing process 10 including various manufacturing steps 11-1 to 11-N (step 12). Each chip completed at the wafer level is subjected to an electrical operation test to determine whether it operates normally (step 13). The electrical operation test is performed by connecting the electrode pads of each chip to an electric tester by a prober, applying a power and a signal from the electric tester, and detecting a signal output from the chip. The wafer on which the electrical operation test has been completed is diced so as to separate each chip (step 14), and only the chips determined to be non-defective in the electrical operation test among the separated chips are packaged (step 15). Those judged as non-defective in the final inspection (step 16) are shipped.
【０００４】近年、半導体装置は集積度の向上に応じて
益々多層化される傾向にあり、半導体装置の製造工程
（プロセス）は数百にも及ぶようになってきた。半導体
装置の最終的な歩留りは、各プロセスにおいて発生する
不良の累積で決定されるので、電気的動作テストで不良
が見つかっても、その不良がどの工程で発生したかを特
定するのが非常に難しくなっている。また、最初の工程
１１−１が始まってからステップ１２のウエハレベルで
完成するまでに数カ月を要するようになっており、電気
的動作テストで不良が見つかっても、その情報をフィー
ドバックして製造工程を改善する時には、すでに多数の
ウエハがその工程を終了しており、そのまでの間にその
工程を行ったすべてのウエハに不良が多数発生するとい
った問題が生じる。[0004] In recent years, semiconductor devices have tended to become more and more multilayered in accordance with the improvement in the degree of integration, and the number of manufacturing steps (processes) for semiconductor devices has increased to several hundred. Since the final yield of a semiconductor device is determined by the accumulation of defects that occur in each process, even if a defect is found in an electrical operation test, it is very difficult to specify in which step the defect occurred. It's getting harder. Also, it takes several months from the start of the first process 11-1 to the completion at the wafer level in the step 12, and even if a defect is found in the electrical operation test, the information is fed back to the manufacturing process. However, many wafers have already completed the process, and a large number of defects occur in all wafers that have been subjected to the process.
【０００５】そこで、各プロセスにおける不良の発生を
監視して、各プロセスにおける不良の発生を低く抑える
ように管理することが重要である。そのため、各層を形
成した時点でウエハの表面の画像を光学的に捕らえて欠
陥の有無を検査する欠陥検査が行われている。このよう
な検査により、図１に示すように、各製造工程に対応し
て第１欠陥検査データ２１−１、第２欠陥検査データ２
１−２、…、第Ｎ欠陥検査データ２１−Ｎが得られる。
なお、すべての層について欠陥検査を行う必要があると
は限らず、重要な又は欠陥の発生しやすい一部の層につ
いてのみ欠陥検査を行うのが一般的である。Therefore, it is important to monitor the occurrence of defects in each process and to manage the occurrence of defects in each process to a low level. Therefore, when each layer is formed, a defect inspection is performed in which an image on the surface of the wafer is optically captured to inspect for a defect. By such an inspection, as shown in FIG. 1, the first defect inspection data 21-1 and the second defect inspection data 2 correspond to each manufacturing process.
.., N-th defect inspection data 21-N are obtained.
Note that it is not always necessary to perform the defect inspection on all the layers, and it is general to perform the defect inspection only on some important or easily prone to defect layers.
【０００６】ウエハの表面の画像を光学的に捕らえるに
は、顕微鏡が使用される。以前は顕微鏡が投影したウエ
ハの表面の画像を検査員が肉眼で観察して欠陥の有無を
判定していたが、現在は顕微鏡の投影像を１次元や２次
元のイメージセンサなどで構成される撮像装置で捕ら
え、画像信号をデジタル化した上で画像処理により自動
的に欠陥を検出している。このための装置がインスペク
ションマシンと呼ばれる装置である。インスペクション
マシンでは、ウエハの表面の画像を基準となる画像と比
較したり、前に捕らえた他のチップの画像と比較し、一
致しない場合に欠陥であると判定している。また、照射
したレーザの散乱具合から欠陥の有無を判定する方式も
ある。[0006] A microscope is used to optically capture an image of the surface of the wafer. Previously, the inspector visually observed the image of the wafer surface projected by the microscope to determine the presence or absence of a defect, but now the projected image of the microscope is composed of a one-dimensional or two-dimensional image sensor. Defects are automatically detected by image processing after image signals are captured by an imaging device and digitized. An apparatus for this is an apparatus called an inspection machine. In an inspection machine, an image on the surface of a wafer is compared with a reference image or with an image of another chip captured earlier, and if they do not match, it is determined to be a defect. There is also a method of determining the presence or absence of a defect based on the degree of scattering of the irradiated laser.
【０００７】図２は、インスペクションマシンによる欠
陥検査で得られる欠陥部分の画像例を示す図である。ウ
エハ１００の上には多数のチップ１０１が形成されてお
り、各チップ１０１の画像のうち、不一致の度合いが大
きい部分１１０を欠陥と判定する。インスペクションマ
シンによる検査で得られる欠陥情報はパターンの欠陥で
あり、その欠陥が動作不良を引き起こす致命的な欠陥で
あるかとは限らない。そこで、図１に示すように、イン
スペクションマシンによる各製造工程の欠陥検査データ
を蓄積しておき、電気テスタによる電気的動作テストの
結果と重ね合わせて解析することにより（ステップ４
１）、動作不良となった半導体チップの不良発生工程の
特定、不良原因の推定などが行われている（ステップ４
２）。FIG. 2 is a diagram showing an example of an image of a defective portion obtained by a defect inspection using an inspection machine. A large number of chips 101 are formed on the wafer 100, and a portion 110 of the image of each chip 101 having a high degree of mismatch is determined to be a defect. The defect information obtained by the inspection with the inspection machine is a defect of the pattern, and the defect is not necessarily a fatal defect that causes a malfunction. Therefore, as shown in FIG. 1, defect inspection data of each manufacturing process by the inspection machine is accumulated, and analyzed by superimposing it on the result of the electric operation test by the electric tester (Step 4).
1), identification of a failure occurrence process of a semiconductor chip having an operation failure, estimation of a cause of the failure, and the like are performed (step 4).
2).
【０００８】[0008]
【発明が解決しようとする課題】図１に示すように、こ
れまで、インスペクションマシンによる各製造工程の欠
陥検査データと重ね合わせて解析するのに使用されてい
たのは、電気テスタによる電気的動作テストデータのう
ち、Fail Bitデータ３１と、BIN/Sortデータ３２であ
る。しかし、このような電気的動作テストデータは、イ
ンスペクションマシンによる欠陥検査データと重ね合わ
せて解析する際には、次のような利点と欠点がある。As shown in FIG. 1, an electric operation performed by an electric tester has been used to analyze the data by superimposing it on a defect inspection data of each manufacturing process by an inspection machine. The test data includes Fail Bit data 31 and BIN / Sort data 32. However, when such electrical operation test data is analyzed by being superimposed on defect inspection data by an inspection machine, there are the following advantages and disadvantages.
【０００９】Fail Bitデータは、各ビット毎に書込みと
読み出しのテストを行い、不良ビットを特定するための
もので、得られる不良ビットの論理アドレスをチップ内
の物理アドレスに変換することにより求められる。この
データは、欠陥検査装置から得られる欠陥位置座標と一
対一で相関できるため、非常に精度の高い不良解析が可
能となる利点がある。しかし、Fail Bitデータを得るた
めには、各ビット毎に良否判定を行う必要があり、実
際、わざわざ別途用意した電気テスタを使用して、通常
の電気テストとは別に行う必要がある。例えば、８イン
チウエハ上に１６Ｍビットメモリが４００個程度形成さ
れているウエハ全体のFail Bitデータを得るためには、
２４時間以上を要する特殊なテストを行う必要がある。
そのため、生産現場では、Fail Bitデータを定常的に得
ることは行われていないのが現状である。また、行不
良、列不良、ブロック不良などが存在する場合、多数の
ビットが不良となるため、データ量が膨大なものにな
る。そのため、このような膨大なデータろ欠陥位置座標
との相関をとる解析には長時間を要する。以上のよう
に、Fail Bitデータを得る検査は検査時間が長い上、デ
ータの量が膨大で解析に要する時間が長くなるという欠
点がある。そのため、通常のメモリの製造工程でこの検
査を行うのは難しかった。Fail Bit data is used to specify a defective bit by performing a write and read test for each bit, and is obtained by converting a logical address of the obtained defective bit into a physical address in a chip. . Since this data can be correlated one-to-one with the defect position coordinates obtained from the defect inspection apparatus, there is an advantage that extremely accurate failure analysis can be performed. However, in order to obtain Fail Bit data, it is necessary to make a pass / fail judgment for each bit, and in fact, it is necessary to use a separately prepared electric tester and perform it separately from a normal electric test. For example, in order to obtain Fail Bit data of an entire wafer in which about 400 16 Mbit memories are formed on an 8-inch wafer,
Special tests that require more than 24 hours must be performed.
Therefore, at the production site, fail bit data is not constantly obtained. Further, when there is a row defect, a column defect, a block defect, or the like, a large number of bits become defective, and the data amount becomes enormous. Therefore, it takes a long time to analyze such a large amount of data and the correlation with the defect position coordinates. As described above, the inspection for obtaining the Fail Bit data has the disadvantage that the inspection time is long, the amount of data is enormous, and the time required for analysis is long. Therefore, it is difficult to perform this inspection in a normal memory manufacturing process.
【００１０】一方、BIN/Sortデータは、通常の電気的動
作テストのサマリーデータ（概略データ）として得られ
るもので、例えば、８インチウエハ上に１６Ｍビットメ
モリが４００個程度形成されているウエハを検査して
も、約１時間程度で終了する検査である。しかし、BIN/
Sortデータとして得られる情報は、主としてチップ単位
の不良情報であり、不良のビット位置までの情報は含ま
ない。そのため、インスペクションマシンによる欠陥検
査データと一対一で相関付けられず、不良の原因と判定
されたチップに複数の工程で複数の欠陥が生成された場
合、どの欠陥が本当の不良原因になったかを特定できな
いという欠点がある。この欠点を克服するため、長期間
に蓄積された多数のウエハについてのデータを使用して
統計的に相関関係を求める必要がある。しかし、長期間
のデータを利用するということは、製造工程で現在起こ
っている不良工程、不良原因を特定することは困難であ
るという問題がある。On the other hand, the BIN / Sort data is obtained as summary data (schematic data) of a normal electric operation test. For example, a BIN / Sort data is used for a wafer in which about 400 16-Mbit memories are formed on an 8-inch wafer. Even if the inspection is performed, the inspection is completed in about one hour. However, BIN /
The information obtained as Sort data is mainly defect information in chip units and does not include information up to the bit position of the defect. Therefore, when multiple defects are generated in multiple steps on a chip that is determined to be the cause of a defect because it is not correlated one-to-one with the defect inspection data by the inspection machine, it is necessary to determine which defect actually caused the defect. There is a disadvantage that it cannot be specified. To overcome this drawback, it is necessary to statistically correlate using data on a large number of wafers accumulated over a long period of time. However, using long-term data has a problem in that it is difficult to identify a defective process and a cause of the defect that are currently occurring in the manufacturing process.
【００１１】このように、電気テスタによるデータのう
ち、インスペクションマシンによる欠陥検査データと重
ね合わせて解析するのに使用されているデータには、そ
れぞれ利点と欠点があった。そのため、十分な解析を行
うのが難しかった。本発明は、このような問題に鑑みて
なされたものであり、短時間の検査時間で且つ短時間の
解析時間で、インスペクションマシンによる欠陥検査デ
ータが動作不良を引き起こした致命的な欠陥であるかを
特定できる半導体装置の製造不良解析方法及びシステム
を実現することを目的とする。As described above, among the data obtained by the electric tester, the data used for analyzing the data by superimposing it on the defect inspection data obtained by the inspection machine has advantages and disadvantages. Therefore, it was difficult to perform a sufficient analysis. The present invention has been made in view of such a problem, and in a short inspection time and a short analysis time, whether defect inspection data by an inspection machine is a fatal defect that caused an operation failure. It is an object of the present invention to realize a method and system for analyzing a manufacturing defect of a semiconductor device capable of specifying the following.
【００１２】[0012]
【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体装置の製造不良解析方法及びシステ
ムでは、歩留り向上のために半導体記憶装置（メモリ）
が有する冗長回路への置き換えのためのリペアデータを
使用する。すなわち、本発明の半導体装置の製造不良解
析方法は、少なくとも一部に半導体記憶装置を有する半
導体装置を半導体ウエハ上に形成する製造工程におい
て、半導体ウエハ上に形成されたパターンを検査してパ
ターン不良情報を収集する工程と、半導体ウエハ上に形
成された半導体装置を電気的に検査して動作不良情報を
収集する工程と、パターン不良情報と動作不良情報を相
関付けて解析する工程とを備える半導体装置の製造不良
解析方法において、半導体記憶装置は、記憶部と、記憶
部の一部に動作欠陥箇所がある時に、動作欠陥箇所を置
き換える冗長部とを備え、動作不良情報は、動作欠陥箇
所を前記冗長部に置き換えるためのリペア情報を含み、
解析工程では、パターン不良情報とリペア情報を相関付
けて解析することを特徴とする。In order to achieve the above object, a method and system for analyzing a manufacturing defect of a semiconductor device according to the present invention provide a semiconductor memory device (memory) for improving the yield.
Use the repair data for replacement with the redundant circuit. That is, in the method of analyzing a manufacturing defect of a semiconductor device according to the present invention, a pattern formed on a semiconductor wafer is inspected in a manufacturing process of forming a semiconductor device having a semiconductor storage device at least partially on the semiconductor wafer. A semiconductor comprising: a step of collecting information; a step of electrically inspecting a semiconductor device formed on a semiconductor wafer to collect operation failure information; and a step of correlating and analyzing pattern failure information and operation failure information. In the method of analyzing a manufacturing defect of a device, a semiconductor memory device includes a storage unit and a redundant unit that replaces an operation defect location when an operation defect location exists in a part of the storage unit. Including repair information for replacing with the redundant part,
The analysis step is characterized in that pattern failure information and repair information are correlated and analyzed.
【００１３】また、本発明の半導体装置の製造不良解析
システムは、少なくとも一部に半導体記憶装置を有する
半導体装置を半導体ウエハ上に形成する製造工程におい
て、半導体ウエハ上に形成されたパターンを検査してパ
ターン不良情報を生成する不良情報収集手段と、半導体
ウエハ上に形成された半導体装置を電気的に検査して動
作不良情報を生成する電気テスタと、パターン不良情報
と動作不良情報を相関付けて解析する解析手段とを備え
る半導体装置の製造不良解析システムにおいて、半導体
記憶装置は、記憶部と、記憶部の一部に動作欠陥箇所が
ある時に、動作欠陥箇所を置き換える冗長部とを備え、
電気テスタは、動作欠陥箇所を冗長部に置き換えるため
のリペア情報を含む動作不良情報を生成し、解析手段
は、パターン不良情報とリペア情報を相関付けて解析す
ることを特徴とする。[0013] Further, the semiconductor device manufacturing failure analysis system of the present invention inspects a pattern formed on a semiconductor wafer in a manufacturing process of forming a semiconductor device having a semiconductor memory device at least partially on the semiconductor wafer. Information collecting means for generating pattern defect information by means of an electric tester for electrically inspecting a semiconductor device formed on a semiconductor wafer and generating operation defect information; and correlating the pattern defect information with the operation defect information. In a manufacturing failure analysis system for a semiconductor device including an analysis unit for analyzing, the semiconductor storage device includes a storage unit, and a redundant unit that replaces the operation defect location when the operation defect location is present in a part of the storage unit.
The electric tester generates operation failure information including repair information for replacing an operation defect portion with a redundant portion, and the analysis unit correlates and analyzes the pattern failure information and the repair information.
【００１４】リペア情報は、半導体記憶装置における動
作欠陥箇所を含むセル列又はセル行の位置データであ
る。また、パターン不良情報は、光学的な半導体装置の
パターンを、半導体ウエハ上に形成された他の半導体記
憶装置のパターン又は基準パターンと比較した時の不一
致情報である。パターン不良情報を収集する工程は、半
導体ウエハ上に異なる層を形成した時に行われ、複数の
層に対してパターン不良情報が収集される。The repair information is position data of a cell column or a cell row including an operation defect in the semiconductor memory device. Further, the pattern defect information is mismatch information when an optical semiconductor device pattern is compared with a pattern of another semiconductor storage device formed on a semiconductor wafer or a reference pattern. The step of collecting pattern defect information is performed when different layers are formed on a semiconductor wafer, and pattern defect information is collected for a plurality of layers.
【００１５】半導体記憶装置（メモリ）は、歩留りを向
上するために、冗長回路を備えるのが一般的である。冗
長回路は、通常の記憶部に欠陥が発生した場合に、その
セルを含む列又は行を冗長回路の列又は行に置き換える
ものである。この処理を一般にリペアと呼んでいる。電
気的動作不良テストでは、このリペアを行うためのリペ
ア情報を生成して出力することが必須である。リペア情
報には、冗長回路への置き換えを行うための情報、すな
わち不良セルを含む列又は行を示す情報が含まれる。一
般にメモリの製造工程における不良セルの発生密度は非
常に小さい。従って、同じ列又は行に、連続して不良が
発生することはあるが、離れて不良が発生することは稀
であり、パターン不良情報による欠陥部分が不良部分に
相関するかはほぼ一対一に相関付けることが可能であ
る。従って、リペア情報を使用すれば、パターン不良情
報による欠陥部分が不良になったかが分かる。A semiconductor memory device (memory) generally includes a redundant circuit in order to improve the yield. The redundant circuit replaces a column or a row including the cell with a column or a row of the redundant circuit when a defect occurs in a normal storage unit. This process is generally called repair. In the electrical malfunction test, it is essential to generate and output repair information for performing this repair. The repair information includes information for performing replacement with a redundant circuit, that is, information indicating a column or a row including a defective cell. Generally, the density of defective cells generated in the memory manufacturing process is very low. Therefore, although defects may occur consecutively in the same column or row, defects are rarely separated and rarely occur, and it is almost one-to-one whether or not a defective portion based on pattern defect information correlates with a defective portion. It is possible to correlate. Therefore, if the repair information is used, it can be determined whether or not the defective portion based on the pattern defect information has become defective.
【００１６】リペア情報は、上記のように、不良セルを
含む列又は行を示す情報であり、上記のFail Bitデータ
に比べれば情報量ははるかに小さく、パターン不良情報
に重ね合わせて解析するのも容易である。また、リペア
情報は、電気テスタによる必須のテスト項目であり、こ
れを行っても従来より検査時間が長くなるということは
ない。The repair information is information indicating a column or a row including a defective cell as described above, and the amount of information is much smaller than the above Fail Bit data. Is also easy. Further, the repair information is an essential test item by the electric tester, and even if this is performed, the inspection time does not become longer than before.
【００１７】[0017]
【発明の実施の形態】図３は、本発明の実施例における
不良解析方法及びシステムを示すフローチャートであ
り、図１における検査に関連する部分のみを示してい
る。図３に示すように、プロセス欠陥検査装置２２、こ
こではインスペクションマシンにより、製造工程の複数
の段階において、ウエハ上に形成されたパターンの欠陥
検査が適宜行われ、その検査結果が第１欠陥検査データ
２１−１、第２欠陥検査データ２１−２、…、第Ｎ欠陥
検査データ２１−Ｎとして製造工程のコンピュータシス
テムのデータベースなどに記憶される。FIG. 3 is a flowchart showing a failure analysis method and system according to an embodiment of the present invention, and shows only a portion related to the inspection in FIG. As shown in FIG. 3, a defect inspection of a pattern formed on a wafer is appropriately performed in a plurality of stages of a manufacturing process by a process defect inspection device 22, here an inspection machine, and the inspection result is a first defect inspection. The data 21-1, the second defect inspection data 21-2,..., The Nth defect inspection data 21-N are stored in a database of a computer system in a manufacturing process.
【００１８】一方、ウエハの製造工程が終了した段階
で、電気テスタにより電気的動作不良テスト１３が行わ
れる。このテストは、後述する冗長回路に置き換える部
分、すなわち不良セルを含む列又は行を探すことを主眼
に行われる。従って、このテストは、前述のFail Bitデ
ータを取得するための１ビット単位の低速度のものでな
く、切り替えのためのセル群単位（ここでは不良セルを
含む列）で高速に行えば十分であり、Fail Bitデータを
取得するのに比べてはるかに短時間で行える。ステップ
５１では、この電気的動作不良テスト１３の結果である
論理データが、ヒューズ位置データに変換され、ステッ
プ５２のヒューズ切替位置データが得られる。このヒュ
ーズ切替位置データは、ヒューズ位置座標であり、この
データはその後引き続き行われるメモリ−リペア装置に
よるヒューズ切断工程して使用されるデータであり、電
気テスタはこのデータを出力する。On the other hand, at the stage where the wafer manufacturing process is completed, an electrical operation failure test 13 is performed by an electrical tester. This test is performed mainly to find a portion to be replaced with a redundant circuit described later, that is, a column or a row including a defective cell. Therefore, this test is not a low-speed one-bit unit for acquiring the Fail Bit data described above, but a high-speed one in a cell group unit for switching (here, a column including a defective cell) is sufficient. Yes, much faster than acquiring Fail Bit data. In step 51, the logic data as a result of the electrical operation failure test 13 is converted into fuse position data, and the fuse switching position data in step 52 is obtained. The fuse switching position data is fuse position coordinates, and this data is data used in the subsequent fuse cutting step by the memory-repair device, and the electric tester outputs this data.
【００１９】そこで、ステップ５３で、ヒューズ切替位
置データは、メモリデバイスのレイアウト情報に基づい
て、不良セルを含む行、列位置を示すメモリ−セル行、
列位置データに変換され、第１欠陥検査データ２１−
１、第２欠陥検査データ２１−２、…、第Ｎ欠陥検査デ
ータ２１−Ｎと相関付けが可能な電気的不良位置データ
５４となる。ここでは、第１欠陥検査データ２１−１、
第２欠陥検査データ２１−２、…、第Ｎ欠陥検査データ
２１−Ｎと、電気的不良位置データ５４とをまとめて、
不良情報２０とする。Therefore, in step 53, the fuse switching position data includes a row including a defective cell, a memory cell row indicating a column position, and a memory cell row based on the layout information of the memory device.
Is converted into column position data, and the first defect inspection data 21-
, And the electrical defect position data 54 that can be correlated with the N-th defect inspection data 21-N. Here, the first defect inspection data 21-1,
The second defect inspection data 21-2,..., The N-th defect inspection data 21-N and the electrical defect position data 54 are put together.
This is referred to as defect information 20.
【００２０】ここで、図４を参照して、不良セルをビッ
ト列単位で切り替える冗長回路による不良部分の切り替
え機構について簡単に説明する。図４に示すように、半
導体ウエハ１００には、多数のメモリチップ１０１が形
成される。各チップ１０１は、複数のブロック（ここで
は８個）１０２で構成される。各ブロック１０２では、
ワードデコーダ１０３と、センスアンプ列１０４と、メ
モリセルアレイ１０５が図示のようにマトリクス状に配
列されている。他にもカラムデコーダなどが設けられて
いるが、ここでは省略している。各メモリセルアレイ１
０５は、周囲に設けられたワードデコーダ１０３とセン
スアンプ列１０４を介してアクセスされる。ここで、図
で斜線で示した部分１０６は、冗長回路部であり、各メ
モリセルアレイ１０５に不良セルがある場合には、その
不良セルを含む列が、そのメモリセルアレイ１０５に隣
接する冗長回路部１０６の冗長列に切替えられる。従っ
て、電気的動作不良テスト１３でのテストは、各メモリ
セルアレイ１０５の不良セルを含む列を示すデータを求
められる。なお、不良セルを含むワード行単位で切り替
える場合も同様である。Referring to FIG. 4, a mechanism for switching a defective portion by a redundant circuit for switching a defective cell in a bit string unit will be briefly described. As shown in FIG. 4, a large number of memory chips 101 are formed on a semiconductor wafer 100. Each chip 101 includes a plurality of blocks (here, eight blocks) 102. In each block 102,
A word decoder 103, a sense amplifier array 104, and a memory cell array 105 are arranged in a matrix as shown. In addition, a column decoder and the like are provided, but are omitted here. Each memory cell array 1
05 is accessed via a word decoder 103 and a sense amplifier array 104 provided in the periphery. Here, a hatched portion 106 in the figure is a redundant circuit portion, and when there is a defective cell in each memory cell array 105, a column including the defective cell is placed in a redundant circuit portion adjacent to the memory cell array 105. It is switched to 106 redundant columns. Therefore, in the test in the electrical operation failure test 13, data indicating a column including a defective cell of each memory cell array 105 is obtained. Note that the same applies to the case of switching in units of word rows including defective cells.
【００２１】図５は、図４に示すような冗長回路を有す
るメモリデバイスの場合の電気的不良位置データ５４の
例を示す図である。半導体ウエハ１００に形成された各
メモリチップ１０１で、切り替え単位に対応して、不良
セルを含む列の位置が示される。第１欠陥検査データ２
１−１、第２欠陥検査データ２１−２、…、第Ｎ欠陥検
査データ２１−Ｎは、図２に示したような形で欠陥部分
の位置を示すので、電気的不良位置データ５４と相関付
けることが可能になる。FIG. 5 is a diagram showing an example of the electrical defect position data 54 in the case of a memory device having a redundant circuit as shown in FIG. In each memory chip 101 formed on the semiconductor wafer 100, the position of the column including the defective cell is shown corresponding to the switching unit. First defect inspection data 2
The 1-1, second defect inspection data 21-2,..., N-th defect inspection data 21-N indicate the position of the defective portion in the form shown in FIG. It becomes possible to attach.
【００２２】ここで、製造途中段階で収集される欠陥検
査結果と、ヒューズ切替位置データを変換して得られる
電気的不良位置データ５４とを重ね合わせて解析するス
テップ４１における処理を考察することにより、本発明
の利点を説明する。Fail Bitデータを用いた電気的不良
とパターン欠陥との重ね合わせ解析は、それぞれの位置
座標に基づいて行われる。ただし、インスペクションマ
シンから得られる欠陥の座標は、ステージなどの機械的
精度の影響もあり、Fail Bitデータと完全に一致させる
ことは容易でない。従って、一般に２０μｍ程度のサー
チトレランスを適用して重ね合わせ解析を行っているの
が現状である。２０μｍという値は、例えば、０．２５
μｍデザインルールのラインアンドスペースで表せば、
ライン４０本分にも及ぶため、余りにも大き過ぎるよう
に思われるが、重ね合わせ解析において、本来とは別の
欠陥とかちがえて関連付けてしまうような問題が起きる
ことは実際にはほとんどない。これは、電気的動作不良
テスト及びパターン欠陥検査の両方において検出される
不良及び欠陥の発生密度は非常に小さいためである。ま
た、多大な時間を費やしてビット単位で完全なFail Bit
データを収集しても、ある程度のサーチトレランスが適
用される以上無意味である。ヒューズ切替位置座標を、
不良ビットを含むメモリ−セル行又は列座標に変換した
後の不良部を示すマップは、例えば、図５（メモリ−セ
ル列座標の場合）のようであり、各不良部は、特定の長
さを有することになる。半導体メモリデバイスのレイア
ウトは、図４に示したように、セルアレイに分かれて配
置されており、セルアレイの境目が不良行又は列の終端
となるため、チップの端から端まで繋がっているわけで
はないので、ウエハマップから比較すると、Fail Bitデ
ータほど細かくはないが、十分に小さい領域を示すデー
タとなる。従って、欠陥位置情報との重ね合わせ解析を
行った場合でも、一つの不良メモリセルあるいは列と複
数の欠陥が相関してしまう確率は非常に低く、また万一
そのような事態が生じても、解析から除外してしまえば
何ら差し支えない。Here, the processing in the step 41 for superimposing and analyzing the defect inspection results collected in the middle of the manufacturing process and the electrical defective position data 54 obtained by converting the fuse switching position data will be considered. The advantages of the present invention will be described. The overlay analysis of the electrical failure and the pattern defect using the fail bit data is performed based on the respective position coordinates. However, it is not easy to completely match the coordinates of the defect obtained from the inspection machine with the fail bit data due to the mechanical accuracy of the stage and the like. Therefore, at present, overlay analysis is generally performed by applying a search tolerance of about 20 μm. The value of 20 μm is, for example, 0.25
If expressed in line and space of μm design rule,
Although it seems to be too large because it covers as many as 40 lines, in actuality, there is almost no problem that the overlay analysis mistakenly associates it with another defect. This is because the density of defects and defects detected in both the electrical malfunction test and the pattern defect inspection is very small. Also, spend a lot of time and complete Fail Bit in bit units
Collecting data is pointless as some search tolerance is applied. Fuse switching position coordinates
A map showing a defective portion after conversion into memory-cell row or column coordinates including a defective bit is, for example, as shown in FIG. 5 (in the case of memory-cell column coordinates), and each defective portion has a specific length. Will have. As shown in FIG. 4, the layout of the semiconductor memory device is divided into cell arrays, and the boundary of the cell array is the end of the defective row or column, so that the chip is not connected to the end of the chip. Therefore, when compared from the wafer map, the data is not as fine as the Fail Bit data, but is data indicating a sufficiently small area. Therefore, even when the overlay analysis with the defect position information is performed, the probability that one defective memory cell or column is correlated with a plurality of defects is extremely low, and even if such a situation occurs, There is no problem if it is excluded from the analysis.
【００２３】[0023]
【発明の効果】以上説明したように、本発明によれば、
メモリデバイスの電気的動作不良テストでは必須の生成
情報であるリペア情報を使用することにより、検査時間
を増加させずに、で且つ解析時間も短時間で、インスペ
クションマシンによるパターン欠陥の検査データが動作
不良を引き起こした致命的な欠陥であるかを相関付ける
ことが可能な半導体装置の製造不良解析方法及びシステ
ムが実現される。As described above, according to the present invention,
By using repair information, which is indispensable information in the electrical operation failure test of memory devices, the inspection data of pattern defects by the inspection machine can be operated without increasing the inspection time and the analysis time is short. A semiconductor device manufacturing failure analysis method and system capable of correlating whether a defect is a fatal defect that caused a defect is realized.
【図１】半導体記憶装置（メモリ）の製造工程、及びそ
れに関連する検査工程を示す図である。FIG. 1 is a view showing a manufacturing process of a semiconductor memory device (memory) and an inspection process related thereto.
【図２】インスペクションマシンにより得られるパター
ン不良情報の例を示す図である。FIG. 2 is a diagram showing an example of pattern defect information obtained by an inspection machine.
【図３】本発明の実施例における不良解析方法及びシス
テムを示すフローチャートである。FIG. 3 is a flowchart illustrating a failure analysis method and system according to an embodiment of the present invention.
【図４】メモリにおける冗長回路による不良箇所の切替
え機構を説明する図である。FIG. 4 is a diagram illustrating a mechanism for switching a defective portion by a redundant circuit in a memory.
【図５】本発明の実施例において得られる電気的不良位
置データの例を示す図である。FIG. 5 is a diagram showing an example of electrical failure position data obtained in an embodiment of the present invention.
１３…電気テスト ２１−１〜２１−Ｎ…欠陥検査データ ２２…プロセス欠陥検査（インスプクションマシン） ４１…重ね合わせ解析 ４２…欠陥毎の致命確率解析 ５４…電気的不良位置データ DESCRIPTION OF SYMBOLS 13 ... Electrical test 21-1 to 21-N ... Defect inspection data 22 ... Process defect inspection (inspection machine) 41 ... Overlay analysis 42 ... Fatality probability analysis for each defect 54 ... Electrical defect position data
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１２年５月１日（２０００．５．１）[Submission date] May 1, 2000 (2000.5.1)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項８[Correction target item name] Claim 8
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００４[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００４】近年、半導体装置は集積度の向上に応じて
益々多層化される傾向にあり、半導体装置の製造工程
（プロセス）は数百にも及ぶようになってきた。半導体
装置の最終的な歩留りは、各プロセスにおいて発生する
不良の累積で決定されるので、電気的動作テストで不良
が見つかっても、その不良がどの工程で発生したかを特
定するのが非常に難しくなっている。また、最初の工程
１１−１が始まってからステップ１２のウエハレベルで
完成するまでに数カ月を要するようになっており、電気
的動作テストで不良が見つかっても、その情報をフィー
ドバックして製造工程を改善する時には、すでに多数の
ウエハがその工程を終了しており、それまでの間にその
工程を行ったすべてのウエハに不良が多数発生するとい
った問題が生じる。[0004] In recent years, semiconductor devices have tended to become more and more multilayered in accordance with the improvement in the degree of integration, and the number of manufacturing steps (processes) for semiconductor devices has increased to several hundred. Since the final yield of a semiconductor device is determined by the accumulation of defects that occur in each process, even if a defect is found in an electrical operation test, it is very difficult to specify in which step the defect occurred. It's getting harder. Also, it takes several months from the start of the first process 11-1 to the completion at the wafer level in the step 12, and even if a defect is found in the electrical operation test, the information is fed back to the manufacturing process. the when improvement is already a large number of wafers have completed the process, problems such defect to all wafers and the process was performed during a until then occurs a number occurs.
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００９】Fail Bitデータは、各ビット毎に書込みと
読み出しのテストを行い、不良ビットを特定するための
もので、得られる不良ビットの論理アドレスをチップ内
の物理アドレスに変換することにより求められる。この
データは、欠陥検査装置から得られる欠陥位置座標と一
対一で相関できるため、非常に精度の高い不良解析が可
能となる利点がある。しかし、Fail Bitデータを得るた
めには、各ビット毎に良否判定を行う必要があり、実
際、わざわざ別途用意した電気テスタを使用して、通常
の電気テストとは別に行う必要がある。例えば、８イン
チウエハ上に１６Ｍビットメモリが４００個程度形成さ
れているウエハ全体のFail Bitデータを得るためには、
２４時間以上を要する特殊なテストを行う必要がある。
そのため、生産現場では、Fail Bitデータを定常的に得
ることは行われていないのが現状である。また、行不
良、列不良、ブロック不良などが存在する場合、多数の
ビットが不良となるため、データ量が膨大なものにな
る。そのため、このような膨大なデータと欠陥位置座標
との相関をとる解析には長時間を要する。以上のよう
に、Fail Bitデータを得る検査は検査時間が長い上、デ
ータの量が膨大で解析に要する時間が長くなるという欠
点がある。そのため、通常のメモリの製造工程でこの検
査を行うのは難しかった。Fail Bit data is used to specify a defective bit by performing a write and read test for each bit, and is obtained by converting a logical address of the obtained defective bit into a physical address in a chip. . Since this data can be correlated one-to-one with the defect position coordinates obtained from the defect inspection apparatus, there is an advantage that extremely accurate failure analysis can be performed. However, in order to obtain Fail Bit data, it is necessary to make a pass / fail judgment for each bit, and in fact, it is necessary to use a separately prepared electric tester and perform it separately from a normal electric test. For example, in order to obtain Fail Bit data of an entire wafer in which about 400 16 Mbit memories are formed on an 8-inch wafer,
Special tests that require more than 24 hours must be performed.
Therefore, at the production site, fail bit data is not constantly obtained. Further, when there is a row defect, a column defect, a block defect, or the like, a large number of bits become defective, and the data amount becomes enormous. Therefore, it takes a long time to analyze such a huge amount of data and the correlation between the defect position coordinates. As described above, the inspection for obtaining the Fail Bit data has the disadvantage that the inspection time is long, the amount of data is enormous, and the time required for analysis is long. Therefore, it is difficult to perform this inspection in a normal memory manufacturing process.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１８[Correction target item name] 0018
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１８】一方、ウエハの製造工程が終了した段階
で、電気テスタにより電気的動作不良テスト１３が行わ
れる。このテストは、後述する冗長回路に置き換える部
分、すなわち不良セルを含む列又は行を探すことを主眼
に行われる。従って、このテストは、前述のFail Bitデ
ータを取得するための１ビット単位の低速度のものでな
く、切り替えのためのセル群単位（ここでは不良セルを
含む列）で高速に行えば十分であり、Fail Bitデータを
取得するのに比べてはるかに短時間で行える。ステップ
５１では、この電気的動作不良テスト１３の結果である
論理データが、ヒューズ位置データに変換され、ステッ
プ５２のヒューズ切替位置データが得られる。このヒュ
ーズ切替位置データは、ヒューズ位置座標であり、この
データはその後引き続き行われるメモリ−リペア装置に
よるヒューズ切断して使用されるデータであり、電気テ
スタはこのデータを出力する。On the other hand, at the stage where the wafer manufacturing process is completed, an electrical operation failure test 13 is performed by an electrical tester. This test is performed mainly to find a portion to be replaced with a redundant circuit described later, that is, a column or a row including a defective cell. Therefore, this test is not a low-speed one-bit unit for acquiring the Fail Bit data described above, but a high-speed one in a cell group unit for switching (here, a column including a defective cell) is sufficient. Yes, much faster than acquiring Fail Bit data. In step 51, the logic data as a result of the electrical operation failure test 13 is converted into fuse position data, and the fuse switching position data in step 52 is obtained. The fuse switching position data is fuse position coordinates, the data memory then is subsequently performed - is data used to fuse disconnected by the repair device, the electrical tester outputs the data.
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２２[Correction target item name] 0022
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２２】ここで、製造途中段階で収集される欠陥検
査結果と、ヒューズ切替位置データを変換して得られる
電気的不良位置データ５４とを重ね合わせて解析するス
テップ４１における処理を考察することにより、本発明
の利点を説明する。Fail Bitデータを用いた電気的不良
とパターン欠陥との重ね合わせ解析は、それぞれの位置
座標に基づいて行われる。ただし、インスペクションマ
シンから得られる欠陥の座標は、ステージなどの機械的
精度の影響もあり、Fail Bitデータと完全に一致させる
ことは容易でない。従って、一般に２０μｍ程度のサー
チトレランスを適用して重ね合わせ解析を行っているの
が現状である。２０μｍという値は、例えば、０．２５
μｍデザインルールのラインアンドスペースで表せば、
ライン４０本分にも及ぶため、余りにも大き過ぎるよう
に思われるが、重ね合わせ解析において、本来とは別の
欠陥と考えて関連付けてしまうような問題が起きること
は実際にはほとんどない。これは、電気的動作不良テス
ト及びパターン欠陥検査の両方において検出される不良
及び欠陥の発生密度は非常に小さいためである。また、
多大な時間を費やしてビット単位で完全なFail Bitデー
タを収集しても、ある程度のサーチトレランスが適用さ
れる以上無意味である。ヒューズ切替位置座標を、不良
ビットを含むメモリ−セル行又は列座標に変換した後の
不良部を示すマップは、例えば、図５（メモリ−セル列
座標の場合）のようであり、各不良部は、特定の長さを
有することになる。半導体メモリデバイスのレイアウト
は、図４に示したように、セルアレイに分かれて配置さ
れており、セルアレイの境目が不良行又は列の終端とな
るため、チップの端から端まで繋がっているわけではな
いので、ウエハマップから比較すると、Fail Bitデータ
ほど細かくはないが、十分に小さい領域を示すデータと
なる。従って、欠陥位置情報との重ね合わせ解析を行っ
た場合でも、一つの不良メモリセルあるいは列と複数の
欠陥が相関してしまう確率は非常に低く、また万一その
ような事態が生じても、解析から除外してしまえば何ら
差し支えない。Here, the processing in the step 41 for superimposing and analyzing the defect inspection results collected in the middle of the manufacturing process and the electrical defective position data 54 obtained by converting the fuse switching position data will be considered. The advantages of the present invention will be described. The overlay analysis of the electrical failure and the pattern defect using the fail bit data is performed based on the respective position coordinates. However, it is not easy to completely match the coordinates of the defect obtained from the inspection machine with the fail bit data due to the mechanical accuracy of the stage and the like. Therefore, at present, overlay analysis is generally performed by applying a search tolerance of about 20 μm. The value of 20 μm is, for example, 0.25
If expressed in line and space of μm design rule,
Because as many as line 40 duty, but seems too large, the overlay analysis, seldom in practice to problems that would associate consider different defects occur from the original. This is because the density of defects and defects detected in both the electrical malfunction test and the pattern defect inspection is very small. Also,
Even if you spend a lot of time collecting complete Fail Bit data on a bit-by-bit basis, it is pointless as some search tolerance is applied. A map showing the defective portion after the fuse switching position coordinates are converted into the memory-cell row or column coordinates including the defective bit is, for example, as shown in FIG. 5 (in the case of the memory-cell column coordinates). Will have a specific length. As shown in FIG. 4, the layout of the semiconductor memory device is divided into cell arrays, and the boundary of the cell array is the end of the defective row or column, so that the chip is not connected to the end of the chip. Therefore, when compared from the wafer map, the data is not as fine as the Fail Bit data, but is data indicating a sufficiently small area. Therefore, even when the overlay analysis with the defect position information is performed, the probability that one defective memory cell or column is correlated with a plurality of defects is extremely low, and even if such a situation occurs, There is no problem if it is excluded from the analysis.
【手続補正６】[Procedure amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Correction target item name] 0023
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２３】[0023]
【発明の効果】以上説明したように、本発明によれば、
メモリデバイスの電気的動作不良テストでは必須の生成
情報であるリペア情報を使用することにより、検査時間
を増加させずに、且つ解析時間も短時間で、インスペク
ションマシンによるパターン欠陥の検査データが動作不
良を引き起こした致命的な欠陥であるかを相関付けるこ
とが可能な半導体装置の製造不良解析方法及びシステム
が実現される。As described above, according to the present invention,
By the electrical malfunction test of the memory device using the repair information is an essential product information, without increasing the test time, in a short time even 且 one analysis time, test data of a pattern defect by inspection machine operation A semiconductor device manufacturing failure analysis method and system capable of correlating whether a defect is a fatal defect that caused a defect is realized.
Claims (8)
る半導体装置を半導体ウエハ上に形成する製造工程にお
いて、前記半導体ウエハ上に形成されたパターンを検査
してパターン不良情報を収集する工程と、 前記半導体ウエハ上に形成された前記半導体装置を電気
的に検査して動作不良情報を収集する工程と、 前記パターン不良情報と前記動作不良情報を相関付けて
解析する工程とを備える半導体装置の製造不良解析方法
において、 前記半導体記憶装置は、記憶部と、該記憶部の一部に動
作欠陥箇所がある時に、該動作欠陥箇所を置き換える冗
長部とを備え、 前記動作不良情報は、前記動作欠陥箇所を前記冗長部に
置き換えるためのリペア情報を含み、 前記解析工程では、前記パターン不良情報と前記リペア
情報を相関付けて解析することを特徴とする半導体装置
の製造不良解析方法。In a manufacturing process for forming a semiconductor device having a semiconductor storage device at least partially on a semiconductor wafer, a step of inspecting a pattern formed on the semiconductor wafer and collecting pattern failure information; A process of electrically inspecting the semiconductor device formed on a semiconductor wafer to collect operation failure information; and a process of correlating and analyzing the pattern failure information and the operation failure information. In the analysis method, the semiconductor storage device includes a storage unit, and a redundant unit that replaces the operation defect location when the operation defect location is present in a part of the storage unit; And repair information for replacing the pattern defect information with the redundant portion. In the analyzing step, the pattern defect information and the repair information are correlated and analyzed. Method of manufacturing failure analysis of the semiconductor device according to claim.
解析方法であって、 前記リペア情報は、前記半導体記憶装置における前記動
作欠陥箇所を含むセル列又はセル行の位置データである
半導体装置の製造不良解析方法。2. The semiconductor device manufacturing failure analysis method according to claim 1, wherein said repair information is position data of a cell column or a cell row including said operation defect portion in said semiconductor memory device. Manufacturing failure analysis method.
解析方法であって、 前記パターン不良情報は、光学的な前記半導体装置のパ
ターンを、前記半導体ウエハ上に形成された他の前記半
導体装置のパターン又は基準パターンと比較した時の不
一致情報である半導体装置の製造不良解析方法。3. The manufacturing failure analysis method for a semiconductor device according to claim 1, wherein the pattern failure information is obtained by converting an optical pattern of the semiconductor device to another semiconductor formed on the semiconductor wafer. A manufacturing failure analysis method for a semiconductor device, which is mismatch information when compared with a device pattern or a reference pattern.
解析方法であって、 前記パターン不良情報を収集する工程は、前記半導体ウ
エハ上に異なる層を形成した時に行われ、複数の層に対
して前記パターン不良情報が収集される半導体装置の製
造不良解析方法。4. The method according to claim 1, wherein the step of collecting the pattern defect information is performed when different layers are formed on the semiconductor wafer, and the step of collecting the pattern defect information is performed on a plurality of layers. A method of analyzing a manufacturing defect of a semiconductor device in which the pattern defect information is collected.
る半導体装置を半導体ウエハ上に形成する製造工程にお
いて、前記半導体ウエハ上に形成されたパターンを検査
してパターン不良情報を生成する不良情報収集手段と、 前記半導体ウエハ上に形成された前記半導体装置を電気
的に検査して動作不良情報を生成する電気テスタと、 前記パターン不良情報と前記動作不良情報を相関付けて
解析する解析手段とを備える半導体装置の製造不良解析
システムにおいて、 前記半導体記憶装置は、記憶部と、該記憶部の一部に動
作欠陥箇所がある時に、該動作欠陥箇所を置き換える冗
長部とを備え、 前記電気テスタは、前記動作欠陥箇所を前記冗長部に置
き換えるためのリペア情報を含む動作不良情報を生成
し、 前記解析手段は、前記パターン不良情報と前記リペア情
報を相関付けて解析することを特徴とする半導体装置の
製造不良解析システム。5. A defect information collecting means for inspecting a pattern formed on a semiconductor wafer and generating pattern defect information in a manufacturing process for forming a semiconductor device having a semiconductor memory device at least partially on the semiconductor wafer. An electrical tester that electrically inspects the semiconductor device formed on the semiconductor wafer to generate operation failure information; and an analysis unit that correlates and analyzes the pattern failure information and the operation failure information. In the manufacturing failure analysis system for a semiconductor device, the semiconductor storage device includes a storage unit, and a redundant unit that replaces the operation defect part when the operation defect part is present in a part of the storage unit. Generating operation failure information including repair information for replacing the operation defect portion with the redundant portion; Manufacturing defect analysis system wherein a parsing correlating the distribution to the repair information.
解析システムであって、 前記リペア情報は、前記半導体記憶装置における前記動
作欠陥箇所を含むセル列又はセル行の位置データである
半導体装置の製造不良解析システム。6. The semiconductor device manufacturing failure analysis system according to claim 5, wherein the repair information is position data of a cell column or a cell row including the operation defect portion in the semiconductor memory device. Manufacturing defect analysis system.
解析システムであって、 前記不良情報収集手段は、光学的に前記半導体装置のパ
ターンを捕らえ、前記半導体ウエハ上に形成された他の
前記半導体装置のパターン又は基準パターンと比較する
外観検査装置である半導体装置の製造不良解析システ
ム。7. The manufacturing failure analysis system for a semiconductor device according to claim 5, wherein the failure information collecting means optically captures a pattern of the semiconductor device and forms another semiconductor device formed on the semiconductor wafer. A manufacturing failure analysis system for a semiconductor device, which is a visual inspection device for comparing the pattern of the semiconductor device with a reference pattern.
解析システムであって、 前記不良情報収集手段は、前記半導体ウエハ上に異なる
層を形成した時に前記パターン不良情報を生成し、複数
の層に対して前記パターン不良情報を生成する半導体装
置の製造不良解析システム。8. The manufacturing defect analysis system for a semiconductor device according to claim 1, wherein said defect information collecting means generates said pattern defect information when different layers are formed on said semiconductor wafer, and A manufacturing failure analysis system for a semiconductor device that generates the pattern failure information for a layer;
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150237A JP2000340619A (en) | 1999-05-28 | 1999-05-28 | Method and system for analyzing manufacturing failure of semiconductor device |
| TW089105132A TW442882B (en) | 1999-05-28 | 2000-03-21 | Method and system for analyzing a production failure in a semiconductor device |
| KR1020000018912A KR20010006977A (en) | 1999-05-28 | 2000-04-11 | Method and system for analyzing a production failure in a semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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| KR (1) | KR20010006977A (en) |
| TW (1) | TW442882B (en) |
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| JP2007537445A (en) * | 2004-05-14 | 2007-12-20 | フォトン・ダイナミクス・インコーポレーテッド | Improved inspection of TFT LCD panels using an on-demand automatic optical inspection subsystem |
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