JP2000340568A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent formation of step differences in an interlayer film positioned between a region, such as a logic part having a low pattern density and a region such as a memory part having a high pattern density. SOLUTION: A step difference 20, positioned between a region A such as a logic part and a region B, is suppressed by forming a dummy pattern 13b in an idle zone in the region A. The dummy pattern 13b has, for example, squares arranged in a lattice form keeping spaces by a constant interval S. A dummy pattern adjacent to the pattern 13b in a columnar direction is shifted therefrom by keeping a value of not smaller than 0 and not larger than S in the row direction.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、例えばＣＭＰ（Ch
emical Mechanical Polish）法を用いて製造される半導
体装置に関する。The present invention relates to, for example, CMP (Ch
The present invention relates to a semiconductor device manufactured using an emical mechanical polish method.

【０００２】[0002]

【従来の技術】図１８及び図１９は、従来の例えばロジ
ックとメモリが混載された半導体装置を示している。図
１８及び図１９において、領域Ａはゲート配線の密度が
低いロジック部を示し、領域Ｂはゲート配線の密度が高
いメモリ部を示している。2. Description of the Related Art FIGS. 18 and 19 show a conventional semiconductor device in which, for example, a logic and a memory are mixed. 18 and 19, a region A indicates a logic portion having a low gate wiring density, and a region B indicates a memory portion having a high gate wiring density.

【０００３】図１８は、従来のＬＳＩパターンで形成さ
れた単層構造の半導体装置（半導体基板から第１層メタ
ル配線まで）の断面図を示している。この半導体装置は
次のようにして形成される。FIG. 18 is a sectional view of a conventional semiconductor device having a single-layer structure (from a semiconductor substrate to a first-layer metal wiring) formed by an LSI pattern. This semiconductor device is formed as follows.

【０００４】図１８に示すように、半導体基板１１上に
パターニングされたレジスト（図示せず）が形成され、
このレジストをマスクとしてフィールド領域１２が選択
的に形成される。As shown in FIG. 18, a patterned resist (not shown) is formed on a semiconductor substrate 11.
Using this resist as a mask, field region 12 is selectively formed.

【０００５】次に、半導体基板１１上に例えばポリシリ
コンが形成され、このポリシリコン上にパターニングさ
れたレジスト（図示せず）が形成される。このレジスト
をマスクとしてポリシリコンが選択的にエッチングさ
れ、ゲート配線１３が形成される。Next, for example, polysilicon is formed on the semiconductor substrate 11, and a patterned resist (not shown) is formed on the polysilicon. Using the resist as a mask, the polysilicon is selectively etched to form a gate wiring 13.

【０００６】次に、例えばＣＶＤ（Chemical Vapor Dep
osition）法により、ボロンあるいはリンを含んだシリ
コン酸化膜からなる第１の層間膜１４が形成され、例え
ばＣＭＰ（Chemical Mechanical Polish）法により第１
の層間膜１４がほぼ平坦化される。Next, for example, CVD (Chemical Vapor Dep.)
The first interlayer film 14 made of a silicon oxide film containing boron or phosphorus is formed by the osition method, and the first interlayer film 14 is formed by the CMP (Chemical Mechanical Polish) method, for example.
Is almost flattened.

【０００７】次に、第１の層間膜１４上にパターニング
されたレジスト（図示せず）が形成される。このレジス
トをマスクとして第１の層間膜１４がエッチングされ、
領域Ａ、領域Ｂにそれぞれコンタクト孔１５ａ、１５ｂ
が形成される。次に、全面にタングステン（Ｗ）が形成
され、このタングステンによりコンタクト孔１５ａ、１
５ｂが埋め込まれる。次に、例えばＣＭＰ法によりタン
グステンが平坦化される。その後、領域Ａ、領域Ｂにそ
れぞれ第１層目のメタル配線１６（ａ）、１６（ｂ）が
選択的に形成される。Next, a patterned resist (not shown) is formed on the first interlayer film 14. The first interlayer film 14 is etched using this resist as a mask,
Contact holes 15a and 15b are provided in region A and region B, respectively.
Is formed. Next, tungsten (W) is formed on the entire surface, and the contact holes 15a, 1
5b is embedded. Next, the tungsten is planarized by, for example, a CMP method. After that, the first-layer metal wirings 16 (a) and 16 (b) are selectively formed in the regions A and B, respectively.

【０００８】図１９は、従来のＬＳＩパターンで形成さ
れた多層構造の断面図を示している。この半導体装置は
次のようにして形成される。FIG. 19 is a cross-sectional view of a conventional multilayer structure formed by an LSI pattern. This semiconductor device is formed as follows.

【０００９】図１９に示すように、図１８に示す単層構
造の第１層目のメタル配線１６（ａ）、１６（ｂ）が形
成された後、例えばＣＶＤ法によりシリコン酸化膜から
なる第２の層間膜１７が形成され、例えばＣＭＰ法によ
り第２の層間膜１７がほぼ平坦化される。As shown in FIG. 19, after the first-layer metal wirings 16 (a) and 16 (b) having the single-layer structure shown in FIG. 18 are formed, a first layer made of a silicon oxide film is formed by, for example, a CVD method. Two interlayer films 17 are formed, and the second interlayer film 17 is substantially planarized by, for example, a CMP method.

【００１０】次に、第２の層間膜１７上にパターニング
されたレジスト（図示せず）が形成される。このレジス
トをマスクとして第２の層間膜１７がエッチングされ、
領域Ａ、領域Ｂにそれぞれヴィアホール１８ａ、１８ｂ
が形成される。次に、全面にタングステンが形成され、
このタングステンによりヴィアホール１８ａ、１８ｂが
埋め込まれる。次に、例えばＣＭＰ法によりタングステ
ンが平坦化される。その後、２層目のメタル配線１９
ａ、１９ｂが選択的に形成される。Next, a patterned resist (not shown) is formed on the second interlayer film 17. The second interlayer film 17 is etched using this resist as a mask,
Via holes 18a and 18b are provided in region A and region B, respectively.
Is formed. Next, tungsten is formed on the entire surface,
The via holes 18a and 18b are buried with this tungsten. Next, the tungsten is planarized by, for example, a CMP method. After that, the second-layer metal wiring 19
a and 19b are selectively formed.

【００１１】[0011]

【発明が解決しようとする課題】上記単層構造及び多層
構造において、領域Ｂに対し領域Ａは、ゲート配線の密
度が低くなっている。このため、第１、第２の層間膜１
４、１７をＣＭＰ法により平坦化する際、領域Ａの各ゲ
ート１３、１６（ａ）にＣＭＰによる加重が集中する。
従って、領域Ｂに比べて領域Ａのポリッシングレートが
大きくなり、領域Ｂより領域Ａの方が第１、第２の層間
膜１４、１７が薄くなる。その結果、領域Ａと領域Ｂの
境界に、例えば０．４乃至０．５μｍの段差２０、２１
が生じていた。In the single-layer structure and the multi-layer structure, the density of the gate wiring is lower in the region A than in the region B. Therefore, the first and second interlayer films 1
When flattening the gates 4 and 17 by the CMP method, the weights of the gates 13 and 16 (a) in the region A are concentrated by the CMP.
Therefore, the polishing rate of the region A is higher than that of the region B, and the first and second interlayer films 14 and 17 are thinner in the region A than in the region B. As a result, at the boundary between the region A and the region B, for example, steps 20 and 21 of 0.4 to 0.5 μm are formed.
Had occurred.

【００１２】これにより、単層構造では、領域Ａのコン
タクト孔１５ａの深さは浅く形成され、領域Ｂのコンタ
クト孔１５ｂの深さは深く形成される。Thus, in the single-layer structure, the depth of the contact hole 15a in the region A is formed shallow, and the depth of the contact hole 15b in the region B is formed deep.

【００１３】従って、領域Ａでは、コンタクト孔１５ａ
が半導体基板１１の表面に形成される拡散層（図示せ
ず）を突き抜ける。このため、コンタクト孔１５ａに生
じた欠陥により、コンタクト孔１５ａ内のメタルが半導
体基板１１に侵入し、リーク電流が発生していた。ま
た、領域Ｂでは、コンタクト孔１５ｂが深く、しかも、
上部に比べて底部の開口が小さくなっている。このた
め、コンタクト抵抗が上昇するという問題が生じてい
た。Therefore, in the region A, the contact hole 15a
Penetrates a diffusion layer (not shown) formed on the surface of the semiconductor substrate 11. For this reason, the metal in the contact hole 15a has penetrated into the semiconductor substrate 11 due to the defect generated in the contact hole 15a, and a leak current has been generated. In the region B, the contact hole 15b is deep, and
The opening at the bottom is smaller than at the top. For this reason, there has been a problem that the contact resistance increases.

【００１４】また、多層構造では、領域Ａのヴィアホー
ル１８ａの深さは浅く形成され、領域Ｂのヴィアホール
１８ｂの深さは深く形成される。In the multilayer structure, the depth of the via hole 18a in the region A is formed shallow, and the depth of the via hole 18b in the region B is formed deep.

【００１５】従って、領域Ａでは、ヴィアホール１８ａ
がメタル配線１６（ａ）の表面に形成されたバリアメタ
ル（図示せず）を突き抜ける。このため、ヴィアホール
１８ａ内のメタルがメタル配線１６（ａ）に侵入する。
その結果、配線１６（ａ）の抵抗が上昇していた。ま
た、領域Ｂでは、ヴィアホール１８ｂが深く、しかも上
部に比べて底部の開口が小さくなっている。このため、
コンタクトの抵抗が上昇するという問題があった。Therefore, in the region A, the via holes 18a
Penetrates a barrier metal (not shown) formed on the surface of the metal wiring 16 (a). Therefore, the metal in the via hole 18a invades the metal wiring 16 (a).
As a result, the resistance of the wiring 16 (a) was increased. In the region B, the via hole 18b is deep, and the opening at the bottom is smaller than that at the top. For this reason,
There is a problem that the contact resistance increases.

【００１６】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、ロジック部の
ようなパターン密度が低い領域とメモリ部のようなパタ
ーン密度が高い領域の相互間に位置する層間膜の段差を
抑制することが可能な半導体装置を提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and an object of the present invention is to provide an inter-region between a region having a low pattern density such as a logic portion and a region having a high pattern density such as a memory portion. It is an object of the present invention to provide a semiconductor device capable of suppressing a step of an interlayer film located in the semiconductor device.

【００１７】[0017]

【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。The present invention uses the following means to achieve the above object.

【００１８】本発明の半導体装置は、第１の配線が形成
された第１の領域と、配線密度が前記第１の配線より高
い第２の配線が形成された第２の領域と、少なくとも前
記第１の領域の上方に少なくとも列方向に形成された第
３の配線と、前記第１の領域の前記第１の配線以外の空
き領域に形成され、行方向、列方向に所定間隔離間して
配置された複数のダミーパターンとを具備する。The semiconductor device according to the present invention includes a first region where a first wiring is formed, a second region where a second wiring having a higher wiring density than the first wiring is formed, A third wiring formed at least in the column direction above the first region and an empty region other than the first wiring in the first region and separated by a predetermined distance in the row direction and the column direction. And a plurality of arranged dummy patterns.

【００１９】本発明の他の半導体装置は、第１の配線が
形成された第１の領域と、配線密度が前記第１の配線よ
り高い第２の配線が形成された第２の領域と、少なくと
も前記第１の領域の上方に少なくとも列方向に形成され
た第３の配線と、前記第１の領域の前記第１の配線以外
の空き領域に形成され、行方向、列方向に所定間隔離間
して配置され、前記第３の配線の少なくとも行方向に所
定の間隔でずれている複数のダミーパターンとを具備す
る。According to another aspect of the present invention, there is provided a semiconductor device comprising: a first region in which a first wiring is formed; a second region in which a second wiring having a higher wiring density than the first wiring is formed; A third wiring formed at least above the first region in the column direction, and formed in an empty area of the first region other than the first wiring, and separated by a predetermined distance in the row direction and the column direction; And a plurality of dummy patterns which are arranged at predetermined intervals in at least a row direction of the third wiring.

【００２０】さらに、本発明の他の半導体装置は、素子
が形成される素子領域を有する半導体基板と、前記半導
体基板内に形成され、前記素子領域を分離する素子分離
溝と、前記素子分離溝の底面に、行方向、列方向に所定
間隔離間して配置された複数のダミーパターンと、前記
ダミーパターンの周囲の素子分離溝内を埋め込む絶縁膜
とを具備し、前記ダミーパターンの表面の高さは前記半
導体基板の表面の高さと同じである。Further, another semiconductor device of the present invention includes a semiconductor substrate having an element region in which an element is formed, an element isolation groove formed in the semiconductor substrate and isolating the element region, and an element isolation groove. A plurality of dummy patterns arranged at predetermined intervals in a row direction and a column direction, and an insulating film embedded in an element isolation groove around the dummy pattern; The height is the same as the height of the surface of the semiconductor substrate.

【００２１】互いに隣接する前記各ダミーパターンは、
行方向、列方向に一定の間隔でずれている。Each of the dummy patterns adjacent to each other is:
It is shifted at regular intervals in the row and column directions.

【００２２】前記ダミーパターンは正方形であり、各ダ
ミーパターンの相互間隔は前記正方形の一辺に等しく、
行方向に互いに隣接する前記各ダミーパターンは、列方
向に前記相互間隔未満の間隔でずれ、列方向に互いに隣
接する前記各ダミーパターンは、行方向に前記相互間隔
未満の間隔でずれている。The dummy patterns are square, and the interval between the dummy patterns is equal to one side of the square.
The dummy patterns adjacent to each other in the row direction are shifted at intervals smaller than the mutual interval in the column direction, and the dummy patterns adjacent to each other in the column direction are shifted at intervals smaller than the mutual interval in the row direction.

【００２３】前記ダミーパターンは正方形であり、行方
向に互いに隣接する前記各ダミーパターンは、前記正方
形の一辺以上の距離離間され、列方向に互いに隣接する
前記各ダミーパターンは、前記正方形の一辺以上の距離
離間されていてもよい。The dummy patterns are square, and the dummy patterns adjacent to each other in the row direction are separated from each other by a distance equal to or greater than one side of the square, and the dummy patterns adjacent to each other in the column direction are equal to or greater than one side of the square. May be spaced apart from each other.

【００２４】前記ダミーパターンは円形でもよい。ま
た、前記第１の領域はロジック回路領域であり、第２の
領域はメモリ領域である。[0024] The dummy pattern may be circular. Further, the first area is a logic circuit area, and the second area is a memory area.

【００２５】[0025]

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２６】まず、本発明の原理について説明する。図
１に示すように、本発明は例えば配線の密度が低い領域
Ａにダミーパターン１３ｂを形成することにより、領域
Ａと領域Ｂ相互間の段差を抑制する。ここで、図１にお
いて、領域Ａはゲート配線の密度が低い例えばロジック
部を示し、領域Ｂはゲート配線の密度が高い例えばメモ
リ部を示している。First, the principle of the present invention will be described. As shown in FIG. 1, the present invention suppresses a step between the region A and the region B, for example, by forming a dummy pattern 13b in a region A having a low wiring density. Here, in FIG. 1, a region A indicates, for example, a logic portion having a low gate wiring density, and a region B indicates, for example, a memory portion having a high gate wiring density.

【００２７】図１に示すように、例えば単層構造の場
合、半導体基板１１上にパターニングされたレジスト
（図示せず）が形成され、このレジストをマスクとして
フィールド領域１２が選択的に形成される。As shown in FIG. 1, for example, in the case of a single-layer structure, a patterned resist (not shown) is formed on a semiconductor substrate 11, and a field region 12 is selectively formed using this resist as a mask. .

【００２８】次に、半導体基板１１上に例えばポリシリ
コンが形成され、このポリシリコン上にパターニングさ
れたレジスト（図示せず）が形成される。このレジスト
をマスクとしてポリシリコンが選択的にエッチングされ
る。これにより、領域Ａにゲート配線１３ａ及びダミー
パターン１３ｂが形成され、領域Ｂにゲート配線１３ｃ
が形成される。前記ダミーパターン１３ｂはゲート配線
１３ａ以外の空き領域に形成される。Next, for example, polysilicon is formed on the semiconductor substrate 11, and a patterned resist (not shown) is formed on the polysilicon. Using this resist as a mask, the polysilicon is selectively etched. As a result, the gate wiring 13a and the dummy pattern 13b are formed in the area A, and the gate wiring 13c is formed in the area B.
Is formed. The dummy pattern 13b is formed in an empty area other than the gate wiring 13a.

【００２９】次に、例えばＣＶＤ法により、ボロンある
いはリンを含んだシリコン酸化膜からなる第１の層間膜
１４が形成され、例えばＣＭＰ法により第１の層間膜１
４が平坦化される。第１の層間膜１４を平坦化する際、
領域Ａにはダミーパターン１３ｂが形成されているた
め、ＣＭＰによる加重はゲート配線１３ａ、ダミーパタ
ーン１３ｂに分散され、従来のように各ゲートに加重が
集中しない。このため、領域ＡとＢにおける第１の層間
膜１４のポリッシングレートをほぼ同等とすることがで
きる。従って、領域ＡとＢの境界に位置する第１の層間
膜１４の段差２０を抑制することができる。Next, a first interlayer film 14 made of a silicon oxide film containing boron or phosphorus is formed by, eg, CVD, and the first interlayer film 1 is formed by, eg, CMP.
4 is flattened. When the first interlayer film 14 is planarized,
Since the dummy pattern 13b is formed in the region A, the weight by the CMP is distributed to the gate wiring 13a and the dummy pattern 13b, and the weight is not concentrated on each gate as in the related art. Therefore, the polishing rates of the first interlayer film 14 in the regions A and B can be made substantially equal. Therefore, the step 20 of the first interlayer film 14 located at the boundary between the regions A and B can be suppressed.

【００３０】尚、多層構造においても、配線を形成する
際、空き領域にダミーパターンを形成することにより、
上記単層構造と同様の効果が得られる。Incidentally, also in the multilayer structure, when forming a wiring, a dummy pattern is formed in an empty area,
The same effect as in the single-layer structure can be obtained.

【００３１】次に、上記ダミーパターンの形状について
説明する。図２（ａ）、図２（ｂ）は、最適なダミーパ
ターンを形成するための評価パターンを示している。こ
こで、評価面積は例えば４ｍｍ×４ｍｍとする。Next, the shape of the dummy pattern will be described. FIGS. 2A and 2B show evaluation patterns for forming an optimum dummy pattern. Here, the evaluation area is, for example, 4 mm × 4 mm.

【００３２】図２（ａ）は、一辺がＬ、他辺が評価面積
の一辺と等しい長方形状のラインパターン３２を間隔Ｓ
で配置したライン／スペース（Ｌ／Ｓ）パターン３１を
示している。FIG. 2A shows a rectangular line pattern 32 having one side L and the other side equal to one side of the evaluation area.
2 shows a line / space (L / S) pattern 31 arranged by.

【００３３】図２（ｂ）は、一辺がＬの正方形状のパタ
ーン３４を所謂千鳥状に配置した千鳥パターン３３を示
す。この千鳥パターン３３は、隣接するパターン３４の
対向する角部の相互間隔がそれぞれ（Ｓ−Ｌ）／√２で
配置されている。FIG. 2B shows a zigzag pattern 33 in which square patterns 34 each having an L side are arranged in a zigzag pattern. In the staggered pattern 33, the mutual spacing of the opposing corners of the adjacent patterns 34 is (SL) / √2.

【００３４】このような２つの評価パターン３１、３３
上に層間絶縁膜を形成し、この層間絶縁膜をＣＭＰによ
り平坦化した後、層間絶縁膜上に生じた段差を評価す
る。すなわち、図１に示すダミーパターン１３ｂの部分
にＬ／Ｓパターン３１又は千鳥パターン３３が形成さ
れ、Ｌ／Ｓパターン３１又は千鳥パターン３３の上に層
間膜１４が形成され、ＣＭＰ法を用いて層間膜１４が平
坦化される。これにより、領域Ａと領域Ｂの層間膜１４
の段差２０が評価される。また、段差２０の評価は、２
つの評価パターン３１、３３のＳ、Ｌをそれぞれ変化さ
せて行われる。つまり、評価面積に対してダミーパター
ンが占める割合、すなわちパターンの被覆率を変化さ
せ、被覆率の変化に伴う段差２０の変化を評価する。These two evaluation patterns 31, 33
An interlayer insulating film is formed thereon, and after the interlayer insulating film is planarized by CMP, a step formed on the interlayer insulating film is evaluated. That is, the L / S pattern 31 or the staggered pattern 33 is formed in the portion of the dummy pattern 13b shown in FIG. 1, the interlayer film 14 is formed on the L / S pattern 31 or the staggered pattern 33, and the interlayer film 14 is formed by the CMP method. The film 14 is planarized. Thereby, the interlayer film 14 in the region A and the region B is formed.
Is evaluated. The evaluation of the step 20 is 2
This is performed by changing S and L of the three evaluation patterns 31 and 33, respectively. That is, the ratio of the dummy pattern to the evaluation area, that is, the pattern coverage is changed, and the change in the step 20 due to the change in the coverage is evaluated.

【００３５】図３は、被覆率の変化に伴う段差２０の変
化を評価した結果を示している。図３に示すように、ど
のようなパターンの被覆率に対しても、Ｌ／Ｓパターン
３１に比べて千鳥パターン３３の方が段差を抑制するこ
とができる。従って、ＣＭＰ後の層間膜の段差をより抑
制できるダミーパターンの形状は正方形であることがわ
かる。FIG. 3 shows the result of evaluating the change in the step 20 due to the change in the coverage. As shown in FIG. 3, the staggered pattern 33 can suppress the step difference compared to the L / S pattern 31 for any pattern coverage. Therefore, it can be seen that the shape of the dummy pattern that can further suppress the step of the interlayer film after the CMP is a square.

【００３６】次に、正方形のダミーパターンの配置につ
いてさらに検討し、各パターンごとのＣＭＰ後の層間膜
の段差について評価する。Next, the arrangement of the square dummy patterns is further examined, and the step of the interlayer film after the CMP for each pattern is evaluated.

【００３７】図４に示すように、一辺がＬの正方形のダ
ミーパターン４１を、行及び列方向に間隔Ｓだけ離して
格子状に配置する。この配置列をパターン１とする。こ
のパターン１は、後述するパターンの基準パターンであ
る。ここで、ダミーパターン４１の一辺Ｌは例えば４μ
ｍ、ダミーパターン４１の相互間隔Ｓは例えば４μｍと
する。また、評価面積は例えば４４μｍ×４４μｍとす
る。As shown in FIG. 4, square dummy patterns 41 each having an L side are arranged in a grid pattern at intervals S in the row and column directions. This arrangement row is referred to as pattern 1. This pattern 1 is a reference pattern of a pattern described later. Here, one side L of the dummy pattern 41 is, for example, 4 μm.
m, and the mutual interval S between the dummy patterns 41 is, for example, 4 μm. The evaluation area is, for example, 44 μm × 44 μm.

【００３８】図５は、パターン１に示すダミーパターン
４１を行及び列方向にＳ／４ずつずらして配置した例を
示している。この配置列をパターン２とする。FIG. 5 shows an example in which the dummy patterns 41 shown in Pattern 1 are arranged shifted by S / 4 in the row and column directions. This arrangement row is referred to as pattern 2.

【００３９】図６は、パターン１に示すダミーパターン
４１を行及び列方向にＳ／２ずつずらして配置した例を
示している。この配置列をパターン３とする。FIG. 6 shows an example in which the dummy patterns 41 shown in Pattern 1 are shifted by S / 2 in the row and column directions. This arrangement row is referred to as pattern 3.

【００４０】図７は、パターン１に示すダミーパターン
４１を行及び列方向に３Ｓ／４ずつずらして配置した例
を示している。この配置列をパターン４とする。FIG. 7 shows an example in which the dummy patterns 41 shown in Pattern 1 are shifted by 3S / 4 in the row and column directions. This arrangement row is referred to as pattern 4.

【００４１】図８は、パターン１に示すダミーパターン
４１を行及び列方向にＳずつずらして配置した例を示し
ている。この配置列をパターン５とする。FIG. 8 shows an example in which the dummy pattern 41 shown in Pattern 1 is shifted by S in the row and column directions. This arrangement row is referred to as pattern 5.

【００４２】次に、このようなパターン１乃至５のダミ
ーパターンを用いて、ＣＭＰ後の層間膜の段差を評価す
る。この結果を表１に示す。表１に示すように、パター
ンのずらし量及びパターンの被覆率が多くなるに従い段
差を抑制することができる。従って、パターン１乃至５
の配置はＣＭＰ後の段差を抑制するダミーパターンとし
て有効である。Next, the steps of the interlayer film after CMP are evaluated using the dummy patterns 1 to 5 described above. Table 1 shows the results. As shown in Table 1, as the amount of pattern shift and the pattern coverage increase, the step can be suppressed. Therefore, patterns 1 to 5
Is effective as a dummy pattern for suppressing a step after CMP.

【００４３】[0043]

【表１】 [Table 1]

【００４４】次に、パターン１乃至５を用いて上層配線
との関係について検討する。まず、ダミーパターンの上
方に別の配線が複数形成されると、これら配線相互間に
容量が生じ、この容量により信号の伝達遅延が生じる。
このため、ダミーパターンの真上に上層配線が形成され
ないことが好ましい。Next, the relationship with the upper layer wiring will be examined using patterns 1 to 5. First, when a plurality of different wirings are formed above the dummy pattern, a capacitance is generated between the wirings, and the capacitance causes a signal transmission delay.
For this reason, it is preferable that the upper layer wiring is not formed directly above the dummy pattern.

【００４５】そこで、上層配線の位置を移動させ、ダミ
ーパターンと上層配線が重なりうる領域（オーバーラッ
プ領域）を検討する。ここで、配線の幅は例えば０．５
μｍとする。その結果を図９乃至１３及び表２に示す。Therefore, the position of the upper layer wiring is moved, and an area where the dummy pattern and the upper layer wiring can overlap (overlap area) is examined. Here, the width of the wiring is, for example, 0.5
μm. The results are shown in FIGS.

【００４６】表２には、配線とオーバーラップするダミ
ーパターンの数（Ａ）、ダミーパターンと最もオーバー
ラップする場合の配線の本数（Ｂ）を示す。また、Ａ×
Ｂはダミーパターンと上層配線とがオーバーラップして
いる部分の数を示す。ここで、Ａには、列方向における
ダミーパターンの全ての領域が配線とオーバーラップす
るもののみを数に入れている。Table 2 shows the number (A) of dummy patterns that overlap with the wiring, and the number (B) of wiring that overlaps the dummy pattern most. Also, A ×
B indicates the number of portions where the dummy pattern and the upper wiring overlap each other. Here, in A, only those in which the entire area of the dummy pattern in the column direction overlaps the wiring are included in the number.

【００４７】[0047]

【表２】 [Table 2]

【００４８】図９は図４に示すパターン１の場合を示し
ている。列方向に一直線状に配列されたダミーパターン
の上方に、上層配線５１が列方向に配置されている。こ
の配置の場合、列方向に配置された１本の配線５１とオ
ーバーラップするダミーパターン４１の数は最大で６と
なり、この条件を満たす配線５１の本数は４８となる。
従って、ダミーパターンと上層配線とがオーバーラップ
している部分の数（Ａ×Ｂ）は２８８である。この２８
８は、後述するパターンの場合と比較すると最大であ
る。FIG. 9 shows the case of the pattern 1 shown in FIG. Upper layer wirings 51 are arranged in the column direction above the dummy patterns arranged linearly in the column direction. In the case of this arrangement, the number of dummy patterns 41 overlapping with one wiring 51 arranged in the column direction is 6 at the maximum, and the number of wirings 51 satisfying this condition is 48.
Therefore, the number (A × B) of portions where the dummy pattern and the upper wiring overlap each other is 288. This 28
8 is the largest when compared with the case of the pattern described later.

【００４９】図１０は図５に示すパターン２の場合を示
している。この場合、パターン１に比べて各ダミーパタ
ーン４１が列方向から行方向にシフトしている。このた
め、列方向に配置した１本の配線５１とオーバーラップ
するダミーパターン４１の数は最大で４となり、この条
件を満たす配線５１の本数は２２となる。従って、ダミ
ーパターンと上層配線とがオーバーラップしている部分
の数は８８となる。FIG. 10 shows the case of the pattern 2 shown in FIG. In this case, each dummy pattern 41 is shifted from the column direction to the row direction as compared with the pattern 1. Therefore, the number of the dummy patterns 41 overlapping the one wiring 51 arranged in the column direction is 4 at the maximum, and the number of the wirings 51 satisfying this condition is 22. Therefore, the number of portions where the dummy pattern and the upper wiring overlap each other is 88.

【００５０】図１１は図６に示すパターン３の場合を示
している。この場合、パターン２に比べて各ダミーパタ
ーン４１はさらに列方向から行方向にシフトしている。
このため、列方向に配置した１本の配線５１とオーバー
ラップするダミーパターン４１の数は最大で４となり、
この条件を満たす配線５１の本数は１６となる。従っ
て、ダミーパターンと上層配線とがオーバーラップして
いる部分の数は６４となる。FIG. 11 shows the case of the pattern 3 shown in FIG. In this case, each dummy pattern 41 is further shifted from the column direction to the row direction as compared with the pattern 2.
For this reason, the number of dummy patterns 41 overlapping one wiring 51 arranged in the column direction is four at the maximum, and
The number of wirings 51 satisfying this condition is 16. Therefore, the number of portions where the dummy pattern and the upper wiring overlap each other is 64.

【００５１】図１２は図７に示すパターン４の場合を示
している。この場合、パターン３に比べて各ダミーパタ
ーン４１はさらに列方向から行方向にシフトしている。
このため、列方向に配置した１本の配線５１とオーバー
ラップするダミーパターン４１の数は最大で４となり、
この条件を満たす配線５１の本数は１２となる。従っ
て、ダミーパターンと上層配線とがオーバーラップして
いる部分の数は４８となる。FIG. 12 shows the case of the pattern 4 shown in FIG. In this case, each dummy pattern 41 is further shifted from the column direction to the row direction as compared with the pattern 3.
For this reason, the number of dummy patterns 41 overlapping one wiring 51 arranged in the column direction is four at the maximum, and
The number of wirings 51 satisfying this condition is 12. Therefore, the number of overlapping portions between the dummy pattern and the upper layer wiring is 48.

【００５２】図１３は図８に示すパターン５の場合を示
している。この場合、ダミーパターン４１が列方向に一
直線状に並ぶため、列方向に配置される１本の配線５１
とオーバーラップするダミーパターン４１の数は最大で
４となり、この条件を満たす配線５１の本数は５６とな
る。従って、ダミーパターンと上層配線とがオーバーラ
ップしている部分の数は１２４と増加する。FIG. 13 shows the case of the pattern 5 shown in FIG. In this case, since the dummy patterns 41 are arranged in a straight line in the column direction, one wiring 51 arranged in the column direction is provided.
The number of the dummy patterns 41 overlapping with the maximum is 4, and the number of the wirings 51 satisfying this condition is 56. Accordingly, the number of overlapping portions between the dummy pattern and the upper wiring increases to 124.

【００５３】つまり、一直線状にダミーパターン４１が
並ばないパターン２乃至４のような配置であれば、オー
バーラップしている部分の数（Ａ×Ｂ）が小さいため、
配線容量を低く抑えることができる。尚、ダミーパター
ン４１を行及び列方向にＳ以上ずつずらして配置した場
合、上記パターン１乃至５の配置列を繰り返すことにな
る。従って、上層配線にかかる容量を考慮する場合、式
（１）の配置が最も有効であると考えられる。That is, if the dummy patterns 41 are arranged in a pattern such that the dummy patterns 41 are not arranged in a straight line, the number of overlapping portions (A × B) is small.
Wiring capacitance can be kept low. When the dummy patterns 41 are shifted by S or more in the row and column directions, the arrangement columns of the patterns 1 to 5 are repeated. Therefore, when considering the capacitance applied to the upper layer wiring, the arrangement of Expression (1) is considered to be the most effective.

【００５４】 ０＜ずらし量＜ダミーパターンの相互間隔Ｓ…（１） 尚、パターン被覆率が高い場合、ＲＩＥ（Reactive Ion
Etching）、ＣＤＥ（Chemical Dry Etching）等のケミ
カルエッチングを用いてパターニングする際に問題が生
じる。例えば除去物をガスで検出してポリッシングを制
御している装置では検出が困難になる。従って、被覆率
はできるだけ低くする方がよく、例えば４０％以下に抑
えればよい。0 <displacement amount <interval S between dummy patterns S (1) When the pattern coverage is high, RIE (Reactive Ion
A problem arises when patterning is performed using chemical etching such as Etching) and CDE (Chemical Dry Etching). For example, it is difficult to detect the removal with a device that controls the polishing by detecting the removal with a gas. Therefore, it is better to make the coverage as low as possible, for example, it may be suppressed to 40% or less.

【００５５】これにより、図２（ｂ）に示す千鳥パター
ン３３の場合は、図３に示すように、パターン被覆率が
１６．３％となるパターン、すなわちＬ＝４μｍ、Ｓ＝
１０μｍのダミーパターンが最適なパターン配置であ
る。この場合、ＣＭＰ後の段差は０．０１μｍとなり、
ダミーパターンを形成しないときの段差（０．４乃至
０．５μｍ）に比べて低く抑えることができた。また、
図１４にこの千鳥パターンと上層配線５１との関係を示
す。Thus, in the case of the staggered pattern 33 shown in FIG. 2B, as shown in FIG. 3, a pattern having a pattern coverage of 16.3%, that is, L = 4 μm and S =
A 10 μm dummy pattern is the optimum pattern arrangement. In this case, the step after CMP is 0.01 μm,
It was possible to suppress the level difference (0.4 to 0.5 μm) when the dummy pattern was not formed. Also,
FIG. 14 shows the relationship between the staggered pattern and the upper wiring 51.

【００５６】上記実施例によれば、ロジック部のような
配線の密度が低い領域にダミーパターンを形成する。こ
のため、ロジック部とメモリ部の間に生じる層間膜の段
差を抑制することができる。また、形成するダミーパタ
ーンの形状を正方形とすることでさらに段差を抑制する
ことができる。また、ダミーパターンを式（１）で示す
ように千鳥状にずらして配置にすることにより、上層に
形成される配線との容量を抑制することが可能である。
さらに、ダミーパターンを用いて、ロジック部のような
配線の密度が低い領域の配線密度を高めることにより、
従来チップ上にメモリとロジックが隙間を少なくして配
置されている場合と同様のリソグラフィ及びエッチング
等の条件を用いることができる。このため、既存の設定
条件を有効に利用できる。また、被覆率の違いによる寸
法変動（loading effect）を小さくすることができる。According to the above embodiment, a dummy pattern is formed in a region having a low wiring density such as a logic portion. For this reason, a step in the interlayer film generated between the logic unit and the memory unit can be suppressed. Further, the step can be further suppressed by forming the shape of the dummy pattern to be a square. Further, by arranging the dummy patterns in a staggered manner as shown in Expression (1), it is possible to suppress the capacitance with the wiring formed in the upper layer.
Furthermore, by using a dummy pattern to increase the wiring density in a region where the wiring density is low, such as a logic portion,
The same conditions as lithography and etching can be used as in the case where a memory and a logic are conventionally arranged on a chip with a small gap. For this reason, existing setting conditions can be used effectively. In addition, a dimensional variation (loading effect) due to a difference in coverage can be reduced.

【００５７】尚、ダミーパターンの形状や配置は上記実
施例に限定されるものではない。上記実施例では、図４
に示す基準のダミーパターンの一辺の長さＬとダミーパ
ターンの相互間距離Ｓを等しくしたが、ダミーパターン
の相互間距離Ｓを一辺の長さＬより大きくし、パターン
被覆率を小さくしてもよい。すなわち、ダミーパターン
の一辺Ｌを例えば４μｍ、ダミーパターンの相互間距離
Ｓを例えば１０μｍとする。また、評価面積は例えば４
４μｍ×４４μｍとする。The shape and arrangement of the dummy pattern are not limited to those in the above embodiment. In the above embodiment, FIG.
Although the length L of one side of the reference dummy pattern and the distance S between the dummy patterns are made equal to each other, even if the distance S between the dummy patterns is made larger than the length L of one side and the pattern coverage is reduced, Good. That is, one side L of the dummy pattern is, for example, 4 μm, and the distance S between the dummy patterns is, for example, 10 μm. The evaluation area is, for example, 4
4 μm × 44 μm.

【００５８】このようなダミーパターンを、上記実施例
と同様に行方向に１／Ｓずつずらしたパターンを用いて
ＣＭＰ後の層間膜の段差を評価する。表３はその評価結
果を示している。表３からわかるように、ずらし量が７
μｍのとき最も段差を抑制することができ、パターン被
覆率も比較的少ない。従って、このような配置のダミー
パターンも、ＣＭＰ後の段差を抑制することができ有効
である。The step of the interlayer film after the CMP is evaluated using a pattern in which such a dummy pattern is shifted by 1 / S in the row direction as in the above embodiment. Table 3 shows the evaluation results. As can be seen from Table 3, the shift amount is 7
In the case of μm, the steps can be suppressed most and the pattern coverage is relatively small. Therefore, the dummy pattern having such an arrangement is also effective because a step after the CMP can be suppressed.

【００５９】[0059]

【表３】 [Table 3]

【００６０】また、ダミーパターンの形状は正方形に限
定されるものではなく、図１５に示すように、例えば円
形のダミーパターン３４ａでもよい。また、各ダミーパ
ターンの行及び列方向のずらし量は一定に限らず、空き
領域の面積や形状に応じて、行及び列方向のずらし量が
異なるような配置とすることも可能である。また、ダミ
ーパターンはロジック部のような領域に形成されるだけ
でなく、ロジック部とメモリ部との隙間等、種々の空き
領域に形成してもよい。以上のような場合も、上記実施
例と同様の効果が得られる。The shape of the dummy pattern is not limited to a square, but may be, for example, a circular dummy pattern 34a as shown in FIG. Further, the amount of shift of each dummy pattern in the row and column directions is not limited to a constant value, and the dummy patterns may be arranged so that the amount of shift in the row and column directions differs according to the area and shape of the empty area. Further, the dummy pattern may be formed not only in an area such as a logic section but also in various empty areas such as a gap between the logic section and the memory section. In the above case, the same effect as in the above embodiment can be obtained.

【００６１】また、配線方向は列方向に限定されず、行
方向に配置されてもよい。この場合も上記実施例と同様
に、配線相互間の容量の増加を防止することは可能であ
る。The wiring direction is not limited to the column direction but may be arranged in the row direction. Also in this case, similarly to the above embodiment, it is possible to prevent an increase in capacitance between wirings.

【００６２】さらに、上述したダミーパターンはゲート
配線と同時に形成される場合に限定されない。例えば、
ダミーパターンは、ＳＴＩ（Shallow Trench Isolatio
n）構造の素子分離領域を形成するための溝と同時に形
成してもよい。Further, the above-mentioned dummy pattern is not limited to the case where it is formed simultaneously with the gate wiring. For example,
The dummy pattern is STI (Shallow Trench Isolatio)
n) It may be formed simultaneously with the groove for forming the element isolation region having the structure.

【００６３】図１６（ａ）、１６（ｂ）は従来技術によ
る素子分離領域の形成方法を示し、図１７（ａ）、１７
（ｂ）、１７（ｃ）は本発明に係わる素子分離領域の形
成方法を示している。FIGS. 16 (a) and 16 (b) show a method of forming an element isolation region according to the prior art, and FIGS.
(B) and (c) show a method for forming an element isolation region according to the present invention.

【００６４】図１６（ａ）に示すように、半導体基板６
１上に第１の酸化膜６２が形成され、この第１の酸化膜
６２上に窒化膜６３が形成される。この窒化膜６３上に
第２の酸化膜６４が形成され、この第２の酸化膜６４上
にレジスト（図示せず）が塗布されパターニングされ
る。このパターニングされたレジストを用いて、第１、
第２の酸化膜６２、６４及び窒化膜６３がパターニング
される。その後、レジストが除去される。次に、パター
ニングされた第１、第２の酸化膜６２、６４及び窒化膜
６３をマスクとして、半導体基板６１が除去され、ＳＴ
Ｉ溝６６が形成される。次に、全面に絶縁膜６７が形成
され、この絶縁膜６７によりＳＴＩ溝６６が埋め込まれ
る。ここで、ＳＴＩ溝６６の開口が大きい場合、ＳＴＩ
溝６６上の絶縁膜６７に凹部６８が生じる。As shown in FIG. 16A, the semiconductor substrate 6
1, a first oxide film 62 is formed, and a nitride film 63 is formed on the first oxide film 62. A second oxide film 64 is formed on nitride film 63, and a resist (not shown) is applied and patterned on second oxide film 64. Using this patterned resist, the first,
The second oxide films 62 and 64 and the nitride film 63 are patterned. After that, the resist is removed. Next, the semiconductor substrate 61 is removed using the patterned first and second oxide films 62 and 64 and the nitride film 63 as a mask.
An I-groove 66 is formed. Next, an insulating film 67 is formed on the entire surface, and the STI trench 66 is filled with the insulating film 67. Here, if the opening of the STI groove 66 is large,
A recess 68 is formed in the insulating film 67 on the groove 66.

【００６５】その後、図１６（ｂ）に示すように、ＣＭ
Ｐ法により絶縁膜６７が平坦化された後、第１、第２の
酸化膜６２、６４及び窒化膜６３が除去される。その結
果、半導体基板６１内にＳＴＩ構造の素子分離領域６９
が形成される。この際、絶縁膜６７の形成時に生じた凹
部６８により、素子分離領域６９中央の表面が半導体基
板６１の表面よりも低くなって段差７０が発生してしま
う。この素子分離領域６９の段差７０は、後の工程で図
１に示すような層間膜１４を全面に堆積した場合、層間
膜１４の段差を発生させる原因となる。Thereafter, as shown in FIG.
After the insulating film 67 is planarized by the P method, the first and second oxide films 62 and 64 and the nitride film 63 are removed. As a result, the STI structure element isolation region 69 is formed in the semiconductor substrate 61.
Is formed. At this time, the surface at the center of the element isolation region 69 is lower than the surface of the semiconductor substrate 61 due to the concave portion 68 generated when the insulating film 67 is formed, and a step 70 is generated. The step 70 in the element isolation region 69 causes a step in the interlayer film 14 when the interlayer film 14 as shown in FIG.

【００６６】そこで、以下に説明するように、本発明
は、素子分離領域の段差を抑制するために、ＳＴＩ溝の
形成とともにダミーパターンを形成する。Therefore, as described below, in the present invention, a dummy pattern is formed together with the formation of the STI trench in order to suppress a step in the element isolation region.

【００６７】まず、図１７（ａ）に示すように、半導体
基板６１上に第１の酸化膜６２が形成され、この第１の
酸化膜６２上に窒化膜６３が形成される。この窒化膜６
３上に第２の酸化膜６４が形成され、この第２の酸化膜
６４上にレジストが塗布されてパターニングされる。そ
の結果、第２の酸化膜６４上にパターニングされたレジ
スト６５ａ、６５ｂが形成される。このパターニングさ
れたレジスト６５ａ、６５ｂを用いて、第１、第２の酸
化膜６２、６４及び窒化膜６３がパターニングされる。
その後、レジストが除去される。次に、パターニングさ
れた第１、第２の酸化膜６２、６４及び窒化膜６３をマ
スクとして、半導体基板６１が除去される。その結果、
複数のＳＴＩ溝６６ａが形成されるとともに、複数の凸
部６６ｂが形成される。ここで、レジスト６５ｂが、図
４乃至図８に示すようなダミーパターンが形成されるよ
うにパターニングされることにより、上述したダミーパ
ターン形状の凸部（以下、ダミーパターンと称す）６６
ｂが形成される。尚、図４乃至図８に示すようなダミー
パターンは、ダミーパターン６６ｂの上面図となる。First, as shown in FIG. 17A, a first oxide film 62 is formed on a semiconductor substrate 61, and a nitride film 63 is formed on the first oxide film 62. This nitride film 6
A second oxide film 64 is formed on 3, and a resist is applied on this second oxide film 64 and patterned. As a result, patterned resists 65a and 65b are formed on the second oxide film 64. The first and second oxide films 62 and 64 and the nitride film 63 are patterned using the patterned resists 65a and 65b.
After that, the resist is removed. Next, the semiconductor substrate 61 is removed using the patterned first and second oxide films 62 and 64 and the nitride film 63 as a mask. as a result,
A plurality of STI grooves 66a are formed, and a plurality of protrusions 66b are formed. Here, the resist 65b is patterned so as to form a dummy pattern as shown in FIGS. 4 to 8, so that the above-described convex portion (hereinafter, referred to as a dummy pattern) 66 of the dummy pattern shape is formed.
b is formed. The dummy patterns shown in FIGS. 4 to 8 are top views of the dummy patterns 66b.

【００６８】次に、図１７（ｂ）に示すように、全面に
絶縁膜６７が形成され、この絶縁膜６７によりＳＴＩ溝
６６ａが埋め込まれる。その結果、ＳＴＩ溝６６ａ上の
絶縁膜６７表面に凹部６８ａが生じる。ここで、ダミー
パターン６６ｂを用いた複数のＳＴＩ溝６６ａが形成さ
れているため、凹部６８ａの深さは浅く、また凹部６８
ａの開口は小さくできる。Next, as shown in FIG. 17B, an insulating film 67 is formed on the entire surface, and the STI trench 66a is filled with the insulating film 67. As a result, a concave portion 68a is formed on the surface of the insulating film 67 on the STI trench 66a. Here, since the plurality of STI trenches 66a using the dummy pattern 66b are formed, the depth of the recess 68a is shallow, and
The opening a can be made small.

【００６９】その後、図１７（ｃ）に示すように、ＣＭ
Ｐ法により絶縁膜６７が平坦化された後、第１、第２の
酸化膜６２、６４及び窒化膜６３が除去される。その結
果、半導体基板６１内にＳＴＩ構造の複数の素子分離領
域６９ａが形成される。Thereafter, as shown in FIG.
After the insulating film 67 is planarized by the P method, the first and second oxide films 62 and 64 and the nitride film 63 are removed. As a result, a plurality of element isolation regions 69a having the STI structure are formed in the semiconductor substrate 61.

【００７０】このように、ＳＴＩ溝６６ａの形成ととも
にダミーパターン６６ｂを形成することにより、絶縁膜
６７形成時に生じるＳＴＩ溝６６ａ上の大面積の凹部６
８ａの発生を抑制できる。従って、素子分離領域６９ａ
の形成の際、素子分離領域６９ａの表面に段差が生じる
ことを防止できる。As described above, by forming the dummy pattern 66b together with the formation of the STI trench 66a, the large area recess 6 on the STI trench 66a generated when the insulating film 67 is formed.
8a can be suppressed. Therefore, the element isolation region 69a
In the formation, a step can be prevented from being formed on the surface of the element isolation region 69a.

【００７１】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。The present invention can be variously modified and implemented without departing from the gist thereof.

【００７２】[0072]

【発明の効果】以上説明したように本発明によれば、ロ
ジック部のようなパターン密度の低い領域にダミーパタ
ーンを形成することにより、メモリ部のようなパターン
密度の高い領域との相互間に位置する層間膜の段差を抑
制することが可能な半導体装置を提供できる。As described above, according to the present invention, a dummy pattern is formed in a region having a low pattern density such as a logic portion so that a dummy pattern is formed between the region and a region having a high pattern density such as a memory portion. It is possible to provide a semiconductor device capable of suppressing a step between the located interlayer films.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施例に係わる半導体装置の断面図。FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.

【図２】Ｌ／Ｓパターン及び千鳥パターンの平面図。FIG. 2 is a plan view of an L / S pattern and a staggered pattern.

【図３】パターン被覆率と段差との評価結果。FIG. 3 shows evaluation results of a pattern coverage and a step.

【図４】第１の配置例に係るダミーパターンの平面図。FIG. 4 is a plan view of a dummy pattern according to a first arrangement example.

【図５】第２の配置例に係るダミーパターンの平面図。FIG. 5 is a plan view of a dummy pattern according to a second arrangement example.

【図６】第３の配置例に係るダミーパターンの平面図。FIG. 6 is a plan view of a dummy pattern according to a third arrangement example.

【図７】第４の配置例に係るダミーパターンの平面図。FIG. 7 is a plan view of a dummy pattern according to a fourth arrangement example.

【図８】第５の配置例に係るダミーパターンの平面図。FIG. 8 is a plan view of a dummy pattern according to a fifth arrangement example.

【図９】第１の配置例に係るダミーパターンと上層配線
との関係を示す図。FIG. 9 is a diagram showing a relationship between a dummy pattern and an upper layer wiring according to a first arrangement example.

【図１０】第２の配置例に係るダミーパターンと上層配
線との関係を示す図。FIG. 10 is a view showing a relationship between a dummy pattern and an upper layer wiring according to a second arrangement example.

【図１１】第３の配置例に係るダミーパターンと上層配
線との関係を示す図。FIG. 11 is a diagram showing a relationship between a dummy pattern and an upper layer wiring according to a third arrangement example.

【図１２】第４の配置例に係るダミーパターンと上層配
線との関係を示す図。FIG. 12 is a diagram showing a relationship between a dummy pattern and an upper layer wiring according to a fourth arrangement example.

【図１３】第５の配置例に係るダミーパターンと上層配
線との関係を示す図。FIG. 13 is a diagram showing a relationship between a dummy pattern and an upper layer wiring according to a fifth arrangement example.

【図１４】千鳥パターンと上層配線との関係を示す図。FIG. 14 is a diagram showing the relationship between the staggered pattern and the upper layer wiring.

【図１５】円形のダミーパターンの平面図。FIG. 15 is a plan view of a circular dummy pattern.

【図１６】従来技術による素子分離領域の形成工程の断
面図。FIG. 16 is a cross-sectional view of a step of forming a device isolation region according to a conventional technique.

【図１７】本発明に係わる素子分離領域の形成工程の断
面図。FIG. 17 is a cross-sectional view of a step of forming an element isolation region according to the present invention.

【図１８】従来技術による単層構造の半導体装置の製造
工程の断面図。FIG. 18 is a cross-sectional view of a manufacturing process of a conventional semiconductor device having a single-layer structure.

【図１９】従来技術による多層構造の半導体装置の製造
工程の断面図。FIG. 19 is a sectional view of a manufacturing process of a semiconductor device having a multilayer structure according to a conventional technique.

【符号の説明】[Explanation of symbols]

１１…半導体基板、 １２…フィールド領域、 １３ａ、１３ｃ…ゲート配線、 １３ｂ…ダミーパターン、 １４…第１の層間膜、 １５ａ、１５ｂ…コンタクト孔、 １６ａ、１６ｂ…１層目のメタル配線、 １７…第２の層間膜、 １８ａ、１８ｂ…ヴィアホール、 １９ａ、１９ｂ…２層目のメタル配線、 ２０、２１…段差 ３１…Ｌ／Ｓパターン、 ３２…長方形状のパターン、 ３３…千鳥パターン、 ３４…正方形状のパターン、 ４１…正方形のダミーパターン、 ５１…配線。 Reference Signs List 11: semiconductor substrate, 12: field region, 13a, 13c: gate wiring, 13b: dummy pattern, 14: first interlayer film, 15a, 15b: contact hole, 16a, 16b: first-layer metal wiring, 17 ... 2nd interlayer film, 18a, 18b: via hole, 19a, 19b: second-layer metal wiring, 20, 21: step 31: L / S pattern, 32: rectangular pattern, 33: zigzag pattern, 34 ... Square pattern, 41: square dummy pattern, 51: wiring.

Claims (17)

【特許請求の範囲】[Claims] 【請求項１】 第１の配線が形成された第１の領域と、
配線密度が前記第１の配線より高い第２の配線が形成さ
れた第２の領域と、 少なくとも前記第１の領域の上方に少なくとも列方向に
形成された第３の配線と、 前記第１の領域の前記第１の配線以外の空き領域に形成
され、行方向、列方向に所定間隔離間して配置された複
数のダミーパターンとを具備することを特徴とする半導
体装置。A first region in which a first wiring is formed;
A second region in which a second wiring having a wiring density higher than the first wiring is formed; a third wiring formed at least in the column direction above the first region; A semiconductor device, comprising: a plurality of dummy patterns formed in a vacant region other than the first wiring of the region and arranged at predetermined intervals in a row direction and a column direction. 【請求項２】 互いに隣接する前記各ダミーパターン
は、行方向、列方向に一定の間隔でずれていることを特
徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the dummy patterns adjacent to each other are shifted at a constant interval in a row direction and a column direction. 【請求項３】 前記ダミーパターンは正方形であり、各
ダミーパターンの相互間隔は前記正方形の一辺に等し
く、行方向に互いに隣接する前記各ダミーパターンは列
方向に前記相互間隔未満の間隔でずれ、列方向に互いに
隣接する前記各ダミーパターンは行方向に前記相互間隔
未満の間隔でずれていることを特徴とする請求項１記載
の半導体装置。3. The dummy pattern is a square, the mutual interval between the dummy patterns is equal to one side of the square, and the dummy patterns adjacent to each other in the row direction are shifted in the column direction by an interval smaller than the mutual interval. 2. The semiconductor device according to claim 1, wherein the dummy patterns adjacent to each other in a column direction are shifted in the row direction at an interval smaller than the mutual interval. 【請求項４】 前記ダミーパターンは正方形であり、行
方向に互いに隣接する前記各ダミーパターンは前記正方
形の一辺以上の距離離間され、列方向に互いに隣接する
前記各ダミーパターンは前記正方形の一辺以上の距離離
間されていることを特徴とする請求項１記載の半導体装
置。4. The dummy pattern is a square, and each of the dummy patterns adjacent to each other in a row direction is separated by a distance of one side or more of the square, and each of the dummy patterns adjacent to each other in a column direction is one or more sides of the square. 2. The semiconductor device according to claim 1, wherein the semiconductor device is separated by a distance of: 【請求項５】 前記ダミーパターンは円形であることを
特徴とする請求項１記載の半導体装置。5. The semiconductor device according to claim 1, wherein said dummy pattern is circular. 【請求項６】 前記第１の領域はロジック回路領域であ
り、第２の領域はメモリ領域であることを特徴とする請
求項１記載の半導体装置。6. The semiconductor device according to claim 1, wherein said first area is a logic circuit area, and said second area is a memory area. 【請求項７】 第１の配線が形成された第１の領域と、
配線密度が前記第１の配線より高い第２の配線が形成さ
れた第２の領域と、 少なくとも前記第１の領域の上方に少なくとも列方向に
形成された第３の配線と、 前記第１の領域の前記第１の配線以外の空き領域に形成
され、行方向、列方向に所定間隔離間して配置され、前
記第３の配線の少なくとも行方向に所定の間隔でずれて
いる複数のダミーパターンとを具備することを特徴とす
る半導体装置。7. A first region in which a first wiring is formed,
A second region in which a second wiring having a wiring density higher than the first wiring is formed; a third wiring formed at least in the column direction above the first region; A plurality of dummy patterns formed in a vacant area other than the first wiring in the area, arranged at predetermined intervals in a row direction and a column direction, and displaced at a predetermined interval in at least a row direction of the third wiring; And a semiconductor device comprising: 【請求項８】 互いに隣接する前記各ダミーパターン
は、行方向、列方向に一定の間隔でずれていることを特
徴とする請求項７記載の半導体装置。8. The semiconductor device according to claim 7, wherein the dummy patterns adjacent to each other are shifted at a constant interval in a row direction and a column direction. 【請求項９】 前記ダミーパターンは正方形であり、各
ダミーパターンの相互間隔は前記正方形の一辺に等し
く、行方向に互いに隣接する前記各ダミーパターンは列
方向に前記相互間隔未満の間隔でずれ、列方向に互いに
隣接する前記各ダミーパターンは行方向に前記相互間隔
未満の間隔でずれていることを特徴とする請求項７記載
の半導体装置。9. The dummy pattern is a square, an interval between the dummy patterns is equal to one side of the square, and the dummy patterns adjacent to each other in the row direction are shifted in the column direction by an interval smaller than the mutual interval. 8. The semiconductor device according to claim 7, wherein the dummy patterns adjacent to each other in the column direction are shifted in the row direction by an interval smaller than the mutual interval. 【請求項１０】 前記ダミーパターンは正方形であり、
行方向に互いに隣接する前記各ダミーパターンは前記正
方形の一辺以上の距離離間され、列方向に互いに隣接す
る前記各ダミーパターンは前記正方形の一辺以上の距離
離間されていることを特徴とする請求項７記載の半導体
装置。10. The dummy pattern is square,
The dummy patterns adjacent to each other in a row direction are separated by a distance of one side or more of the square, and the dummy patterns adjacent to each other in a column direction are separated by a distance of one side or more of the square. 8. The semiconductor device according to 7. 【請求項１１】 前記ダミーパターンは円形であること
を特徴とする請求項７記載の半導体装置。11. The semiconductor device according to claim 7, wherein said dummy pattern is circular. 【請求項１２】 前記第１の領域はロジック回路領域で
あり、第２の領域はメモリ領域であることを特徴とする
請求項７記載の半導体装置。12. The semiconductor device according to claim 7, wherein said first area is a logic circuit area, and said second area is a memory area. 【請求項１３】 素子が形成される素子領域を有する半
導体基板と、 前記半導体基板内に形成され、前記素子領域を分離する
素子分離溝と、 前記素子分離溝の底面に、行方向、列方向に所定間隔離
間して配置された複数のダミーパターンと、 前記ダミーパターンの周囲の素子分離溝内を埋め込む絶
縁膜とを具備し、 前記ダミーパターンの表面の高さは前記半導体基板の表
面の高さと同じであることを特徴とする半導体装置。13. A semiconductor substrate having an element region in which an element is formed, an element isolation groove formed in the semiconductor substrate and separating the element region, and a row direction and a column direction on a bottom surface of the element isolation groove. A plurality of dummy patterns arranged at predetermined intervals, and an insulating film buried in an element isolation groove around the dummy pattern. A semiconductor device, which is the same as the above. 【請求項１４】 互いに隣接する前記各ダミーパターン
は、行方向、列方向に一定の間隔でずれていることを特
徴とする請求項１３記載の半導体装置。14. The semiconductor device according to claim 13, wherein the dummy patterns adjacent to each other are shifted at a constant interval in a row direction and a column direction. 【請求項１５】 前記ダミーパターンは正方形であり、
各ダミーパターンの相互間隔は前記正方形の一辺に等し
く、行方向に互いに隣接する前記各ダミーパターンは列
方向に前記相互間隔未満の間隔でずれ、列方向に互いに
隣接する前記各ダミーパターンは行方向に前記相互間隔
未満の間隔でずれていることを特徴とする請求項１３記
載の半導体装置。15. The dummy pattern is square,
The mutual interval between the dummy patterns is equal to one side of the square, the dummy patterns adjacent to each other in the row direction are shifted at intervals smaller than the mutual interval in the column direction, and the dummy patterns adjacent to each other in the column direction are aligned in the row direction. 14. The semiconductor device according to claim 13, wherein the semiconductor device is shifted at an interval smaller than the mutual interval. 【請求項１６】 前記ダミーパターンは正方形であり、
行方向に互いに隣接する前記各ダミーパターンは前記正
方形の一辺以上の距離離間され、列方向に互いに隣接す
る前記各ダミーパターンは前記正方形の一辺以上の距離
離間されていることを特徴とする請求項１３記載の半導
体装置。16. The dummy pattern is square,
The dummy patterns adjacent to each other in a row direction are separated by a distance of one side or more of the square, and the dummy patterns adjacent to each other in a column direction are separated by a distance of one side or more of the square. 14. The semiconductor device according to claim 13. 【請求項１７】 前記ダミーパターンは円形であること
を特徴とする請求項１３記載の半導体装置。17. The semiconductor device according to claim 13, wherein said dummy pattern is circular.