JP2000338920A - Digital data dividing circuit and active matrix type display device using it - Google Patents
Digital data dividing circuit and active matrix type display device using itInfo
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Abstract
Description
【発明の詳細な説明】 【０００１】 【発明の属する技術分野】 【０００２】本発明は、デジタルデータのシリアル−パ
ラレル変換を行うデジタルデータ分割回路（Ｓｅｒｉａ
ｌ−ｔｏ−Ｐａｒａｌｌｅｌ Ｃｏｎｖｅｒｓｉｏｎ
Ｃｉｒｃｕｉｔ：ＳＰＣ）に関する。また本発明は、そ
のデジタルデータ分割回路を有する半導体装置に関す
る。 【０００３】 【従来の技術】 【０００４】デジタルデータを入力信号とする半導体装
置の一例として、アクティブマトリクス型の液晶表示装
置がある。近年、アクティブマトリクス型液晶表示装置
は、多結晶シリコンによって形成された複数のＴＦＴ
（薄膜トランジスタ）によって構成され、画像を表示す
るアクティブマトリクス回路と駆動回路とが一体形成さ
れるようになってきている。 【０００５】デジタルデータ分割回路は、入力信号とな
るデジタルデータ（以下、入力デジタルデータ）の入力
を受け、その入力デジタルデータのパルス長を時間伸長
（何倍に伸長しても良いが、ａ倍（ａは２以上の自然
数）に伸長するのが最も一般的である）した修正デジタ
ルデータを、アクティブマトリクス型液晶表示装置のソ
ース信号線駆動回路に入力する。入力デジタルデータの
パルス長をａ倍に時間伸長するということは、言い換え
れば、入力デジタルデータの周波数を１／ａ倍に落とす
ことである。 【０００６】デジタルデータ分割回路は、次のような意
義を有している。つまり、アクティブマトリクス型液晶
表示装置に入力されるデジタルデータは、数１０ＭＨｚ
であるのが通常であるが、近年の高精細・高解像度・多
階調の要求に対して、百数１０ＭＨｚのものが一般化す
る可能性もある。 【０００７】しかし、このような高周波数のデジタルデ
ータの処理を行うには、アクティブマトリクス型液晶表
示装置内のソース信号線駆動回路中のＴＦＴの性能は十
分ではなく、動作が不可能か、または信頼性の上で難が
あった。そこで、ソース信号線駆動回路が完全に動作可
能な程度にまで入力デジタル信号の周波数を落とすこと
が不可欠であり、デジタルデータ分割回路が入力デジタ
ルデータの周波数を落とすという役割を担っている。な
お、デジタルデータ分割回路は、ソース信号線駆動回路
と比較して回路の規模が小さく、回路内を流れるクロッ
ク信号の“なまり”（クロック信号のパルスの立ち上が
り時または立ち下がり時の信号遅延）も小さいので、高
速駆動が可能である。 【０００８】 【発明が解決しようとする課題】 【０００９】上述したように、デジタルデータ分割回路
は、ソース信号線駆動回路等に比較して高速駆動が可能
であるが、近年の高精細・高解像度・多階調の要求に対
して、その高速動作の信頼性・安定性の面では少々難が
あった。 【００１０】従来本出願人が用いてきたデジタルデータ
分割回路の一例としては、本出願人による特許出願であ
る特願平９−３５６２３８号（特開平１１−２３１７９
８号）に記載のデジタルデータ分割回路がある。 【００１１】前記特許出願に係るデジタルデータ分割回
路は、入力デジタルデータの周波数と同じ周波数のクロ
ック信号がその動作にとって必要であった。例えば、前
記特許出願に係るデジタルデータ分割回路には、シリア
ルに入力される８０ＭＨｚのデジタルデータを、８個の
パラレルなデジタルデータに変換するために、８０ＭＨ
ｚのクロック信号が常時供給されており、その動作の消
費電力、安定性、信頼性等に問題があった。 【００１２】 【課題を解決するための手段】そこで、本発明は上述の
問題に鑑みてなされたものであり、消費電力、安定性、
信頼性に優れた新規なデジタルデータ分割回路を提供す
るものである。 【００１３】以下に本発明のデジタルデータ分割回路お
よびそれを用いた半導体表示装置の構成について述べ
る。 【００１４】本発明によると、ｍＨｚでシリアルに入力
されるデジタルデータを、２y個のパラレルな（ｍ・２
-y）Ｈｚのデジタルデータに変換し出力するデジタルデ
ータ分割回路において（ｍは正数、ｙは自然数）、（ｍ
／２）Ｈｚ以下の複数のクロック信号によって動作する
ことを特徴とするデジタルデータ分割回路が提供され
る。 【００１５】このように、本発明のデジタルデータ分割
回路は、入力されるデジタルデータの１／２以下の周波
数のクロック信号で動作が可能である。 【００１６】なお、本明細書においては、クロック信号
やデジタル信号の周波数を規定することが多いが、これ
らの周波数はおおよその周波数であり、均等な周波数が
含まれるものとする。 【００１７】また、本発明によると、ｍＨｚでシリアル
に入力されるデジタルデータを、２y個のパラレルな
（ｍ・２-y）Ｈｚのデジタルデータに変換し出力するデ
ジタルデータ分割回路において（ｍは正数、ｙは自然
数）、（ｍ／２）Ｈｚ以下（ｍ・２-y）Ｈｚ以上の複数
のクロック信号によって動作することを特徴とするデジ
タルデータ分割回路が提供される。 【００１８】また、本発明によると、ｍＨｚでシリアル
に入力されるｘビットデジタルデータの各ビットデジタ
ルデータを、２y個のパラレルな（ｍ・２-y）Ｈｚのデ
ジタルデータに変換し出力するデジタルデータ分割回路
において（ｍは正数、ｘおよびｙは自然数）、前記デジ
タルデータ分割回路は、ｘビットデジタルデータの各ビ
ットデジタルデータが入力されるｘ個のＳＰＣ／ｂｉｔ
回路を有しており、前記ＳＰＣ／ｂｉｔ回路は、第１か
ら第ｙステージ回路を有しており、前記第ｙステージ回
路は、２y-1個のシリアルに入力される前記各ビットデ
ジタルデータの周波数を１／２にし、かつ２y個のパラ
レルなビットデジタルデータに変換することを特徴とす
るデジタルデータ分割回路が提供される。 【００１９】また、本発明によると、ｍＨｚでシリアル
に入力されるｘビットデジタルデータの各ビットデジタ
ルデータを、２y個のパラレルな（ｍ・２-y）Ｈｚのデ
ジタルデータに変換し出力するデジタルデータ分割回路
において（ｍは正数、ｘおよびｙは自然数）、前記デジ
タルデータ分割回路は、ｘビットデジタルデータの各ビ
ットデジタルデータが入力されるｘ個のＳＰＣ／ｂｉｔ
回路を有しており、前記ＳＰＣ／ｂｉｔ回路は、数式
（１）で表される個数の基本ユニットを有しており、前
記数式（１）で表される個数の基本ユニットのそれぞれ
は、シリアルに入力されるデジタルデータの周波数を１
／２にし、かつ前記２個のパラレルなデジタルデータに
変換することを特徴とするデジタルデータ分割回路が提
供される。 【００２０】また、本発明によると、画素ＴＦＴがマト
リクス状に配置されたアクティブマトリクス回路と、前
記アクティブマトリクス回路を駆動するソース信号線駆
動回路およびゲート信号線駆動回路と、ｍＨｚでシリア
ルに入力されるデジタルデータを、２y個のパラレルな
（ｍ・２-y）Ｈｚのデジタルデータに変換し出力するデ
ジタルデータ分割回路（ｍは正数、ｙは自然数）と、を
有するアクティブマトリクス型表示装置であって、（ｍ
／２）Ｈｚ以下の複数のクロック信号によって動作する
ことを特徴とするアクティブマトリクス型表示装置が提
供される。 【００２１】また、本発明によると、画素ＴＦＴがマト
リクス状に配置されたアクティブマトリクス回路と、前
記アクティブマトリクス回路を駆動するソース信号線駆
動回路およびゲート信号線駆動回路と、ｍＨｚでシリア
ルに入力されるデジタルデータを、２y個のパラレルな
（ｍ・２-y）Ｈｚのデジタルデータに変換し出力するデ
ジタルデータ分割回路（ｍは正数、ｙは自然数）と、を
有するアクティブマトリクス型表示装置であって、（ｍ
／２）Ｈｚ以下（ｍ・２-y）Ｈｚ以上の複数のクロック
信号によって動作することを特徴とするアクティブマト
リクス型表示装置が提供される。 【００２２】また、本発明によると、画素ＴＦＴがマト
リクス状に配置されたアクティブマトリクス回路と、前
記アクティブマトリクス回路を駆動するソース信号線駆
動回路およびゲート信号線駆動回路と、ｍＨｚでシリア
ルに入力されるｘビットデジタルデータの各ビットデジ
タルデータを、２y個のパラレルな（ｍ・２-y）Ｈｚの
デジタルデータに変換し出力するデジタルデータ分割回
路（ｍは正数、ｘおよびｙは自然数）と、を有するアク
ティブマトリクス型表示装置であって、前記デジタルデ
ータ分割回路は、ｘビットデジタルデータの各ビットデ
ジタルデータが入力されるｘ個のＳＰＣ／ｂｉｔ回路を
有しており、前記ＳＰＣ／ｂｉｔ回路は、第１から第ｙ
ステージ回路を有しており、前記第ｙステージ回路は、
２y-1個のシリアルに入力されるデジタルデータの周波
数を１／２にし、かつ前記２y個のパラレルなデジタル
データに変換することを特徴とするアクティブマトリク
ス型表示装置が提供される。 【００２３】また、本発明によると、画素ＴＦＴがマト
リクス状に配置されたアクティブマトリクス回路と、前
記アクティブマトリクス回路を駆動するソース信号線駆
動回路およびゲート信号線駆動回路と、ｍＨｚでシリア
ルに入力されるｘビットデジタルデータの各ビットデジ
タルデータを、２y個のパラレルな（ｍ・２-y）Ｈｚの
デジタルデータに変換し出力するデジタルデータ分割回
路（ｍは正数、ｘおよびｙは自然数）と、を有するアク
ティブマトリクス型表示装置であって、前記デジタルデ
ータ分割回路は、ｘビットデジタルデータの各ビットデ
ジタルデータが入力されるｘ個のＳＰＣ／ｂｉｔ回路を
有しており、前記ＳＰＣ／ｂｉｔ回路は、数式（１）で
表される個数の基本ユニットを有しており、前記数式
（１）で表される個数の基本ユニットのそれぞれは、シ
リアルに入力されるデジタルデータの周波数を１／２に
し、かつ前記２個のパラレルなデジタルデータに変換す
ることを特徴とするアクティブマトリクス型表示装置が
提供される。 【００２４】 【発明の実施の形態】 【００２５】以下に本発明のデジタルデータ分割回路を
実施形態をもって説明する。ただし、本発明のデジタル
データ分割回路は、以下の実施形態に限定されるわけで
はない。 【００２６】（実施形態１） 【００２７】本発明のデジタルデータ分割回路の一実施
形態について説明する。図１を参照する。図１には、本
実施形態の８ビットデジタルデータ分割回路の回路構成
がブロック図で示されている。本実施形態の８ビットデ
ジタルデータ分割回路は、８０ＭＨｚでシリアルに入力
される８ビットのデジタルデータ（DIGITAL DATA-1（Ｌ
ＳＢ）〜DIGITAL DATA-8（ＭＳＢ））をパラレル変換
し、各ビットにつき８個のパラレルな１０ＭＨｚデジタ
ルデータを出力する。 【００２８】図１の本実施形態のデジタルデータ分割回
路において、ＣＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ
＿Ｒはクロックジェネレータ回路であり、デジタルデー
タ分割回路の動作に必要な複数のクロック信号を生成す
る回路である。このクロックジェネレータ回路ＣＬＫ＿
ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒは、本発明のデジ
タルデータ分割回路の一部であるとしてもよいし、外部
回路であるとしてもよい。本実施形態においては、クロ
ックジェネレータ回路ＣＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ
＿ＧＥＮ＿Ｒには、４０ＭＨｚのクロック信号（ＣＫ４
０）およびその反転信号である反転クロック信号（ＣＫ
４０Ｂ）が外部から入力される。このように、クロック
信号の周波数は外部から入力されるデジタルデータの周
波数（本実施形態では８０ＭＨｚ）の１／２でよい。こ
のことは、本発明のデジタルデータ分割回路の特徴の一
つである。 【００２９】また、クロックジェネレータ回路ＣＬＫ＿
ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒには、リセット信
号（ＲＥＳ）が入力される。このリセット信号のパルス
入力によって本実施形態のデジタルデータ分割回路の動
作が始まる。 【００３０】クロックジェネレータ回路ＣＬＫ＿ＧＥＮ
＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒは、外部から入力される
４０ＭＨｚのクロック信号を基に２０ＭＨｚおよび１０
ＭＨｚのクロック信号を生成し、以下に説明するＳＰＣ
／ｂｉｔ回路にこれらのクロック信号および反転クロッ
ク信号を供給する。図１に示すクロックジェネレータＣ
ＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒの出力ＣＫ
４０＿Ｏからは４０ＭＨｚのクロック信号が出力され、
出力ＣＫ４０Ｂ＿Ｏからはその反転クロック信号が出力
される。また、出力ＣＫ２０＿Ｏからは２０ＭＨｚのク
ロック信号が出力され、出力ＣＫ２０Ｂ＿Ｏからはその
反転クロック信号が出力される。さらに、出力ＣＫ１０
＿Ｏからは１０ＭＨｚのクロック信号が出力され、出力
ＣＫ１０Ｂ＿Ｏからはその反転クロック信号が出力され
る。 【００３１】なお、本実施形態においては、２つのクロ
ックジェネレータＣＬＫ＿ＧＥＮ＿ＬおよびＣＬＫ＿Ｇ
ＥＮ＿Ｒが用いられているが、いずれか一方だけ用いる
ようにしても構わない。 【００３２】ＳＰＣ／ｂｉｔ回路は、デジタルデータ１
ビットに対応する回路であり、本実施形態においては、
８個のＳＰＣ／ｂｉｔ回路（ＳＰＣ／ｂｉｔ−１回路〜
ＳＰＣ／ｂｉｔ−８回路）がデジタルデータ分割回路に
含まれる。本実施形態のデジタルデータ分割回路は、８
ビットのデジタルデータ（DIGITAL DATA-1（ＬＳＢ）〜
DIGITAL DATA-8（ＭＳＢ））を扱うので、ＳＰＣ／ｂｉ
ｔ−１回路〜ＳＰＣ／ｂｉｔ−８回路には、それぞれデ
ジタルデータの各ビットデータ（DIGITAL VIDEO-1〜DIG
ITAL VIDEO-8）が入力される。 【００３３】ＳＰＣ／ｂｉｔ回路は、クロックジェネレ
ータＣＬＫ＿ＧＥＮから供給されるクロック信号（ＣＫ
４０、ＣＫ４０Ｂ、ＣＫ２０、ＣＫ２０Ｂ、ＣＫ１０お
よびＣＫ１０Ｂ）に基づいて、各ビットにつき８０ＭＨ
ｚでシリアルに入力されるデジタルデータをパラレル変
換し、８個のパラレルなデジタルデータを１０ＭＨｚで
出力する。 【００３４】ここで、本実施形態のデジタルデータ分割
回路の構成要素であるＳＰＣ／ｂｉｔ回路について説明
する。図２を参照する。図２には、本実施形態のデジタ
ルデータ分割回路のクロックジェネレータＣＬＫ＿ＧＥ
Ｎ＿Ｌおよびデジタルデータの最下位ビット（DIGITAL
DATA-1）が入力されるＳＰＣ／ｂｉｔ−１回路が示され
ている。なお、デジタルデータ（DIGITAL DATA-2〜DIGI
TAL DATA-８）がそれぞれ入力されるＳＰＣ／ｂｉｔ回
路も、図２に示されるＳＰＣ／ｂｉｔ−１回路と同様で
ある。 【００３５】図２に示すように本実施形態では、ＳＰＣ
／ｂｉｔ−１回路は、第１ステージ回路（Ｓｔａｇｅ
１）、第２ステージ回路（Ｓｔａｇｅ２）、および第３
ステージ回路（Ｓｔａｇｅ３）を有している。 【００３６】ＳＰＣ／ｂｉｔ−１回路は７個のＳＰＣ基
本ユニットを有している。第１ステージ回路は１個のＳ
ＰＣ基本ユニットを有しており、第２ステージ回路は２
個のＳＰＣ基本ユニットを有しており、第３ステージ回
路は４個のＳＰＣ基本ユニットを有している。 【００３７】第１ステージ回路のＳＰＣ基本ユニットに
は、クロックジェネレータＣＬＫ＿ＧＥＮ＿ＬおよびＣ
ＬＫ＿ＧＥＮ＿Ｒから４０ＭＨｚのクロック信号（ＣＫ
４０）およびその反転クロック信号（ＣＫ４０Ｂ）が供
給される。第１ステージのＳＰＣ基本ユニットの入力
（ＩＮ）には、外部から８０ＭＨｚのデジタルデータが
入力される。図２に示すＳＰＣ／ｂｉｔ−１回路の第１
ステージ回路のＳＰＣ基本ユニットの入力（ＩＮ）に
は、外部からの８０ＭＨｚの８ビットデジタルデータの
最下位ビット（DIGITAL DATA-1）が入力される。第１ス
テージ回路のＳＰＣ基本ユニットの出力ＯＵＴ１および
ＯＵＴ２からは、第２ステージ回路の２個のＳＰＣ基本
ユニットのそれぞれの入力（ＩＮ）へ４０ＭＨｚのデジ
タルデータが出力される。 【００３８】第２ステージ回路の２個のＳＰＣ基本ユニ
ットには、クロックジェネレータＣＬＫ＿ＧＥＮ＿Ｌお
よびＣＬＫ＿ＧＥＮ＿Ｒから２０ＭＨｚのクロック信号
（ＣＫ２０）およびその反転クロック信号（ＣＫ２０
Ｂ）が供給される。第２ステージ回路の各ＳＰＣ基本ユ
ニットの出力ＯＵＴ１およびＯＵＴ２からは、第３ステ
ージ回路の４個のＳＰＣ基本ユニットの各入力（ＩＮ）
へ２０ＭＨｚのデジタルデータが出力される。 【００３９】第３ステージ回路の４個のＳＰＣ基本ユニ
ットには、クロックジェネレータＣＬＫ＿ＧＥＮ＿Ｌお
よびＣＬＫ＿ＧＥＮ＿Ｒから１０ＭＨｚのクロック信号
（ＣＫ１０）およびその反転クロック信号（ＣＫ１０
Ｂ）が供給される。第３ステージ回路の各ＳＰＣ基本ユ
ニットの出力ＯＵＴ１およびＯＵＴ２からは１０ＭＨｚ
のデジタルデータが出力される。 【００４０】なお、残りの上位７ビットのデジタルデー
タ（DIGITAL DATA-2〜DIGITAL DATA-８）がそれぞれ入
力されるＳＰＣ／ｂｉｔ−２〜ＳＰＣ／ｂｉｔ−８回路
においても、上述した様な動作がおこなわれ、各ＳＰＣ
／ｂｉｔ回路の第３ステージ回路の各ＳＰＣ基本ユニッ
トの出力ＯＵＴ１およびＯＵＴ２からは、１０ＭＨｚの
デジタルデータが出力される。 【００４１】ここで、図３に本実施形態のデジタルデー
タ分割回路のＳＰＣ／ｂｉｔ回路を構成するＳＰＣ基本
ユニットの回路構成について説明する。図３を参照す
る。図３には、１つのＳＰＣ基本ユニットの回路構成が
ブロックで示されている。なお、本実施形態において
は、いずれのＳＰＣ基本ユニットも図３に示す通りの構
成を有している。ただし、各ステージ回路のＳＰＣ基本
ユニットは、それぞれ動作周波数が異なるので、異なる
特性を有するトランジスタで構成されるようにしても良
い。 【００４２】図３のＳＰＣ基本ユニットにおいて、Ｈ−
ＤＬおよびＬ−ＤＬはＤラッチ回路と呼ばれるラッチ回
路である。Ｈ−ＤＬは入力されるラッチ信号がＨｉの
時、入力信号（ＩＮ）をラッチするＤラッチ回路であ
り、Ｌ−ＤＬは入力されるラッチ信号がＬｏの時、入力
信号（ＩＮ）をラッチするＤラッチ回路である。 【００４３】ここで図４を参照し、本実施形態のＤラッ
チ回路Ｈ−ＤＬおよびＬ−ＤＬの回路構成を説明する。
なお、図４で説明する以外のＤラッチ回路を用いても良
い。 【００４４】図４（Ａ）にはＤラッチ回路Ｈ−ＤＬが、
図４（Ｂ）にはＤラッチ回路Ｌ−ＤＬが示されている。
Ｄラッチ回路Ｈ−ＤＬおよびＬ−ＤＬは、それぞれ、２
個のクロックドインバータ回路および１個のインバータ
回路を有している。クロックドインバータ回路は、入力
されるクロック信号および反転クロック信号に基づいて
動作するインバータ回路である。図４（Ｃ）に、本実施
形態のクロックドインバータ回路の回路図を示してお
く。 【００４５】Ｄラッチ回路Ｈ−ＤＬおよびＬ−ＤＬに
は、クロック信号（ＣＫ）およびその反転クロック信号
（ＣＫＢ）が入力される。本実施形態においては、Ｄラ
ッチ回路Ｈ−ＤＬおよびＬ−ＤＬは、クロック信号（Ｃ
Ｋ）がラッチ信号に対応する。また、Ｄラッチ回路Ｈ−
ＤＬは、クロック信号（ＣＫ）がＨｉの時、入力ＩＮよ
り入力される入力信号をラッチし、出力ＯＵＴから信号
を出力する。また、Ｄラッチ回路Ｌ−ＤＬは、クロック
信号（ＣＫ）がＬｏの時、入力ＩＮより入力される入力
信号をラッチし、出力ＯＵＴから信号を出力する。 【００４６】ここで図１、図２および図５を参照しなが
ら、本実施形態のデジタルデータ分割回路の動作をタイ
ミングチャートを用いて詳細に説明する。図５に示すタ
イミングチャートには、クロックジェネレータＣＬＫ＿
ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒに入力される信号
として、４０ＭＨｚのクロック信号（ＣＫ４０）（ＣＬ
Ｋ＿ＧＥＮ＿ＬおよびＣＬＫ＿ＧＥＮ＿Ｒから各ＳＰＣ
／ｂｉｔに入力される４０ＭＨｚのクロック信号でもあ
る）、その反転信号（ＣＫ４０Ｂ）およびリセット信号
（ＲＥＳ）が示されている。 【００４７】また、図５のタイミングチャートには、Ｃ
ＬＫ＿ＧＥＮから各ＳＰＣ／ｂｉｔに入力される２０Ｍ
Ｈｚのクロック信号、１０ＭＨｚのクロック信号（ＣＫ
１０）が示されている。 【００４８】また、ＳＰＣ／ｂｉｔ−１回路〜ＳＰＣ／
ｂｉｔ−８回路に入力されるシリアルな８０ＭＨｚの８
ビットのデジタルデータの最下位ビット（Ａ、Ｂ、Ｃ、
…、Ａ'、Ｂ'、Ｃ'、…、Ａ''、Ｂ''、Ｃ''、…）が示
されている。なお、１つのデジタルデータ（例えばＡ）
のデータ長は、１２．５ｎｓｅｃである。 【００４９】さらに、図５のタイミングチャートには、
各ＳＰＣ／ｂｉｔ回路のＯＵＴ１００ならびにＯＵＴ２
００（Ｓｔａｇｅ１）、ＯＵＴ１１０、ＯＵＴ１２０、
ＯＵＴ２１０ならびにＯＵＴ２２０（Ｓｔａｇｅ２）、
およびＯＵＴ１１１（ＰＡＯ）、ＯＵＴ１１２（ＰＥ
Ｏ）、ＯＵＴ１２１（ＰＣＯ）、ＯＵＴ１２２（ＰＧ
Ｏ）、ＯＵＴ２１１（ＰＢＯ）、ＯＵＴ２１２（ＰＦ
Ｏ）、ＯＵＴ２２１（ＰＤＯ）ならびにＯＵＴ２２２
（ＰＨＯ）（Ｓｔａｇｅ３）から出力されるデジタル信
号が示されている。 【００５０】図５のタイミングチャートに示されるよう
に、各ＳｔａｇｅのＳＰＣ基本ユニットは、入力される
デジタルデータの周波数を１／２に落とし（言い換える
と、データ長を倍にし）、かつ２個のパラレルなデジタ
ル信号に順次変換する。 【００５１】まず、各ＳＰＣ／ｂｉｔ回路のＳｔａｇｅ
１のＳＰＣ基本ユニットは、８０ＭＨｚでシリアルに入
力されるデジタルデータを、パラレルな４０ＭＨｚのデ
ジタルデータに変換し、ＯＵＴ１００およびＯＵＴ２０
０からＳｔａｇｅ２の２個のＳＰＣ基本ユニットの入力
（ＩＮ）にそれぞれ出力する。例えば、８０ＭＨｚでシ
リアルに入力されるデジタルデータ（ＡおよびＢ、それ
ぞれデータ長１２．５ｎｓｅｃ）を、４０ＭＨｚのパラ
レルな２個のデジタルデータ（ＡおよびＢ、それぞれデ
ータ長２５ｎｓｅｃ）に変換する。 【００５２】各ＳＰＣ／ｂｉｔ回路のＳｔａｇｅ２の２
個のＳＰＣ基本ユニットは、４０ＭＨｚでシリアルに入
力されるデジタルデータをパラレルな２０ＭＨｚのデジ
タルデータに変換し、ＯＵＴ１１０、ＯＵＴ１２０、Ｏ
ＵＴ２１０およびＯＵＴ２２０からＳｔａｇｅ３の４個
のＳＰＣ基本ユニットにそれぞれ出力する。例えば、４
０ＭＨｚでシリアルに入力されるデジタルデータ（Ａお
よびＣ、それぞれデータ長２５ｎｓｅｃ）を、２０ＭＨ
ｚのパラレルな２個のデジタルデータ（ＡおよびＣ、そ
れぞれデータ長５０ｎｓｅｃ）に変換する。 【００５３】さらに、各ＳＰＣ／ｂｉｔ回路のＳｔａｇ
ｅ３のＳＰＣ基本ユニットは、２０ＭＨｚでシリアルに
入力されるデジタルデータをパラレルな１０ＭＨｚのデ
ジタルデータに変換し、ＯＵＴ１１１（ＰＡＯ）、ＯＵ
Ｔ１１２（ＰＥＯ）、ＯＵＴ１２１（ＰＣＯ）、ＯＵＴ
１２２（ＰＧＯ）、ＯＵＴ２１１（ＰＢＯ）、ＯＵＴ２
１２（ＰＦＯ）、ＯＵＴ２２１（ＰＤＯ）、およびＯＵ
Ｔ２２２（ＰＨＯ）からそれぞれ出力する。例えば、２
０ＭＨｚでシリアルに入力されるデジタルデータ（Ａお
よびＥ、それぞれデータ長５０ｎｓｅｃ）を、１０ＭＨ
ｚのパラレルな２個のデジタルデータ（ＡおよびＥ、そ
れぞれデータ長１００ｎｓｅｃ）に変換する。 【００５４】従って、出力ＰＡＯ、ＰＢＯ、ＰＣＯ、Ｐ
ＤＯ、ＰＥＯ、ＰＦＯ、ＰＧＯ、ＰＨＯからは、それぞ
れ１０ＭＨｚのデジタルデータが出力されることにな
る。 【００５５】上述の動作が全てのＳＰＣ／ｂｉｔ回路で
行われ、結果として、シリアルに入力される８０ＭＨｚ
の８ビットデジタルデータが、８個のパラレルな１０Ｍ
Ｈｚの８ビットデジタルデータに変換されることにな
る。 【００５６】なお、本実施形態では、本発明のデジタル
データ分割回路が、シリアルな８０ＭＨｚの８ビットデ
ジタルデータを、パラレルな８個の１０ＭＨｚの８ビッ
トデジタルデータに変換する場合について説明したが、
本発明のデジタルデータ分割回路は、この場合に限られ
ず適用され得る。 【００５７】本発明のデジタルデータ分割回路は、ｍＨ
ｚでシリアルに入力されるデジタルデータを、２y個の
パラレルな（ｍ・２-y）Ｈｚのデジタルデータに変換し
出力することができる。なお、ｍは正数、ｙは自然数で
ある。この場合、本発明のデジタルデータ分割回路は、
（ｍ／２）Ｈｚ以下の複数のクロック信号によって動作
することができることが理解される。 【００５８】なおクロック信号は、（ｍ／２）Ｈｚ以下
（ｍ・２-y）Ｈｚ以上の複数のクロック信号が用いられ
ることになる。 【００５９】また、本発明のデジタルデータ分割回路が
扱うデジタルデータがｘビットである場合には、デジタ
ルデータの各ビットデジタルデータが入力されるＳＰＣ
／ｂｉｔ回路は、ＳＰＣ／ｂｉｔ−１回路〜ＳＰＣ／ｂ
ｉｔ−ｘ回路までのｘ個となる。また、各ＳＰＣ／ｂｉ
ｔ回路は、下記数式（１）で表される個数のＳＰＣ基本
ユニットを有していることになる。なお、ｘは２以上の
自然数である。 【００６０】 【数式１】 【００６１】詳細には、第１ステージ回路は１個のＳＰ
Ｃ基本ユニットを有しており、第２ステージ回路は２個
のＳＰＣ基本ユニットを有しており、第ｋステージ回路
は２ k-1個のＳＰＣ基本ユニットを有しており、第ｙス
テージ回路は２y-1個のＳＰＣ基本ユニットを有してい
る。なお、ｋは１乃至ｙの自然数である。 【００６２】ｘビットデジタルデータの各ビットデジタ
ルデータは、各ＳＰＣ／ｂｉｔ回路に入力され、各ＳＰ
Ｃ／ｂｉｔ回路の第ｋステージ回路は２k-1個のシリア
ルに入力されるデジタルデータの周波数を１／２にし、
かつ２k個のパラレルなデジタルデータに変換し、次段
である第（ｋ＋１）ステージ回路の各ＳＰＣ基本ユニッ
トへデジタルデータを出力する。なお、最終段のステー
ジ回路は、デジタルデータ分割回路の出力として各ビッ
トデジタルデータを出力する。 【００６３】上述のように、本発明のデジタルデータ分
割回路は、周波数、ビット数、分割数に限定されない。 【００６４】また、本発明のデジタルデータ分割回路
は、入力されるデジタルデータの周波数の半分以下の周
波数のクロック信号しか必要としない。よって、従来の
ものと比較して、本発明のデジタルデータ分割回路は安
定性、信頼性、消費電力に優れている。 【００６５】（実施形態２） 【００６６】本実施形態では、本発明のデジタルデータ
分割回路の別の実施形態について説明する。本実施形態
のデジタルデータ分割回路は、実施形態１のデジタルデ
ータ分割回路にデジタルデータ並び替え機能を追加した
ものである。他の構成は、実施形態１と同様である。 【００６７】図６を参照する。図６には、本実施形態の
デジタルデータ分割回路の回路構成がブロック図で示さ
れている。本実施形態においても実施形態１と同様に、
８ビットのデジタルデータを扱う。本実施形態の８ビッ
トデジタルデータ分割回路も、実施形態１と同様、８０
ＭＨｚでシリアルに入力される８ビットのデジタルデー
タ（DIGITAL DATA-1（ＬＳＢ）〜DIGITAL DATA-8（ＭＳ
Ｂ））をパラレル変換し、各ビットにつき８個のパラレ
ルな１０ＭＨｚデジタルデータを出力する。 【００６８】図６に示すように、本実施形態のデジタル
データ分割回路には、デジタルデータ並び替え機能を実
現するためのデジタルデータ並び替え信号（ＬＲ）およ
びその反転信号（ＬＲＢ）が、各ＳＰＣ／ｂｉｔ回路の
入力ＬＲ＿ＬおよびＬＲＢ＿Ｌに入力される。 【００６９】ここで、本実施形態のデジタルデータ分割
回路の構成要素であるＳＰＣ／ｂｉｔ回路について説明
する。図７を参照する。図７には、本実施形態のデジタ
ルデータ分割回路のクロックジェネレータＣＬＫ＿ＧＥ
Ｎ＿Ｌおよびデジタルデータの最下位ビット（DIGITAL
DATA-1）が入力されるＳＰＣ／ｂｉｔ−１回路が示され
ている。なお、デジタルデータ（DIGITAL DATA-2〜DIGI
TAL DATA-８）がそれぞれ入力されるＳＰＣ／ｂｉｔ回
路も、図６に示されるＳＰＣ／ｂｉｔ回路と同様であ
る。 【００７０】図６に示すように本実施形態では、ＳＰＣ
／ｂｉｔ−１回路は７個のＳＰＣ基本ユニット、および
８個のデジタルデータ並び替えスイッチＳＷ＿ＬＲを有
している。７個のＳＰＣ基本ユニットの接続についても
実施形態１と同様である。 【００７１】ここで、図８に本実施形態のデジタルデー
タ並び替えスイッチＳＷ＿ＬＲの回路図を示す。本実施
形態においては、ＳＷ＿ＬＲは、Ｐチャネル型トランジ
スタ（Ｐｃｈ Ｔｒ）とＮチャネル型トランジスタ（Ｎ
ｃｈ Ｔｒ）とで構成されるアナログスイッチを２個有
している。本実施形態のデジタルデータ並び替えスイッ
チＳＷ＿ＬＲは、入力ＬＲおよびＬＲＢに入力される信
号によって、入力Ｐ１または入力Ｐ２のいずれかの信号
を出力Ｐ３から出力することができる。 【００７２】ＬＲ＝ＨｉかつＬＲＢ＝Ｌｏの時、デジタ
ルデータ並び替えスイッチＳＷ＿ＬＲは、Ｐ１に入力さ
れるデジタルデータをＰ３から出力する。また、ＬＲ＝
ＬｏかつＬＲＢ＝Ｈｉの時、デジタルデータ並び替えス
イッチＳＷ＿ＬＲは、Ｐ２に入力されるデジタルデータ
をＰ３から出力する。 【００７３】本実施形態のデジタルデータ分割回路の動
作をタイミングチャートを用いて説明する。図９を参照
する。第３ステージ回路のＳＰＣ基本ユニットの出力Ｏ
ＵＴ１１１、ＯＵＴ１１２、ＯＵＴ１２１、ＯＵＴ１２
２、ＯＵＴ２１１、ＯＵＴ２１２、ＯＵＴ２２１、およ
びＯＵＴ２２２までは、実施形態１と同様であるので、
実施形態１を参照されたい。 【００７４】各ＳＰＣ／ｂｉｔ回路の第３ステージ回路
のＳＰＣ基本ユニットは、２０ＭＨｚでシリアルに入力
されるデジタルデータをパラレルな１０ＭＨｚのデジタ
ルデータに変換し、ＯＵＴ１１１、ＯＵＴ１１２、ＯＵ
Ｔ１２１、ＯＵＴ１２２、ＯＵＴ２１１、ＯＵＴ２１
２、ＯＵＴ２２１、およびＯＵＴ２２２からそれぞれ出
力する。 【００７５】デジタルデータ並び替えスイッチに入力す
る信号がＬＲ＝ＨｉかつＬＲＢ＝Ｌｏの時、デジタルデ
ータ並び替えスイッチＳＷ＿ＬＲは、Ｐ１に入力される
デジタルデータをＰ３から出力する。よって、図９のタ
イミングチャートに示すように、出力ＰＡＯ、ＰＥＯ、
ＰＣＯ、ＰＧＯ、ＰＢＯ、ＰＦＯ、ＰＤＯ、ＰＨＯから
は、それぞれ、デジタルデータＡ、Ｅ、Ｃ、Ｇ、Ｂ、
Ｆ、Ｄ、Ｈが出力される。 【００７６】デジタルデータ並び替えスイッチに入力す
る信号がＬＲ＝ＬｏかつＬＲＢ＝Ｈｉの時、デジタルデ
ータ並び替えスイッチＳＷ＿ＬＲは、Ｐ２に入力される
デジタルデータをＰ３から出力する。よって、図９のタ
イミングチャートの括弧に示すように、出力ＰＡＯ、Ｐ
ＥＯ、ＰＣＯ、ＰＧＯ、ＰＢＯ、ＰＦＯ、ＰＤＯ、ＰＨ
Ｏからは、それぞれ、デジタルデータＨ、Ｄ、Ｆ、Ｂ、
Ｇ、Ｃ、Ｅ、Ａが出力される。 【００７７】上述の動作が全てのＳＰＣ／ｂｉｔ回路で
行われ、結果として、シリアルに入力される８０ＭＨｚ
の８ビットデジタルデータが、１０ＭＨｚの８個のパラ
レルな８ビットデジタルデータに変換されることにな
る。 【００７８】このように、デジタルデータ並び替えスイ
ッチに入力する信号ＬＲを制御することによって、デジ
タルデータ分割回路から出力されるデジタルデータの並
び替えを行うことができる。 【００７９】なお、本実施形態においては、デジタルデ
ータ並び替えスイッチに入力する信号ＬＲを制御するこ
とによって、デジタルデータ分割回路から出力されるデ
ジタルデータの並び替えを行うようにしたが、外部から
入力されるデジタルデータをあらかじめ並べ替えてから
入力するという方法を実施することもできる。特にこの
方法は、実施形態１のデジタルデータ分割回路のよう
に、デジタルデータ並べ替えスイッチを有していない実
施形態に有用である。 【００８０】（実施形態３） 【００８１】本実施形態においては、上述の実施形態１
または２のデジタルデータ分割回路を、アクティブマト
リクス型液晶表示装置の駆動回路に用いた場合について
説明する。 【００８２】図１０を参照する。図１０は、本実施形態
のアクティブマトリクス型液晶表示装置の概略ブロック
図である。１００１はソース信号線駆動回路Ａであり、
１００２はソース信号線駆動回路Ｂである。１００３は
ゲート信号線駆動回路である。１００４はアクティブマ
トリクス回路である。１００５はデジタルデータ分割回
路であり、上述の実施形態２で説明されたデジタルデー
タ並び替え機能付きのものである。 【００８３】ソース信号線駆動回路Ａ１００１は、シフ
トレジスタ回路（２４０ステージ×２のシフトレジスタ
回路）１００１−１、ラッチ回路１（９６０×８デジタ
ルラッチ回路）１００１−２、ラッチ回路２（９６０×
８デジタルラッチ回路）１００１−３、セレクタ回路１
（２４０のセレクタ回路）１００１−４、Ｄ／Ａ変換回
路（２４０のＤ／Ａ変換回路（ＤＡＣともいう））１０
０１−５、セレクタ回路２（２４０のセレクタ回路）１
００１−６を有している。その他、バッファ回路やレベ
ルシフタ回路（いずれも図示せず）を有している。ま
た、説明の便宜上、ＤＡＣ１００１−５にはレベルシフ
タ回路が含まれている。 【００８４】シフトレジスタ回路１００１−１にはクロ
ック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力
される。ラッチ回路１（１００１−２）にはデジタルデ
ータ分割回路１００５によって周波数を１０ＭＨｚに落
とされた８個のパラレルな８ビットデジタルデータが入
力される。ラッチ回路２（１００１−３）にはラッチ信
号（Ｌａｔｃｈ Ｓｉｇｎａｌ）が入力される。セレク
タ回路１（１００１−４）には選択信号（Ｓｅｌｅｃｔ
Ｓｉｇｎａｌ）が入力される。Ｄ／Ａ変換回路１００
１−５には高電位電源（ＤＣ＿ＶＩＤＥＯ＿Ｈ）、低電
位電源（ＤＣ＿ＶＩＤＥＯ＿Ｌ）、オフセット電源（Ｄ
Ｃ＿ＶＩＤＥＯ＿Ｍ）、リセットパルス（ＲｅｓＡおよ
びＲｅｓＢ）が入力される。また、セレクタ回路２（１
００１−６）には選択信号（Ｓｅｌｅｃｔ Ｓｉｇｎａ
ｌ）が入力される。 【００８５】ソース信号線駆動回路Ｂ１００２は、ソー
ス信号線駆動回路Ａ１００１と同じ構成を有する。な
お、ソース信号線駆動回路Ａ１００１は、奇数番目のソ
ース信号線に映像信号（階調電圧信号）を供給し、ソー
ス信号線駆動回路Ｂ１００２は、偶数番目のソース信号
線に映像信号を供給するようになっている。 【００８６】なお、本実施形態のアクティブマトリクス
型液晶表示装置においては、回路レイアウトの都合上、
アクティブマトリクス回路の上下を挟むように２つのソ
ース信号線駆動回路Ａおよびソース信号線駆動回路Ｂを
設けたが、回路レイアウト上、可能であれば、ソース信
号線駆動回路を１つだけ設けるようにしても良い。 【００８７】また、１００３はゲート信号線駆動回路で
あり、シフトレジスタ回路、バッファ回路、レベルシフ
タ回路等（いずれも図示せず）を有している。 【００８８】アクティブマトリクス回路１００４は、１
９２０×１０８０（横×縦）個の画素を有している。各
画素には画素ＴＦＴ（薄膜トランジスタ）が配置されて
おり、各画素ＴＦＴのソース領域にはソース信号線が、
ゲート電極にはゲート信号線が電気的に接続されてい
る。また、各画素ＴＦＴのドレイン領域には画素電極が
電気的に接続されている。各画素ＴＦＴは、各画素ＴＦ
Ｔに電気的に接続された画素電極への映像信号（階調電
圧）の供給を制御している。各画素電極に映像信号（階
調電圧）が供給され、各画素電極と対向電極との間に挟
まれた液晶に電圧が印加され液晶が駆動される。 【００８９】本実施形態では、デジタルデータ分割回路
１００５には、外部から８０ＭＨｚの８ビットデジタル
データが入力される。デジタルデータ分割回路１００５
は、外部から入力される８０ＭＨｚの８ビットデジタル
データをシリアル−パラレル変換し、８個のパラレルな
１０ＭＨｚのデジタルデータをソース信号線駆動回路に
供給する。 【００９０】ここで、本実施形態のアクティブマトリク
ス型液晶表示装置の動作について順を追って説明する。 【００９１】まず、ソース信号線側駆動回路Ａ１００１
の動作を説明する。シフトレジスタ回路１００１−１に
クロック信号（ＣＫ）およびスタートパルス（ＳＰ）が
入力される。シフトレジスタ回路１００１−１は、これ
らのクロック信号（ＣＫ）およびスタートパルス（Ｓ
Ｐ）に基づきタイミング信号を順に発生させ、バッファ
回路等（図示せず）を通して後段の回路へタイミング信
号を順次供給する。 【００９２】シフトレジスタ回路１００１−１からのタ
イミング信号は、バッファ回路等によってバッファされ
る。タイミング信号が供給されるソース信号線には、多
くの回路あるいは素子が接続されているために負荷容量
（寄生容量）が大きい。この負荷容量が大きいために生
ずるタイミング信号の立ち上がりまたは立ち下がりの”
鈍り”を防ぐために、このバッファ回路が設けられる。 【００９３】バッファ回路によってバッファされたタイ
ミング信号は、ラッチ回路１（１００１−２）に供給さ
れる。ラッチ回路１（１００１−２）は、８ビットデジ
タルデータ（8bit digital data）を処理するラッチ回
路を９６０ステージ有してる。ラッチ回路１（１００１
−２）は、前記タイミング信号が入力されると、本発明
のデジタルデータ分割回路から供給される８ビットデジ
タルデータを順次取り込み、保持する。 【００９４】ラッチ回路１（１００１−２）の全てのス
テージにラッチ回路にデジタルデータの書き込みが一通
り終了するまでの時間は、ライン期間と呼ばれる。すな
わち、順方向走査の場合、ラッチ回路１（１００１−
２）の中で一番左側のステージのラッチ回路にデジタル
データの書き込みが開始される時点から、一番右側のス
テージのラッチ回路にデジタルデータの書き込みが終了
する時点までの時間間隔がライン期間である。実際に
は、上記ライン期間に水平帰線期間が加えられた期間を
ライン期間と呼ぶこともある。 【００９５】１ライン期間の終了後、シフトレジスタ回
路１００１−１の動作タイミングに合わせて、ラッチ回
路２（１００１−３）にラッチシグナル（Latch Signa
l）が供給される。この瞬間、ラッチ回路１（１００１
−２）に書き込まれ保持されているデジタルデータは、
ラッチ回路２（１００１−３）に一斉に送出され、ラッ
チ回路２（１００１−３）の全ステージのラッチ回路に
書き込まれ、保持される。 【００９６】デジタルデータをラッチ回路２（１００１
−３）に送出し終えたラッチ回路１（１００１−２）に
は、シフトレジスタ回路１００１−１からのタイミング
信号に基づき、再び本発明のデジタルデータ分割回路か
ら供給されるデジタルデータの書き込みが順次行われ
る。 【００９７】この２順目の１ライン期間中には、ラッチ
回路２（１００１−３）に書き込まれ、保持されている
デジタルデータが、セレクタ回路１（１００１−４）に
よって順次選択され、Ｄ／Ａ変換回路（ＤＡＣ）１００
１−５に供給される。なお本実施形態では、セレクタ回
路１（１００１−４）においては、１つのセレクタ回路
がソース信号線４本に対応している。 【００９８】なお、セレクタ回路については、本出願人
による特許出願である特願平９−２８６０９８号に記載
されているものを用いることもできる。 【００９９】セレクタ回路１（１００１−４）は、入力
される選択信号（Select Signal）によって、１ライン
走査期間（水平走査期間）の１／４づつ、４本のソース
信号線に対応するデジタルデータが選択され出力され
る。 【０１００】本実施形態のセレクタ回路１００１−４に
おいては、ソース信号線４本毎に一つのセレクタ回路が
設けられている。また、１ライン走査期間の１／４づ
つ、対応するソース信号線にラッチ回路２（１００１−
３）から供給される８ビットデジタルデータが選択され
る。 【０１０１】セレクタ回路１（１００１−４）で選択さ
れた８ビットデジタルデータがＤＡＣ１００１−５に供
給される。本実施形態には、どのようなＤ／Ａ変換回路
を用いても良いが、本出願人による特許出願である特願
平１０−３４４７３２号に記載されているＤ／Ａ変換回
路を用いることが好ましい。 【０１０２】Ｄ／Ａ変換回路１００１−５から出力され
るアナログデータ（階調電圧）は、セレクタ回路２（１
００１−６）によって、上述のセレクタ回路１（１００
１−４）と同様に１／４ライン期間づつ選択され、ソー
ス信号線に供給される。 【０１０３】ソース信号線に供給されるアナログデータ
は、ソース信号線に接続されているアクティブマトリク
ス回路の画素ＴＦＴのソース領域に供給される。 【０１０４】１００２はソース信号線駆動回路Ｂであ
り、その構成はソース信号線駆動回路Ａ１００１と同じ
である。ソース信号線駆動回路Ｂ１００２は、偶数番目
のソース信号線にアナログデータを供給する。 【０１０５】ゲート信号線駆動回路１００３において
は、シフトレジスタ（図示せず）からのタイミング信号
がバッファ回路（図示せず）に供給され、対応するゲー
ト信号線（走査線）に供給される。ゲート信号線には、
１ライン分の画素ＴＦＴのゲート電極が接続されてお
り、１ライン分全ての画素ＴＦＴを同時にＯＮにしなく
てはならないので、バッファ回路には電流容量の大きな
ものが用いられる。 【０１０６】このように、ゲート信号線駆動回路１００
３からの走査信号によって対応する画素ＴＦＴのスイッ
チングが行われ、ソース信号線駆動回路１００１および
１００２からのアナログデータ（階調電圧）が画素ＴＦ
Ｔに供給され、液晶分子が駆動される。 【０１０７】本実施形態のように、本発明のデジタルデ
ータ分割回路をアクティブマトリクス型液晶表示装置に
用いると、高周波数のデジタルデータを処理することが
できる。 【０１０８】ここで、本実施形態で説明した、本発明の
デジタルデータ分割回路を有するアクティブマトリクス
型液晶表示装置の作製方法例を以下に説明する。本実施
形態では、絶縁表面を有する基板上に複数のＴＦＴを形
成し、アクティブマトリクス回路、ソース信号線駆動回
路、ゲート信号線駆動回路、本発明のデジタルデータ分
割回路、および他の周辺回路等を同一基板上に形成する
例を図１１〜図１４に示す。なお、以下の例では、アク
ティブマトリクス回路の１つの画素ＴＦＴと、他の回路
（ソース信号線駆動回路、ゲート信号線駆動回路、デジ
タルデータ分割回路、および他の周辺回路）の基本回路
であるＣＭＯＳ回路とが同時に形成される様子を示す。
また、以下の例では、ＣＭＯＳ回路においてはＰチャネ
ル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲ
ート電極を備えている場合について、その作製工程を説
明するが、ダブルゲート型やトリプルゲート型のような
複数のゲート電極を備えたＴＦＴによるＣＭＯＳ回路を
も同様に作製することができる。また、以下の例では、
画素ＴＦＴはダブルゲートのＮチャネル型ＴＦＴであ
る、シングルゲート、トリプルゲート等のＴＦＴとして
もよい。 【０１０９】図１１（Ａ）を参照する。まず、絶縁表面
を有する基板として石英基板５００１を準備する。石英
基板の代わりに熱酸化膜を形成したシリコン基板を用い
ることもできる。石英基板上に一旦非晶質シリコン膜を
形成し、それを完全に熱酸化して絶縁膜とする様な方法
をとっても良い。さらに、絶縁膜として窒化珪素膜を形
成した石英基板、セラミックス基板またはシリコン基板
を用いても良い。次に、下地膜５００１を形成する。本
実施形態では、下地膜５００１には酸化シリコン（Ｓｉ
Ｏ2）が用いられた。次に、非晶質シリコン膜５００３
を形成する。非晶質シリコン膜５００３は、最終的な膜
厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎ
ｍ（好ましくは１５〜４５ｎｍ、より好ましくは２５ｎ
ｍ）となる様に調節する。 【０１１０】なお、非晶質シリコン膜５００３の成膜に
際して膜中の不純物濃度の管理を徹底的に行うことが重
要である。本実施形態の場合、非晶質シリコン膜５００
３中では、後の結晶化を阻害する不純物であるＣ（炭
素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔ
ｏｍｓ／ｃｍ3未満（代表的には５×１０17ａｔｏｍｓ
／ｃｍ3以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3
以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ
3未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3以下、
好ましくは５×１０17ａｔｏｍｓ／ｃｍ3以下）となる
様に管理する。なぜならば各不純物がこれ以上の濃度で
存在すると、後の結晶化の際に悪影響を及ぼし、結晶化
後の膜質を低下させる原因となるからである。本明細書
中において膜中の上記の不純物元素濃度は、ＳＩＭＳ
（質量２次イオン分析）の測定結果における最小値で定
義される。 【０１１１】上記構成を得るため、本実施形態で用いる
減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、
成膜室の清浄化を図っておくことが望ましい。ドライク
リーニングは、２００〜４００℃程度に加熱した炉内に
１００〜３００ｓｃｃｍのＣｌＦ3（フッ化塩素）ガス
を流し、熱分解によって生成したフッ素によって成膜室
のクリーニングを行えば良い。 【０１１２】なお、本出願人の知見によれば炉内温度３
００℃とし、ＣｌＦ3ガスの流量を３００ｓｃｃｍとし
た場合、約２μｍ厚の付着物（主にシリコンを主成分す
る）を４時間で完全に除去することができる。 【０１１３】また、非晶質シリコン膜５００３中の水素
濃度も非常に重要なパラメータであり、水素含有量を低
く抑えた方が結晶性の良い膜が得られる様である。その
ため、非晶質シリコン膜５００３の成膜は減圧熱ＣＶＤ
法であることが好ましい。なお、成膜条件を最適化する
ことでプラズマＣＶＤ法を用いることも可能である。 【０１１４】次に、非晶質シリコン膜５００３の結晶化
工程を行う。結晶化の手段としては特開平７−１３０６
５２号公報記載の技術を用いる。同公報の実施例１およ
び実施形態２のどちらの手段でも良いが、本実施形態で
は、同公報の実施例２に記載した技術内容（特開平８−
７８３２９号公報に詳しい）を利用するのが好ましい。 【０１１５】特開平８−７８３２９号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜５
００４を１５０ｎｍに形成する。マスク絶縁膜５００４
は触媒元素を添加するために複数箇所の開口部を有して
いる。この開口部の位置によって結晶領域の位置を決定
することができる（図１１（Ｂ））。 【０１１６】そして、非晶質シリコン膜５００３の結晶
化を助長する触媒元素としてニッケル（Ｎｉ）を含有し
た溶液（Ｎｉ酢酸塩エタノール溶液）５００５をスピン
コート法により塗布する。なお、触媒元素としてはニッ
ケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジ
ウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図１
１（Ｂ））。 【０１１７】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、後述する横成長領域の成長距離の制御が
容易となるので、微細化した回路を構成する際に有効な
技術となる。 【０１１８】触媒元素の添加工程が終了したら、次に、
４５０℃で１時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において５００〜９６０
℃（代表的には５５０〜６５０℃）の温度で４〜２４時
間の加熱処理を加えて非晶質シリコン膜５００３の結晶
化を行う。本実施形態では窒素雰囲気で６００℃で１２
時間の加熱処理を行う。 【０１１９】この時、非晶質シリコン膜５００３の結晶
化は、ニッケルを添加した領域５００６で発生した核か
ら優先的に進行し、基板５００１の基板面に対してほぼ
平行に成長した多結晶シリコン膜からなる結晶領域５０
０７が形成される。この結晶領域５００７を横成長領域
と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が
集合しているため、全体的な結晶性に優れるという利点
がある。 【０１２０】なお、マスク絶縁膜５００４を用いずに、
Ｎｉ酢酸溶液を非晶質シリコン膜の全面に塗布し結晶化
させることもできる。 【０１２１】図１１（Ｄ）を参照する。次に、触媒元素
のゲッタリングプロセスを行う。まず、リンイオンのド
ーピングを選択的に行う。マスク絶縁膜５００４が形成
された状態で、リンのドーピングを行う。すると、多結
晶シリコン膜のマスク絶縁膜５００４で覆われていない
部分５００８のみに、リンがドーピングされる（これら
の領域をリン添加領域５００８と呼ぶ）。このとき、ド
ーピングの加速電圧と、酸化膜で成るマスクの厚さを最
適化し、リンがマスク絶縁膜５００４を突き抜けないよ
うにする。このマスク絶縁膜５００４は、必ずしも酸化
膜でなくてもよいが、酸化膜は活性層に直接触れても汚
染の原因にならないので都合がよい。 【０１２２】リンのドーズ量は、１×１０14から２×１
０15ｉｏｎｓ／ｃｍ2程度とすると良い。本実施形態で
は、２×１０15ｉｏｎｓ／ｃｍ2のドーズをイオンドー
ピング装置を用いて行った。 【０１２３】なお、イオンドープの際の加速電圧は１０
ｋｅＶとした。１０ｋｅＶの加速電圧であれば、リンは
１５０ｎｍのマスク絶縁膜をほとんど通過することがで
きない。 【０１２４】図１１（Ｅ）を参照する。次に、６００℃
の窒素雰囲気にて１〜１２時間（本実施形態では１２時
間）熱アニールし、ニッケル元素のゲッタリングを行っ
た。こうすることによって、図１１（Ｅ）において矢印
で示されるように、ニッケルがリンに吸い寄せられるこ
とになる。６００℃の温度のもとでは、リン原子は膜中
をほとんど動かないが、ニッケル原子は数１００μｍ程
度またはそれ以上の距離を移動することができる。この
ことからリンがニッケルのゲッタリングに最も適した元
素の１つであることが理解できる。 【０１２５】次に図１２（Ａ）を参照し、多結晶シリコ
ン膜をパターニングする工程を説明する。このとき、リ
ンの添加領域５００８、すなわちニッケルがゲッタリン
グされた領域が残らないようにする。このようにして、
ニッケル元素をほとんど含まない多結晶シリコン膜の活
性層５００９〜５０１１が得られた。得られた多結晶シ
リコン膜の活性層５００９〜５０１１が後にＴＦＴの活
性層となる。 【０１２６】図１２（Ｂ）を参照する。活性層５００９
〜５０１１を形成したら、その上にシリコンを含む絶縁
膜でなるゲート絶縁膜５０１２を７０ｎｍに成膜する。
そして、酸化性雰囲気において、８００〜１１００℃
（好ましくは９５０〜１０５０℃）で加熱処理を行い、
活性層５００９〜５０１１とゲート絶縁膜５０１２の界
面に熱酸化膜（図示せず）を形成する。 【０１２７】なお、ゲート絶縁膜を成膜した後、部分的
に該ゲート絶縁膜を除去し、更にゲート絶縁膜を形成す
ることによって、本発明のデジタルデータ分割回路や駆
動回路等の高速動作が必要となる部分のゲート絶縁膜の
膜厚を薄くするようにしても良い。 【０１２８】また、触媒元素をゲッタリングするための
加熱処理（触媒元素のゲッタリングプロセス）を、この
段階で行っても良い。その場合、加熱処理は処理雰囲気
中にハロゲン元素を含ませ、ハロゲン元素による触媒元
素のゲッタリング効果を利用する。なお、ハロゲン元素
によるゲッタリング効果を十分に得るためには、上記加
熱処理を７００℃を超える温度で行なうことが好まし
い。この温度以下では処理雰囲気中のハロゲン化合物の
分解が困難となり、ゲッタリング効果が得られなくなる
恐れがある。また、この場合ハロゲン元素を含むガスと
して、代表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃ
ｌ2、ＣｌＦ3、ＢＣｌ2、Ｆ2、Ｂｒ2等のハロゲンを含
む化合物から選ばれた一種または複数種のものを用いる
ことができる。この工程においては、例えばＨＣｌを用
いた場合、活性層中のニッケルが塩素の作用によりゲッ
タリングされ、揮発性の塩化ニッケルとなって大気中へ
離脱して除去されると考えられる。また、ハロゲン元素
を用いて触媒元素のゲッタリングプロセスを行う場合、
触媒元素のゲッタリングプロセスを、マスク絶縁膜５０
０４を除去した後、活性層をパターンニングする前に行
なってもよい。また、触媒元素のゲッタリングプロセス
を、活性層をパターンニングした後に行なってもよい。
また、いずれのゲッタリングプロセスを組み合わせて行
なってもよい。 【０１２９】次に、図示しないアルミニウムを主成分と
する金属膜を成膜し、パターニングによって後のゲート
電極の原型を形成する。本実施形態では２ｗｔ％のスカ
ンジウムを含有したアルミニウム膜を４００ｎｍに形成
した。 【０１３０】また、導電性を付与するための不純物を添
加した多結晶シリコン膜によってゲート電極を形成して
も良い。 【０１３１】次に、特開平７−１３５３１８号公報記載
の技術により多孔性陽極酸化膜５０１３〜５０２０、無
孔性陽極酸化膜５０２１〜５０２４およびゲート電極５
０２５〜５０２８を形成する（図１２（Ｂ））。 【０１３２】こうして図１２（Ｂ）の状態が得られた
ら、次にゲート電極５０２５〜５０２８および多孔性陽
極酸化膜５０１３〜５０２０をマスクとしてゲート絶縁
膜５０１２をエッチングする。そして、多孔性陽極酸化
膜５０１３〜５０２０を除去し、図１２（Ｃ）の状態を
得る。なお、図１２（Ｃ）において５０２９〜５０３１
で示されるのは加工後のゲート絶縁膜である。 【０１３３】図１３（Ａ）を参照する。次に、一導電性
を付与する不純物元素の添加工程を行う。不純物元素と
してはＮチャネル型ならばＰ（リン）またはＡｓ（砒
素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）
を用いれば良い。 【０１３４】本実施形態では、Ｎチャネル型およびＰチ
ャネル型のＴＦＴを形成するための不純物添加をそれぞ
れ２回の工程に分けて行う。 【０１３５】最初に、Ｎチャネル型のＴＦＴを形成する
ための不純物添加を行う。まず、１回目の不純物添加
（本実施形態ではＰ（リン）を用いる）を高加速電圧８
０ｋｅＶ程度で行い、ｎ-領域を形成する。このｎ-領域
は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3〜１
×１０19ａｔｏｍｓ／ｃｍ3となるように調節する。 【０１３６】さらに、２回目の不純物添加を低加速電圧
１０ｋｅＶ程度で行い、ｎ+領域を形成する。この時は、
加速電圧が低いので、ゲート絶縁膜がマスクとして機能
する。また、このｎ+領域は、シート抵抗が５００Ω以
下（好ましくは３００Ω以下）となるように調節する。 【０１３７】以上の工程を経て、ＣＭＯＳ回路を構成す
るＮチャネル型ＴＦＴのソース領域およびドレイン領域
５０３３および５０３４、低濃度不純物領域５０３７、
チャネル形成領域５０４０が形成される。また、画素Ｔ
ＦＴを構成するＮチャネル型ＴＦＴのソース領域および
ドレイン領域５０３５および５０３６、低濃度不純物領
域５０３８及び５０３９、チャネル形成領域５０４１お
よび５０４２が確定する（図１３（Ａ））。 【０１３８】なお、図１３（Ａ）に示す状態ではＣＭＯ
Ｓ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチ
ャネル型ＴＦＴの活性層と同じ構成となっている。 【０１３９】次に、図１３（Ｂ）に示すように、Ｎチャ
ネル型ＴＦＴを覆ってレジストマスク５０４３を設け、
Ｐ型を付与する不純物イオン（本実施形態ではボロンを
用いる）の添加を行う。 【０１４０】この工程も前述の不純物添加工程と同様に
２回に分けて行うが、Ｎチャネル型をＰチャネル型に反
転させる必要があるため、前述のＰイオンの添加濃度の
数倍程度の濃度のＢ（ボロン）イオンを添加する。 【０１４１】こうしてＣＭＯＳ回路を構成するＰチャネ
ル型ＴＦＴのソース領域およびドレイン領域５０４５お
よび５０４４、低濃度不純物領域５０４６、チャネル形
成領域５０４７が形成される（図１３（Ｂ））。 【０１４２】また、導電性を付与するための不純物を添
加した多結晶シリコン膜によってゲート電極を形成した
場合は、低濃度不純物の形成には公知のサイドウォール
構造を用いれば良い。 【０１４３】次に、ファーネスアニール、レーザーアニ
ール、ランプアニール等の組み合わせによって不純物イ
オンの活性化を行う。それと同時に添加工程で受けた活
性層の損傷も修復される。 【０１４４】図１３（Ｃ）を参照する。次に、第１層間
絶縁膜５０４８として酸化シリコン膜と窒化シリコン膜
との積層膜を形成し、コンタクトホールを形成した後、
ソース電極およびドレイン電極５０４９〜５０５３を形
成する。なお、第１層間絶縁膜５０４８として有機性樹
脂膜を用いることもできる。 【０１４５】図１４を参照する。次に、第２層間絶縁膜
５０５４を窒化シリコン膜で形成する。そして次に、有
機性樹脂膜からなる第３層間絶縁膜５０５６を０．５〜
３μｍの厚さに形成する。有機性樹脂膜としては、ポリ
イミド、アクリル、ポリイミドアミド等が用いられる。
有機性樹脂膜の利点は、成膜方法が簡単である点、容易
に膜厚を厚くできる点、比誘電率が低いので寄生容量を
低減できる点、平坦性に優れている点などが挙げられ
る。なお、上述した以外の有機性樹脂膜を用いることも
できる。 【０１４６】次に、第３層間絶縁膜５０５６の一部をエ
ッチングし、画素ＴＦＴのドレイン電極５０５３の上部
に第２層間絶縁膜を挟んでブラックマトリクス５０５５
を形成する。本実施形態では、ブラックマトリクス５０
５５にはＴｉ（チタン）が用いられた。なお、本実施形
態では、画素ＴＦＴとブラックマトリクスとの間で保持
容量５０５８が形成される。 【０１４７】次に、第２層間絶縁膜５０５４および第３
層間絶縁膜５０５６にコンタクトホールを形成し、画素
電極５０５７を１２０ｎｍの厚さに形成する。なお、本
実施形態は透過型のアクティブマトリクス液晶表示装置
の例であるため、画素電極５０５７を構成する導電膜と
してＩＴＯ等の透明導電膜を用いる。 【０１４８】次に、基板全体を３５０℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特に活性層中）のダングリングボンド（不対結合手）
を補償する。なお、この水素化処理を、プラズマ化させ
ることによってできた水素で行っても良い。 【０１４９】以上の工程を経て同一基板上にＣＭＯＳ回
路および画素マトリクス回路を有するアクティブマトリ
クス基板が完成する。 【０１５０】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、アクティブマトリクス
型液晶表示装置を作製する工程を説明する。 【０１５１】図１４（Ｂ）の状態のアクティブマトリク
ス基板に配向膜５０５９を形成する。本実施形態では、
配向膜５０５９にはポリイミドを用いた。次に、対向基
板を用意する。対向基板は、ガラス基板５０６０、透明
導電膜から成る対向電極５０６１、配向膜５０６２とで
構成される。 【０１５２】なお、本実施形態では、配向膜にはポリイ
ミド膜を用いた。なお、配向膜形成後、ラビング処理を
施した。なお、本実施形態では、配向膜に比較的大きな
プレチルト角を持つようなポリイミドを用いた。 【０１５３】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶５０６３を注入
し、封止剤（図示せず）によって完全に封止する。本実
施形態では、液晶５０６３にネマチック液晶を用いた。 【０１５４】よって、図１４（Ｃ）に示すような透過型
のアクティブマトリクス型液晶表示装置が完成する。 【０１５５】なお、本実施形態で説明した非晶質シリコ
ン膜の結晶化の方法の代わりに、レーザー光（代表的に
はエキシマレーザー光）によって、非晶質シリコン膜の
結晶化を行ってもよい。 【０１５６】また、多結晶シリコン膜を用いる代わり
に、スマートカット、ＳＩＭＯＸ、ＥＬＴＲＡＮ（エル
トラン）等のＳＯＩ構造（ＳＯＩ基板）を用いて他のプ
ロセスを行ってもよい。 【０１５７】ここで図１９および図２０を参照し、本実
施形態のアクティブマトリクス型液晶表示装置の動作結
果について解説する。図１９には、本実施形態のデジタ
ルデータ分割回路を動作させた時のオシロスコープ図が
示されている。 【０１５８】図１９には、クロックジェネレータＣＬＫ
＿ＧＥＮ＿ＬまたはＣＬＫ＿ＧＥＮ＿Ｒからのクロック
信号の出力波形が示されている。図中、Ｒｅｆ１はＣＫ
４０＿Ｏの出力波形（約４０ＭＨｚ）であり、Ｒｅｆ２
はＣＫ２０＿Ｏの出力波形（約２０ＭＨｚ）であり、Ｒ
ｅｆ３はＣＫ１０＿Ｏの出力波形（約１０ＭＨｚ）であ
る。なお、Ｒｅｆ５はリセットパルス（ＲＥＳ）であ
り、Ｒｅｆ４はそのリセットパルスをデジタルデータ分
割回路において実測した信号波形である。 【０１５９】図２０（Ａ）、（Ｂ）および（Ｃ）には、
８ビットのデジタルデータの最下位ビットが入力される
ＳＰＣ／ｂｉｔ−１回路における出力波形を示してい
る。 【０１６０】図２０（Ａ）には、ＳＰＣ／ｂｉｔ−１回
路のＳｔａｇｅ１のＳＰＣ基本ユニットに入力される約
４０ＭＨｚのクロック信号ＣＫ４０（Ｒｅｆ１）ならび
に８０ＭＨｚのデジタルデータ（Ｒｅｆ２）、およびＯ
ＵＴ１００ならびにＯＵＴ２００からそれぞれ出力され
る２個の４０ＭＨｚのパラレルなデジタルデータ（Ｒｅ
ｆ３ならびにＲｅｆ４）が示されている。また、リセッ
トパルス（Ｒｅｆ５）が示されている。 【０１６１】ＳＰＣ／ｂｉｔ−１回路の入力ＩＮには、
８０ＭＨｚのデジタルデータ（Ｒｅｆ２）が入力され
る。この８０ＭＨｚデジタルデータは、最左のパルスか
ら順に、Ｈｉ、Ｌｏ、Ｌｏ、Ｈｉ、Ｌｏ、Ｌｏ、Ｈｉ、
Ｈｉというシリアルなデジタルデータである。なお、こ
の８０ＭＨｚのシリアルなデジタルデータは、図５のタ
イミングチャートにおいては、DIGITAL DATAのＡ、Ｄ、
Ｇ、ＨのデータがＨｉであり、その他のデータがＬｏで
あるとした場合である。 【０１６２】出力ＯＵＴ１００およびＯＵＴ２００から
それぞれ出力されるデジタルデータ（Ｒｅｆ３およびＲ
ｅｆ４）をみると、入力されるデジタルデータ（Ｒｅｆ
２）の周波数が１／２（約４０ＭＨｚ）となり、２つの
パラレルなデジタルデータ（Ｒｅｆ３およびＲｅｆ４）
に変換されている様子がわかる。この様子は、図５のタ
イミングチャートにおいて、DIGITAL DATAのＡ、Ｄ、
Ｇ、ＨのＨｉのデータが出力ＯＵＴ１００およびＯＵＴ
２００からどのような順序で出力されているかを参考に
すると良い。 【０１６３】図２０（Ｂ）には、ＳＰＣ／ｂｉｔ−１回
路のＳｔａｇｅ２のＳＰＣ基本ユニットに入力される約
２０ＭＨｚのクロック信号ＣＫ２０（Ｒｅｆ１）ならび
に４０ＭＨｚのデジタルデータ（Ｒｅｆ２）、および出
力ＯＵＴ１１０ならびにＯＵＴ１２０からそれぞれ出力
される２個の２０ＭＨｚのパラレルなデジタルデータ
（Ｒｅｆ３ならびにＲｅｆ４）が示されている。また、
リセットパルス（Ｒｅｆ５）が示されている。 【０１６４】図２０（Ｂ）においても、出力ＯＵＴ１１
０およびＯＵＴ１２０からそれぞれ出力されるデジタル
データ（Ｒｅｆ３およびＲｅｆ４）をみると、入力され
るデジタルデータ（Ｒｅｆ２）の周波数が１／２（約２
０ＭＨｚ）となり、２つのパラレルなデジタルデータ
（Ｒｅｆ３およびＲｅｆ４）に変換されている様子がわ
かる。 【０１６５】また、図２０（Ｃ）には、ＳＰＣ／ｂｉｔ
−１回路のＳｔａｇｅ３のＳＰＣ基本ユニットに入力さ
れる約１０ＭＨｚのクロック信号ＣＫ１０（Ｒｅｆ１）
ならびに２０ＭＨｚのデジタルデータ（Ｒｅｆ２）、お
よび出力ＯＵＴ１１１ならびにＯＵＴ１１２からそれぞ
れ出力される２個の１０ＭＨｚのパラレルなデジタルデ
ータ（Ｒｅｆ３ならびにＲｅｆ４）が示されている。ま
た、リセットパルス（Ｒｅｆ５）が示されている。 【０１６６】図２０（Ｃ）においても、出力ＯＵＴ１１
１およびＯＵＴ１１２からそれぞれ出力されるデジタル
データ（Ｒｅｆ３およびＲｅｆ４）をみると、入力され
るデジタルデータ（Ｒｅｆ２）の周波数が１／２（約１
０ＭＨｚ）となり、２つのパラレルなデジタルデータ
（Ｒｅｆ３およびＲｅｆ４）に変換されている様子がわ
かる。 【０１６７】上述のように、本発明のデジタルデータ分
割回路は、入力されるデジタルデータの周波数が約８０
ＭＨｚという高周波数にもかかわらず、安定した動作を
示した。また、今回作製した本発明のデジタルデータ分
割回路の最高動作周波数は、１４０ＭＨｚ(入力するデ
ジタルデータは１４０ＭＨｚ、クロック信号は７０ＭＨ
ｚ)であった。 【０１６８】（実施形態４） 【０１６９】本実施形態では、上述の実施形態３で説明
した、本発明のデジタルデータ分割回路を有するアクテ
ィブマトリクス型液晶表示装置の作製方法の別の例につ
いて説明する。本実施形態においても、絶縁表面を有す
る基板上に複数のＴＦＴを形成し、アクティブマトリク
ス回路、ソース信号線駆動回路、ゲート信号線駆動回
路、本発明のデジタルデータ分割回路、および他の周辺
回路等を同一基板上に形成する例を示す。なお、ここで
は、ＣＭＯＳ回路の基本構成であるインバータ回路を図
１５および図１６を用いて説明する。 【０１７０】図１５を参照する。基板６００１はガラス
基板、プラスチック基板、セラミックス基板などを用い
ることができる。また、酸化シリコン膜や窒化シリコン
膜などの絶縁膜を表面に形成したシリコン基板やステン
レスに代表される金属基板を用いても良い。勿論、石英
基板をもちいることも可能である。 【０１７１】そして、基板６００１のＴＦＴが形成され
る主表面には、窒化シリコン膜から成る下地膜６００２
と、酸化シリコン膜から成る下地膜６００３が形成され
る。これらの下地膜はプラズマＣＶＤ法やスパッタ法で
形成されるものであり、基板６００１からＴＦＴに有害
な不純物が半導体層へ拡散することを防ぐために設けて
ある。そのために、窒化シリコン膜からなる下地膜６０
０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに
形成し、さらに酸化シリコン膜ならなる下地膜６００３
を５０〜５００ｎｍ、代表的には１５０〜２００ｎｍの
厚さに形成すれば良い。 【０１７２】勿論、下地膜を窒化シリコン膜からなる下
地膜６００２または、酸化シリコン膜ならなる下地膜６
００３のどちらか一方のみで形成しても良いが、ＴＦＴ
の信頼性のを考慮すると２層構造とすることが最も望ま
しかった。 【０１７３】下地膜６００３に接して形成される半導体
層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法な
どの成膜法で形成される非晶質半導体を、レーザー結晶
化法や熱処理による固相成長法で結晶化された、結晶質
半導体を用いることが望ましい。また、前記成膜法で形
成される微結晶半導体を適用することも可能である。こ
こで適用できる半導体材料は、シリコン（Ｓｉ）、ゲル
マニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭
化シリコンがあり、その他にガリウム砒素などの化合物
半導体材料を用いることもできる。 【０１７４】半導体層は１０〜１００ｎｍ、代表的には
５０ｎｍの厚さとして形成されるものである。プラズマ
ＣＶＤ法で作製される非晶質半導体膜には１０〜４０at
om％の割合で膜中に水素が含まれているが、結晶化の工
程に先立って４００〜５００℃の熱処理の工程を行い水
素を膜中から脱離させて含有水素量を５atom％以下とし
ておくことが望ましい。また、非晶質シリコン膜をスパ
ッタ法や蒸着法などの他の作製方法で形成しても良い
が、膜中に含まれる酸素、窒素などの不純物元素を十分
低減させておくことが望ましい。 【０１７５】また、下地膜と非晶質半導体膜とは同じ成
膜法で形成可能であるので、下地膜６００２と下地膜６
００３と、さらに半導体層を連続形成すると良い。それ
ぞれの膜が形成された後、その表面が大気雰囲気に触れ
ないことにより、その表面の汚染を防ぐことができる。
その結果、ＴＦＴの特性バラツキを発生させる要因の一
つをなくすことができた。 【０１７６】非晶質半導体膜を結晶化する工程は、公知
のレーザー結晶化技術または熱結晶化の技術を用いれば
良い。また、触媒元素を用いた熱結晶化の技術により結
晶質半導体膜を用いることもできる。さらに、触媒元素
を用いた熱結晶化の技術により形成された結晶質半導体
膜に対して、ゲッタリングの工程を加えて、前記触媒元
素を除去すると優れたＴＦＴ特性を得ることができる。 【０１７７】こうして形成された結晶質半導体膜を、第
１のフォトマスクを使用して、公知のパターニング法に
よりレジストマスクを形成し、ドライエッチング法によ
り第２の島状半導体層（活性層）６００４と、第１の島
状半導体層（活性層）６００５を形成した。 【０１７８】次に、第２の島状半導体層６００４と、第
１の島状半導体層６００５との表面に、酸化シリコンま
たは窒化シリコンを主成分とするゲート絶縁膜６００６
を形成する。ゲート絶縁膜６００６は、プラズマＣＶＤ
法やスパッタ法で形成し、その厚さを１０〜２００ｎ
ｍ、好ましくは５０〜１５０ｎｍとして形成すれば良い
（図１５（Ａ））。 【０１７９】そして、第２のフォトマスクにより、第２
の島状半導体層６００４と、第１の島状半導体層６００
５のチャネル形成領域を覆うレジストマスク６００７、
６００８を形成した。このとき、配線を形成する領域に
もレジストマスク６００９を形成しておいても良い。 【０１８０】そして、ｎ型を付与する不純物元素を添加
することにより第２の不純物領域を形成する工程を行っ
た。結晶質半導体材料に対してｎ型を付与する不純物元
素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン
（Ｓｂ）などが知られているが、ここでは、リンを用
い、フォスフィン（ＰＨ3）を用いたイオンドープ法で
行った。この工程では、ゲート絶縁膜６００６を通して
その下の半導体層にリンを添加するために、加速電圧は
８０ｋｅＶと高めに設定した。半導体層に添加されるリ
ンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲
にするのが好ましく、ここでは１×１０18atoms/cm3と
した。そして、半導体層にリンが添加された領域６０１
０、６０１１が形成された。ここで形成された第２の不
純物領域の一部は、ＬＤＤ領域として機能するものであ
る(図１５（Ｂ）)。 【０１８１】レジストマスクを除去するためには、アル
カリ性の市販の剥離液を用いても良いが、アッシング法
を用いると効果的であった。アッシング法は酸化雰囲気
中でプラズマを形成し、そこに硬化したレジストをさら
して除去する方法であるが、その雰囲気中に酸素の他に
水蒸気を添加しておくと効果的であった。 【０１８２】そして、ゲート絶縁膜６００６の表面に第
１の導電層６０１２を形成した。第１の導電層６０１２
は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分と
する導電性材料を用いて形成する。そして、第１の導電
層６００７の厚さは１０〜１００ｎｍ、好ましくは１５
０〜４００ｎｍで形成すれば良い（図１５（Ｃ））。 【０１８３】例えば、ＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳ
ｉx（x=2.4<X<2.7）などの化合物を用いることができ
る。 【０１８４】Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの導電性材料
は、ＡｌやＣｕに比べ抵抗率が高いが、作製する回路の
面積との関係で、１００ｃｍ2程度までならば問題なく
使用することができた。 【０１８５】次に、第３のフォトマスクによりレジスト
マスク６０１３、６０１４、６０１５、６０１６を形成
した。レジストマスク６０１３は、ｐチャネル型ＴＦＴ
のゲート電極を形成するためのものであり、レジストマ
スク６０１５、６０１６は、ゲート配線およびゲートバ
スラインを形成するためのものであった。また、レジス
トマスク６０１４は第１の島状半導体層の全面を覆って
形成され、次の工程において、不純物が添加されるのを
阻止するマスクとするために設けられた。 【０１８６】第１の導電層はドライエッチング法により
不要な部分が除去され、第２のゲート電極６０１７と、
ゲート配線６０１９と、ゲートバスライン６０２０が形
成された。ここで、エッチング後残渣が残っている場合
には、アッシング処理すると良かった。 【０１８７】そして、レジストマスク６０１３、６０１
４、６０１５、６０１６をそのまま残して、ｐチャネル
型ＴＦＴが形成される第２の島状半導体層６００４の一
部に、ｐ型を付与する不純物元素を添加して第３の不純
物領域を形成する工程を行った。ｐ型を付与する不純物
元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、
ガリウム（Ｇａ）、が知られているが、ここではボロン
をその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いて
イオンドープ法で添加した。ここでも加速電圧を８０ｋ
ｅＶとして、２×１０20atoms/cm3の濃度にボロンを添
加した。そして、図１（Ｄ）に示すようにボロンが高濃
度に添加された第３の不純物領域６０２１、６０２２が
形成された。 【０１８８】図１５（Ｄ）で設けられたレジストマスク
を除去した後、第４のフォトマスクを用いてレジストマ
スク６０２３、６０２４、６０２５を形成した。第４の
フォトマスクはｎチャネル型ＴＦＴのゲート電極を形成
するためのものであり、ドライエッチング法により第１
のゲート電極６０２６が形成された。このとき第１のゲ
ート電極６０２６は、第２の不純物領域６０１０、６０
１１の一部とゲート絶縁膜を介して重なるように形成さ
れた（図１５（Ｅ））。 【０１８９】そして、レジストマスク６０２３、６０２
４、６０２５を完全に除去した後、第５のフォトマスク
によりレジストマスク６０２９、６０３０、６０３１を
形成した。レジストマスク６０３０は第１のゲート電極
６０２６とを覆って、さらに第２の不純物領域６０１
０、６０１１の一部と重なる形で形成されたものであっ
た。レジストマスク６０３０は、ＬＤＤ領域のオフセッ
ト量を決めるものであった。 【０１９０】また、ここでレジストマスク６０３０を使
用してゲート絶縁膜の一部を除去して、第１の不純物領
域が形成される半導体層の表面を露出させておいても良
い。このようにすると、次の工程で実施されるｎ型を付
与する不純物元素を添加する工程を効果的に実施するこ
とができる。 【０１９１】そして、ｎ型を付与する不純物元素を添加
して第１の不純物領域を形成する工程を行った。そし
て、ソース領域となる第１の不純物領域６０３２とドレ
イン領域となる第１の不純物領域６０３３が形成され
た。ここでは、フォスフィン（ＰＨ3）を用いたイオン
ドープ法で行った。この工程でも、ゲート絶縁膜６００
６を通してその下の半導体層にリンを添加するために、
加速電圧は８０ｋｅＶと高めに設定した。この領域のリ
ンの濃度はｎ型を付与する第１の不純物元素を添加する
工程と比較して高濃度であり、１×１０19〜１×１０21
atoms/cm3とするのが好ましく、ここでは１×１０20ato
ms/cm3とした（図１６（Ａ））。 【０１９２】そして、ゲート絶縁膜６００６、第１およ
び第２のゲート電極６０２６、６０１７、ゲート配線６
０２７、ゲートバスライン６０２８の表面に第１の層間
絶縁膜６０３４、第２の層間絶縁膜６０３５を形成し
た。第１の層間絶縁膜６０３４は窒化シリコン膜であ
り、５０ｎｍの厚さで形成された。また第２の層間絶縁
膜６０３５は酸化シリコン膜であり、９５０ｎｍの厚さ
に形成された。 【０１９３】ここで形成された窒化シリコン膜から成る
第１の層間絶縁膜６０３４は次の熱処理の工程を行うた
めに必要なものであった。これは第１および第２のゲー
ト電極６０２６、６０１７、ゲート配線６０２７、ゲー
トバスライン６０２８の表面が酸化することを防ぐため
に効果的であった。 【０１９４】熱処理の工程は、それぞれの濃度で添加さ
れたｎ型またはｐ型を付与する不純物元素を活性化する
ために行う必要があった。この工程は、電気加熱炉を用
いた熱アニール法や、前述のエキシマレーザーを用いた
レーザーアニール法や、ハロゲンランプを用いたラピッ
ドサーマルアニール法（ＲＴＡ法）で行えば良い。しか
し、レーザーアニール法は低い基板加熱温度で活性をす
ることができるが、ゲート電極の下にかくれる領域まで
活性化させることは困難であった。従って、ここでは熱
アニール法で活性化の工程を行った。加熱処理は、窒素
雰囲気中において３００〜７００℃、好ましくは３５０
〜５５０℃、ここでは４５０℃、２時間の処理を行っ
た。 【０１９５】この熱処理の工程において、窒素雰囲気中
に３〜９０％の水素を添加しておいても良い。また、熱
処理の工程の後に、さらに３〜１００％の水素雰囲気中
で１５０〜５００℃、好ましくは３００〜４５０℃で２
〜１２時間の水素化処理の工程を行うと良い。または、
１５０〜５００℃、好ましくは２００〜４５０℃の基板
温度で水素プラズマ処理をしても良い。いずれにして
も、水素が半導体層中やその界面に残留する欠陥を補償
することにより、ＴＦＴの特性を向上させることができ
た。 【０１９６】第１の層間絶縁膜６０３４、第２の層間絶
縁膜６０３５はその後、第６のフォトマスクを用い、所
定のレジストマスクを形成した後、エッチング処理によ
りそれぞれのＴＦＴのソース領域と、ドレイン領域に達
するコンタクトホールが形成された。そして、第２の導
電層を形成し、第７のフォトマスクを用いたパターニン
グの工程によりソース電極６０３６、６０３７とドレイ
ン電極６０３８を形成した。図示していないが、本実施
形態ではこの電極第２の導電層を、Ｔｉ膜を１００ｎ
ｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍを
スパッタ法で連続して形成した３層構造の電極として用
いた。 【０１９７】以上の工程で、ｐチャネル型ＴＦＴは自己
整合的（セルフアライン）に形成され、ｎチャネル型Ｔ
ＦＴは非自己整合的（ノンセルフアライン）に形成され
た。 【０１９８】ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチ
ャネル形成領域６０４２、第１の不純物領域６０４５、
６０４６、第２の不純物領域６０４３、６０４４が形成
された。ここで、第２の不純物領域は、ゲート電極と重
なる領域（ＧＯＬＤ領域）６０４３ａ、６０４４ａと、
ゲート電極と重ならない領域（ＬＤＤ領域）６０４３
ｂ、６０４４ｂがそれぞれ形成された。そして、第１の
不純物領域６０４５はソース領域として、第１の不純物
領域６０４６はドレイン領域となった。 【０１９９】一方、ｐチャネル型ＴＦＴは、チャネル形
成領域６０３９、第３の不純物領域６０４０、６０４１
が形成された。そして、第３の不純物領域６０４０はソ
ース領域として、第３の不純物領域６０４１はドレイン
領域となった（図１６（Ｂ））。 【０２００】また、図１６（Ｃ）はインバータ回路の上
面図を示し、ＴＦＴ部分のＡ−Ａ'断面構造、ゲート配
線部分のＢ−Ｂ' 断面構造，ゲートバスライン部分のＣ
−Ｃ' 断面構造は、図１６（Ｂ）と対応している。本実
施形態において、ゲート電極とゲート配線とゲートバス
ラインとは、第１の導電層から形成されている。 【０２０１】図１５と図１６では、ｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭ
ＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用
いたＮＭＯＳ回路や、アクティブマトリクス回路等も同
様に作製される。 【０２０２】作製されたアクティブマトリクス基板は、
実施形態３と同様の方法によってアクティブマトリクス
型液晶表示装置とされる。 【０２０３】（実施形態５） 【０２０４】上述の実施形態３および４のアクティブマ
トリクス型液晶表示装置においては、ネマチック液晶を
用いたＴＮモードが表示モードとして用いられている
が、他の表示モードをも用いることができる。 【０２０５】さらに、応答速度の速い無しきい値反強誘
電性液晶または強誘電性液晶を用いて、アクティブマト
リクス型液晶表示装置を構成してもよい。 【０２０６】例えば、1998, SID, "Characteristics an
d Driving Scheme of Polymer-Stabilized Monostable
FLCD Exhibiting Fast Response Time and High Contra
st Ratio with Gray-Scale Capability" by H. Furue e
t al.や、1997, SID DIGEST,841, "A Full-Color Thres
holdless Antiferroelectric LCD Exhibiting WideView
ing Angle with Fast Response Time" by T. Yoshida e
t al.や、1996, J.Mater. Chem. 6(4), 671-673, "Thre
sholdless antiferroelectricity in liquid crystals
and its application to displays" by S. Inui et al.
や、米国特許第5594569 号に開示された液晶を用いるこ
とが可能である。 【０２０７】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、Ｖ字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μ
ｍ）のものも見出されている。 【０２０８】ここで、Ｖ字型の電気光学応答を示す無し
きい値反強誘電性混合液晶の印加電圧に対する光透過率
の特性を示す例を図２４に示す。図２４に示すグラフの
縦軸は透過率（任意単位）、横軸は印加電圧である。な
お、液晶表示装置の入射側の偏光板の透過軸は、液晶表
示装置のラビング方向にほぼ一致する無しきい値反強誘
電性混合液晶のスメクティック層の法線方向とほぼ平行
に設定されている。また、出射側の偏光板の透過軸は、
入射側の偏光板の透過軸に対してほぼ直角（クロスニコ
ル）に設定されている。 【０２０９】図２４に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。 【０２１０】このような低電圧駆動の無しきい値反強誘
電性混合液晶を本発明のデジタルデータ分割回路を有す
るアクティブマトリクス型液晶表示装置に用いた場合に
も、ＤＡＣ（Ｄ／Ａ変換回路）の出力電圧を下げること
ができるので、ＤＡＣの動作電源電圧を下げることがで
き、ドライバの動作電源電圧を低くすることができる。
よって、アクティブマトリクス液晶表示装置の低消費電
力化および高信頼性が実現できる。 【０２１１】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、
０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用い
る場合においても有効である。 【０２１２】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。 【０２１３】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、アクティブマトリクス液晶表示装置の低消費電力が
実現される。 【０２１４】なお、図２４に示すような電気光学特性を
有する液晶は、いかなるものも本発明の液晶表示装置の
表示媒体として用いることができる。 【０２１５】また、本発明のデジタルデータ分割回路を
用いたアクティブマトリクス型半導体表示装置には、印
加電圧に応答して光学的特性が変調され得るその他のい
かなる表示媒体を用いてもよい。例えば、エレクトロル
ミネセンス素子などを用いても良い。 【０２１６】また、アクティブマトリクス型液晶表示装
置のアクティブマトリクス回路に用いられるアクティブ
素子には、ＴＦＴの他ＭＩＭ素子等が用いられても良
い。 【０２１７】また、上述の実施形態３および４では、ト
ップゲート型のＴＦＴを例にとって説明したが、本発明
のデジタルデータ分割回路を有するアクティブマトリク
ス型半導体表示装置（代表的には液晶表示装置）は、逆
スタガ型のようなボトムゲイト型ＴＦＴによって構成さ
れてもよい。 【０２１８】（実施形態６） 【０２１９】本発明のデジタルデータ分割回路を用いた
アクティブマトリクス型半導体表示装置（アクティブマ
トリクス型液晶表示装置を含む）には様々な用途があ
る。本実施形態では、本発明のデジタルデータ分割回路
を用いたアクティブマトリクス型半導体表示装置を組み
込んだ半導体装置について説明する。 【０２２０】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、プロジェクター、ヘッドマウントデ
ィスプレイ、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末（モバイルコンピュータ、携帯電話
など）などが挙げられる。それらの一例を図１７、図１
８および図３１に示す。 【０２２１】図１７（Ａ）はフロント型プロジェクタ−
であり、本体１０００１、アクティブマトリクス型半導
体表示装置１０００２（代表的には液晶表示装置）、光
源１０００３、光学系１０００４、スクリーン１０００
５で構成されている。なお、図１７（Ａ）には、半導体
表示装置を１つ組み込んだフロントプロジェクターが示
されているが、アクティブマトリクス型半導体表示装置
を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込
んことによって、より高解像度・高精細のフロント型プ
ロジェクタを実現することができる。 【０２２２】図１７（Ｂ）はリア型プロジェクターであ
り、１０００６は本体、１０００７はアクティブマトリ
クス型半導体表示装置であり、１０００８は光源であ
り、１０００９はリフレクター、１００１０はスクリー
ンである。なお、図１７（Ｂ）には、アクティブマトリ
クス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞ
れ対応させる）組み込んだリア型プロジェクタが示され
ている。 【０２２３】図１８（Ａ）は携帯電話であり、本体１１
００１、音声出力部１１００２、音声入力部１１００
３、アクティブマトリクス型半導体表示装置１１００
４、操作スイッチ１１００５、アンテナ１１００６で構
成される。 【０２２４】図１８（Ｂ）はビデオカメラであり、本体
１２００１、アクティブマトリクス型半導体表示装置１
２００２、音声入力部１２００３、操作スイッチ１２０
０４、バッテリー１２００５、受像部１２００６で構成
される。 【０２２５】図１８（Ｃ）はモバイルコンピュータであ
り、本体１３００１３、カメラ部１３００２、受像部１
３００３、操作スイッチ１３００４、アクティブマトリ
クス型半導体表示装置１３００５で構成される。 【０２２６】図１８（Ｄ）はヘッドマウントディスプレ
イであり、本体１４００１、アクティブマトリクス型半
導体表示装置１４００２で構成される。 【０２２７】図１８（Ｅ）は携帯書籍（電子書籍）であ
り、本体１５００１、アクティブマトリクス型半導体表
示装置１５００２、１５００３、記憶媒体１５００４、
操作スイッチ１５００５、アンテナ１５００６で構成さ
れる。 【０２２８】
図３１（Ａ）はパーソナルコンピュータであり、本体１
６００１、画像入力部
１６００２、表示部１６００３、キーボード１６００４
等を含む。本願発明を表
示部１６００３に適用することができる。 【０２２９】
図３１（Ｂ）はプログラムを記録した記録媒体（以下、
記録媒体と呼ぶ）を用
いるプレーヤーであり、本体１７００１、表示部１７０
０２、スピーカ部１７０
０３、記録媒体１７００４、操作スイッチ１７００５等
を含む。なお、このプレ
ーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅ
ｒｓａｔｉｌｅ Ｄｉｓ
ｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやイ
ンターネットを行うこと
ができる。本願発明は表示部１７００２やその他の信号
制御回路に適用すること ができる。 【０２３０】（実施形態７） 【０２３１】本実施形態においては、本発明のデジタル
データ分割回路を有するアクティブマトリクス型液晶表
示装置の別の作製例について説明する。なお、本実施例
においては、特に説明しない部分には実施形態３に示し
た作製例とほぼ同様のプロセスを適用できる。 【０２３２】本実施形態においては、図１１（Ａ）の状
態において、触媒元素の添加工程として、マスク絶縁膜
５００４を用いずにＮｉ酢酸溶液を非晶質シリコン膜の
全面に塗布した。 【０２３３】触媒元素の添加工程が終了したら、次に、
４５０℃で１時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において ５００〜９６
０℃（代表的には５５０〜６５０℃）の温度で４〜２４
時間の加熱処理を加えて非晶質シリコン膜４００３の結
晶化を行う。本実施形態では窒素雰囲気で５９０℃で８
時間の加熱処理を行う。 【０２３４】その後、触媒元素をゲッタリングするため
の加熱処理（触媒元素のゲッタリングプロセス）を行
う。本実施形態の場合、加熱処理は処理雰囲気中にハロ
ゲン元素を含ませ、ハロゲン元素による触媒元素のゲッ
タリング効果を利用する。なお、ハロゲン元素によるゲ
ッタリング効果を十分に得るためには、上記加熱処理を
７００℃を超える温度で行なうことが好ましい。この温
度以下では処理雰囲気中のハロゲン化合物の分解が困難
となり、ゲッタリング効果が得られなくなる恐れがあ
る。また、この場合ハロゲン元素を含むガスとして、代
表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ
3、ＢＣｌ2、Ｆ2、Ｂｒ2等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることができ
る。本実施形態においては、Ｏ2およびＨＣｌ雰囲気下
９５０℃で行い、熱酸化膜の形成と同時にゲッタリング
プロセスを行った。 【０２３５】その後、ゲイト絶縁膜を形成する。本実施
形態では、ゲイト絶縁膜の厚さは、最終膜厚が約５０ｎ
ｍとなるようにした。 【０２３６】その他の工程については、実施形態３を参
照することができる。 【０２３７】本実施形態の作製工程によって得られたＴ
ＦＴの特性を以下の表１に示す。 【０２３８】 【表１】 【０２３９】表１においては、Ｌ／Ｗ（チャネル長／チ
ャネル幅）、Ｉon（オン電流）、Ｉoff（オフ電流）、
Ｉon／Ｉoff（オン電流とオフ電流との比の常用対数を
とったもの）、Ｖth（しきい値電圧）、Ｓvalue（Ｓ
値）、μＦＥ（電界効果移動度）を示している。なお、
＊印がついたものは、Ｌ＝５０μmとしたＴＦＴのμＦ
Ｅを示す。 【０２４０】ここで、図２１に、本実施例の作製工程に
よって得られたＴＦＴ特性のグラフを示す。図２１にお
いて、Ｖｇはゲイト電圧、Ｉｄはドレイン電流、Ｖｄは
ドレイン電圧を示す。 【０２４１】（実施形態８） 【０２４２】本実施形態においては、本出願人が作製し
た本発明のデジタルビデオデータ分割回路を有するアク
ティブマトリクス型液晶表示装置の例について説明す
る。 【０２４３】下記の表２には、本出願人が作製した本発
明のデジタルビデオデータ分割回路を有するアクティブ
マトリクス型液晶表示装置の仕様が示されている。 【０２４４】 【表２】 【０２４５】なお、表２におけるdata driverおよびsca
n driverは、それぞれ、ソース信号線駆動回路、ゲイト
信号線駆動回路のことである。また、アドレッシングモ
ード（Addressing mode）として、ソースライン反転表
示を行った。 【０２４６】図２２には、本実施形態で説明する本発明
のデジタルビデオデータ分割回路（８ビット）を有する
アクティブマトリクス型液晶表示装置の表示例が示され
ている。 【０２４７】また、図２３には、本実施形態で説明する
本発明のデジタルビデオデータ分割回路（８ビット）を
有するアクティブマトリクス型液晶表示装置を３個用い
たフロント型プロジェクターの表示例である。なお、フ
ロント型プロジェクタ−については、実施形態６を参照
されたい。 【０２４８】図２２および図２３によると、本発明のデ
ジタルビデオデータ分割回路を有するアクティブマトリ
クス型液晶表示装置は、１９８０×１０８０画素という
高解像度にもかかわらず、非常に精細な表示が実現でき
ており、かつ非常に細かな階調表示が実現できているこ
とがわかる。 【０２４９】（実施形態９）本実施形態では、本願発明
を用いてＥＬ（エレクトロルミネッセンス）表示装置を
作製した例について説明する。 【０２５０】図２５（Ａ）は本実施形態のＥＬ表示装置
の上面図である。図２５（Ａ）において、４０１０は基
板、４０１１は画素部、４０１２はソース側駆動回路、
４０１３はゲート側駆動回路であり、それぞれの駆動回
路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至
り、外部機器へと接続される。 【０２５１】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材７０１
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。 【０２５２】また、図２５（Ｂ）は、本実施形態のＥＬ
表示装置の断面構造であり、基板４０１０、下地膜４０
２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯ
Ｓ回路を図示している。）４０２２及び画素部用ＴＦＴ
４０２３（但し、ここではＥＬ素子への電流を制御する
ＴＦＴだけ図示している。）が形成されている。これら
のＴＦてゃ公知の構造（トッピゲート構造またはボトム
ゲート構造）を用いればよい。 【０２５３】駆動回路用ＴＦＴ４０２２、画素部用ＴＦ
Ｔ４０２３が完成したら、樹脂材料でなる層間絶縁膜
（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３の
ドレインと電気的に接続する透明導電膜でなる画素電極
４０２７を形成する。透明導電膜としては、酸化インジ
ウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または
酸化インジウムと酸化亜鉛との化合物を用いることがで
きる。そして、画素電極４０２７を形成したら、絶縁膜
４０２８を形成し、画素電極４０２７上に開口部を形成
する。 【０２５４】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。 【０２５５】本実施形態では、シャドーマスクを用いて
蒸着法によりＥＬ層を形成する。シャドーマスクを用い
て画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。 【０２５６】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施形態ではマルチチャン
バー方式（クラスターツール方式）の成膜装置を用いる
ことで上述のような成膜を可能とする。 【０２５７】なお、本実施形態では陰極４０３０とし
て、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウ
ム）膜の積層構造を用いる。具体的にはＥＬ層４０２９
上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を
形成し、その上に３００ｎｍ厚のアルミニウム膜を形成
する。勿論、公知の陰極材料であるＭｇＡｇ電極を用い
ても良い。そして陰極４０３０は４０３１で示される領
域において配線４０１６に接続される。配線４０１６は
陰極４０３０に所定の電圧を与えるための電源供給線で
あり、導電性ペースト材料４０３２を介してＦＰＣ４０
１７に接続される。 【０２５８】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。 【０２５９】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜７０１３、充填材７０１
４、カバー材７０１０が形成される。 【０２６０】さらに、ＥＬ素子部を囲むようにして、カ
バー材７０１０と基板４０１０の内側にシール材７００
０が設けられ、さらにシール材７０００の外側には密封
材（第２のシール材）７００１が形成される。 【０２６１】このとき、この充填材７０１４は、カバー
材７０１０を接着するための接着剤としても機能する。
充填材７０１４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材７０１４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。 【０２６２】また、充填材７０１４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。 【０２６３】スペーサーを設けた場合、パッシベーショ
ン膜７０１３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。 【０２６４】また、カバー材７０１０としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。 【０２６５】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材７０１０が透光性を有する
必要がある。 【０２６６】また、配線４０１６はシール材７０００お
よび密封材７００１と基板４０１０との隙間を通ってＦ
ＰＣ４０１７に電気的に接続される。なお、ここでは配
線４０１６について説明したが、他の配線４０１４、４
０１５も同様にしてシール材７０００および密封材７０
０１の下を通ってＦＰＣ４０１７に電気的に接続され
る。 【０２６７】（実施形態１０）本実施形態では、本願発
明を用いて実施形態９とは異なる形態のＥＬ表示装置を
作製した例について、図２６（Ａ）、２６（Ｂ）を用い
て説明する。図２５（Ａ）、２５（Ｂ）と同じ番号のも
のは同じ部分を指しているので説明は省略する。 【０２６８】図２６（Ａ）は本実施形態のＥＬ表示装置
の上面図であり、図２６（Ａ）をＡ-Ａ'で切断した断面
図を図２６（Ｂ）に示す。 【０２６９】実施形態９に従って、ＥＬ素子の表面を覆
ってパッシベーション膜６００３までを形成する。 【０２７０】さらに、EL素子を覆うようにして充填材７
０１４を設ける。この充填材７０１４は、カバー材７０
１０を接着するための接着剤としても機能する。充填材
７０１４としては、ＰＶＣ（ポリビニルクロライド）、
エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブ
チラル）またはＥＶＡ（エチレンビニルアセテート）を
用いることができる。この充填材７０１４の内部に乾燥
剤を設けておくと、吸湿効果を保持できるので好まし
い。 【０２７１】また、充填材７０１４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。 【０２７２】スペーサーを設けた場合、パッシベーショ
ン膜７０１３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。 【０２７３】また、カバー材７０１０としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。 【０２７４】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。 【０２７５】次に、充填材７０１４を用いてカバー材７
０１０を接着した後、充填材７０１４の側面（露呈面）
を覆うようにフレーム材７０１１を取り付ける。フレー
ム材７０１１はシール材（接着剤として機能する）７０
１２によって接着される。このとき、シール材７０１２
としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ
層の耐熱性が許せば熱硬化性樹脂を用いても良い。な
お、シール材７０１２はできるだけ水分や酸素を透過し
ない材料であることが望ましい。また、シール材７０１
２の内部に乾燥剤を添加してあっても良い。 【０２７６】また、配線４０１６はシール材７０１２と
基板４０１０との隙間を通ってＦＰＣ４０１７に電気的
に接続される。なお、ここでは配線４０１６について説
明したが、他の配線４０１４、４０１５も同様にしてシ
ール材７０１２の下を通ってＦＰＣ４０１７に電気的に
接続される。 【０２７７】（実施形態１１）本実施形態ではＥＬ表示
パネルの画素部のさらに詳細な断面構造を図２７に、上
面構造を図２８（Ａ）に、回路図を図２８（Ｂ）に示
す。図２７、図２８（Ａ）、図２８（Ｂ）では共通の符
号を用いるので互いに参照すればよい。 【０２７８】図２７において、基板３５０１上に設けら
れたスイッチング用ＴＦＴ３５０２はＮＴＦＴを用いて
形成される。本実施形態ではダブルゲート構造としてい
るが、構造及び作製プロセスに大きな違いはないので説
明は省略する。但し、ダブルゲート構造とすることで実
質的に二つのＴＦＴが直列された構造となり、オフ電流
値を低減することができるという利点がある。なお、本
実施形態ではダブルゲート構造としているが、シングル
ゲート構造でも構わないし、トリプルゲート構造やそれ
以上のゲート本数を持つマルチゲート構造でも構わな
い。また、ＰＴＦＴを用いて形成しても構わない。 【０２７９】また、電流制御用ＴＦＴ３５０３はＮＴＦ
Ｔを用いて形成される。このとき、スイッチング用ＴＦ
Ｔ３５０２のドレイン配線３５は配線３６によって電流
制御用ＴＦＴのゲート電極３７に電気的に接続されてい
る。また、３８で示される配線は、スイッチング用ＴＦ
Ｔ３５０２のゲート電極３９ａ、３９ｂを電気的に接続
するゲート配線である。 【０２８０】電流制御用ＴＦＴ３５０３はＥＬ素子を流
れる電流量を制御するための素子であるため、多くの電
流が流れ、熱による劣化やホットキャリアによる劣化の
危険性が高い素子でもある。そのため、電流制御用ＴＦ
Ｔのドレイン側に、ゲート絶縁膜を介してゲート電極に
重なるようにＬＤＤ領域を設ける本願発明の構造は極め
て有効である。 【０２８１】また、本実施形態では電流制御用ＴＦＴ３
５０３をシングルゲート構造で図示しているが、複数の
ＴＦＴを直列につなげたマルチゲート構造としても良
い。さらに、複数のＴＦＴを並列につなげて実質的にチ
ャネル形成領域を複数に分割し、熱の放射を高い効率で
行えるようにした構造としても良い。このような構造は
熱による劣化対策として有効である。 【０２８２】また、図２８（Ａ）に示すように、電流制
御用ＴＦＴ３５０３のゲート電極３７となる配線は３５
０４で示される領域で、電流制御用ＴＦＴ３５０３のド
レイン配線４０と絶縁膜を介して重なる。このとき、３
５０４で示される領域ではコンデンサが形成される。こ
のコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲ
ートにかかる電圧を保持するためのコンデンサとして機
能する。なお、ドレイン配線４０は電流供給線（電源
線）３５０６に接続され、常に一定の電圧が加えられて
いる。 【０２８３】スイッチング用ＴＦＴ３５０２及び電流制
御用ＴＦＴ３５０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、ＥＬ層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。 【０２８４】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３
５０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。 【０２８５】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４a、４４bにより形成された溝（画素に相
当する）の中に発光層４５が形成される。なお、ここで
は一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に対応した発光層を作り分けても良い。
発光層とする有機ＥＬ材料としてはπ共役ポリマー系材
料を用いる。代表的なポリマー系材料としては、ポリパ
ラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバ
ゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられ
る。 【０２８６】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。 【０２８７】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。 【０２８８】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。 【０２８９】例えば、本実施形態ではポリマー系材料を
発光層として用いる例を示したが、低分子系有機ＥＬ材
料を用いても良い。また、電荷輸送層や電荷注入層とし
て炭化珪素等の無機材料を用いることも可能である。こ
れらの有機ＥＬ材料や無機材料は公知の材料を用いるこ
とができる。 【０２９０】本実施形態では発光層４５の上にＰＥＤＯ
Ｔ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）
でなる正孔注入層４６を設けた積層構造のＥＬ層として
いる。そして、正孔注入層４６の上には透明導電膜でな
る陽極４７が設けられる。本実施形態の場合、発光層４
５で生成された光は上面側に向かって（ＴＦＴの上方に
向かって）放射されるため、陽極は透光性でなければな
らない。透明導電膜としては酸化インジウムと酸化スズ
との化合物や酸化インジウムと酸化亜鉛との化合物を用
いることができるが、耐熱性の低い発光層や正孔注入層
を形成した後で形成するため、可能な限り低温で成膜で
きるものが好ましい。 【０２９１】陽極４７まで形成された時点でＥＬ素子３
５０５が完成する。なお、ここでいうＥＬ素子３５０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図２８
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体がＥＬ素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。 【０２９２】ところで、本実施形態では、陽極４７の上
にさらに第２パッシベーション膜４８を設けている。第
２パッシベーション膜４８としては窒化珪素膜または窒
化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子
とを遮断することであり、有機ＥＬ材料の酸化による劣
化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意
味との両方を併せ持つ。これによりＥＬ表示装置の信頼
性が高められる。 【０２９３】以上のように本実施形態のＥＬ表示パネル
は図２７のような構造の画素からなる画素部を有し、オ
フ電流値の十分に低いスイッチング用ＴＦＴと、ホット
キャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。 【０２９４】（実施形態１２）本実施形態では、実施形
態１１に示した画素部において、ＥＬ素子３５０５の構
造を反転させた構造について説明する。説明には図２９
を用いる。なお、図２７の構造と異なる点はＥＬ素子の
部分と電流制御用ＴＦＴだけであるので、その他の説明
は省略することとする。 【０２９５】図２９において、電流制御用ＴＦＴ３５０
３はＰＴＦＴを用いて形成される。 【０２９６】本実施形態では、画素電極（陽極）５０と
して透明導電膜を用いる。具体的には酸化インジウムと
酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化
インジウムと酸化スズとの化合物でなる導電膜を用いて
も良い。 【０２９７】そして、絶縁膜でなるバンク５１ａ、５１
ｂが形成された後、溶液塗布によりポリビニルカルバゾ
ールでなる発光層５２が形成される。その上にはカリウ
ムアセチルアセトネートでなる電子注入層５３、アルミ
ニウム合金でなる陰極５４が形成される。この場合、陰
極５４がパッシベーション膜としても機能する。こうし
てＥＬ素子３７０１が形成される。 【０２９８】本実施形態の場合、発光層５２で発生した
光は、矢印で示されるようにＴＦＴが形成された基板の
方に向かって放射される。 【０２９９】実施形態６の電子機器の表示部として本実
施形態のＥＬ表示パネルを用いることは有効である。 【０３００】（実施形態１３）本実施形態では、図２８
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図３０（Ａ）〜（Ｃ）に示す。なお、本実
施形態において、３８０１はスイッチング用ＴＦＴ３８
０２のソース配線、３８０３はスイッチング用ＴＦＴ３
８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３
８０５はコンデンサ、３８０６、３８０８は電流供給
線、３８０７はＥＬ素子とする。 【０３０１】図３０（Ａ）は、二つの画素間で電流供給
線３８０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。 【０３０２】また、図３０（Ｂ）は、電流供給線３８０
８をゲート配線３８０３と平行に設けた場合の例であ
る。なお、図３０（Ｂ）では電流供給線３８０８とゲー
ト配線３８０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３８０８とゲート配線３８０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。 【０３０３】また、図３０（Ｃ）は、図３０（Ｂ）の構
造と同様に電流供給線３８０８をゲート配線３８０３と
平行に設け、さらに、二つの画素を電流供給線３８０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線３８０８をゲート配線３８０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。 【０３０４】なお、本実施形態の構成は、実施形態９ま
たは１０の構成と自由に組み合わせて実施することが可
能である。また、実施形態６の電子機器の表示部として
本実施形態のが素行構造を有するＥＬ表示パネルを用い
ることは有効である。 【０３０５】（実施形態１４）実施形態１１に示した図
２８（Ａ）、２８（Ｂ）では電流制御用ＴＦＴ３５０３
のゲートにかかる電圧を保持するためにコンデンサ３５
０４を設ける構造としているが、コンデンサ３５０４を
省略することも可能である。実施形態１１の場合、電流
制御用ＴＦＴ３５０３は、ゲート絶縁膜を介してゲート
電極に重なるように設けられたＬＤＤ領域を有している
ＴＦＴを用いている。この重なり合った領域には一般的
にゲート容量と呼ばれる寄生容量が形成されるが、本実
施形態ではこの寄生容量をコンデンサ３５０４の代わり
として積極的に用いる点に特徴がある。 【０３０６】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。 【０３０７】また、本実施形態１３に示した図３０
（Ａ），（Ｂ），（Ｃ）の構造においても同様に、コン
デンサ３８０５を省略することは可能である。 【０３０８】なお、本実施形態の構成は、実施形態９~
１３の構成と自由に組み合わせて実施することが可能で
ある。また、実施形態６の電子機器の表示部として本実
施形態の画素構造を有するＥＬ表示パネルを用いること
は有効である。 【０３０９】 【発明の効果】本発明のデジタルデータ分割回路は、入
力されるデジタルデータの周波数の半分以下の周波数の
クロック信号しか必要としない。よって、従来のものと
比較して、本発明のデジタルデータ分割回路は安定性お
よび信頼性に優れている。 【０３１０】また、本発明のデジタルデータ分割回路
は、従来のデジタルデータ分割回路よりも回路を構成す
る素子数や配線が少なく小面積である。よって、本発明
のデジタルデータ分割回路を用いたアクティブマトリク
ス型半導体表示装置のサイズを小さくできる。Description: BACKGROUND OF THE INVENTION [0001] 1. Field of the Invention
Digital data division circuit that performs parallel conversion (Seria
l-to-Parallel Conversion
Circuit (SPC). Also, the present invention
Semiconductor device having digital data division circuit
You. [0004] A semiconductor device using digital data as an input signal is known.
As an example of the display, an active matrix liquid crystal display
There is a place. Recently, active matrix type liquid crystal display devices
Is a plurality of TFTs formed by polycrystalline silicon
(Thin film transistor) to display images
Active matrix circuit and drive circuit are integrated
It is becoming more and more. [0005] The digital data division circuit is used to generate an input signal.
Digital data (hereinafter referred to as input digital data)
And the time length of the pulse length of the input digital data
(Any number of stretches may be used, but a times (a is 2 or more natural
The most commonly expanded digit)
Data from the active matrix liquid crystal display device.
Input to the source signal line driving circuit. Of input digital data
To extend the pulse length by a time times a
The input digital data frequency to 1 / a times
That is. The digital data dividing circuit has the following meaning.
Have righteousness. In other words, active matrix liquid crystal
Digital data input to the display device is tens of MHz.
Usually, high-definition, high-resolution,
To meet the demand for gradation, the one with more than one hundred 10 MHz is generalized.
It is possible that However, such high-frequency digital data
Data processing, an active matrix liquid crystal display
The performance of the TFT in the source signal line drive circuit in the display device is sufficient.
It is not possible to operate, or has difficulty in reliability
there were. Therefore, the source signal line drive circuit can operate completely
To reduce the frequency of the input digital signal to the extent possible
Is indispensable, and the digital data division circuit
It plays a role of lowering the frequency of data. What
The digital data division circuit is a source signal line drive circuit
Circuit scale is smaller than that of
"Dullness" of the clock signal (the rising edge of the clock signal pulse
Signal delay at start or fall) is small.
High-speed driving is possible. [0008] As described above, the digital data division circuit
Can be driven at a higher speed than a source signal line drive circuit
However, in response to recent demands for high definition, high resolution, and multiple gradations,
However, in terms of reliability and stability of high-speed operation,
there were. [0010] Digital data conventionally used by the present applicant
An example of a dividing circuit is a patent application filed by the present applicant.
Japanese Patent Application No. 9-356238 (JP-A-11-23179)
No. 8). The digital data division circuit according to the patent application
The channel has the same frequency as that of the input digital data.
A lock signal was needed for its operation. For example, before
The digital data division circuit according to the patent application
80 MHz digital data input to the
80 MHZ to convert to parallel digital data
z clock signal is always supplied, and its operation is turned off.
There were problems with power consumption, stability, reliability, etc. [0012] Accordingly, the present invention provides the above-described invention.
It was made in view of the problem, power consumption, stability,
Providing a new digital data division circuit with excellent reliability
Things. A digital data dividing circuit and a digital data dividing circuit according to the present invention will be described below.
And the structure of a semiconductor display device using it.
You. According to the present invention, serial input at mHz
Digital datayParallel (m · 2
-y) Digital data that is converted to Hz digital data and output.
(M is a positive number, y is a natural number), (m
/ 2) Operated by a plurality of clock signals at or below Hz
A digital data division circuit is provided.
You. Thus, the digital data division of the present invention
The circuit operates at a frequency less than half the input digital data.
Operation is possible with a number of clock signals. In this specification, the clock signal
And the frequency of digital signals are often specified.
These frequencies are approximate frequencies, and even frequencies
Shall be included. Also, according to the present invention, the serial
Digital data input toyParallel
(M ・ 2-y) Data to be converted to Hz digital data and output
In the digital data division circuit, (m is a positive number, y is
Number), (m / 2) Hz or less (m · 2-y) Hz or more
Characterized by operating with a clock signal of
A total data division circuit is provided. Further, according to the present invention, the serial
Bit digital data of x-bit digital data input to
DatayParallel (m · 2-y) Hz
Digital data division circuit that converts to digital data and outputs it
(M is a positive number, x and y are natural numbers),
The digital data division circuit is used for each bit of x-bit digital data.
X SPC / bits to which digital data is input
Circuit, and the SPC / bit circuit has a first
And a y-th stage circuit.
Road is 2y-1Bit data to be serially input
Reduce the frequency of the digital data to 1/2 and 2yPieces of para
It is characterized in that it is converted to real bit digital data.
A digital data division circuit is provided. Also, according to the present invention, the serial
Bit digital data of x-bit digital data input to
DatayParallel (m · 2-y) Hz
Digital data division circuit that converts to digital data and outputs it
(M is a positive number, x and y are natural numbers),
The digital data division circuit is used for each bit of x-bit digital data.
X SPC / bits to which digital data is input
Circuit, and the SPC / bit circuit has a formula
It has the number of basic units represented by (1),
Each of the number of basic units represented by the notation (1)
Sets the frequency of digital data input serially to 1.
/ 2 and to the two parallel digital data
A digital data division circuit characterized by
Provided. Further, according to the present invention, the pixel TFT is
Active matrix circuit
Source signal line drive for driving the active matrix circuit
Drive circuit and gate signal line drive circuit
Digital data input to theyParallel
(M ・ 2-y) Data to be converted to Hz digital data and output
Digital data dividing circuit (m is a positive number, y is a natural number)
Active matrix display device having (m
/ 2) Operated by a plurality of clock signals at or below Hz
An active matrix display device characterized by
Provided. Further, according to the present invention, the pixel TFT is
Active matrix circuit
Source signal line drive for driving the active matrix circuit
Drive circuit and gate signal line drive circuit
Digital data input to theyParallel
(M ・ 2-y) Data to be converted to Hz digital data and output
Digital data dividing circuit (m is a positive number, y is a natural number)
Active matrix display device having (m
/ 2) Hz or less (m · 2-y) Multiple clocks above Hz
Active mat characterized by being operated by a signal
A elixir-type display device is provided. Also, according to the present invention, the pixel TFT is
Active matrix circuit
Source signal line drive for driving the active matrix circuit
Drive circuit and gate signal line drive circuit
Each bit of x-bit digital data input to the
Total datayParallel (m · 2-y) Hz
Digital data division that converts to digital data and outputs
(Where m is a positive number and x and y are natural numbers).
An active matrix type display device, wherein the digital data
The data division circuit converts each bit data of x-bit digital data.
X SPC / bit circuits to which digital data is input
And the SPC / bit circuit has first to y-th circuits.
A stage circuit, wherein the y-th stage circuit includes:
2y-1Frequency of digital data input to serial
Halving the number, andyPieces of parallel digital
Active matrix characterized by conversion to data
A liquid crystal display device is provided. Also, according to the present invention, the pixel TFT is
Active matrix circuit
Source signal line drive for driving the active matrix circuit
Drive circuit and gate signal line drive circuit
Each bit of x-bit digital data input to the
Total datayParallel (m · 2-y) Hz
Digital data division that converts to digital data and outputs
(Where m is a positive number and x and y are natural numbers).
An active matrix type display device, wherein the digital data
The data division circuit converts each bit data of x-bit digital data.
X SPC / bit circuits to which digital data is input
And the SPC / bit circuit is represented by the following equation (1).
Having the number of basic units represented by the formula
Each of the number of basic units represented by (1) is
Reduce the frequency of digital data that is actually input to half
And converts the data into the two parallel digital data.
Active matrix display device characterized in that
Provided. The digital data dividing circuit according to the present invention will be described below.
An embodiment will be described. However, the digital
The data division circuit is not limited to the following embodiments.
There is no. (Embodiment 1) One embodiment of the digital data dividing circuit of the present invention
The form will be described. Please refer to FIG. Figure 1 shows the book
Circuit configuration of 8-bit digital data division circuit of embodiment
Are shown in a block diagram. 8-bit data of the present embodiment
Digital data division circuit is input serially at 80MHz
8-bit digital data (DIGITAL DATA-1 (L
SB) to parallel conversion of DIGITAL DATA-8 (MSB)
And 8 parallel 10 MHz digital bits for each bit
Output data. FIG. 1 shows a digital data division circuit according to this embodiment.
In the path, CLK_GEN_L and CLK_GEN
_R is a clock generator circuit, and digital data
Generates multiple clock signals required for the operation of the divider circuit.
Circuit. This clock generator circuit CLK_
GEN_L and CLK_GEN_R are the digital signals of the present invention.
Data division circuit,
It may be a circuit. In the present embodiment,
Clock generator circuits CLK_GEN_L and CLK
_GEN_R has a 40 MHz clock signal (CK4
0) and its inverted signal, an inverted clock signal (CK)
40B) is input from outside. Thus, the clock
The signal frequency is the frequency of the digital data input from the outside.
It may be の of the wave number (80 MHz in this embodiment). This
This is one of the features of the digital data division circuit of the present invention.
One. The clock generator circuit CLK_
GEN_L and CLK_GEN_R have a reset signal
(RES) is input. This reset signal pulse
The operation of the digital data dividing circuit according to the present embodiment depends on the input.
The work begins. Clock generator circuit CLK_GEN
_L and CLK_GEN_R are externally input
20 MHz and 10 MHz based on a 40 MHz clock signal
MHz clock signal, and the SPC described below.
/ Bit circuit with these clock signals and inverted clocks.
Supply the clock signal. Clock generator C shown in FIG.
Output CK of LK_GEN_L and CLK_GEN_R
40_O outputs a 40 MHz clock signal,
The inverted clock signal is output from the output CK40B_O.
Is done. A 20 MHz clock is output from the output CK20_O.
A lock signal is output and the output CK20B_O outputs
An inverted clock signal is output. Further, the output CK10
_O outputs a 10 MHz clock signal and outputs
The inverted clock signal is output from CK10B_O.
You. In this embodiment, two clocks are used.
Clock generators CLK_GEN_L and CLK_G
EN_R is used, but only one is used
It does not matter. The SPC / bit circuit stores the digital data 1
This is a circuit corresponding to a bit, and in this embodiment,
Eight SPC / bit circuits (SPC / bit-1 circuit to
SPC / bit-8 circuit) becomes digital data division circuit
included. The digital data dividing circuit of the present embodiment has 8
Bit digital data (DIGITAL DATA-1 (LSB) ~
DIGITAL DATA-8 (MSB)), so SPC / bi
The t-1 to SPC / bit-8 circuits have data
Bit data of digital data (DIGITAL VIDEO-1 to DIG
ITAL VIDEO-8) is input. The SPC / bit circuit is a clock generator.
Clock signal (CK) supplied from the data CLK_GEN
40, CK40B, CK20, CK20B, CK10 and
And CK10B), 80 MH for each bit
z to convert digital data input serially into parallel
In other words, 8 parallel digital data at 10MHz
Output. Here, the digital data division of this embodiment
Explanation of SPC / bit circuit which is a component of circuit
I do. Please refer to FIG. FIG. 2 shows a digital camera according to the present embodiment.
Clock division generator CLK_GE
N_L and least significant bit of digital data (DIGITAL
SPC / bit-1 circuit to which DATA-1) is input is shown.
ing. In addition, digital data (DIGITAL DATA-2 to DIGITAL
TAL DATA-8) input SPC / bit times
The road is similar to the SPC / bit-1 circuit shown in FIG.
is there. As shown in FIG. 2, in this embodiment, the SPC
/ Bit-1 circuit is a first stage circuit (Stage)
1), the second stage circuit (Stage 2), and the third stage circuit
It has a stage circuit (Stage 3). The SPC / bit-1 circuit has seven SPC bases.
It has this unit. The first stage circuit has one S
PC basic unit, the second stage circuit is 2
3rd stage round
The road has four SPC basic units. For the SPC basic unit of the first stage circuit
Are the clock generators CLK_GEN_L and C
From LK_GEN_R, a 40 MHz clock signal (CK
40) and its inverted clock signal (CK40B).
Be paid. Input of first stage SPC basic unit
(IN) contains 80MHz digital data from outside
Is entered. First of the SPC / bit-1 circuit shown in FIG.
To input (IN) of SPC basic unit of stage circuit
Is for external 80 MHz 8-bit digital data.
The least significant bit (DIGITAL DATA-1) is input. 1st
Output OUT1 of the SPC basic unit of the stage circuit and
From OUT2, two SPC basics of the second stage circuit
40 MHz digital signal to each input (IN) of the unit
Output data. The two SPC basic units of the second stage circuit
Clock generators CLK_GEN_L and
Clock signal from CLK_GEN_R and CLK_GEN_R
(CK20) and its inverted clock signal (CK20)
B) is supplied. Each SPC basic unit of the second stage circuit
From the output OUT1 and OUT2 of the unit, the third stage
Input (IN) of the four SPC basic units of the storage circuit
To output 20 MHz digital data. Four SPC basic units of the third stage circuit
Clock generators CLK_GEN_L and
10 MHz clock signal from CLK_GEN_R
(CK10) and its inverted clock signal (CK10)
B) is supplied. Each SPC basic unit of the third stage circuit
10MHz from the output OUT1 and OUT2 of the knit
Is output. The remaining upper 7 bits of the digital data
(DIGITAL DATA-2 to DIGITAL DATA-8)
SPC / bit-2 to SPC / bit-8 circuit applied
The above-described operation is also performed in
/ Bit circuit SPC basic unit of the third stage circuit
Output signals OUT1 and OUT2
Digital data is output. FIG. 3 shows the digital data of this embodiment.
SPC basics constituting SPC / bit circuit of data division circuit
The circuit configuration of the unit will be described. Please refer to FIG.
You. FIG. 3 shows a circuit configuration of one SPC basic unit.
Shown in blocks. In this embodiment,
Shows that all the SPC basic units have the structure shown in FIG.
Have However, SPC basics for each stage circuit
The units have different operating frequencies, so they are different
It may be configured with transistors having characteristics.
No. In the SPC basic unit shown in FIG.
DL and L-DL are latch circuits called D latch circuits.
Road. H-DL is such that the input latch signal is Hi.
A D-latch circuit that latches an input signal (IN).
L-DL is input when the input latch signal is Lo.
This is a D latch circuit that latches a signal (IN). Here, referring to FIG.
The circuit configuration of the H circuits DL and L will be described.
Note that a D latch circuit other than that described with reference to FIG.
No. FIG. 4A shows a D latch circuit HDL.
FIG. 4B shows a D latch circuit L-DL.
The D latch circuits H-DL and L-DL have 2
Clocked inverter circuit and one inverter
Circuit. The clocked inverter circuit
Clock signal and inverted clock signal
An operating inverter circuit. FIG. 4 (C) shows the present embodiment.
Circuit diagram of the clocked inverter circuit
Good. D latch circuits H-DL and L-DL
Is a clock signal (CK) and its inverted clock signal
(CKB) is input. In the present embodiment, the D
The switch circuits H-DL and L-DL provide a clock signal (C
K) corresponds to the latch signal. Also, the D latch circuit H-
DL is the input IN when the clock signal (CK) is Hi.
Latches the input signal input from the
Is output. In addition, the D latch circuit L-DL uses a clock
When the signal (CK) is Lo, the input from the input IN
The signal is latched and the signal is output from the output OUT. Referring now to FIG. 1, FIG. 2 and FIG.
The operation of the digital data division circuit of the present embodiment is
This will be described in detail using a mining chart. 5 shown in FIG.
The clock chart CLK_
Signals input to GEN_L and CLK_GEN_R
As a 40 MHz clock signal (CK40) (CL
Each SPC from K_GEN_L and CLK_GEN_R
/ Bit input to 40 MHz clock signal.
), Its inverted signal (CK40B) and reset signal
(RES) is shown. The timing chart of FIG.
20M input to each SPC / bit from LK_GEN
Hz clock signal, 10 MHz clock signal (CK
10) is shown. Further, SPC / bit-1 circuit to SPC /
Serial 80MHz 8 input to bit-8 circuit
Least significant bits (A, B, C,
..., A ', B', C ', ..., A ", B", C ", ...)
Have been. In addition, one digital data (for example, A)
Has a data length of 12.5 nsec. Further, in the timing chart of FIG.
OUT100 and OUT2 of each SPC / bit circuit
00 (Stage 1), OUT110, OUT120,
OUT210 and OUT220 (Stage 2),
And OUT111 (PAO), OUT112 (PE
O), OUT121 (PCO), OUT122 (PG
O), OUT211 (PBO), OUT212 (PF
O), OUT221 (PDO) and OUT222
Digital signal output from (PHO) (Stage 3)
No. is indicated. As shown in the timing chart of FIG.
The SPC basic unit of each Stage is input
Reduce the frequency of digital data by half (in other words,
And double the data length) and two parallel digital
Sequentially converted to a digital signal. First, the Stage of each SPC / bit circuit
One SPC basic unit enters serially at 80 MHz.
Digital data to be input is converted to parallel 40 MHz data.
Digital data, OUT100 and OUT20.
Input of two SPC basic units from 0 to Stage2
(IN). For example, at 80 MHz
Digital data (A and B, which are actually input)
Data length of 12.5 nsec) to 40 MHz parameters.
Two digital data (A and B, respectively)
Data length of 25 nsec). Stage 2 of each SPC / bit circuit
SPC basic units are serially input at 40 MHz.
Input digital data into a parallel 20 MHz digital
Output data, OUT110, OUT120, O
Stage 3 from UT210 and OUT220
Are output to the SPC basic units. For example, 4
Digital data serially input at 0 MHz (A
And C, each having a data length of 25 nsec) at 20 MH
z parallel digital data (A and C,
Each data length is converted to 50 nsec). Furthermore, the Stag of each SPC / bit circuit
e3 SPC basic unit serially at 20MHz
Input digital data is converted to parallel 10 MHz data.
Digital data, OUT111 (PAO), OU
T112 (PEO), OUT121 (PCO), OUT
122 (PGO), OUT211 (PBO), OUT2
12 (PFO), OUT221 (PDO), and OU
Each is output from T222 (PHO). For example, 2
Digital data serially input at 0 MHz (A
And E, each having a data length of 50 nsec) at 10 MH
z parallel digital data (A and E,
Each data length is converted to 100 nsec). Therefore, the outputs PAO, PBO, PCO, P
From DO, PEO, PFO, PGO, PHO
Output 10 MHz digital data.
You. The above operation is performed in all the SPC / bit circuits.
Done and as a result, serially input 80 MHz
8-bit digital data consists of eight parallel 10M
Hz 8-bit digital data.
You. Note that, in the present embodiment, the digital
The data division circuit is a serial 80 MHz 8-bit data
Digital data into eight parallel 10 MHz 8-bit
Although the case of converting to digital data has been described,
The digital data division circuit of the present invention is limited to this case.
Can be applied. The digital data dividing circuit according to the present invention has mH
digital data serially input with zyPieces
Parallel (m.2-y) Convert to digital data of Hz
Can be output. Note that m is a positive number and y is a natural number.
is there. In this case, the digital data dividing circuit of the present invention
Operated by multiple clock signals at (m / 2) Hz or lower
It is understood that can be. Note that the clock signal is (m / 2) Hz or less.
(M ・ 2-y) Multiple clock signals above Hz are used
Will be. Also, the digital data dividing circuit of the present invention
If the digital data to be handled is x bits,
SPC to which each bit of digital data is input
/ Bit circuit is SPC / bit-1 circuit to SPC / b
The number is x up to the it-x circuit. In addition, each SPC / bi
The t circuit has the number of SPC basics represented by the following equation (1).
It has a unit. X is 2 or more
It is a natural number. [Formula 1]More specifically, the first stage circuit includes one SP
C basic unit, 2nd stage circuit
The k-th stage circuit
Is 2 k-1Pcs.
Tage circuit is 2y-1Has SPC basic units
You. Note that k is a natural number from 1 to y. Each bit digital of x-bit digital data
Data is input to each SPC / bit circuit, and each SP
The k-th stage circuit of the C / bit circuit is 2k-1Pieces of Syria
Halves the frequency of the digital data input to the
And 2kIs converted to parallel digital data,
Each SPC basic unit of the (k + 1) stage circuit
Output digital data to the Note that the last stage
The digital circuit provides each bit as the output of the digital data division circuit.
Output digital data. As described above, the digital data
The dividing circuit is not limited to the frequency, the number of bits, and the number of divisions. The digital data dividing circuit of the present invention
Is less than half the frequency of the input digital data.
Only a wave number clock signal is required. Therefore, the conventional
The digital data division circuit of the present invention is
Excellent qualitative, reliable and power consumption. (Embodiment 2) In this embodiment, the digital data of the present invention
Another embodiment of the dividing circuit will be described. This embodiment
The digital data dividing circuit according to the first embodiment is a digital data dividing circuit according to the first embodiment.
Added digital data sorting function to data division circuit
Things. Other configurations are the same as in the first embodiment. Referring to FIG. FIG. 6 shows the present embodiment.
The circuit configuration of the digital data division circuit is shown in the block diagram.
Have been. In the present embodiment, similarly to the first embodiment,
Handles 8-bit digital data. 8 bit of this embodiment
The digital data dividing circuit also has the same configuration as the first embodiment.
8-bit digital data input serially at MHz
(DIGITAL DATA-1 (LSB)-DIGITAL DATA-8 (MS
B)) is parallel-converted, and eight parallel
Output 10 MHz digital data. As shown in FIG. 6, the digital
The data division circuit has a digital data sorting function.
Digital data rearrangement signal (LR) and
And the inverted signal (LRB) of each SPC / bit circuit
Input to inputs LR_L and LRB_L. Here, the digital data division of this embodiment
Explanation of SPC / bit circuit which is a component of circuit
I do. Please refer to FIG. FIG. 7 shows a digital camera according to the present embodiment.
Clock division generator CLK_GE
N_L and least significant bit of digital data (DIGITAL
SPC / bit-1 circuit to which DATA-1) is input is shown.
ing. In addition, digital data (DIGITAL DATA-2 to DIGITAL
TAL DATA-8) input SPC / bit times
The path is similar to the SPC / bit circuit shown in FIG.
You. In this embodiment, as shown in FIG.
/ Bit-1 circuit has seven SPC basic units, and
Eight digital data rearrangement switches SW_LR
are doing. For connection of 7 SPC basic units
This is the same as in the first embodiment. FIG. 8 shows the digital data of this embodiment.
FIG. 3 shows a circuit diagram of a data rearrangement switch SW_LR. This implementation
In the embodiment, SW_LR is a P-channel transistor.
(Pch Tr) and N-channel transistor (N
ch Tr) and two analog switches
are doing. The digital data sorting switch of the present embodiment
Switch SW_LR is a signal input to the inputs LR and LRB.
Signal at either input P1 or input P2
Can be output from the output P3. When LR = Hi and LRB = Lo, the digital
The data rearrangement switch SW_LR is input to P1.
Digital data to be output from P3. Also, LR =
When Lo and LRB = Hi, digital data sorting
Switch SW_LR is the digital data input to P2.
Is output from P3. The operation of the digital data division circuit of the present embodiment
The operation will be described using a timing chart. See FIG. 9
I do. Output O of SPC basic unit of third stage circuit
UT111, OUT112, OUT121, OUT12
2, OUT211, OUT212, OUT221, and
And OUT222 are the same as in the first embodiment.
See Embodiment 1. Third stage circuit of each SPC / bit circuit
SPC basic unit is serial input at 20MHz
Digital data of 10MHz
Data, and convert them to OUT111, OUT112, OU
T121, OUT122, OUT211, OUT21
2, OUT221 and OUT222 respectively
Power. Input to the digital data rearrangement switch
Digital signal when LR = Hi and LRB = Lo
Data rearrangement switch SW_LR is input to P1
Digital data is output from P3. Therefore, in FIG.
As shown in the timing chart, the output PAO, PEO,
From PCO, PGO, PBO, PFO, PDO, PHO
Respectively represent digital data A, E, C, G, B,
F, D, and H are output. Input to the digital data rearrangement switch
Digital signal when LR = Lo and LRB = Hi
Data rearrangement switch SW_LR is input to P2
Digital data is output from P3. Therefore, in FIG.
As shown in the parentheses of the timing chart, the output PAO, P
EO, PCO, PGO, PBO, PFO, PDO, PH
From O, digital data H, D, F, B,
G, C, E, and A are output. The above operation is performed in all the SPC / bit circuits.
Done and as a result, serially input 80 MHz
8-bit digital data is divided into 8 parameters of 10 MHz.
Will be converted to real 8-bit digital data.
You. As described above, the digital data rearrangement switch
By controlling the signal LR input to the switch,
Of digital data output from the
Can be replaced. In this embodiment, the digital data
Control the signal LR input to the data rearrangement switch.
The data output from the digital data division circuit.
Digital data is rearranged, but from outside
After sorting the input digital data in advance
The method of inputting can also be implemented. Especially this
The method is similar to that of the digital data division circuit of the first embodiment.
Not have a digital data sorting switch
Useful for embodiments. (Embodiment 3) In this embodiment, the above-described Embodiment 1
Or two digital data division circuits
When used in the drive circuit of a liquid crystal display device
explain. Referring to FIG. FIG. 10 shows the present embodiment.
Schematic block diagram of an active matrix liquid crystal display device
FIG. 1001 is a source signal line drive circuit A,
Reference numeral 1002 denotes a source signal line driving circuit B. 1003 is
This is a gate signal line drive circuit. 1004 is active
It is a tricks circuit. 1005 is the digital data division time
And the digital data described in the second embodiment.
It has a data sorting function. The source signal line driving circuit A 1001 is
Register circuit (240 stages x 2 shift registers
Circuit) 1001-1, latch circuit 1 (960 × 8 digital
Latch circuit) 1001-2, latch circuit 2 (960 ×
8 digital latch circuits) 1001-3, selector circuit 1
(240 selector circuits) 1001-4, D / A conversion circuit
Road (240 D / A conversion circuit (also referred to as DAC)) 10
01-5, selector circuit 2 (240 selector circuits) 1
001-6. In addition, buffer circuits and level
It has a shifter circuit (neither is shown). Ma
For convenience of explanation, the DAC 1001-5 has a level shift function.
Data circuit is included. The shift register circuit 1001-1 has a clock.
Input signal (CK) and start pulse (SP)
Is done. Digital data is stored in the latch circuit 1 (1001-2).
The frequency is reduced to 10 MHz by the data division circuit 1005.
8 parallel 8-bit digital data
Is forced. A latch signal is supplied to the latch circuit 2 (1001-3).
(Latch Signal) is input. SEREC
The selection signal (Select) is supplied to the data circuit 1 (1001-4).
Signal) is input. D / A conversion circuit 100
1-5 has a high potential power supply (DC_VIDEO_H),
Power supply (DC_VIDEO_L), offset power supply (D
C_VIDEO_M), reset pulse (ResA and
And ResB) are input. Also, the selector circuit 2 (1
001-6) includes a selection signal (Select Signa).
l) is input. The source signal line driving circuit B1002
It has the same configuration as the signal line driver circuit A1001. What
Note that the source signal line driver circuit A1001 is an odd-numbered source
Video signal (grayscale voltage signal) to the
Signal line drive circuit B1002 is an even-numbered source signal.
A video signal is supplied to the line. The active matrix of the present embodiment
In the liquid crystal display device of the type, due to the circuit layout,
The two sources sandwich the upper and lower sides of the active matrix circuit.
Source signal line drive circuit A and source signal line drive circuit B
However, if possible on the circuit layout,
Only one line drive circuit may be provided. Reference numeral 1003 denotes a gate signal line driving circuit.
Yes, shift register circuit, buffer circuit, level shift
(Not shown). The active matrix circuit 1004 has 1
It has 920 × 1080 (horizontal × vertical) pixels. each
Each pixel is provided with a pixel TFT (thin film transistor)
The source signal line is provided in the source region of each pixel TFT.
A gate signal line is electrically connected to the gate electrode.
You. A pixel electrode is provided in the drain region of each pixel TFT.
It is electrically connected. Each pixel TFT is connected to each pixel TF
T to the pixel electrode electrically connected to T
Pressure) is controlled. A video signal (floor) is applied to each pixel electrode.
Control voltage) is supplied between each pixel electrode and the counter electrode.
A voltage is applied to the mixed liquid crystal to drive the liquid crystal. In this embodiment, the digital data dividing circuit
1005 has an external 80 MHz 8-bit digital
The data is entered. Digital data division circuit 1005
Is an 80 MHz 8-bit digital input from outside
Data is converted from serial to parallel, and eight parallel
10MHz digital data to source signal line drive circuit
Supply. Here, the active matrix of the present embodiment
The operation of the liquid crystal display device will be described step by step. First, the source signal line side driving circuit A1001
Will be described. For the shift register circuit 1001-1
Clock signal (CK) and start pulse (SP)
Is entered. The shift register circuit 1001-1
Clock signal (CK) and start pulse (S
P) to sequentially generate timing signals based on
Timing signals to subsequent circuits through circuits (not shown)
No. will be supplied sequentially. The data from the shift register circuit 1001-1 is
The imaging signal is buffered by a buffer circuit or the like.
You. The source signal line to which the timing signal is supplied
Load capacitance because many circuits or elements are connected
(Parasitic capacitance) is large. Because of this large load capacity,
The rising or falling edge of the slip timing signal
This buffer circuit is provided to prevent “dulling”. The tie buffered by the buffer circuit is provided.
The mining signal is supplied to the latch circuit 1 (1001-2).
It is. Latch circuit 1 (1001-2) is an 8-bit digital
Latch that processes total data (8-bit digital data)
The road has 960 stages. Latch circuit 1 (1001
-2) when the timing signal is input, the present invention
8 bit digital data supplied from the digital data division circuit
Data is sequentially captured and stored. All switches of the latch circuit 1 (1001-2)
Digital data write to latch circuit once
The time until the end of the operation is called a line period. sand
That is, in the case of forward scanning, the latch circuit 1 (1001-
2) Digital in the latch circuit of the leftmost stage in
From the time data writing starts, the rightmost switch
Completes writing digital data to the latch circuit of the stage
The time interval up to the point in time is the line period. actually
Is the period in which the horizontal retrace period is added to the above line period
It may be called a line period. After the end of one line period, the shift register
In accordance with the operation timing of the road 1001-1, the latch
Latch signal (Latch Signa)
l) is supplied. At this moment, the latch circuit 1 (1001
The digital data written and held in -2) is
It is sent to the latch circuit 2 (1001-3) all at once,
To the latch circuits of all stages of the switch circuit 2 (1001-3).
Written and retained. The digital data is stored in the latch circuit 2 (1001).
To the latch circuit 1 (1001-2) that has finished sending to
Is the timing from the shift register circuit 1001-1
Based on the signal, again the digital data division circuit of the present invention
The digital data supplied from the
You. During the second one line period, the latch
Written and held in the circuit 2 (1001-3)
Digital data is sent to the selector circuit 1 (1001-4).
Therefore, the D / A conversion circuit (DAC) 100 is sequentially selected.
1-5. In the present embodiment, the selector
In the path 1 (1001-4), one selector circuit
Correspond to four source signal lines. The selector circuit is described in detail by the present applicant.
In Japanese Patent Application No. 9-286098, which is a patent application by
What has been done can also be used. The selector circuit 1 (1001-4) receives the input
1 line depending on the select signal
Four sources, one quarter of the scanning period (horizontal scanning period)
Digital data corresponding to the signal line is selected and output.
You. In the selector circuit 1001-4 of this embodiment,
In this case, one selector circuit is provided for every four source signal lines.
Is provided. Also, each quarter of the one-line scanning period
First, the latch circuit 2 (1001-
8 bit digital data supplied from 3) is selected
You. The selection by the selector circuit 1 (1001-4)
8-bit digital data is supplied to DAC 1001-5.
Be paid. In this embodiment, what kind of D / A conversion circuit is used
May be used, but a patent application filed by the present applicant
D / A conversion circuit described in Hei 10-344732
Preferably, a road is used. Output from D / A conversion circuit 1001-5
Analog data (gray scale voltage) is supplied to the selector circuit 2 (1
001-6), the selector circuit 1 (100
In the same way as in 1-4), it is selected every 1/4 line period,
Is supplied to the source signal line. Analog data supplied to source signal line
Is the active matrix connected to the source signal line.
Is supplied to the source region of the pixel TFT of the pixel circuit. Reference numeral 1002 denotes a source signal line drive circuit B.
The configuration is the same as that of the source signal line driving circuit A1001.
It is. The source signal line driving circuit B1002 has an even-numbered
To supply analog data to the source signal line. In gate signal line driving circuit 1003
Is a timing signal from a shift register (not shown)
Is supplied to a buffer circuit (not shown),
Are supplied to the signal lines (scanning lines). For the gate signal line,
The gate electrode of the pixel TFT for one line is connected
Instead of turning on all pixel TFTs for one line at the same time.
The buffer circuit must have a large current capacity.
Things are used. As described above, the gate signal line driving circuit 100
3 by the scanning signal from the corresponding pixel TFT.
Is performed, and the source signal line driving circuit 1001 and
Analog data (gradation voltage) from the pixel TF
The liquid crystal molecules are supplied to T to drive the liquid crystal molecules. As in the present embodiment, the digital data of the present invention is used.
Data division circuit into an active matrix liquid crystal display
Used to process high frequency digital data
it can. Here, the present embodiment explained in the present embodiment
Active matrix with digital data division circuit
An example of a method for manufacturing a liquid crystal display device will be described below. This implementation
In the form, multiple TFTs are formed on a substrate having an insulating surface.
Active matrix circuit, source signal line drive circuit
Circuit, gate signal line drive circuit, digital data of the present invention
Forming split circuits and other peripheral circuits on the same substrate
Examples are shown in FIGS. In the following example,
One pixel TFT of the active matrix circuit and the other circuit
(Source signal line drive circuit, gate signal line drive circuit, digital
Basic circuit of the total data division circuit and other peripheral circuits)
Is formed simultaneously with a CMOS circuit.
In the following example, the P channel is used in the CMOS circuit.
A single TFT and a single N-channel TFT
In the case where a gate electrode is provided, the manufacturing process is explained.
As will be explained, double gate type and triple gate type
CMOS circuit with TFT with multiple gate electrodes
Can be similarly manufactured. In the following example,
The pixel TFT is a double gate N-channel TFT.
As a single gate, triple gate, etc. TFT
Is also good. Referring to FIG. First, the insulating surface
A quartz substrate 5001 is prepared as a substrate having. quartz
Using a silicon substrate with a thermal oxide film instead of a substrate
You can also. Once an amorphous silicon film is formed on a quartz substrate
Forming it and thermally oxidizing it completely to form an insulating film
You may take. Furthermore, a silicon nitride film is formed as an insulating film.
Quartz substrate, ceramic substrate or silicon substrate
May be used. Next, a base film 5001 is formed. Book
In the embodiment, the base film 5001 is formed of silicon oxide (Si
OTwo) Was used. Next, an amorphous silicon film 5003
To form The amorphous silicon film 5003 is a final film
Thickness (thickness considering film reduction after thermal oxidation) is 10 to 75 n
m (preferably 15 to 45 nm, more preferably 25 n
m). Note that the formation of the amorphous silicon film 5003 is
It is important to thoroughly control the impurity concentration in the film
It is important. In the case of the present embodiment, the amorphous silicon film 500
3, C (charcoal), which is an impurity that hinders subsequent crystallization,
Concentration) and N (nitrogen) are 5 × 1018at
oms / cmThreeLess than (typically 5 × 1017atoms
/ CmThreeBelow, preferably 2 × 1017atoms / cmThree
Below), O (oxygen) is 1.5 × 1019atoms / cm
ThreeLess than (typically 1 × 1018atoms / cmThreeLess than,
Preferably 5 × 1017atoms / cmThreeBelow)
And manage it. Because each impurity has a higher concentration
If present, they have a negative effect on later crystallization and
This is because it causes deterioration of later film quality. This specification
The concentration of the above-mentioned impurity element in the film is SIMS
Determined by the minimum value in the measurement result of (mass secondary ion analysis)
Is defined. In order to obtain the above configuration, this embodiment is used.
The low pressure thermal CVD furnace periodically performs dry cleaning,
It is desirable to clean the deposition chamber. Dry
Leaning is performed in a furnace heated to about 200 to 400 ° C.
100-300 sccm ClFThree(Chlorine fluoride) gas
And the fluorine generated by the thermal decomposition
Cleaning may be performed. According to the knowledge of the present applicant, the furnace temperature 3
00 ° C and ClFThreeThe gas flow rate is 300 sccm
In the case of a deposit of about 2 μm thick (mainly silicon
Can be completely removed in 4 hours. The hydrogen in the amorphous silicon film 5003
Concentration is also a very important parameter, reducing hydrogen content
It seems that a film with good crystallinity can be obtained by suppressing the temperature. That
Therefore, the amorphous silicon film 5003 is formed under reduced pressure thermal CVD.
Method. In addition, optimize the film forming conditions
Thus, a plasma CVD method can be used. Next, crystallization of the amorphous silicon film 5003
Perform the process. As means for crystallization, JP-A-7-1306
The technique described in Japanese Patent Publication No. 52 is used. Examples 1 and 2 of the publication
Either of the means of the second embodiment and the second embodiment may be used.
Are the technical contents described in Embodiment 2 of the publication (Japanese Patent Laid-Open No.
No. 78329 is preferred. The technology described in JP-A-8-78329
First, a mask insulating film 5 for selecting a region to which a catalyst element is added is selected.
004 is formed to a thickness of 150 nm. Mask insulating film 5004
Has multiple openings for adding catalytic elements
I have. The position of the crystal region is determined by the position of this opening
(FIG. 11B). The crystal of the amorphous silicon film 5003
Contains nickel (Ni) as a catalyst element to promote
Solution (Ni acetate ethanol solution) 5005
It is applied by a coating method. Note that nickel is used as a catalyst element.
In addition to Kel, cobalt (Co), iron (Fe), palladium
Um (Pd), germanium (Ge), platinum (Pt),
Copper (Cu), gold (Au), or the like can be used (FIG. 1).
1 (B)). The step of adding the catalyst element is performed by a resist
Ion implantation using a plasma mask or plasma doping
The following method can also be used. In this case,
Control of the growth distance of the lateral growth area described later
This makes it easy to construct a miniaturized circuit.
Technology. After the catalyst element addition step is completed,
After dehydrogenation at 450 ° C for about 1 hour, inert atmosphere,
500 to 960 in a hydrogen atmosphere or an oxygen atmosphere
4 ° C to 24 ° C (typically 550 to 650 ° C)
Heat treatment for the crystal of the amorphous silicon film 5003
Perform the conversion. In this embodiment, the temperature is 12
Perform heat treatment for a time. At this time, the crystal of the amorphous silicon film 5003
Of the nuclei generated in the nickel-added region 5006
Progresses preferentially from the substrate surface of the substrate 5001
Crystal region 50 made of a polycrystalline silicon film grown in parallel
07 is formed. This crystal region 5007 is defined as a lateral growth region.
Call. In the lateral growth region, individual crystals are relatively aligned.
Advantages of excellent overall crystallinity due to aggregation
There is. Note that without using the mask insulating film 5004,
Ni acetic acid solution is applied to the entire surface of the amorphous silicon film for crystallization
It can also be done. Referring to FIG. Next, the catalytic element
The gettering process. First, the phosphorus ion
Selective grouping. Formation of mask insulating film 5004
Then, phosphorus doping is performed. Then,
Not covered with the mask insulating film 5004 of polycrystalline silicon film
Only the portion 5008 is doped with phosphorus (these
Is referred to as a phosphorus-added region 5008). At this time,
The accelerating voltage and the thickness of the oxide mask.
Optimized so that phosphorus does not penetrate the mask insulating film 5004
To do. This mask insulating film 5004 is not necessarily oxidized.
Although it is not necessary to use a film, the oxide film can be stained even if it touches the active layer directly.
It is convenient because it does not cause dyeing. The dose of phosphorus is 1 × 1014From 2 x 1
015ions / cmTwoIt is good to be about. In this embodiment
Is 2 × 1015ions / cmTwoThe dose of AEON DO
This was performed using a ping device. The accelerating voltage at the time of ion doping is 10
keV. With an accelerating voltage of 10 keV, phosphorus
Almost pass through 150nm mask insulating film
I can't. Referring to FIG. Next, at 600 ° C
1 to 12 hours (in the present embodiment, 12:00
During) thermal annealing, gettering of nickel element
Was. By doing so, the arrow shown in FIG.
As shown in the figure, nickel is absorbed by phosphorus.
And At a temperature of 600 ° C, phosphorus atoms
Does not move, but nickel atoms are several hundred μm
It can move a degree or more. this
Phosphorus is the best source for nickel gettering
It can be understood that it is one of the prime. Next, referring to FIG.
The step of patterning the film will be described. At this time,
Addition region 5008, that is, nickel is getterin.
So that no marked areas remain. In this way,
Activity of polycrystalline silicon film containing almost no nickel element
The active layers 5009 to 5011 were obtained. The resulting polycrystalline silicon
The active layers 5009 to 5011 of the recon film are used later to activate the TFT.
Layer. Referring to FIG. Active layer 5009
After forming ~ 5011, insulation containing silicon on it
A gate insulating film 5012 is formed to a thickness of 70 nm.
And 800 to 1100 ° C. in an oxidizing atmosphere.
(Preferably 950 to 1050 ° C.)
The boundary between the active layers 5009 to 5011 and the gate insulating film 5012
A thermal oxide film (not shown) is formed on the surface. After the gate insulating film is formed,
The gate insulating film is removed, and a gate insulating film is further formed.
By doing so, the digital data division circuit and the drive of the present invention
Of gate insulating film in areas where high-speed operation such as
The film thickness may be reduced. Further, for gettering the catalytic element,
Heat treatment (catalyst element gettering process)
It may be performed in stages. In that case, the heat treatment is in the processing atmosphere
Halogen element contained in the catalyst
Uses the elementary gettering effect. In addition, halogen element
In order to obtain a sufficient gettering effect due to
Heat treatment at a temperature above 700 ° C is preferred
No. Below this temperature, halogen compounds in the treatment atmosphere
Decomposition becomes difficult and no gettering effect can be obtained
There is fear. In this case, a gas containing a halogen element
Typically, HCl, HF, NFThree, HBr, C
lTwo, ClFThree, BClTwo, FTwo, BrTwoIncluding halogen
Use one or more compounds selected from
be able to. In this step, for example, HCl is used.
The nickel in the active layer gets
Into volatile nickel chloride into the atmosphere
It is considered to be separated and removed. Also, halogen elements
When performing the gettering process of the catalyst element using
The catalyst element gettering process is performed by using the mask insulating film 50.
04 and before patterning the active layer.
May be. Also, gettering process of catalytic element
May be performed after patterning the active layer.
Also, combining any gettering processes
May be. Next, aluminum (not shown) is used as a main component.
Metal film to be formed, and the gate
Form an electrode prototype. In the present embodiment, a 2 wt%
Aluminum film containing indium formed to 400nm
did. Further, impurities for imparting conductivity are added.
The gate electrode is formed by the polycrystalline silicon film
Is also good. Next, reference is made to JP-A-7-135318.
Porous anodic oxide films 5013-5020,
Porous anodic oxide films 5021 to 5024 and gate electrode 5
Nos. 025 to 5028 are formed (FIG. 12B). Thus, the state shown in FIG. 12B is obtained.
And then the gate electrodes 5025-5028 and porous
Gate insulation using the extreme oxide films 5013 to 5020 as a mask
The film 5012 is etched. And porous anodizing
The films 5013 to 5020 are removed, and the state of FIG.
obtain. Note that 5029 to 5031 in FIG.
Is the gate insulating film after processing. Referring to FIG. Next, one conductive
Of adding an impurity element for imparting the impurity. With impurity elements
Then, if it is an N channel type, P (phosphorus) or As (arsenic)
Element), for P type, B (boron) or Ga (gallium)
May be used. In this embodiment, the N channel type and the P channel
Impurity addition for forming channel type TFT
This is performed in two steps. First, an N-channel type TFT is formed.
For the purpose. First, the first impurity addition
(In this embodiment, P (phosphorus) is used.)
Perform at about 0 keV, n-Form an area. This n-region
Means that the P ion concentration is 1 × 1018atoms / cmThree~ 1
× 1019atoms / cmThreeAdjust so that Further, the second impurity addition is performed at a low accelerating voltage.
Perform at about 10 keV, n+Form an area. At this time,
Gate insulating film functions as a mask due to low accelerating voltage
I do. Also, this n+In the area, the sheet resistance is 500Ω or less.
It is adjusted to be lower (preferably 300Ω or less). Through the above steps, a CMOS circuit is formed.
Region and drain region of N-channel TFT
5033 and 5034, low concentration impurity region 5037,
A channel formation region 5040 is formed. The pixel T
A source region of an N-channel TFT constituting the FT, and
Drain regions 5035 and 5036, low concentration impurity region
Regions 5038 and 5039, channel forming regions 5041 and
And 5042 are determined (FIG. 13A). In the state shown in FIG.
The active layer of the P-channel type TFT constituting the S circuit is N-channel type.
It has the same configuration as the active layer of the channel type TFT. Next, as shown in FIG.
A resist mask 5043 is provided to cover the tunnel type TFT,
P-type impurity ions (in the present embodiment, boron is
Used). This step is similar to the above-described impurity adding step.
It is performed in two steps, but the N-channel type is changed to the P-channel type.
Need to be inverted, the concentration of P ions added
B (boron) ions of several times the concentration are added. The P channel constituting the CMOS circuit in this manner
Source and drain regions 5045 and
And 5044, low concentration impurity region 5046, channel type
A formation region 5047 is formed (FIG. 13B). In addition, impurities for imparting conductivity are added.
Gate electrode formed by added polycrystalline silicon film
If the formation of low-concentration impurities, known sidewalls
A structure may be used. Next, furnace annealing, laser annealing
Impurities, depending on the combination of
Activate ON. At the same time, the activity
Damage to the stratum corneum is also repaired. Referring to FIG. Next, the first interlayer
A silicon oxide film and a silicon nitride film as the insulating film 5048
After forming a laminated film and forming a contact hole,
Form source and drain electrodes 5049-5053
To achieve. Note that an organic resin is used as the first interlayer insulating film 5048.
A fat film can also be used. Referring to FIG. Next, a second interlayer insulating film
5054 is formed of a silicon nitride film. And then
The third interlayer insulating film 5056 made of a mechanical resin
It is formed to a thickness of 3 μm. As the organic resin film, poly
An imide, an acryl, a polyimide amide, or the like is used.
The advantage of the organic resin film is that the film formation method is simple and easy.
The parasitic capacitance can be reduced because the dielectric constant is low
That it can be reduced, and that it has excellent flatness.
You. In addition, an organic resin film other than the above may be used.
it can. Next, a part of the third interlayer insulating film 5056 is etched.
The upper part of the drain electrode 5053 of the pixel TFT.
Black matrix 5055 with a second interlayer insulating film
To form In the present embodiment, the black matrix 50
For 55, Ti (titanium) was used. Note that this embodiment
State between the pixel TFT and the black matrix
A capacitance 5058 is formed. Next, the second interlayer insulating film 5054 and the third
A contact hole is formed in the interlayer insulating film 5056, and a pixel is formed.
The electrode 5057 is formed to a thickness of 120 nm. The book
Embodiment is a transmission type active matrix liquid crystal display device
And the conductive film forming the pixel electrode 5057
Then, a transparent conductive film such as ITO is used. Next, the entire substrate is heated at 350 ° C. in a hydrogen atmosphere.
By heating for 1 to 2 hours and hydrogenating the whole device,
Dangling bonds (particularly in the active layer)
To compensate. In addition, this hydrogenation process
May be performed using hydrogen produced by the above. Through the above steps, the CMOS circuit is formed on the same substrate.
Matrix with circuit and pixel matrix circuit
Board is completed. Next, the accessor fabricated by the above-described steps is used.
Active matrix based on active matrix substrate
The steps for manufacturing a liquid crystal display device will be described. The active matrix in the state shown in FIG.
An alignment film 5059 is formed on a substrate. In this embodiment,
Polyimide was used for the alignment film 5059. Next, the facing group
Prepare a board. The opposite substrate is a glass substrate 5060, transparent
A counter electrode 5061 and an alignment film 5062 made of a conductive film
Be composed. In this embodiment, the alignment film is formed of polysilicon.
A mid film was used. After the alignment film is formed, a rubbing treatment is performed.
gave. In this embodiment, the alignment film is relatively large.
Polyimide having a pretilt angle was used. Next, the active matrix having undergone the above steps
A matrix substrate and a counter substrate are formed by a known cell assembly process.
Paste via sealing material or spacer (both not shown)
Match. After that, liquid crystal 5063 is injected between both substrates.
Then, it is completely sealed with a sealant (not shown). Real truth
In the embodiment, a nematic liquid crystal is used as the liquid crystal 5063. Therefore, the transmission type as shown in FIG.
Of the active matrix type liquid crystal display device is completed. It should be noted that the amorphous silicon described in the present embodiment is
Instead of the method of crystallizing the film, laser light (typically
Is the excimer laser light)
Crystallization may be performed. In place of using a polycrystalline silicon film,
, Smart Cut, SIMOX, ELTRAN
Other SOI structures (SOI substrates) such as
A process may be performed. Referring now to FIG. 19 and FIG.
Operation results of the active matrix type liquid crystal display device of the embodiment
The result is explained. FIG. 19 shows the digital
Oscilloscope diagram when operating the data division circuit
It is shown. FIG. 19 shows a clock generator CLK.
Clock from _GEN_L or CLK_GEN_R
The output waveform of the signal is shown. In the figure, Ref1 is CK
It is an output waveform of 40_O (about 40 MHz), and Ref2
Is the output waveform of CK20_O (about 20 MHz),
ef3 is the output waveform of CK10_O (about 10 MHz)
You. Ref5 is a reset pulse (RES).
Ref4 uses the reset pulse for digital data.
It is a signal waveform actually measured in the split circuit. FIGS. 20 (A), (B) and (C) show
Least significant bit of 8-bit digital data is input
5 shows an output waveform in an SPC / bit-1 circuit.
You. FIG. 20A shows SPC / bit-1 times.
About input to the SPC basic unit of Stage 1 of the road
40MHz clock signal CK40 (Ref1) and
80MHz digital data (Ref2), and O
Output from UT100 and OUT200 respectively
Two 40 MHz parallel digital data (Re
f3 and Ref4) are shown. Also, reset
The pulse (Ref5) is shown. The input IN of the SPC / bit-1 circuit includes:
80MHz digital data (Ref2) is input
You. Is this 80MHz digital data the leftmost pulse?
Hi, Lo, Lo, Hi, Lo, Lo, Hi,
Hi is serial digital data. In addition, this
80 MHz serial digital data is shown in FIG.
In the timing chart, DIGITAL DATA A, D,
G and H data are Hi and other data is Lo
This is the case when there is. From Outputs OUT100 and OUT200
Digital data (Ref3 and R
ef4), the input digital data (Ref
The frequency of 2) becomes 1/2 (about 40 MHz)
Parallel digital data (Ref3 and Ref4)
You can see how it is converted to This situation is shown in FIG.
In the timing chart, DIGITAL DATA A, D,
G and H Hi data are output OUT100 and OUT100.
Refer to the output order from 200
Good. FIG. 20B shows SPC / bit-1 times.
About the input to the SPC basic unit of Stage 2 of the road
20MHz clock signal CK20 (Ref1) and
40MHz digital data (Ref2) and output
Output from force OUT110 and OUT120 respectively
Two 20MHz parallel digital data
(Ref3 and Ref4) are shown. Also,
The reset pulse (Ref5) is shown. In FIG. 20B, the output OUT11
0 and digital output from OUT120 respectively
Looking at the data (Ref3 and Ref4),
Digital data (Ref2) is 周波 数 (approximately 2
0MHz) and two parallel digital data
(Ref3 and Ref4)
Call FIG. 20 (C) shows the SPC / bit
-1 input to the SPC basic unit of Stage 3
Clock signal CK10 (Ref1) of about 10 MHz
And 20MHz digital data (Ref2)
From output OUT111 and OUT112
Output two 10MHz parallel digital data
Data (Ref3 and Ref4) are shown. Ma
Also, a reset pulse (Ref5) is shown. In FIG. 20C, the output OUT11
1 and digital output from OUT112
Looking at the data (Ref3 and Ref4),
Digital data (Ref2) has a frequency of 1/2 (about 1).
0MHz) and two parallel digital data
(Ref3 and Ref4)
Call As described above, the digital data
The dividing circuit has a frequency of about 80
Despite high frequency of MHz, stable operation
Indicated. In addition, the digital data
The maximum operating frequency of the split circuit is 140 MHz (input data
140MHz digital data, 70MHZ clock signal
z). (Embodiment 4) This embodiment will be described with reference to Embodiment 3 described above.
Activator having a digital data dividing circuit according to the present invention.
Another example of a method for manufacturing a passive matrix liquid crystal display device
Will be described. This embodiment also has an insulating surface.
Forming multiple TFTs on a substrate
Circuit, source signal line drive circuit, gate signal line drive circuit
Path, digital data division circuit of the present invention, and other peripherals
An example in which circuits and the like are formed over the same substrate will be described. Here,
Shows an inverter circuit, which is the basic configuration of a CMOS circuit.
This will be described with reference to FIGS. Referring to FIG. The substrate 6001 is glass
Using substrates, plastic substrates, ceramic substrates, etc.
Can be In addition, silicon oxide film and silicon nitride
Silicon substrate or stainless steel with an insulating film such as a film formed on the surface
Alternatively, a metal substrate typified by a resin may be used. Of course, quartz
It is also possible to use a substrate. Then, the TFT of the substrate 6001 is formed.
Base film 6002 made of a silicon nitride film
And a base film 6003 made of a silicon oxide film is formed.
You. These underlayers are formed by plasma CVD or sputtering.
Formed, harmful to TFT from substrate 6001
In order to prevent unnecessary impurities from diffusing into the semiconductor layer.
is there. Therefore, the base film 60 made of a silicon nitride film is used.
02 to a thickness of 20-100 nm, typically 50 nm
A base film 6003 formed and further formed of a silicon oxide film
Of 50 to 500 nm, typically 150 to 200 nm
What is necessary is just to form in thickness. As a matter of course, the underlying film is formed of a silicon nitride film.
Base film 6002 or base film 6 made of a silicon oxide film
003 may be formed.
It is most desirable to have a two-layer structure in consideration of the reliability of
It was correct. Semiconductor formed in contact with base film 6003
The layers are formed by plasma CVD, low pressure CVD, sputtering, etc.
The amorphous semiconductor formed by any film forming method is
Crystallized by solidification or heat treatment
It is desirable to use a semiconductor. In addition, the film formation method
It is also possible to use a formed microcrystalline semiconductor. This
Semiconductor materials applicable here are silicon (Si), gel
Manium (Ge), silicon germanium alloy, charcoal
And other compounds such as gallium arsenide
Semiconductor materials can also be used. The semiconductor layer has a thickness of 10 to 100 nm, typically
It is formed as a thickness of 50 nm. plasma
10 to 40 at for an amorphous semiconductor film manufactured by the CVD method.
The film contains hydrogen at a ratio of om%,
Prior to the process, a heat treatment process at 400 to 500 ° C
Element is desorbed from the film to reduce the hydrogen content to 5 atom% or less.
It is desirable to keep. In addition, the amorphous silicon film
It may be formed by another manufacturing method such as a sputtering method or an evaporation method.
Is sufficient for impurity elements such as oxygen and nitrogen contained in the film.
It is desirable to reduce it. The underlying film and the amorphous semiconductor film have the same composition.
Since the base film 6002 and the base film 6 can be formed by the film method,
003, and a semiconductor layer is preferably formed continuously. It
After each film is formed, its surface is exposed to the atmosphere.
The absence of the surface prevents contamination of the surface.
As a result, one of the factors causing the variation in the characteristics of the TFT is described.
I was able to get rid of one. The step of crystallizing an amorphous semiconductor film is known in the art.
Laser crystallization technology or thermal crystallization technology
good. It is also formed by thermal crystallization technology using catalytic elements.
A crystalline semiconductor film can also be used. In addition, catalytic elements
Crystalline semiconductor formed by thermal crystallization technology using GaN
A gettering step is added to the membrane to
When the element is removed, excellent TFT characteristics can be obtained. The thus-formed crystalline semiconductor film is
Using a known photomask, a well-known patterning method
A resist mask, and dry etching
A second island-shaped semiconductor layer (active layer) 6004 and a first island
A semiconductor layer (active layer) 6005 was formed. Next, the second island-shaped semiconductor layer 6004 and the second
The surface of the island-shaped semiconductor layer 6005 and silicon oxide
Or a gate insulating film 6006 containing silicon nitride as a main component
To form The gate insulating film 6006 is formed by plasma CVD.
Formed by sputtering or sputtering, and the thickness is 10 to 200 n
m, preferably 50 to 150 nm
(FIG. 15A). Then, the second photomask is used to form the second
Island-shaped semiconductor layer 6004 and first island-shaped semiconductor layer 600
5, a resist mask 6007 covering the channel formation region;
6008 was formed. At this time,
Alternatively, a resist mask 6009 may be formed. Then, an impurity element for imparting n-type is added.
To form a second impurity region
Was. Impurity source that gives n-type to crystalline semiconductor material
Elements include phosphorus (P), arsenic (As), antimony
(Sb) is known, but here, phosphorus is used.
No, phosphine (PHThree) Using ion doping method
went. In this step, through the gate insulating film 6006
To add phosphorus to the underlying semiconductor layer, the accelerating voltage is
It was set as high as 80 keV. Resources added to the semiconductor layer
Concentration of 1 × 1016~ 1 × 1019atoms / cmThreeRange
It is preferable to set 1 × 1018atoms / cmThreeWhen
did. Then, a region 601 where phosphorus is added to the semiconductor layer
0, 6011 were formed. The second fault formed here
A part of the pure region functions as an LDD region.
(FIG. 15B). In order to remove the resist mask,
A commercially available stripping solution with potash may be used, but the ashing method
Was effective. Ashing method is oxidizing atmosphere
Plasma is formed in the chamber, and the cured resist is
It is a method of removing it, but in addition to oxygen in the atmosphere
It was effective to add steam. Then, the surface of the gate insulating film 6006 is
One conductive layer 6012 was formed. First conductive layer 6012
Is composed mainly of an element selected from Ta, Ti, Mo, and W
It is formed using a conductive material. And the first conductive
The thickness of the layer 6007 is 10 to 100 nm, preferably 15
The thickness may be from 0 to 400 nm (FIG. 15C). For example, WMo, TaN, MoTa, WS
compounds such as ix (x = 2.4 <X <2.7) can be used.
You. Conductive materials such as Ta, Ti, Mo, W, etc.
Has a higher resistivity than Al and Cu,
100cm in relation to the areaTwoNo problem
Could be used. Next, a resist is formed using a third photomask.
Form masks 6013, 6014, 6015, 6016
did. The resist mask 6013 is a p-channel TFT
For forming the gate electrode of
The disks 6015 and 6016 are used for gate wiring and gate bus.
It was for forming a sline. Also, Regis
Mask 6014 covers the entire surface of the first island-shaped semiconductor layer.
Is formed, and in the next step, impurities are added.
It was provided as a blocking mask. The first conductive layer is formed by a dry etching method.
Unnecessary portions are removed, and the second gate electrode 6017 and
The gate wiring 6019 and the gate bus line 6020 are formed.
Was made. Here, if residue remains after etching
It was good to perform the ashing process. Then, the resist masks 6013, 601
4, 6015, 6016, p channel
Of the second island-shaped semiconductor layer 6004 on which the type TFT is formed
Portion to which an impurity element imparting p-type is added to form a third impurity.
A step of forming an object region was performed. Impurities that give p-type
The elements include boron (B), aluminum (Al),
Gallium (Ga) is known, but here boron
With diborane (BTwoH6)Using
It was added by an ion doping method. Again, the acceleration voltage is 80k
2 x 10 as eV20atoms / cmThreeWith boron to the concentration of
Added. Then, as shown in FIG.
The third impurity regions 6021 and 6022 added each time
Been formed. The resist mask provided in FIG.
Is removed, and a resist mask is formed using a fourth photomask.
Masks 6023, 6024, and 6025 were formed. Fourth
Photomask forms gate electrode of n-channel TFT
The first is performed by a dry etching method.
The gate electrode 6026 was formed. At this time, the first game
The gate electrode 6026 includes the second impurity regions 6010 and 6010
11 so as to overlap with part of the gate insulating film.
(FIG. 15E). Then, the resist masks 6023 and 602
After completely removing 4,6025, a fifth photomask
Resist masks 6029, 6030 and 6031
Formed. The resist mask 6030 is a first gate electrode
6026 and a second impurity region 601
0, 6011.
Was. The resist mask 6030 is used to offset the LDD region.
The amount was decided. Here, a resist mask 6030 is used.
Part of the gate insulating film is removed by using the first impurity region.
The surface of the semiconductor layer where the region is formed may be exposed.
No. In this way, the n-type to be performed in the next step is added.
Process to add the impurity element
Can be. Then, an impurity element imparting n-type is added.
Then, a step of forming a first impurity region was performed. Soshi
And the first impurity region 6032 serving as a source region is drained.
A first impurity region 6033 serving as an in region is formed.
Was. Here, phosphine (PHThreeIon using)
The doping method was used. Also in this step, the gate insulating film 600
6 to add phosphorus to the underlying semiconductor layer through
The acceleration voltage was set as high as 80 keV. This area resources
The first impurity element imparting n-type is added to the impurity concentration.
High concentration compared to the process, 1 × 1019~ 1 × 10twenty one
atoms / cmThreeIt is preferable that 1 × 1020ato
ms / cmThree(FIG. 16A). Then, the gate insulating film 6006,
And second gate electrodes 6026, 6017, gate wiring 6
027, the first interlayer on the surface of the gate bus line 6028
Forming an insulating film 6034 and a second interlayer insulating film 6035;
Was. The first interlayer insulating film 6034 is a silicon nitride film.
And a thickness of 50 nm. Second interlayer insulation
The film 6035 is a silicon oxide film having a thickness of 950 nm.
Formed. The silicon nitride film formed here is
The first interlayer insulating film 6034 is subjected to the following heat treatment step.
It was necessary for This is the first and second game
Electrodes 6026, 6017, gate wiring 6027, gate
To prevent oxidation of the surface of Tobas line 6028
Was effective. In the heat treatment step, the additive was added at each concentration.
Activate impurity element that imparts n-type or p-type
Had to do so. This process uses an electric heating furnace
Using the thermal annealing method and the above-mentioned excimer laser
Laser annealing and rapid
The thermal annealing method (RTA method) may be used. Only
However, laser annealing is active at low substrate heating temperatures.
Up to the area under the gate electrode
It was difficult to activate. Therefore, here the heat
The activation process was performed by an annealing method. Heat treatment is nitrogen
300 to 700 ° C. in an atmosphere, preferably 350
~ 550 ° C, 450 ° C for 2 hours
Was. In this heat treatment step, a nitrogen atmosphere
May be added with 3 to 90% of hydrogen. Also heat
After the treatment step, further in a 3-100% hydrogen atmosphere
150 to 500 ° C, preferably 300 to 450 ° C
It is preferable to perform a hydrogenation process for up to 12 hours. Or
Substrate at 150-500 ° C, preferably 200-450 ° C
Hydrogen plasma treatment may be performed at a temperature. In any case
Also compensates for defects that hydrogen remains in the semiconductor layer and at the interface
By doing so, the characteristics of the TFT can be improved.
Was. First interlayer insulating film 6034, second interlayer insulating film
The edge film 6035 is then formed using a sixth photomask.
After forming a certain resist mask,
To the source and drain regions of each TFT
Contact hole was formed. And the second guide
Patterning using a seventh photomask
The source electrodes 6036 and 6037 and the drain
An electrode 6038 was formed. Although not shown, this implementation
In the embodiment, the electrode second conductive layer is formed of a Ti film by 100 n.
m, Al film containing Ti 300 nm, Ti film 150 nm
Used as an electrode with a three-layer structure formed continuously by sputtering
Was. Through the above steps, the p-channel TFT is self-contained.
Formed in a consistent (self-aligned) manner, n-channel type T
FT is formed non-self-aligned (non-self-aligned)
Was. The n-channel TFT of the CMOS circuit has a chip.
A channel formation region 6042, a first impurity region 6045,
6046 and second impurity regions 6043 and 6044 are formed.
Was done. Here, the second impurity region overlaps with the gate electrode.
Regions (GOLD regions) 6043a and 6044a;
A region (LDD region) 6043 not overlapping with the gate electrode
b, 6044b were respectively formed. And the first
The impurity region 6045 serves as a source region,
The region 6046 became a drain region. On the other hand, a p-channel type TFT is a channel type TFT.
Region 6039, third impurity regions 6040 and 6041
Was formed. Then, the third impurity region 6040 is
The third impurity region 6041 serves as a drain region
A region was obtained (FIG. 16B). FIG. 16C shows the state of the inverter circuit.
FIG. 2 is a cross-sectional view showing the AA ′ cross-sectional structure of the TFT portion and the gate arrangement.
BB 'section structure of line portion, C of gate bus line portion
The cross-sectional structure along line −C ′ corresponds to FIG. Real truth
In the embodiment, the gate electrode, the gate wiring, and the gate bus
The line is formed from the first conductive layer. FIGS. 15 and 16 show an n-channel type TFT.
Composed of a complementary combination of a TFT and a p-channel TFT
The OS circuit is shown as an example, but an n-channel TFT is used.
NMOS circuits and active matrix circuits
It is produced like this. The manufactured active matrix substrate is:
An active matrix according to the same method as in the third embodiment
Type liquid crystal display device. (Embodiment 5) The active masks of Embodiments 3 and 4 described above are used.
In a trix type liquid crystal display device, a nematic liquid crystal is used.
The used TN mode is used as the display mode
However, other display modes can be used. Furthermore, thresholdless anti-induction with a high response speed
Active liquid crystal or ferroelectric liquid crystal
A liquid crystal display device may be configured. For example, in 1998, SID, "Characteristics an
d Driving Scheme of Polymer-Stabilized Monostable
FLCD Exhibiting Fast Response Time and High Contra
st Ratio with Gray-Scale Capability "by H. Furue e
t al., 1997, SID DIGEST, 841, "A Full-Color Thres
holdless Antiferroelectric LCD Exhibiting WideView
ing Angle with Fast Response Time "by T. Yoshida e
t al., 1996, J. Mater. Chem. 6 (4), 671-673, "Thre
sholdless antiferroelectricity in liquid crystals
and its application to displays "by S. Inui et al.
And the use of the liquid crystal disclosed in U.S. Pat.
And it is possible. Liquid crystal exhibiting an antiferroelectric phase in a certain temperature range
Is called an antiferroelectric liquid crystal. Mixing with antiferroelectric liquid crystals
Liquid crystals have an electric field whose transmittance changes continuously with an electric field.
Thresholdless antiferroelectric mixed liquid crystal with optical response characteristics
There is something called. This thresholdless antiferroelectric mixture
Some crystals exhibit a V-shaped electro-optical response characteristic.
Drive voltage of about ± 2.5 V (cell thickness of about 1 μm to 2 μm).
m) have also been found. Here, no V-shaped electro-optic response is shown.
Light transmittance of threshold antiferroelectric mixed liquid crystal against applied voltage
FIG. 24 shows an example of the characteristics shown in FIG. In the graph shown in FIG.
The vertical axis represents transmittance (arbitrary unit), and the horizontal axis represents applied voltage. What
The transmission axis of the polarizing plate on the incident side of the liquid crystal display is
Thresholdless anti-induction that almost matches the rubbing direction of the indicator
Almost parallel to the normal direction of the smectic layer of the electrically mixed liquid crystal
Is set to The transmission axis of the polarizing plate on the output side is
Almost perpendicular to the transmission axis of the polarizing plate on the entrance side (Cross Nico
Is set to [0209] As shown in FIG.
The use of the threshold antiferroelectric mixed liquid crystal enables low-voltage driving and
It can be seen that gradation display becomes possible. [0210] Such low-voltage driving thresholdless anti-induction
Electric mixed liquid crystal with digital data division circuit of the present invention
When used in active matrix liquid crystal displays
Also reduce the output voltage of the DAC (D / A conversion circuit)
The operating power supply voltage of the DAC can be lowered.
In this case, the operating power supply voltage of the driver can be reduced.
Therefore, low power consumption of the active matrix liquid crystal display device is achieved.
Power and high reliability can be realized. Therefore, there is no need for such low voltage driving.
The use of an antiferroelectric mixed liquid crystal is relatively difficult in the LDD area.
TFT with a small width of the region (low concentration impurity region) (for example,
0 nm to 500 nm or 0 nm to 200 nm)
It is also effective in the case where In general, thresholdless antiferroelectric mixing
The liquid crystal has a large spontaneous polarization and a high dielectric constant of the liquid crystal itself. This
Thresholdless antiferroelectric mixed liquid crystal for liquid crystal display
Pixel requires a relatively large storage capacity
It becomes. Therefore, the thresholdless anti-threshold with small spontaneous polarization
It is preferable to use a ferroelectric mixed liquid crystal. It should be noted that such a thresholdless antiferroelectric mixture
Low voltage driving can be realized by using synthetic liquid crystal.
The low power consumption of the active matrix liquid crystal display device
Is achieved. The electro-optical characteristics shown in FIG.
The liquid crystal having any of the liquid crystal display device of the present invention
It can be used as a display medium. Further, the digital data dividing circuit of the present invention
The active matrix type semiconductor display device used
Any other optical property that can be modulated in response to an applied voltage
Such a display medium may be used. For example, Electrol
A luminescence element or the like may be used. An active matrix type liquid crystal display device
Used in active matrix circuits
For the element, a MIM element other than a TFT may be used.
No. In the third and fourth embodiments described above,
The above description has been made with reference to a top-gate type TFT as an example.
Active matrix with multiple digital data division circuits
Semiconductor display devices (typically liquid crystal display devices)
It is composed of a bottom-gate type TFT such as a staggered type.
May be. (Embodiment 6) The digital data dividing circuit of the present invention is used.
Active matrix type semiconductor display device (active matrix type
(Including liquid crystal display devices)
You. In the present embodiment, the digital data dividing circuit of the present invention
Active matrix semiconductor display device using
The embedded semiconductor device will be described. Such a semiconductor device includes a video camera.
Camera, projector, head mounted device
Display, car navigation, personal computer
Data, personal digital assistants (mobile computers, mobile phones)
Etc.). FIG. 17 and FIG.
8 and FIG. FIG. 17A shows a front type projector.
And the main body 10001, an active matrix type semiconductor
Body display device 10002 (typically a liquid crystal display device), light
Source 10003, optical system 10004, screen 1000
5. Note that FIG. 17A shows a semiconductor
The front projector with one display device
Active matrix type semiconductor display device
Of three (corresponding to R, G, B light respectively)
This allows for a higher resolution, higher definition front
A projector can be realized. FIG. 17B shows a rear projector.
10006 is the main body, 10007 is the active matrices
Semiconductor display device, and 10008 is a light source.
10009 is a reflector, 10010 is a screen
It is. FIG. 17B shows an active matrix.
3 semiconductor display devices (each with R, G, B light)
The built-in rear projector is shown
ing. FIG. 18A shows a mobile phone,
001, audio output unit 11002, audio input unit 1100
3. Active matrix type semiconductor display device 1100
4. Operation switch 11005 and antenna 11006
Is done. FIG. 18B shows a video camera,
12001, active matrix type semiconductor display device 1
2002, voice input unit 12003, operation switch 120
04, battery 12005, and image receiving unit 12006
Is done. FIG. 18C shows a mobile computer.
Main body 130013, camera unit 13002, image receiving unit 1
3003, operation switch 13004, active matri
It comprises a matrix semiconductor display device 13005. FIG. 18D shows a head mount display.
A main body 14001, active matrix type half
It comprises a conductor display device 14002. FIG. 18E shows a portable book (electronic book).
, Body 15001, active matrix type semiconductor table
Display devices 15002, 15003, storage medium 15004,
It consists of an operation switch 15005 and an antenna 15006.
It is. [0228]
FIG. 31A shows a personal computer, and a main body 1
6001, image input unit
16002, display unit 16003, keyboard 16004
And so on. Table of the present invention
This can be applied to the indicating unit 16003. [0229]
FIG. 31B shows a recording medium on which a program is recorded (hereinafter, referred to as a recording medium).
Recording media)
Player 17001, display unit 170
02, speaker section 170
03, recording medium 17004, operation switch 17005, etc.
including. Note that this play
The player is a DVD (Digital Ve
rsatile dis
c), using a CD or the like to listen to music, watch a movie, play a game or
Doing internet
Can be. The present invention is applicable to the display unit 17002 and other signals.
Apply to control circuit Can be. (Embodiment 7) In the present embodiment, the digital
Active matrix type liquid crystal table with data division circuit
Another example of manufacturing the display device will be described. In this embodiment,
In the figure, parts not particularly described are shown in the third embodiment.
Approximately the same process as that of the manufacturing example can be applied. In this embodiment, the state shown in FIG.
In this embodiment, the mask insulating film
5004 without using Ni acetic acid solution for amorphous silicon film
It was applied to the entire surface. After the catalyst element addition step is completed,
After dehydrogenation at 450 ° C for about 1 hour, inert atmosphere,
500 to 96 in a hydrogen atmosphere or an oxygen atmosphere
4-24 at a temperature of 0 ° C. (typically 550-650 ° C.)
Heat treatment for a long time to form an amorphous silicon film 4003.
Crystallize. In this embodiment, the temperature is 8 at 590 ° C. in a nitrogen atmosphere.
Perform heat treatment for a time. Then, in order to getter the catalytic element,
Heat treatment (catalyst element gettering process)
U. In the case of the present embodiment, the heat treatment is performed in the processing atmosphere with a halo.
A catalytic element by halogen element.
Use the effect of tarling. Note that the halogen element
In order to obtain a sufficient stuttering effect,
It is preferable to carry out at a temperature exceeding 700 ° C. This temperature
Decomposition of halogen compounds in the processing atmosphere is difficult at temperatures below
And the gettering effect may not be obtained.
You. In this case, the gas containing a halogen element is
Specifically, HCl, HF, NFThree, HBr, ClTwo, ClF
Three, BClTwo, FTwo, BrTwoFrom compounds containing halogen such as
One or more selected ones can be used
You. In the present embodiment, OTwoAnd under HCl atmosphere
Perform at 950 ° C and gettering simultaneously with the formation of thermal oxide film
Went the process. Then, a gate insulating film is formed. This implementation
In the embodiment, the thickness of the gate insulating film is about 50 n in final thickness.
m. For other steps, see Embodiment 3.
Can be illuminated. The T obtained by the manufacturing process of the present embodiment is
The characteristics of the FT are shown in Table 1 below. [Table 1]In Table 1, L / W (channel length / h)
Channel width), Ion (on current), Ioff (off current),
Ion / Ioff (The common logarithm of the ratio between the on-current and off-current is
Taken), Vth (threshold voltage), Svalue (S
Values) and μFE (field effect mobility). In addition,
The one marked with * is the μF of the TFT with L = 50 μm.
E is shown. Here, FIG. 21 shows the manufacturing process of this embodiment.
Thus, a graph of the obtained TFT characteristics is shown. In FIG.
Vg is the gate voltage, Id is the drain current, and Vd is
Shows the drain voltage. (Embodiment 8) In the present embodiment, the present applicant has
Having the digital video data dividing circuit of the present invention.
An example of the active matrix type liquid crystal display device will be described.
You. Table 2 below shows the present invention produced by the present applicant.
Active with bright digital video data division circuit
The specification of the matrix type liquid crystal display device is shown. [Table 2]Note that the data driver and sca in Table 2
n driver is the source signal line drive circuit,
Signal line drive circuit. Also, addressing mode
Source line inversion table as mode (Addressing mode)
Was performed. FIG. 22 shows the present invention described in this embodiment.
Digital video data division circuit (8 bits)
A display example of an active matrix liquid crystal display device is shown.
ing. FIG. 23 illustrates this embodiment.
The digital video data dividing circuit (8 bits) of the present invention
Using three active matrix liquid crystal display devices
7 is a display example of a front-type projector according to an embodiment. Note that
Refer to Embodiment 6 for the front type projector.
I want to be. According to FIG. 22 and FIG.
Active matrix with digital video data division circuit
Pixel type liquid crystal display device has 1980 × 1080 pixels.
Extremely fine display despite high resolution
And very fine gradation display can be realized.
I understand. (Embodiment 9) In this embodiment, the present invention will be described.
EL (electroluminescence) display device using
An example of the fabrication will be described. FIG. 25A shows an EL display device of this embodiment.
FIG. In FIG. 25A, reference numeral 4010 denotes a group.
Board, 4011 is a pixel portion, 4012 is a source side driver circuit,
Reference numeral 4013 denotes a gate-side drive circuit, and each drive circuit
The road leads to FPC 4017 via wires 4014-4016.
Connected to an external device. At this time, at least the pixel portion, preferably
The cover member 701 surrounds the driving circuit and the pixel portion.
0, sealing material (also referred to as housing material) 7000,
A sealing material (a second sealing material) 7001 is provided.
You. FIG. 25B shows the EL of this embodiment.
This is a cross-sectional structure of the display device.
The TFT for the drive circuit (here, n channel
CMO that combines a p-channel TFT with a p-channel TFT
2 illustrates an S circuit. ) 4022 and TFT for pixel portion
4023 (However, here, the current to the EL element is controlled.
Only the TFT is shown. ) Is formed. these
Known structure (top gate structure or bottom structure)
Gate structure). Driving circuit TFT 4022, pixel portion TF
When T4023 is completed, interlayer insulating film made of resin material
(Platformation film) The TFT 4023 for the pixel portion is
Pixel electrode made of a transparent conductive film electrically connected to the drain
4027 is formed. As a transparent conductive film, oxide oxide
Of tin and tin oxide (called ITO) or
It is possible to use a compound of indium oxide and zinc oxide.
Wear. Then, after forming the pixel electrode 4027, the insulating film
4028 is formed and an opening is formed on the pixel electrode 4027
I do. Next, an EL layer 4029 is formed. EL layer
4029 is a known EL material (a hole injection layer, a hole transport layer,
Light emitting layer, electron transport layer or electron injection layer)
In addition, a stacked structure or a single-layer structure may be used. How
A known technique may be used to determine the appropriate structure. Also, E
L materials include low molecular weight materials and high molecular weight (polymer) materials
There is. Use evaporation method when using low molecular material
However, when using a polymer material, spin coating,
Use a simple method such as a printing method or an inkjet method
It is possible. In this embodiment, a shadow mask is used.
An EL layer is formed by an evaporation method. Using a shadow mask
Light emitting layer (red light emission)
Layers, a green light-emitting layer and a blue light-emitting layer).
Error display is possible. In addition, the color conversion layer (CC
M) and color filter, white light emission
Although there is a method that combines layers and color filters,
These methods may be used. Of course, a monochromatic EL display
Can also be placed. After the EL layer 4029 is formed, a shadow is formed thereon.
A pole 4030 is formed. Cathode 4030 and EL layer 4029
Water and oxygen at the interface of
desirable. Therefore, the EL layer 4029 and the cathode 40 in vacuum
30 is continuously formed, or the EL layer 4029 is formed in an inert atmosphere.
When the cathode 4030 is formed without opening to the atmosphere,
Such a device is necessary. In this embodiment, the multi-channel
Use a bar system (cluster tool system)
This enables the film formation as described above. In the present embodiment, the cathode 4030 is used.
And LiF (lithium fluoride) film and Al (aluminum)
A) A laminated structure of films is used. Specifically, the EL layer 4029
A 1 nm thick LiF (lithium fluoride) film is deposited on the
To form a 300nm thick aluminum film
I do. Of course, a MgAg electrode which is a known cathode material is used.
May be. The cathode 4030 has a region indicated by 4031.
Region is connected to the wiring 4016. The wiring 4016
A power supply line for applying a predetermined voltage to the cathode 4030
The FPC 40 via the conductive paste material 4032
17 is connected. In the region indicated by 4031, the cathode 40
In order to electrically connect the wiring 30 and the wiring 4016,
Contact holes in insulating film 4026 and insulating film 4028
Need to be formed. These are layers of the interlayer insulating film 4026.
During etching (when forming contact holes for pixel electrodes)
Or etching of the insulating film 4028 (the opening before the EL layer is formed)
At the time of forming the portion). Also, the insulating film 40
28 is etched until the interlayer insulating film 4026
It may be etched together. In this case, the interlayer insulating film 40
26 and the insulating film 4028 are the same resin material,
The shape of the hole can be improved. The surface of the EL element thus formed
To cover the passivation film 7013 and the filler 701
4. The cover material 7010 is formed. [0260] Further, the device is surrounded by the EL element portion.
Sealing material 700 inside bar material 7010 and substrate 4010
0 is provided, and the outside of the sealing material 7000 is sealed.
A material (second sealing material) 7001 is formed. At this time, the filler 7014 is
It also functions as an adhesive for bonding the material 7010.
As the filler 7014, PVC (polyvinyl chloride) is used.
C), epoxy resin, silicone resin, PVB (polyvinyl
Nylbutyral) or EVA (ethylene vinyl acetate
G) can be used. Inside this filler 7014
It is preferable to provide a desiccant in the
Good. Further, a spacer is provided in the filler 7014.
You may make it contain. At this time, spacers such as BaO
And the spacer itself has a hygroscopic property.
You may let it. In the case where a spacer is provided,
The spacer film 7013 can reduce the spacer pressure.
Also, separate the spacer pressure from the passivation film.
A softening resin film or the like may be provided. As the cover material 7010, glass
Plate, aluminum plate, stainless steel plate, FRP (Five
rglass-Reinforced Plastic
s) plate, PVF (polyvinyl fluoride) film,
Mylar film, polyester film or acrylic
Film can be used. The filling material 600
When PVB or EVA is used as 4, a few tens of μm
Minium foil with PVF film or Mylar film
It is preferable to use a sheet having a sandwiched structure. However, the direction of light emission from the EL element (light emission
In some directions), the cover material 7010 has a light-transmitting property.
There is a need. The wiring 4016 is made of a sealing material 7000
Through the gap between the sealing material 7001 and the substrate 4010
It is electrically connected to the PC 4017. Note that here
The line 4016 has been described.
Similarly, the sealing material 7000 and the sealing material 70
01 and electrically connected to the FPC 4017
You. (Embodiment 10) In this embodiment, the present invention will be described.
An EL display device having a form different from that of Embodiment 9
FIGS. 26A and 26B are used for a manufactured example.
Will be explained. 25 (A) and 25 (B) have the same numbers.
Indicate the same part, and the description is omitted. FIG. 26A shows an EL display device of this embodiment.
FIG. 26 is a top view of FIG. 26, and a cross section taken along line AA ′ of FIG.
The figure is shown in FIG. According to the ninth embodiment, the surface of the EL element is covered.
Thus, a passivation film 6003 is formed. [0270] Further, the filler 7 is covered so as to cover the EL element.
014 is provided. The filler 7014 is used as the cover material 70.
10 also functions as an adhesive for bonding. Filler
7014 includes PVC (polyvinyl chloride),
Epoxy resin, silicone resin, PVB (polyvinyl resin)
Chiral) or EVA (ethylene vinyl acetate)
Can be used. Dry inside this filler 7014
It is preferable to use a chemical agent to maintain the moisture absorption effect.
No. [0271] A spacer is provided in the filler 7014.
You may make it contain. At this time, spacers such as BaO
And the spacer itself has a hygroscopic property.
You may let it. In the case where a spacer is provided,
The spacer film 7013 can reduce the spacer pressure.
Also, separate the spacer pressure from the passivation film.
A softening resin film or the like may be provided. As the cover material 7010, glass
Plate, aluminum plate, stainless steel plate, FRP (Five
rglass-Reinforced Plastic
s) plate, PVF (polyvinyl fluoride) film,
Mylar film, polyester film or acrylic
Film can be used. The filling material 600
When PVB or EVA is used as 4, a few tens of μm
Minium foil with PVF film or Mylar film
It is preferable to use a sheet having a sandwiched structure. However, the direction of light emission from the EL element (light emission
In some directions), the cover material 6000 has a light-transmitting property.
There is a need. Next, using the filler 7014, the cover material 7
After bonding 010, the side surface (exposure surface) of the filler 7014
Frame material 7011 is attached so as to cover. Frey
The sealing material (functioning as an adhesive) 7011
12 bonded together. At this time, the sealing material 7012
It is preferable to use a photocurable resin as the
A thermosetting resin may be used if the heat resistance of the layer permits. What
Note that the sealing material 7012 transmits moisture and oxygen as much as possible.
It is desirable that there be no material. In addition, the sealing material 701
A desiccant may be added to the inside of 2. [0276] The wiring 4016 is made of a sealing material 7012.
Electrically connect to the FPC 4017 through the gap with the substrate 4010
Connected to. Note that the wiring 4016 is described here.
As described above, the other wirings 4014 and 4015 are similarly switched.
To the FPC 4017 under the
Connected. (Embodiment 11) In this embodiment, EL display is performed.
FIG. 27 shows a more detailed sectional structure of the pixel portion of the panel.
The surface structure is shown in FIG. 28A and the circuit diagram is shown in FIG.
You. 27, FIG. 28 (A) and FIG. 28 (B)
Since symbols are used, they may be referred to each other. [0278] In FIG.
The switching TFT 3502 is NTFT
It is formed. In this embodiment, a double gate structure is used.
However, there is no significant difference in the structure and manufacturing process, so
Description is omitted. However, realizing the double gate structure
Qualitatively, the structure is such that two TFTs are connected in series, and the off current
There is an advantage that the value can be reduced. The book
In the embodiment, a double gate structure is used.
It can be a gate structure, a triple gate structure or it
A multi-gate structure with the above number of gates is acceptable.
No. In addition, it may be formed using a PTFT. The current control TFT 3503 is made of NTF
It is formed using T. At this time, the switching TF
The drain wiring 35 of T3502
It is electrically connected to the gate electrode 37 of the control TFT.
You. The wiring indicated by 38 is a switching TF.
Electrical connection between gate electrodes 39a and 39b of T3502
Gate wiring. The current controlling TFT 3503 flows through the EL element.
Since this is an element for controlling the amount of current flowing,
Current flows, and heat degradation and hot carrier degradation
It is also a high risk element. Therefore, the current control TF
On the drain side of T, on the gate electrode via the gate insulating film
The structure of the present invention in which an LDD region is provided so as to overlap is extremely
Effective. In this embodiment, the current control TFT 3
503 is shown in a single gate structure,
Good for multi-gate structure with TFTs connected in series
No. Furthermore, a plurality of TFTs are connected in parallel to substantially
Divide the channel formation area into multiple sections to radiate heat with high efficiency
The structure may be such that it can be performed. Such a structure
It is effective as a measure against deterioration due to heat. Further, as shown in FIG.
The wiring serving as the gate electrode 37 of the control TFT 3503 is 35
In the region indicated by reference numeral 04, the gate of the current control TFT 3503 is
It overlaps with the rain wiring 40 via the insulating film. At this time, 3
In the region indicated by 504, a capacitor is formed. This
Of the current control TFT 3503
Function as a capacitor to hold the voltage applied to the
Works. The drain wiring 40 is a current supply line (power supply)
Line) 3506, and a constant voltage is always applied.
I have. Switching TFT 3502 and Current Control
The first passivation film 4 is formed on the control TFT 3503.
And a planarizing film 42 made of a resin insulating film thereon.
Is formed. Step by TFT using flattening film 42
Is very important. Formed later
Since the EL layer is very thin,
Light emission failure may occur. Therefore, an EL layer can be formed.
Before forming the pixel electrode so that it can be formed only on a flat surface
It is desirable to make it flat. Reference numeral 43 denotes an image made of a highly reflective conductive film.
Elementary electrode (cathode of EL element)
503 is electrically connected to the drain. Pixel electrode 43
As aluminum alloy film, copper alloy film or silver alloy film
Use low-resistance conductive films or their laminated films
Is preferred. Of course, a laminated structure with another conductive film is also good.
No. In addition, an insulating film (preferably resin) is used.
Formed by the closed banks 44a and 44b (corresponding to pixels).
The light emitting layer 45 is formed in (applicable). Here,
Shows only one pixel, but R (red), G (green),
Light emitting layers corresponding to each color of B (blue) may be separately formed.
Π-conjugated polymer material as the organic EL material for the light emitting layer
Use fee. A typical polymer-based material is
Laphenylene vinylene (PPV), polyvinyl carb
Sol (PVK), polyfluorene, etc.
You. [0286] PPV-based organic EL materials are various.
There are various types, for example, `` H. Shenk, H. Becker, O. Ge
lsen, E. Kluge, W. Kreuder, and H. Spreitzer, “Polymers
forLight Emitting Diodes ”, Euro Display, Proceeding
s, 1999, p.33-37 "and JP-A-10-92576.
The material described above may be used. A specific light emitting layer emits red light.
The light-emitting layer is cyanopolyphenylenevinylene, emitting green light
The light emitting layer that emits blue light is polyphenylene vinylene.
The light emitting layer is made of polyphenylene vinylene or
Kilphenylene may be used. The film thickness is 30-150n
m (preferably 40 to 100 nm). However, the above example is used as a light emitting layer.
Is an example of an organic EL material that can be used, and is not limited to this.
No need at all. Emitting layer, charge transport layer or charge injection
The EL layer (light emission and its
A layer for carrier movement)
No. For example, in the present embodiment, a polymer material is used.
Although an example of using as a light emitting layer was shown, a low molecular organic EL material was used.
Fees may be used. It can also be used as a charge transport layer or charge injection layer.
It is also possible to use an inorganic material such as silicon carbide. This
Known organic EL materials and inorganic materials should be used.
Can be. In this embodiment, PEDO is formed on the light emitting layer 45.
T (polythiophene) or PAni (polyaniline)
As an EL layer having a laminated structure in which a hole injection layer 46 made of
I have. A transparent conductive film is not formed on the hole injection layer 46.
An anode 47 is provided. In the case of this embodiment, the light emitting layer 4
The light generated in step 5 is directed toward the top surface (above the TFT
The anode must be translucent because
No. Indium oxide and tin oxide as transparent conductive films
With indium oxide and zinc oxide
Light emitting layer or hole injection layer with low heat resistance
The film is formed at the lowest possible temperature
Are preferred. When the anode 47 is formed, the EL element 3
505 is completed. Note that the EL element 3505 mentioned here
Are the pixel electrode (cathode) 43, the light emitting layer 45, the hole injection layer 4
6 and the anode 47. FIG.
As shown in (A), the pixel electrode 43 has a size substantially equal to the area of the pixel.
Therefore, the entire pixel functions as an EL element. Follow
Light emission efficiency is very high and bright image display is possible.
It works. By the way, in this embodiment, on the anode 47,
Further, a second passivation film 48 is provided. No.
2 As the passivation film 48, a silicon nitride film or a nitride
A silicon oxide oxide film is preferable. The purpose of this is external and EL element
And the inferiority due to oxidation of the organic EL material.
Meaning to prevent gasification and to suppress outgassing from organic EL materials
It has both taste and taste. This enables the reliability of EL display devices
Sex is enhanced. As described above, the EL display panel of this embodiment
Has a pixel portion composed of pixels having a structure as shown in FIG.
Switching TFT with sufficiently low current
And a current controlling TFT which is strong against carrier injection. Follow
High reliability and good image display
An EL display panel is obtained. (Embodiment 12) In this embodiment, the embodiment
In the pixel portion shown in FIG.
The structure in which the structure is reversed will be described. Figure 29 for explanation
Is used. The difference from the structure of FIG.
Other description because it is only the part and the TFT for current control
Is omitted. In FIG. 29, the current controlling TFT 350
3 is formed using PTFT. In this embodiment, the pixel electrode (anode) 50 and the
Then, a transparent conductive film is used. Specifically, indium oxide and
A conductive film formed using a compound with zinc oxide is used. Of course, oxidation
Using a conductive film made of a compound of indium and tin oxide
Is also good. The banks 51a, 51 made of an insulating film
After b is formed, polyvinyl carbazo
A light emitting layer 52 made of a metal is formed. On top of it
Electron injection layer 53 made of muacetylacetonate, aluminum
A cathode 54 made of a nickel alloy is formed. In this case, shade
The pole 54 also functions as a passivation film. Like this
Thus, an EL element 3701 is formed. In the case of this embodiment, the light generated in the light emitting layer 52
Light is applied to the substrate on which the TFT is formed as indicated by the arrow.
It is radiated toward. The display of the electronic apparatus according to the sixth embodiment is
It is effective to use the EL display panel of the embodiment. (Embodiment 13) In the present embodiment, FIG.
When a pixel having a structure different from that of the circuit diagram illustrated in FIG.
(A) to (C) of FIG. In addition, the real
In the embodiment, 3801 is a switching TFT 38.
02 is a source wiring, and 3803 is a switching TFT3.
802, a gate wiring 3804, a current control TFT, 3
805 is a capacitor, 3806 and 3808 are current supply
The line 3807 is an EL element. FIG. 30A shows the current supply between two pixels.
This is an example in which the line 3806 is shared. That is, two
So that the pixel is line-symmetric about the current supply line 3806
The feature is that it is formed. In this case, the power supply line
The pixel part can be reduced
It can be thinned. FIG. 30B shows the current supply line 380
8 is provided in parallel with the gate wiring 3803.
You. In FIG. 30B, the current supply line 3808 and the gate
Wiring 3803 so that they do not overlap with each other.
However, if both are formed on different layers,
They can be provided so as to overlap with each other via an insulating film. this
In this case, the power supply line 3808 and the gate wiring 3803 are used exclusively.
Since the area can be shared, the pixel section
High definition can be achieved. FIG. 30 (C) shows the structure of FIG. 30 (B).
The current supply line 3808 is connected to the gate wiring 3803 in the same manner as
Provided in parallel, and two pixels are connected to a current supply line 3808.
It is characterized in that it is formed so as to be line-symmetric with respect to.
Further, the current supply line 3808 is connected to any of the gate wirings 3803.
It is also effective to provide them so as to overlap one of them. this
In this case, the number of power supply lines can be reduced.
The element portion can be further refined. The structure of this embodiment is the same as that of the ninth embodiment.
Or any combination of 10 configurations
Noh. Further, as a display unit of the electronic device of the sixth embodiment,
This embodiment uses an EL display panel having a raw structure.
Is effective. (Embodiment 14) Diagram shown in Embodiment 11
28 (A) and 28 (B) show a TFT 3503 for controlling current.
Capacitor 35 to hold the voltage across the gate of
04 is provided, but the capacitor 3504 is
It can be omitted. In the case of Embodiment 11, the current
The control TFT 3503 has a gate through a gate insulating film.
Has an LDD region provided to overlap the electrode
A TFT is used. Common in this overlapping area
Although a parasitic capacitance called a gate capacitance is formed,
In this embodiment, this parasitic capacitance is used instead of the capacitor 3504.
The feature is that it is actively used as The capacitance of this parasitic capacitance is
Changes depending on the area where the gate electrode and the LDD region overlap.
LDD area included in the overlapping area
Determined by the length of the area. [0307] In addition, FIG.
Similarly, in the structures of (A), (B) and (C),
It is possible to omit the capacitor 3805. The structure of this embodiment is similar to that of Embodiments 9 to
It can be implemented in any combination with the 13 configurations
is there. The display unit of the electronic device according to the sixth embodiment is actually used.
Use of EL display panel having pixel structure of embodiment
Is valid. The digital data dividing circuit according to the present invention has an input
Of frequencies less than half the frequency of the digital data
Only requires a clock signal. Therefore,
In comparison, the digital data division circuit of the present invention has better stability and
And excellent reliability. The digital data dividing circuit of the present invention
Constitutes a circuit more than a conventional digital data division circuit.
The number of elements and wiring are small and the area is small. Therefore, the present invention
Active Matrix Using Digital Data Division Circuit
The size of the semiconductor display device can be reduced.
【図１】 実施形態１のデジタルデータ分割回路のブロ
ック図である。FIG. 1 is a block diagram of a digital data division circuit according to a first embodiment.
【図２】 実施形態１のデジタルデータ分割回路のクロ
ックジェネレータおよびＳＰＣ／ｂｉｔ回路の回路構成
を示す図である。FIG. 2 is a diagram illustrating a circuit configuration of a clock generator and an SPC / bit circuit of the digital data division circuit according to the first embodiment.
【図３】 実施形態１のデジタルデータ分割回路のＳＰ
Ｃ基本ユニットの回路構成を示す図である。FIG. 3 is an SP of the digital data dividing circuit according to the first embodiment;
It is a figure showing the circuit composition of C basic unit.
【図４】 実施形態１のデジタルデータ分割回路のＤラ
ッチ回路の回路構成を示す図である。FIG. 4 is a diagram illustrating a circuit configuration of a D latch circuit of the digital data division circuit according to the first embodiment.
【図５】 実施形態１のデジタルデータ分割回路の動作
を説明するタイミングチャートである。FIG. 5 is a timing chart illustrating the operation of the digital data division circuit according to the first embodiment.
【図６】 実施形態２のデジタルデータ分割回路のブロ
ック図である。FIG. 6 is a block diagram of a digital data division circuit according to a second embodiment.
【図７】 実施形態２のデジタルデータ分割回路のクロ
ックジェネレータおよびＳＰＣ／ｂｉｔ回路の回路構成
を示す図である。FIG. 7 is a diagram illustrating a circuit configuration of a clock generator and an SPC / bit circuit of a digital data division circuit according to a second embodiment.
【図８】 実施形態２のデジタルデータ分割回路のデジ
タルデータ並べ替えスイッチの回路構成を示す図であ
る。FIG. 8 is a diagram illustrating a circuit configuration of a digital data rearrangement switch of the digital data division circuit according to the second embodiment.
【図９】 実施形態２のデジタルデータ分割回路の動作
を説明するタイミングチャートである。FIG. 9 is a timing chart illustrating the operation of the digital data division circuit according to the second embodiment.
【図１０】 本発明のデジタルデータ分割回路を用いた
実施形態３のアクティブマトリクス型液晶表示装置のブ
ロック図である。FIG. 10 is a block diagram of an active matrix liquid crystal display device according to a third embodiment using the digital data division circuit of the present invention.
【図１１】 実施形態３のアクティブマトリクス型液晶
表示装置の作製工程例である。11 illustrates an example of a manufacturing process of an active matrix liquid crystal display device in Embodiment 3. FIG.
【図１２】 実施形態３のアクティブマトリクス型液晶
表示装置の作製工程例である。12 illustrates an example of a manufacturing process of an active matrix liquid crystal display device in Embodiment 3. FIG.
【図１３】 実施形態３のアクティブマトリクス型液晶
表示装置の作製工程例である。13 illustrates an example of a manufacturing process of an active matrix liquid crystal display device in Embodiment 3. FIG.
【図１４】 実施形態３のアクティブマトリクス型液晶
表示装置の作製工程例である。14 illustrates an example of a manufacturing process of an active matrix liquid crystal display device in Embodiment 3. FIG.
【図１５】 実施形態４のアクティブマトリクス型液晶
表示装置の作製工程例である。FIG. 15 is an example of a manufacturing process of an active matrix liquid crystal display device of Embodiment 4.
【図１６】 実施形態４のアクティブマトリクス型液晶
表示装置の作製工程例である。16 illustrates an example of a manufacturing process of an active matrix liquid crystal display device in Embodiment 4. FIG.
【図１７】 本発明のデジタルデータ分割回路を用いた
アクティブマトリクス型半導体表示装置を組み込んだプ
ロジェクターの例である。FIG. 17 is an example of a projector incorporating an active matrix semiconductor display device using the digital data division circuit of the present invention.
【図１８】 本発明のデジタルデータ分割回路を用いた
アクティブマトリクス型半導体表示装置を組み込んだ電
子機器の例である。FIG. 18 illustrates an example of an electronic device in which an active matrix semiconductor display device using the digital data division circuit of the present invention is incorporated.
【図１９】 実施形態３の作製方法によって作製された
本発明のデジタルデータ分割回路の動作波形を示すオシ
ロスコープ図である。FIG. 19 is an oscilloscope diagram showing operation waveforms of the digital data dividing circuit of the present invention manufactured by the manufacturing method of Embodiment 3.
【図２０】 実施形態３の作製方法によって作製された
本発明のデジタルデータ分割回路の動作波形を示すオシ
ロスコープ図である。FIG. 20 is an oscilloscope diagram showing operation waveforms of the digital data division circuit of the present invention manufactured by the manufacturing method of Embodiment 3.
【図２１】 ＴＦＴ特性のグラフである。FIG. 21 is a graph of TFT characteristics.
【図２２】 本発明のＤＡＣを有するアクティブマトリ
クス型液晶表示装置の表示例である。FIG. 22 is a display example of an active matrix liquid crystal display device having a DAC of the present invention.
【図２３】 本発明のＤＡＣを有するアクティブマトリ
クス型液晶表示装置の表示例。FIG. 23 is a display example of an active matrix liquid crystal display device having a DAC of the present invention.
【図２４】 無しきい値反強誘電性混合液晶の印加電圧
−透過率特性を示すグラフである。FIG. 24 is a graph showing an applied voltage-transmittance characteristic of a thresholdless antiferroelectric mixed liquid crystal.
【図２５】 実施形態９のアクティブマトリクス型ＥＬ
パネルの構成を示す図であるFIG. 25 shows an active matrix EL according to a ninth embodiment.
FIG. 3 is a diagram showing a configuration of a panel.
【図２６】 実施形態１０のアクティブマトリクス型Ｅ
Ｌパネルの構成を示す図であるFIG. 26 shows an active matrix type E according to the tenth embodiment.
FIG. 3 is a diagram illustrating a configuration of an L panel.
【図２７】 実施形態１１のアクティブマトリクス型Ｅ
Ｌパネルの断面図である。FIG. 27 shows an active matrix type E according to an eleventh embodiment.
It is sectional drawing of an L panel.
【図２８】 実施形態１１のアクティブマトリクス型Ｅ
Ｌパネルの上面図および回路図である。FIG. 28 shows an active matrix type E according to the eleventh embodiment.
It is a top view and a circuit diagram of an L panel.
【図２９】 実施形態１２のアクティブマトリクス型Ｅ
Ｌパネルの断面図である。FIG. 29 shows an active matrix type E according to a twelfth embodiment.
It is sectional drawing of an L panel.
【図３０】 実施形態１３のアクティブマトリクス型Ｅ
Ｌパネルの回路図である。FIG. 30 shows an active matrix type E according to a thirteenth embodiment.
It is a circuit diagram of an L panel.
【図３１】 本発明のデジタルデータ分割回路を用いた
アクティブマトリクス型半導体表示装置を組み込んだ電
子機器の例である。FIG. 31 is an example of an electronic device incorporating an active matrix semiconductor display device using the digital data division circuit of the present invention.
ＣＬＫ＿ＧＥＮ＿Ｌ クロックジェネレータ ＣＬＫ＿ＧＥＮ＿Ｒ クロックジェネレータ １００１ ソース信号線駆動回路Ａ １００１−２ ラッチ回路１ １００１−３ ラッチ回路２ １００１−４ セレクタ回路１ １００１−５ Ｄ／Ａ変換回路（ＤＡＣ） １００１−６ セレクタ回路２ １００２ ソース信号線駆動回路Ｂ １００３ ゲート信号線駆動回路 １００５ デジタルデータ分割回路 CLK_GEN_L Clock generator CLK_GEN_R Clock generator 1001 Source signal line drive circuit A 1001-2 Latch circuit 1 1001-3 Latch circuit 2 1001-4 Selector circuit 1 1001-5 D / A conversion circuit (DAC) 1001-6 Selector circuit 2 1002 Source Signal line drive circuit B 1003 Gate signal line drive circuit 1005 Digital data division circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長尾 祥 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Sachi Nagao 398 Hase, Atsugi-shi, Kanagawa Inside Semiconductor Energy Laboratory Co., Ltd.
Claims (8)
ータを、２y個のパラレルな（ｍ・２-y）Ｈｚのデジタ
ルデータに変換し出力するデジタルデータ分割回路にお
いて（ｍは正数、ｙは自然数）、 （ｍ／２）Ｈｚ以下の複数のクロック信号によって動作
することを特徴とするデジタルデータ分割回路。1. A digital data dividing circuit which converts digital data input serially at mHz into 2 y parallel digital data of (m · 2- y ) Hz and outputs the digital data (m is a positive number, y Is a natural number), and a digital data dividing circuit which operates by a plurality of clock signals of (m / 2) Hz or less.
ータを、２y個のパラレルな（ｍ・２-y）Ｈｚのデジタ
ルデータに変換し出力するデジタルデータ分割回路にお
いて（ｍは正数、ｙは自然数）、 （ｍ／２）Ｈｚ以下（ｍ・２-y）Ｈｚ以上の複数のクロ
ック信号によって動作することを特徴とするデジタルデ
ータ分割回路。2. A digital data dividing circuit for converting digital data input serially at mHz into 2 y parallel digital data of (m · 2- y ) Hz and outputting the digital data (m is a positive number, y A digital data dividing circuit which operates by a plurality of clock signals of (m / 2) Hz or lower and (m · 2- y ) Hz or higher.
ジタルデータの各ビットデジタルデータを、２y個のパ
ラレルな（ｍ・２-y）Ｈｚのデジタルデータに変換し出
力するデジタルデータ分割回路において（ｍは正数、ｘ
およびｙは自然数）、 前記デジタルデータ分割回路は、ｘビットデジタルデー
タの各ビットデジタルデータが入力されるｘ個のＳＰＣ
／ｂｉｔ回路を有しており、 前記ＳＰＣ／ｂｉｔ回路は、第１から第ｙステージ回路
を有しており、 前記第ｙステージ回路は、２y-1個のシリアルに入力さ
れるデジタルデータの周波数を１／２にし、かつ前記２
y個のパラレルなビットデジタルデータに変換すること
を特徴とするデジタルデータ分割回路。3. A digital data dividing circuit for converting each bit digital data of x-bit digital data serially input at mHz into 2 y parallel (m ・ 2- y ) Hz digital data and outputting the same. (M is a positive number, x
And y are natural numbers). The digital data dividing circuit comprises x SPCs to which each bit of x-bit digital data is input.
/ Bit circuit, the SPC / bit circuit has first to y-th stage circuits, and the y-th stage circuit has 2 y−1 serially input digital data. Halving the frequency, and
A digital data dividing circuit for converting y parallel bit digital data.
ジタルデータの各ビットデジタルデータを、２y個のパ
ラレルな（ｍ・２-y）Ｈｚのデジタルデータに変換し出
力するデジタルデータ分割回路において（ｍは正数、ｘ
およびｙは自然数）、 前記デジタルデータ分割回路は、ｘビットデジタルデー
タの各ビットデジタルデータが入力されるｘ個のＳＰＣ
／ｂｉｔ回路を有しており、 前記ＳＰＣ／ｂｉｔ回路は、数式（１）で表される個数
の基本ユニットを有しており、 前記数式（１）で表される個数の基本ユニットのそれぞ
れは、シリアルに入力されるデジタルデータの周波数を
１／２にし、かつ２個のパラレルなデジタルデータに変
換することを特徴とするデジタルデータ分割回路。4. A digital data dividing circuit for converting each bit digital data of x-bit digital data serially input at mHz into 2 y parallel (m ・ 2- y ) Hz digital data and outputting the same. (M is a positive number, x
And y are natural numbers). The digital data dividing circuit comprises x SPCs to which each bit of x-bit digital data is input.
/ Bit circuit, and the SPC / bit circuit has the number of basic units represented by the formula (1), and each of the number of basic units represented by the formula (1) is A digital data dividing circuit for halving the frequency of serially inputted digital data and converting the data into two parallel digital data.
クティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線
駆動回路およびゲート信号線駆動回路と、 ｍＨｚでシリアルに入力されるデジタルデータを、２y
個のパラレルな（ｍ・２-y）Ｈｚのデジタルデータに変
換し出力するデジタルデータ分割回路（ｍは正数、ｙは
自然数）と、を有するアクティブマトリクス型表示装置
であって、 （ｍ／２）Ｈｚ以下の複数のクロック信号によって動作
することを特徴とするアクティブマトリクス型表示装
置。5. An active matrix circuit in which pixel TFTs are arranged in a matrix, a source signal line driving circuit and a gate signal line driving circuit for driving the active matrix circuit, and digital data serially input at mHz, 2 y
A digital data dividing circuit (m is a positive number and y is a natural number) for converting the digital data into parallel (m · 2 −y ) Hz digital data and outputting the digital data. 2) An active matrix display device which operates by a plurality of clock signals of Hz or less.
クティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線
駆動回路およびゲート信号線駆動回路と、 ｍＨｚでシリアルに入力されるデジタルデータを、２y
個のパラレルな（ｍ・２-y）Ｈｚのデジタルデータに変
換し出力するデジタルデータ分割回路（ｍは正数、ｙは
自然数）と、を有するアクティブマトリクス型表示装置
であって、 （ｍ／２）Ｈｚ以下（ｍ・２-y）Ｈｚ以上の複数のクロ
ック信号によって動作することを特徴とするアクティブ
マトリクス型表示装置。6. An active matrix circuit in which pixel TFTs are arranged in a matrix, a source signal line driving circuit and a gate signal line driving circuit for driving the active matrix circuit, and digital data serially input at mHz. 2 y
A digital data dividing circuit (m is a positive number and y is a natural number) for converting the digital data into parallel (m · 2 −y ) Hz digital data and outputting the digital data. 2) An active matrix type display device which operates by a plurality of clock signals of not more than Hz (m · 2- y ) Hz or more.
クティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線
駆動回路およびゲート信号線駆動回路と、 ｍＨｚでシリアルに入力されるｘビットデジタルデータ
の各ビットデジタルデータを、２y個のパラレルな（ｍ
・２-y）Ｈｚのデジタルデータに変換し出力するデジタ
ルデータ分割回路（ｍは正数、ｘおよびｙは自然数）
と、を有するアクティブマトリクス型表示装置であっ
て、 前記デジタルデータ分割回路は、ｘビットデジタルデー
タの各ビットデジタルデータが入力されるｘ個のＳＰＣ
／ｂｉｔ回路を有しており、 前記ＳＰＣ／ｂｉｔ回路は、第１から第ｙステージ回路
を有しており、 前記第ｙステージ回路は、２y-1個のシリアルに入力さ
れるデジタルデータの周波数を１／２にし、かつ前記２
y個のパラレルなビットデジタルデータに変換すること
を特徴とするアクティブマトリクス型表示装置。7. An active matrix circuit in which pixel TFTs are arranged in a matrix, a source signal line driving circuit and a gate signal line driving circuit for driving the active matrix circuit, and x-bit digital data serially input at mHz. Is converted into 2 y parallel (m
A digital data dividing circuit for converting and outputting 2- (2- y ) Hz digital data (m is a positive number, x and y are natural numbers)
Wherein the digital data dividing circuit comprises x SPCs to which each bit of x-bit digital data is inputted
/ Bit circuit, the SPC / bit circuit has first to y-th stage circuits, and the y-th stage circuit has 2 y−1 serially input digital data. Halving the frequency, and
An active matrix display device for converting into y parallel bit digital data.
クティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソース信号線
駆動回路およびゲート信号線駆動回路と、 ｍＨｚでシリアルに入力されるｘビットデジタルデータ
の各ビットデジタルデータを、２y個のパラレルな（ｍ
・２-y）Ｈｚのデジタルデータに変換し出力するデジタ
ルデータ分割回路（ｍは正数、ｘおよびｙは自然数）
と、を有するアクティブマトリクス型表示装置であっ
て、 前記デジタルデータ分割回路は、ｘビットデジタルデー
タの各ビットデジタルデータが入力されるｘ個のＳＰＣ
／ｂｉｔ回路を有しており、 前記ＳＰＣ／ｂｉｔ回路は、数式（１）で表される個数
の基本ユニットを有しており、 前記数式（１）で表される個数の基本ユニットのそれぞ
れは、シリアルに入力されるデジタルデータの周波数を
１／２にし、かつ２個のパラレルなデジタルデータに変
換することを特徴とするアクティブマトリクス型表示装
置。8. An active matrix circuit in which pixel TFTs are arranged in a matrix, a source signal line driving circuit and a gate signal line driving circuit for driving the active matrix circuit, and x-bit digital data serially input at mHz. Is converted into 2 y parallel (m
A digital data dividing circuit for converting and outputting 2- (2- y ) Hz digital data (m is a positive number, x and y are natural numbers)
Wherein the digital data dividing circuit comprises x SPCs to which each bit of x-bit digital data is inputted
/ Bit circuit, and the SPC / bit circuit has the number of basic units represented by the formula (1), and each of the number of basic units represented by the formula (1) is An active matrix display device, wherein the frequency of serially inputted digital data is reduced to 1/2 and converted into two parallel digital data.
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