JP2000333921A - Probe and sensor therewith - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、脳の神経電位測
定、半導体集積回路の動作テスト、あるいは生体中のイ
オン濃度測定等に使用するセンサおよびそのプローブに
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sensor and a probe for use in measurement of nerve potential of the brain, operation test of a semiconductor integrated circuit, measurement of ion concentration in a living body, and the like.
【０００２】[0002]
【従来の技術】従来より、脳の研究において神経電位を
測定する場合には、センサのプローブを検体に接触さ
せ、その位置の電位等を測定することが行われている。
この測定には、通常、太さ数μｍ〜数百μｍのプローブ
が１０本以上並べて配置された剣山状のプローブアレイ
が使用されている。また、このプローブアレイとセンサ
の信号処理装置は別体であり、プローブアレイの各プロ
ーブからの配線を信号処理装置の対応する端子に接続し
て使用される。そして、この信号処理装置に各プローブ
からの信号が入力されて、増幅、演算、ＡＤ変換、スイ
ッチング等の処理が行われるようになっている。2. Description of the Related Art Conventionally, when measuring a nerve potential in a brain study, a probe of a sensor is brought into contact with a sample to measure a potential at that position.
For this measurement, a sword-shaped probe array in which ten or more probes having a thickness of several μm to several hundred μm are arranged is usually used. The probe array and the signal processing device of the sensor are separate components, and the wires from each probe of the probe array are connected to corresponding terminals of the signal processing device for use. A signal from each probe is input to the signal processing device, and processing such as amplification, calculation, AD conversion, and switching is performed.
【０００３】このように、従来の脳神経電位測定用のセ
ンサは、プローブアレイと信号処理装置（ＩＣチップ）
が別々になっているため、多数のプローブからの配線を
ＩＣチップの各端子にハンダ付け等によって接続する必
要があり、膨大な手間がかかる上に、配線ミス等の危険
性もある。また、このような接続作業が必要であるため
に、プローブ同士の間隔をあまり小さくすることができ
ず、検出点の数や検出分解能には限界がある。As described above, a conventional sensor for measuring a brain nerve potential comprises a probe array and a signal processing device (IC chip).
Are separate from each other, it is necessary to connect wiring from a large number of probes to each terminal of the IC chip by soldering or the like, which requires enormous labor and risks of wiring mistakes and the like. Further, since such a connection work is required, the interval between the probes cannot be reduced so much, and the number of detection points and the detection resolution are limited.
【０００４】一方、半導体集積回路の動作テスト用のセ
ンサに関しては、特開平５−１９８６３６号公報に、基
板から成長させた針状結晶の表面に金属膜を形成するこ
とによりプローブを形成し、この金属膜と前記基板に形
成された信号伝送用の配線パターンを接続することが記
載されている。また、具体的には、直径が５０μｍ、相
互間隔が１００μｍ、高さが１〜２ｍｍのプローブを作
ることができたと記載されている。On the other hand, as for a sensor for operation test of a semiconductor integrated circuit, Japanese Patent Application Laid-Open No. Hei 5-198636 discloses a probe formed by forming a metal film on a surface of a needle-like crystal grown from a substrate. It describes that a metal film is connected to a wiring pattern for signal transmission formed on the substrate. Further, specifically, it is described that a probe having a diameter of 50 μm, an interval between them of 100 μm, and a height of 1 to 2 mm could be produced.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記公
報に記載のセンサには、プローブの形成方法等に改善の
余地がある。また、プローブの直径および隣り合うプロ
ーブの間隔については、上記具体例よりもさらに小さく
したい要求がある。本発明は、プローブと信号処理回路
が一体になっているセンサであって、プローブの形成方
法が上記公報の方法よりも簡単で、プローブの直径およ
び隣り合うプローブの間隔がより小さいものを提供する
ことを課題とする。However, the sensor described in the above publication has room for improvement in the method of forming the probe and the like. In addition, there is a demand that the diameter of the probe and the distance between adjacent probes be further reduced as compared with the above specific example. The present invention provides a sensor in which a probe and a signal processing circuit are integrated, wherein the method for forming the probe is simpler than the method disclosed in the above publication, and the probe diameter and the distance between adjacent probes are smaller. That is the task.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板の拡散層を下地として結晶成
長させた突起からなることを特徴とするプローブを提供
する。この突起は、結晶成長の下地が拡散層であるた
め、下地が拡散層でない場合よりも高い導電性を有す
る。これにより、この突起は、表面に金属膜を形成する
ことなく、そのままでプローブとして使用できる。In order to solve the above-mentioned problems, the present invention provides a probe comprising a projection formed by crystal growth using a diffusion layer of a semiconductor substrate as a base. Since the underlayer for crystal growth is a diffusion layer, the protrusion has higher conductivity than when the underlayer is not a diffusion layer. Thus, the protrusion can be used as a probe without forming a metal film on the surface.
【０００７】本発明は、また、検体に接触させて接触位
置の電気的特性を検出するプローブと、このプローブか
ら入力された電気信号を処理する信号処理回路とを、半
導体基板上に備えたセンサを提供する。本発明は、ま
た、検体に接触させて接触位置の電気的特性を検出する
プローブと、このプローブから入力された電気信号を処
理する信号処理回路とを、半導体基板上に備えたセンサ
において、前記プローブは、半導体拡散層を下地として
結晶成長させた突起からなることを特徴とするセンサを
提供するものである。[0007] The present invention also provides a sensor provided on a semiconductor substrate, comprising: a probe for detecting an electrical characteristic of a contact position by contacting a specimen; and a signal processing circuit for processing an electric signal input from the probe. I will provide a. The present invention also relates to a sensor comprising a probe on a semiconductor substrate, wherein the probe includes a probe that detects an electrical characteristic of a contact position by contacting the sample and a signal processing circuit that processes an electric signal input from the probe. The probe is to provide a sensor comprising a projection formed by crystal growth using a semiconductor diffusion layer as a base.
【０００８】このセンサの実施態様としては、前記信号
処理回路は各プローブ毎にＭＯＳＦＥＴを備え、各ＭＯ
ＳＦＥＴのソースまたはドレインに前記突起が形成され
ているものが挙げられる。本発明のプローブは、例え
ば、公知の方法であるＶＬＳ（Vapor-Liquid-Solid）成
長法を利用して、半導体基板の高濃度拡散層を下地とし
てシリコンを選択的にエピタキシャル成長させることに
より形成することができる。In an embodiment of the sensor, the signal processing circuit includes a MOSFET for each probe,
One in which the protrusion is formed on the source or the drain of the SFET is exemplified. The probe of the present invention is formed, for example, by selectively epitaxially growing silicon using a high concentration diffusion layer of a semiconductor substrate as a base, using a well-known VLS (Vapor-Liquid-Solid) growth method. Can be.
【０００９】[0009]
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の一実施形態に相当するセン
サを示す斜視図である。この図に示すように、このセン
サは、半導体基板１上に、多数の針状突起からなるプロ
ーブ２と、各プローブ２から入力された電気信号を処理
する信号処理回路３が形成されたものである。Embodiments of the present invention will be described below. FIG. 1 is a perspective view showing a sensor corresponding to one embodiment of the present invention. As shown in this figure, this sensor has a semiconductor substrate 1 on which a probe 2 having a large number of needle-like projections and a signal processing circuit 3 for processing an electric signal input from each probe 2 are formed. is there.
【００１０】図２は、このセンサのプローブ２側の部分
を示す平面図である。この図に示すように、このセンサ
は、信号処理回路のスイッチアレイとして、ゲート４、
ソース５、ドレイン６からなるＮＭＯＳＦＥＴを各プロ
ーブ２毎に備え、各ＮＭＯＳＦＥＴのドレイン６にプロ
ーブ２が形成されている。図３は図２の部分断面図に相
当し、この図を用いて、このセンサの作製手順の一例を
説明する。先ず、図３（ａ）に示すように、ｐ型シリコ
ン基板１上に、通常のＭＯＳプロセスによって、多結晶
シリコンからなるゲート４と、ｎ＋（高濃度拡散層）か
らなるソース５と、ｎ＋（高濃度拡散層）からなるドレ
イン６とで構成されるＮＭＯＳＦＥＴを形成する。符号
７はＳｉＯ2 膜であり、符号８はタングステンからなる
配線層である。なお、このＮＭＯＳＦＥＴの形成と同時
に、信号処理回路３のこれ以外の部分の形成も行う。FIG. 2 is a plan view showing a portion of the sensor on the probe 2 side. As shown in this figure, this sensor is a switch array of a signal processing circuit, and has a gate 4,
An NMOSFET including a source 5 and a drain 6 is provided for each probe 2, and the probe 2 is formed on the drain 6 of each NMOSFET. FIG. 3 corresponds to a partial cross-sectional view of FIG. 2, and an example of a manufacturing procedure of this sensor will be described with reference to FIG. First, as shown in FIG. 3A, on a p-type silicon substrate 1, a gate 4 made of polycrystalline silicon, a source 5 made of n + (high concentration diffusion layer), and n + ( An NMOSFET composed of the drain 6 made of a high concentration diffusion layer) is formed. Reference numeral 7 denotes an SiO 2 film, and reference numeral 8 denotes a wiring layer made of tungsten. It should be noted that other portions of the signal processing circuit 3 are formed simultaneously with the formation of the NMOSFET.
【００１１】次に、図３（ｂ）に示すように、この信号
処理回路の上に（すなわち、ＳｉＯ 2 膜７および配線層
８の上に）、ＳｉＯ2 から成る保護層９を形成する。保
護層９の形成方法としては、ＳＯＧ（スピンオングラ
ス）法やＴＥＯＳ（テトラエトキシシラン）ＣＶＤ（化
学的気相成長法）法等を採用することができる。次に、
保護層９の上にレジスト膜１０を形成してフォトリソ・
エッチング工程を行うことにより、図３（ｃ）に示すよ
うに、ＳｉＯ2 膜７，９のドレイン６中心位置に、シリ
コン基板１まで達する開口部１１を形成する。開口部１
１の大きさは、形成するプローブ２の太さよりも大きく
する必要があるが、あまり大きすぎてもプローブ２の位
置精度が悪くなるため、プローブ２の断面積の１．０５
倍〜１００倍、好ましくは１．１倍〜５０倍とする。Next, as shown in FIG.
On top of the processing circuit (ie, SiO TwoFilm 7 and wiring layer
8), SiOTwoIs formed. Security
As a method for forming the protective layer 9, SOG (spin-on-
S) method and TEOS (tetraethoxysilane) CVD
Chemical vapor deposition method) or the like. next,
A resist film 10 is formed on the protective layer 9 to form a photolithographic
By performing the etching step, as shown in FIG.
Yeah, SiOTwoAt the center of the drain 6 of the films 7 and 9,
An opening 11 reaching the control board 1 is formed. Opening 1
The size of 1 is larger than the thickness of the probe 2 to be formed.
It is necessary to perform
Since the placement accuracy is poor, the cross-sectional area of the probe 2 is 1.05
Times to 100 times, preferably 1.1 times to 50 times.
【００１２】次に、図３（ｄ）に示すように、レジスト
膜１０の上にＡｕ薄膜１２を形成する。これにより、開
口部１１の形成によって生じたドレイン６の開口面の上
にもＡｕ薄膜１２ａが形成される。ここで形成するＡｕ
薄膜１２の厚さは、成膜温度、成長させるプローブ２の
太さによって変える必要があり、例えば、Ａｕ薄膜１２
の成膜温度が７００℃で、直径数μｍのプローブ２を形
成する場合には、Ａｕ薄膜１２の厚さを１０〜１００ｎ
ｍとすることが適当である。Next, as shown in FIG. 3D, an Au thin film 12 is formed on the resist film 10. Thus, the Au thin film 12a is also formed on the opening surface of the drain 6 generated by the formation of the opening 11. Au formed here
The thickness of the thin film 12 needs to be changed depending on the film formation temperature and the thickness of the probe 2 to be grown.
When forming the probe 2 having a diameter of several μm at a film forming temperature of 700 ° C., the thickness of the Au thin film 12 is set to 10 to 100 n.
m is appropriate.
【００１３】次に、リフトオフ法により、レジスト膜１
０上に形成されたＡｕ薄膜をレジスト膜１０とともにす
べて除去する。これにより、図３（ｅ）に示すように、
ドレイン６の開口面に形成されたＡｕ薄膜１２ａのみが
残る。次に、ドレイン６のＡｕ薄膜１２ａの部分に、Ｖ
ＬＳ成長法によりシリコンをエピタキシャル成長させ
る。すなわち、図３（ｅ）の状態のシリコン基板１を、
ＳｉＨ4 やＳｉＣｌ4 等のシリコンを含むガスの雰囲気
中で、Ａｕ−Ｓｉ合金の共晶点よりも高い温度に加熱す
る。Next, a resist film 1 is formed by a lift-off method.
All of the Au thin film formed on the resist film 10 is removed together with the resist film 10. As a result, as shown in FIG.
Only the Au thin film 12a formed on the opening surface of the drain 6 remains. Next, V is applied to the portion of the Au thin film 12a of the drain 6.
Silicon is epitaxially grown by the LS growth method. That is, the silicon substrate 1 in the state of FIG.
In an atmosphere of a gas containing silicon such as SiH 4 or SiCl 4 , heating is performed to a temperature higher than the eutectic point of the Au—Si alloy.
【００１４】これにより、先ず、Ａｕ薄膜１２ａの中心
部に、Ａｕとドレイン６をなすｎ＋シリコンとの混合溶
液からなる液滴が生じる。次に、ガスの熱分解で生じた
シリコン原子がこの液滴に取り込まれて、液滴中のシリ
コン濃度が過剰となる。この過剰となったシリコンが、
ドレイン６の表面からエピタキシャル成長する。その結
果、単結晶シリコンからなる突起２０が得られる。突起
２０の先端には、前記液滴の固化により、Ａｕ−Ｓｉ合
金からなる半球状の合金部１３が形成される。図３
（ｆ）はこの状態を示す。As a result, first, a droplet composed of a mixed solution of Au and n + silicon forming the drain 6 is formed at the center of the Au thin film 12a. Next, silicon atoms generated by the thermal decomposition of the gas are taken into the droplet, and the silicon concentration in the droplet becomes excessive. This excess silicon,
Epitaxial growth is performed from the surface of the drain 6. As a result, a projection 20 made of single crystal silicon is obtained. A hemispherical alloy portion 13 made of an Au-Si alloy is formed at the tip of the projection 20 by solidification of the droplet. FIG.
(F) shows this state.
【００１５】この突起２０は、ドレイン６をなすｎ＋シ
リコン（高濃度拡散層）から成長しているため、シリコ
ン基板１から直接成長させたものよりも導電性が高い。
したがって、この突起はそのままプローブ２として使用
できる。また、この突起２０の先端にはＡｕ−Ｓｉ合金
からなる合金部１３があるため、このプローブ２は検体
に接触したときに良好なオーミック接合が得られ易い。Since the projections 20 are grown from n + silicon (high-concentration diffusion layer) forming the drain 6, they have higher conductivity than those directly grown from the silicon substrate 1.
Therefore, this projection can be used as the probe 2 as it is. Further, since the tip of the projection 20 has the alloy portion 13 made of an Au-Si alloy, a good ohmic junction is easily obtained when the probe 2 comes into contact with the sample.
【００１６】なお、上記実施形態では、プローブ２とす
る突起２０をＮＭＯＳＦＥＴのドレイン６から結晶成長
させているが、ソース５から結晶成長させてもよい。ま
た、プローブ２とする突起を結晶成長させる下地は、セ
ンサの信号処理回路を構成する素子の高濃度拡散層であ
ればよく、ＮＭＯＳＦＥＴのソースまたはドレイン以外
に、ＰＭＯＳＦＥＴやＣＭＯＳＦＥＴのソースまたはド
レイン、Ｂｉ−ＣＭＯＳやバイポーラトランジスタのエ
ミッタまたはコレクタ、ダイオードのｎ＋層またはｐ＋
層等が挙げられる。In the above-described embodiment, the protrusion 20 serving as the probe 2 is grown from the drain 6 of the NMOSFET. However, the protrusion 20 may be grown from the source 5. The base on which the projections serving as the probe 2 are grown may be a high-concentration diffusion layer of an element constituting a signal processing circuit of the sensor. In addition to the source or drain of the NMOSFET, the source or drain of PMOSFET or CMOSFET, Bi The emitter or collector of a CMOS or bipolar transistor, the n + layer or p + of a diode
And the like.
【００１７】図４は、ｎｐｎバイポーラトランジスタの
コレクタをなすｎ＋層６０から、プローブ２となる突起
２０を結晶成長させた例を示す。図３と同様に、符号１
はｐ型シリコン基板、符号８は配線層、符号１３は合金
部である。また、符号１５はｎ＋埋め込み層であり、符
号１６はエピタキシャルｎ層であり、符号１７はｐ層で
あり、符号１８はエミッタをなすｎ＋層である。FIG. 4 shows an example in which a projection 20 serving as a probe 2 is crystal-grown from an n + layer 60 forming a collector of an npn bipolar transistor. As in FIG.
Denotes a p-type silicon substrate, reference numeral 8 denotes a wiring layer, and reference numeral 13 denotes an alloy part. Reference numeral 15 denotes an n + buried layer, reference numeral 16 denotes an epitaxial n layer, reference numeral 17 denotes a p layer, and reference numeral 18 denotes an n + layer forming an emitter.
【００１８】図５は、ダイオードのｐ＋層６１からプロ
ーブ２となる突起２０を結晶成長させた例を示す。図３
と同様に、符号１はｐ型シリコン基板、符号８は配線
層、符号１３は合金部である。符号２１はｎ層であり、
符号２２はｎ＋層である。また、上記実施形態では、半
導体基板としてｐ型シリコン基板１を用いているが、シ
リコンの伝導型はｎ型でもよい。また、半導体基板とし
ては、バルクシリコン基板以外に、ＳＩＭＯＸ（セパレ
ーション バイ イオン インプランテッドオキサイ
ド）基板、貼り合わせＳＯＩ（シリコン オン インシ
ュレータ）基板、バルクシリコン基板上にγ−Ａｌ2 Ｏ
3 層を介してシリコン層が形成された構造の基板、或い
はＳＯＳ（シリコン オン サファイア）等のＳＯＩ基
板等を使用することができる。FIG. 5 shows an example in which the projection 20 serving as the probe 2 is grown from the p + layer 61 of the diode. FIG.
Similarly, 1 is a p-type silicon substrate, 8 is a wiring layer, and 13 is an alloy part. Reference numeral 21 denotes an n-layer,
Reference numeral 22 denotes an n + layer. Further, in the above embodiment, the p-type silicon substrate 1 is used as the semiconductor substrate, but the conductivity type of silicon may be n-type. As a semiconductor substrate, in addition to a bulk silicon substrate, a SIMOX (separation by ion implanted oxide) substrate, a bonded SOI (silicon on insulator) substrate, and a γ-Al 2 O
A substrate having a structure in which a silicon layer is formed via three layers, an SOI substrate such as SOS (silicon on sapphire), or the like can be used.
【００１９】半導体基板としてＳＯＩ基板を使用する
と、基板とドレイン或いはソースとの間にあるｐｎ接合
部の逆方向電流によるリーク電流を低減できる等、信号
処理回路の特性が高くなるため好ましい。また、シリコ
ン基板を用いる場合のシリコンの結晶方位についても特
に制限はなく、（１１１）面、（１００）面等、通常入
手できるものはいずれも使用することができる。It is preferable to use an SOI substrate as the semiconductor substrate because characteristics of the signal processing circuit are improved, for example, a leakage current due to a reverse current at a pn junction between the substrate and the drain or the source can be reduced. Further, there is no particular limitation on the crystal orientation of silicon when a silicon substrate is used, and any commonly available one such as a (111) plane or a (100) plane can be used.
【００２０】また、ドレイン６の開口面に形成する金属
層は、上記実施形態のようなＡｕ薄膜に限定されない。
ただし、Ａｕは、シリコンと共晶を形成可能でしかも共
晶点が比較的低い金属であるため、Ａｕ薄膜を形成する
ことが好ましい。また、この金属層形成温度は、金属と
シリコンの共晶液滴を生じさせるために十分に高い温度
とする必要があるが、通常４００℃〜１０００℃、好ま
しくは５００℃〜９００℃である。金属層形成温度を高
くする方法としては、金属層成長の際に加熱する方法、
低温で成長させた後に熱処理を行う方法が挙げられる。
また、金属層の形成方法にも特に制限はないが、後でリ
フトオフ工程を行う場合には、蒸着法やスパッタリング
法等を採用することが好ましい。The metal layer formed on the opening surface of the drain 6 is not limited to the Au thin film as in the above embodiment.
However, since Au is a metal that can form a eutectic with silicon and has a relatively low eutectic point, it is preferable to form an Au thin film. The metal layer formation temperature needs to be sufficiently high to generate eutectic droplets of metal and silicon, but is usually 400 ° C to 1000 ° C, preferably 500 ° C to 900 ° C. As a method of increasing the metal layer formation temperature, a method of heating when growing the metal layer,
A method of performing heat treatment after growth at a low temperature may be used.
Although there is no particular limitation on the method for forming the metal layer, when a lift-off step is performed later, it is preferable to employ an evaporation method, a sputtering method, or the like.
【００２１】また、上記実施形態では、ドレイン６の開
口部のみに金属層を形成する方法としてリフトオフ法を
採用しているが、これに代えて、選択性を有する無電解
メッキ法等を採用してもよい。また、シリコンの成長方
法も特に制限はないが、選択成長が容易な、ＣＶＤ（化
学的気相成長）法、ＧＳＭＢＥ（気体原料分子線エピタ
キシー）法、ＵＨＶ−ＣＶＤ（超高真空ＣＶＤ）法等を
採用することが好ましい。シリコンの成長温度は金属と
シリコンの共晶点よりも高くする必要があるが、あまり
高いと既に形成されている信号処理回路に悪影響を及ぼ
す。そのため、シリコンの成長温度は通常４００℃〜１
０００℃とし、好ましくは５００℃〜９００℃とする。
また、シリコンのエピタキシャル成長の際に、導電性を
制御するために、Ｐ、Ａｓ、Ｂ等のドーパント元素を添
加してもよい。In the above embodiment, the lift-off method is used as a method of forming the metal layer only in the opening of the drain 6, but instead, a selective electroless plating method or the like is used. You may. Although there is no particular limitation on the method of growing silicon, CVD (Chemical Vapor Deposition), GSMBE (Gas Source Molecular Beam Epitaxy), UHV-CVD (Ultra High Vacuum CVD), etc. are easy to selectively grow. It is preferable to employ The growth temperature of silicon needs to be higher than the eutectic point of metal and silicon, but if it is too high, it will adversely affect already formed signal processing circuits. Therefore, the growth temperature of silicon is usually 400 ° C. to 1 ° C.
000 ° C, preferably 500 ° C to 900 ° C.
Further, at the time of epitaxial growth of silicon, a dopant element such as P, As, or B may be added to control conductivity.
【００２２】[0022]
【実施例】以下に、本発明の具体的な実施例を示す。ｐ
型Ｓｉ（１１１）基板上に、通常のＮＭＯＳプロセスに
より、ポリシリコンゲートで層間配線にＷを使ったＮＭ
ＯＳＦＥＴから成るスイッチング回路を作製した。その
後、回路上に、ＳＯＧを用いてＳｉＯ2 からなる保護層
を形成した。次に、通常のリソグラフィ技術により、各
ＮＭＯＳＦＥＴのドレイン部に、基板のシリコンが露出
した４μｍ角の開口部を作製した。The following is a specific example of the present invention. p
NM using W for interlayer wiring with polysilicon gate on normal Si (111) substrate by normal NMOS process
A switching circuit including an OSFET was manufactured. Thereafter, a protective layer made of SiO 2 was formed on the circuit using SOG. Next, a 4 μm square opening where silicon of the substrate was exposed was formed in the drain portion of each NMOSFET by a normal lithography technique.
【００２３】次に、レジスト及び開口部の上に、蒸着法
により、室温で、厚さ５０ｎｍのＡｕ層を形成した。次
に、リフトオフプロセスにより、開口部以外のＡｕ層を
除去後、ジシランを原料に用いたＧＳＭＢＥ法により、
温度７００℃、圧力７×１０ -2Ｐａという成長条件に
て、シリコンの選択エピタキシャル成長を行った。以上
のようにして、プローブアレイと信号処理回路が一体と
なった電位測定用センサを作製した。得られた各プロー
ブは、直径が１μｍで長さが８μｍであった。また、得
られたセンサのＮＭＯＳＦＥＴの特性を評価したとこ
ろ、正常な動作特性を示した。Next, a vapor deposition method is applied on the resist and the opening.
As a result, an Au layer having a thickness of 50 nm was formed at room temperature. Next
Then, the Au layer other than the opening is removed by a lift-off process.
After removal, by GSMBE method using disilane as a raw material,
Temperature 700 ° C, pressure 7 × 10 -2Under the growth condition of Pa
Then, selective epitaxial growth of silicon was performed. that's all
The probe array and signal processing circuit are integrated
A sensor for measuring potential was manufactured. Each obtained profile
The tube was 1 μm in diameter and 8 μm in length. Also,
The characteristics of the NMOSFET of the sensor
Of course, it showed normal operating characteristics.
【００２４】また、この実施例の方法により、２次元の
プローブアレイであって、隣り合うプローブの間隔が１
０μｍ以下のものを得ることができた。Further, according to the method of this embodiment, a two-dimensional probe array in which the distance between adjacent probes is 1
Those having a size of 0 μm or less were obtained.
【００２５】[0025]
【発明の効果】以上説明したように、本発明のセンサ
は、プローブと信号処理回路が一体になっているセンサ
であって、プローブの形成方法が上記公報の方法よりも
簡単で、プローブの直径および隣り合うプローブの間隔
がより小さいものとなる。その結果、センサのプローブ
の配置密度を従来より高くできるため、検出点の数を増
加でき、検出分解能が向上し、さらにはランダムアクセ
スが可能になるという効果が得られる。As described above, the sensor of the present invention is a sensor in which the probe and the signal processing circuit are integrated, and the method of forming the probe is simpler than the method disclosed in the above publication, and the diameter of the probe is small. In addition, the distance between adjacent probes becomes smaller. As a result, the arrangement density of the probe of the sensor can be made higher than before, so that the number of detection points can be increased, the detection resolution can be improved, and further, the effect of enabling random access can be obtained.
【００２６】また、従来の脳神経電位測定用のセンサと
の比較では、これに加えて、多数のプローブからの配線
をＩＣチップの各端子にハンダ付け等によって接続する
作業が不要となり、配線ミス等による誤動作の危険性が
低減できる効果もある。さらに、本発明のセンサおよび
プローブは、生体中のイオン濃度測定等に使用するセン
サおよびそのプローブとしても好適に使用できる。In addition, in comparison with a conventional sensor for measuring brain nerve potential, in addition to this, the work of connecting wiring from a large number of probes to each terminal of the IC chip by soldering or the like is not required, and wiring mistakes and the like are eliminated. Also, there is an effect that the danger of malfunction due to is reduced. Further, the sensor and probe of the present invention can be suitably used as a sensor and a probe for measuring ion concentration in a living body.
【図１】本発明の一実施形態に相当するセンサを示す斜
視図である。FIG. 1 is a perspective view showing a sensor corresponding to an embodiment of the present invention.
【図２】図１のセンサのプローブ側の部分を示す平面図
である。FIG. 2 is a plan view showing a probe-side portion of the sensor of FIG. 1;
【図３】図１のセンサの作製手順を示す工程図であっ
て、図２の部分断面図に相当する。FIG. 3 is a process diagram showing a procedure for manufacturing the sensor of FIG. 1, and corresponds to a partial cross-sectional view of FIG.
【図４】本発明の別の実施形態に相当するセンサのプロ
ーブ側の部分を示す断面図であって、プローブとなる突
起を結晶成長させる下地がｎｐｎバイポーラトランジス
タのコレクタである場合を示す。FIG. 4 is a cross-sectional view showing a probe-side portion of a sensor according to another embodiment of the present invention, in which a base for growing a crystal serving as a probe is a collector of an npn bipolar transistor.
【図５】本発明の別の実施形態に相当するセンサのプロ
ーブ側の部分を示す断面図であって、プローブとなる突
起を結晶成長させる下地がダイオードのｐ＋層である場
合を示す。FIG. 5 is a cross-sectional view showing a probe-side portion of a sensor corresponding to another embodiment of the present invention, showing a case where a base for crystal growth of a projection serving as a probe is a p + layer of a diode.
１ ｐ型シリコン基板（半導体基板） ２ プローブ ３ 信号処理回路 ４ ゲート ５ ソース ６ ドレイン ７ ＳｉＯ2 層 ９ 保護層 １０ レジスト膜 １１ プローブを成長させるための開口部 １２ Ａｕ薄膜 １２ａ Ａｕ薄膜 ２０ 突起Reference Signs List 1 p-type silicon substrate (semiconductor substrate) 2 probe 3 signal processing circuit 4 gate 5 source 6 drain 7 SiO 2 layer 9 protective layer 10 resist film 11 opening for growing probe 12 Au thin film 12 a Au thin film 20 protrusion
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｎ 27/30 Ａ６１Ｂ 5/04 ３２０Ａ Ｇ０１Ｒ 1/073 Ｈ０１Ｌ 21/66 Ｆターム(参考） 2G011 AA02 AA16 AA21 AC11 AE03 AF07 4C027 AA04 EE01 FF01 KK01 KK07 4M106 AA02 AB01 AB06 BA01 CA01 DD03 DD11 DD30 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G01N 27/30 A61B 5/04 320A G01R 1/073 H01L 21/66 F term (Reference) 2G011 AA02 AA16 AA21 AC11 AE03 AF07 4C027 AA04 EE01 FF01 KK01 KK07 4M106 AA02 AB01 AB06 BA01 CA01 DD03 DD11 DD30
Claims (4)
長させた突起からなることを特徴とするプローブ。1. A probe comprising projections formed by crystal growth using a diffusion layer of a semiconductor substrate as a base.
を検出するプローブと、このプローブから入力された電
気信号を処理する信号処理回路とを、半導体基板上に備
えたセンサ。2. A sensor provided on a semiconductor substrate, comprising: a probe for detecting an electrical characteristic of a contact position by contacting a specimen; and a signal processing circuit for processing an electric signal input from the probe.
を検出するプローブと、このプローブから入力された電
気信号を処理する信号処理回路とを、半導体基板上に備
えたセンサにおいて、前記プローブは、半導体拡散層を
下地として結晶成長させた突起からなることを特徴とす
るセンサ。3. A sensor provided on a semiconductor substrate, comprising: a probe for detecting an electrical characteristic of a contact position by contacting with a sample; and a signal processing circuit for processing an electric signal input from the probe. Is a sensor comprising a projection formed by crystal growth using a semiconductor diffusion layer as a base.
ＳＦＥＴを備え、各ＭＯＳＦＥＴのソースまたはドレイ
ンに前記突起が形成されていることを特徴とする請求項
３記載のセンサ。4. The signal processing circuit includes an MO for each probe.
The sensor according to claim 3, further comprising an SFET, wherein the protrusion is formed on a source or a drain of each MOSFET.
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