JP2000332114A - Manufacture of semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ヒューズの切断によって不
良ビットの救済を行なう冗長回路を備えた半導体集積回
路装置の製造に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and more particularly to a technology effective when applied to the manufacture of a semiconductor integrated circuit device having a redundant circuit for repairing a defective bit by cutting a fuse. About.
【０００２】[0002]
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry) などのメモリＬＳＩは、製造工程で生じた欠陥を救
済するための冗長機能を備えることによって、製造歩留
まりの向上を図っている。2. Description of the Related Art DRAM (Dynamic Random Access Memory)
Memory LSIs such as ry) are provided with a redundancy function for relieving defects generated in the manufacturing process, thereby improving the manufacturing yield.
【０００３】これは、回路の一部にあらかじめスペアの
行や列（冗長回路）を用意しておき、メモリアレイ内の
欠陥セル（不良ビット）にアドレス信号が入ったときに
スペアの行や列を選択することによって、回路の一部に
不良箇所が発生してもチップ全体としては不良とならな
いようにする不良救済機能である。[0003] In this method, a spare row or column (redundant circuit) is prepared in advance in a part of a circuit, and when a defective cell (defective bit) in a memory array receives an address signal, the spare row or column is spared. Is a defect relieving function that prevents a chip as a whole from becoming defective even if a defective portion occurs in a part of a circuit by selecting.
【０００４】不良箇所とスペア箇所との切り換えは、ア
ドレス切り換え回路に接続されたヒューズを切断するこ
とによって行なわれる。ヒューズの切断には、電流溶断
方式やレーザ溶断方式などが採用されているが、置換プ
ログラムの自由度が高く、面積効率上も有利なレーザ溶
断方式が主に採用されている。なお、欠陥セルを冗長セ
ルに切り換えるためのレーザ溶断ヒューズを備えたメモ
リＬＳＩについては、例えば特開平２−２５０５５号公
報などに記載がある。Switching between a defective portion and a spare portion is performed by cutting a fuse connected to an address switching circuit. For cutting the fuse, a current fusing method, a laser fusing method, or the like is employed. However, a laser fusing method, which has a high degree of freedom in a replacement program and is advantageous in terms of area efficiency, is mainly employed. A memory LSI having a laser blow fuse for switching a defective cell to a redundant cell is described in, for example, Japanese Patent Application Laid-Open No. 2-25055.
【０００５】[0005]
【発明が解決しようとする課題】上記した欠陥救済用の
ヒューズは、メタルや多結晶シリコンなどの電極配線材
料で構成され、ウエハの主面に半導体素子あるいは配線
を形成する工程（ウエハプロセス）で同時に形成され
る。そして、ウエハプロセスの最終工程で行なわれるプ
ローブ検査によって欠陥セルが見出された場合は、上記
ヒューズをレーザなどで切断することによって、欠陥セ
ルに対応するアドレスを冗長セルに割り付けする。The above-mentioned fuse for relieving defects is made of an electrode wiring material such as metal or polycrystalline silicon, and is used in a step of forming semiconductor elements or wiring on the main surface of a wafer (wafer process). Formed at the same time. When a defective cell is found by a probe test performed in the final step of the wafer process, the fuse is cut by a laser or the like, so that an address corresponding to the defective cell is assigned to the redundant cell.
【０００６】上記のようなレーザ溶断方式を採用する場
合、ウエハの表面にレーザを照射したときにヒューズを
覆っている絶縁膜が厚いと、レーザのエネルギーがヒュ
ーズに到達しないのでヒューズが切断できない。そこ
で、ヒューズを覆う絶縁膜が厚い場合には、あらかじめ
ヒューズの上部の絶縁膜をエッチングして膜厚を約１μ
m 程度まで薄くし、レーザのエネルギーがヒューズに到
達し易くしておく必要がある。In the case of employing the laser fusing method as described above, if the insulating film covering the fuse when the surface of the wafer is irradiated with the laser is thick, the fuse cannot be cut because the energy of the laser does not reach the fuse. Therefore, if the insulating film covering the fuse is thick, the insulating film on the fuse is etched in advance to reduce the film thickness to about 1 μm.
m, so that the laser energy can easily reach the fuse.
【０００７】通常、ウエハの表面は、最上層のメタル配
線の上部にファイナル・パッシベーション膜と称される
表面保護膜が形成され、さらにその上部に樹脂層が形成
される。パッシベーション膜は、ウエハの表面から水分
などが回路に浸入するのを防止するための保護膜で、例
えばプラズマＣＶＤ法で堆積した酸化シリコン膜や窒化
シリコン膜などの緻密な絶縁膜によって構成される。ま
た、樹脂層は、α線によるソフトエラーの防止、チップ
を封止する樹脂（モールド樹脂）中のシリコンフィラー
によるチップ表面の損傷防止、パッシベーション膜とモ
ールド樹脂との界面の応力緩和などを目的として形成さ
れる。Usually, on the surface of the wafer, a surface passivation film called a final passivation film is formed above the uppermost metal wiring, and a resin layer is further formed thereon. The passivation film is a protective film for preventing moisture and the like from entering the circuit from the surface of the wafer, and is formed of a dense insulating film such as a silicon oxide film or a silicon nitride film deposited by a plasma CVD method. In addition, the resin layer is used to prevent soft errors due to α-rays, prevent damage to the chip surface due to silicon filler in the resin (mold resin) that seals the chip, and relieve stress at the interface between the passivation film and the mold resin. It is formed.
【０００８】上記したパッシベーション膜および樹脂層
は、マイクロメータ（μm ）オーダの厚い膜厚で形成さ
れるので、ヒューズを切断して欠陥救済を行うには、ヒ
ューズの上部のパッシベーション膜および樹脂層をプロ
ーブ検査に先立って除去しておかなければならない。ま
た、ヒューズを比較的下層の導電層で形成した場合に
は、パッシベーション膜より下層の層間絶縁膜もエッチ
ングしてその膜厚を薄くしなければならない。Since the passivation film and the resin layer described above are formed with a large thickness on the order of micrometers (μm), in order to cut the fuse and relieve defects, the passivation film and the resin layer above the fuse must be removed. It must be removed prior to probe testing. When the fuse is formed of a relatively lower conductive layer, the interlayer insulating film below the passivation film must be etched to reduce its thickness.
【０００９】ヒューズの上部の絶縁膜の除去は、一例と
して次のようなプロセスで行われる。まず、ウエハの主
面に半導体素子を形成し、続いてその上部に複数層のメ
タル配線を形成する。そして、この半導体素子の形成か
ら最上層のメタル配線の形成までの一連の工程のいずれ
かの工程でヒューズを形成する。The removal of the insulating film above the fuse is performed by the following process, for example. First, semiconductor elements are formed on the main surface of the wafer, and subsequently, a plurality of layers of metal wirings are formed thereon. Then, a fuse is formed in any one of a series of steps from the formation of the semiconductor element to the formation of the uppermost metal wiring.
【００１０】次に、ヒューズの上部の絶縁膜の膜厚を１
μm 程度に調節するために、フォトレジスト膜をマスク
にしたドライエッチングでヒューズの上部の絶縁膜に開
孔を形成した後、この開孔の底部を含む最上層のメタル
配線の上部にファイナル・パッシベーション膜を形成
し、続いてファイナル・パッシベーション膜の上部にポ
リイミド樹脂層を形成する。Next, the thickness of the insulating film on the fuse is set to 1
In order to adjust the thickness to about μm, an opening is formed in the insulating film above the fuse by dry etching using a photoresist film as a mask, and final passivation is applied to the top of the uppermost metal wiring including the bottom of the opening. A film is formed, and then a polyimide resin layer is formed on the final passivation film.
【００１１】次に、ポリイミド樹脂層の上部にフォトレ
ジスト膜を形成し、このフォトレジスト膜をマスクにし
たウェットエッチングでヒューズの上部の樹脂層を除去
することによりパッシベーション膜を露出させる。また
このとき同時に、チップの外部接続端子となるパッド
（ボンディングパッド）を形成する領域のポリイミド樹
脂層を除去することによってパッシベーション膜を露出
させる。Next, a photoresist film is formed on the polyimide resin layer, and the passivation film is exposed by removing the resin layer on the fuse by wet etching using the photoresist film as a mask. At the same time, the passivation film is exposed by removing the polyimide resin layer in a region where pads (bonding pads) to be external connection terminals of the chip are formed.
【００１２】次に、上記フォトレジスト膜を除去した
後、ポリイミド樹脂層をマスクにしたドライエッチング
でヒューズの上部（絶縁膜に開孔が形成された領域）の
パッシベーション膜を除去する。またこのとき同時に、
パッドを形成する領域のパッシベーション膜を除去する
ことによってパッドを形成する。Next, after removing the photoresist film, the passivation film above the fuse (the region where the opening is formed in the insulating film) is removed by dry etching using the polyimide resin layer as a mask. At the same time,
The pad is formed by removing the passivation film in the region where the pad is formed.
【００１３】ところが、上記のようなプロセスは、ヒュ
ーズの上部の厚いポリイミド樹脂層とパッシベーション
膜とを除去する工程に先立って、ヒューズの上部の絶縁
膜に開孔を形成するために、工程数が多くなるという問
題がある。However, in the above-described process, prior to the step of removing the thick polyimide resin layer and the passivation film on the fuse, an opening is formed in the insulating film on the fuse. There is a problem of increasing.
【００１４】この場合、ヒューズの上部のポリイミド樹
脂層とパッシベーション膜とを除去した後、引き続いて
ヒューズの上部の絶縁膜に開孔を形成すれば工程を短縮
できるが、ポリイミド樹脂層は、通常１０μm 程度の厚
い膜厚で形成されるため、フォトレジスト膜をマスクに
したウェットエッチングでポリイミド樹脂層を除去する
と開孔の寸法変動が大きくなり、パッドの上部のポリイ
ミド樹脂層がパッドの面積よりも幅広くエッチングされ
てしまう。In this case, the process can be shortened by removing the polyimide resin layer and the passivation film above the fuse and subsequently forming an opening in the insulating film above the fuse, but the polyimide resin layer usually has a thickness of 10 μm. Since the polyimide resin layer is formed with a thickness as large as possible, if the polyimide resin layer is removed by wet etching using a photoresist film as a mask, the dimensional fluctuation of the opening increases, and the polyimide resin layer on the pad is wider than the pad area. It will be etched.
【００１５】そのため、このポリイミド樹脂層をマスク
にしてヒューズの上部およびパッドの上部のパッシベー
ション膜をエッチングし、引き続きヒューズの上部の絶
縁膜をオーバーエッチングすると、パッドの近傍の絶縁
膜が深く削られてしまうという問題が生じる。Therefore, when the passivation film above the fuse and the pad is etched using the polyimide resin layer as a mask and the insulating film above the fuse is subsequently over-etched, the insulating film near the pad is deeply shaved. The problem arises.
【００１６】本発明の目的は、ヒューズの切断によって
不良ビットの救済を行なう冗長回路を備えた半導体集積
回路装置の製造工程数を低減することのできる技術を提
供することにある。An object of the present invention is to provide a technique capable of reducing the number of manufacturing steps of a semiconductor integrated circuit device having a redundant circuit for relieving a defective bit by cutting a fuse.
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１８】[0018]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１９】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程を含む。(1) A method of manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps.
【００２０】（ａ）半導体基板の主面の第１領域に半導
体素子を形成した後、前記半導体素子の上部に複数層の
絶縁膜と複数層の配線とを交互に形成する工程、（ｂ）
前記半導体素子または前記複数層の配線のいずれかを形
成する工程で、前記半導体基板の主面の第２領域にヒュ
ーズを形成する工程、（ｃ）前記配線の最上部にパッシ
ベーション膜を形成した後、前記パッシベーション膜の
上部に感光性を有する樹脂層を形成する工程、（ｄ）前
記感光性を有する樹脂層を露光、現像することによって
樹脂パターンを形成した後、前記樹脂パターンをマスク
にしたエッチングで前記配線の上部の前記パッシベーシ
ョン膜を除去することによってパッドを形成し、前記ヒ
ューズの上部の前記パッシベーション膜を除去すること
によって開孔を形成する工程、（ｅ）前記樹脂パターン
をマスクにして前記開孔の底部と前記ヒューズとの間の
前記絶縁膜の一部をさらにエッチングする工程。(A) forming a semiconductor element in a first region on a main surface of a semiconductor substrate, and then alternately forming a plurality of insulating films and a plurality of wiring layers on the semiconductor element; (b)
Forming a fuse in the second region of the main surface of the semiconductor substrate in the step of forming either the semiconductor element or the wiring of the plurality of layers; and (c) after forming a passivation film on the uppermost part of the wiring. Forming a resin layer having photosensitivity on the passivation film, and (d) forming a resin pattern by exposing and developing the resin layer having photosensitivity, followed by etching using the resin pattern as a mask. Forming a pad by removing the passivation film above the wiring, and forming an opening by removing the passivation film above the fuse, and (e) forming a hole using the resin pattern as a mask. Further etching a part of the insulating film between the bottom of the opening and the fuse.
【００２１】（２）本発明の半導体集積回路装置の製造
方法は、前記請求項１において、前記ヒューズは、欠陥
救済用のヒューズである。(2) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, the fuse according to the first aspect is a fuse for relieving defects.
【００２２】（３）本発明の半導体集積回路装置の製造
方法は、前記請求項１において、前記ヒューズは、レー
ザ照射によって溶断されるヒューズである。(3) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the fuse is a fuse blown by laser irradiation.
【００２３】（４）本発明の半導体集積回路装置の製造
方法は、前記請求項１において、前記感光性を有する樹
脂層は、感光性ポリイミド樹脂からなる。(4) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, in the above-mentioned claim 1, the photosensitive resin layer is made of a photosensitive polyimide resin.
【００２４】（５）本発明の半導体集積回路装置の製造
方法は、前記請求項１において、前記孔の底部と前記ヒ
ューズとの間の前記絶縁膜は、酸化シリコン系の第１絶
縁膜と、前記第１絶縁膜の上部に形成された窒化シリコ
ン系の第２絶縁膜と、前記第２絶縁膜の上部に形成され
た酸化シリコン系の第３絶縁膜とを含み、前記（ｅ）工
程で前記第３絶縁膜をエッチングする際は、前記第２絶
縁膜をエッチングのストッパに用いる。(5) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the insulating film between the bottom of the hole and the fuse is a silicon oxide-based first insulating film, A silicon oxide-based second insulating film formed on the first insulating film; and a silicon oxide-based third insulating film formed on the second insulating film. When etching the third insulating film, the second insulating film is used as an etching stopper.
【００２５】[0025]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and repeated description thereof will be omitted.
【００２６】本実施の形態であるＤＲＡＭの製造方法を
図１〜図１７を用いて説明する。まず、図１に示すよう
に、例えばｐ型の単結晶シリコンからなる半導体基板
（ウエハ）１の主面に素子分離溝６を形成した後、半導
体基板１に不純物をイオン打ち込みしてｐ型ウエル２お
よびｎ型ウエル４を形成する。また、メモリアレイのｐ
型ウエル３の下部に、半導体基板１の他の領域に形成さ
れた入出力回路などからノイズが侵入するのを防ぐため
のｎ型半導体領域３を形成する。A method of manufacturing a DRAM according to the present embodiment will be described with reference to FIGS. First, as shown in FIG. 1, after a device isolation groove 6 is formed on a main surface of a semiconductor substrate (wafer) 1 made of, for example, p-type single crystal silicon, impurities are ion-implanted into the semiconductor substrate 1 to form a p-type well. 2 and n-type wells 4 are formed. Also, the memory array p
An n-type semiconductor region 3 for preventing noise from entering from an input / output circuit or the like formed in another region of the semiconductor substrate 1 is formed below the mold well 3.
【００２７】続いて、ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物、例えばＢＦ2( フッ化ホウ素) を
ｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、
次いでｐ型ウエル２およびｎ型ウエル４の表面をＨＦ
（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウ
ェット酸化して活性領域の表面に清浄なゲート酸化膜７
を形成する。Subsequently, impurities for adjusting the threshold voltage of the MISFET, for example, BF 2 (boron fluoride) are ion-implanted into the p-type well 2 and the n-type well 4.
Next, the surfaces of the p-type well 2 and the n-type well 4 are
After cleaning with a (hydrofluoric acid) -based cleaning solution, the semiconductor substrate 1 is wet-oxidized to form a clean gate oxide film 7 on the surface of the active region.
To form
【００２８】次に、図２に示すように、ゲート酸化膜７
の上部にゲート電極８（ワード線ＷＬ）を形成した後、
ｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち
込みすることによって、ゲート電極８の両側のｐ型ウエ
ル２にｎ- 型半導体領域９ａを形成する。ゲート電極８
（ワード線ＷＬ）は、例えばｎ型不純物をドープした多
結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、
次いでその上部にＷＮ（タングステンナイトライド）膜
とＷ膜とをスパッタリング法で堆積し、さらにその上部
に窒化シリコン膜１２をＣＶＤ法で堆積した後、フォト
レジスト膜をマスクにしてこれらの膜をパターニングす
ることにより形成する。Next, as shown in FIG.
After the gate electrode 8 (word line WL) is formed on the
By ion-implanting an n-type impurity (for example, phosphorus) into the p-type well 2, an n − -type semiconductor region 9 a is formed in the p-type well 2 on both sides of the gate electrode 8. Gate electrode 8
For example, a (word line WL) is formed by depositing a polycrystalline silicon film doped with an n-type impurity on the semiconductor substrate 1 by a CVD method.
Next, a WN (tungsten nitride) film and a W film are deposited thereon by a sputtering method, and a silicon nitride film 12 is further deposited thereon by a CVD method. Then, these films are patterned by using a photoresist film as a mask. It forms by doing.
【００２９】次に、図３に示すように、半導体基板１上
にＣＶＤ法で窒化シリコン膜１３を堆積し、メモリアレ
イ以外の領域の窒化シリコン膜１３をエッチングで除去
した後、半導体基板１上にＳＯＧ膜１６をスピン塗布す
る。続いて、ＳＯＧ膜１６の上部に酸化シリコン膜１７
を堆積し、次いでこの酸化シリコン膜１７をＣＭＰ（化
学的機械研磨法）法で研磨してその表面を平坦化した
後、酸化シリコン膜１７の上部に酸化シリコン膜１８を
堆積する。酸化シリコン膜１８は、ＣＭＰ法で研磨され
たときに生じた下層の酸化シリコン膜１７の表面の微細
な傷を補修するために堆積する。Next, as shown in FIG. 3, a silicon nitride film 13 is deposited on the semiconductor substrate 1 by the CVD method, and the silicon nitride film 13 in a region other than the memory array is removed by etching. The SOG film 16 is spin-coated. Subsequently, a silicon oxide film 17 is formed on the SOG film 16.
Then, the silicon oxide film 17 is polished by a CMP (Chemical Mechanical Polishing) method to planarize the surface, and then a silicon oxide film 18 is deposited on the silicon oxide film 17. The silicon oxide film 18 is deposited in order to repair fine scratches on the surface of the lower silicon oxide film 17 generated when the silicon oxide film 17 is polished by the CMP method.
【００３０】次に、図４に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、ドレ
イン）９ａの上部の酸化シリコン膜１８、１７をエッチ
ングで除去し、さらにその下部の窒化シリコン膜１３を
エッチングで除去することにより、ｎ- 型半導体領域
（ソース、ドレイン）９ａの一方の上部にコンタクトホ
ール１９を形成し、他方の上部にコンタクトホール２０
を形成する。Next, as shown in FIG. 4, the silicon oxide films 18 and 17 on the n − type semiconductor regions (source and drain) 9a of the MISFET Qs for memory cell selection are removed by etching, and the nitride on the lower portion is further removed. By removing the silicon film 13 by etching, a contact hole 19 is formed in one upper part of the n − type semiconductor region (source, drain) 9a, and a contact hole 20 is formed in the other upper part.
To form
【００３１】次に、コンタクトホール１９、２０を通じ
てｎ- 型半導体領域（ソース、ドレイン）９ａにｎ型不
純物（例えばリン）をイオン打ち込みすることによっ
て、ｎ型半導体領域（ソース、ドレイン）９を形成す
る。ここまでの工程により、メモリアレイにメモリセル
選択用ＭＩＳＦＥＴＱｓが形成される。Next, an n-type semiconductor region (source, drain) 9 is formed by ion-implanting an n-type impurity (for example, phosphorus) into the n - type semiconductor region (source, drain) 9a through the contact holes 19, 20. I do. Through the steps so far, the memory cell selecting MISFET Qs is formed in the memory array.
【００３２】次に、コンタクトホール１９、２０の内部
にプラグ２１を形成する。プラグ２１は、例えばｎ型不
純物（例えばリン）をドープした多結晶シリコン膜をＣ
ＶＤ法で酸化シリコン膜１８の上部に堆積した後、この
多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホー
ル１９、２０の内部に残すことにより形成する。Next, a plug 21 is formed inside the contact holes 19 and 20. The plug 21 is formed by, for example, forming a polycrystalline silicon film doped with an n-type
After being deposited on the silicon oxide film 18 by the VD method, the polycrystalline silicon film is polished by the CMP method and left inside the contact holes 19 and 20 to form the polysilicon film.
【００３３】次に、図５に示すように、酸化シリコン膜
１８の上部に酸化シリコン膜２８を堆積し、コンタクト
ホール１９の上部の酸化シリコン膜２８をエッチングし
てスルーホール２２を形成した後、スルーホール２２の
内部にプラグ３５を形成する。プラグ３５は、例えば酸
化シリコン膜２８の上部にＴｉＮ膜およびＷ膜を堆積
し、ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜
４１、ＴｉＮ膜を除去することによって形成する。Next, as shown in FIG. 5, a silicon oxide film 28 is deposited on the silicon oxide film 18, and the silicon oxide film 28 on the contact hole 19 is etched to form a through hole 22. A plug 35 is formed inside the through hole 22. The plug 35 is formed, for example, by depositing a TiN film and a W film on the silicon oxide film 28, and removing the W film 41 and the TiN film on the silicon oxide film 28 using a CMP method.
【００３４】次に、酸化シリコン膜２８の上部にスパッ
タリング法で堆積したＷ膜をパターニングすることによ
ってメモリアレイにビット線ＢＬを形成し、ヒューズ形
成領域にヒューズＦＳを形成する。なお、ヒューズＦＳ
は、ゲート電極８（ワード線ＷＬ）を形成する工程で同
時に形成してもよい。Next, the bit line BL is formed in the memory array by patterning the W film deposited on the silicon oxide film 28 by the sputtering method, and the fuse FS is formed in the fuse formation region. The fuse FS
May be formed simultaneously in the step of forming the gate electrode 8 (word line WL).
【００３５】次に、図６に示すように、ビット線ＢＬの
上部にＣＶＤ法で酸化シリコン膜３９を堆積した後、酸
化シリコン膜３９の表面をＣＭＰ法で平坦化する。続い
て、コンタクトホール２０の上部の酸化シリコン膜３９
をエッチングしてスルーホール４８を形成した後、スル
ーホール４８の内部にプラグ４９を形成する。プラグ４
９は、例えば酸化シリコン膜３９の上部にｎ型不純物
（例えばリン）をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨（またはドライエッチング法でエッチバック）してス
ルーホール４８の内部に残すことにより形成する。Next, as shown in FIG. 6, after a silicon oxide film 39 is deposited on the bit line BL by the CVD method, the surface of the silicon oxide film 39 is flattened by the CMP method. Subsequently, the silicon oxide film 39 above the contact hole 20
Is etched to form a through hole 48, and then a plug 49 is formed inside the through hole 48. Plug 4
9, a polycrystalline silicon film doped with an n-type impurity (for example, phosphorus) on the silicon oxide film 39 by CVD, for example;
After deposition by a method, the polycrystalline silicon film is formed by polishing (or etching back by dry etching) the CMP method and leaving it inside the through hole 48.
【００３６】次に、図７に示すように、酸化シリコン膜
３９の上部にＣＶＤ法で窒化シリコン膜４４を堆積し、
続いて窒化シリコン膜４４の上部にＣＶＤ法で酸化シリ
コン膜５０を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜５０およびその下部
の窒化シリコン膜４４をドライエッチングすることによ
って、スルーホール４８の上部に溝５２を形成する。後
述する情報蓄積用容量素子Ｃの下部電極は、この溝５２
の内壁に沿って形成されるので、下部電極の表面積を大
きくして蓄積電荷量を増やすためには、酸化シリコン膜
５０を厚い膜厚で堆積する必要がある。Next, as shown in FIG. 7, a silicon nitride film 44 is deposited on the silicon oxide film 39 by CVD.
Subsequently, a silicon oxide film 50 is deposited on the silicon nitride film 44 by a CVD method, and then the silicon oxide film 50 and the silicon nitride film 44 thereunder are dry-etched using a photoresist film (not shown) as a mask. Thus, a groove 52 is formed above the through hole 48. The lower electrode of the information storage capacitive element C described later is
Therefore, in order to increase the surface area of the lower electrode and increase the amount of accumulated charges, it is necessary to deposit the silicon oxide film 50 with a large thickness.
【００３７】次に、図８に示すように、溝５２の内部を
含む酸化シリコン膜５０の上部にｎ型不純物（例えばリ
ン）をドープしたアモルファスシリコン膜４５ＡをＣＶ
Ｄ法で堆積した後、酸化シリコン膜５０の上部のアモル
ファスシリコン膜４５Ａをエッチバックして除去する。Next, as shown in FIG. 8, an amorphous silicon film 45A doped with an n-type impurity (for example, phosphorus) is formed on the silicon oxide film 50 including the inside of the trench 52 by CV.
After the deposition by the method D, the amorphous silicon film 45A on the silicon oxide film 50 is etched back and removed.
【００３８】次に、溝５２の内部に残ったアモルファス
シリコン膜４５Ａの表面をフッ酸系のエッチング液で洗
浄した後、図９に示すように、減圧雰囲気中でアモルフ
ァスシリコン膜４５Ａの表面にモノシラン（ＳｉＨ4 ）
を供給し、次いで半導体基板１を熱処理してアモルファ
スシリコン膜４５Ａを多結晶化すると共にその表面にシ
リコン粒を成長させることにより、表面が粗面化された
多結晶シリコン膜４５を形成する。この多結晶シリコン
膜４５は、情報蓄積用容量素子の下部電極材料として使
用される。なお、下部電極は、多結晶シリコン４５以外
の導電材料、例えばＷ、Ｒｕ（ルテニウム）などの高融
点金属やＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリ
ジウム）などの導電性金属酸化物で構成することもでき
る。Next, after the surface of the amorphous silicon film 45A remaining inside the groove 52 is washed with a hydrofluoric acid-based etchant, as shown in FIG. (SiH 4)
Then, the semiconductor substrate 1 is heat-treated to polycrystallize the amorphous silicon film 45A and grow silicon grains on the surface to form the polycrystalline silicon film 45 having a roughened surface. This polycrystalline silicon film 45 is used as a lower electrode material of the information storage capacitor. The lower electrode is made of a conductive material other than the polycrystalline silicon 45, for example, a refractory metal such as W or Ru (ruthenium) or a conductive metal oxide such as RuO (ruthenium oxide) or IrO (iridium oxide). Can also.
【００３９】次に、図１０に示すように、多結晶シリコ
ン膜４５の上部に酸化タンタル（Ｔａ2 Ｏ5 ) 膜４６を
堆積し、酸化性雰囲気中で熱処理を行なってその膜質を
改善した後、酸化タンタル膜４６の上部にＴｉＮ膜４７
を堆積する。続いてフォトレジスト膜（図示せず）をマ
スクにしたドライエッチングでＴｉＮ膜４７および酸化
タンタル膜４６をパターニングすることによって、Ｔｉ
Ｎ膜４７からなる上部電極と、酸化タンタル膜４６から
なる容量絶縁膜と、多結晶シリコン膜４５からなる下部
電極とで構成された情報蓄積用容量素子Ｃを形成する。Next, as shown in FIG. 10, a tantalum oxide (Ta 2 O 5 ) film 46 is deposited on the polycrystalline silicon film 45, and a heat treatment is performed in an oxidizing atmosphere to improve the film quality. A TiN film 47 on the tantalum oxide film 46
Is deposited. Subsequently, the TiN film 47 and the tantalum oxide film 46 are patterned by dry etching using a photoresist film (not shown) as a mask.
An information storage capacitor C composed of an upper electrode made of an N film 47, a capacitor insulating film made of a tantalum oxide film 46, and a lower electrode made of a polycrystalline silicon film 45 is formed.
【００４０】上記酸化タンタル膜４６は、例えばペンタ
エトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）をソースガ
スに用いたＣＶＤ法で堆積し、ＴｉＮ膜４７は、例えば
ＣＶＤ法とスパッタリング法とを併用して堆積する。The tantalum oxide film 46 is deposited by a CVD method using, for example, pentaethoxy tantalum (Ta (OC 2 H 5 ) 5 ) as a source gas, and the TiN film 47 is formed by a combination of the CVD method and the sputtering method. And deposit.
【００４１】ここまでの工程により、メモリセル選択用
ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用
容量素子Ｃとで構成されたメモリセルが完成する。Through the steps so far, a memory cell composed of the memory cell selecting MISFET Qs and the information storage capacitance element C connected in series thereto is completed.
【００４２】次に、図１１に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５１を堆積
した後、酸化シリコン膜５１をＣＭＰ法で研磨してその
表面を平坦化する。Next, as shown in FIG. 11, after depositing a silicon oxide film 51 on the information storage capacitor C by the CVD method, the silicon oxide film 51 is polished by the CMP method to planarize the surface. I do.
【００４３】次に、ヒューズ形成領域の酸化シリコン膜
５１、５０、窒化シリコン膜４４および酸化シリコン膜
３９をエッチングすることによって、ヒューズＦＳの上
部にスルーホール５５、５６を形成した後、スルーホー
ル５５、５６の内部にプラグ５７を形成する。プラグ５
７は、例えば酸化シリコン膜５１の上部にスパッタリン
グ法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴ
ｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバッ
クしてスルーホール５５、５６の内部に残すことにより
形成する。Next, through holes 55 and 56 are formed above the fuse FS by etching the silicon oxide films 51 and 50, the silicon nitride film 44 and the silicon oxide film 39 in the fuse formation region. , 56 are formed with plugs 57. Plug 5
7, a Ti film is deposited on the silicon oxide film 51 by sputtering, for example, and a T film is deposited on the Ti film by CVD.
After depositing the iN film and the W film, these films are etched back and left inside the through holes 55 and 56.
【００４４】次に、酸化シリコン膜５１の上部に第２層
目の配線６０、６１、６２を形成する。第２層目の配線
６０、６１、６２のうち、ヒューズ形成領域に形成され
た配線６１、６２は、前記スルーホール５５、５６を通
じてヒューズＦＳと電気的に接続される。第２層目の配
線６０、６１、６２は、例えば酸化シリコン膜５１の上
部にスパッタリング法でＴｉＮ膜、Ａｌ（アルミニウ
ム）合金膜、Ｔｉ膜およびＴｉＮ膜を順次堆積した後、
フォトレジスト膜（図示せず）をマスクにしたドライエ
ッチングでこれらの膜をパターニングすることによって
形成する。Next, wirings 60, 61, and 62 of the second layer are formed on the silicon oxide film 51. Of the second-layer wirings 60, 61, 62, the wirings 61, 62 formed in the fuse formation region are electrically connected to the fuse FS through the through holes 55, 56. The second-layer wirings 60, 61, and 62 are formed, for example, by sequentially depositing a TiN film, an Al (aluminum) alloy film, a Ti film, and a TiN film on the silicon oxide film 51 by a sputtering method.
These films are formed by patterning these films by dry etching using a photoresist film (not shown) as a mask.
【００４５】次に、図１２に示すように、第２層目の配
線６０、６１、６２の上部に酸化シリコン膜６３を堆積
した後、フォトレジスト膜（図示せず）をマスクにして
酸化シリコン膜６３をエッチングすることにより、メモ
リアレイの配線６０の上部にスルーホール６４を形成
し、ヒューズ形成領域の配線６１、６２の上部にスルー
ホール６５、６６を形成する。Next, as shown in FIG. 12, after a silicon oxide film 63 is deposited on the second-layer wirings 60, 61, and 62, the silicon oxide film is masked with a photoresist film (not shown). By etching the film 63, a through hole 64 is formed above the wiring 60 of the memory array, and through holes 65 and 66 are formed above the wirings 61 and 62 in the fuse formation region.
【００４６】次に、スルーホール６４〜６６の内部にプ
ラグ６７を形成する。プラグ６７は、例えば酸化シリコ
ン膜６３の上部にスパッタリング法でＴｉ膜を堆積し、
さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積し
た後、これらの膜をエッチバックしてスルーホール６４
〜６６の内部に残すことにより形成する。Next, a plug 67 is formed inside the through holes 64-66. The plug 67 is formed by depositing a Ti film on the silicon oxide film 63 by a sputtering method, for example.
Further, a TiN film and a W film are deposited thereon by a CVD method, and these films are etched back to form a through hole 64.
It is formed by being left inside the area 66.
【００４７】次に、酸化シリコン膜６３の上部に第３層
目の配線（最上層配線）７０、７１、７２を形成する。
第３層目の配線７０〜７２のうち、メモリアレイに形成
された配線７０は、前記スルーホール６４を通じて第２
層目の配線６０と電気的に接続される。また、ヒューズ
形成領域に形成された配線７１、７２は、前記スルーホ
ール６５、６６を通じて第２層目の配線６１、６２と電
気的に接続される。Next, third layer wirings (uppermost layer wirings) 70, 71, 72 are formed on the silicon oxide film 63.
The wiring 70 formed in the memory array among the wirings 70 to 72 of the third layer is the second wiring through the through hole 64.
It is electrically connected to the wiring 60 of the layer. The wirings 71 and 72 formed in the fuse formation region are electrically connected to the second-layer wirings 61 and 62 through the through holes 65 and 66.
【００４８】第３層目の配線７０〜７２は、例えば酸化
シリコン膜６３の上部にスパッタリング法でＴｉＮ膜、
Ａｌ（アルミニウム）合金膜、Ｔｉ膜およびＴｉＮ膜を
順次堆積した後、フォトレジスト膜（図示せず）をマス
クにしたドライエッチングでこれらの膜をパターニング
することによって形成する。The third layer wirings 70 to 72 are, for example, a TiN film on the silicon oxide film 63 by a sputtering method.
After sequentially depositing an Al (aluminum) alloy film, a Ti film and a TiN film, the film is formed by patterning these films by dry etching using a photoresist film (not shown) as a mask.
【００４９】次に、図１３に示すように、第３層目の配
線（最上層配線）７０〜７２の上部にパッシベーション
膜７４を堆積する。パッシベーション膜７４は、例えば
プラズマＣＶＤ法で堆積した酸化シリコン膜と窒化シリ
コン膜の積層膜によって構成される。Next, as shown in FIG. 13, a passivation film 74 is deposited on the third layer wirings (uppermost layer wirings) 70 to 72. The passivation film 74 is configured by a stacked film of a silicon oxide film and a silicon nitride film deposited by, for example, a plasma CVD method.
【００５０】次に、パッシベーション膜７４の上部に感
光性ポリイミド樹脂を塗布し、次いで所定のパターンを
形成したフォトレジスト膜（図示せず）を使って感光性
ポリイミド樹脂を露光した後、現像を行なうことによ
り、パッシベーション膜７４の上部に所定の領域が開孔
された樹脂層７５を形成する。図示のように、樹脂層７
５には、ヒューズ形成領域に開孔７６Ａが形成される。
また、図１４に示すように、パッド（ボンディングパッ
ド）形成領域にも開孔７７が形成される。Next, a photosensitive polyimide resin is applied to the upper part of the passivation film 74, and then the photosensitive polyimide resin is exposed using a photoresist film (not shown) having a predetermined pattern, followed by development. Thereby, a resin layer 75 having a predetermined area opened is formed on the passivation film 74. As shown, the resin layer 7
5, an opening 76A is formed in the fuse formation region.
Also, as shown in FIG. 14, an opening 77 is formed in a pad (bonding pad) formation region.
【００５１】次に、図１５に示すように、上記樹脂層７
５をマスクにして開孔７６Ａの底部のパッシベーション
膜７４およびその下層の絶縁膜（酸化シリコン膜６３、
５１、５０、窒化シリコン膜４４および酸化シリコン膜
３９）をドライエッチングすることにより、ヒューズＦ
Ｓの上部に深い開孔７６を形成する。Next, as shown in FIG.
5 as a mask, a passivation film 74 at the bottom of the opening 76A and an insulating film thereunder (a silicon oxide film 63,
51, 50, the silicon nitride film 44 and the silicon oxide film 39) are dry-etched so that the fuse F
A deep hole 76 is formed in the upper part of S.
【００５２】またこのとき図１６に示すように、樹脂層
７５をマスクにしてパッド形成領域の開孔７７の底部の
パッシベーション膜７４をドライエッチングし、前記配
線７０〜７２と同時に形成した第３層目（最上層）の配
線７３を露出させることによってボンディングパッドＢ
Ｐを形成する。At this time, as shown in FIG. 16, the passivation film 74 at the bottom of the opening 77 in the pad formation region is dry-etched using the resin layer 75 as a mask, and the third layer formed simultaneously with the wirings 70 to 72 is formed. By exposing the wiring 73 of the eye (top layer), the bonding pad B
Form P.
【００５３】このように、本実施の形態では、フォトレ
ジスト膜を使って感光性ポリイミド樹脂を露光した後、
現像を行なうことによって、パッシベーション膜７４の
上部に開孔７６Ａ、７７を有する樹脂層７５を形成する
ので、ポリイミド樹脂をウェットエッチングして開孔を
形成する場合に比べて寸法変動の小さな開孔（７６Ａ、
７７）を形成することができる。As described above, in this embodiment, after exposing the photosensitive polyimide resin using the photoresist film,
By performing the development, the resin layer 75 having the openings 76A and 77 is formed on the passivation film 74. Therefore, the openings (which have smaller dimensional fluctuations than the case where the openings are formed by wet etching the polyimide resin). 76A,
77) can be formed.
【００５４】これにより、パッド形成領域の開孔７７の
底部のパッシベーション膜７４をドライエッチングして
ボンディングパッドＢＰを形成する際、ヒューズＦＳの
上部の絶縁膜をオーバーエッチングして深い開孔７６を
形成しても、ボンディングパッドＢＰの近傍の絶縁膜が
深く削られてしまうことがない。Thus, when the passivation film 74 at the bottom of the opening 77 in the pad formation region is dry-etched to form the bonding pad BP, the insulating film above the fuse FS is over-etched to form a deep opening 76. Even if it does, the insulating film near the bonding pad BP will not be cut deeply.
【００５５】また、本実施の形態では、パッシベーショ
ン膜７４の上部に開孔７６Ａ、７７を有する樹脂層７５
を形成した後、引き続いてヒューズＦＳの上部の絶縁膜
に深い開孔７６を形成するので、ヒューズＦＳの上部の
樹脂層７５とパッシベーション膜７４とを除去する工程
に先立ってヒューズＦＳの上部の絶縁膜に開孔７６を形
成する場合に比べて工程数を短縮することができる。In this embodiment, the resin layer 75 having the openings 76A and 77 on the passivation film 74 is formed.
Is formed, a deep hole 76 is subsequently formed in the insulating film above the fuse FS. Therefore, prior to the step of removing the resin layer 75 and the passivation film 74 above the fuse FS, the insulation above the fuse FS is removed. The number of steps can be reduced as compared with the case where the opening 76 is formed in the film.
【００５６】なお、本実施の形態において、ヒューズＦ
Ｓの上部の絶縁膜（酸化シリコン膜６３、５１、５０、
窒化シリコン膜４４および酸化シリコン膜３９）をエッ
チングして深い開孔７６を形成する際は、まず、窒化シ
リコンに比べて酸化シリコンのエッチング速度が大きく
なるような条件で酸化シリコン膜６３、５１、５０をエ
ッチングし、窒化シリコン膜４４の表面でエッチングを
一旦停止した後、酸化シリコンに比べて窒化シリコンの
エッチング速度が大きくなるような条件で窒化シリコン
膜４４をエッチングする。このようにすると、ヒューズ
ＦＳの上部の絶縁膜に深い開孔７６を形成した後に、ヒ
ューズＦＳの上部に残る絶縁膜（酸化シリコン膜３９）
の膜厚を高精度に制御することができる。In this embodiment, the fuse F
The insulating film (the silicon oxide films 63, 51, 50,
When the silicon nitride film 44 and the silicon oxide film 39) are etched to form the deep openings 76, first, the silicon oxide films 63, 51, and 51 are formed under the condition that the etching rate of silicon oxide is higher than that of silicon nitride. After etching 50 and once stopping the etching on the surface of the silicon nitride film 44, the silicon nitride film 44 is etched under conditions such that the etching rate of silicon nitride is higher than that of silicon oxide. In this way, after forming the deep opening 76 in the insulating film above the fuse FS, the insulating film (silicon oxide film 39) remaining above the fuse FS
Can be controlled with high precision.
【００５７】その後、プローブ検査によって欠陥セルの
検出を行い、欠陥セルが見い出された場合には、図１７
に示すように、開孔７６を通じてヒューズＦＳにレーザ
ビームＬＢを照射し、ヒューズＦＳを溶断することによ
って欠陥セルの救済を行なう。Thereafter, a defective cell is detected by a probe test, and if a defective cell is found, FIG.
As shown in (1), the fuse FS is irradiated with the laser beam LB through the opening 76, and the fuse FS is blown to repair the defective cell.
【００５８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment and can be variously modified without departing from the gist of the invention. Needless to say,
【００５９】前記実施の形態では、第１層目の配線材料
（Ｗ）を使ってヒューズを形成した場合について説明し
たが、例えば低抵抗多結晶シリコン、高融点金属シリサ
イドなど、他の電極配線材料を使ってヒューズを形成す
る場合に適用できることは勿論である。また、ＤＲＡＭ
以外のメモリＬＳＩ（ＳＲＡＭ、不揮発性メモリなど）
のヒューズ開孔プロセスに適用できることはいうまでも
ない。In the above-described embodiment, the case where the fuse is formed by using the wiring material (W) of the first layer has been described. However, other electrode wiring materials such as low-resistance polycrystalline silicon and refractory metal silicide are used. It is needless to say that the present invention can be applied to the case where a fuse is formed by using. Also, DRAM
Other memory LSI (SRAM, nonvolatile memory, etc.)
It is needless to say that the present invention can be applied to the fuse opening process.
【００６０】[0060]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００６１】本発明によれば、ヒューズの切断によって
不良ビットの救済を行なう冗長回路を備えた半導体集積
回路装置の製造工程数を低減することができるので、製
造コストの低減が可能となる。According to the present invention, the number of manufacturing steps of a semiconductor integrated circuit device having a redundant circuit for relieving a defective bit by cutting a fuse can be reduced, so that the manufacturing cost can be reduced.
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a DRAM according to an embodiment of the present invention;
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 17 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型半導体領域 ４ ｎ型ウエル ５ 酸化シリコン膜 ６ 素子分離溝 ７ ゲート酸化膜 ８ ゲート電極 ９ ｎ型半導体領域（ソース、ドレイン） ９ａ ｎ- 型半導体領域 １２ 窒化シリコン膜 １３ 窒化シリコン膜 １６ ＳＯＧ膜 １７ 酸化シリコン膜 １８ 酸化シリコン膜 １９ コンタクトホール ２０ コンタクトホール ２１ プラグ ２２ スルーホール ２８ 酸化シリコン膜 ３５ プラグ ３９ 酸化シリコン膜 ４４ 窒化シリコン膜 ４５ 多結晶シリコン膜 ４５Ａ アモルファスシリコン膜 ４６ 酸化タンタル膜 ４７ ＴｉＮ膜 ４８ スルーホール ４９ プラグ ５０、５１ 酸化シリコン膜 ５２ 溝 ５５、５６ スルーホール ５７ プラグ ６０、６１、６２ 配線 ６３ 酸化シリコン膜 ６４、６５、６６ スルーホール ６７ プラグ ７０、７１、７２、７３ 配線 ７４ パッシベーション膜 ７５ 樹脂層 ７６、７６Ａ、７７ 開孔 ＢＬ ビット線 ＢＰ ボンディングパッド Ｃ 情報蓄積用容量素子 ＦＳ ヒューズ ＬＢ レーザビーム ＷＬ ワード線REFERENCE SIGNS LIST 1 semiconductor substrate 2 p-type well 3 n-type semiconductor region 4 n-type well 5 silicon oxide film 6 element isolation trench 7 gate oxide film 8 gate electrode 9 n-type semiconductor region (source, drain) 9 an -- type semiconductor region 12 silicon nitride Film 13 silicon nitride film 16 SOG film 17 silicon oxide film 18 silicon oxide film 19 contact hole 20 contact hole 21 plug 22 through hole 28 silicon oxide film 35 plug 39 silicon oxide film 44 silicon nitride film 45 polycrystalline silicon film 45A amorphous silicon film 46 Tantalum oxide film 47 TiN film 48 Through hole 49 Plug 50, 51 Silicon oxide film 52 Groove 55, 56 Through hole 57 Plug 60, 61, 62 Wiring 63 Silicon oxide film 64, 65, 66 Through hole 67 Plug 70, 71, 72, 73 Wiring 74 Passivation film 75 Resin layer 76, 76A, 77 Opening BL Bit line BP Bonding pad C Information storage capacitor FS Fuse LB Laser beam WL Word line
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡崎 勉 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F064 BB12 EE56 FF02 FF27 FF29 GG03 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Tsutomu Okazaki 3-16-6 Shinmachi, Ome-shi, Tokyo 3F064 BB12 EE56 FF02 FF27 FF29 GG03 in the Device Development Center, Hitachi, Ltd.
Claims (5)
体集積回路装置の製造方法； （ａ）半導体基板の主面の第１領域に半導体素子を形成
した後、前記半導体素子の上部に複数層の絶縁膜と複数
層の配線とを交互に形成する工程、（ｂ）前記半導体素
子または前記複数層の配線のいずれかを形成する工程
で、前記半導体基板の主面の第２領域にヒューズを形成
する工程、（ｃ）前記配線の最上部にパッシベーション
膜を形成した後、前記パッシベーション膜の上部に感光
性を有する樹脂層を形成する工程、（ｄ）前記感光性を
有する樹脂層を露光、現像することによって樹脂パター
ンを形成した後、前記樹脂パターンをマスクにしたエッ
チングで前記配線の上部の前記パッシベーション膜を除
去することによってパッドを形成し、前記ヒューズの上
部の前記パッシベーション膜を除去することによって開
孔を形成する工程、（ｅ）前記樹脂パターンをマスクに
して前記開孔の底部と前記ヒューズとの間の前記絶縁膜
の一部をさらにエッチングする工程。1. A method of manufacturing a semiconductor integrated circuit device, comprising the steps of: (a) forming a semiconductor element in a first region on a main surface of a semiconductor substrate, and then forming a plurality of semiconductor elements on the semiconductor element; A step of alternately forming a plurality of layers of insulating films and a plurality of layers of wiring; and (b) a step of forming either the semiconductor element or the plurality of layers of wiring, wherein a fuse is formed in a second region of a main surface of the semiconductor substrate. (C) forming a passivation film on the uppermost portion of the wiring, and then forming a photosensitive resin layer on the passivation film, and (d) exposing the photosensitive resin layer to light. Forming a resin pattern by developing, and removing the passivation film on the wiring by etching using the resin pattern as a mask, thereby forming a pad. Forming an opening by removing the passivation film on the top of the hole; (e) further etching a part of the insulating film between the bottom of the opening and the fuse using the resin pattern as a mask; Process.
造方法において、前記ヒューズは、欠陥救済用のヒュー
ズであることを特徴とする半導体集積回路装置の製造方
法。2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said fuse is a fuse for repairing a defect.
造方法において、前記ヒューズは、レーザ照射によって
溶断されるヒューズであることを特徴とする半導体集積
回路装置の製造方法。3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said fuse is a fuse that is blown by laser irradiation.
造方法において、前記感光性を有する樹脂層は、感光性
ポリイミド樹脂からなることを特徴とする半導体集積回
路装置の製造方法。4. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein said photosensitive resin layer is made of a photosensitive polyimide resin.
造方法において、前記孔の底部と前記ヒューズとの間の
前記絶縁膜は、酸化シリコン系の第１絶縁膜と、前記第
１絶縁膜の上部に形成された窒化シリコン系の第２絶縁
膜と、前記第２絶縁膜の上部に形成された酸化シリコン
系の第３絶縁膜とを含み、前記（ｅ）工程で前記第３絶
縁膜をエッチングする際は、前記第２絶縁膜をエッチン
グのストッパに用いることを特徴とする半導体集積回路
装置の製造方法。5. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the insulating film between the bottom of the hole and the fuse is a silicon oxide-based first insulating film and the first insulating film. And a silicon oxide-based third insulating film formed on the second insulating film, wherein the third insulating film is formed in the step (e). Wherein the second insulating film is used as an etching stopper when etching the semiconductor integrated circuit device.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003051542A (en) * | 2001-08-08 | 2003-02-21 | Sony Corp | Semiconductor device and production method therefor |
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