JP2000331495A - Semiconductor memory, its manufacturing method, and test device therefor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To perform tester relief in a short time without increasing the number of signal lines in the inside of a tester by inputting defective bit addresses to plural chips by time-sharing, and performing simultaneously cut off of a fuse or a anti-fuse using a power source prepared independently for each chip. SOLUTION: A power source VCCA for internal circuit, a power source VCCB for anti-fuse, and a ground power source VSS are connected independently to a power source. First, a tester activates a SEL0, and outputs an anti-fuse set address af0 OF A chip #0 to an address line A (0:11). Successively, the tester outputs a defective bit address ax0 written in an anti-fuse set to A (0:11). At the time. the chip #0 latches af0 and ax0. After one group of af and ax is latched to each chip, SEL0 to SEL31 are all activated, anti-fuse sets are cut off in all chips. After that, SEL0 to SEL31 are all activated.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、欠陥救済回路を含
む半導体記憶装置、欠陥救済工程を含む半導体装置の製
造方法、欠陥救済のための試験装置に関する。更には、
複数個の半導体記憶装置を並列に試験しかつ欠陥救済を
行うための方法及び装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device including a defect rescue circuit, a method for manufacturing a semiconductor device including a defect rescue process, and a test device for relieving defects. Furthermore,
The present invention relates to a method and apparatus for testing a plurality of semiconductor memory devices in parallel and performing defect relief.

【０００２】[0002]

【従来の技術】半導体メモリの大容量化を進めるために
は、正規メモリセル中の不良メモリセル（又は欠陥メモ
リセル）を冗長メモリセル（又は予備メモリセル）で置
換する救済技術が重要である。メモリセルの救済のため
には不良ビットのアドレスを記憶する必要があるが、記
憶素子としては、導体をレーザで溶断して絶縁するレー
ザヒューズ、導体を電流で溶断して絶縁する電気ヒュー
ズ、絶縁体に電圧および電流負荷を加えて導通させるア
ンチヒューズ等が使用されている。2. Description of the Related Art In order to increase the capacity of a semiconductor memory, a repair technique for replacing a defective memory cell (or a defective memory cell) in a normal memory cell with a redundant memory cell (or a spare memory cell) is important. . To rescue the memory cell, it is necessary to store the address of the defective bit, but as the storage element, a laser fuse that blows and insulates the conductor with a laser, an electric fuse that blows and insulates the conductor with current, and an insulation An antifuse or the like that applies a voltage and current load to the body and conducts electricity is used.

【０００３】一方、半導体メモリの試験を行うテスター
（試験装置）ではテスト時間を短縮するために、複数の
チップを同時に測定する「多数個取り」と呼ばれる手法
が一般的である。このようなテスターでは必要な信号線
数を減らすために、テスター内部のテスト回路において
複数のチップ間で信号が共用されている。例えばDRAMの
テスターの場合ではアドレスA<0:11>、制御系の信号で
ある行アドレスストローブ信号RAS、列アドレスストロ
ーブ信号CAS、チップセレクトCS、ライトイネーブル信
号WE、クロックイネーブル信号CKE、クロックCLKはそれ
ぞれ複数チップ間で共通化されて、テスト回路に接続さ
れる。一方、VCC、VSS等の電源系は各チップ独立に電源
回路と接続される。また、入出力端子DQ<0:15>も各チッ
プ独立にテスト回路に接続される。On the other hand, in a tester (testing apparatus) for testing a semiconductor memory, a method called “multiple-cavity” for simultaneously measuring a plurality of chips is generally used in order to reduce the test time. In such a tester, a signal is shared among a plurality of chips in a test circuit inside the tester in order to reduce the required number of signal lines. For example, in the case of a DRAM tester, the address A <0:11>, the row address strobe signal RAS, the column address strobe signal CAS, the chip select CS, the write enable signal WE, the clock enable signal CKE, and the clock CLK which are the control system signals are Each is shared by a plurality of chips and connected to a test circuit. On the other hand, power supply systems such as VCC and VSS are connected to power supply circuits independently for each chip. The input / output terminals DQ <0:15> are also connected to the test circuit independently for each chip.

【０００４】[0004]

【発明が解決しようとする課題】上記の構成を持つテス
ターを用いて救済のためのプログラムを行う際には、各
チップに対して不良ビットのアドレスを指定する必要が
あるが、アドレス線が共通であるため複数のチップに対
して異なるアドレスを同時に入力することはできない。
したがって、救済については1チップずつシリアルに処
理を行う必要があるため、処理時間が長くなる問題があ
った。救済のために1チップあたりのテスター占有時間
が長くなることはテスティングコストの増加につなが
り、問題である。When a program for rescue is performed using a tester having the above configuration, it is necessary to specify a defective bit address for each chip, but a common address line is used. Therefore, different addresses cannot be simultaneously input to a plurality of chips.
Therefore, for the rescue, it is necessary to perform the processing serially one chip at a time, and there is a problem that the processing time becomes long. Increasing the tester occupation time per chip for the remedy leads to an increase in testing cost, which is a problem.

【０００５】なお、特開平1-108736ではテスト回路にお
いて各チップへ入力するアドレス線を独立化するという
方法で、複数のチップへ異なるアドレスを入力してい
る。しかしながら、アドレス線を独立化すると、テスタ
ー内部で必要な信号線数が増大する。このためテスター
のコストが増加することになる。In Japanese Unexamined Patent Application Publication No. 1-108736, different addresses are input to a plurality of chips in a test circuit by making address lines input to each chip independent. However, when the address lines are made independent, the number of signal lines required inside the tester increases. This adds to the cost of the tester.

【０００６】本発明の目的はチップの製造コストを低減
するために、テスター内部の信号線数を増加させずに、
短時間でテスター救済を行うための半導体記憶装置およ
びその救済方法を提供することである。An object of the present invention is to reduce the number of signal lines inside a tester in order to reduce the manufacturing cost of a chip.
An object of the present invention is to provide a semiconductor memory device for performing a tester rescue in a short time and a rescue method thereof.

【０００７】[0007]

【課題を解決するための手段】前記目的を達成するため
の本願の代表的構成は以下の通りである。本発明のテス
ターにおいては複数のチップのアドレス線が共通に接続
されてテスト回路に入力され、電源線及び最低1本のチ
ップ選択線は独立にテスト回路に接続される。テスト時
にはチップ選択線を用いてチップを選択しながら不良ビ
ットアドレスを複数チップに時分割で入力する。ヒュー
ズあるいはアンチヒューズの切断は各チップに対して独
立に用意された電源を用いて同時に行う。これにより、
多数個取りのテスターにおいて1チップにつき1本のチッ
プ選択線を設けるだけで、短時間でのテスター救済が可
能になり、チップの製造コストを低減できる。A typical configuration of the present invention for achieving the above object is as follows. In the tester of the present invention, the address lines of a plurality of chips are commonly connected and input to the test circuit, and the power supply line and at least one chip select line are independently connected to the test circuit. During a test, a defective bit address is input to a plurality of chips in a time-division manner while selecting a chip using a chip selection line. The cutting of the fuse or the antifuse is performed simultaneously using a power supply prepared independently for each chip. This allows
By providing only one chip selection line per chip in a multi-cavity tester, the tester can be relieved in a short time, and the chip manufacturing cost can be reduced.

【０００８】[0008]

【発明の実施の形態】＜実施例1＞図1に本発明のチップ
並列テスター救済の方法を示す。32チップを同時にテス
ト及び救済する場合を示した。以下では不良アドレス記
憶素子としてアンチヒューズを用いた例を示すが、ヒュ
ーズやEEPROM等の他の電気的にプログラム可能な不揮発
性記憶素子を用いた場合でも同様の救済方法が可能であ
る。図１(a)にテスターの信号端子とチップの信号端子
との接続関係を示す。アドレスA<0:11>、制御系信号で
ある行アドレスストローブ信号RAS、列アドレスストロ
ーブ信号CAS、チップセレクトCS、ライトイネーブル信
号WE、クロックイネーブル信号CKE、クロックCLKは、テ
スター内部において複数チップ間で共通化され、テスト
回路と接続される。ここで、A<0:11>はA<0>からA<11>ま
での12ビットのバスをあらわしており、他の信号につい
ても同様の表記を行う。一方、内部回路用電源VCCA、ア
ンチヒューズ用電源VCCB、接地電源VSSは独立に電源と
接続される。チップ選択線SEL<0:15>、データ入出力端
子DQ<0:15>は各チップ独立にテスト回路と接続される。
なお、CSをチップ選択選択線SELとして独立にテスト回
路と接続してもよい。この場合はSELを別に設ける必要
はない。Embodiment 1 FIG. 1 shows a method for repairing a chip parallel tester according to the present invention. The case where 32 chips are tested and repaired simultaneously is shown. An example in which an anti-fuse is used as a defective address storage element will be described below. However, a similar remedy method can be used even when another electrically programmable nonvolatile storage element such as a fuse or an EEPROM is used. FIG. 1A shows the connection relationship between the signal terminal of the tester and the signal terminal of the chip. The address A <0:11>, row address strobe signal RAS, column address strobe signal CAS, chip select CS, write enable signal WE, clock enable signal CKE, and clock CLK, which are control signals, are transmitted between multiple chips inside the tester. It is shared and connected to the test circuit. Here, A <0:11> represents a 12-bit bus from A <0> to A <11>, and the same notation is performed for other signals. On the other hand, the internal circuit power supply VCCA, the anti-fuse power supply VCCB, and the ground power supply VSS are independently connected to a power supply. The chip select lines SEL <0:15> and the data input / output terminals DQ <0:15> are connected to the test circuit independently for each chip.
Note that CS may be independently connected to the test circuit as the chip selection selection line SEL. In this case, there is no need to provide a separate SEL.

【０００９】テスト・救済方法は以下のようになる。は
じめにテスターはチップをテストモードに入れ、32チッ
プを同時にテストし、チップ上の不良ビットのアドレス
axを調べる。次にどの冗長線を用いて救済を行うか、ア
ドレス計算を行う。1本の冗長線には1つのアンチヒュー
ズセットが対応して設けられており、そのアンチヒュー
ズセットにはアンチヒューズセットアドレスafが割り当
てられている。そこで、テスターは各チップ毎にどのaf
に対してどのaxをプログラムすればよいか計算する。そ
して、テスターは各チップのアンチヒューズセットへ不
良ビットアドレスaxをプログラムする。The test and rescue method is as follows. First, the tester puts the chip into test mode, tests 32 chips simultaneously, and addresses the bad bits on the chip.
Examine ax. Next, an address calculation is performed to determine which redundant line is used for repair. One redundant line is provided with one anti-fuse set corresponding thereto, and the anti-fuse set is assigned an anti-fuse set address af. Therefore, the tester must select which af
Calculate which ax to program for. Then, the tester programs the defective bit address ax into the anti-fuse set of each chip.

【００１０】図1(b)にプログラム時の入力信号を示す。
VCCAはチップの動作電圧(例えば2.5V)に設定し、VCCBは
アンチヒューズを切断するのに十分な高電圧(例えば10
V)に設定し、VSSは接地電位とする。テスターはまずSEL
0を活性化し、アンチヒューズセットアドレス入力コマ
ンドafSetを発行し、チップ＃0に対する最初のアンチヒ
ューズセットアドレスaf0をアドレス線A<0:11>に出力す
る。afSetコマンドはRAS、CAS、CS、WE、CKE、CLKの組
み合わせで決るものであり、テスターからチップへ入力
される他のコマンドについても同様である。ただし、CS
をSELとして用いる場合は、コマンドにCSは用いられな
い。続いて不良ビットアドレス入力コマンドaxSetを発
行し、af0のアンチヒューズセットへ書き込む不良ビッ
トアドレスax0をA<0:11>に出力する。このとき、チップ
#0はaf0およびax0をラッチするが、その他のチップはSE
L1 - SEL31が活性化されていないため、これらのアドレ
スをラッチしない。この後、次々とSEL1-SEL31を１本ず
つ活性化しながらチップ＃1からチップ＃31のアンチヒ
ューズセットアドレスaf1 - af31、及びチップ＃1から
チップ＃31の不良ビットアドレスax1 - ax31をそれぞれ
のチップへ入力する。各チップに１組ずつafとaxがラッ
チされた後、SEL0-SEL31を全て活性化し、アンチヒュー
ズ切断開始コマンドcutStartを発行して、全てのチップ
で最初のアンチヒューズセットの切断を開始する。アン
チヒューズの切断に十分な時間(例えば10ms)の後、SEL0
-SEL31を全て活性化し、アンチヒューズ切断終了コマン
ドcutEndを発行して、アンチヒューズセットの切断を終
了する。チップに不良ビットが複数ある場合は、この手
順を繰り返して、複数のアンチヒューズセットを切断し
ていく。FIG. 1B shows an input signal at the time of programming.
VCCA is set to the operating voltage of the chip (e.g., 2.5V), and VCCB is set to a high voltage (e.g., 10V) sufficient to blow the antifuse.
V), and VSS is set to the ground potential. Tester first SEL
Activate 0, issue an anti-fuse set address input command afSet, and output the first anti-fuse set address af0 for chip # 0 to address lines A <0:11>. The afSet command is determined by a combination of RAS, CAS, CS, WE, CKE, and CLK, and the same applies to other commands input from the tester to the chip. However, CS
Is used as a SEL, CS is not used in the command. Subsequently, a bad bit address input command axSet is issued, and a bad bit address ax0 to be written to the antifuse set of af0 is output to A <0:11>. At this time, chip
# 0 latches af0 and ax0, other chips are SE
L1-These addresses are not latched because SEL31 is not activated. After that, while activating SEL1-SEL31 one by one, the antifuse set addresses af1-af31 of the chips # 1 to # 31 and the defective bit addresses ax1-ax31 of the chips # 1 to # 31 are set to the respective chips. Enter After one set of af and ax are latched in each chip, all of the SEL0-SEL31 are activated, and an antifuse cutting start command cutStart is issued to start cutting the first antifuse set in all chips. After enough time to blow the antifuse (for example, 10 ms), SEL0
-Activate all SEL31, issue the anti-fuse cut end command cutEnd, and end the cutting of the anti-fuse set. If a chip has a plurality of defective bits, this procedure is repeated to cut a plurality of anti-fuse sets.

【００１１】以上のようにアドレス入力を時分割で行
い、アンチヒューズ切断を同時並列に行うことで救済に
要する時間を短縮できる。一例としてアンチヒューズの
切断時間を10ms、アドレスの入力時間を1チップあたり1
00nsとして、32チップにつき1セットずつのアンチヒュ
ーズを切断するケースを考えると、アドレス入力時間は
ほとんど無視でき、1チップずつアドレス入力とアンチ
ヒューズ切断を繰り返した場合には320ms要する。一
方、並列救済の場合10msで処理できるため救済時間の大
幅な短縮が可能である。As described above, address input is performed in a time-division manner, and antifuse cutting is performed simultaneously in parallel, so that the time required for repair can be reduced. As an example, the antifuse disconnection time is 10 ms, and the address input time is 1 per chip.
Considering the case where one set of antifuses is cut for every 32 chips at 00 ns, the address input time can be almost ignored, and it takes 320 ms when address input and antifuse cutting are repeated one chip at a time. On the other hand, parallel rescue can be performed in 10 ms, so that the rescue time can be significantly reduced.

【００１２】32チップで同時にアンチヒューズの切断を
行う場合、各チップで消費される電流が問題となるが、
現在報告されているアンチヒューズの切断電流は1 - 10
mAであるため、1セットあたりの切断アンチヒューズが1
0本になったとしても、1チップで消費される電流は100m
A程度である。上記のように、テスターがチップ毎に独
立の電源を備えると、100mA程度の電流は十分供給でき
る。したがって、1セット内の複数のアンチヒューズを
同時に切断することで、救済に要する時間を短縮可能で
ある。When the antifuse is blown simultaneously in 32 chips, the current consumed in each chip becomes a problem.
Currently reported antifuse cutting currents are 1-10
mA, one antifuse per set
Even if it becomes 0, the current consumed by one chip is 100 m
About A. As described above, if the tester has an independent power supply for each chip, a current of about 100 mA can be sufficiently supplied. Therefore, by simultaneously cutting a plurality of antifuses in one set, the time required for rescue can be reduced.

【００１３】また、切断開始と終了の命令をテスターが
チップに伝えることで、チップ内に10msといった長い時
間を計測するタイマー回路をもつ必要がなくなり、チッ
プ面積の低減が可能になる。また、プロセスばらつきに
より、アンチヒューズの切断に最適な時間が変化した場
合に、切断時間を容易に変えることもできる。[0013] Further, by transmitting the cutting start and end instructions to the chip by the tester, there is no need to provide a timer circuit for measuring a long time such as 10 ms in the chip, and the chip area can be reduced. Further, when the optimum time for cutting the antifuse changes due to process variation, the cutting time can be easily changed.

【００１４】続いて、チップ並列テスター救済における
チップ内の動作を示す。図2にDRAMの内部回路の構成を
示す。RAS、CAS、CS、WE、CKE、CLKはコマンド制御回路
に接続され、モード設定やタイミング制御に用いられ
る。テスト・救済の際のみにもちいられるSELも同様に
コマンド制御回路に接続される。ここでCSをSELとして
用いる場合は、SELを別に設ける必要はない。A<0:11>は
アドレスバッファに接続され、入力したアドレス信号は
行・列のアドレスプリデコーダを介して、行・列デコー
ダへ入力される。メモリアレイから行・列アドレスによ
り選択されたビットの情報が入出力バッファを介してDQ
<0:15>へ出力される。行の冗長回路はアドレスバッファ
から入力される行アドレスと不良アドレスとの比較を行
い、両者が一致していた場合には行冗長メモリアレイの
冗長ワード線を選択し、行デコーダを非活性にする。こ
こでは行の冗長回路のみを示したが、列の冗長回路も同
様な構成を持つ。Next, the operation in the chip in the chip parallel tester repair will be described. FIG. 2 shows the configuration of the internal circuit of the DRAM. RAS, CAS, CS, WE, CKE, and CLK are connected to a command control circuit and used for mode setting and timing control. The SEL used only for test and rescue is similarly connected to the command control circuit. Here, when CS is used as SEL, there is no need to separately provide SEL. A <0:11> is connected to the address buffer, and the input address signal is input to the row / column decoder via the row / column address predecoder. The information of the bit selected by the row / column address from the memory array is
Output to <0:15>. The row redundancy circuit compares the row address input from the address buffer with the defective address, and if they match, selects a redundant word line of the row redundancy memory array and deactivates the row decoder. . Although only the row redundant circuits are shown here, the column redundant circuits have the same configuration.

【００１５】図3に行冗長回路（またはロウ系欠陥救済
回路）を示す。行冗長回路ではA<0:11>から入力された
アドレスのうち例えば6ビットをアンチヒューズセット
アドレス（または電気的にプログラム可能な不揮発性記
憶素子セット）としてafSetコマンドにより取り込みAFI
<0:5>とする。この例では冗長WLが全部で64本ある場合
を例にとっているため、AFIは6ビットの信号になる。ま
た、A<0:11>のうち例えば10ビットを不良行アドレスと
してaxSetコマンドにより取り込みAXI<0:9>とする。こ
の例は行アドレス12ビットのうち2ビットがバンクアド
レスに割り当てられていて、各バンク毎に行冗長回路を
設けており、バンク内の正規ワード線が1K本ある場合に
相当する。図中のaxラッチは通常の読み出し動作時に入
力アドレス用ラッチとしても使用される。AFI<0:5>はプ
リデコーダでデコードされ、AFL<0:3>、AFM<0:3>、AFH<
0:3>が発生される。AFL<0:3>の中で1ビット、AFM<0:3>
の中で1ビット、AFH<0:3>の中で1ビットの合計3ビット
が高レベルである。同様にしてAXI<0:9>はプリデコーダ
でデコードされ、AXL<0:7>、AXM<0:7>、AXH<0:15>が発
生される。FIG. 3 shows a row redundancy circuit (or a row defect repair circuit). In the row redundancy circuit, for example, 6 bits of the address input from A <0:11> are taken as an anti-fuse set address (or an electrically programmable nonvolatile memory element set) by the afSet command and the AFI command.
<0: 5>. In this example, there is a case where there are a total of 64 redundant WLs, so the AFI is a 6-bit signal. Also, for example, 10 bits of A <0:11> are taken as a defective row address by an axSet command and are taken as AXI <0: 9>. This example corresponds to the case where two of the 12 bits of the row address are allocated to the bank address, a row redundancy circuit is provided for each bank, and there are 1K normal word lines in the bank. The ax latch in the figure is also used as an input address latch during a normal read operation. AFI <0: 5> is decoded by the predecoder, and AFL <0: 3>, AFM <0: 3>, AFH <
0: 3> is generated. 1 bit in AFL <0: 3>, AFM <0: 3>
1 bit in AFH <0: 3>, and 1 bit in AFH <0: 3>, is a high level. Similarly, AXI <0: 9> is decoded by the predecoder, and AXL <0: 7>, AXM <0: 7>, and AXH <0:15> are generated.

【００１６】プリデコード信号はアンチヒューズセット
＃0 - ＃63へ入力される。ここでAFIのプリデコード信
号はアンチヒューズセットの選択に用いられるのでAFL<
0:3>、AFM<0:3>、AFH<0:3>の中からそれぞれ1ビットの
計3ビットが各アンチヒューズセットに入力される。こ
れら3ビットが全て高レベルになったアンチヒューズセ
ットが選択セットということになる。AXIのプリデコー
ド信号は不良アドレスのプログラムおよび比較に用いら
れるため、全ビットがアンチヒューズセットに入力され
る。The predecode signal is input to antifuse sets # 0- # 63. Here, the AFI predecode signal is used to select the antifuse set, so AFL <
A total of 3 bits of 1 bit each from 0: 3>, AFM <0: 3>, and AFH <0: 3> are input to each antifuse set. An anti-fuse set in which all three bits are at a high level is a selected set. Since the AXI predecode signal is used for programming and comparing defective addresses, all bits are input to the antifuse set.

【００１７】SEL、RAS、CAS、CS、WE、CKE、CLKはアン
チヒューズ制御回路に接続されafSet、axSet、read、p
c、is、cutのコマンドデコードに用いられる。VCCB、 p
c、is、cutは個々のアンチヒューズセットへ入力され
る。SEL, RAS, CAS, CS, WE, CKE and CLK are connected to an anti-fuse control circuit and are connected to afSet, axSet, read, p
Used for c, is, and cut command decoding. VCCB, p
c, is, and cut are input to individual antifuse sets.

【００１８】図4にアンチヒューズセットの回路図を示
す。アンチヒューズセットは複数のアンチヒューズとNO
R回路からなる。アンチヒューズは1ビットのアドレスを
記憶するアンチヒューズ素子、アドレス選択トランジス
タMN1、セット選択トランジスタMN2、分離トランジスタ
MN3、センス回路からなる。アンチヒューズはAXIのプリ
デコード信号に対応して設けられ、この例では32個であ
る。AXL<0:7>、AXM<0:7>、AXH<0:15>はそれぞれ対応す
るアンチヒューズへ入力され、アンチヒューズに直列に
接続されたMN1のゲートへ接続される。アンチヒューズ
の他方の端子はVCCBへ接続される。セット切断信号SET
はAFL、AFM、AFHからの1ビットづつとアンチヒューズ制
御回路からの切断信号cutのANDをとって生成される。SE
Tはセット内の全アンチヒューズにおいてMN2のゲートに
接続される。アンチヒューズ制御回路からのアンチヒュ
ーズ分離信号is、アンチヒューズプリチャージ信号pcは
全アンチヒューズにおいてそれぞれMN3およびセンス回
路に接続される。FIG. 4 shows a circuit diagram of the antifuse set. Anti-fuse set consists of multiple anti-fuse and NO
Consists of an R circuit. Anti-fuse is an anti-fuse element that stores 1-bit address, address selection transistor MN1, set selection transistor MN2, separation transistor
MN3, consisting of a sense circuit. Antifuses are provided corresponding to the AXI predecode signal, and in this example, there are 32 antifuses. AXL <0: 7>, AXM <0: 7>, and AXH <0:15> are input to corresponding antifuses, respectively, and connected to the gate of MN1 connected in series to the antifuses. The other terminal of the antifuse is connected to VCCB. Set disconnect signal SET
Is generated by ANDing one bit at a time from AFL, AFM, and AFH with the cut signal cut from the antifuse control circuit. SE
T is connected to the gate of MN2 in all antifuses in the set. The antifuse separation signal is and the antifuse precharge signal pc from the antifuse control circuit are connected to the MN3 and the sense circuit in all the antifuses, respectively.

【００１９】入力がAXLであるアンチヒューズの出力がN
OR回路NORLへ、入力がAXMであるアンチヒューズの出力
がNOR回路NORMへ、入力がAXHであるアンチヒューズの出
力がNORHへそれぞれ接続され、NORがとられる。さらに
その出力のNORがHIT信号として出力される。The output of the antifuse whose input is AXL is N
The output of the antifuse having the input AXM is connected to the NOR circuit NORM, and the output of the antifuse having the input AXH is connected to the NORH, and NOR is obtained. Further, the NOR of the output is output as a HIT signal.

【００２０】図5(a)にアンチヒューズのプログラム時の
入力波形およびチップ＃0での内部波形を示す。VCCB0か
らVCCB31にはアンチヒューズを切断するのに十分な電圧
(例えば10V)が印加される。SEL0が活性化され、afSetコ
マンドによりaf0が入力されると、チップ#0内部でAFIが
ラッチされる。AFIはプリデコーダでデコードされAFL<
0:3>、AFM<0:3>、AFH<0:3>からそれぞれ1ビットが高レ
ベルになる。これらの高レベルになった3ビットが入力
しているアンチヒューズセットが選択セットということ
になる。続いて、axSetコマンドによりax0が入力される
と、AXIがラッチされる。AXIはプリデコーダでデコード
され、AXL<0:7>、AXM<0:7>、AXH<0:15>からそれぞれ1ビ
ットが高レベルになる。FIG. 5A shows an input waveform at the time of programming the antifuse and an internal waveform at the chip # 0. VCCB0 to VCCB31 have sufficient voltage to blow the antifuse.
(For example, 10 V) is applied. When SEL0 is activated and af0 is input by the afSet command, AFI is latched inside the chip # 0. AFI is decoded by the predecoder and AFL <
One bit from 0: 3>, AFM <0: 3>, and AFH <0: 3> each become high level. The antifuse set to which these three high-level bits are input is the selected set. Subsequently, when ax0 is input by the axSet command, AXI is latched. AXI is decoded by the predecoder, and one bit from AXL <0: 7>, AXM <0: 7>, and AXH <0:15> becomes high level.

【００２１】全てのチップでaf、axがラッチされた後、
cutStartコマンドが入力されると、チップ内でcut信号
が高レベルになり、選択セットにおいてはSET信号が高
レベルになり、選択セット内のアンチヒューズにおいて
MN2が導通し、端子NがVSSに固定される。また、isは低
レベルになり、高電圧からセンス回路を分離する。選択
セット中でAXL、AXM、AMHが高レベルになっている3個の
アンチヒューズではMN1が導通しているため、VCCBの電
圧がアンチヒューズ素子に印加され、切断される。アン
チヒューズが切断されるのに十分な時間(例えば10ms)が
経過した後、cutEndコマンドが入力され、cut信号が低
レベルになり、初期状態に戻る。After af and ax are latched in all chips,
When the cutStart command is input, the cut signal goes high in the chip, the SET signal goes high in the selected set, and the antifuse in the selected set goes high.
MN2 conducts, and the terminal N is fixed to VSS. Also, is goes low, isolating the sense circuit from the high voltage. In the three antifuses in which AXL, AXM, and AMH are at a high level in the selected set, MN1 is conductive, so that the voltage of VCCB is applied to the antifuse element and cut off. After a sufficient time (for example, 10 ms) has elapsed for the antifuse to be blown, a cutEnd command is input, the cut signal goes low, and the device returns to the initial state.

【００２２】図５(b)にはDRAMの通常動作におけるアド
レス比較動作を示す。VCCBは接地電位に固定されてい
る。チップはrowActivateコマンドと行アドレスを受け
取るとチップ内部でreadコマンドが発生される。入力さ
れた行アドレスAXI<0:9>がラッチされると、プリデコー
ダでAXL、AXM、AXHにデコードされ全てのアンチヒュー
ズセットへ送られる。アンチヒューズセットではisは高
レベル、pcが低レベルになっている。アンチヒューズ内
のノードNは初期状態としてセンス回路によりVCCAにプ
リチャージされているため、出力は低レベルである。AX
Iのプリデコード信号によりMN1のゲートが高レベルにな
り、かつ、アンチヒューズ素子が切断されている場合に
は、そのプリデコードアドレスが一致したと判定され、
ノードNはVCCBを介して接地電位に引き抜かれ、アンチ
ヒューズの出力が高レベルになる。そして、例えばプリ
デコードアドレスAXLが一致した場合にはNORLの出力が
低レベルになる。AXL、AXM、AXH全てが一致した場合
に、入力された行アドレスがアンチヒューズにプログラ
ムされていた不良ビットアドレスと一致したことにな
り、NORL、NORM、NORH全ての出力が低レベルになって最
終段のNOR回路出力であるHIT信号が高レベルになる。こ
のHIT信号により、対応した冗長ワード線が選択され、
行デコーダが非活性状態になる。FIG. 5B shows an address comparison operation in a normal operation of the DRAM. VCCB is fixed to the ground potential. When the chip receives the rowActivate command and the row address, a read command is generated inside the chip. When the input row address AXI <0: 9> is latched, it is decoded by the predecoder into AXL, AXM, AXH and sent to all antifuse sets. In the antifuse set, is is at a high level and pc is at a low level. Since the node N in the antifuse is precharged to VCCA by the sense circuit as an initial state, the output is at a low level. AX
When the gate of MN1 becomes high level by the I predecode signal and the antifuse element is blown, it is determined that the predecode address matches,
Node N is pulled to ground potential via VCCB, and the output of the antifuse goes high. Then, for example, when the predecode addresses AXL match, the output of NORL becomes low. If AXL, AXM, and AXH all match, the input row address matches the bad bit address programmed in the antifuse, and the outputs of NORL, NORM, NORH all go low and the final The HIT signal, which is the NOR circuit output of the stage, goes high. This HIT signal selects the corresponding redundant word line,
The row decoder becomes inactive.

【００２３】上記に述べたように不良アドレス記憶素子
としてアンチヒューズまたはヒューズをもちいて、アド
レス入力を時分割で行い、アンチヒューズ切断を同時並
列に行うことで救済時間の大幅な短縮が可能である。こ
れによりテスター救済を行う場合のテスティングコスト
を大幅に低減することが可能となり、チップ製造のコス
トを抑えることが可能になる。As described above, by using an anti-fuse or a fuse as a defective address storage element, address input is performed in a time-division manner, and anti-fuse cutting is performed simultaneously in parallel, so that the rescue time can be greatly reduced. . This makes it possible to greatly reduce the testing cost in performing the tester rescue, and to suppress the chip manufacturing cost.

【００２４】＜実施例2＞本願の実施例２は、実施例１
の図４に示したアンチヒューズセットの変形例である。
本発明のアンチヒューズセットを図6に示す。本実施例
ではアンチヒューズとしてNOR型アンチヒューズを用い
ている。NOR型アンチヒューズではAXLのプリデコード信
号が入力される選択トランジスタMN1<0>からMN1<7>を並
列にノードNに接続し、MN3を介してセンス回路へ接続し
てNORをとる。このことにより複数のアンチヒューズ素
子でセンス回路を共用できるため、回路の面積を低減可
能である。その他の動作は実施例１と同様である。<Embodiment 2> Embodiment 2 of the present invention is similar to Embodiment 1.
5 is a modification of the antifuse set shown in FIG.
FIG. 6 shows the antifuse set of the present invention. In this embodiment, a NOR type antifuse is used as the antifuse. In the NOR type anti-fuse, select transistors MN1 <0> to MN1 <7> to which an AXL predecode signal is input are connected in parallel to a node N, and connected to a sense circuit via MN3 to take NOR. As a result, the sense circuit can be shared by a plurality of anti-fuse elements, so that the area of the circuit can be reduced. Other operations are the same as in the first embodiment.

【００２５】＜実施例3＞本願の実施例３も、実施例１
の図４に示したアンチヒューズセットの変形例である。
上述の実施例１，２が半導体記憶装置の試験及び救済工
程を１回だけ行うことを意識したものであるのに対し、
この実施例では試験及び救済工程を複数回行うことを意
識している。試験及び救済工程を複数回おこなう例とし
てはパッケージ後救済がある。<Embodiment 3> Embodiment 3 of the present invention is also similar to Embodiment 1.
5 is a modification of the antifuse set shown in FIG.
In contrast to the first and second embodiments in which the test and the repair process of the semiconductor memory device are performed only once,
In this embodiment, the test and the rescue process are performed a plurality of times. An example of performing a test and a relief process a plurality of times is relief after packaging.

【００２６】図7(a)にパッケージ後救済の流れを示す。
ウェハプロセスが終了したウェハに対して検査1を行
う。検査1でテスターはチップをテストモードに入れ、3
2チップを同時にテストし、チップ上の不良ビットのア
ドレスaxを調べる。次にテスターはどの冗長線用いて救
済を行うか、アドレス計算を行う。1本の冗長線には1つ
のアンチヒューズセットが対応して設けられており、こ
のアンチヒューズセットにはアンチヒューズセットアド
レスafが割り当てられている。そこで、テスターは各チ
ップ毎にどのafに対してどのaxをプログラムすればよい
か計算する。続いてテスターはアンチヒューズを切断す
ることにより各チップのアンチヒューズセットへ不良ビ
ットアドレスaxをプログラムして、救済1を行う。この
手順には実施例１、２に述べた方法を用いる。救済後の
ウェハはチップに切り分けられ、良品はパッケージング
工程でパッケージに組み立てられる。組み立て時に生ず
る不良を探すために、テスターは検査2を行う。検査2で
はチップ上の不良アドレスaxおよび、使用済のアンチヒ
ューズセットの情報をテスターがチップから読み出す。
これらの情報をもちいてテスターはどのafにどのaxをプ
ログラムするかを計算し、パッケージ後救済である救済
2を行う。最終的にもう一度検査3を行ったあと、出荷さ
れる。FIG. 7A shows a flow of the rescue after packaging.
Inspection 1 is performed on the wafer for which the wafer process has been completed. In test 1, the tester puts the chip into test mode and
The two chips are tested simultaneously, and the address ax of the defective bit on the chip is checked. Next, the tester calculates an address to determine which redundant line is to be used for repair. One antifuse set is provided corresponding to one redundant line, and an antifuse set address af is assigned to this antifuse set. Therefore, the tester calculates which ax should be programmed for which af for each chip. Subsequently, the tester programs the defective bit address ax into the anti-fuse set of each chip by cutting the anti-fuse, and performs remedy 1. For this procedure, the method described in Embodiments 1 and 2 is used. The repaired wafer is cut into chips, and non-defective products are assembled into a package in a packaging process. The tester performs inspection 2 to look for defects that occur during assembly. In the test 2, the tester reads out information on the defective address ax on the chip and the used antifuse set from the chip.
Using this information, the tester calculates which ax to program which af, and remedy that is post-packaged remedy
Do 2 Finally, after another inspection 3, it is shipped.

【００２７】したがってパッケージ後救済においては、
救済1においてどのアンチヒューズセットを使用したか
という情報が救済2を行う際に必要となる。テスターは
次々と複数のウェハの検査・救済を行っていくので、各
チップの救済状況をパッケージ後まで記憶しておくこと
は、必要な記憶装置の容量が大きくなるために好ましく
ない。そこで、救済2の直前にアンチヒューズセットの
使用状況をテスターがチップから読み出す。Therefore, in the relief after package,
Information on which anti-fuse set was used in rescue 1 is required when performing rescue 2. Since the tester inspects and relieves a plurality of wafers one after another, it is not preferable to store the rescue status of each chip until after the package, since the required storage device capacity increases. Therefore, the tester reads the usage status of the anti-fuse set from the chip immediately before remedy 2.

【００２８】図8に以上のパッケージ後救済に用いられ
るアンチヒューズセットの回路図を示す。図4との違い
は使用済判定用アンチヒューズが設けられていることで
ある。またSET信号の他にAFLとAFMとAFHのANDをとった
セット選択信号FSEL信号が設けられている。使用済判定
用ヒューズではMN1のゲートにFSEL信号が入力されてい
ることと、出力がUSED信号として取り出されること以外
は他のアンチヒューズと同じである。プログラム時に、
このアンチヒューズセットが選択され、SETが高レベル
になるとAXIの入力に関わらず、必ず使用済判定用ヒュ
ーズが切断されることになる。FIG. 8 is a circuit diagram of an anti-fuse set used for the above-mentioned rescue after packaging. The difference from FIG. 4 is that an antifuse for use determination is provided. In addition to the SET signal, a set select signal FSEL signal obtained by ANDing AFL, AFM, and AFH is provided. The used fuse is the same as the other antifuses except that the FSEL signal is input to the gate of MN1 and the output is taken out as a USED signal. When programming
When this anti-fuse set is selected and SET goes high, the used determination fuse is always blown regardless of the AXI input.

【００２９】図7(b)にアンチヒューズセットの使用状況
調査時の波形を示す。VCCBは接地電位に接続しておく。
テスターからafSetコマンドとafを入力すると、対応す
るアンチヒューズセットにおいてFSELが選択される。こ
のアンチヒューズセットが使用済であった場合、使用済
判定用アンチヒューズにおいてノードNがVSSへ引かれる
ため、USED信号が高レベルに出力される。これを例えば
DQピンの一つを用いてテスターへ出力することができ
る。FIG. 7 (b) shows a waveform at the time of investigating the usage status of the antifuse set. VCCB is connected to the ground potential.
When the afSet command and af are input from the tester, FSEL is selected in the corresponding anti-fuse set. If the anti-fuse set has been used, the node N is pulled to VSS in the used anti-fuse, and the USED signal is output at a high level. For example,
It can be output to the tester using one of the DQ pins.

【００３０】このようにパッケージ後に救済を行うとパ
ッケージ工程において生ずる不良を救済することができ
るようになるため、歩留まりが向上し、チップの製造コ
ストを低減することが可能になる。As described above, when the repair is performed after packaging, a defect generated in the packaging process can be repaired, so that the yield can be improved and the chip manufacturing cost can be reduced.

【００３１】[0031]

【発明の効果】上記に述べたように不良アドレス記憶素
子としてアンチヒューズまたはヒューズをもちいて、ア
ドレス入力を時分割で行い、ヒューズのプログラムを並
列に行うことで救済時間の大幅な短縮が可能である。こ
れにより電気的なインタフェースのみを持つテスターに
より救済を行う場合のテスティングコストを大幅に低減
することが可能となり、チップ製造のコストを抑えるこ
とが可能になる。As described above, the anti-fuse or the fuse is used as the defective address storage element, the address input is performed in a time-division manner, and the programming of the fuse is performed in parallel. is there. This makes it possible to greatly reduce the testing cost in the case where the repair is performed by a tester having only an electrical interface, and it is possible to suppress the cost of manufacturing a chip.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の試験装置の構成図である。FIG. 1 is a configuration diagram of a test apparatus of the present invention.

【図２】DRAMの内部回路構成である。FIG. 2 is an internal circuit configuration of a DRAM.

【図３】本発明の行冗長回路である。FIG. 3 is a row redundancy circuit according to the present invention.

【図４】本発明のアンチヒューズセットの回路図であ
る。FIG. 4 is a circuit diagram of the antifuse set of the present invention.

【図５】アンチヒューズのプログラム時および読み出し
時の信号波形である。FIG. 5 shows signal waveforms at the time of programming and reading of the antifuse.

【図６】本発明のNOR型アンチヒューズを用いたアンチ
ヒューズセットの回路図である。FIG. 6 is a circuit diagram of an antifuse set using the NOR type antifuse of the present invention.

【図７】本発明のパッケージ後救済の流れである。FIG. 7 is a flowchart of post-package relief according to the present invention.

【図８】本発明のパッケージ後救済可能なアンチヒュー
ズセットの回路図である。FIG. 8 is a circuit diagram of an anti-fuse set that can be repaired after packaging according to the present invention.

【符号の説明】[Explanation of symbols]

VCCA…内部回路用電源 VCCB…アンチヒューズ用電源 SEL…チップ選択線 af …アンチヒューズセットアドレス ax …不良ビットアドレス afSet …アンチヒューズセットアドレス入力コマンド axSet …不良ビットアドレス入力コマンド cutStart …アンチヒューズ切断開始コマンド cutEnd …アンチヒューズ切断終了コマンド AFL<0:3>、AFM<0:3>、AFH<0:3> …アンチヒューズセッ
トプリデコードアドレス AXL<0:7>、AXM<0:7>、AXH<0:15> …不良ビットプリデ
コードアドレス MN1…アドレス選択トランジスタ MN2…セット選択トランジスタ MN3…分離トランジスタ SET…セット切断信号 FSEL…セット切断信号 is…アンチヒューズ分離信号 pc…アンチヒューズプリチャージ信号。VCCA: Power supply for internal circuit VCCB: Power supply for anti-fuse SEL: Chip selection line af: Anti-fuse set address ax: Bad bit address afSet: Anti-fuse set address input command axSet: Bad bit address input command cutStart: Anti-fuse cutting start command cutEnd… Anti-fuse cut end command AFL <0: 3>, AFM <0: 3>, AFH <0: 3>… Anti-fuse set predecode address AXL <0: 7>, AXM <0: 7>, AXH <0:15>… Defective bit predecode address MN1… Address selection transistor MN2… Set selection transistor MN3… Separation transistor SET… Set disconnection signal FSEL… Set disconnection signal is… Antifuse isolation signal pc… Antifuse precharge signal.

フロントページの続き (72)発明者 阪田 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 村上 京子 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 難波 正昭 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 木下 嘉隆 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G032 AA08 AE10 AE12 AE14 AG01 AG07 AK11 AL11 AL14 5L106 CC04 CC05 CC09 CC11 CC13 CC17 DD06 DD22 DD25 9A001 JJ45 KK54 LL02 LL05 Continuing on the front page (72) Inventor Ken Sakata 1-280 Higashi Koikebo, Kokubunji-shi, Tokyo Inside Central Research Laboratory, Hitachi, Ltd. (72) Inventor Yasushi Nagashima 6-16, Shinmachi, Ome-shi, Tokyo Hitachi, Ltd. Devices, Ltd. In the development center (72) Katsutaka Kimura, Inventor 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd. (72) Kyoko Murakami 6-16, Shinmachi, Ome-shi, Tokyo Hitachi, Ltd. Device Co., Ltd. Inside the Development Center (72) Inventor Masaaki Namba 5-2-1, Josuihoncho, Kodaira-shi, Tokyo Within the Semiconductor Group, Hitachi, Ltd. (72) Yoshitaka Kinoshita 5-2-1, Josuihoncho, Kodaira-shi, Tokyo No. F-term within Hitachi, Ltd. Semiconductor Group (reference) 2G032 AA08 AE10 AE12 AE14 AG01 AG07 AK11 AL11 AL14 5L106 CC04 CC05 CC09 CC11 CC13 CC17 DD06 DD22 DD25 9A001 JJ45 KK54 LL02 LL05

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】複数の半導体記憶装置と接続するために設
けられた複数の試験ポートと、 前記複数の試験ポートに対して試験信号を入出力し、前
記複数の試験ポートに接続された複数の半導体記憶装置
を並列に試験を行うためのテスト回路とを備える半導体
記憶装置の試験装置であって、 前記複数の試験ポートのそれぞれは、複数のアドレス信
号供給ノードと、チップ選択信号供給ノードと、電源電
圧供給ノードを備え、 前記複数のアドレス信号供給ノードは、前記複数の試験
ポート間で共通接続されて前記テスト回路に接続され、 前記チップ選択信号供給ノードは、前記複数の試験ポー
ト間で独立した信号経路として前記テスト回路に接続さ
れ、 前記電源供給ノードは、前記複数の試験ポート間で独立
した電源供給経路として前記テスト回路に接続されるこ
とを特徴とする半導体記憶装置の試験装置。A plurality of test ports provided for connection to a plurality of semiconductor memory devices; a plurality of test ports for inputting and outputting test signals to the plurality of test ports; and a plurality of test ports connected to the plurality of test ports. A test apparatus for a semiconductor memory device, comprising: a test circuit for testing the semiconductor memory device in parallel; wherein each of the plurality of test ports includes a plurality of address signal supply nodes, a chip selection signal supply node, A power supply voltage supply node, wherein the plurality of address signal supply nodes are commonly connected to the plurality of test ports and connected to the test circuit, and the chip select signal supply node is independent of the plurality of test ports. The power supply node is connected to the test circuit as a power supply path independent of the plurality of test ports. Test device for a semiconductor memory device, characterized in that it is connected to the road. 【請求項２】正規メモリセルを予備メモリセルで置換す
るために電気的にプログラム可能な複数の不揮発性記憶
素子セットを有する半導体記憶装置の製造方法であっ
て、 前記半導体記憶装置の前記正規メモリセルの欠陥に関連
する欠陥アドレスを抽出するために、複数個の前記半導
体記憶装置を並列に検査する第１ステップと、 前記複数個の前記半導体記憶装置のそれぞれについて、
抽出された前記欠陥アドレスを記憶させる場所として前
記複数の不揮発性記憶素子セットのいずれかに対応付け
る第２ステップと、 前記複数個の前記半導体記憶装置のそれぞれに対して、
抽出された前記欠陥アドレスと当該欠陥アドレスを記憶
させるよう対応づけられた前記不揮発性記憶素子セット
を指定するためのアドレスとを時分割で入力する第３ス
テップと、 前記複数個の前記半導体記憶装置のそれぞれについて、
前記第３ステップで入力された前記欠陥アドレスを当該
欠陥アドレスを記憶させるよう対応づけられた前記不揮
発性記憶素子セットに並列にプログラムする第４ステッ
プを有することを特徴とする半導体記憶装置の製造方
法。2. A method of manufacturing a semiconductor memory device having a plurality of nonvolatile memory element sets electrically programmable to replace a normal memory cell with a spare memory cell, wherein the normal memory of the semiconductor memory device is provided. A first step of testing a plurality of the semiconductor storage devices in parallel to extract a defect address related to a cell defect; and for each of the plurality of semiconductor storage devices,
A second step of associating any of the plurality of non-volatile storage element sets as a location where the extracted defect address is stored; and for each of the plurality of semiconductor storage devices,
A third step of time-divisionally inputting the extracted defective address and an address for designating the nonvolatile memory element set associated with the defective address, and the plurality of the semiconductor storage devices For each of
A fourth step of programming the defective address input in the third step in parallel to the non-volatile storage element set associated with the defective address so as to store the defective address. . 【請求項３】請求項２において、 前記第３ステップにおいて、前記欠陥アドレスと前記置
換すべき前記予備メモリセルのアドレスを前記複数個の
前記半導体記憶装置に時分割で入力する際に、前記複数
個の前記半導体記憶装置をそれぞれ独立に選択するため
のチップ選択信号を利用することを特徴とする半導体記
憶装置の製造方法。3. The semiconductor memory device according to claim 2, wherein in the third step, when the defect address and the address of the spare memory cell to be replaced are input to the plurality of semiconductor memory devices in a time division manner, A method of manufacturing a semiconductor memory device, comprising using a chip select signal for independently selecting one of the semiconductor memory devices. 【請求項４】請求項３において、前記複数個の前記半導
体記憶装置は、前記第１ステップに先だって試験装置の
複数の試験ポートに接続されることを特徴とする半導体
記憶装置の製造方法。4. The method according to claim 3, wherein the plurality of semiconductor storage devices are connected to a plurality of test ports of a test device prior to the first step. 【請求項５】請求項４おいて、前記第４ステップにおい
て、前記不揮発性記憶素子セットをプログラムするため
に供給する電圧の印加時間は前記試験装置が決定して前
記複数個の前記半導体記憶装置に供給することを特徴と
する半導体記憶装置の製造方法。5. The semiconductor memory device according to claim 4, wherein, in the fourth step, an application time of a voltage supplied for programming the nonvolatile memory element set is determined by the test apparatus. A method for manufacturing a semiconductor memory device. 【請求項６】請求項２から５のいずれかにおいて、前記
不揮発性記憶素子は、導体を電流で溶断して絶縁する電
気ヒューズ、絶縁体に電圧および電流負荷を加えて導通
させるアンチヒューズ、または絶縁膜中の浮遊ゲート中
の電荷蓄積により情報を記憶する型のEEPROMのいずれか
であることを特徴とする半導体記憶装置の製造方法。6. The non-volatile memory element according to claim 2, wherein the non-volatile memory element is an electric fuse that blows and insulates a conductor by current, an antifuse that applies a voltage and a current load to an insulator, and conducts. A method for manufacturing a semiconductor memory device, wherein the EEPROM is one of a type which stores information by storing charges in a floating gate in an insulating film. 【請求項７】複数の正規メモリセルと、 複数の予備メモリセルと、 前記複数の正規メモリセルをアクセスするための複数の
アドレス入力ノードと、 前記正規メモリセルに欠陥が
ある場合に前記予備メモリセルとの置換を行うため電気
的にプログラム可能な複数の不揮発性記憶素子セットを
含む欠陥救済回路と、 前記正規メモリセルに欠陥がある場合の当該欠陥に関連
する欠陥アドレスを記憶するための第１記憶領域と、 前記複数の不揮発性記憶素子セットの一つを指定するた
めのアドレスを記憶するための第２記憶領域とを備える
半導体記憶装置であって、 前記第１記憶領域には、前記半導体記憶装置に対する第
１コマンドにより前記複数のアドレス入力ノードから前
記欠陥アドレスが前記第１記憶領域に入力され、 前記
半導体記憶装置に対する第２コマンドにより前記複数の
アドレス入力ノードから前記複数の不揮発性記憶素子セ
ットの一つを指定するためのアドレスが前記第２記憶領
域に入力されることを特徴とする半導体記憶装置。7. A plurality of normal memory cells, a plurality of spare memory cells, a plurality of address input nodes for accessing the plurality of normal memory cells, and the spare memory when the normal memory cells are defective. A defect rescue circuit including a plurality of electrically programmable nonvolatile memory element sets for performing cell replacement, and a second memory for storing a defect address associated with the defect when the normal memory cell has a defect. A first storage area, and a second storage area for storing an address for designating one of the plurality of nonvolatile storage element sets, wherein the first storage area includes: The semiconductor memory device receives the defective address from the plurality of address input nodes in the first storage area according to a first command for the semiconductor memory device, Wherein an address for designating one of the plurality of nonvolatile memory element sets is input to the second storage area from the plurality of address input nodes in response to a second command corresponding to the second command. 【請求項８】請求項７において、前記正規メモリセルの
前記予備メモリセルによる置換は、行単位、列単位、ま
はたビット単位にいずれかで行われることを特徴とする
半導体記憶装置。8. The semiconductor memory device according to claim 7, wherein replacement of said normal memory cells by said spare memory cells is performed in units of rows, columns, or bits. 【請求項９】請求項８において、 前記不揮発性記憶素子は、導体を電流で溶断して絶縁す
る電気ヒューズ、絶縁体に電圧および電流負荷を加えて
導通させるアンチヒューズ、または絶縁膜中の浮遊ゲー
ト中の電荷蓄積により情報を記憶する型のEEPROMのいず
れかであることを特徴とする半導体記憶装置。9. The nonvolatile memory element according to claim 8, wherein the non-volatile memory element is an electric fuse that blows and insulates a conductor by current, an anti-fuse that applies a voltage and a current load to an insulator to conduct, or a floating in an insulating film. A semiconductor memory device, which is any type of EEPROM that stores information by storing electric charge in a gate. 【請求項１０】請求項８において、 前記不揮発性記憶素子セットは、絶縁体に電圧および電
流負荷を加えて導通させる複数のアンチヒューズ素子と
複数の選択トランジスタとセンス回路とを含み、 前記
選択トランジスタのソースまたはドレインのうち、一方
の端子は対応する前記アンチヒューズ素子の一方の端子
に接続され、他方の端子は共通に前記センス回路の入力
され、 前記複数のアンチヒューズ素子の他方の端子は共通に接
続されることを特徴とする半導体記憶装置。10. The nonvolatile memory element set according to claim 8, wherein the nonvolatile memory element set includes a plurality of anti-fuse elements for applying a voltage and a current load to an insulator to make the insulator conductive, a plurality of select transistors, and a sense circuit. One terminal of the source or the drain is connected to one terminal of the corresponding anti-fuse element, the other terminal is commonly input to the sense circuit, and the other terminal of the plurality of anti-fuse elements is common. A semiconductor memory device, which is connected to the semiconductor memory device. 【請求項１１】半導体記憶装置の製造方法であって、 第１ステップでは前記半導体記憶装置の不良ビットまた
は行または列またはアレイのアドレスをウェハ状態で検
査し、見つかった不良ビットまたは行または列またはア
レイを第１グループの不良ビットまたは行または列また
はアレイとし、 第２ステップでは前記第１グループの不良ビットまたは
行または列またはアレイを前記半導体装置中の第１グル
ープの冗長ビットまたは行または列またはアレイで置換
する方法を決定し、 第３ステップでは前記第１グループの不良ビットまたは
行または列またはアレイのアドレスと、前記第１グルー
プの冗長ビットまたは行または列またはアレイのアドレ
スを前記半導体記憶装置に入力し、前記第１グループの
冗長ビットまたは行または列またはアレイに対応して設
けられた第１グループの電気的にプログラム可能な素子
が選択され、 第４ステップでは前記第１グループの電気的にプログラ
ム可能な不揮発性記憶素子をプログラムして第１の救済
を行い、 第５ステップでは前記半導体記憶装置はウェハから切り
出され、パッケージに組み立てられ、 第６ステップでは前記半導体記憶装置の不良ビットまた
は行または列またはアレイのアドレスをパッケージ状態
で検査し、見つかった不良ビットまたは行または列また
はアレイを第２グループの不良ビットまたは行または列
またはアレイとし、 第７ステップでは前記第２から第４ステップで使用済の
前記第１グループの冗長ビットまたは行または列または
アレイのアドレスを前記半導体記憶装置から読み出し、 第８ステップでは前記第２グループの不良ビットまたは
行または列またはアレイを、前記第１の救済で使用済の
第１グループの冗長ビットまたは行または列またはアレ
イ以外の第２グループの冗長ビットまたは行または列ま
たはアレイで置換する方法を決定し、 第９ステップでは前記第２グループの不良ビットまたは
行または列またはアレイのアドレスと、第２グループの
冗長ビットまたは行または列またはアレイのアドレスを
前記半導体記憶装置に入力し、前記第２グループの冗長
ビットまたは行または列またはアレイに対応して設けら
れた第２グループの電気的にプログラム可能な素子が選
択され、 第１０ステップでは前記第２グループの電気的にプログ
ラム可能な不揮発性記憶素子をプログラムして第２の救
済を行うことを特徴とする半導体記憶装置の製造方法。11. A method of manufacturing a semiconductor memory device, wherein in a first step, a defective bit, a row, a column, or an address of an array of the semiconductor memory device is inspected in a wafer state, and a found defective bit, a row, a column, or an The array is a first group of defective bits or rows or columns or arrays. In a second step, the first group of defective bits or rows or columns or arrays is replaced by a first group of redundant bits or rows or columns or arrays in the semiconductor device. Determining a method of replacing the array with an array; and, in a third step, determining the address of the first group of defective bits or rows or columns or arrays and the address of the first group of redundant bits or rows or columns or arrays. And the first group of redundant bits or rows or columns or addresses. A first group of electrically programmable elements provided corresponding to (a) is selected. In a fourth step, the first group of electrically programmable non-volatile storage elements is programmed to perform a first rescue operation. In a fifth step, the semiconductor memory device is cut out of a wafer and assembled into a package. In a sixth step, a defective bit or an address of a row, a column, or an array of the semiconductor memory device is inspected in a package state and found. The bad bits or rows or columns or arrays are the second group of bad bits or rows or columns or arrays, and the seventh step is to use the first group of redundant bits or rows or columns or used in the second to fourth steps. Reading an address of an array from the semiconductor memory device; Replacing a defective bit or row or column or array of the loop with a second group of redundant bits or rows or columns or arrays other than the first group of redundant bits or rows or arrays used in the first relief; In a ninth step, a ninth step is to input the address of the second group of defective bits or rows or columns or arrays and the address of the second group of redundant bits or rows or columns or arrays to the semiconductor memory device, A second group of electrically programmable elements provided corresponding to a second group of redundant bits or rows or columns or arrays is selected, and in a tenth step the second group of electrically programmable non-volatile elements is selected. Manufacturing method for semiconductor memory device, performing second relief by programming volatile memory element 【請求項１２】請求項１１において、 前記冗長ビットまたは行または列またはアレイに対応し
て設けられた前記不良ビットまたは行または列またはア
レイのアドレスを記憶する電気的にプログラム可能な不
揮発性記憶素子のセットが、使用済判定用の電気的にプ
ログラム可能な不揮発性記憶素子を有し、 前記のセットへ任意の不良ビットまたは行または列また
はアレイのアドレスがプログラムされる際に、同時に、
使用済判定用の電気的にプログラム可能な不揮発性記憶
素子がプログラムされることを特徴とする半導体記憶装
置の製造方法。12. The electrically programmable nonvolatile storage element according to claim 11, wherein said defective bit, row, column, or array address corresponding to said redundant bit, row, column, or array is stored. Has an electrically programmable non-volatile storage element for use determination, and when any bad bit or row or column or array address is programmed into said set,
A method of manufacturing a semiconductor memory device, wherein an electrically programmable nonvolatile memory element for use determination is programmed.