JP2000330961A

JP2000330961A - マルチｃｐｕシステム

Info

Publication number: JP2000330961A
Application number: JP11154569A
Authority: JP
Inventors: Junichi Takai; 純一高井
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 1999-03-18
Filing date: 1999-06-02
Publication date: 2000-11-30

Abstract

(57)【要約】【課題】ホストＣＰＵと複数の端末ＣＰＵをカスケー
ド接続し、ホストＣＰＵと各端末ＣＰＵとの間での１対
１通信では、高速通信が難しい。【解決手段】回線ａはホストＣＰＵと端末ＣＰＵ間の
１対１通信での情報の授受に使用し、回線ｂはホストＣ
ＰＵから各端末ＣＰＵへの指令情報と、各端末ＣＰＵか
らホストＣＰＵへの状態変化通知情報の伝達に使用す
る。回線ｂを使った接続制御により、ホストＣＰＵが１
つの端末ＣＰＵを指定し、この指定に応じて、端末ＣＰ
Ｕ側がホストＣＰＵに対する送信側のポートを回線ａに
接続して、１対１の通信を行う。各端末ＣＰＵは、回線
ｂにより、ホストＣＰＵからの下り情報を取り込むと共
に、次の端末ＣＰＵに向けてそのまま送出する。各端末
ＣＰＵから前記ホストＣＰＵへの上り情報は、回線ａに
ついてのみ、自局と接続するか、下からの情報をバイパ
スするかを選択できるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送路を介してカ
スケード結合される装置間の情報伝達を行いながら、制
御対象全体を制御するマルチＣＰＵシステムに係り、特
に、ツイストペア線の伝送路を介した装置間の情報通信
方式に関する。

【０００２】

【従来の技術】装置間の情報伝達の媒体として、安価な
ツイストペア線などの電気的な伝送路を使用するシステ
ムであって、かつ、１つのホスト・サーバＣＰＵ装置
（以下ホストＣＰＵ）の下に複数のクライアント端末Ｃ
ＰＵ装置（以下端末ＣＰＵ）がカスケードに配置される
ようなシステムを構築する場合、現在の技術でこれを実
現する場合、図２のような構成となる。

【０００３】図２において、０００はホスト・サーバＣ
ＰＵ，１００、（ｎ−１）００，ｎ００はそれぞれ端末
ＣＰＵ１、端末ＣＰＵ（ｎ−１）、端末ＣＰＵｎであ
る。また、００２はホストＣＰＵに付属する下方通信モ
デム（＃０Ｌ）、１０１は端末ＣＰＵ１に付属する上方
通信モデム（＃１Ｕ）、１０２は端末ＣＰＵ１に付属す
る下方通信モデム（＃１Ｌ）である。以下同様で、ｎ０
１は、端末ＣＰＵｎに付属する上方通信モデム（＃ｎ
Ｕ）である。

【０００４】端末ＣＰＵ装置の内部は、図３のように接
続される。図３は、図２における端末ＣＰＵ＃１を例と
して取り上げている。同図において、１００は、端末Ｃ
ＰＵ１装置の全体、１１０は、装置内のＣＰＵ部分でソ
フトウェア（Ｓ／Ｗ）処理を実行する部分、１１１はＣ
ＰＵのバスである。１１２は上方との通信モデム＃１Ｕ
に接続されるシリアル・ポート＃１Ｕ，１１３は、下方
との通信モデム＃１Ｌに接続されるシリアル・ポート＃
１Ｌである。他の端末ＣＰＵ部も同様である。

【０００５】図２に示す構成では、ホストから下方への
通信の場合、モデム＃０Ｌから流された情報は、一旦、
端末ＣＰＵ１の上方通信モデム＃１Ｕが受け取り、これ
をシリアル・ポート＃１Ｕを介してＣＰＵ１が受け取っ
て、Ｓ／Ｗ処理を行い、シリアル・ポート＃１Ｌとモデ
ム＃１Ｌを介して下方に流す処理（中継処理）が行われ
る。このため、例えば、目的とする端末ＣＰＵが、末端
の＃ｎであったとすると、（ｎ−１）回の中継処理が介
在することとなり、情報伝達の時間が非常に長いものと
なる。各端末ＣＰＵ部で発生するＳ／Ｗの中継処理遅延
時間は、情報の転送パケットの大きさに比例して大きく
なる。（１パケットの情報量が小さい場合は、モデムの
遅延に相殺される場合もある。）これは、逆の場合も同
じであって、上り方向の情報伝達にも各端末ＣＰＵでの
中継処理時間が加算される。

【０００６】

【発明が解決しようとする課題】上述のような構成（図
２）において、ホストＣＰＵと端末ＣＰＵが、１対ｎの
情報通信する場合を想定する。

【０００７】ここで、「ある時間においては、ホストＣ
ＰＵと特定の１台の端末ＣＰＵが接続されて高速に情報
の授受を行うようにしたい（１対１の通信）。この情報
授受の量は非常に大きい。その他の端末では、ある頻度
で状態変化（以下、状変）が発生する。各端末ＣＰＵで
起こる状変はサイズが小さく頻度は比較的少ないが、こ
れが発生した場合には、ホストＣＰＵは短時間でこれを
認知しなければならない。」と言う条件を満たさなけれ
ばならなくなったとすると、図２の形態の構成ではこれ
を実現することは不可能である。

【０００８】これは次のような原因による。

【０００９】（１）ホストＣＰＵと１対１で通信を行う
端末が、端末＃１であれば、高速なデータの授受が行え
るが、端末＃２以降の端末との通信の場合は、間に介在
する端末では、通信のパケット単位に、Ｓ／Ｗ的な中継
処理を行う必要があり、遠い端末になればなるほどこの
遅延が加算されて大きくなる。よって、１対１の通信と
は言え、高速な情報授受を行うことはできない。これは
双方向の情報伝送について言えることである。

【００１０】（２）端末ＣＰＵ側で発生した状変の情報
も、各端末の中継処理を受けて順次上方に伝えられる
が、こちらは、パケットが小さいために中継処理による
遅延は小さい。しかし、状変は何時発生するか分からな
いので、ホストと特定の端末間で行われている１対１の
情報伝送通信と重なる恐れがある、この重なりが起こっ
た場合、状変情報の伝達は、１対１通信のパケットの切
れ目が発生するまで待たされることになる。このパケッ
トの切れ目が遅延の許容値以内に発生すればよいが、こ
れを超える危険は多大である。

【００１１】上記の（２）の問題は、回線数を増やし、
１対１の通信とは別の回線で状変情報を流すようなシス
テムとすることで解決できる。これを示すのが図４であ
る。また、図４における各端末ＣＰＵ装置内部は図５の
ように接続される。

【００１２】図４において、０００はホスト・サーバＣ
ＰＵ，１００、（ｎ−１）００，ｎ００はそれぞれ端末
ＣＰＵ１、端末ＣＰＵ（ｎ−１）、端末ＣＰＵｎであ
る。また、００２はホストＣＰＵに付属する下方通信モ
デムの１チャンネル（＃０ＡＬ）、１０１は端末ＣＰＵ
１に付属する上方通信モデムの１チャンネル（＃１Ａ
Ｕ）、１０２は端末ＣＰＵ１に付属する下方通信モデム
の１チャンネル（＃１ＡＬ）である。以下同様で、ｎ０
１は、端末ＣＰＵｎに付属する上方通信モデムの１チャ
ンネル（＃ｎＡＵ）である。また、００４はホストＣＰ
Ｕに付属する下方通信モデムの２チャンネル目（＃０Ｂ
Ｌ）、１０３は端末ＣＰＵ１に付属する上方通信モデム
の２チャンネル目（＃１ＢＵ）、１０４は端末ＣＰＵ１
に付属する下方通信モデムの２チャンネル目（＃１Ｂ
Ｌ）である。以下同様で、ｎ０３は、端末ＣＰＵｎに付
属する上方通信モデムの２チャンネル目（＃ｎＢＵ）で
ある。

【００１３】また、図５中、１００は、端末ＣＰＵ１装
置の全体、１１０は、装置内のＣＰＵ部分でＳ／Ｗを実
行する部分、１１１はＣＰＵのバスである。１１２は上
方との通信モデム＃１ＡＵに接続されるシリアル・ポー
トの１チャンネル目＃１ＡＵ，１１３は下方との通信モ
デム＃ｌＡに接続されるシリアル・ポートの１チャンネ
ル目＃１ＡＬである。また、１１４は上方との通信モデ
ム＃１ＢＵに接続されるシリアル・ポートの２チャンネ
ル目＃１ＢＵ，１１５は下方との通信モデム＃１ＢＬに
接続されるシリアル・ポートの２チャンネル目＃１ＢＬ
である。他の端末ＣＰＵ部も同様である。

【００１４】このような構成のシステムとした場合、各
ＣＰＵ装置において、１チャンネルを１対１の情報交換
に、２チャンネル目を状変の通知用に用いることによっ
て、上記の（２）の問題を回避できる。つまり、状変検
出時の情報交換のために専用の回線を増やした形になる
ため、各端末で非同期に発生する状変の通知は、システ
ム内で、ホストＣＰＵと何れかの端末ＣＰＵとの間で行
われている１対１の情報通信の状態に関わらず、一定の
遅延時間内で処理することができる。

【００１５】しかしこの場合、図４および図５からも明
らかなように、ホストＣＰＵ部のモデムとシリアル・ポ
ートが２ｃｈ、各端末ＣＰＵ部では４ｃｈずつのモデム
とシリアル・ポートが必要となることが分かる。更に、
この方法を採った場合においても、解決されるのは上記
の（２）の問題だけであり、（１）の問題（ホストＣＰ
Ｕと何れかの端末ＣＰＵとの間で行われている１対１の
情報通信の遅延が大きくなる）については殆ど効果を出
すことはできない。

【００１６】本発明の目的は、１対１の情報通信の遅延
時間を短縮できるマルチＣＰＵシステムを提供すること
にある。

【００１７】

【課題を解決するための手段】本発明は、装置間の情報
伝達の媒体として、安価なツイストペア線などの電気的
な伝送路を使用し、１つのホストＣＰＵ装置の下に複数
の端末ＣＰＵ装置がカスケードに配置されるようなシス
テムにおいて、ホストＣＰＵと任意の１台の端末ＣＰＵ
との間の高速な１対１通信（大容量）を実現し、同時に
任意の端末で随時発生する状態変化について、ホストＣ
ＰＵが極力短時間でこれを認知することを可能にした情
報伝送方式を実現するものであり、以下の構成を特徴と
する。

【００１８】（第１の発明）１つのホストＣＰＵ装置か
ら伝送路を介して複数の端末ＣＰＵ装置をカスケード接
続し、ホストＣＰＵ装置と１台の端末ＣＰＵ装置との間
での１対１通信およびホストＣＰＵ装置から各端末ＣＰ
Ｕ装置への一括通信を行うマルチＣＰＵシステムにおい
て、ホストＣＰＵ装置と端末ＣＰＵ装置間の１対１通信
での情報の授受に使用する第１の回線と、ホストＣＰＵ
装置から各端末ＣＰＵ装置への指令情報と、各端末ＣＰ
Ｕ装置からホストＣＰＵ装置への状態変化通知情報の伝
達に使用する第２の回線と、前記第２の回線を使った接
続制御により、ホストＣＰＵ装置が１つの端末ＣＰＵ装
置を指定し、この指定に応じて、端末ＣＰＵ装置側がホ
ストＣＰＵ装置に対する送信側のポートを前記第１の回
線に接続して、１対１の通信を行う手段とを備えたこと
を特徴とする。

【００１９】（第２の発明）前記各端末ＣＰＵ装置は、
ホストＣＰＵ装置からの下り情報を取り込むと共に、次
の端末ＣＰＵ装置に向けてそのまま送出する手段を備え
たことを特徴とする。

【００２０】（第３の発明）前記各端末ＣＰＵ装置から
前記ホストＣＰＵ装置への上り情報は、前記第１の回線
についてのみ、自局と接続するか、下からの情報をバイ
パスするかを選択できるようにし、自局が選択されてい
る時以外は、これをバイパスして伝送する手段を備えた
ことを特徴とする。

【００２１】（第４の発明）１つのホストＣＰＵ装置か
ら伝送路を介して複数の端末ＣＰＵ装置をカスケード接
続し、ホストＣＰＵ装置と１台の端末ＣＰＵ装置との間
での１対１通信およびホストＣＰＵ装置から各端末ＣＰ
Ｕ装置への一括通信を行うマルチＣＰＵシステムにおい
て、前記ホストＣＰＵ装置と端末ＣＰＵ装置間を１回線
を使って１対１通信を行い、該１回線には前記ホストＣ
ＰＵ装置と端末ＣＰＵ装置間で大量のデータを扱う情報
通信の第１のチャンネルと、システム全体の制御を行う
第２のチャンネルを設けたことを特徴とする。

【００２２】（第５の発明）前記ホストＣＰＵ装置と端
末ＣＰＵ装置間は、前記第２のチャンネルによる接続制
御で通信相手を指定し、この指定に応じて前記第１のチ
ャンネルを使ってホストＣＰＵ装置と端末ＣＰＵ装置間
で１対１の通信を行うことを特徴とする。

【００２３】（第６の発明）前記ホストＣＰＵ装置及び
端末ＣＰＵ装置は、前記第１のチャンネルの情報と第２
のチャンネルの情報とを時分割で多重化して１回線で伝
送し、内部で２つのチャンネル情報に分離することを特
徴とする。

【００２４】（第７の発明）前記ホストＣＰＵ装置及び
端末ＣＰＵ装置は、前記第１のチャンネルの情報と第２
のチャンネルの情報とを時分割で多重化し、優先させる
チャンネルのマルチプレクサの前段にＦＩＦＯバッファ
メモリを設けて時間的待ち合わせを行い、他方のチャン
ネルのデータパケットの空きを検出したときに自らのデ
ータパケットを送出する手段、または他方のチャンネル
の空きが一定時間内に発生しない場合に強制的にデータ
パケットを送出する手段を備えたことを特徴とする。

【００２５】

【発明の実施の形態】（第１の実施形態）本発明によ
る、情報伝送方式の実施形態を図１に示す。同図は、各
端末ＣＰＵ装置内の回路構成の様子（端末ＣＰＵ＃１の
例）を示している。システム全体のＣＰＵ間の接続状態
は、図４と同様である。

【００２６】図１において、１００は、端末ＣＰＵ＃１
装置の全体、１１０は、装置内のＣＰＵ部分でＳ／Ｗを
実行する部分、１１１はＣＰＵのバスである。１１２は
上方との通信モデム「＃１ＡＵ」に接続されるシリアル
・ポートの１チャンネル目「＃１ＡＵ］である。また、
１１４は上方との通信モデム「＃１ＢＵ」に接続される
シリアル・ポートの２チャンネル目「＃１ＢＵ」、１１
５は下方との通信モデム「＃１ＢＬ」に接続されるシリ
アル・ポートの２チャンネル目「＃１ＢＬ」である。更
に、１１６はＳ／Ｗによる書き込み操作で出力ビットの
状態を変化させることのできるＤＯレジスタであり、１
１６ａは、その出力信号「Ｓｅｌ」である。１１６のＤ
Ｏレジスタは、初期リセット時には、「Ｌ」レベルに初
期化されるものとする。１１７は、「Ｓｅｌ」信号入力
が「Ｈ」レベルの時に出力がイネーブルとなるバッファ
回路、１１８は、「Ｓｅｌ」信号入力が「Ｌ」レベルの
時に出力がイネーブルとなるバッファ回路である。この
構成は他の端末ＣＰＵ部も同様である。

【００２７】さて、このような回路構成を持った端末Ｃ
ＰＵがｎ台と、ホストＣＰＵ１台で図４と同様のシステ
ムを組んだとする。ここで、システムの動作を以下のよ
うに規定する。

【００２８】（１）回線ａは、ホストＣＰＵと特定端末
ＣＰＵ間の１対１通信の情報の授受に使用する。

【００２９】（２）回線ｂは、ホストＣＰＵから各端末
ＣＰＵへの指令情報と、各端末からホストＣＰＵへの状
変通知情報の伝達に使用する。

【００３０】（３）ホストＣＰＵと特定端末ＣＰＵ間の
１対１通信の権利（通信先の情報）は、ホストＣＰＵが
管理する。

【００３１】（４）それぞれの回線を使用する情報伝送
のためのパケットには、相手先のユニークな局番号を示
すアドレス情報が含まれているものとする。この情報
は、単一の局アドレスの他に、全局を指定するための全
局アドレスも定義されている。

【００３２】今、システム全体を初期化するために、回
線ｂを使用して、ホストＣＰＵから全局アドレスを指定
して、「初期化コマンド」が発行されたとする。回線ｂ
上に流された情報は、モデム「＃１ＢＵ」を介して端末
ＣＰＵに取り込まれる。取り込まれた情報は、シリアル
・ポート「＃１ＢＵ」を介して、端末ＣＰＵ装置のＣＰ
Ｕ本体に与えられると共に、モデム「＃１ＢＬ」の送信
側に与えられ、下方回線ｂに送出されて、物理的に次位
に繋がれた端末装置に伝えられる。

【００３３】このように、ホストＣＰＵから回線ｂに流
された制御情報は、各端末ＣＰＵ局に取り込まれると同
時に次の端末局に向けて流される（バイパスされる）た
め、物理的なネストの時間遅れはあるものの短時間で、
末端の端末ＣＰＵまで到達する。

【００３４】今、「初期化コマンド」は、全局アドレス
を付加して流されたので、全ての端末ＣＰＵ局がこれを
取り込み、それぞれの端末装置を初期化（リセット）す
る。これにより、図１の１１６に相当するＤＯレジスタ
はクリアされ、「Ｓｅｌ」信号は「Ｌ」レベルに、な
る。この状態では、回線ａ側のモデム「＃１ＡＬ」の受
信データが、モデム「＃１ＡＵ」の送信側に与えられて
おり、シリアル・ポート「＃１ＡＵ」の送信データは、
モデム「＃１Ａ∪」とは切り離されている。

【００３５】この状態では、全ての端末ＣＰＵ装置で
は、下の局からの回線ａの情報を一つ上の局に伝えるモ
ードになっている。

【００３６】ここで、ホストＣＰＵが、端末ＣＰＵｍと
１対１通信を行う必要があると判断した場合を考える。
ホストＣＰＵは、端末ＣＰＵｍの局アドレスを付加した
「通信開始コマンド」のパケットを回線ｂに送出する。
このコマンドは、回線ｂを流れそ末端の局まで到達する
が、端末ＣＰＵｍのみがこれによって、ホストＣＰＵと
の間の１対１情報通信の権利を得る。

【００３７】端末ＣＰＵｍ装置は、Ｓ／Ｗ的に、ＤＯレ
ジスタ（図１の１１６）を操作して、「Ｓｅｌ」信号の
レベルを「Ｈ」レベルに変更する。このとき、その他の
端末は変化しない。

【００３８】これにより、端末ＣＰＵ装置のシリアル・
ポート「＃１ＡＵ」が回線ａ（上り）に接続された状態
になる。

【００３９】回線ａの下り情報は、各端末ＣＰＵのモデ
ム「＃１ＡＵ」に取り込まれた後、シリアル・ポート
「＃１ＡＵ」を介して、それぞれのＣＰＵに与えられる
と同時に、モデム「＃１ＡＬ」の送出側にバイパスされ
ているので、物理的なネストの時間遅れはあるものの短
時間で、末端の端末ＣＰＵまで到達する。

【００４０】これ以降、ホストＣＰＵと、端末ＣＰＵｍ
装置の間での１対１の情報通信操作が可能な状態となっ
ている。

【００４１】ホストＣＰＵは、端末ＣＰＵｍ装置との通
信を終了し、他の端末装置との通信を始める場合には、
その旨を、回線ｂ上のコマンドを用いて通知する。この
コマンドは、各端末ＣＰＵにて判断され、端末ＣＰＵｍ
装置は、ＤＯレジスタの「Ｓｅｌ」信号を「Ｌ」レベル
に戻して、シリアル・ポート「＃１ＡＵ」を上りの回線
ａから切り離す。

【００４２】接続を指定された端末ＣＰＵ装置は、上記
と端末ＣＰＵｍの接続の場合と同様に、「Ｓｅｌ」信号
の操作によって自らの局を回線ａの上り回線に接続す
る。

【００４３】このようなアルゴリズムにより、接続情報
の制御を回線ｂを用いて行い、回線ａを実際の大量のデ
ータ通信に使用することによって、従来、このような構
成では不可能であった、高速な１対１（全体では１対
Ｎ）の情報交換を行うことができる。つまり、従来の問
題点（１）を解決することができる。

【００４４】一方、このような、ホストＣＰＵと端末Ｃ
ＰＵ間の１対１の情報伝送中に、何れかの端末ＣＰＵ装
置において、緊急な状態変化が発生した場合を考える。
この場合、回線ｂの上り回線を用いて、ホストＣＰＵに
伝達すればよく、回線ｂでは、ホストＣＰＵによる接続
情報の制御コマンドの発行とバッティングする可能性は
あるが、情報量は少ないことから、十分に規定内の時間
でこれをホストＣＰＵに伝達することが可能である。こ
れにより、従来の問題点（２）の解決も同時に図ること
ができる。

【００４５】（第２の実施形態）前記の実施形態におい
て、図１に示すものは、端末ＣＰＵ装置内のハードウェ
ア量は大きく削減された上、システム内での情報伝送の
パフォーマンスを高めることができた訳であるが、シス
テム全体を見た場合、その構成は、基本的に回線数の増
設になる。

【００４６】すなわち、ホストＣＰＵについては２台の
モデム装置が必要になり、カスケード接続される中間の
端末ＣＰＵ装置ではそれぞれ４台のモデムが必要になる
し、末端の端末では２台のモデム装置が必要となること
になり、システム全体として、非常に多くのモデム装置
がを必要となる。

【００４７】また、目的の機能の実現のために、回線数
は、増設（２回線）となっており、回線数に制約のある
箇所への導入が難しいという不利な点が残されている。

【００４８】本実施形態は、回線数を増設することな
く、１回線だけを使用したシステムにおいて、当該のメ
リットを引き出すことを可能とするものであり、以下に
詳細に説明する。

【００４９】本実施形態は、装置間の情報伝達の媒体と
して、安価なツイストペア線などの電気的な伝送路を使
用するシステムであって、かつ、１つのホストＣＰＵ装
置の下に複数の端末ＣＰＵ装置がカスケードに配置され
るようなシステムにおいて、ホストＣＰＵと特定の１台
の端末ＣＰＵとの間の高速な（遅延の少ない）１対１通
信（大容量）を実現し、同時に任意の端末で随時発生す
る状態変化について、ホストＣＰＵが極力短時間でこれ
を認知することを可能にした情報伝送方式である。

【００５０】図６は、本実施形態を示す情報伝送方式で
あり、各端末ＣＰＵ装置内の回路構成の様子（端末ＣＰ
Ｕ＃１の例）を示している。システム全体のＣＰＵ間の
接続状態は、図２と同様である。

【００５１】図６において、１００は端末ＣＰＵ＃１装
置の全体、１１０は装置内のＣＰＵ部分でＳ／Ｗを実行
する部分、１１１はＣＰＵのバスである。１１２は、マ
ルチメディア・データなど情報量の多いチャンネル１の
ための上方側シリアル・ポート「＃１ＡＵＬ」である。
また、１１４は制御情報など比較的情報量の少ないチャ
ンネル２の上方側シリアル・ポート「＃１ＢＵ」、１１
５は同じく情報量の少ないチャンネル２の下方側のシリ
アル・ポート「＃１ＢＬ」である。更に、１１６はＳ／
Ｗによる書き込み操作で出力ビットの状態を変化させる
ことのできるＤＯレジスタであり、１１６ａはその出力
信号「Ｓｅｌ」である。１１６のＤＯレジスタは、初期
リセット時には、「Ｌ」レベルに初期化されるものとす
る。

【００５２】１１７は、「Ｓｅｌ」信号入力が「Ｈ」レ
ベルの時に出力がイネーブルとなるバッファ回路、１１
８は、「Ｓｅｌ」信号入力が「Ｌ」レベルの時に出力が
イネーブルとなるバッファ回路である。更に、１１９
は、ＩＮ端子（１１９ａ信号）から受信信号を入力し、
情報の内容を選別して、ＯＵＴ_A側（１１９ｂ信号）ま
たは、ＯＵＴ_B側（１１９ｃ信号）の何れかに得り分け
て出力するデマルチプレクサ回路である。

【００５３】１２０は、逆に、ＩＮ_A端子（１２０ａ信
号）または、ＩＮ_B端子（１２０ｂ信号）に与えれた送
信信号を入力し、その何れか一方をＯＵＴ端子（１２０
ｃ信号）に出力するマルチプレクサ回路である。

【００５４】また、１２１は、ＩＮ端子（１２１ａ信
号）から受信信号を入力し、情報の内容を選別して、Ｏ
∪Ｔ_A側（１２１ｂ信号）または、ＯＵＴ_B側（１２１ｃ
信号）の何れかに振り分けて出力するデマルチプレクサ
回路である。

【００５５】更に、２００は上方のサーバ、または端末
ＣＰＵに接続される上方回線用のモデム「＃１Ｕ」、２
０１は下方の端末ＣＰＵと接続される下方回線用のモデ
ム「＃１Ｌ」である。このような構成は他の端末ＣＰＵ
部も同様である。

【００５６】図６において、上方回線と、下方回線は、
共に１回線となり、図１に示すシステム構成に比して回
線数を削減していることが分かる。従って、この回線上
には、図１において２つの回線に分けて伝送されていた
情報が時分割して多重された形で伝送されることにな
る。

【００５７】次に、図７に、本実施形態によるシステム
構成時の、ホストＣＰＵ側の回路構成例を示す。ホスト
ＣＰＵ側は、上方回線が存在せず、下方回線のみとなる
ため、回路構成は単純になる。同図において、０００
は、ホストＣＰＵ＃０装置の全体、０１０は、装置内の
ＣＰＵ部分でＳ／Ｗを実行する部分、０１１はＣＰＵの
バスである。０１２は、マルチメディア・データなど情
報量の多いチャンネル１のための下方側シリアル・ポー
ト「＃０ＡＬ」である。また、０１３は、制御情報など
比較的情報量の少ないチャンネル２の下方側シリアル・
ポート「＃０ＢＬ」である。

【００５８】更に、０１４は、ＩＮ端子（０１４ａ信
号）から受信信号を入力し、情報の内容を選別して、Ｏ
ＵＴ_A側（０１４ｂ信号）または、Ｏ∪Ｔ_B側（０１４ｃ
信号）の何れかに振り分けて出力するデマルチプレクサ
回路である。

【００５９】０１５は、逆に、ＩＮ_A端子（０１５ａ信
号）または、ＩＮ_B端子（０１５ｂ信号）に与えれた送
信信号を入力し、その何れか一方をＯＵＴ端子（０１５
ｃ信号）に出力するマルチプレクサ回路である。

【００６０】さて、図２に相当するシステムは、図６に
示す端末ＣＰＵ側の回路構成と、図７に示すホストＣＰ
Ｕ側の回路構成との組み合わせにて実現される。ここ
で、図６に示すような回路構成を持った端末ＣＰＵがｎ
台と、図７に示すような回路構成を持ったホストＣＰＵ
１台で図２と同様のシステムを組んだとする。

【００６１】ここで、システムの動作を以下のように規
定する。

【００６２】（１）チャンネル１は、ホストＣＰＵと特
定端末ＣＰＵ間の１対１通信の情報（「上り情報」と
「下り情報」）の授受に使用する。チャンネル１上の情
報パケットには、専用のフラグ（スタート・フラグとエ
ンド・フラグ）を付加する。

【００６３】（２）チャンネル２は、ホストＣＰＵから
各端末ＣＰＵへの指令情報（「制御情報」）と、各端末
からホストＣＰＵへの通知情報（「通知情報」）の伝達
に使用するもので、チャンネル１に比較すると情報量は
少ない。チャンネル２上の情報パケットには、専用のフ
ラグ（スタート・フラグとエンド・フラグ）を付加す
る。なお、チャンネル１と２は異なるフラグを用いる。

【００６４】（３）ホストＣＰＵと特定端末ＣＰＵ間の
１対１通信の権利（通信先の情報）は、ホストＣＰＵが
管理する。

【００６５】（４）それぞれのチャンネル上の情報伝送
パケットには、相手先のユニークな局番号を示すアドレ
ス情報が含まれているものとする。この情報は、単一の
局アドレスの他に、全局を指定する、全局アドレスも定
義されている。

【００６６】上記の動作条件において、ホストＣＰＵ装
置から送信される情報は、全て単一のＣＰＵによって処
理されるために、チャンネル１とチャンネル２の情報が
全く同一の時刻に回線上に流れることはないので、図７
の０１５回路のマルチプレクサでは、図８に示すよう
な、マルチプレックス動作（２つの情報を１つの回線に
多重して送出する）が行われる。チャンネル１台の「下
り情報」とチャンネル２台の「制御情報」は、順序良く
１つの回線上に送出される。

【００６７】端末ＣＰＵ装置では、この回線上の情報を
図６の１１９回路のデマルチプレクサにて受信する。こ
こでは、チャンネル毎に定義された、専用のフラグに
て、「下り情報」パケットであるか、「制御情報」パケ
ットであるかを判断し、「下り情報」パケットは１１９
ｂ端子側（１１２回路のシリアル・ポート＃１ＡＵ側）
に、「制御情報」パケットは１１９ｃ端子側（１１４回
路のシリアル・ポート＃１ＢＵ側）に振り分けて送出す
る、図９にデマルチプレクスの状態を示す。

【００６８】ホストＣＰＵおよび各端末ＣＰＵ装置にお
ける「マルチプレクサ」と「デマルチプレクサ」は、こ
れと同様に、チャンネル１とチャンネル２の情報を、多
重／分離する働きをする。その様子は、図８と図９に示
す状態と同じである。

【００６９】これにより、端末ＣＰＵ装置では、チャン
ネル１側に「下り情報」が、チャンネル２側に「制御情
報」が与えられる。同時に、ホストＣＰＵから与えれた
回線情報（１１９ａ信号）は、端末ＣＰＵ装置内でバイ
パスされ、多重されたそのままの信号状態で、２０１の
下方回線モデムの送信側に与えられ、更に下方の端末に
も同じ信号として流される。これによって、下方の端末
ＣＰＵ装置以降にも順次同一の情報が与えられる。

【００７０】このように、この構成では、全ての端末Ｃ
ＰＵに全て同一の情報を与えることができるので、予
め、それぞれのチャンネルに流される情報には、相手先
のユニークな局アドレスを付加するという規定により、
指定された特定の端末ＣＰＵ装置が必要な情報パケット
を取り込むことができる。

【００７１】一方、下方の端末ＣＰＵ装置から、ホスト
ＣＰＵ装置に対して送られる「通知情報」については、
端末ＣＰＵ装置内のチャンネル２用の上方シリアルポー
ト（図６の１１４回路相当）によって送出される。この
情報パケットは、１２０のマルチプレクサ回路の１２０
ｂ端子側に入力され、チャンネル１側の１２０ａ端子入
力と多重化されて、上方回線に送出される。この場合の
多重の方法については、チャンネル１の情報よりも、チ
ャンネル２の情報の方が優先度が高いとし、チャンネル
２の情報が流れてきた場合、いずれか一方のチャンネル
の情報は破壊されてもよいものとする。

【００７２】チャンネル１側の情報と、チャンネル２側
の情報の発生は完全に非同期となるので、この２つの情
報には、衝突が存在し、チャンネル１の情報の方が大量
であるとすると、その場合には、チャンネル１の情報が
壊される可能性が強い。但し、システム全体の運用上か
らは、各チャンネル共に情報の欠損を上位のソフトウェ
ア・プロトコルを利用し、再送などの手段によってこれ
をリカバリすることが可能である。

【００７３】さて、このような手段で、ある端末ＣＰＵ
装置から１つ上方にある、他の端末ＣＰＵ装置（または
サーバ装置）に送られたチャンネル２の「通知情報」
は、図６の１２１のデマルチプレクサ回路（または、図
７の０１５のデマルチプレクサ回路）に受け取られ、情
報パケットに添付されたフラグの種類から、チャンネル
１の「上り情報」なのかチャンネル２の「通知情報」な
のかの判断を受け、それぞれのチャンネルに振り分けら
れる。この動作は、各端末ＣＰＵ装置でもホストＣＰＵ
装置でも同じである。

【００７４】ここで「通知情報」と判断されたデータ
は、端末ＣＰＵ装置では、図６のチャンネル２用下方シ
リアル・ポート＃１ＢＬによって受け取られ、同装置の
ＣＰＵによってソフトウェア処理を受けた後、チャンネ
ル２用上方シリアル・ポート＃１Ｂ∪を用いて更に上方
の端末ＣＰＵまたはホストＣＰＵに伝えられる。ホスト
ＣＰＵ装置では、図７のチャンネル２用シリアルポート
＃０ＢＬが受け取り、ホストＣＰＵ自体がこれを受け取
って処理する。

【００７５】このような動作を行うシステムにおいて、
今、システム全体を初期化するために、チャンネル２を
使用して、ホストＣＰＵから全局アドレスを指定して、
「初期化コマンド」が発行されたとする。

【００７６】前述のように、ホストＣＰＵから回線に流
された「制御情報」は、各端末ＣＰＵ局に取り込まれる
と同時に次の端末局に向けて流される（バイパスされ
る）ため、物理的なネストの時間遅れはあるものの短時
間で、末端の端末ＣＰＵまで到達する。

【００７７】今、「初期化コマンド」は、全局アドレス
を付加して流されたので、全ての端末ＣＰＵ局がこれを
取り込み、それぞれの端末ＣＰＵ装置を初期化（リセッ
ト）する。

【００７８】これにより、図６、１１６に相当するＤＯ
レジスタはクリアされ「Ｓｅｌ」信号は「Ｌ」レベルに
なる。この状態では、１１８のバッファがアクティブ、
１１７のバッファはインアクティブであるから、１２１
回路のデマルチプレクサの１２１ｂ端子側のデータが１
２０のマルチプレクサ回路に与えられている。従って、
この状態では、全ての端末ＣＰＵ装置では、下の局から
のチャンネル１の情報「上り情報」を一つ上の局に伝え
るモードになっている。

【００７９】ここで、ホストＣＰＵが、端末ＣＰＵｍと
１対１通信を行う必要があると判断した場合を考える。
ホストＣＰＵは、端末ＣＰＵｍの局アドレスを付加した
「通信開始コマンド」のパケットをチャンネル２に送出
する。このコマンドは、回線を流れて末端の局まで到達
するが、端末ＣＰＵｍのみがこれによって、ホストＣＰ
Ｕとの間の１対１情報通信の権利を得る。

【００８０】端末ＣＰＵｍ装置は、Ｓ／Ｗ的に、ＤＯレ
ジスタ（図６の１１６）を操作して、「Ｓｅｌ」信号の
レベルを「Ｈ」レベルに変更する（その他の端末は変化
なし）。これにより、端末ＣＰＵｍ装置のシリアル・ポ
ート「＃１ＡＵ」が１２０のマルチプレクサに接続され
た状態になる。

【００８１】回線上の下り情報は、各端末ＣＰＵのモデ
ム「＃１Ｕ」に取り込まれた後、デマルチプレクスされ
てシリアル・ポート「＃１ＢＵ」に与えられ、それぞれ
のＣＰＵに伝えられると同時に、モデム「＃１Ｌ」の送
出側にバイパスされているので、物理的なネストの時間
遅れはあるものの短時間で、末端の端末ＣＰＵまで到達
する。

【００８２】これ以降、ホストＣＰＵと、端末ＣＰＵｍ
装置の間での１対１の情報通信操作が可能な状態となっ
ている。

【００８３】ホストＣＰＵは、端末ＣＰＵｍ装置との通
信を終了し、他の端末装置との通信を始める場合には、
その旨を、チャンネル２上の「制御情報」を用いて通知
する。この「制御情報」は、各端末ＣＰＵにて判断さ
れ、端末ＣＰＵｍ装置は、ＤＯレジスタの「Ｓｅｌ」信
号を「Ｌ」レベルに戻して、シリアル・ポート「＃１Ａ
Ｕ」を上り情報用のマルチプレクサから切り離す。

【００８４】接続を指定された端末ＣＰＵ装置は、上記
と端末ＣＰＵｍの接続の場合と同様に、「Ｓｅｌ」信号
の操作によって自らの局を上り情報用のマルチプレクサ
に接続する。

【００８５】このようなアルゴリズムにより、接続情報
の制御をチャンネル２を用いて行い、チャンネル１を実
際の大量のデータ通信に使用することによって、従来、
このような構成では不可能であった、高速な１対１（全
体では１対Ｎ）の情報交換を行うことができ、従来の問
題点（１）を解決できる。

【００８６】一方、このような、ホストＣＰＵと端末Ｃ
ＰＵ間の１対１の情報伝送中に、何れかの端末ＣＰＵ装
置において、緊急な状態変化が発生した場合を考える
と、これについては、チャンネル２の上り「通知情報」
を用いて、ホストＣＰＵに伝達すればよく、チャンネル
２では、ホストＣＰＵによる接続情報の「制御情報」の
発行とバッティングする可能性はあるが、情報量は少な
いことから、十分に規定内の時間でこれをホストＣＰＵ
に伝達することが可能である。これにより、従来の問題
点（２）の解決も同時に図ることができる。更に、本方
式では、これらの問題の解決に際し、使用する回線数を
増やすことなく、１回線のみを使用する形態にて実現可
能となる。

【００８７】（第３の実施形態）前記の第２の実施形態
においては、図６および図７の回路構成例を使用したシ
ステムにおいて、所望する優位性を確保することができ
たが、各端末ＣＰＵ装置から、上方に伝達されるチャン
ネル２上の「通知情報」と、システム内の何れか１つの
端末ＣＰＵからホストＣＰＵに伝達される「上り情報」
とは、全く非同期に発生するため、ある端末ＣＰＵ装置
内の送信用マルチプレクサ回路部分で、双方が同時に発
生する可能性がある。この場合、いずれか一方の情報を
優先させることになると、他方の情報が欠損する恐れが
ある。この場合、データ量が多く、１つのパケットが大
きいチャンネル１に比べ、チャンネル２の情報は少ない
と仮定しており、かつチャンネル２には、状変情報な
ど、重要かつ欠損が許されない情報が含まれるとする
と、チャンネル２を優先させる必要がある。

【００８８】この場合、両者のぶつかりがあった場合、
チャンネル１の情報を破壊してでも、チャンネル２の情
報を正確に伝達する必要がある。

【００８９】ここで、チャンネル１の情報と、チャンネ
ル２の情報がぶつかった場合に必ず、チャンネル１の情
報を破壊するのでは、データ欠損の頻度が高くなってし
まうような場合、これをリカバリする方法を考える。

【００９０】図１０に、これを実現するための本実施形
態の回路例を端末ＣＰＵ装置内の回路の場合で示す。同
図において、１２２部と１２３部以外は、図７と等価で
ある。

【００９１】１２２は、チャンネル２のための上方側シ
リアルポート「＃１ＢＵ」からの送信信号（１２２ａ信
号）をＩＮ端子に入力して、順次蓄積し、ＯＵＴ端子
（１２２ｂ信号）に順次出力するためのＦＩＦＯ（Ｆｉ
ｒｓｔｉｎＦｉｒｓｔｏｕｔ）バッファ・メモリであ
る。また、１２３は、タイムアウト検出タイマ回路であ
り、１２３ａ信号によるトリガを受けてから、一定時間
以上リセットされないと、１２３ｂのタイムアウト信号
を発生させる回路である。

【００９２】同回路の動作は、基本的に第２の実施形態
の場合と同じであるが、送信用マルチプレクサ回路１２
０の両方の入力端子、１２０ａと１２０ｂにチャンネル
１とチャンネル２のデータが同時に入力されるような場
合の動作を異にする。

【００９３】例えば、本回路構成において、チャンネル
２のデータが発生する以前に、チャンネル１のデータが
既にマルチプレクサから送出し始めていたとする。この
可能性は非常に高い。

【００９４】ここで、チャンネル２のデータが発生した
場合、マルチプレクサ回路は、このチャンネル２のデー
タを順次ＦＩＦＯメモリに格納していき、チャンネル１
のデータ・パケットの切れ目が発生したら、格納してい
たＦＩＦＯからチャンネル２のデータを引き出して、こ
れを送出するようにする。

【００９５】すると、先に送出を開始していたチャンネ
ル１のデータは破壊されることなく、チャンネル２のデ
ータと多重されることになる。この様子を図１１に示
す。

【００９６】但し、ここで、チャンネル２の「通知情
報」が、ある一定時間内に検出を必要とするような状変
情報のようなものであった場合、チャンネル１のパケッ
トの切れ目を待っているとこの時間をオーバしてしまう
可能性がある。その場合については、チャンネル１の情
報を破壊してでも、強制的にチャンネル２の情報を流し
てやる必要がある。

【００９７】そこで、１２３としてタイムアウト・タイ
マを設けている。チャンネル１のデータを送出中に、チ
ャンネル２のデータ送信要求が起こった場合、チャンネ
ル２の情報をＦＩＦＯに格納し始めると共に１２３ａの
信号により、１２３のタイムアウト・タイマ回路に起動
を掛ける。タイムアウト・タイマ１２３には、チャンネ
ル２の情報を待たせることのできる最大の時間をセット
しておき、この時間以内に、チャンネル１のデータ・パ
ケットの切れ目が発生した場合には、ＦＩＦＯからチャ
ンネル２のデータを読み出しながら、送出を開始する。

【００９８】一方、チャンネル１のデータが非常に長く
連続し、タイムアウト・タイマ１２３がタイムアップし
ても、パケットの切れ目がなかった場合、１２３ｂのタ
イムアウト信号により、送信用マルチプレクサは、ＦＩ
ＦＯからチャンネル２のデータを読み出し、強制的にチ
ャンネル２のデータの送信に切り替えてしまう。

【００９９】これにより、送信中であったチャンネル１
のデータは破壊されてしまうが、前述の通り、上位のソ
フトウェアによってこれは復旧させることができる。

【０１００】第２の実施形態のようにチャンネル間でデ
ータがぶつかり、データが破壊された場合でも、ソフト
的な復旧は期待できるが、余計な復旧処理に忙殺される
と、システムのスループットが落ちるので、基本的には
破壊されるデータは極力少ない方がよいことは確かであ
る。従って、これを最小に留めるための本実施形態によ
る対処が有効となる。理論的には、総合的なスループッ
トが適切であれば、本実施形態の対策によって、壊され
るチャンネル１のデータを極僅かに抑えることができる
はずである。

【０１０１】

【発明の効果】以上のとおり、本発明によれば、装置間
の情報伝達の媒体として、安価なツイストペア線などの
電気的な伝送路を使用し、１つのホストＣＰＵ装置の下
に複数の端末ＣＰＵ装置がカスケードに配置されるよう
なシステムにおいて、以下の効果がある。

【０１０２】（１）「ある時間においては、ホストＣＰ
Ｕと特定の１台の端末ＣＰＵが接続されて高速に情報の
授受を行うようにしたい（１対１の通信）。この情報授
受の量は非常に大きい。その他の端末では、ある頻度で
状態変化が発生する。各端末ＣＰＵで起こる状変はサイ
ズが小さく頻度は比較的少ないが、これが発生した場合
には、ホストＣＰＵは短時間でこれを認知しなければな
らない。」と言う条件を満たすことができる。

【０１０３】（２）以上により、安価なツイストペア線
などの電気的な伝送路を使用する条件下においても、カ
スケード接続された１対Ｎのホスト−端末システムを構
築し、マルチメディア情報などの大容量データを含んだ
双方向の情報伝送を実現することができる。

【０１０４】（３）上記のような特徴を有するシステム
を、回線を増設することなく、１回路（２本１対）のメ
タリック・ケーブルの回路で実現できる。２回路による
方式に比べると、中継に必要なモデム装置の台数を半減
させることが可能である。

【０１０５】（４）第２の実施形態では、回線数削減の
ために、ある程度の割合で破壊されて欠損するデータが
存在し、ソフトウェアによるリカバリの必要があるが、
これを極小に抑さえるために、第３の実施形態では、デ
ータ・パケットの破壊を極小に抑さえることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施形態を示す端末ＣＰＵ装置の構成
図。

【図２】ＣＰＵ装置のカスケード接続構成図。

【図３】従来の端末ＣＰＵ装置の内部構成例。

【図４】従来のＣＰＵ装置のカスケード接続構成図。

【図５】従来の端末ＣＰＵ装置の構成例。

【図６】本発明の他の実施形態を示す端末ＣＰＵ装置の
構成図。

【図７】本発明の他の実施形態を示すホストＣＰＵ装置
の構成図。

【図８】他の実施形態におけるデータ・マルチプレック
ス処理。

【図９】他の実施形態におけるデマルチプレックス処
理。

【図１０】本発明の他の実施形態を示す端末ＣＰＵ装置
の構成図。

【図１１】他の実施形態におけるデータのマルチプレッ
クス処理。

【符号の説明】

０００…ホスト・サーバ１００、（ｎ−１）００、ｎ００…端末ＣＰＵ装置１１０…ＣＰＵ１０１〜１０４、２００、２０１…モデム０１２、０１３、１１２〜１１５…シリアル・ポート１１６…ＤＯレジスタ０１４、０１５、１１９、１２１…デマルチプレクサ０１５、１２０…マルチプレクサ１２２…ＦＩＦＯ１２３…タイマ

Claims

【特許請求の範囲】

【請求項１】１つのホストＣＰＵ装置から伝送路を介
して複数の端末ＣＰＵ装置をカスケード接続し、ホスト
ＣＰＵ装置と１台の端末ＣＰＵ装置との間での１対１通
信およびホストＣＰＵ装置から各端末ＣＰＵ装置への一
括通信を行うマルチＣＰＵシステムにおいて、ホストＣＰＵ装置と端末ＣＰＵ装置間の１対１通信での
情報の授受に使用する第１の回線と、ホストＣＰＵ装置から各端末ＣＰＵ装置への指令情報
と、各端末ＣＰＵ装置からホストＣＰＵ装置への状態変
化通知情報の伝達に使用する第２の回線と、前記第２の回線を使った接続制御により、ホストＣＰＵ
装置が１つの端末ＣＰＵ装置を指定し、この指定に応じ
て、端末ＣＰＵ装置側がホストＣＰＵ装置に対する送信
側のポートを前記第１の回線に接続して、１対１の通信
を行う手段とを備えたことを特徴とするマルチＣＰＵシ
ステム。
【請求項２】前記各端末ＣＰＵ装置は、ホストＣＰＵ
装置からの下り情報を取り込むと共に、次の端末ＣＰＵ
装置に向けてそのまま送出する手段を備えたことを特徴
とする請求項１に記載のマルチＣＰＵシステム。
【請求項３】前記各端末ＣＰＵ装置から前記ホストＣ
ＰＵ装置への上り情報は、前記第１の回線についての
み、自局と接続するか、下からの情報をバイパスするか
を選択できるようにし、自局が選択されている時以外
は、これをバイパスして伝送する手段を備えたことを特
徴とする請求項１または２に記載のマルチＣＰＵシステ
ム。
【請求項４】１つのホストＣＰＵ装置から伝送路を介
して複数の端末ＣＰＵ装置をカスケード接続し、ホスト
ＣＰＵ装置と１台の端末ＣＰＵ装置との間での１対１通
信およびホストＣＰＵ装置から各端末ＣＰＵ装置への一
括通信を行うマルチＣＰＵシステムにおいて、前記ホストＣＰＵ装置と端末ＣＰＵ装置間を１回線を使
って１対１通信を行い、該１回線には前記ホストＣＰＵ
装置と端末ＣＰＵ装置間で大量のデータを扱う情報通信
の第１のチャンネルと、システム全体の制御を行う第２
のチャンネルを設けたことを特徴とするマルチＣＰＵシ
ステム。
【請求項５】前記ホストＣＰＵ装置と端末ＣＰＵ装置
間は、前記第２のチャンネルによる接続制御で通信相手
を指定し、この指定に応じて前記第１のチャンネルを使
ってホストＣＰＵ装置と端末ＣＰＵ装置間で１対１の通
信を行うことを特徴とする請求項４に記載のマルチＣＰ
Ｕシステム。
【請求項６】前記ホストＣＰＵ装置及び端末ＣＰＵ装
置は、前記第１のチャンネルの情報と第２のチャンネル
の情報とを時分割で多重化して１回線で伝送し、内部で
２つのチャンネル情報に分離することを特徴とする請求
項４または５に記載のマルチＣＰＵシステム。
【請求項７】前記ホストＣＰＵ装置及び端末ＣＰＵ装
置は、前記第１のチャンネルの情報と第２のチャンネル
の情報とを時分割で多重化し、優先させるチャンネルの
マルチプレクサの前段にＦＩＦＯバッファメモリを設け
て時間的待ち合わせを行い、他方のチャンネルのデータ
パケットの空きを検出したときに自らのデータパケット
を送出する手段、または他方のチャンネルの空きが一定
時間内に発生しない場合に強制的にデータパケットを送
出する手段を備えたことを特徴とする請求項６に記載の
マルチＣＰＵシステム。