JP2000330936A - Bus controller and semiconductor device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、バスに接続されて
いるメモリあるいはその他の入出力装置を、バスサイク
ルに従ってアクセスするバス制御装置、および、そのよ
うなバス制御装置を搭載した半導体装置に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus control device for accessing a memory or other input / output devices connected to a bus in accordance with a bus cycle, and a semiconductor device equipped with such a bus control device. It is.
【0002】[0002]
【従来の技術】従来から、メモリや入出力装置を内蔵
し、内部バスで接続したマイクロプロセッサが知られて
いる。また、外部記憶手段としてメモリを外部バスに接
続し、あるいは他の入出力装置を外部バスに接続し、マ
イクロプロセッサや外部バスマスタなどからアクセスす
るシステムも知られている。2. Description of the Related Art Conventionally, a microprocessor having a built-in memory and an input / output device and connected by an internal bus has been known. There is also known a system in which a memory is connected to an external bus as an external storage means, or another input / output device is connected to the external bus, and a microprocessor or an external bus master accesses the system.
【0003】しかしながら、メモリや入出力装置では、
その種類によりそれぞれアクセスタイミングについての
仕様が異なる。そのため、システムを構成する際に、使
用するメモリや入出力装置によって、アクセスタイミン
グの仕様が変わる場合もある。例えば、格納する実行プ
ログラムの処理速度を向上させるために高速リードオン
リーメモリ(ROM)を使用したり、プリンタの文字格
納用には中速ROMを使用する。また大容量のバッファ
には、容量を大きくするためランダムアクセスメモリ
(RAM)を使用し、さらに高速なプロセッサによる処
理の妨げにならないために高速のシンクロナス・ダイナ
ミックランダムアクセスメモリ(SDRAM)を使用し
たり、あるいはキャッシュメモリを構成するため高速ス
タティックランダムアクセスメモリ(SRAM)を使用
する。さらに入出力装置に至っては、転送速度の設定、
インタフェースの種類によって処理速度に差がある。例
えば、比較的低速のシリアルインタフェースやパラレル
インタフェースの制御デバイスから、高速のネット制御
デバイスやハードディスク制御デバイスなど、多岐にわ
たる。このように、メモリや入出力装置を制御するため
には、多種のタイミング制御が必要である。However, in a memory or an input / output device,
The specifications for the access timing differ depending on the type. Therefore, when configuring the system, the specifications of the access timing may change depending on the memory and the input / output device used. For example, a high-speed read-only memory (ROM) is used to improve the processing speed of an execution program to be stored, and a medium-speed ROM is used for storing characters in a printer. For a large-capacity buffer, a random access memory (RAM) is used to increase the capacity, and a high-speed synchronous dynamic random access memory (SDRAM) is used so as not to hinder processing by a high-speed processor. Or a high-speed static random access memory (SRAM) is used to configure a cache memory. Furthermore, for input / output devices, setting of transfer speed,
There is a difference in processing speed depending on the type of interface. For example, there are a wide variety of devices, from relatively low-speed serial interface and parallel interface control devices to high-speed net control devices and hard disk control devices. As described above, in order to control the memory and the input / output device, various types of timing control are required.
【0004】一般に、メモリや入出力装置のタイミング
制御を行うのは、バスマスタになり得るマイクロプロセ
ッサやダイレクト・メモリ・アクセス・コントローラ
(DMAC)などの外部バスマスタ、あるいはプロセッ
サの内部バスを制御するバス制御部などである。これら
において上述のようなメモリや入出力装置に対する多種
のタイミング制御を行うための方法として、アクセス対
象からウエイト要求信号あるいは状態を示すレディ信号
を入力して制御する方法が知られている。このような方
法を用いたマイクロプロセッサの例が、例えば「日経エ
レクトロニクス」1989年4.3(No.470)P
199−209に記載されている。このマイクロプロセ
ッサは、メモリアクセス制御回路を有し、マイクロプロ
セッサから出力されるアドレス情報を元にアクセス対象
メモリを決定し、アクセス対象メモリのアクセス準備状
態信号をマイクロプロセッサのレディ信号として入力す
る。そして、アクセス準備状態信号がアクセス準備状態
を示すまでメモリのアクセス時間を延長し、バスサイク
ル幅を変更する。これによって、種々のアクセス制御を
必要とする各種のメモリに対してアクセスすることがで
きる。Generally, timing control of a memory or an input / output device is performed by an external bus master such as a microprocessor or a direct memory access controller (DMAC) which can be a bus master, or a bus control for controlling an internal bus of the processor. Department. In these methods, as a method for performing various kinds of timing control for the memory and the input / output device as described above, a method of controlling by inputting a wait request signal or a ready signal indicating a state from an access target is known. An example of a microprocessor using such a method is described in, for example, “Nikkei Electronics”, 1989, 4.3 (No. 470) P.
199-209. This microprocessor has a memory access control circuit, determines an access target memory based on address information output from the microprocessor, and inputs an access preparation state signal of the access target memory as a microprocessor ready signal. Then, the access time of the memory is extended until the access preparation state signal indicates the access preparation state, and the bus cycle width is changed. Thereby, it is possible to access various memories that require various access controls.
【0005】しかしこの技術では、マイクロプロセッサ
が最初のアクセス時間延長サイクルを実行するタイミン
グまでに、メモリアクセス制御回路は各アクセス対象メ
モリの決定とアクセス準備状態信号の通知を行わなけれ
ばならない。そのため、マイクロプロセッサの高速化に
合わせてメモリやメモリアクセス制御回路を高速化しな
ければならず、結果的にシステムコストの上昇を招いた
り、あるいは、安価なシステムの構築を行うためにマイ
クロプロセッサの高速化が妨げられてしまうという問題
がある。However, in this technique, the memory access control circuit must determine each memory to be accessed and notify an access preparation state signal before the microprocessor executes the first access time extension cycle. Therefore, the speed of the memory and the memory access control circuit must be increased in accordance with the increase in the speed of the microprocessor. As a result, the system cost may increase, or the speed of the microprocessor may increase in order to construct an inexpensive system. There is a problem that conversion is hindered.
【0006】このような問題を解決するために、内部に
バスサイクル設定レジスタを持ち、設定値に従ってバス
サイクルを延長することが考えられている。さらに、レ
ディ信号を元にバスサイクルのウエイト要求信号として
入力し、上述のバスサイクル設定レジスタ設定値によっ
てバスサイクルを延長する手法を適用してバスサイクル
を制御する方法も知られている。実際、このようなバス
サイクル制御を行う公知のマイクロプロセッサも存在し
ている。さらに、アドレス空間を分割し、分割されたそ
れぞれのアドレス空間に異なるバスサイクルを対応さ
せ、アドレスを元に、対応するバスサイクルを発生させ
ることで、複数のバスサイクルを制御する方法が知られ
ている。In order to solve such a problem, it has been considered to have a bus cycle setting register inside and extend the bus cycle according to the set value. Further, there is also known a method of controlling a bus cycle by applying a method of inputting a wait request signal of a bus cycle based on a ready signal and extending the bus cycle by the above-described bus cycle setting register setting value. In fact, there are known microprocessors that perform such bus cycle control. Further, a method of controlling a plurality of bus cycles by dividing an address space, making different bus cycles correspond to each divided address space, and generating a corresponding bus cycle based on the address is known. I have.
【0007】例えば、特開平5−307519号公報に
記載されているデータ処理装置のバス制御部は、内部に
バスサイクル設定レジスタを持ち、バスサイクルを制御
する。このとき、外部からのウエイト要求信号の使用設
定により、外部からのウエイト要求を使用するか否かを
決定し、外部からのウエイト要求信号によるバスサイク
ル延長制御を行っている。さらに、アドレス空間を分割
し、分割された領域のアドレスが選択されることによっ
て、対応するウエイト制御を行ってバスサイクルを制御
している。For example, the bus control unit of the data processing device described in Japanese Patent Application Laid-Open No. Hei 5-307519 has a bus cycle setting register inside and controls a bus cycle. At this time, whether or not to use a wait request from the outside is determined based on the use setting of the wait request signal from the outside, and the bus cycle extension control is performed by the wait request signal from the outside. Further, by dividing the address space and selecting an address of the divided area, a corresponding wait control is performed to control a bus cycle.
【0008】またメモリのアクセスに関してのみ注目
し、高速メモリと低速メモリへのアクセスを判別し、バ
スサイクル数を制御する方法が知られている。さらに、
バースト転送モードを実装しているメモリへのバースト
アクセス時に、最初のデータアクセスと以降のデータア
クセスのバスサイクル数を制御する方法が知られてい
る。例えば、特開平5−81126号公報に記載されて
いるデータ処理装置のメモリアクセスサイクル制御回路
は、アクセス周期設定手段から入力される信号によりバ
スサイクル数を制御してメモリアクセスすることによ
り、低速から高速までのメモリに対応している。この文
献ではさらに、メモリアクセスにかかる命令あるいはデ
ータが、接続されているキャッシュメモリに格納可能と
判断された場合に、アクセスをバーストアクセスに切り
替え、以降のバスサイクル数を制御してキャッシュメモ
リにアクセスする制御も行っている。A method is also known in which attention is paid only to memory access, the access to a high-speed memory and the access to a low-speed memory are discriminated, and the number of bus cycles is controlled. further,
There is known a method of controlling the number of bus cycles of a first data access and a subsequent data access at the time of a burst access to a memory having a burst transfer mode. For example, a memory access cycle control circuit of a data processing apparatus described in Japanese Patent Application Laid-Open No. 5-81126 controls the number of bus cycles by a signal input from an access cycle setting unit to perform memory access, thereby increasing the speed from a low speed. It supports memory up to high speed. Further, in this document, when it is determined that an instruction or data related to memory access can be stored in the connected cache memory, the access is switched to burst access, and the number of bus cycles thereafter is controlled to access the cache memory. Control is also performed.
【0009】上述のように、従来のアクセスタイミング
の制御方法は、バスサイクル数を変更することによって
バスサイクル幅を変更するものであった。しかしなが
ら、このようなバスサイクル幅を変更するだけの方法で
は、メモリや入出力デバイスの微妙に異なる複数の信号
線のタイミングを制御することができず、アクセスの最
適化を行うことはできない。例えばメモリからデータを
読み出す際には、アドレスやチップイネーブル、リード
イネーブルなどの各信号間のタイミングが重要であり、
これらの信号の立ち上がりあるいは立ち下がりのタイミ
ングが微妙に異なるメモリが存在する。このようなメモ
リに対して、バスサイクル数の変更のみでは到底最適な
制御を行うことはできない。As described above, the conventional access timing control method changes the bus cycle width by changing the number of bus cycles. However, such a method of merely changing the bus cycle width cannot control the timing of a plurality of signal lines that are slightly different from each other in a memory or an input / output device, and cannot optimize access. For example, when reading data from memory, the timing between signals such as address, chip enable, and read enable is important.
There are memories in which the timing of the rise or fall of these signals is slightly different. For such a memory, optimal control cannot be performed by changing only the number of bus cycles.
【0010】近年、バスサイクルの動作周波数あるいは
バスサイクルの基本サイクル周波数に対し、プロセッサ
やDMACなどの外部バスマスタの内部動作周波数は高
くなり、以前では制御できなかった制御信号間のタイミ
ングが制御可能なっている。しかし従来は、上述のよう
な従来のバスサイクル数のみのバスサイクル制御を行っ
ているために、バスを効率的に使用することができなか
った。In recent years, the internal operating frequency of an external bus master such as a processor or a DMAC has become higher than the operating frequency of a bus cycle or the basic cycle frequency of a bus cycle, and the timing between control signals that could not be controlled before can be controlled. ing. However, conventionally, the bus cannot be used efficiently because the conventional bus cycle control is performed only with the number of bus cycles as described above.
【0011】[0011]
【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、メモリを含めた入出力装置
の多種にわたるバスタイミングに対応して、効率よくバ
ス制御を行うことができるバス制御装置、および、その
ようなバス制御装置を搭載した半導体装置を提供するこ
とを目的とするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and enables efficient bus control corresponding to various types of bus timings of an input / output device including a memory. It is an object of the present invention to provide a bus control device and a semiconductor device equipped with such a bus control device.
【0012】また本発明は、アクセス対象の入出力装置
等の変更による新しいバスタイミングの追加あるいはバ
スタイミングの変更を容易に行うことができるバス制御
装置、および、そのようなバス制御装置を搭載した半導
体装置を提供することを目的とするものである。Further, the present invention provides a bus control device capable of easily adding a new bus timing or changing the bus timing by changing an input / output device to be accessed, and a bus control device having such a bus control device. It is an object to provide a semiconductor device.
【0013】さらに本発明は、上述のように入出力装置
等に対応した柔軟なバスタイミング制御が可能でありな
がら、回路規模が小さく安価にシステムが構築できるバ
ス制御装置、および、集積効率を向上させた半導体装置
を提供することを目的とするものである。Further, according to the present invention, a bus control device capable of constructing a low-cost system with a small circuit size while improving the integration efficiency while enabling flexible bus timing control corresponding to the input / output device as described above. It is an object of the present invention to provide a semiconductor device having the above configuration.
【0014】[0014]
【課題を解決するための手段】本発明のバス制御装置の
基本的な構成としては、アクセスタイミングを規定する
設定値を複数組保持するアクセスタイミング規定手段
と、そのアクセスタイミング規定手段に保持されている
設定値の組のうちのいずれかを選択するアクセスタイミ
ング選択手段と、アクセスタイミング選択手段により選
択された設定値の組をもとにバスサイクルを作成するバ
スタイミング発生手段を有し、作成したバスサイクルに
従ってバスをアクセスするものである。As a basic configuration of a bus control device according to the present invention, an access timing defining means for holding a plurality of sets of setting values for defining an access timing, and an access timing defining means for holding the set values. Access timing selecting means for selecting any of a set of setting values, and bus timing generating means for creating a bus cycle based on the set of setting values selected by the access timing selecting means. The bus is accessed according to the bus cycle.
【0015】このような構成により、バスアクセスを行
う複数の制御線のタイミングを、それぞれの入出力装置
ごとに設定値の組としてアクセスタイミング規定手段に
保持させておけば、それぞれの入出力装置ごとに設定値
の組を選択し、バスサイクルを作成するので、それぞれ
の入出力装置に応じた微細なタイミング制御が可能にな
る。これによって、より最適なバスサイクルを発生さ
せ、効率のよいバス制御を行うことができる。なお、ア
クセスタイミング規定手段には、アクセスタイミングを
規定する設定値の組をそれぞれレジスタに記憶しておく
ほか、指定テーブルとして保持しておくことができる。
また、保持する設定値としては、例えばバスサイクル開
始位置を基準として、各バス制御線の変化点のタイミン
グを規定したり、あるいは、いずれかのバス制御線の変
化点間のタイミングを規定することができる。With such a configuration, if the timing of a plurality of control lines for performing bus access is held in the access timing defining means as a set of set values for each input / output device, Since a set of set values is selected and a bus cycle is created, fine timing control according to each input / output device can be performed. As a result, a more optimal bus cycle can be generated, and efficient bus control can be performed. In the access timing defining means, a set of set values for defining the access timing may be stored in a register, or may be held as a designation table.
Further, as the set value to be held, for example, the timing of the change point of each bus control line is defined with reference to the bus cycle start position, or the timing between the change points of any bus control line is defined. Can be.
【0016】また、バスアクセスを行う複数の制御線の
タイミングは、設定値の組としてアクセスタイミング規
定手段に保持されているので、この設定値の組を変更す
るだけで、容易にアクセスタイミングを変更することが
できる。さらにアクセスタイミング規定手段に余裕があ
れば、新たな追加回路なしに新規のバスタイミングの追
加が可能である。Further, since the timings of a plurality of control lines for performing bus access are held in the access timing defining means as a set of set values, the access timing can be easily changed only by changing the set of set values. can do. If the access timing defining means has a margin, a new bus timing can be added without a new additional circuit.
【0017】さらに、バスサイクルを作成するバスタイ
ミング発生手段は、バスアクセス時のアドレスデータ
や、外部からの選択制御信号によってアクセスタイミン
グ選択手段で選択した、アクセスタイミング規定手段に
保持されている設定値の組をもとに、複数の制御線の基
本タイミングを示すバスサイクルを作成する。そのた
め、各種のタイミング制御が必要な入出力装置が存在し
ていても、バスタイミング発生手段は基本的に1つで済
む。これによって、結果的に安価なシステムが構築でき
る。また、回路規模が小さくて済むため、半導体装置と
して集積する場合に有利である。なおバスタイミング発
生手段は、バスに接続されている複数の入出力装置に対
するアクセスを同じバスサイクル内で行うようにバスサ
イクルを作成することも可能である。Further, the bus timing generating means for generating a bus cycle includes address data at the time of bus access and a set value held by the access timing defining means selected by the access timing selecting means by an external selection control signal. , A bus cycle indicating the basic timing of a plurality of control lines is created. Therefore, even if there are input / output devices that require various types of timing control, basically only one bus timing generation unit is required. As a result, an inexpensive system can be constructed. Further, since the circuit scale can be small, it is advantageous when integrated as a semiconductor device. Note that the bus timing generating means can also create a bus cycle so that a plurality of input / output devices connected to the bus are accessed in the same bus cycle.
【0018】バスタイミング発生手段は、バスの動作周
波数よりも高い内部動作周波数のクロック信号に従って
バスサイクルを作成することができる。これにより、細
かなタイミング制御が可能になり、より最適なバスサイ
クルを作成することができる。また、プロセッサあるい
はバスマスタなどの内部動作周波数が高速化した場合で
も、アクセスタイミング規定手段の設定値を変更するだ
けで対応が可能になる。The bus timing generating means can generate a bus cycle according to a clock signal having an internal operating frequency higher than the operating frequency of the bus. As a result, fine timing control becomes possible, and a more optimal bus cycle can be created. Further, even when the internal operating frequency of the processor or the bus master is increased, it is possible to cope with it only by changing the set value of the access timing defining means.
【0019】さらに、アクセスタイミング規定手段に保
持されている設定値の組を選択するとともに、選択した
設定値の組に対応して作成されるバスサイクルにより制
御する制御線をバス制御線選択手段で選択するように構
成することもできる。これにより、作成されるバスサイ
クルを異なる制御線に出力することができ、より柔軟に
入出力装置に対してバスアクセスすることができる。Furthermore, a set of set values held in the access timing defining means is selected, and a control line controlled by a bus cycle created corresponding to the selected set of set values is selected by the bus control line selecting means. It can also be configured to select. Thus, the created bus cycle can be output to different control lines, and the bus can be more flexibly accessed to the input / output device.
【0020】上述のバスタイミング発生手段を1つのバ
スに複数接続したり、あるいは複数のバスのうちバスタ
イミングを制御する制御対象バスに対してそれぞれ設け
ることができる。このとき、各バスタイミング発生手段
に対応するアクセスタイミング選択手段を設けておく。
アクセスタイミング規定手段は、複数のバスタイミング
発生手段に対して共通して設けておくことができ、例え
ばシステム構成が複雑になっても回路規模を抑えること
ができる。A plurality of the above-described bus timing generating means can be connected to one bus, or can be provided for each of the buses to be controlled which controls the bus timing among the plurality of buses. At this time, access timing selecting means corresponding to each bus timing generating means is provided.
The access timing defining means can be provided in common for a plurality of bus timing generating means. For example, even if the system configuration becomes complicated, the circuit scale can be suppressed.
【0021】また、アクセスタイミング選択手段及びバ
スタイミング発生手段を複数の制御対象バスに対して共
通して設け、アクセスするバスをバス選択手段で選択す
るように構成することもできる。この場合には、複数の
バスに対してさらに小さな構成により最適なアクセスを
行うことが可能になる。The access timing selecting means and the bus timing generating means may be provided in common for a plurality of control target buses, and the bus to be accessed may be selected by the bus selecting means. In this case, it is possible to perform optimal access to the plurality of buses with a smaller configuration.
【0022】上述のようなバス制御装置を用いてシステ
ムを構成したり、あるいは半導体装置に組み込む場合、
複数のバス制御装置を用いて構成することができる。半
導体装置内に組み込む場合、バス制御装置は内部バスに
接続される。内部バスは外部バスと接続されていてよ
い。When a system is constructed using the bus control device as described above or incorporated in a semiconductor device,
It can be configured using a plurality of bus controllers. When incorporated in a semiconductor device, the bus control device is connected to an internal bus. The internal bus may be connected to an external bus.
【0023】[0023]
【発明の実施の形態】図1は、本発明のバス制御装置の
第1の実施の形態を示すブロック図である。図中、11
はアクセスタイミング規定レジスタ群、12はアクセス
タイミング選択回路、13はバスタイミング発生シーケ
ンサ、21はアクセスタイミングレジスタ選択信号、2
2はタイミング指定信号、23はバス制御線、24はア
ドレス信号、25は選択制御信号である。FIG. 1 is a block diagram showing a first embodiment of a bus control device according to the present invention. In the figure, 11
Is an access timing definition register group, 12 is an access timing selection circuit, 13 is a bus timing generation sequencer, 21 is an access timing register selection signal, 2
2 is a timing designation signal, 23 is a bus control line, 24 is an address signal, and 25 is a selection control signal.
【0024】アクセスタイミング規定レジスタ群11
は、バスアクセスを行う際のアクセスタイミングを規定
する設定値を複数組保持しており、アクセスタイミング
規定手段として機能する。このアクセスタイミング規定
レジスタ群11は、アクセスタイミング選択回路12か
ら送られてくるアクセスタイミングレジスタ選択信号2
1によって選択され、選択された設定値の組をタイミン
グ指定信号22として出力する。ここでは、各設定値の
組は、それぞれ、アクセスタイミング規定レジスタに保
持されており、そのうちの1つが選択されるものとす
る。しかしこれに限らず、例えば設定値の組を例えば指
定テーブルとして保持する構成など、種々の構成によっ
て設定値の組を選択可能に保持していてよい。Access timing definition register group 11
Holds a plurality of sets of setting values that define the access timing at the time of performing bus access, and functions as access timing defining means. The access timing definition register group 11 receives the access timing register selection signal 2 sent from the access timing selection circuit 12.
1 and a set of the selected setting values is output as the timing designation signal 22. Here, it is assumed that each set of set values is held in the access timing definition register, and one of them is selected. However, the present invention is not limited to this. For example, the set of set values may be selectably held in various configurations, such as a configuration in which the set of set values is stored as a designation table.
【0025】アクセスタイミング選択回路12は、アク
セス対象となるメモリなどを含む入出力装置のアクセス
タイミングに応じて、アクセスタイミングを規定する設
定値の組が選択されるように、アクセスタイミング規定
レジスタ群11に対してアクセスタイミングレジスタ選
択信号21を送る。このアクセスタイミング選択回路1
2は、アクセスタイミング選択手段として機能する。ア
クセス対象は、例えばアドレスバスに設定されるアドレ
スデータをアドレス信号24として取得したり、あるい
は、このバス制御装置外またはコントロールバスの制御
線などから入力される選択制御信号25によって判別す
ることができる。ここではアドレス信号24と選択制御
信号25の両方を図示しているが、いずれか一方でもよ
いし、他の信号によってアクセス対象を判別してもよ
い。The access timing selection circuit 12 controls the access timing definition register group 11 so that a set of set values that define the access timing is selected according to the access timing of the input / output device including the memory to be accessed. , An access timing register selection signal 21 is sent. This access timing selection circuit 1
2 functions as access timing selection means. The access target can be determined, for example, by acquiring address data set on an address bus as an address signal 24, or by a selection control signal 25 input from outside the bus control device or a control line of a control bus. . Here, both the address signal 24 and the selection control signal 25 are shown, but either one of them may be used, or the access target may be determined based on another signal.
【0026】バスタイミング発生シーケンサ13は、ア
クセスタイミング選択回路12によって選択され、アク
セスタイミング規定レジスタ群11からタイミング指定
信号22として出力されたアクセスタイミングを規定す
る設定値の組に従って、基本バスサイクルを作成するバ
スタイミング発生手段として機能する。また、作成した
バスサイクルをもとに制御信号を発生し、バス制御線2
3に出力する。The bus timing generation sequencer 13 generates a basic bus cycle in accordance with a set of set values that define the access timing selected by the access timing selection circuit 12 and output from the access timing specification register group 11 as the timing specification signal 22. Function as bus timing generating means. Further, a control signal is generated based on the created bus cycle, and the bus control line 2
Output to 3.
【0027】バスに接続されているメモリを含む入出力
装置に対してバスアクセスを行う場合には、アクセスタ
イミング選択回路12は例えばアドレス信号24や選択
制御信号25などからバスアクセスを行う対象となる入
出力装置を特定する。そしてその入出力装置に対応する
アクセスタイミングを規定する設定値の組がアクセスタ
イミング規定レジスタ群11において選択されるよう
に、アクセスタイミング選択回路12からアクセスタイ
ミング規定レジスタ群11に対してアクセスタイミング
レジスタ選択信号21が出力される。When a bus access is made to an input / output device including a memory connected to the bus, the access timing selection circuit 12 becomes a target of the bus access based on, for example, an address signal 24 and a selection control signal 25. Identify I / O devices. The access timing selection circuit 12 selects the access timing register from the access timing selection circuit 12 so that a set of set values that define the access timing corresponding to the input / output device is selected in the access timing definition register group 11. A signal 21 is output.
【0028】アクセスタイミング規定レジスタ群11で
は、アクセスタイミング選択回路12から送られてくる
アクセスタイミングレジスタ選択信号21を受けると、
対応するアクセスタイミングを規定する設定値の組が保
持されているアクセスタイミング規定レジスタが選択さ
れる。選択されたアクセスタイミング規定レジスタは、
保持している設定値の組をタイミング指定信号22とし
て出力する。なお、アクセスタイミングを規定する設定
値の組を例えばテーブルの形式で保持している場合に
は、アクセスタイミングレジスタ選択信号21に従って
テーブルのエントリを特定し、そのエントリに含まれる
アクセスタイミングを規定する設定値の組をタイミング
指定信号22として出力すればよい。When the access timing register group 11 receives the access timing register selection signal 21 sent from the access timing selection circuit 12,
An access timing defining register holding a set of setting values defining the corresponding access timing is selected. The selected access timing regulation register is
The held set value is output as the timing designation signal 22. When a set of setting values for defining the access timing is held, for example, in the form of a table, an entry of the table is specified according to the access timing register selection signal 21, and the setting for defining the access timing included in the entry is specified. What is necessary is just to output a set of values as the timing designation signal 22.
【0029】アクセスタイミング規定レジスタ群11か
ら出力されたタイミング指定信号22がバスタイミング
発生シーケンサ13に入力されると、受け取ったアクセ
スタイミングを規定する設定値の組に従って基本バスタ
イミングを作成し、これを元に制御信号を発生してバス
制御線23に出力する。When the timing specification signal 22 output from the access timing specification register group 11 is input to the bus timing generation sequencer 13, a basic bus timing is created in accordance with a set of set values that specify the received access timing. A control signal is generated and output to the bus control line 23.
【0030】このようにして、バスアクセスを行う対象
の入出力装置に応じたアクセスタイミングによりバスア
クセスを行うことができる。このとき、アクセスタイミ
ングを規定する設定値の組を変更することによって、ア
クセスタイミングの異なる種々の入出力装置について、
同じハードウェア構成によってバスアクセスが可能であ
る。また、新たなアクセスタイミングでアクセスしなけ
ればならない入出力装置がバスに接続された場合でも、
アクセスタイミングを規定する設定値の組を選択可能に
追加したり、あるいは設定値を変更すれば、容易に対応
することができる。このようなアクセスタイミングを規
定する設定値の組の追加、変更も、アクセスタイミング
規定レジスタに設定値の組を保持させるだけであり、簡
単に行うことができる。In this manner, the bus access can be performed at the access timing according to the input / output device to be accessed. At this time, by changing the set of set values that define the access timing, for various input / output devices having different access timings,
Bus access is possible with the same hardware configuration. Also, even if an input / output device that must be accessed at a new access timing is connected to the bus,
If a set of set values defining the access timing is added so as to be selectable, or if the set value is changed, it can be easily handled. Such addition and change of the set of set values that define the access timing can be easily performed only by holding the set of set values in the access timing definition register.
【0031】図2は、本発明のバス制御装置の第2の実
施の形態を示すブロック図である。図中、図1と同様の
部分には同じ符号を付して説明を省略する。14はバス
制御線選択部、26は基本タイミング信号、27はバス
制御線選択信号である。FIG. 2 is a block diagram showing a second embodiment of the bus control device according to the present invention. In the figure, the same parts as those in FIG. 14 is a bus control line selection unit, 26 is a basic timing signal, and 27 is a bus control line selection signal.
【0032】アクセスタイミング選択回路12は、アク
セス対象となるメモリなどを含む入出力装置に応じて、
アクセスタイミング規定レジスタ群11に対してアクセ
スタイミングレジスタ選択信号21を送るとともに、バ
ス制御線選択部14に対してバス制御線選択部14が制
御すべき制御線を選択させるバス制御線選択信号27を
出力する。The access timing selection circuit 12 responds to an input / output device including a memory or the like to be accessed.
An access timing register selection signal 21 is sent to the access timing definition register group 11, and a bus control line selection signal 27 for causing the bus control line selection unit 14 to select a control line to be controlled by the bus control line selection unit 14 is transmitted. Output.
【0033】バスタイミング発生シーケンサ13は、ア
クセスタイミング選択回路12によって選択され、アク
セスタイミング規定レジスタ群11からタイミング指定
信号22として出力されたアクセスタイミングを規定す
る設定値の組に従って、基本バスサイクルを作成して、
基本タイミング信号26としてバス制御線選択部14に
出力する。The bus timing generation sequencer 13 creates a basic bus cycle in accordance with a set of setting values that define the access timing selected by the access timing selection circuit 12 and output from the access timing specification register group 11 as the timing specification signal 22. do it,
The signal is output to the bus control line selection unit 14 as the basic timing signal 26.
【0034】バス制御線選択部14は、アクセスタイミ
ング選択回路12から出力されるバス制御線選択信号2
7により制御する制御線を選択し、選択した制御線をバ
スタイミング発生シーケンサ13から出力される基本タ
イミング信号26に従って制御する。The bus control line selection section 14 receives the bus control line selection signal 2 output from the access timing selection circuit 12.
7, a control line to be controlled is selected, and the selected control line is controlled according to a basic timing signal 26 output from the bus timing generation sequencer 13.
【0035】上述の第1の実施の形態と同様に、バスに
接続されているメモリを含む入出力装置に対してバスア
クセスを行う場合には、アクセスタイミング選択回路1
2は例えばアドレス信号24や選択制御信号25などか
らバスアクセスを行う対象となる入出力装置を特定し、
アクセスタイミングレジスタ選択信号21をアクセスタ
イミング規定レジスタ群11に出力する。アクセスタイ
ミング規定レジスタ群11では、アクセスタイミング選
択回路12から送られてくるアクセスタイミングレジス
タ選択信号21に従って対応するアクセスタイミング規
定レジスタを選択し、保持している設定値の組をタイミ
ング指定信号22として出力する。バスタイミング発生
シーケンサ13は、アクセスタイミング規定レジスタ群
11から出力されたタイミング指定信号22を受け取る
と、受け取ったアクセスタイミングを規定する設定値の
組に従って基本バスタイミングを作成し、基本タイミン
グ信号26としてバス制御線選択部14に出力する。As in the first embodiment, when performing bus access to an input / output device including a memory connected to the bus, the access timing selection circuit 1
2 specifies an input / output device to be accessed by a bus from, for example, the address signal 24 or the selection control signal 25,
An access timing register selection signal 21 is output to the access timing definition register group 11. The access timing specification register group 11 selects a corresponding access timing specification register in accordance with the access timing register selection signal 21 sent from the access timing selection circuit 12 and outputs a held set of set values as a timing specification signal 22. I do. When receiving the timing specification signal 22 output from the access timing specification register group 11, the bus timing generation sequencer 13 creates a basic bus timing according to a set of setting values that specify the received access timing, and generates a bus as the basic timing signal 26. Output to the control line selection unit 14.
【0036】また、アクセスタイミング選択回路12
は、特定した入出力装置に応じて、使用するバス制御線
を選択するためのバス制御線選択信号27をバス制御線
選択部14に送る。バス制御線選択部14は、アクセス
タイミング選択回路12から入力されるバス制御線選択
信号27をもとに出力するバス制御線23を選択する。
そして、バスタイミング発生シーケンサ13から送られ
てくる基本タイミング信号26に従って制御信号を発生
し、選択したバス制御線23に出力する。The access timing selection circuit 12
Sends a bus control line selection signal 27 for selecting a bus control line to be used to the bus control line selection unit 14 according to the specified input / output device. The bus control line selection unit 14 selects a bus control line 23 to be output based on a bus control line selection signal 27 input from the access timing selection circuit 12.
Then, it generates a control signal according to the basic timing signal 26 sent from the bus timing generation sequencer 13 and outputs it to the selected bus control line 23.
【0037】このようにして、種々の入出力装置に応じ
たアクセスタイミングによりバスアクセスを行うことが
できる。特にこの第2の実施の形態では、バスタイミン
グ発生シーケンサ13で作成した基本バスタイミング
を、異なるバス制御線23に出力することが可能であ
る。In this manner, bus access can be performed at access timings corresponding to various input / output devices. In particular, in the second embodiment, the basic bus timing created by the bus timing generation sequencer 13 can be output to a different bus control line 23.
【0038】図3は、本発明のバス制御装置の第1また
は第2の実施の形態を用いたシステムの第1の例を示す
構成図である。図中、31はバス制御部、32はCP
U、33はメモリ、34はI/Oデバイス、41はアド
レスバス、42はデータバス、43はコントロールバス
である。図3に示したシステムでは、CPU32、メモ
リ33及びI/Oデバイス34を有しており、それぞれ
アドレスバス41、データバス42、及びコントロール
バス43にて接続されている。FIG. 3 is a block diagram showing a first example of a system using the first or second embodiment of the bus control device of the present invention. In the figure, 31 is a bus control unit, 32 is a CP.
U and 33 are memories, 34 is an I / O device, 41 is an address bus, 42 is a data bus, and 43 is a control bus. The system shown in FIG. 3 includes a CPU 32, a memory 33, and an I / O device 34, which are connected by an address bus 41, a data bus 42, and a control bus 43, respectively.
【0039】バス制御部31は、本発明のバス制御装置
であり、例えば第1の実施の形態として図1に示した構
成、あるいは第2の実施の形態として図2に示した構成
を有している。図3に示したシステム構成例では、この
バス制御部31は、CPU32のバスインタフェース部
として機能する。The bus control unit 31 is a bus control device of the present invention, and has, for example, the configuration shown in FIG. 1 as the first embodiment or the configuration shown in FIG. 2 as the second embodiment. ing. In the system configuration example shown in FIG. 3, the bus control unit 31 functions as a bus interface unit of the CPU 32.
【0040】メモリ33及びI/Oデバイス34は、そ
れぞれ保有する機能、対応するバスインタフェース等に
より、コントロールバス43を構成するバス制御線23
との接続が異なり、またその動作速度等からバス制御線
23の動作タイミングが異なっていてよい。The memory 33 and the I / O device 34 are provided with a bus control line 23 which forms a control bus 43, according to the functions possessed and the corresponding bus interface.
And the operation timing of the bus control line 23 may be different depending on the operation speed or the like.
【0041】なおメモリ33は、アドレスバス41、デ
ータバス42、及びコントロールバス43に直接接続さ
れず、メモリ制御装置がアドレスバス41、データバス
42、及びコントロールバス43に接続され、メモリ制
御装置を介して各バスに接続されていてもよい。また、
CPU32に代わり、アドレスバス41、データバス4
2、及びコントロールバス43を制御するバス制御部3
1を実装するバスマスタ、例えばDMACであってもよ
い。The memory 33 is not directly connected to the address bus 41, the data bus 42, and the control bus 43, but the memory control device is connected to the address bus 41, the data bus 42, and the control bus 43, and It may be connected to each bus via the same. Also,
Instead of CPU 32, address bus 41, data bus 4
2 and a bus control unit 3 for controlling the control bus 43
1 may be a bus master, for example, a DMAC.
【0042】図4は、本発明のバス制御装置の第1また
は第2の実施の形態を用いたシステムの第1の例におけ
るメモリアクセスあるいはI/Oデバイスアクセス時の
バス制御線23の動作タイミングの一例を示すタイミン
グチャートである。アドレスAdrsはアドレスバス4
1、データDataはデータバス42をそれぞれ示す。
また、チップセレクトCS#(#は便宜上、活性化時に
ローレベル、不活性化時にハイレベルの信号線を示す。
以下同じである。)、ライトイネーブルWE#、及びア
ウトプットイネーブルOE#はコントロールバス43に
含まれるバス制御線23である。なお、変化しないバス
制御線23については示していない。また、図4(A)
はライトアクセス時の代表的なタイミング例を、図4
(B)はリードアクセス時の代表的なタイミング例を示
し、それぞれのアクセスタイミングを規定している部分
を記載している。なお、メーカーや、それぞれのデバイ
ス、あるいはデバイスの使用方法によって、使用するバ
ス制御線が異なり、あるいはタイミング規定を行ってい
るポイントが変わるので、個々のタイミング規定の詳細
説明はここでは省略する。FIG. 4 shows an operation timing of the bus control line 23 at the time of memory access or I / O device access in the first example of the system using the first or second embodiment of the bus control device of the present invention. 6 is a timing chart showing one example. Address Adrs is address bus 4
1. Data Data indicates the data bus 42, respectively.
For convenience, a chip select CS # (# indicates a signal line at a low level when activated and a high level when deactivated.
The same applies hereinafter. ), Write enable WE #, and output enable OE # are bus control lines 23 included in the control bus 43. The bus control line 23 that does not change is not shown. FIG. 4 (A)
4 shows a typical timing example at the time of write access.
(B) shows a typical timing example at the time of read access, in which a part defining each access timing is described. It should be noted that the bus control line to be used differs depending on the manufacturer, each device, or the method of using the device, or the point at which the timing is specified changes. Therefore, detailed description of each timing specification is omitted here.
【0043】図4(A)に示すライトアクセス時には、
バス制御線23としてチップセレクトCS#と、ライト
イネーブルWE#を用いる。アドレスAdrsおよび書
き込むべきデータDataを出力後、チップセレクトC
S#を立ち下げ、ライトイネーブルWE#を立ち下げ
る。そして、ライトイネーブルWE#を立ち上げたとき
のデータDataが書き込まれる。例えばメモリ33へ
のライトアクセスであれば、アドレスAdrsで示され
るアドレスにデータDataのデータが格納される。ま
たI/Oデバイス34へのライトアクセスであれば、ア
ドレスAdrsによってI/Oデバイス34あるいはI
/Oデバイス34の機能が選択され、データDataの
データがI/Oデバイス34に取り込まれる。その後、
チップセレクトCS#を立ち上げ、ライトアクセスのサ
イクルが終了する。At the time of the write access shown in FIG.
As the bus control line 23, a chip select CS # and a write enable WE # are used. After outputting the address Adrs and the data Data to be written, the chip select C
S # falls, and write enable WE # falls. Then, data Data when the write enable WE # is activated is written. For example, in the case of a write access to the memory 33, the data Data is stored at the address indicated by the address Adrs. In the case of a write access to the I / O device 34, the I / O device 34 or the I / O device 34 depends on the address Adrs.
The function of the / O device 34 is selected, and the data of Data is taken into the I / O device 34. afterwards,
The chip select CS # is activated, and the write access cycle ends.
【0044】このようなライトアクセス時の各信号線の
制御タイミングとして、図4(A)に示すように種々の
規定値が設定されることがある。まず、tWCはライトア
クセス時の1サイクルの時間を示す。またtAWは、ライ
トアクセスサイクルの開始からライトイネーブルWE#
を立ち上げるまでの時間を、tAHは、ライトイネーブル
WE#を立ち上げてからライトアクセスサイクルの終了
までの時間を示す。チップセレクトCS#に関する設定
値として、tCWはチップセレクトCS#を立ち下げてか
らライトイネーブルWE#を立ち上げるまでの時間を、
tCHはライトイネーブルWE#を立ち上げてからチップ
セレクトCS#を立ち上げるまでの時間を示す。またラ
イトイネーブルWE#に関する設定値として、tASはラ
イトアクセスサイクルの開始からライトイネーブルWE
#を立ち下げるまでの時間を、t WPはライトイネーブル
WE#を立ち下げてからライトイネーブルWE#を立ち
上げるまでの時間を示している。さらにデータData
に関する設定値として、書込時点でデータを安定させる
ためにライトイネーブルWE#を立ち下げる前に必要な
時間tDSと、その後に必要な時間tDHを示している。In such a write access, each signal line
As the control timing, as shown in FIG.
The specified value may be set. First, tWCIs light
The time of one cycle at the time of access is shown. Also tAWIs a rye
Write enable WE # from the start of the write access cycle
Time to start up is tAHIs a write enable
End of write access cycle after starting WE #
Indicates the time until. Settings related to chip select CS #
As a value, tCWIs Chip Select CS # Falling?
Time until the write enable WE # starts up,
tCHIs the chip after starting write enable WE #
Indicates the time until the start of select CS #. Also la
The set value for the write enable WE # is tASIs la
Write enable WE from the start of the write access cycle
# The time to fall is t WPIs write enable
WE # falls, then write enable WE # rises
The time to raise is shown. Further data
Stabilize the data at the time of writing as the set value for
Required before the write enable WE # falls.
Time tDSAnd the required time tDHIs shown.
【0045】同様に図4(B)に示すリードアクセス時
には、バス制御線23としてチップセレクトCS#と、
アウトプットイネーブルOE#を用いる。アドレスAd
rsを出力後、チップセレクトCS#を立ち下げ、アウ
トプットイネーブルOE#を立ち下げる。アウトプット
イネーブルOE#を立ち下げた後、所定時間おいてデー
タがデータDataに出力される。例えばメモリ33か
らのリードアクセスであれば、アドレスAdrsで示さ
れるアドレスに格納されているデータがデータData
に出力される。またI/Oデバイス34へのリードアク
セスであれば、アドレスAdrsによってI/Oデバイ
ス34あるいはI/Oデバイス34の機能が選択され、
I/OデバイスがデータDataへデータを出力する。
そして、アウトプットイネーブルOE#を立ち上げたタ
イミングで、データDataに出力されているデータを
取得すればよい。その後、チップセレクトCS#を立ち
上げ、ライトアクセスのサイクルが終了する。Similarly, at the time of the read access shown in FIG. 4B, a chip select CS # is set as the bus control line 23,
Output enable OE # is used. Address Ad
After outputting rs, the chip select CS # falls and the output enable OE # falls. After the output enable OE # falls, data is output as data Data at a predetermined time interval. For example, in the case of a read access from the memory 33, the data stored at the address indicated by the address Adrs is the data Data
Is output to In the case of read access to the I / O device 34, the I / O device 34 or the function of the I / O device 34 is selected by the address Adrs,
The I / O device outputs data to data Data.
Then, at the time when the output enable OE # is activated, the data output as the data Data may be obtained. Thereafter, the chip select CS # is activated, and the write access cycle ends.
【0046】このようなリードアクセス時の各信号線の
制御タイミングとして、図4(B)に示すように種々の
規定値が設定されることがある。まず、tRCはリードア
クセス時の1サイクルの時間を示す。またチップセレク
トCS#に関する設定値として、tCOはチップセレクト
CS#を立ち下げてからデータDataの出力を開始す
るまでの時間を、tCHはアウトプットイネーブルOE#
を立ち上げてからチップセレクトCS#を立ち上げるま
での時間を示す。またアウトプットイネーブルOE#に
関する設定値として、tOEはアウトプットイネーブルO
E#を立ち下げてからデータDataの出力を開始する
までの時間を示している。さらにデータDataに関す
る設定値として、tAAはリードアクセスサイクルの開始
からデータDataの出力を開始するまでの時間を、t
OHはアウトプットイネーブルOE#を立ち上げてからデ
ータDataの出力を終了するまでの時間を示してい
る。As a control timing of each signal line at the time of such read access, various prescribed values may be set as shown in FIG. First, t RC indicates the time of one cycle at the time of read access. As the set values related to the chip select CS #, t CO is the time from when the chip select CS # falls to when the output of the data Data is started, and t CH is the output enable OE #.
Shows the time from the start of the operation to the start of the chip select CS #. As a set value related to the output enable OE #, t OE is the output enable OE #.
The time from the fall of E # to the start of output of data Data is shown. Further, as a set value related to data Data, t AA is a time from the start of the read access cycle to the start of output of data Data, t t
OH indicates the time from when the output enable OE # rises to when the output of the data Data is completed.
【0047】上述のように、リードアクセス時とライト
アクセス時について、それぞれ、バス制御線23の動作
タイミングが規定されている。またこのようなバス制御
線23の動作タイミングの規定値は、入出力装置の種類
や機能、対応動作周波数などによって異なり、通常、数
ナノ秒オーダーから数100ナノ秒オーダーで指定され
る。それぞれの動作タイミング規定値を満足するタイミ
ング制御部を複数もつと、回路規模が大きくなってしま
う。このため、バスに接続されるメモリ33やI/Oデ
バイス34などの全ての入出力装置におけるバス動作タ
イミングを実現するため、図1または図2に示したよう
な本発明のバス制御装置を用いたバス制御部31を備え
ている。As described above, the operation timing of the bus control line 23 is specified for each of the read access and the write access. The specified value of the operation timing of the bus control line 23 varies depending on the type and function of the input / output device, the corresponding operation frequency, and the like, and is usually specified in the order of several nanoseconds to several hundred nanoseconds. When there are a plurality of timing control units that satisfy the respective operation timing specified values, the circuit scale becomes large. Therefore, in order to realize the bus operation timing in all the input / output devices such as the memory 33 and the I / O device 34 connected to the bus, the bus control device of the present invention as shown in FIG. Bus controller 31 is provided.
【0048】バス制御部31では、本発明のバス制御装
置の第1及び第2の実施の形態として説明したように、
メモリ33やI/Oデバイス34をアクセスする際の動
作タイミング規定値をアクセスタイミング規定レジスタ
群11に保持させておき、アクセスする際にアクセスタ
イミング選択回路12によって選択する。選択された規
定値をもとに、バスタイミング発生シーケンサ13は基
本バスタイミングとして使用されるバス制御線23の動
作タイミングを発生する。In the bus controller 31, as described in the first and second embodiments of the bus controller of the present invention,
The operation timing definition value for accessing the memory 33 and the I / O device 34 is held in the access timing definition register group 11 and is selected by the access timing selection circuit 12 when accessing. Based on the selected specified value, the bus timing generation sequencer 13 generates the operation timing of the bus control line 23 used as the basic bus timing.
【0049】図5は、本発明のバス制御装置の第1また
は第2の実施の形態を用いたシステムの第1の例におい
てバス制御部31内のバスタイミングシーケンサ13が
作成する基本バスタイミングチャートおよびアクセスタ
イミング規定レジスタ群に設定されるアクセスタイミン
グ規定ポイントの一例の説明図である。図5(A)はラ
イトアクセス時のタイミングチャートおよびアクセスタ
イミング規定ポイントを示し、図5(B)はリードアク
セス時のタイミングチャートおよびアクセスタイミング
規定ポイントを示している。なお、図5においてはバス
制御線23の1つとしてデータディレクションDD#を
示している。データディレクションDD#は、データバ
ス42上に配置される双方向バッファの入出力方向を制
御することを目的とした制御線であり、図5では規定す
るタイミング数を減らすことを目的に、リードアクセス
時にチップセレクトCS#と同じタイミングで活性化し
ている。また、アウトプットイネーブルOE#のかわり
にリードイネーブルRE#として示している。FIG. 5 is a basic bus timing chart created by the bus timing sequencer 13 in the bus control unit 31 in the first example of the system using the first or second embodiment of the bus control device of the present invention. FIG. 3 is an explanatory diagram of an example of an access timing definition point set in an access timing definition register group. FIG. 5A shows a timing chart and an access timing regulation point at the time of a write access, and FIG. 5B shows a timing chart and an access timing regulation point at the time of a read access. In FIG. 5, a data direction DD # is shown as one of the bus control lines 23. The data direction DD # is a control line for controlling the input / output direction of a bidirectional buffer arranged on the data bus 42. In FIG. 5, read access is performed for the purpose of reducing the number of timings specified. Sometimes it is activated at the same timing as the chip select CS #. In addition, read enable RE # is shown instead of output enable OE #.
【0050】図5(A)に示すライトアクセス時のアク
セスタイミングでは、リードイネーブルRE#とデータ
ディレクションDD#は活性化せず、ハイレベルのまま
である。そしてチップイネーブルCS#とライトイネー
ブルWE#が活性化している。このとき、アドレスAd
rsが出力されてからチップセレクト・セットアップ期
間tCS後にチップイネーブルCS#を立ち下げて活性化
し、その後、ライトイネーブル・セットアップ期間tWS
後にライトイネーブルWE#を立ち下げて活性化する。
この状態をライトイネーブル活性化期間tWWだけ持続し
た後、ライトイネーブルWE#を立ち上げて不活性化す
る。さらにチップセレクト・ホールド期間tCH後にチッ
プイネーブルCS#も立ち上げ、不活性化する。さらに
アドレス・ホールド期間tAH後にアドレスAdrsが切
り替わり、バスサイクルが終了する。ライトアクセス時
には、これらの期間tCS,tWS,tWW,tCH,tAHをア
クセスタイミング規定レジスタに設定値として保持させ
ておけばよい。At the access timing at the time of the write access shown in FIG. 5A, the read enable RE # and the data direction DD # are not activated and remain at the high level. Then, the chip enable CS # and the write enable WE # are activated. At this time, the address Ad
After the chip select / setup period t CS from the output of rs, the chip enable CS # falls and is activated, and thereafter, the write enable / setup period t WS
Later, the write enable WE # falls and is activated.
After this state is maintained for the write enable activation period tWW , the write enable WE # is activated and deactivated. Further, after the chip select / hold period tCH , the chip enable CS # also rises and is deactivated. Further, after the address hold period t AH , the address Adrs switches, and the bus cycle ends. At the time of write access, these periods t CS , t WS , t WW , t CH , and t AH may be held as set values in the access timing definition register.
【0051】図5(B)に示すリードアクセス時のアク
セスタイミングでは、逆にライトイネーブルWE#が活
性化せず、ハイレベルのままである。そしてチップイネ
ーブルCS#、リードイネーブルRE#、データディレ
クションDD#が活性化している。このとき、アドレス
Adrsが出力されてからチップセレクト・セットアッ
プ期間tCS後にチップイネーブルCS#を立ち下げて活
性化するとともに、データディレクションDD#を立ち
下げて活性化する。その後、リードイネーブル・セット
アップ期間tRS後にリードイネーブルRE#を立ち下げ
て活性化する。この状態をリードイネーブル活性化期間
tRWだけ持続した後、リードイネーブルRE#を立ち上
げて不活性化する。さらにチップセレクト・ホールド期
間tCH後にチップイネーブルCS#も立ち上げ、不活性
化する。また、リードイネーブルRE#を立ち上げた
後、データディレクション・ホールド期間tDH経過した
時点でデータディレクションDD#も立ち上げて不活性
化する。チップイネーブルCS#を立ち上げてからアド
レス・ホールド期間tAH後にアドレスAdrsが切り替
わり、バスサイクルが終了する。リードアクセス時に
は、これらの期間tCS,tRS,tRW,tCH,tDH,tAH
をアクセスタイミング規定レジスタに設定値として保持
させておけばよい。At the access timing at the time of the read access shown in FIG. 5B, conversely, the write enable WE # is not activated and remains at the high level. Then, the chip enable CS #, the read enable RE #, and the data direction DD # are activated. At this time, after the address Adrs is output, the chip enable CS # falls and is activated after a chip select / setup period t CS , and the data direction DD # falls and is activated. After that, the read enable RE # falls and is activated after a read enable setup period t RS . After this state is maintained for the read enable activation period t RW , the read enable RE # is activated and deactivated. Further, after the chip select / hold period tCH , the chip enable CS # also rises and is deactivated. After the read enable RE # is activated, the data direction DD # is also activated and deactivated when the data direction hold period tDH has elapsed. The address Adrs is switched after the address hold period t AH from the rise of the chip enable CS #, and the bus cycle ends. At the time of read access, these periods t CS , t RS , t RW , t CH , t DH , and t AH
May be held as a set value in the access timing definition register.
【0052】図6は、バスクロックを用いた場合のバス
タイミング制御の一例と、より高速の内部クロックを用
いた場合のバスタイミング制御の一例の比較図である。
図6ではリードアクセスの場合について示している。上
述のようなアクセスタイミングを規定する設定値に従っ
て、バスタイミング発生シーケンサ13は、例えば図5
に示すようなバスサイクルを作成する。このとき、バス
クロックを用いてバスサイクルを作成する場合、図6
(A)に示すように、バスクロックCLKbの立ち上が
りエッジあるいは立ち下がりエッジに同期させて、各バ
ス制御線を制御することになる。この場合には、各バス
制御線は、設定値に従い、バスクロックCLKbの周期
あるいは半周期を単位として制御できる。例えば図6
(A)中のリードサイクル幅tRWを可変あるいは延長で
きる。FIG. 6 is a comparison diagram of an example of bus timing control using a bus clock and an example of bus timing control using a higher-speed internal clock.
FIG. 6 shows the case of read access. According to the set value that defines the access timing as described above, the bus timing generation sequencer 13
Create a bus cycle as shown in FIG. At this time, when creating a bus cycle using the bus clock, FIG.
As shown in (A), each bus control line is controlled in synchronization with the rising edge or falling edge of the bus clock CLKb. In this case, each bus control line can be controlled in units of a cycle or a half cycle of the bus clock CLKb according to the set value. For example, FIG.
The read cycle width t RW in (A) can be changed or extended.
【0053】近年では、メモリやI/Oデバイスなどの
動作周波数よりも、CPUやバスマスタなどのデバイス
の内部動作周波数のほうが高くなっており、この内部動
作周波数を用いることによってさらに微細な動作タイミ
ングの制御が可能である。図6(B)に示すように、バ
スクロックCLKbよりも高い周波数の内部クロックC
LKを用いることによって、内部クロックCLKの周期
あるいは半周期を単位として、さらに微細な各バス制御
線の制御を行うことができる。In recent years, the internal operating frequency of a device such as a CPU or a bus master has become higher than the operating frequency of a memory or an I / O device, and the use of this internal operating frequency allows finer operation timing. Control is possible. As shown in FIG. 6B, the internal clock C having a higher frequency than the bus clock CLKb.
By using the LK, finer control of each bus control line can be performed in units of a cycle or a half cycle of the internal clock CLK.
【0054】また、近年のCPUやバスマスタなどの内
部動作周波数は高速化の一途をたどっているが、内部動
作周波数が変更されても、アクセスタイミングを規定す
る設定値を変更するだけで、その内部動作周波数に対応
したバスアクセスが可能である。In recent years, the internal operating frequencies of CPUs, bus masters, and the like have been steadily increasing. However, even if the internal operating frequency is changed, only the set value for defining the access timing is changed. Bus access corresponding to the operating frequency is possible.
【0055】図7は、アクセスタイミング規定レジスタ
群11に設定するアクセスタイミングを規定する設定値
の一例の説明図である。ここでは例えば図6(B)に示
したように高い周波数の内部クロックを用いた場合のク
ロック数で、それぞれの設定値を示している。各設定項
目は図5において説明したものである。設定値が0の場
合は、それより前の制御線が変化するときに同時に変化
することを示している。例えばパターン4のライトイネ
ーブル・セットアップ期間tWSとリードイネーブル・セ
ットアップ期間tRSは0である。これは、チップセレク
ト・セットアップ期間tCSに従って、チップセレクトC
S#が立ち下げると同時に、ライトイネーブルWE#も
しくはリードイネーブルRE#を立ち下げて活性化する
ことを示している。FIG. 7 is an explanatory diagram of an example of a set value for defining the access timing to be set in the access timing defining register group 11. Here, for example, as shown in FIG. 6B, each set value is indicated by the number of clocks when a high-frequency internal clock is used. Each setting item has been described with reference to FIG. When the set value is 0, it indicates that the control line changes at the same time as the previous control line changes. For example, the write enable setup period t WS and the read enable setup period t RS of pattern 4 are zero. This is based on the chip select C period according to the chip select setup period t CS.
At the same time as the fall of S #, the write enable WE # or the read enable RE # falls and is activated.
【0056】アクセスタイミング規定レジスタ群11に
は、図7に示すように複数のアクセスタイミングのパタ
ーンに従った設定値の組を格納しておくことができる。
アクセスタイミング選択回路12は、例えばアドレスバ
ス41上のアドレス信号24をデコードしたり、あるい
は外部からの選択制御信号25に従って、アクセスタイ
ミング規定レジスタ群11に格納されている設定値の組
のうちのいずれを選択するかを決定し、アクセスタイミ
ングレジスタ選択信号21をアクセスタイミング規定レ
ジスタ群11に送る。アクセスタイミング規定レジスタ
群11は、アクセスタイミング選択回路12から送られ
てくるアクセスタイミングレジスタ選択信号21に従っ
て、選択されたアクセスタイミング規定レジスタから設
定値の組を出力する。あるいは、図7に示すように設定
値の組を指定テーブルとして保持しておき、選択された
パターンの設定値の組を読み出して出力してもよい。The set of set values according to a plurality of access timing patterns can be stored in the access timing definition register group 11 as shown in FIG.
The access timing selection circuit 12 decodes, for example, the address signal 24 on the address bus 41, or selects one of a set of set values stored in the access timing definition register group 11 according to an external selection control signal 25. Is determined, and an access timing register selection signal 21 is sent to the access timing definition register group 11. The access timing definition register group 11 outputs a set of set values from the selected access timing definition register according to the access timing register selection signal 21 sent from the access timing selection circuit 12. Alternatively, as shown in FIG. 7, a set of set values may be held as a designation table, and a set of set values of the selected pattern may be read and output.
【0057】アクセスタイミング規定レジスタ群11か
ら出力された設定値の組は、バスタイミング発生シーケ
ンサ13に入力され、例えば図5に示すようなリードア
クセスあるいはライトアクセスのためのバスサイクルが
作成される。バスサイクルがリードアクセスであるかラ
イトアクセスであるかは、いずれかのイネーブル信号が
発生するまでにバスタイミング発生シーケンサ13に入
力されればよいし、バスサイクル開始時に入力されても
よい。The set of set values output from the access timing definition register group 11 is input to the bus timing generation sequencer 13 to create a bus cycle for read access or write access as shown in FIG. 5, for example. Whether the bus cycle is a read access or a write access may be input to the bus timing generation sequencer 13 before any of the enable signals is generated, or may be input at the start of the bus cycle.
【0058】バスタイミング発生シーケンサ13で作成
されたバスサイクルに基づいてバス制御線23を制御
し、図3に示すコントロールバス43に制御信号を出力
することによって、メモリ33あるいはI/Oデバイス
34などの入出力装置へのアクセスを行うことができ
る。このとき、メモリ33やI/Oデバイス34などの
入出力装置に応じたアクセスタイミングを規定した設定
値の組を用いてバスサイクルを作成しているので、それ
ぞれの装置に最適なタイミングによりバスアクセスを行
うことができる。The bus control line 23 is controlled based on the bus cycle generated by the bus timing generation sequencer 13 and a control signal is output to the control bus 43 shown in FIG. 3 so that the memory 33 or the I / O device 34 Access to the input / output device. At this time, since the bus cycle is created by using a set of set values defining the access timing according to the input / output device such as the memory 33 and the I / O device 34, the bus access is performed at the optimum timing for each device. It can be performed.
【0059】図8は、本発明のバス制御装置の第1また
は第2の実施の形態を用いたシステムの第1の例におけ
るアクセスタイミング規定レジスタ群に設定されるアク
セスタイミング規定ポイントの別の例の説明図、図9
は、アクセスタイミング規定レジスタ群11に設定する
アクセスタイミングを規定する設定値の別の例の説明図
である。図5に示したアクセスタイミングの規定ポイン
ト及び図7に示したアクセスタイミングを規定する設定
値は、関連する既に変化したポイントからの期間(クロ
ック数)を用いて設定した。しかしアクセスタイミング
を規定する設定値は、この例に限らず、種々の設定方法
を適用することができる。別の例として、図8及び図9
では、バスサイクルが発生した最初のポイントからの期
間(クロック数)で、各アクセスタイミングを規定する
設定値を設定している。バスサイクルの発生は、例えば
アドレスAdrsに有効アドレスが出力され始めたポイ
ントとしたり、あるいはコントロールバスに含まれるバ
スサイクルスタート信号BS#などで判断することがで
きる。FIG. 8 shows another example of the access timing definition point set in the access timing definition register group in the first example of the system using the first or second embodiment of the bus control device of the present invention. FIG. 9
FIG. 4 is an explanatory diagram of another example of a set value that defines an access timing set in the access timing definition register group 11. The setting points for defining the access timing shown in FIG. 5 and the access timing shown in FIG. 7 were set using the period (the number of clocks) from the related already changed point. However, the setting value defining the access timing is not limited to this example, and various setting methods can be applied. As another example, FIGS. 8 and 9
In, a set value that defines each access timing is set in a period (the number of clocks) from the first point where a bus cycle occurs. The occurrence of the bus cycle can be determined, for example, at the point where the effective address starts to be output to the address Adrs, or based on the bus cycle start signal BS # included in the control bus.
【0060】図8では、バスサイクルスタート信号BS
#をバスサイクルの最初のポイントとし、このポイント
からの期間で各設定値を規定している。このようにして
規定される各設定値は、値が大きくなってしまう場合が
ある。しかし、バスタイミング発生シーケンサ13の内
部の処理では、信号変化ポイント毎に内部カウンタの再
設定等の必要がなくなり、バスサイクルが発生した最初
のポイントでのみ内部カウンタの再設定等を行えばよく
なる。そのため、回路規模は大きくなるがバスタイミン
グ発生シーケンサ13全体の動作周波数を低く抑えるこ
とができる。In FIG. 8, bus cycle start signal BS
# Is the first point of the bus cycle, and each set value is defined by the period from this point. Each of the setting values defined in this way may have a large value. However, in the processing inside the bus timing generation sequencer 13, it is not necessary to reset the internal counter at each signal change point, and the internal counter needs to be reset only at the first point where a bus cycle occurs. Therefore, although the circuit scale is increased, the operating frequency of the entire bus timing generation sequencer 13 can be reduced.
【0061】図8に示すように各設定値を規定する場合
に、アクセスタイミング規定レジスタ群11に保持され
る各設定値を、例えば図6(B)に示したように高い内
部動作周波数で動作させた場合のクロック数で示してい
る。ここでは、ライトアクセス時のアドレスホールド期
間tAHW 及びチップセレクトホールド期間tCHW と、リ
ードアクセス時のアドレスホールド期間tAHR 及びチッ
プセレクトホールド期間tCHR とを別々の設定値として
示している。しかしこれらの設定値は、全てのパターン
でライトアクセス時とリードアクセス時で値が全く同じ
場合は、それぞれの設定値をまとめてもよい。または、
アドレスホールド期間tAH及びチップセレクトホールド
期間tCHをそれぞれ1つとし、ライトアクセス時とリー
ドアクセス時で使用するパターンを変更することで、異
なるアクセスタイミングに対応できるようにしてもよ
い。When each set value is specified as shown in FIG. 8, each set value held in the access timing specifying register group 11 is operated at a high internal operating frequency, for example, as shown in FIG. In this case, the number of clocks is shown. Here, the address hold period t AHW and chip select hold period t CHW during write access and the address hold period t AHR and chip select hold period t CHR during read access are shown as different set values. However, when these setting values are exactly the same at the time of write access and at the time of read access in all patterns, the setting values may be combined. Or
The address hold period t AH and the chip select hold period t CH may each be one, and patterns used for write access and read access may be changed so that different access timings can be handled.
【0062】なお、アクセスタイミング規定レジスタ群
11に格納されるアクセスタイミングを規定する設定値
は、図7及び図9では動作クロック数で規定したが、こ
れに限られるものではない。タイミングが指定できれ
ば、例えばナノ秒単位の時間値でもよく、バスタイミン
グ発生シーケンサ13が処理およびタイミングを規定で
きる値であれば形式は問わない。The set value for defining the access timing stored in the access timing definition register group 11 is defined by the number of operation clocks in FIGS. 7 and 9, but is not limited to this. As long as the timing can be specified, the time value may be, for example, in nanoseconds.
【0063】図10は、本発明のバス制御装置の第1ま
たは第2の実施の形態を用いたシステムの第1の例にお
いてバス制御部31内のバスタイミングシーケンサ13
が作成する別のバスタイミングチャート、図11は、ア
クセスタイミング規定レジスタ群11に設定するアクセ
スタイミングを規定する設定値のさらに別の例の説明図
である。図4,図5に示した例では、一般的なアクセス
タイミングを示したが、アクセスするデバイスによって
は入力の必要がないバス信号が存在する場合もある。例
えば図10に示すバスタイミングチャートの例では、メ
モリ33をアクセスする場合にライトイネーブルWE#
あるいはリードイネーブルRE#を使用するが、チップ
セレクトCS#を使用しない場合の例を示している。FIG. 10 shows a bus timing sequencer 13 in a bus control unit 31 in a first example of a system using the first or second embodiment of the bus control device of the present invention.
FIG. 11 is an explanatory diagram of still another example of the set value that specifies the access timing set in the access timing specifying register group 11. In the examples shown in FIGS. 4 and 5, general access timing is shown, but there may be a bus signal which does not need to be input depending on a device to be accessed. For example, in the example of the bus timing chart shown in FIG. 10, when the memory 33 is accessed, the write enable WE #
Alternatively, an example is shown in which read enable RE # is used but chip select CS # is not used.
【0064】このような場合に対応する一つの方法とし
て、図2に示した本発明の第2の実施の形態を用い、バ
ス制御線選択部14によってバス制御線23への出力を
行わない方法である。バスタイミング発生シーケンサ1
3が作成した基本のバスタイミングを基本タイミング信
号26としてバス制御線選択部14へ入力し、バス制御
線選択信号27を元にして出力するバス制御線23を選
択する際に、不要なバス制御線23には制御信号を出力
しないように制御すればよい。As a method corresponding to such a case, a method in which the second embodiment of the present invention shown in FIG. 2 is used and the bus control line selecting unit 14 does not output to the bus control line 23 is used. It is. Bus timing generation sequencer 1
3 is input to the bus control line selection unit 14 as a basic timing signal 26, and unnecessary bus control is performed when selecting the bus control line 23 to be output based on the bus control line selection signal 27. What is necessary is just to control so that a control signal is not output to the line 23.
【0065】別の方法として、不要な信号タイミングを
発生させないように、アクセスタイミングを規定する設
定値を設定しておく方法がある。アクセスタイミング規
定レジスタ群11に格納されるアクセスタイミングを規
定する設定値のうち、バスアクセス上、必要のないバス
制御線23に対するアクセスタイミング規定レジスタ
に、タイミング既定値として使用されない設定値を設定
しておく。例えば図11においてパターン3の中に示す
ように“−1”を設定しておくことができる。そして、
バスタイミング発生シーケンサ13が設定値をもとにバ
スサイクルを作成する際に、使用しない設定値が現れた
場合には、その基本タイミングを発生しないように構成
すればよい。これによって、制御の不要なバス制御線2
3へ制御信号を出力しないように制御することができ
る。なお、図10,図11では、図8,図9と同様にバ
スサイクルの開始時点からの期間を設定値とする例を示
しているが、図5,図7に示すように各変化点間の期間
を設定値とするなど、上述のように各種の値を設定する
ことが可能である。As another method, there is a method of setting a set value for defining the access timing so as not to generate unnecessary signal timing. Of the setting values that define the access timing stored in the access timing definition register group 11, a setting value that is not used as a default timing value is set in the access timing definition register for the bus control line 23 that is not necessary for bus access. deep. For example, "-1" can be set as shown in pattern 3 in FIG. And
When the bus timing generation sequencer 13 creates a bus cycle based on the set value, if a set value that is not used appears, the configuration may be such that the basic timing is not generated. Thus, the bus control line 2 which does not need to be controlled is
3 can be controlled so as not to output a control signal. FIGS. 10 and 11 show an example in which the period from the start of the bus cycle is set as the set value, as in FIGS. 8 and 9. However, as shown in FIGS. It is possible to set various values as described above, such as setting the period of time as a set value.
【0066】図12は、本発明のバス制御装置の第1ま
たは第2の実施の形態を用いたシステムの第1の例にお
いてバス制御部31内のバスタイミングシーケンサ13
が作成するバーストアクセス時の一例を示すバスタイミ
ングチャートである。ここまでのシステムの第1の例に
おける動作の説明では、メモリ33及びI/Oデバイス
34等の入出力装置に対してアクセスする場合には、そ
れぞれ、バスサイクルを生成してアクセスしていた。し
かしデバイスによっては、バーストアクセスが許可され
ているデバイスがある。図12では、このようなバース
トアクセスを行う場合のバスタイミングチャートを示し
ている。FIG. 12 shows a bus timing sequencer 13 in a bus control unit 31 in a first example of a system using the first or second embodiment of the bus control device of the present invention.
6 is a bus timing chart showing an example of a burst access created by the first embodiment. In the description of the operation of the first example of the system up to this point, when accessing the input / output devices such as the memory 33 and the I / O device 34, the bus cycle is generated and accessed. However, some devices are permitted to perform burst access. FIG. 12 shows a bus timing chart when such a burst access is performed.
【0067】図12に示すバスタイミングチャートで
は、バーストアクセスによって2回のリードを行う例を
示している。バーストアクセス中は、チップセレクトC
S#とデータディレクションDD#が状態を保持してい
る。この間に、アドレスAdrsが異なる領域を指定
し、各アドレスAdrsごとに、リードイネーブルRE
#が活性化されてデータDataが読み出される。The bus timing chart shown in FIG. 12 shows an example in which read is performed twice by burst access. During burst access, chip select C
S # and data direction DD # hold the state. During this time, the area where the address Adrs is different is specified, and the read enable RE
# Is activated and data Data is read.
【0068】バーストアクセスが指定された場合には、
例えば図2に示した本発明のバス制御装置の第2の実施
の形態を用い、バス制御線選択部14において、連続す
るバスサイクルに対して状態を保持するバス制御線23
を選択しておく。バスタイミング発生シーケンサ13
は、通常のバスタイミングとは異なるバーストアクセス
用の基本バスタイミングを発生させ、基本タイミング信
号26として出力する。バーストアクセス中はバス制御
線選択部14において例えばチップセレクトCS#及び
データディレクションDD#が保持されるので、連続し
たアクセスが可能になる。When burst access is designated,
For example, using the bus control device according to the second embodiment of the present invention shown in FIG. 2, the bus control line selecting unit 14 controls the bus control lines 23 for maintaining the state for successive bus cycles.
Is selected. Bus timing generation sequencer 13
Generates a basic bus timing for burst access that is different from the normal bus timing and outputs it as a basic timing signal 26. During the burst access, for example, the chip select CS # and the data direction DD # are held in the bus control line selector 14, so that continuous access is possible.
【0069】この設定に限らず、アドレスAdrsは最
初のサイクルのみ与える方式や、リードイネーブルRE
#も状態を保持する方式など、バーストサイクルを形成
するデバイスに合わせて、アクセスタイミング選択回路
12がバス制御線選択部14に対して、状態を保持する
バス制御線23を指定するように構成してもよい。The address Adrs is not limited to this setting.
The access timing selection circuit 12 is configured to specify the bus control line 23 for holding the state to the bus control line selection unit 14 in accordance with a device that forms a burst cycle, such as a method for holding a state for #. You may.
【0070】また、アクセスタイミング規定レジスタ群
11に保持されるアクセスタイミングを規定する設定値
の組としてバーストアクセス用の規定値の組を格納して
おいてもよい。この場合、バーストアクセス用の規定値
全てを1つのパターンとして設定する方式でもよく、最
初のアクセスパターンと以降のアクセスパターンに分け
て設定し、連続して使用する設定を行ってもよい。Further, a set of prescribed values for burst access may be stored as a set of set values for defining the access timing held in the access timing defining register group 11. In this case, a method may be used in which all of the prescribed values for burst access are set as one pattern, or the first access pattern and the subsequent access patterns may be set separately and used continuously.
【0071】なお、図12に示した例では、リードアク
セスをバーストモードで行う例を示したが、ライトアク
セスをバーストモードで行う場合についても同様であ
る。Although the example shown in FIG. 12 shows an example in which the read access is performed in the burst mode, the same applies to the case in which the write access is performed in the burst mode.
【0072】図13は、本発明のバス制御装置の第1ま
たは第2の実施の形態を用いたシステムの第1の例にお
いて複数のデバイスを同時にアクセスする場合にバス制
御部31内のバスタイミングシーケンサ13が作成する
バスタイミングの一例を示すタイミングチャートであ
る。上述の各例においては、1回のバスサイクルで1つ
のデバイスのアクセスしか行っていなかったが、1回の
バスサイクルで複数のデバイスをアクセスする場合もあ
る。図10,図11を用いて説明したように、デバイス
は必ずしもバスタイミング発生シーケンサ13で発生さ
せた基本バスタイミングから生成されるバス制御線23
の全てを必要としているわけではない。またDMACの
ように、1つのデバイスからデータを読み込むリードバ
スサイクルを発生させ、他のデバイスへそのデータを書
き込むライトバスサイクルを発生させる動作を行うバス
マスタがあり、タイミングを調整できれば1回のバスサ
イクルで読み込みと書き込みを終了させることができ
る。図13ではこのような場合に利用できる例を示して
おり、2つのデバイスをアクセスし、一方はリードアク
セス、他方はライトアクセスを行う例を示している。FIG. 13 shows the bus timing in the bus control unit 31 when a plurality of devices are simultaneously accessed in the first example of the system using the first or second embodiment of the bus control device of the present invention. 4 is a timing chart illustrating an example of a bus timing created by a sequencer 13. In each of the above examples, only one device is accessed in one bus cycle. However, a plurality of devices may be accessed in one bus cycle. As described with reference to FIGS. 10 and 11, the device is not necessarily a bus control line 23 generated from the basic bus timing generated by the bus timing generation sequencer 13.
Not all of them are needed. In addition, there is a bus master such as a DMAC that generates a read bus cycle for reading data from one device and generates a write bus cycle for writing the data to another device. If the timing can be adjusted, one bus cycle is performed. To finish reading and writing. FIG. 13 shows an example that can be used in such a case, in which two devices are accessed, one for read access and the other for write access.
【0073】図13に示したバスサイクルが通常のバス
サイクルと異なる点は、リードイネーブルRE#とライ
トイネーブルWE#が共に活性化している点である。例
えばリードデバイスがメモリ33であり、アクセスに必
要なバス制御線23はアドレスAdrsとリードイネー
ブルRE#とする。また、ライトデバイスはI/Oデバ
イス34であり、アクセスに必要なバス制御線23はラ
イトイネーブルWE#とする。チップイネーブルCE#
及びデータディレクションDD#は、システムの構成に
より、双方のデバイスに入力してもよく、一方のデバイ
スに入力してもよく、あるいは使用しなくてもよい。The bus cycle shown in FIG. 13 differs from the normal bus cycle in that both read enable RE # and write enable WE # are activated. For example, the memory 33 is a read device, and the bus control line 23 required for access is an address Adrs and a read enable RE #. The write device is an I / O device 34, and the bus control line 23 required for access is a write enable WE #. Chip enable CE #
And the data direction DD # may be input to both devices, may be input to one device, or may not be used, depending on the system configuration.
【0074】リードデバイスにデータディレクションD
D#を、ライトデバイスにチップイネーブルCE#を接
続したシステムにおいて動作を説明する。リードイネー
ブルRE#とライトイネーブルWE#は、それぞれ、リ
ードデバイスおよびライトデバイスに接続されている。
あるいは、図2に示した本発明のバス制御装置の第2の
実施の形態におけるバス制御線選択部14によってそれ
ぞれのデバイスに接続されるバス制御線23を制御して
もよい。Data direction D to read device
The operation of a system in which D # is connected to a chip enable CE # to a write device will be described. The read enable RE # and the write enable WE # are connected to a read device and a write device, respectively.
Alternatively, the bus control lines 23 connected to the respective devices may be controlled by the bus control line selection unit 14 in the second embodiment of the bus control device of the present invention shown in FIG.
【0075】リードデバイスでは、アドレスAdrsと
リードイネーブルRE#によってデータが読み出され、
データバスDataに有効データが出力される。一方、
ライトデバイスでは、ライトイネーブルWE#のタイミ
ングに合わせて、データバスData上のデータを書き
込む。データを書き込む時点で有効データがデータバス
Data上に出力されていれば、同じバスサイクル中で
読み出したデータを書き込むことができる。このように
して、2回のバスサイクルで行っていたデータ転送を、
1回のバスサイクルで終了させることができる。なお、
使用するバス制御線23の組み合わせ、あるいはリード
デバイス及びライトデバイスの種類はシステム構成によ
り適宜変更すればよい。In the read device, data is read by the address Adrs and the read enable RE #.
Valid data is output to the data bus Data. on the other hand,
In the write device, data on the data bus Data is written according to the timing of the write enable WE #. If valid data is output on the data bus Data at the time of writing data, the data read in the same bus cycle can be written. In this way, the data transfer performed in two bus cycles is changed to
It can be completed in one bus cycle. In addition,
The combination of the bus control lines 23 to be used or the types of the read device and the write device may be appropriately changed according to the system configuration.
【0076】このように、本発明のバス制御装置を用い
ることによって、多様なバスタイミングを有する入出力
装置に対応することができるとともに、各種のアクセス
方式に対しても対応することが可能である。As described above, by using the bus control device of the present invention, it is possible to cope with input / output devices having various bus timings and to cope with various access methods. .
【0077】図14は、本発明のバス制御装置の第1ま
たは第2の実施の形態を用いたシステムの第2の例を示
す構成図である。図中、図3と同様の部分には同じ符号
を付して説明を省略する。35はバス制御部、36はバ
スマスタ、37はバスアービター、38はI/Oデバイ
スである。この図8に示す第2のシステム例では、アド
レスバス41、データバス42、及びコントロールバス
43に対し、これらを制御するバス制御部を実装するデ
バイスが2つ以上接続され、さらにバスアービター37
が接続されている。FIG. 14 is a block diagram showing a second example of a system using the first or second embodiment of the bus control device of the present invention. In the figure, the same parts as those in FIG. Reference numeral 35 denotes a bus control unit, 36 denotes a bus master, 37 denotes a bus arbiter, and 38 denotes an I / O device. In the second system example shown in FIG. 8, two or more devices mounting a bus control unit for controlling the address bus 41, the data bus 42, and the control bus 43 are connected.
Is connected.
【0078】図3に示した例と同様に、CPU32にバ
ス制御部31が設けられているとともに、バスマスタ3
6にもバス制御部35が設けられている。バス制御部3
5も、上述した本発明のバス制御装置の第1または第2
の実施の形態で示したものである。もちろん、1つのバ
スに接続されているバス制御装置を有する複数のデバイ
スは、この例のようにCPU32及びバスマスタ36に
限られるものではなく、両方ともCPUあるいはDMA
Cのようなバスマスタであってもよく、さらに個数も2
つに限定されるものではない。また、アドレスバス4
1、データバス42、及びコントロールバス43のう
ち、それぞれのバス制御装置(バス制御部31,バス制
御部35)が制御できるバス制御線23は、全く同じで
もよく、また部分的に異なってもよい。As in the example shown in FIG. 3, the CPU 32 has the bus control unit 31 and the bus master 3
6 is also provided with a bus control unit 35. Bus control unit 3
5 is also the first or second bus control device of the present invention described above.
This is shown in the embodiment. Of course, the plurality of devices having a bus control device connected to one bus are not limited to the CPU 32 and the bus master 36 as in this example, and both are CPU or DMA.
C may be a bus master, and the number is 2
It is not limited to one. Address bus 4
1, the bus control lines 23 that can be controlled by the respective bus control devices (the bus control unit 31 and the bus control unit 35) among the data bus 42 and the control bus 43 may be completely the same or may be partially different. Good.
【0079】バスアービター37は、バス制御部31と
バス制御部35が同時にバスを制御しないように、バス
所有権の制御を行う。そのために、バスアービター37
と、CPU32及びバスマスタ36間を接続するバス制
御線23がコントロールバス43に追加されている。The bus arbiter 37 controls the ownership of the bus so that the bus control unit 31 and the bus control unit 35 do not control the bus at the same time. Therefore, bus arbiter 37
And a bus control line 23 connecting the CPU 32 and the bus master 36 to the control bus 43.
【0080】図14に示したシステムでは、制御される
デバイスが複数接続されていてもよい。ここではI/O
デバイス38をバスに接続し、2つのI/Oデバイスが
バスに接続された例を示している。また、バスマスタ3
6がCPU32をアクセスしてもよいものとし、CPU
32がアドレスバス41を入力している。さらに、CP
U32あるいはバスマスタ36がバスアービター37を
アクセスしてもよいものとし、バスアービター37がア
ドレスバス41及びデータバス42を入力している。In the system shown in FIG. 14, a plurality of devices to be controlled may be connected. Here I / O
An example is shown in which the device 38 is connected to a bus and two I / O devices are connected to the bus. Bus master 3
6 may access the CPU 32.
32 inputs the address bus 41. Furthermore, CP
The U32 or the bus master 36 may access the bus arbiter 37, and the bus arbiter 37 inputs the address bus 41 and the data bus 42.
【0081】図14に示した第2のシステム例における
動作について説明する。ここでは、図3に示した第1の
システム構成例と異なる部分について、主に説明する。
この第2のシステム例では、CPU32もバスマスタ3
6もバスを制御できるので、バス所有権を確定させるた
めのバスアービター37を設けている。そのため、例え
ば図4や図5に示すようなアクセスを行う前に、バスア
ービター37からバス所有権を取得する必要があり、そ
のためのバス制御線23の制御が行われる。The operation of the second system example shown in FIG. 14 will be described. Here, parts different from the first system configuration example shown in FIG. 3 will be mainly described.
In the second system example, the CPU 32 is also the bus master 3
Since the bus 6 can also control the bus, a bus arbiter 37 for determining ownership of the bus is provided. Therefore, it is necessary to acquire the bus ownership from the bus arbiter 37 before performing the access shown in FIGS. 4 and 5, for example, and the bus control line 23 is controlled for that.
【0082】図15は、本発明のバス制御装置の第1ま
たは第2の実施の形態を用いたシステムの第2の例にお
けるバス制御動作の一例を示すタイミングチャートであ
る。図15に示した例では、バスアービター37とCP
U32及びバスマスタ36の間でのバス所有権の制御を
行うためのバス制御線23として4つの制御信号を示し
ている。バス所有要求REQ0#は、CPU32からバ
スアービター37へバス所有権を要求するための信号、
バス所有許可GNT0#は、バスアービター37がCP
U32に対してバス所有権を与えるための信号である。
また、バス所有要求REQ1#は、バスマスタ36から
バスアービター37へバス所有権を要求するための信
号、バス所有許可GNT1#は、バスアービター37が
バスマスタ36に対してバス所有権を与えるための信号
である。FIG. 15 is a timing chart showing an example of the bus control operation in the second example of the system using the first or second embodiment of the bus control device of the present invention. In the example shown in FIG. 15, the bus arbiter 37 and the CP
Four control signals are shown as a bus control line 23 for controlling bus ownership between the U32 and the bus master 36. The bus ownership request REQ0 # is a signal for requesting the bus ownership from the CPU 32 to the bus arbiter 37.
The bus arbiter 37 determines that the bus ownership permission GNT0 # is CP.
This is a signal for giving bus ownership to U32.
Further, the bus ownership request REQ1 # is a signal for requesting the bus arbiter 37 to request the bus ownership from the bus master 36, and the bus ownership permission GNT1 # is a signal for the bus arbiter 37 to give the bus master 36 the bus ownership. It is.
【0083】CPU32およびバスマスタ36は、それ
ぞれ独立してバス所有要求を行うことができる。このバ
ス所有要求は、CPU32ではバス所有要求REQ0#
を立ち下げる。またバスマスタ36ではバス所有要求R
EQ1#を立ち下げればよい。バスアービター37は、
バスが空いている場合には、バス所有権を要求したデバ
イスにバス所有権を与える。CPU32にバス所有権を
与える場合には、バス所有許可GNT0#を立ち下げ、
バスマスタ36にバス所有権を与える場合には、バス所
有許可GNT1#を立ち下げる。バスが使用中の場合に
は、例えば交互にバス所有権を与えたり、あるいは優先
順位を付けて、優先度の高いデバイスに優先的にバス所
有権を与えるなど、各種の制御が可能である。The CPU 32 and the bus master 36 can make bus ownership requests independently of each other. This bus ownership request is sent to the CPU 32 by the bus ownership request REQ0 #
Shut down. In the bus master 36, the bus ownership request R
What is necessary is just to make EQ1 # fall. The bus arbiter 37
If the bus is free, the device requesting the bus ownership is given the bus ownership. When giving the bus ownership to the CPU 32, the bus ownership permission GNT0 # is deactivated,
When giving the bus ownership to the bus master 36, the bus ownership permission GNT1 # is dropped. When the bus is in use, various controls are possible, for example, giving the bus ownership alternately, or assigning priorities, and giving the bus ownership preferentially to the device with the higher priority.
【0084】バス所有権を獲得したCPU32あるいは
バスマスタ36は、それぞれ所有するバス制御部31あ
るいはバス制御部35を用いて、上述の第1のシステム
例に示すバス制御を実施すればよい。The CPU 32 or the bus master 36 having acquired the bus ownership may execute the bus control shown in the above-mentioned first system example by using the own bus control unit 31 or the bus control unit 35, respectively.
【0085】図15に示した例では、バスが解放されて
いるアイドル(Idle)時に、時点aにおいてCPU
32からのバス所有要求REQ0#が発行され、続けて
時点bにおいてバスマスタ36からのバス所有要求RE
Q1#が発行されている。バスアービター37は、バス
所有権確定動作を実行し、この例では時点cにおいて、
GNT0#によりバス所有権をCPU32に与えてい
る。これを受けてCPU32はリードサイクル(B−0
Rd)を行っている。このリードサイクルにおけるバス
アクセスは、例えば図4(B)や図5(B)に示したよ
うなタイミングによって行われる。このリードサイクル
におけるバスアクセスについては、既に詳述したのでこ
こでは説明を省略する。なお、このリードサイクルの終
了までに、さらにCPU32から次のバス所有要求が発
行されていてもよく、この例では時点dにおいてCPU
32は次のバス所有要求を発行している。In the example shown in FIG. 15, when the bus is released at idle (Idle), the CPU
The bus ownership request REQ0 # from the bus master 36 is issued at time point b.
Q1 # has been issued. The bus arbiter 37 performs a bus ownership determination operation, and in this example, at a time point c,
The bus ownership is given to the CPU 32 by GNT0 #. In response to this, the CPU 32 sets the read cycle (B-0)
Rd). Bus access in this read cycle is performed, for example, at the timing shown in FIG. 4B and FIG. 5B. Since the bus access in this read cycle has already been described in detail, the description is omitted here. By the end of the read cycle, the CPU 32 may have issued the next bus ownership request.
32 issues the next bus ownership request.
【0086】バスアービター37は、バスが使用されて
いる場合にはCPU32とバスマスタ36に交互にバス
所有権を与えるものとし、CPU32によるリードサイ
クル(B−0Rd)の終了直前の時点eにおいて、バス
アービター37はバス所有許可GNT1#によりバスマ
スタ36にバス所有権を与える。バスマスタ36はバス
所有権を得て、ライトサイクル(B−1Wr)を行って
いる。このライトサイクルにおけるバスアクセスは、例
えば図4(A)や図5(A)に示したようなタイミング
によって行われる。このライトサイクルにおけるバスア
クセスについては、既に詳述したのでここでは説明を省
略する。なお、このライトサイクルの終了までに、さら
にバスマスタ36から次のバス所有要求が発行されてい
てもよい。When the bus is in use, the bus arbiter 37 gives the bus ownership to the CPU 32 and the bus master 36 alternately. At a time point e immediately before the end of the read cycle (B-0Rd) by the CPU 32, the bus arbiter 37 The arbiter 37 gives the bus master 36 the bus ownership by the bus ownership permission GNT1 #. The bus master 36 acquires the bus ownership and performs the write cycle (B-1Wr). The bus access in this write cycle is performed at the timing shown in, for example, FIG. 4 (A) or FIG. 5 (A). Since the bus access in this write cycle has already been described in detail, the description is omitted here. By the end of the write cycle, the bus master 36 may have issued the next bus ownership request.
【0087】上述のように、バス所有許可GNT0#及
びGNT1#とバス制御動作とは密接な関係があり、同
期が取られる必要がある。しかし、バス所有要求REQ
0#、REQ1#、及びバス所有権確定動作と、バス制
御動作とは、同期がとられていなくてもよい。As described above, the bus ownership permission GNT0 # and GNT1 # are closely related to the bus control operation and need to be synchronized. However, the bus ownership request REQ
0 #, REQ1 #, and the bus ownership determination operation need not be synchronized with the bus control operation.
【0088】図15に示した例では、CPU32がリー
ドアクセス、バスマスタ36がライトアクセスを行った
場合を示しているが、もちろん、いずれのバスサイクル
においても、リードアクセス、ライトアクセスのいずれ
を行ってもよい。また、リードアクセス、ライトアクセ
スのバスタイミングは、図4,図5に示したバスタイミ
ングに限らず、図10に示したように一部のバス制御線
23を用いない場合や、図12に示したようにバースト
アクセスが行われる場合、あるいは図13に示したよう
に同じバスサイクル中で複数のデバイスがアクセスされ
る場合など、種々のシステム条件に対応したバスタイミ
ングであってよい。The example shown in FIG. 15 shows a case where the CPU 32 performs a read access and the bus master 36 performs a write access. Of course, in any bus cycle, either the read access or the write access is performed. Is also good. Further, the bus timings of the read access and the write access are not limited to the bus timings shown in FIGS. 4 and 5, but may be a case where some bus control lines 23 are not used as shown in FIG. For example, the bus timing may correspond to various system conditions, such as when a burst access is performed, or when a plurality of devices are accessed in the same bus cycle as shown in FIG.
【0089】図16は、本発明のバス制御装置の第3の
実施の形態を示すブロック図である。図中、図1,図2
と同様の部分に同じ符号を付してある。この第3の実施
の形態では、複数のバス制御線23に接続される場合を
想定しており、各バス制御線23ごとに、アクセスタイ
ミング選択回路12,バスタイミング発生シーケンサ1
3,バス制御線選択部14を有し、アクセスタイミング
規定レジスタ群11を共通して用いる構成を示してい
る。なお、上述の第1の実施の形態と同様に、バス制御
線選択部14を、全部あるいは一部のバス制御線23に
対して設けない構成であってもよい。FIG. 16 is a block diagram showing a third embodiment of the bus control device according to the present invention. In the figures, FIGS. 1 and 2
The same reference numerals are given to the same parts as. In the third embodiment, it is assumed that a plurality of bus control lines 23 are connected, and an access timing selection circuit 12 and a bus timing generation sequencer 1
3, a configuration having a bus control line selection unit 14 and commonly using the access timing definition register group 11 is shown. As in the first embodiment, the bus control line selection unit 14 may not be provided for all or some of the bus control lines 23.
【0090】アクセスタイミング規定レジスタ群11
は、2つのアクセスタイミング選択回路12のいずれか
らかアクセスタイミングレジスタ選択信号21を受け取
ると、選択されたアクセスタイミングを規定した設定値
の組をタイミング指定信号22として、アクセスタイミ
ングレジスタ選択信号21を発したアクセスタイミング
選択回路12に対応するバスタイミング発生シーケンサ
13に出力する。そして、アクセスタイミング規定レジ
スタ群11からタイミング指定信号22を受け取ったバ
スタイミング発生シーケンサ13がバスサイクルを作成
して基本タイミング信号26を対応するバス制御線選択
部14に送り、バス制御線23に制御信号が出力される
ことになる。Access timing definition register group 11
When the access timing register selection signal 21 is received from one of the two access timing selection circuits 12, the access timing register selection signal 21 is issued using the set of set values defining the selected access timing as the timing designation signal 22. It outputs to the bus timing generation sequencer 13 corresponding to the selected access timing selection circuit 12. Then, the bus timing generation sequencer 13 that has received the timing designation signal 22 from the access timing regulation register group 11 creates a bus cycle, sends the basic timing signal 26 to the corresponding bus control line selector 14, and controls the bus control line 23. A signal will be output.
【0091】この第3の実施の形態によれば、図1や図
2に示した本発明のバス制御装置の第1,第2の実施の
形態を複数設けた構成に比べ、アクセスタイミング規定
レジスタ群11を共通化した分だけ回路規模を小型化す
ることが可能である。なお、図16に示した例では、2
つのバスに接続される例を示したが、3つ以上のバスに
接続される場合についても同様である。また、複数のバ
ス制御線23は、同一のバスに接続され、バスアービタ
ーによってバス所有権が与えられる構成であってもよ
い。According to the third embodiment, compared to the configuration in which the first and second embodiments of the bus control device of the present invention shown in FIG. 1 and FIG. The circuit size can be reduced by the amount of sharing the group 11. In the example shown in FIG.
Although an example of connection to three buses has been shown, the same applies to a case of connection to three or more buses. Further, the plurality of bus control lines 23 may be connected to the same bus, and may be given bus ownership by a bus arbiter.
【0092】図17は、本発明のバス制御装置の第4の
実施の形態を示すブロック図である。図中、図1,図2
と同様の部分には同じ符号を付して説明を省略する。1
5はバス選択部、28はバス選択信号である。この第4
の実施の形態においても、複数のバス制御線23に接続
される場合を想定しており、各バス制御線23に共通し
て、アクセスタイミング規定レジスタ群11,アクセス
タイミング選択回路12,バスタイミング発生シーケン
サ13を有し、バス選択部15によって制御信号を出力
するバス制御線23を選択する例を示している。なお、
上述の第2の実施の形態と同様に、バス制御線選択部1
4を、全部あるいは一部のバス制御線23に対して、あ
るいは共通して設けた構成であってもよい。FIG. 17 is a block diagram showing a fourth embodiment of the bus control device according to the present invention. In the figures, FIGS. 1 and 2
The same parts as those described above are denoted by the same reference numerals and description thereof will be omitted. 1
5 is a bus selection unit, and 28 is a bus selection signal. This fourth
Also in the embodiment, it is assumed that the bus control lines 23 are connected to a plurality of bus control lines 23. The access timing definition register group 11, the access timing selection circuit 12, the bus timing generation circuit An example in which a bus control line 23 having a sequencer 13 and outputting a control signal by a bus selection unit 15 is selected is shown. In addition,
As in the second embodiment, the bus control line selection unit 1
4 may be provided for all or some of the bus control lines 23 or in common.
【0093】アクセスタイミング選択回路12は、アク
セスするデバイスが接続されているバスを認識し、バス
選択信号28をバス選択部15に対して送出する。バス
選択部15は、アクセスタイミング選択回路12からバ
ス選択信号28を受け、バス制御線23を選択して、バ
スタイミング発生シーケンサ13で作成したバスサイク
ルに応じた制御信号を選択したバス制御線23に出力す
る。The access timing selection circuit 12 recognizes the bus to which the device to be accessed is connected, and sends a bus selection signal 28 to the bus selection unit 15. The bus selection unit 15 receives the bus selection signal 28 from the access timing selection circuit 12, selects the bus control line 23, and selects a control signal according to the bus cycle generated by the bus timing generation sequencer 13. Output to
【0094】この第4の実施の形態によれば、同時に複
数のバスに対してアクセスすることはできないが、小さ
な回路規模で複数のバスに接続された入出力装置に対し
て最適なタイミングでアクセスすることができる。な
お、バス選択部15で選択するバスの数は2つに限ら
ず、3つ以上のバスを選択するように構成してもよい。According to the fourth embodiment, it is impossible to access a plurality of buses at the same time. can do. The number of buses selected by the bus selection unit 15 is not limited to two, and may be configured to select three or more buses.
【0095】図18は、本発明のバス制御装置の第3ま
たは第4の実施の形態を用いたシステムの一例を示す構
成図である。図中、図14と同様の部分には同じ符号を
付して説明を省略する。44は二次アドレスバス、45
は二次データバス、46は二次コントロールバス、51
はバス制御部である。バスマスタ36は、アドレスバス
41、データバス42、及びコントロールバス43で構
成される一次バスと、二次アドレスバス44、二次デー
タバス45、及び二次コントロールバス46で構成され
る二次バスに接続され、それぞれを制御している。バス
マスタ36はバス制御部51を有している。バス制御部
51は、図16,図17に本発明のバス制御装置の第
3,第4の実施の形態として示したものである。FIG. 18 is a block diagram showing an example of a system using the third or fourth embodiment of the bus control device of the present invention. In the figure, the same parts as those in FIG. 14 are denoted by the same reference numerals, and description thereof will be omitted. 44 is a secondary address bus, 45
Is a secondary data bus, 46 is a secondary control bus, 51
Is a bus control unit. The bus master 36 has a primary bus composed of an address bus 41, a data bus 42, and a control bus 43, and a secondary bus composed of a secondary address bus 44, a secondary data bus 45, and a secondary control bus 46. Connected and controlling each. The bus master 36 has a bus control unit 51. The bus control unit 51 is shown in FIGS. 16 and 17 as the third and fourth embodiments of the bus control device of the present invention.
【0096】バス制御部51は、例えば図16や図17
に示した本発明の構成を有しているので、一次バスと二
次バスに対して、それぞれバスアクセスを行うことがで
きる。それぞれのバスアクセス時のタイミング等は、上
述の各例と同様である。もちろん、バーストアクセスを
行うこともできる。なお、図18では一次バスにメモリ
33のみ、二次バスにI/Oデバイス38のみが接続さ
れているが、これに限らず、各バスに複数の入出力装置
が接続されていても、同様にバスアクセスを行うことが
できる。この場合、図13に示したような1回のバスサ
イクル中でデータ転送を行うアクセス方式を適用するこ
とも可能である。The bus control unit 51 is provided, for example, as shown in FIGS.
Since the present invention has the configuration of the present invention, the bus access can be made to the primary bus and the secondary bus. The timing at the time of each bus access and the like are the same as those in the above-described examples. Of course, burst access can also be performed. In FIG. 18, only the memory 33 is connected to the primary bus, and only the I / O device 38 is connected to the secondary bus. However, the present invention is not limited to this. Can access the bus. In this case, an access method for performing data transfer in one bus cycle as shown in FIG. 13 can be applied.
【0097】図18では、バスマスタ36によりバスア
クセスを行っているが、バスマスタ36の代わりに、複
数のバスに接続できるCPU32が接続されていてもよ
い。もちろん、図14に示したシステム例のように、バ
スマスタ36とCPU32が同じバスに接続されている
システム構成も可能である。さらに、バスマスタ36中
のバス制御部51が有する2系統のバス制御線23が同
じバスに接続され、バスアービターによってバス所有権
の制御を行うように構成してもよい。In FIG. 18, the bus is accessed by the bus master 36, but a CPU 32 that can be connected to a plurality of buses may be connected instead of the bus master 36. Of course, a system configuration in which the bus master 36 and the CPU 32 are connected to the same bus as in the system example shown in FIG. 14 is also possible. Furthermore, two bus control lines 23 of the bus control unit 51 in the bus master 36 may be connected to the same bus, and the bus arbiter may control the ownership of the bus.
【0098】また、図18では本発明のバス制御装置の
第3,第4の実施の形態を用いたシステムとして説明し
たが、例えば本発明の第1,第2の実施の形態として示
したバス制御装置を、それぞれのバスに対して複数設け
た構成、すなわちバスマスタ36に複数のバス制御部を
有する構成であってもよい。In FIG. 18, a system using the third and fourth embodiments of the bus control device of the present invention has been described. However, for example, the bus control device shown as the first and second embodiments of the present invention. A configuration in which a plurality of control devices are provided for each bus, that is, a configuration in which the bus master 36 has a plurality of bus control units may be employed.
【0099】以上、本発明のバス制御装置を用いたいく
つかのシステム構成について説明した。これらのシステ
ムは、例えば1つの半導体デバイス上に形成することも
可能である。以下、半導体デバイス上にシステムを形成
する場合について、いくつかの例を示す。In the foregoing, some system configurations using the bus control device of the present invention have been described. These systems can be formed, for example, on one semiconductor device. Hereinafter, several examples will be described for the case where a system is formed on a semiconductor device.
【0100】図19は、本発明のバス制御装置を用いて
半導体デバイス上に形成したシステムの一例を示す構成
図である。図中、61,62は半導体デバイス、71は
内部アドレスバス、72は内部データバス、73は内部
コントロールバス、81はバス制御部、82はCPU
部、83はメモリ部、84はI/O部、85はバッファ
である。FIG. 19 is a block diagram showing an example of a system formed on a semiconductor device using the bus control device of the present invention. In the figure, 61 and 62 are semiconductor devices, 71 is an internal address bus, 72 is an internal data bus, 73 is an internal control bus, 81 is a bus control unit, and 82 is a CPU.
Unit, 83 is a memory unit, 84 is an I / O unit, and 85 is a buffer.
【0101】この例は、図3に示したシステム例に対応
するものであり、CPU部82、メモリ部83、I/O
部84はそれぞれ図3におけるCPU32、メモリ3
3、I/Oデバイス34に対応する部分を半導体デバイ
ス61の内部要素として形成したものである。また、バ
ス制御部81も図3におけるバス制御部31に対応する
ものであり、本発明の第1,第2の実施の形態として示
したバス制御装置である。This example corresponds to the system example shown in FIG. 3, and includes a CPU section 82, a memory section 83, an I / O
The unit 84 corresponds to the CPU 32 and the memory 3 in FIG.
3. A portion corresponding to the I / O device 34 is formed as an internal element of the semiconductor device 61. Further, a bus control unit 81 also corresponds to the bus control unit 31 in FIG. 3 and is a bus control device shown as the first or second embodiment of the present invention.
【0102】CPU部82、メモリ部83、I/O部8
4は、内部アドレスバス71、内部データバス72、及
び内部コントロールバス73に接続されており、バス制
御部81により内部コントロールバス73のバス制御線
を制御し、メモリ部83,I/O部84に対するバスア
クセスを行うことができる。このとき、上述のようにそ
れぞれのアクセス対象に対応したアクセスタイミングを
規定する設定値に基づいてバスアクセスを行うので、そ
れぞれのアクセス対象に最適なタイミングでバスアクセ
スを行うことができる。なお、バスアクセスの動作は例
えば図3に示したシステム例などと同様であるので、こ
こでは説明を省略する。CPU 82, memory 83, I / O 8
4 is connected to an internal address bus 71, an internal data bus 72, and an internal control bus 73, controls a bus control line of the internal control bus 73 by a bus control unit 81, and stores a memory unit 83 and an I / O unit 84. Bus access can be performed. At this time, since the bus access is performed based on the set value that defines the access timing corresponding to each access target as described above, the bus access can be performed at the optimal timing for each access target. The operation of the bus access is the same as that of the system example shown in FIG. 3, for example, and the description is omitted here.
【0103】図19(A)に示す半導体デバイス61で
は、内部アドレスバス71、内部データバス72、及び
内部コントロールバス73を半導体デバイス61の内部
バスにのみに適応した例を示している。また、図19
(B)に示す半導体デバイス62は、内部アドレスバス
71、内部データバス72、及び内部コントロールバス
73を、バッファ85を介して、アドレスバス41、デ
ータバス42、及びコントロールバス43からなる外部
バスと併用した例を示している。内部バスを外部バスと
併用する場合、全ての信号線を併用しなくてもよい。In the semiconductor device 61 shown in FIG. 19A, an example in which the internal address bus 71, the internal data bus 72, and the internal control bus 73 are applied only to the internal bus of the semiconductor device 61 is shown. FIG.
The semiconductor device 62 shown in (B) connects an internal address bus 71, an internal data bus 72, and an internal control bus 73 to an external bus including an address bus 41, a data bus 42, and a control bus 43 via a buffer 85. An example in which both are used is shown. When the internal bus is used together with the external bus, not all signal lines need to be used together.
【0104】図20は、本発明のバス制御装置を用いて
半導体デバイス上に形成したシステムの別の例を示す構
成図である。図中、図19と同様の部分には同じ符号を
付して説明を省略する。63は半導体デバイス、74は
内部二次アドレスバス、75は内部二次データバス、7
6は内部二次コントロールバス、86はバス制御部、8
7はバスマスタ部、88はI/O部、89はバスアービ
ター部、90はバッファである。FIG. 20 is a block diagram showing another example of a system formed on a semiconductor device using the bus control device of the present invention. In the figure, the same parts as those in FIG. 19 are denoted by the same reference numerals, and description thereof will be omitted. 63 is a semiconductor device, 74 is an internal secondary address bus, 75 is an internal secondary data bus, 7
6 is an internal secondary control bus, 86 is a bus control unit, 8
7 is a bus master unit, 88 is an I / O unit, 89 is a bus arbiter unit, and 90 is a buffer.
【0105】この例は、図14に示したシステム例およ
び図18に示したシステム例を元にして複数バスに接続
する半導体デバイスの構成例を示している。CPU部8
2、メモリ部83、I/O部84、バスアービター部8
9はそれぞれ図14におけるCPU32、メモリ33、
I/Oデバイス34、バスアービター37に対応する部
分を半導体デバイス63の内部要素として形成したもの
である。また、バスマスタ部87、I/O部88はそれ
ぞれ図18におけるバスマスタ36、I/Oデバイス3
8に対応する部分を半導体デバイス63の内部要素とし
て形成したものである。なお、バス制御部81は図14
におけるバス制御部31に対応するものであり、本発明
の第1,第2の実施の形態として示したバス制御装置で
ある。また、バス制御部86は図18におけるバス制御
部51に対応するものであり、本発明の第3,第4の実
施の形態として示したバス制御装置である。This example shows a configuration example of a semiconductor device connected to a plurality of buses based on the system example shown in FIG. 14 and the system example shown in FIG. CPU unit 8
2, memory unit 83, I / O unit 84, bus arbiter unit 8
9 are the CPU 32, the memory 33,
A portion corresponding to the I / O device 34 and the bus arbiter 37 is formed as an internal element of the semiconductor device 63. Further, the bus master unit 87 and the I / O unit 88 correspond to the bus master 36 and the I / O device 3 in FIG.
8 is formed as an internal element of the semiconductor device 63. Note that the bus control unit 81
Corresponds to the bus control unit 31 in the first embodiment, and is a bus control device shown as the first and second embodiments of the present invention. A bus control unit 86 corresponds to the bus control unit 51 in FIG. 18, and is a bus control device shown as the third or fourth embodiment of the present invention.
【0106】CPU部82はバス制御部81を有してお
り、内部アドレスバス71、内部データバス72、及び
内部コントロールバス73で構成される内部一次バスに
接続され、バス制御を行っている。また、バスマスタ部
87は複数のバスを制御可能なバス制御部86を有して
おり、内部アドレスバス71、内部データバス72、及
び内部コントロールバス73で構成される内部一次バス
と、内部二次アドレスバス74、内部二次データバス7
5、及び内部二次コントロールバス76で構成される内
部二次バスに接続され、それぞれを制御している。な
お、バス制御部81及びバス制御部86におけるバスア
クセスの動作は、図14,図18に示したシステムと同
様であるのでここでは説明を省略する。The CPU section 82 has a bus control section 81, and is connected to an internal primary bus composed of an internal address bus 71, an internal data bus 72, and an internal control bus 73, and controls the bus. The bus master unit 87 has a bus control unit 86 capable of controlling a plurality of buses. The bus master unit 87 has an internal primary bus composed of an internal address bus 71, an internal data bus 72, and an internal control bus 73, and an internal secondary bus. Address bus 74, internal secondary data bus 7
5 and an internal secondary control bus 76 to control each of them. The bus access operation of the bus control unit 81 and the bus control unit 86 is the same as that of the system shown in FIGS. 14 and 18, and the description is omitted here.
【0107】内部一次バスはCPU部82のバス制御部
81とバスマスタ部87のバス制御部86によってアク
セスされる。そのため、バスアービター部89によって
内部一次バスの所有権を制御している。このときのバス
所有権の制御についても、図14に示したシステムと同
様であるので説明を省略する。The internal primary bus is accessed by the bus control unit 81 of the CPU unit 82 and the bus control unit 86 of the bus master unit 87. Therefore, the bus arbiter 89 controls the ownership of the internal primary bus. The control of the bus ownership at this time is the same as that of the system shown in FIG.
【0108】複数の内部バスを有する半導体デバイスに
おいては、それぞれの内部バスのうち、すべてあるいは
一部を外部バスと併用してもよい。例えば、図20に示
した構成において、内部二次アドレスバス74、内部二
次データバス75、及び内部二次コントロールバス76
で構成される内部二次バスを、バッファ90を介して、
二次アドレスバス44、二次データバス45、及び二次
コントロールバス46で構成される外部二次バスと接続
して併用している。また、さらに内部アドレスバス7
1、内部データバス72、及び内部コントロールバス7
3で構成される内部一次バスも、バッファ85を介し
て、アドレスバス41、データバス42、及びコントロ
ールバス43で構成される外部バスと接続して併用して
いる。もちろん図20に示す構成において、一方あるい
は両方を外部バスと接続しない構成でもよい。In a semiconductor device having a plurality of internal buses, all or some of the internal buses may be used together with an external bus. For example, in the configuration shown in FIG. 20, the internal secondary address bus 74, the internal secondary data bus 75, and the internal secondary control bus 76
Through the buffer 90,
The secondary address bus 44, the secondary data bus 45, and the secondary control bus 46 are connected to and used together with an external secondary bus. Further, the internal address bus 7
1. Internal data bus 72 and internal control bus 7
The internal primary bus 3 is also connected to an external bus composed of the address bus 41, the data bus 42, and the control bus 43 via the buffer 85, and is also used. Of course, in the configuration shown in FIG. 20, one or both may not be connected to the external bus.
【0109】なお、CPU部82、メモリ部83、I/
O部84,88などの接続個数やいずれのバスに接続す
るかは任意である。また、バスアービター部89の実装
の有無も任意である。もちろん、図14と同様の構成、
あるいは図18と同様の構成を半導体デバイス上に形成
することもできる。The CPU 82, the memory 83, the I / O
The number of O-ports 84 and 88 and the number of connected buses are arbitrary. The presence or absence of the bus arbiter unit 89 is optional. Of course, the same configuration as FIG.
Alternatively, a configuration similar to that of FIG. 18 can be formed on a semiconductor device.
【0110】また、バスマスタ部87に設けるバス制御
部86として、本発明の第1,第2の実施の形態で示し
たバス制御装置を複数設けてもよい。あるいは、CPU
部82に設けたバス制御部81とバスマスタ87に設け
たバス制御部86を、本発明の第3,第4の実施の形態
で示したバス制御装置により統合してもよい。この場
合、3個のバスを1つのバス制御部で制御可能になる。
一般に、CPU部やバスマスタ部が複数存在し、バス制
御を行う部分が多数存在する場合、そのすべてあるいは
一部について本発明の第3,第4の実施の形態で示した
バス制御装置により統合することが可能である。Further, as the bus control unit 86 provided in the bus master unit 87, a plurality of bus control devices shown in the first and second embodiments of the present invention may be provided. Alternatively, CPU
The bus control unit 81 provided in the unit 82 and the bus control unit 86 provided in the bus master 87 may be integrated by the bus control device shown in the third and fourth embodiments of the present invention. In this case, three buses can be controlled by one bus control unit.
In general, when there are a plurality of CPU units and bus master units and there are a large number of bus control units, all or some of them are integrated by the bus control devices described in the third and fourth embodiments of the present invention. It is possible.
【0111】[0111]
【発明の効果】以上の説明から明らかなように、本発明
によれば、それぞれのアクセス対象に応じたアクセスタ
イミングを規定する設定値に従ってバスアクセスを行う
ので、微細なタイミング制御が可能になり、より最適な
バスサイクルを作成して効率のよいバス制御を行うこと
ができる。また、アクセスタイミングを規定する設定値
を変更するだけでバスアクセスのタイミングを変更する
ことができ、また新規の追加も容易である。さらに、マ
イクロプロセッサあるいはバスマスタなどの内部動作周
波数が変更されても、アクセスタイミングを規定する設
定値を変更するだけで対応が可能である。As is apparent from the above description, according to the present invention, since the bus access is performed according to the set value that defines the access timing according to each access target, fine timing control becomes possible. A more optimal bus cycle can be created and efficient bus control can be performed. Also, the bus access timing can be changed only by changing the set value that defines the access timing, and new addition is easy. Further, even if the internal operating frequency of the microprocessor or the bus master is changed, it is possible to cope only by changing the set value that defines the access timing.
【0112】本発明のバス制御装置を用いることによ
り、上述のように各種のアクセス対象に対して適用可能
であるので、各アクセス対象のアクセスタイミングごと
にバス制御装置を設ける必要がなくなり、小さい回路規
模でシステムを構築することができる。さらに、複数の
バスに対して、あるいは同一のバスに対して、複数のバ
スアクセスを行う場合でも、アクセスタイミングを規定
する設定値を共通して用いることが可能であり、構成が
複雑になっても回路規模を抑えることができる。本発明
によれば、上述のように各種の効果がある。By using the bus control device of the present invention, the present invention can be applied to various types of access targets as described above. Therefore, it is not necessary to provide a bus control device for each access timing of each access target, and a small circuit A system can be built on a scale. Further, even when performing a plurality of bus accesses to a plurality of buses or to the same bus, it is possible to commonly use a set value that defines the access timing, and the configuration becomes complicated. Can also reduce the circuit scale. According to the present invention, there are various effects as described above.
【図1】 本発明のバス制御装置の第1の実施の形態を
示すブロック図である。FIG. 1 is a block diagram illustrating a first embodiment of a bus control device according to the present invention.
【図2】 本発明のバス制御装置の第2の実施の形態を
示すブロック図である。FIG. 2 is a block diagram showing a second embodiment of the bus control device of the present invention.
【図3】 本発明のバス制御装置の第1または第2の実
施の形態を用いたシステムの第1の例を示す構成図であ
る。FIG. 3 is a configuration diagram illustrating a first example of a system using the bus control device according to the first or second embodiment of the present invention;
【図4】 本発明のバス制御装置の第1または第2の実
施の形態を用いたシステムの第1の例におけるメモリア
クセスあるいはI/Oデバイスアクセス時のバス制御線
23の動作タイミングの一例を示すタイミングチャート
である。FIG. 4 shows an example of an operation timing of a bus control line 23 at the time of memory access or I / O device access in a first example of a system using the bus control device according to the first or second embodiment of the present invention. It is a timing chart shown.
【図5】 本発明のバス制御装置の第1または第2の実
施の形態を用いたシステムの第1の例においてバス制御
部31内のバスタイミングシーケンサ13が作成する基
本バスタイミングチャートおよびアクセスタイミング規
定レジスタ群に設定されるアクセスタイミング規定ポイ
ントの一例の説明図である。FIG. 5 is a basic bus timing chart and access timing created by a bus timing sequencer 13 in a bus control unit 31 in a first example of a system using the first or second embodiment of the bus control device of the present invention. FIG. 4 is an explanatory diagram of an example of an access timing definition point set in a definition register group.
【図6】 バスクロックを用いた場合のバスタイミング
制御の一例と、より高速の内部クロックを用いた場合の
バスタイミング制御の一例の比較図である。FIG. 6 is a comparison diagram of an example of bus timing control using a bus clock and an example of bus timing control using a higher-speed internal clock.
【図7】 アクセスタイミング規定レジスタ群11に設
定するアクセスタイミングを規定する設定値の一例の説
明図である。FIG. 7 is an explanatory diagram of an example of a set value that defines an access timing set in an access timing definition register group 11;
【図8】 本発明のバス制御装置の第1または第2の実
施の形態を用いたシステムの第1の例におけるアクセス
タイミング規定レジスタ群に設定されるアクセスタイミ
ング規定ポイントの別の例の説明図である。FIG. 8 is an explanatory diagram of another example of the access timing definition point set in the access timing definition register group in the first example of the system using the first or second embodiment of the bus control device of the present invention. It is.
【図9】 アクセスタイミング規定レジスタ群11に設
定するアクセスタイミングを規定する設定値の別の例の
説明図である。FIG. 9 is an explanatory diagram of another example of a set value that defines an access timing set in the access timing definition register group 11;
【図10】 本発明のバス制御装置の第1または第2の
実施の形態を用いたシステムの第1の例においてバス制
御部31内のバスタイミングシーケンサ13が作成する
別のバスタイミングチャートである。FIG. 10 is another bus timing chart created by the bus timing sequencer 13 in the bus control unit 31 in the first example of the system using the bus control device according to the first or second embodiment of the present invention. .
【図11】 アクセスタイミング規定レジスタ群11に
設定するアクセスタイミングを規定する設定値のさらに
別の例の説明図である。FIG. 11 is an explanatory diagram of still another example of a set value that defines an access timing set in the access timing definition register group 11;
【図12】 本発明のバス制御装置の第1または第2の
実施の形態を用いたシステムの第1の例においてバス制
御部31内のバスタイミングシーケンサ13が作成する
バーストアクセス時の一例を示すバスタイミングチャー
トである。FIG. 12 shows an example of a burst access created by the bus timing sequencer 13 in the bus control unit 31 in the first example of the system using the bus control device according to the first or second embodiment of the present invention. 6 is a bus timing chart.
【図13】 本発明のバス制御装置の第1または第2の
実施の形態を用いたシステムの第1の例において複数の
デバイスを同時にアクセスする場合にバス制御部31内
のバスタイミングシーケンサ13が作成するバスタイミ
ングの一例を示すタイミングチャートである。FIG. 13 is a block diagram showing the bus timing sequencer 13 in the bus control unit 31 when a plurality of devices are simultaneously accessed in the first example of the system using the first or second embodiment of the bus control device of the present invention. 6 is a timing chart showing an example of a bus timing to be created.
【図14】 本発明のバス制御装置の第1または第2の
実施の形態を用いたシステムの第2の例を示す構成図で
ある。FIG. 14 is a configuration diagram illustrating a second example of a system using the first or second embodiment of the bus control device of the present invention.
【図15】 本発明のバス制御装置の第1または第2の
実施の形態を用いたシステムの第2の例におけるバス制
御動作の一例を示すタイミングチャートである。FIG. 15 is a timing chart showing an example of a bus control operation in a second example of the system using the bus control device according to the first or second embodiment of the present invention.
【図16】 本発明のバス制御装置の第3の実施の形態
を示すブロック図である。FIG. 16 is a block diagram showing a third embodiment of the bus control device of the present invention.
【図17】 本発明のバス制御装置の第4の実施の形態
を示すブロック図である。FIG. 17 is a block diagram showing a fourth embodiment of the bus control device of the present invention.
【図18】 本発明のバス制御装置の第3または第4の
実施の形態を用いたシステムの一例を示す構成図であ
る。FIG. 18 is a configuration diagram illustrating an example of a system using a bus control device according to the third or fourth embodiment of the present invention.
【図19】 本発明のバス制御装置を用いて半導体デバ
イス上に形成したシステムの一例を示す構成図である。FIG. 19 is a configuration diagram showing an example of a system formed on a semiconductor device using the bus control device of the present invention.
【図20】 本発明のバス制御装置を用いて半導体デバ
イス上に形成したシステムの別の例を示す構成図であ
る。FIG. 20 is a configuration diagram showing another example of a system formed on a semiconductor device using the bus control device of the present invention.
11…アクセスタイミング規定レジスタ群、12…アク
セスタイミング選択回路、13…バスタイミング発生シ
ーケンサ、14…バス制御線選択部、15…バス選択
部、21…アクセスタイミングレジスタ選択信号、22
…タイミング指定信号、23…バス制御線、24…アド
レス信号、25…選択制御信号、26…基本タイミング
信号、27…バス制御線選択信号、28…バス選択信
号、31,35…バス制御部、32…CPU、33…メ
モリ、34,38…I/Oデバイス、36…バスマス
タ、37…バスアービター、41…アドレスバス、42
…データバス、43…コントロールバス、44…二次ア
ドレスバス、45…二次データバス、46…二次コント
ロールバス、51…バス制御部、61,62,63…半
導体デバイス、71…内部アドレスバス、72…内部デ
ータバス、73…内部コントロールバス、74…内部二
次アドレスバス、75…内部二次データバス、76…内
部二次コントロールバス、81,86…バス制御部、8
2…CPU部、83…メモリ部、84,88…I/O
部、85,90…バッファ、87…バスマスタ部、89
…バスアービター部。11: access timing definition register group, 12: access timing selection circuit, 13: bus timing generation sequencer, 14: bus control line selection unit, 15: bus selection unit, 21: access timing register selection signal, 22
.. Timing designation signal, 23 bus control line, 24 address signal, 25 selection control signal, 26 basic timing signal, 27 bus control line selection signal, 28 bus selection signal, 31, 35 bus control unit, 32 CPU, 33 memory, 34, 38 I / O device, 36 bus master, 37 bus arbiter, 41 address bus, 42
... data bus, 43 ... control bus, 44 ... secondary address bus, 45 ... secondary data bus, 46 ... secondary control bus, 51 ... bus control unit, 61, 62, 63 ... semiconductor device, 71 ... internal address bus 72 internal data bus 73 internal control bus 74 internal secondary address bus 75 internal secondary data bus 76 internal secondary control bus 81 and 86 bus control unit 8
2 CPU unit 83 memory unit 84 88 I / O
Section, 85, 90 ... buffer, 87 ... bus master section, 89
… Bus arbiter section.
Claims (26)
該バスをアクセスするバス制御装置において、アクセス
タイミングを規定する設定値を複数組保持するアクセス
タイミング規定手段と、該アクセスタイミング規定手段
に保持されている設定値の組のうちのいずれかを選択す
るアクセスタイミング選択手段と、該アクセスタイミン
グ選択手段により選択された設定値の組をもとにバスサ
イクルを作成するバスタイミング発生手段を有すること
を特徴とするバス制御装置。1. A bus controller connected to a bus and accessing the bus in accordance with a bus cycle, an access timing defining means for holding a plurality of sets of setting values for defining an access timing, and an access timing defining means holding the set value. Access timing selecting means for selecting any of a set of setting values, and bus timing generating means for generating a bus cycle based on the set of setting values selected by the access timing selecting means. And a bus control device.
該バスをアクセスするバス制御装置において、アクセス
タイミングを規定する設定値を複数組保持するアクセス
タイミング規定手段と、該アクセスタイミング規定手段
に保持されている設定値の組のうちのいずれかを選択す
る複数のアクセスタイミング選択手段と、対応する前記
アクセスタイミング選択手段により選択された設定値の
組をもとにバスサイクルを作成する複数のバスタイミン
グ発生手段を有することを特徴とするバス制御装置。2. A bus control device connected to a bus and accessing the bus in accordance with a bus cycle, comprising: an access timing defining means for holding a plurality of sets of setting values for defining an access timing; A plurality of access timing selecting means for selecting any of a set of set values, and a plurality of bus timing generating means for generating a bus cycle based on the set of set values selected by the corresponding access timing selecting means. A bus control device comprising means.
うちバスタイミングを制御する制御対象バスに対して、
バスサイクルに従ってアクセスするバス制御装置におい
て、アクセスタイミングを規定する設定値を複数組保持
するアクセスタイミング規定手段と、前記制御対象バス
に対応して設けられ前記アクセスタイミング規定手段に
保持されている設定値の組のうちのいずれかを選択する
複数のアクセスタイミング選択手段と、対応する前記ア
クセスタイミング選択手段により選択された設定値の組
をもとにバスサイクルを作成する複数のバスタイミング
発生手段を有することを特徴とするバス制御装置。3. A control target bus which is connected to a plurality of buses and controls a bus timing among the plurality of buses.
In a bus control device that accesses according to a bus cycle, an access timing defining means for holding a plurality of sets of setting values for defining an access timing, and a set value provided for the controlled bus and held by the access timing defining means And a plurality of bus timing generating means for generating a bus cycle based on the set of setting values selected by the corresponding access timing selecting means. A bus control device, characterized in that:
うちバスタイミングを制御する制御対象バスに対して、
バスサイクルに従ってアクセスするバス制御装置におい
て、アクセスタイミングを規定する設定値を複数組保持
するアクセスタイミング規定手段と、該アクセスタイミ
ング規定手段に保持されている設定値の組のうちのいず
れかを選択するアクセスタイミング選択手段と、該アク
セスタイミング選択手段により選択された設定値の組を
もとにバスサイクルを作成するバスタイミング発生手段
と、前記制御対象バスのうち前記バスタイミング発生手
段によって作成されたバスサイクルに従ってアクセスす
るバスを選択するバス選択手段を有することを特徴とす
るバス制御装置。4. A control target bus which is connected to a plurality of buses and controls a bus timing among the plurality of buses.
In a bus control device that accesses according to a bus cycle, an access timing defining means for holding a plurality of sets of setting values for defining access timing, and one of a set of setting values held in the access timing defining means is selected. Access timing selecting means, bus timing generating means for generating a bus cycle based on a set of setting values selected by the access timing selecting means, and a bus generated by the bus timing generating means among the controlled buses A bus control device comprising bus selection means for selecting a bus to be accessed according to a cycle.
イミング発生手段で作成したバスサイクルに従って制御
するバス制御線選択手段を有し、前記アクセスタイミン
グ選択手段は、前記バスタイミング発生手段で作成した
バスサイクルに従って制御すべき制御線を前記バス制御
線選択手段に選択させることを特徴とする請求項1ない
し請求項4のいずれか1項に記載のバス制御装置。5. A bus control line selecting means for controlling a selected control line according to a bus cycle created by said bus timing generating means, wherein said access timing selecting means is created by said bus timing generating means. 5. The bus control device according to claim 1, wherein the bus control line selecting means selects a control line to be controlled in accordance with a bus cycle.
クセスタイミングを規定する設定値を指定テーブルとし
て保持し、前記アクセスタイミング選択手段は、前記指
定テーブルの中から設定値の組を選択することを特徴と
する請求項1ないし請求項5のいずれか1項に記載のバ
ス制御装置。6. The access timing defining unit holds a set value defining an access timing as a designation table, and the access timing selection unit selects a set of set values from the designated table. The bus control device according to any one of claims 1 to 5, wherein
記設定値として、バスサイクル開始位置を基準として、
各バス制御線の変化点のタイミングを規定していること
を特徴とする請求項1ないし請求項6のいずれか1項に
記載のバス制御装置。7. The access timing defining means according to claim 1, wherein said set value is determined based on a bus cycle start position.
7. The bus control device according to claim 1, wherein a timing of a change point of each bus control line is defined.
記設定値として、いずれかのバス制御線の変化点間のタ
イミングを規定していることを特徴とする請求項1ない
し請求項6のいずれか1項に記載のバス制御装置。8. The apparatus according to claim 1, wherein said access timing defining means defines, as the set value, a timing between transition points of any one of the bus control lines. The bus control device according to the paragraph.
スアクセス時のアドレスデータによって、前記アクセス
タイミング規定手段に保持されている設定値の組のうち
のいずれかを選択することを特徴とする請求項1ないし
請求項8のいずれか1項に記載のバス制御装置。9. The access timing selecting means selects one of a set of set values held in the access timing defining means according to address data at the time of bus access. The bus control device according to claim 8.
外部からの選択制御信号によって、前記アクセスタイミ
ング規定手段に保持されている設定値の組のうちのいず
れかを選択することを特徴とする請求項1ないし請求項
8のいずれか1項に記載のバス制御装置。10. The access timing selecting means,
9. The apparatus according to claim 1, wherein one of a set of set values held in said access timing defining means is selected by an external selection control signal. Bus control device.
バスに接続されている複数の入出力装置に対するアクセ
スを同じバスサイクル内で行うようにバスサイクルを作
成することを特徴とする請求項1ないし請求項10のい
ずれか1項に記載のバス制御装置。11. The bus timing generating means according to claim 1, wherein said bus timing generating means generates a bus cycle such that access to a plurality of input / output devices connected to said bus is performed in the same bus cycle. Item 11. The bus control device according to any one of items 10.
バスの動作周波数よりも高い内部動作周波数のクロック
信号に従ってバスサイクルを作成することを特徴とする
請求項1ないし請求項11のいずれか1項に記載のバス
制御装置。12. The bus timing generator according to claim 1, wherein the bus timing generator generates a bus cycle in accordance with a clock signal having an internal operating frequency higher than the operating frequency of the bus. A bus control device as described.
クルに従って前記内部バスをアクセスするバス制御装置
を備えた半導体装置において、前記バス制御装置は、ア
クセスタイミングを規定する設定値を複数組保持するア
クセスタイミング規定手段と、該アクセスタイミング規
定手段に保持されている設定値の組のうちのいずれかを
選択するアクセスタイミング選択手段と、該アクセスタ
イミング選択手段により選択された設定値の組をもとに
バスサイクルを作成するバスタイミング発生手段を有す
ることを特徴とする半導体装置。13. A semiconductor device comprising an internal bus and a bus control device for accessing said internal bus in accordance with a bus cycle, wherein said bus control device holds a plurality of sets of set values defining access timing. Defining means, access timing selecting means for selecting any of a set of setting values held in the access timing defining means, and a bus based on the set of setting values selected by the access timing selecting means. A semiconductor device having a bus timing generating means for generating a cycle.
クルに従って前記内部バスをアクセスするバス制御装置
を備えた半導体装置において、前記バス制御装置は、ア
クセスタイミングを規定する設定値を複数組保持するア
クセスタイミング規定手段と、該アクセスタイミング規
定手段に保持されている設定値の組のうちのいずれかを
選択する複数のアクセスタイミング選択手段と、対応す
る前記アクセスタイミング選択手段により選択された設
定値の組をもとにバスサイクルを作成する複数のバスタ
イミング発生手段を有することを特徴とする半導体装
置。14. A semiconductor device comprising an internal bus and a bus control device for accessing said internal bus in accordance with a bus cycle, wherein said bus control device holds a plurality of sets of set values defining access timing. Defining means, a plurality of access timing selecting means for selecting any of a set of setting values held in the access timing defining means, and a set of setting values selected by the corresponding access timing selecting means. A semiconductor device having a plurality of bus timing generating means for generating a bus cycle.
複数の内部バスのうちバスタイミングを制御する制御対
象バスに対して、バスサイクルに従ってアクセスするバ
ス制御装置を備えた半導体装置において、前記バス制御
装置は、アクセスタイミングを規定する設定値を複数組
保持するアクセスタイミング規定手段と、前記制御対象
バスに対応して設けられ前記アクセスタイミング規定手
段に保持されている設定値の組のうちのいずれかを選択
する複数のアクセスタイミング選択手段と、対応する前
記アクセスタイミング選択手段により選択された設定値
の組をもとにバスサイクルを作成する複数のバスタイミ
ング発生手段を有することを特徴とする半導体装置。15. A semiconductor device comprising: a plurality of internal buses; and a bus control device that accesses a control target bus for controlling bus timing among the plurality of internal buses in accordance with a bus cycle. The apparatus includes: an access timing defining unit that holds a plurality of sets of setting values that define an access timing; and one of a set of setting values that is provided corresponding to the control target bus and held by the access timing defining unit. And a plurality of bus timing generating means for generating a bus cycle based on a set of setting values selected by the corresponding access timing selecting means. .
複数の内部バスのうちバスタイミングを制御する制御対
象バスに対して、バスサイクルに従ってアクセスするバ
ス制御装置を備えた半導体装置において、アクセスタイ
ミングを規定する設定値を複数組保持するアクセスタイ
ミング規定手段と、該アクセスタイミング規定手段に保
持されている設定値の組のうちのいずれかを選択するア
クセスタイミング選択手段と、該アクセスタイミング選
択手段により選択された設定値の組をもとにバスサイク
ルを作成するバスタイミング発生手段と、前記複数のバ
スのうち前記バスタイミング発生手段によって作成され
たバスサイクルに従ってアクセスするバスを選択するバ
ス選択手段を有することを特徴とする半導体装置。16. A semiconductor device comprising a plurality of internal buses and a bus control device for accessing a bus to be controlled for controlling bus timing among the plurality of internal buses in accordance with a bus cycle. Access timing defining means for holding a plurality of sets of setting values to be specified, access timing selecting means for selecting any of the set of setting values held in the access timing defining means, and selection by the access timing selecting means Bus timing generating means for generating a bus cycle based on the set of set values, and bus selecting means for selecting a bus to be accessed according to the bus cycle generated by the bus timing generating means among the plurality of buses. A semiconductor device characterized by the above-mentioned.
タイミング発生手段で作成したバスサイクルに従って制
御するバス制御線選択手段を有し、前記アクセスタイミ
ング選択手段は、前記バスタイミング発生手段で作成し
たバスサイクルに従って制御すべき制御線を前記バス制
御線選択手段に選択させることを特徴とする請求項13
ないし請求項16のいずれか1項に記載の半導体装置。17. A bus control line selecting means for controlling a selected control line in accordance with a bus cycle created by said bus timing generating means, wherein said access timing selecting means is created by said bus timing generating means. 14. The bus control line selecting means for selecting a control line to be controlled according to a bus cycle.
The semiconductor device according to claim 16.
部は、それぞれ外部バスに接続可能であることを特徴と
する請求項13ないし請求項17のいずれか1項に記載
の半導体装置。18. The semiconductor device according to claim 13, wherein a part or all of said internal bus is connectable to an external bus.
とを特徴とする請求項13ないし請求項18のいずれか
1項に記載の半導体装置。19. The semiconductor device according to claim 13, comprising a plurality of said bus control devices.
アクセスタイミングを規定する設定値を指定テーブルと
して保持し、前記アクセスタイミング選択手段は、前記
指定テーブルの中から設定値の組を選択することを特徴
とする請求項13ないし請求項19のいずれか1項に記
載の半導体装置。20. The access timing defining means,
20. The apparatus according to claim 13, wherein a set value that defines access timing is held as a designation table, and said access timing selection means selects a set of set values from said designation table. 13. The semiconductor device according to item 9.
前記設定値として、バスサイクル開始位置を基準とし
て、各バス制御線の変化点のタイミングを規定している
ことを特徴とする請求項13ないし請求項20のいずれ
か1項に記載の半導体装置。21. The access timing defining means,
21. The semiconductor device according to claim 13, wherein a timing of a change point of each bus control line is defined based on a bus cycle start position as the set value.
前記設定値として、いずれかのバス制御線の変化点間の
タイミングを規定していることを特徴とする請求項13
ないし請求項20のいずれか1項に記載の半導体装置。22. The access timing defining means,
14. The method according to claim 13, wherein the set value defines a timing between transition points of any one of the bus control lines.
The semiconductor device according to claim 20.
バスアクセス時のアドレスデータによって、前記アクセ
スタイミング規定手段に保持されている設定値の組のう
ちのいずれかを選択することを特徴とする請求項13な
いし請求項22のいずれか1項に記載の半導体装置。23. The access timing selecting means,
23. The method according to claim 13, wherein one of a set of set values held in said access timing defining means is selected according to address data at the time of bus access. Semiconductor device.
外部からの選択制御信号によって、前記アクセスタイミ
ング規定手段に保持されている設定値の組のうちのいず
れかを選択することを特徴とする請求項13ないし請求
項22のいずれか1項に記載の半導体装置。24. The access timing selecting means,
23. The apparatus according to claim 13, wherein one of a set of set values held in said access timing defining means is selected by an external selection control signal. Semiconductor device.
内部バスあるいは前記外部バスに接続されている複数の
入出力装置に対するアクセスを同じバスサイクル内で行
うようにバスサイクルを作成することを特徴とする請求
項13ないし請求項24のいずれか1項に記載の半導体
装置。25. The bus timing generating means according to claim 1, wherein the bus cycle is generated such that access to a plurality of input / output devices connected to the internal bus or the external bus is performed in the same bus cycle. The semiconductor device according to any one of claims 13 to 24.
バスの動作周波数よりも高い内部動作周波数のクロック
信号に従ってバスサイクルを作成することを特徴とする
請求項13ないし請求項25のいずれか1項に記載の半
導体装置。26. The bus timing generator according to claim 13, wherein the bus timing generator generates a bus cycle in accordance with a clock signal having an internal operating frequency higher than the operating frequency of the bus. 13. The semiconductor device according to claim 1.
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