JP2000324136A - Packet transmission system - Google Patents
Packet transmission systemInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＩＥＥＥ−Ｐ１３９４
に準拠した通信制御バス（以下「Ｐ１３９４シリアルバ
ス」という。）を用いて、一定速度のビットストリーム
をパケット化して伝送する場合に用いて好適なパケット
伝送方式に関する。BACKGROUND OF THE INVENTION The present invention relates to an IEEE-P1394
The present invention relates to a packet transmission system suitable for use in a case where a constant-speed bit stream is packetized and transmitted using a communication control bus (hereinafter, referred to as a “P1394 serial bus”) that conforms to the standard.
【０００２】[0002]
【従来の技術】従来、ビットストリームをパケット化し
て伝送する場合、送信側では所定のフォーマットでパケ
ット化したビットストリームの先頭にヘッダを付与し、
受信側ではパケットのヘッダの位置を検出しこのヘッダ
の位置情報を用いて送信側と同期をとっていた。2. Description of the Related Art Conventionally, when a bit stream is packetized and transmitted, a transmitting side attaches a header to the head of the bit stream packetized in a predetermined format,
The receiving side detects the position of the header of the packet, and synchronizes with the transmitting side using the position information of the header.
【０００３】[0003]
【発明が解決しようとする課題】しかし、前記従来の方
法はビットストリームのフォーマットが変わる度にヘッ
ダの位置を検出する手段を変えなければならず、したが
って、アプリケーションに依存しているという問題があ
った。However, the conventional method has a problem that the means for detecting the position of the header must be changed every time the format of the bit stream is changed, and therefore, there is a problem that it depends on the application. Was.
【０００４】本発明は、このような問題点を解決するた
めになされたものであって、任意の速度、フォーマット
のビットストリームを伝送する際に、アプリケーション
に依存することなく、送信側のビットストリームと受信
側のビットストリームの速度を合わせることのできるパ
ケット伝送方式を提供することを目的とする。The present invention has been made in order to solve such a problem, and when transmitting a bit stream of an arbitrary speed and format, the transmission side bit stream can be transmitted without depending on the application. It is an object of the present invention to provide a packet transmission system capable of matching the bit stream speeds of the receiver and the receiver.
【０００５】また、本発明は、送信側のビットストリー
ムと受信側のビットストリームの速度を合わせ、かつ位
相関係を一定に制御することができるパケット伝送方式
を提供することを目的とする。Another object of the present invention is to provide a packet transmission system capable of adjusting the speeds of a bit stream on the transmission side and a bit stream on the reception side and controlling the phase relationship to be constant.
【０００６】さらに、本発明は、伝送中に損失したデー
タ量を検出するできるパケット伝送方式を提供すること
を目的とする。A further object of the present invention is to provide a packet transmission system capable of detecting the amount of data lost during transmission.
【０００７】[0007]
【課題を解決するための手段】前記課題を解決するため
に、本発明は、所定の速度のビットストリームをパケッ
ト化して伝送するパケット伝送方式において、送信側
に、ビットストリームに周期的に先頭ビットの位置を付
与する手段と、この付与された先頭ビットの位置の時刻
をパケットに付加する手段とを設け、受信側に、受信し
たパケットの一時蓄積手段と、受信したパケットに付加
されている先頭ビットの位置の時刻を抽出する手段と、
この抽出した時刻を用いて一時蓄積手段からのビットス
トリームの読み出し速度を制御する手段とを設けたこと
を特徴とする。According to the present invention, there is provided a packet transmission method for packetizing a bit stream having a predetermined speed and transmitting the bit stream at a predetermined rate. Means for assigning the position of the assigned leading bit to the packet, and a means for temporarily storing the received packet, Means for extracting the time at the bit position;
Means for controlling the reading speed of the bit stream from the temporary storage means using the extracted time.
【０００８】ここで、先頭ビットの位置を付与する手段
は、例えばビットストリームの速度と同じ速度で動作す
るカウンタである。また、受信側のビットストリームの
読み出し速度の制御は、受信したパケットから抽出した
先頭ビットの位置の時刻に所定値を加算した時刻でのビ
ットストリームの位置を受信側のビットストリームの先
頭ビットの位置に定め、この先頭ビットの位置の間隔に
基づいて行う。Here, the means for giving the position of the leading bit is, for example, a counter operating at the same speed as the speed of the bit stream. In addition, the control of the reading speed of the bit stream on the receiving side is performed by adding the predetermined value to the time of the position of the leading bit extracted from the received packet and determining the position of the leading bit of the receiving side bit stream. And is performed based on the interval between the positions of the first bit.
【０００９】本発明はさらに、送信側に、所定時間毎に
ビットストリームのビットの位置をパケットに付加する
手段を設け、受信側に、送信側で付加されたビットスト
リームビットの位置を基に受信側の先頭ビットの位置を
定めて一時蓄積手段へ送出する手段と、受信側の先頭ビ
ットの位置を一時蓄積手段から読み出した時刻とパケッ
トから抽出した先頭ビットの位置の時刻に基づいて一時
蓄積手段からのビットストリームの読み出し速度を制御
するように構成した。The present invention further comprises means for adding a bit position of a bit stream to a packet at a predetermined time on a transmission side, and a receiving side for receiving data based on the bit stream bit position added on the transmission side. Means for determining the position of the first bit on the receiving side and sending it to the temporary storing means; and means for temporarily storing the position of the first bit on the receiving side based on the time read from the temporary storing means and the time of the position of the first bit extracted from the packet. It is configured to control the reading speed of the bit stream from the.
【００１０】[0010]
【００１０】また、本発明は、送信側でパケット長をパ
ケットに付加し、受信側でこのパケット長と前記ビット
ストリームのビットの位置とを用いて伝送中に損失した
データ量を検出するように構成した。Further, according to the present invention, a packet length is added to a packet on a transmitting side, and a data amount lost during transmission is detected on the receiving side using the packet length and the bit position of the bit stream. Configured.
【００１１】そして、本発明では送信側の時刻と受信側
の時刻の時刻合わせを行うように構成した。According to the present invention, the time on the transmitting side and the time on the receiving side are adjusted.
【００１２】[0012]
【作用】本発明によれば、受信側では、送信側でパケッ
トに付加したビットストリームの先頭ビットの位置の時
刻を抽出し、この抽出した時刻を用いて受信側のビット
ストリームを一時蓄積手段から読み出す速度を制御する
ことにより、送信側と受信側のビットストリームの速度
を合わせることができる。According to the present invention, the receiving side extracts the time at the position of the first bit of the bit stream added to the packet on the transmitting side, and uses the extracted time to store the bit stream on the receiving side from the temporary storage means. By controlling the reading speed, the bit stream speeds on the transmitting side and the receiving side can be matched.
【００１３】受信側のビットストリームの読み出し速度
の制御は、受信したパケットから抽出した先頭ビットの
位置の時刻に所定値を加算した時刻でのビットストリー
ムの位置を受信側のビットストリームの先頭ビットの位
置に定め、例えばこの先頭ビットの位置の間隔の差分が
０になるようにする。The reading speed of the bit stream on the receiving side is controlled by adding a predetermined value to the time of the position of the leading bit extracted from the received packet and determining the position of the bit stream at the time of the leading bit of the receiving side bit stream. The position is determined, for example, so that the difference between the intervals of the position of the first bit becomes zero.
【００１４】また、受信側のビットストリームの読み出
し速度の制御は、送信側で付加されたビットストリーム
のビットの位置を基に受信側の先頭ビットの位置を定
め、この先頭ビットの位置を一時蓄積手段から読み出し
た時刻とパケットから抽出した先頭ビットの位置の時刻
とに基づいて行う。このようにすると、送信側のビット
ストリームと受信側のビットストリームの速度を合わ
せ、かつ位相を一定の関係に制御することかできる。In the control of the reading speed of the bit stream on the receiving side, the position of the first bit on the receiving side is determined based on the position of the bit of the bit stream added on the transmitting side, and the position of the first bit is temporarily stored. This is performed based on the time read from the means and the time of the position of the first bit extracted from the packet. In this way, the speeds of the bit stream on the transmitting side and the bit stream on the receiving side can be matched, and the phase can be controlled in a fixed relationship.
【００１５】[0015]
【実施例】以下本発明の実施例について、〔１〕Ｐ１３
９４シリアルバスを用いた通信システム、〔２〕本発明
の第１実施例、〔３〕本発明の第２実施例、の順に詳細
に説明する。EXAMPLES Examples of the present invention are described below in [1] P13.
A communication system using a 94 serial bus, [2] a first embodiment of the present invention, and [3] a second embodiment of the present invention will be described in this order.
【００１６】〔１〕Ｐ１３９４シリアルバスを用いた通
信システム 本発明を４Ｍbps のビットストリームをＰ１３９４シリ
アルバスに乗せて伝送する場合の２つの実施例について
説明する。まず、２つの実施例に共通であるＰ１３９４
シリアルバスを用いた通信システムについて説明する。[1] Communication System Using P1394 Serial Bus Two embodiments of the present invention for transmitting a 4 Mbps bit stream on a P1394 serial bus will be described. First, a P1394 common to the two embodiments
A communication system using a serial bus will be described.
【００１７】図１０にこのような通信システムの例を示
す。この通信システムは４台のデジタルビデオテープレ
コーダ（ＶＴＲ１〜４）、１台のデジタルカムコーダ
（ＣＡＭ）、１台の編集機、及び１台のコンピュータを
備えている。そして、各機器の間はＰ１３９４シリアル
バスのケーブルにより接続されている。各機器はＰ１３
９４シリアルバスのケーブルから入力される情報信号及
び制御信号を中継する機能を持っているので、この通信
システムは各機器が共通のＰ１３９４シリアルバスに接
続されている通信システムと等価である。FIG. 10 shows an example of such a communication system. This communication system includes four digital video tape recorders (VTRs 1 to 4), one digital camcorder (CAM), one editing machine, and one computer. The devices are connected by a P1394 serial bus cable. Each device is P13
This communication system is equivalent to a communication system in which each device is connected to a common P1394 serial bus because it has a function of relaying information signals and control signals input from a 94 serial bus cable.
【００１８】バスを共有している機器におけるデータ伝
送は、図１１のように所定の通信サイクル（例えば１２
５μsec） 毎に時分割多重によって行なわれる。バス上
における通信サイクルの管理はサイクルマスターと呼ば
れる所定の機器により行われ、サイクルマスターが通信
サイクルの開始時であることを示す同期パケット（サイ
クルスタートパケット）をバス上の他の機器へ伝送する
ことによってその通信サイクルにおけるデータ伝送が開
始される。なお、サイクルマスターはＰ１３９４シリア
ルバスに各機器を接続して通信システムを構成すると、
ＩＥＥＥ−Ｐ１３９４で規定する手法により自動的に決
定される。Data transmission in devices sharing a bus is performed in a predetermined communication cycle (for example, 12
5 μsec) by time division multiplexing. The management of communication cycles on the bus is performed by a predetermined device called a cycle master, and the cycle master transmits a synchronization packet (cycle start packet) indicating the start of a communication cycle to another device on the bus. Starts data transmission in the communication cycle. When the cycle master connects each device to the P1394 serial bus to form a communication system,
It is automatically determined by the method specified in IEEE-P1394.
【００１９】一通信サイクル中におけるデータ伝送の形
態は、ビデオデータやオーディオデータなどの同期型
（Isochronous） データと、接続制御コマンド等の非同
期型（Asynchronous）データの２種類である。そして、
同期型データパケットが非同期型データパケットより先
に伝送される。同期型データパケットそれぞれにチャン
ネル番号１，２，3 ，・・・Ｎを付けることにより、複
数の同期型データを区別することができる。送信すべき
全てのチャンネルの同期型データパケットの送信が終了
した後、次のサイクルスタートパケットまでの期間が非
同期型データパケットの伝送に使用される。There are two types of data transmission in one communication cycle: synchronous (Isochronous) data such as video data and audio data, and asynchronous (Asynchronous) data such as a connection control command. And
Synchronous data packets are transmitted before asynchronous data packets. By assigning channel numbers 1, 2, 3,... N to each synchronous data packet, a plurality of synchronous data can be distinguished. After the transmission of the synchronous data packets of all the channels to be transmitted is completed, the period until the next cycle start packet is used for transmitting the asynchronous data packets.
【００２０】〔２〕本発明の第１実施例 ２−１）送信側のタイミング まず図１を参照しながら第１実施例における送信側のタ
イミングについて説明する。この図で、（ａ）は入力さ
れるビットストリーム、（ｂ）は４ＭＨｚのクロックを
カウントするカウンタの出力値、（ｃ）は送信される同
期型データパケットを示す。なお、本発明の対象となる
パケットは同期型データパケットだけなので、以下単に
パケットと呼ぶことにする。[2] First Embodiment of the Present Invention 2-1) Transmission Timing First, the transmission timing in the first embodiment will be described with reference to FIG. In this figure, (a) shows an input bit stream, (b) shows an output value of a counter that counts a 4 MHz clock, and (c) shows a synchronous data packet to be transmitted. Note that, since only synchronous data packets are the target of the present invention, they will be simply referred to as packets hereinafter.
【００２１】入力されるビットストリームはＩＥＥＥ−
Ｐ１３９４の仕様で決められているように、１２５μｓ
毎にパケット化され伝送される。ここでは、期間Ｔ１で
後述するＦＩＦＯに書かれたビットストリームはパケッ
トＰ１として、期間Ｔ２でＦＩＦＯに書かれたビットス
トリームはパケットＰ２として伝送される。The input bit stream is based on IEEE-
125 μs, as determined by the specification of P1394
It is packetized and transmitted every time. Here, the bit stream written in the FIFO described later in the period T1 is transmitted as a packet P1, and the bit stream written in the FIFO in the period T2 is transmitted as a packet P2.
【００２２】本実施例では、入力されるビットストリー
ムを仮想的に一定の周期で繰り返すビット列の集合と考
え、すなわち現実には一定の周期を持っていないか他の
周期で繰り返しているビットストリームを一定の周期で
繰り返しているビット列の集合とみなし、仮想的にフレ
ーミングをしている。このフレーミングを行うために、
入力されるビットレートと同じ速度で動作するカウンタ
を用いている。このカウンタの出力値が図１の（ｂ）で
ある。In the present embodiment, an input bit stream is considered as a set of bit strings that are virtually repeated at a constant cycle. That is, a bit stream that does not actually have a fixed cycle or is repeated at another cycle is considered. It is regarded as a set of bit strings that are repeated at a constant period, and framing is performed virtually. To do this framing,
A counter that operates at the same speed as the input bit rate is used. The output value of this counter is shown in FIG.
【００２３】また、パケットにはシンクタイム（Sync T
ime） が先頭に付いているものと、付いていないものが
ある。これは、そのパケットで伝送されるビットストリ
ームの中に、ビットストリームの先頭ビットが含まれて
いるかどうかに依存する。本実施例ではカウンタの出力
値が０の位置をフレームの先頭とした。The packet has a sync time (Sync T).
ime) are prefixed and some are not. This depends on whether the bit stream transmitted in the packet includes the first bit of the bit stream. In this embodiment, the position where the output value of the counter is 0 is set as the head of the frame.
【００２４】シンクタイムとはフレームの先頭ビットに
おける、Ｐ１３９４のサイクルタイマー（Cycle Time
r） が示す時刻のことである。このサイクルタイマー
は、各機器内に設けられており、所定の周期（例、１２
８秒）で一周する時刻を持っている。The sync time is a cycle timer (Cycle Time) of P1394 at the first bit of the frame.
r) The time indicated by. This cycle timer is provided in each device, and has a predetermined period (for example, 12
8 seconds).
【００２５】送信側と受信側のクロックは独立してお
り、同期をしていないため、クロックの誤差が累積し、
送信側でビットストリームをＦＩＦＯに書き込む速度
と、受信側でビットストリームをＦＩＦＯから読み出す
速度が少しづつずれてくる。これを調節するための情報
としてシンクタイムを用いる。この調節方法の詳細につ
いては後述する。The clocks on the transmitting side and the receiving side are independent and not synchronized, so that clock errors accumulate,
The speed at which the bit stream is written to the FIFO on the transmitting side and the speed at which the bit stream is read from the FIFO at the receiving side slightly deviate. A sync time is used as information for adjusting this. Details of this adjustment method will be described later.
【００２６】本実施例の伝送方式はアプリケーションに
依存しないため、ビットストリームの内容を解析して先
頭ビットを決めることはできない。そこで、ビットスト
リームと同じ速度で一づつ増加するカウンタを用意し、
このカウンタの出力値が０になった位置を先頭ビットと
した。このカウンタはＰ１３９４の一周期である１２５
μｓよりも長くなくてはならない。これは一つのパケッ
ト中に、二つ以上のシンクタイムを書き込むことができ
ないからである。本実施例では一周期の長さが２５０μ
ｓのカウンタ、例えば４ＭＨｚのクロックを１０００カ
ウントしたら一周するカウンタを用いた。Since the transmission method of this embodiment does not depend on the application, it is not possible to determine the first bit by analyzing the contents of the bit stream. So we have a counter that increases by one at the same rate as the bit stream,
The position where the output value of this counter became 0 was defined as the first bit. This counter is 125, which is one cycle of P1394.
Must be longer than μs. This is because two or more sync times cannot be written in one packet. In this embodiment, the length of one cycle is 250 μm.
An s counter, for example, a counter which makes one round when a 4 MHz clock is counted 1000 times, was used.
【００２７】図１の周期Ｔ１の中ではカウンタの出力値
が０になっているので、パケットＰ１にはシンクタイム
が付加されている。同様に、周期Ｔ３中にもカウンタの
出力値が０になるので、パケットＰ３にはシンクタイム
が付加されている。しかし、周期Ｔ２ではカウンタ値は
０にならないので、パケットＰ２にはシンクタイムは含
まれていない。図１ではカウンタの出力値が０の時から
のビットストリームの値を仮にＡ，Ｂ，Ｃ，・・・とし
た。これは後で受信側の説明で用いる。なお、Ａ，Ｂ，
Ｃ等の各々は１ビットではなく複数ビットでもよい。Since the output value of the counter is 0 in the cycle T1 in FIG. 1, a sync time is added to the packet P1. Similarly, since the output value of the counter becomes 0 during the period T3, a sync time is added to the packet P3. However, since the counter value does not become 0 in the cycle T2, the packet P2 does not include the sync time. In FIG. 1, the values of the bit stream from when the output value of the counter is 0 are temporarily A, B, C,. This will be used later in the description of the receiving side. A, B,
Each of C and the like may be not a single bit but a plurality of bits.
【００２８】２−２）送信回路 次に、図２を参照しながら送信回路の説明をする。入力
されたビットストリームａは４ＭＨｚのクロックｂに同
期してＦＩＦＯ１に書き込まれる。一方、Ｐ１３９４イ
ンターフェイス（以下「Ｐ１３９４ Ｉ／Ｆ」とい
う。）３は、読み出し要求信号ｅをシンクタイム付与回
路２へ出力し、ＦＩＦＯ１からデータを読み出すように
指示する。2-2) Transmission Circuit Next, the transmission circuit will be described with reference to FIG. The input bit stream a is written into the FIFO 1 in synchronization with a 4 MHz clock b. On the other hand, a P1394 interface (hereinafter referred to as “P1394 I / F”) 3 outputs a read request signal e to the sync time providing circuit 2 and instructs to read data from the FIFO 1.
【００２９】シンクタイム付与回路２はこれから出力す
るパケットにシンクタイムを書き込むかどうか判断し、
もし必要であればシンクタイムをデータｆとしてＰ１３
９４Ｉ／Ｆ３へ出力する。その後はＰ１３９４ Ｉ／Ｆ
３からの読み出し要求信号ｅに合わせて、読み出し要求
信号ｃをＦＩＦＯ１へ出力し、ＦＩＦＯ１からデータｄ
を読み出し、Ｐ１３９４ Ｉ／Ｆ３に渡す。The sync time providing circuit 2 determines whether or not to write a sync time in a packet to be output from now on.
If necessary, set the sync time as data f in P13
Output to 94I / F3. After that, P1394 I / F
3 and outputs a read request signal c to the FIFO 1 in accordance with the read request signal e from the FIFO 1.
Is read and passed to the P1394 I / F3.
【００３０】シンクタイムを付与するかどうかの判断は
以下のようにして行われる。クロックｂでカウントアッ
プするカウンタ４の出力値が比較回路５に出力される。
比較回路５はカウンタ１４の出力値が０になると出力信
号をシンクタイム付与回路２とラッチ６へ出力する。こ
れにより、シンクタイム付与回路２では、これから出力
をしようとしているパケットにシンクタイムを書き込む
かどうかの判断ができる。The determination as to whether to give a sync time is made as follows. The output value of the counter 4 counting up by the clock b is output to the comparison circuit 5.
When the output value of the counter 14 becomes 0, the comparison circuit 5 outputs an output signal to the sync time giving circuit 2 and the latch 6. As a result, the sync time assignment circuit 2 can determine whether or not to write the sync time to the packet that is about to be output.
【００３１】ここで、シンクタイムとして書かれる値
は、ラッチ６が出力する値である。ラッチ６は比較回路
５が出力をした時点でのサイクルタイマー７の値をラッ
チし、シンクタイム付与回路２へ出力をする。Here, the value written as the sync time is the value output by the latch 6. The latch 6 latches the value of the cycle timer 7 at the time when the output from the comparison circuit 5 is output, and outputs the value to the sync time giving circuit 2.
【００３２】カウンタ８が出力するパケット長ｇは、前
の周期で書かれたビットストリームの長さである。この
値はＰ１３９４ Ｉ／Ｆ３に与えられる。実際の回路で
は、図１に示したように一周期１２５μｓの間に書かれ
るビットストリームの長さは、書き込まれるタイミング
とクロックのジッタ等の影響で、必ずしも一定でない。
したがって、各周期毎にパケット長をＰ１３９４ Ｉ／
Ｆ３に与えている。The packet length g output by the counter 8 is the length of the bit stream written in the previous cycle. This value is given to the P1394 I / F3. In an actual circuit, as shown in FIG. 1, the length of a bit stream written during one cycle of 125 μs is not always constant due to the timing of writing and the influence of clock jitter.
Therefore, the packet length is set to P1394 I /
Give to F3.
【００３３】Ｐ１３９４ Ｉ／Ｆ３は１２５μｓの周期
の先頭でリセット信号ｈを出力する。比較回路５とカウ
ンタ８はこのリセット信号ｈによりリセットされ、次の
周期に備える。The P1394 I / F 3 outputs a reset signal h at the beginning of a cycle of 125 μs. The comparison circuit 5 and the counter 8 are reset by the reset signal h, and prepare for the next cycle.
【００３４】２−３）受信側のタイミング 次に、図３を参照しながら受信側のタイミングについて
説明をする。この図で、（ａ）は受信したパケット、
（ｂ）は受信したパケットから生成したビットストリー
ム、（ｃ）は４ＭＨｚのクロックをカウントするカウン
タの出力値を示す。2-3) Timing on the receiving side Next, the timing on the receiving side will be described with reference to FIG. In this figure, (a) is a received packet,
(B) shows a bit stream generated from a received packet, and (c) shows an output value of a counter that counts a 4 MHz clock.
【００３５】Ｐ１３９４シリアルバスを経て受信しパケ
ットは、後述するＦＩＦＯを介しビットストリームとし
て読み出される。受信側も送信側と同様、ビットストリ
ームと同期して動作しているカウンタがある。このカウ
ンタは送信側のカウンタとは独立に動作しているため
に、同じ時刻でも送信側とは異なる値をとる。前述の通
り、送信側のクロックと受信側のクロックは独立して動
作しているので、互いにずれを生ずる。送信側と受信側
のビットレートは平均して同じでなければならないの
で、シンクタイムを用いてこのずれを修正する。A packet received via the P1394 serial bus is read out as a bit stream via a FIFO described later. Like the transmitting side, the receiving side has a counter that operates in synchronization with the bit stream. Since this counter operates independently of the counter on the transmitting side, it takes a value different from that on the transmitting side even at the same time. As described above, since the clock on the transmitting side and the clock on the receiving side operate independently, they are shifted from each other. Since the bit rates on the transmitting side and the receiving side must be the same on average, this difference is corrected using the sync time.
【００３６】以下にシンクタイムを用いてこのずれを修
正する方法を説明する。シンクタイムが書き込まれてい
るパケット（例えば図３のパケットＰ４）が受信される
と、パケットからシンクタイムを読みだし、所定の遅延
時間ｔｄを加えた時刻を受信側のビットストリームの先
頭ビットとする。遅延時間ｔｄを加える理由は、パケッ
トに書かれているシンクタイムの時刻は送信側の時刻で
あり、受信側でパケットが受信され、そのパケットに書
かれたデータがビットストリームとして読みだされた時
には、パケットのジッタΔＴ等の要因でシンクタイムの
時刻を過ぎているからである。なお、このジッタはＰ１
３９４シリアルバスの仕様上生ずるものである。Hereinafter, a method for correcting this deviation using the sync time will be described. When a packet in which the sync time is written (for example, packet P4 in FIG. 3) is received, the sync time is read from the packet, and the time obtained by adding a predetermined delay time td is set as the first bit of the bit stream on the receiving side. . The reason for adding the delay time td is that the time of the sync time written in the packet is the time of the transmitting side, and when the packet is received by the receiving side and the data written in the packet is read out as a bit stream, This is because the time of the sync time has passed due to factors such as packet jitter ΔT. This jitter is P1
This occurs due to the specification of the 394 serial bus.
【００３７】次に、このシンクタイムに遅延時間ｔｄを
加えた時刻のカウンタの出力値をラッチしておく。図３
（ｃ）では５９である。そして、次にまたシンクタイム
が書き込まれているパケットを受信した時に同様の処理
を行い、カウンタ出力値をラッチする。その後、前回ラ
ッチしたカウンタ出力値と今回ラッチしたカウンタ出力
値の差を求める。受信側のカウンタも送信側と同様、４
ＭＨｚのクロックを１０００カウントしたら一周する。
したがって、送信側のビットレートと受信側のビットレ
ートが同じであれば、ラッチした二つの値は同じにな
り、差は０になるはずである。この差が０でない場合
は、受信側の読みだしクロックを作成しているＰＬＬ
（詳細は後述する）にその差を出力し、受信側のビット
レートを調節する。これにより、送信側と受信側のビッ
トレートを平均して同じにすることができる。Next, the output value of the counter at the time obtained by adding the delay time td to the sync time is latched. FIG.
In (c), it is 59. Then, the same processing is performed the next time a packet in which the sync time is written is received, and the counter output value is latched. Thereafter, the difference between the previously latched counter output value and the currently latched counter output value is determined. The counter on the receiving side is 4
When the clock of the MHz is counted 1000 times, the circuit goes around once.
Therefore, if the bit rate on the transmitting side and the bit rate on the receiving side are the same, the two latched values should be the same and the difference should be 0. If this difference is not 0, the PLL that is creating the read clock on the receiving side
(The details will be described later.) The difference is output to adjust the bit rate on the receiving side. Thereby, the bit rates of the transmitting side and the receiving side can be made equal on average.
【００３８】送信側ではビットストリームの値が図１の
例ではＡの所が先頭ビットであった。しかし、受信側で
は必ずしも先頭ビットがＡであるとは限らない（図３の
例ではＣである）。したがって、図４に示すように、送
信側の周期と受信側の周期では位相が通常ずれている。
しかし、平均して送信側と受信側で同じビットレートで
あれば良く、位相のずれは問題にならない。On the transmission side, the value of the bit stream in the example of FIG. However, on the receiving side, the first bit is not always A (C in the example of FIG. 3). Therefore, as shown in FIG. 4, the phases of the transmission side cycle and the reception side cycle are usually out of phase.
However, it is sufficient if the average bit rate is the same on the transmitting side and the receiving side on average, and phase shift does not matter.
【００３９】２−４）受信回路 次に、図５を参照しながら受信回路の説明をする。Ｐ１
３９４シリアルバス９を介してＰ１３９４ Ｉ／Ｆ１１
で受信されたパケットｊは、ＦＩＦＯ１２へ出力され、
ＰＬＬ２２から出力される４ＭＨｚのクロックｍに同期
して４ＭＨｚのビットストリームｋとして読み出され
る。2-4) Receiving Circuit Next, the receiving circuit will be described with reference to FIG. P1
P1394 I / F11 via 394 serial bus 9
The packet j received at is output to the FIFO 12,
The data is read out as a 4 MHz bit stream k in synchronization with a 4 MHz clock m output from the PLL 22.
【００４０】一方、Ｐ１３９４ Ｉ／Ｆ１１から出力さ
れたパケットｊはシンクタイム抽出回路１３にも出力さ
れ、シンクタイムが抽出される。このシンクタイムに
は、レジスタ１５にセットされている遅延時間ｔｄが加
算器１４で加算され、比較回路１６でサイクルタイマー
１７の出力と比較され、同じであれば出力をする。On the other hand, the packet j output from the P1394 I / F 11 is also output to the sync time extraction circuit 13 and the sync time is extracted. The delay time td set in the register 15 is added to the sync time by the adder 14 and compared with the output of the cycle timer 17 by the comparison circuit 16.
【００４１】サイクルタイマーの値は送信側も受信側も
同じ絶対時刻を持っている。これは、前述したサイクル
マスターが１２５μｓ毎にバスへ送出するサイクルスタ
ートパケットにサイクルマスターに設けられているサイ
クルタイマーの絶対時刻が書かれており、バスに接続さ
れている各機器はサイクルスタートパケットを受信しそ
こに書かれている絶対時刻により自分のサイクルタイマ
ーの時刻を補正しているからである。The value of the cycle timer has the same absolute time on both the transmitting side and the receiving side. This is because the absolute time of the cycle timer provided in the cycle master is written in the cycle start packet transmitted to the bus by the cycle master every 125 μs, and each device connected to the bus transmits the cycle start packet. This is because the time of the own cycle timer is corrected by the absolute time received and written therein.
【００４２】比較回路１６の出力はアンド回路１９とラ
ッチ１８及びラッチ２３に出力される。ラッチ２３は比
較回路１６からの出力により、カウンタ２０の出力をラ
ッチする。カウンタ２０はビットストリームの読み出し
クロックｍで一づつ増加し、周期は送信側と同じ１００
０ある。The output of the comparison circuit 16 is output to an AND circuit 19, a latch 18 and a latch 23. The latch 23 latches the output of the counter 20 based on the output from the comparison circuit 16. The counter 20 is incremented by one at a bit stream read clock m, and the cycle is 100
There are 0.
【００４３】ラッチ２１は電源投入後、一度のみラッチ
がかかる。このラッチ２１でラッチされた値が受信側の
先頭ビットである。その後、この値は変更されてほしく
ないために、一度のみラッチがかかるようになってい
る。これをラッチ１８で実現している。ラッチ１８は電
源投入後、最初の比較回路１６からの出力でローレベル
をラッチする。したがって、それ以降はアンド回路１９
にローレベルを出力し続ける。この回路によりラッチ２
１には比較回路１６からの出力は一度しか入力されず、
ラッチ２１は一度しかラッチがかからないことになる。The latch 21 is latched only once after the power is turned on. The value latched by the latch 21 is the first bit on the receiving side. Thereafter, this value is latched only once, as we do not want it to change. This is realized by the latch 18. After the power is turned on, the latch 18 latches the low level with the first output from the comparison circuit 16. Therefore, thereafter, the AND circuit 19
Output a low level. The latch 2
1, the output from the comparison circuit 16 is input only once.
The latch 21 is latched only once.
【００４４】減算器２４ではラッチ２１の出力からラッ
チ２３の出力を減算し、ＰＬＬ２２へ出力する。もし減
算器２４の出力が０より大きければ、前回の先頭ビット
の位置よりも小さい値をラッチしたことになるので、Ｐ
ＬＬ２２には位相が早くなるような値を出力し、逆の場
合は位相が遅くなるような値を出力すれば良いことにな
る。この結果、受信側のビットレートを送信側のビット
レートに合わせることができる。The subtractor 24 subtracts the output of the latch 23 from the output of the latch 21 and outputs the result to the PLL 22. If the output of the subtractor 24 is larger than 0, it means that a value smaller than the previous position of the first bit has been latched.
A value that causes the phase to be advanced is output to LL22, and a value that causes the phase to be delayed is output in the opposite case. As a result, the bit rate on the receiving side can be adjusted to the bit rate on the transmitting side.
【００４５】〔３〕本発明の第２実施例 次に図６〜図９を参照しながら本発明の第２実施例につ
いて説明する。ここで第１実施例と対応する部分には同
一の番号が付してある。[3] Second Embodiment of the Present Invention Next, a second embodiment of the present invention will be described with reference to FIGS. Here, parts corresponding to those in the first embodiment are given the same numbers.
【００４６】３−１）送信側のタイミング まず、図６を参照しながら送信側のタイミングについて
説明する。この図で（ａ）は入力されるビットストリー
ム、（ｂ）は４ＭＨｚのクロックをカウントするカウン
タの出力値、（ｃ）は送信されるパケットを示す。3-1) Transmission-side timing First, the transmission-side timing will be described with reference to FIG. In this figure, (a) shows an input bit stream, (b) shows an output value of a counter for counting a 4 MHz clock, and (c) shows a transmitted packet.
【００４７】第１実施例との差異は、全てのパケットに
パケット長とデータブロック番号（Ｄａｔａ Ｂｌｏｃ
ｋ Ｎｕｍｂｅｒ：以下「ＤＢＮ」と略す。）が付加さ
れていることである。パケット長は第１実施例において
説明したように、前の周期でＦＩＦＯに書き込まれたビ
ットストリームの長さである。そして、ＤＢＮは各パケ
ットの最初に書かれているビットのカウンタの出力値で
ある。The difference from the first embodiment is that all packets have a packet length and a data block number (Data Bloc).
k Number: hereinafter abbreviated as “DBN”. ) Is added. The packet length is the length of the bit stream written to the FIFO in the previous cycle, as described in the first embodiment. DBN is the output value of the bit counter written at the beginning of each packet.
【００４８】また、本実施例では、シンクタイムがフレ
ームの先頭ビットの時刻を示していることを利用して、
受信側でシンクタイムに所定の遅延時間ｔｄを足した時
刻にＦＩＦＯからフレームの先頭ビットが読み出される
ようにすることにより、送信側に入力されるビットスト
リームと、受信側から出力されるビットストリームの間
の位相を制御するためにも用いる。Also, in the present embodiment, utilizing that the sync time indicates the time of the first bit of the frame,
By allowing the reception side to read the first bit of the frame from the FIFO at a time obtained by adding a predetermined delay time td to the sync time, the bit stream input to the transmission side and the bit stream output from the reception side are read out. Also used to control the phase between them.
【００４９】３−２）送信回路 次に図７を参照しながら送信回路の説明をする。入力さ
れたビットストリームａは４ＭＨｚのクロックｂに同期
してＦＩＦＯ１に書き込まれる。一方、Ｐ１３９４ Ｉ
／Ｆ３は、読み出し要求信号ｅをシンクタイム，ＤＢＮ
付与回路２’へ出力し、ＦＩＦＯ１からデータを読み出
すように指示する。3-2) Transmission Circuit Next, the transmission circuit will be described with reference to FIG. The input bit stream a is written into the FIFO 1 in synchronization with a 4 MHz clock b. On the other hand, P1394 I
/ F3 sets the read request signal e to the sync time, DBN
The data is output to the application circuit 2 ′, and an instruction is issued to read data from the FIFO1.
【００５０】シンクタイム，ＤＢＮ付与回路２’はこれ
から出力するパケットにシンクタイムを書き込むかどう
かの判断をし、もし必要であればシンクタイムとカウン
タ４から入力されるＤＢＮをデータｆ’としてＰ１３９
４ Ｉ／Ｆ３へ出力する。その後はＰ１３９４ Ｉ／Ｆ３
からの読み出し要求信号ｅに合わせて、読み出し要求信
号ｃをＦＩＦＯ１へ出力し、ＦＩＦＯ１からデータｄを
読み出し、Ｐ１３９４ Ｉ／Ｆ３に渡す。なお、シンク
タイムを書き込む必要がなければＤＢＮのみをＰ１３９
４ Ｉ／Ｆ３に渡す。The sync time / DBN adding circuit 2 'determines whether or not to write a sync time in a packet to be output from now on. If necessary, the sync time and the DBN input from the counter 4 are used as data f' as P139.
4 Output to I / F3. After that, P1394 I / F3
The read request signal c is output to the FIFO 1 in accordance with the read request signal e from the controller, and the data d is read from the FIFO 1 and passed to the P1394 I / F3. If it is not necessary to write the sync time, only DBN is stored in P139.
4 Give it to I / F3.
【００５１】シンクタイムを付与するかどうかの判断基
準及びシンクタイムとして書かれる値は第１実施例と同
じである。また、カウンタ８が出力するパケット長ｇ、
及びＰ１３９４ Ｉ／Ｆ３が出力するリセット信号ｈの
作用も第１実施例と同じである。The criterion for determining whether to give a sync time and the value written as the sync time are the same as in the first embodiment. Also, the packet length g output by the counter 8,
The operation of the reset signal h output from the P1394 I / F3 is the same as that of the first embodiment.
【００５２】３−３）受信側のタイミング 次に図８を参照しながら受信側のタイミングについて説
明をする。この図で、（ａ）は受信したパケット、
（ｂ）は受信したパケットから生成したビットストリー
ム、（ｃ）はフレーミングビット、（ｄ）は４ＭＨｚの
クロックをカウントするカウンタの出力値である。3-3) Timing on Receiving Side Next, the timing on the receiving side will be described with reference to FIG. In this figure, (a) is a received packet,
(B) is a bit stream generated from the received packet, (c) is a framing bit, and (d) is an output value of a counter that counts a 4 MHz clock.
【００５３】Ｐ１３９４シリアルバスを経て受信したパ
ケットは、後述するＦＩＦＯからビットストリームとし
て読み出される。第１実施例において説明したように、
送信側のクロックと受信側のクロックは独立して動作し
ているので、互いにずれを生ずる。送信側と受信側のビ
ットレートは平均して同じでなければならないので、シ
ンクタイムを用いてこのずれを修正し、同時に送信側と
受信側それぞれのビットストリーム間の位相制御を行う
方法について説明する。The packet received via the P1394 serial bus is read as a bit stream from a FIFO described later. As described in the first embodiment,
Since the clock on the transmitting side and the clock on the receiving side operate independently, they are shifted from each other. Since the bit rates of the transmitting side and the receiving side must be the same on average, a method of correcting this deviation using the sync time and simultaneously controlling the phase between the bit streams of the transmitting side and the receiving side will be described. .
【００５４】パケットＰ４が受信されるとデータ部はＦ
ＩＦＯに書き込まれ、ＤＢＮとシンクタイムが抽出され
る。受信側にはパケットのデータが読み出される毎にカ
ウントアップするカウンタがあり、図８の（ｄ）がその
出力値を示している。このカウンタ出力値はＤＢＮを受
け取る度に、ＤＢＮに合わせられる。図８のパケットＰ
４にはＤＢＮ＝９９８が書かれているので、カウンタの
出力値は強制的に９９８に合わせられる。正常に動作し
ていれば、カウンタの出力値はＤＢＮを受け取った時点
では９９８の筈である。When the packet P4 is received, the data part becomes F
The data is written to the IFO, and the DBN and the sync time are extracted. The receiving side has a counter that counts up every time the packet data is read, and FIG. 8D shows the output value. This counter output value is adjusted to DBN each time DBN is received. Packet P in FIG.
Since DBN = 998 is written in 4, the output value of the counter is forcibly adjusted to 998. If it is operating normally, the output value of the counter should be 998 when the DBN is received.
【００５５】このようにしてＤＢＮにより値が補正され
るカウンタの出力値０になった時にフレーミングビット
を１にしてＦＩＦＯに書き込み、その時同時にＦＩＦＯ
に書き込まれたデータがフレームの先頭ビットであるこ
とを示す。このため、ＦＩＦＯはデータの幅より１ビッ
ト広いデータバスを持っている。ＦＩＦＯからはビット
ストリームと同時にフレーミングビットも読み出され
る。その様子を図８の（ｃ）に示す。前記したようにフ
レーミングビットが１のデータはフレームの先頭ビット
であり、このデータが読み出された時刻がシンクタイム
に所定の遅延時間ｔｄを足した時刻になるように読み出
し側のＰＬＬを調節する。これにより送信側と受信側の
間で一定の位相を保証することができる。As described above, when the output value of the counter whose value is corrected by the DBN becomes 0, the framing bit is set to 1 and written into the FIFO.
Indicates that the data written in is the first bit of the frame. For this reason, the FIFO has a data bus one bit wider than the data width. The framing bits are read from the FIFO simultaneously with the bit stream. This is shown in FIG. As described above, the data whose framing bit is 1 is the first bit of the frame, and the PLL on the read side is adjusted so that the time at which this data is read is the time obtained by adding a predetermined delay time td to the sync time. . Thereby, a fixed phase can be guaranteed between the transmitting side and the receiving side.
【００５６】３−４）受信回路 次に図９を参照しながら受信回路の説明をする。Ｐ１３
９４ Ｉ／Ｆ１１はパケットを受信すると、書き込み信
号ｎと共にパケットｐをデータ部抽出回路２５、ＤＢＮ
抽出回路２６、及びシンクタイム抽出回路１３に出力す
る。3-4) Receiving Circuit Next, the receiving circuit will be described with reference to FIG. P13
Upon receiving the packet, the 94 I / F 11 converts the packet p together with the write signal n into the data portion extraction circuit 25, DBN
Output to the extraction circuit 26 and the sync time extraction circuit 13.
【００５７】ＤＢＮ抽出回路２６はパケットｐからＤＢ
Ｎを読み出し、カウンタ２７へ出力する。カウンタ２７
は書き込み信号ｑによってカウントアップをし、ＤＢＮ
抽出回路２６からＤＢＮが入力された時は、出力値がＤ
ＢＮに合わせられる。カウンタ２７は比較回路２８へカ
ウンタ値を出力する。The DBN extraction circuit 26 converts the packet p into the DB
N is read and output to the counter 27. Counter 27
Counts up by the write signal q, and DBN
When DBN is input from the extraction circuit 26, the output value is D
It is adjusted to BN. The counter 27 outputs a counter value to the comparison circuit 28.
【００５８】比較回路２８ではカウンタ２７からの出力
と０を比較し、０であればデータ部抽出回路２５に信号
を出力する。データ部抽出回路２５ではＰ１３９４ Ｉ
／Ｆ１１から入力されるパケットｐからデータ部ｒを抽
出し、書き込み信号ｑと共にＦＩＦＯ１２’に書き込
む。またこの時、比較回路２８からカウンタ２７の出力
値が０であることを示す信号が入力されると、ＦＩＦＯ
１２’に書き込むフレーミングビットを１にする。これ
により、ＦＩＦＯ１２’内のフレーミングビットが１の
データはフレームの先頭であることがわかる。The comparison circuit 28 compares the output from the counter 27 with 0, and if it is 0, outputs a signal to the data section extraction circuit 25. In the data part extraction circuit 25, P1394 I
The data part r is extracted from the packet p input from the / F11, and written into the FIFO 12 'together with the write signal q. At this time, when a signal indicating that the output value of the counter 27 is 0 is input from the comparison circuit 28,
The framing bit to be written to 12 'is set to 1. As a result, it is found that the data whose framing bit in the FIFO 12 'is 1 is the head of the frame.
【００５９】シンクタイム抽出回路１３はパケットから
シンクタイムを抽出し、加算器１４において所定の遅延
時間ｔｄを加算し、加算結果を減算器２４へ出力する。
ＦＩＦＯ１２’にデータと共に書き込まれたフレーミン
グビットはデータと共に読み出され、ラッチ２９へ出力
される。ラッチ２９ではサイクルタイマー１７からの値
を、ＦＩＦＯ１２’からの出力が１になったときにラッ
チし、ラッチした値を減算器２４へ出力する。The sync time extracting circuit 13 extracts a sync time from the packet, adds a predetermined delay time td in the adder 14, and outputs the addition result to the subtractor 24.
The framing bits written together with the data into the FIFO 12 ′ are read together with the data and output to the latch 29. The latch 29 latches the value from the cycle timer 17 when the output from the FIFO 12 ′ becomes 1, and outputs the latched value to the subtractor 24.
【００６０】減算器２４ではラッチ２９から入力された
時刻から加算器６４から入力された時刻を引き、ＰＬＬ
２２へ出力する。ＰＬＬ２２は正の値が入力されると、
その大きさに従って早い方向（周波数が高くなる方向）
にクロックｍを動かし、負の値が入力されると、その大
きさに従って遅い方向（周波数が低くなる方向）にクロ
ックｍを動かす。これにより送信側に入力されるビット
ストリームと受信側から読み出されるビットストリーム
を一定の位相関係に制御することができる。The subtracter 24 subtracts the time input from the adder 64 from the time input from the latch 29, and
22. When a positive value is input to the PLL 22,
Faster direction (higher frequency) according to its size
When a negative value is input, the clock m is moved in a slower direction (a direction in which the frequency decreases) according to the magnitude. As a result, the bit stream input to the transmission side and the bit stream read from the reception side can be controlled to have a fixed phase relationship.
【００６１】また、本実施例では、パケット長を利用し
て損失したパケットのデータ量を算出することもでき
る。例えば図８の場合、パケットＰ４の一つ前のパケッ
トのＤＢＮは４９８でありそのパケット長は５００であ
るから、正常に動作していれば、このＤＢＮにパケット
長を加算した値は次のパケットＰ４のＤＢＮに等しくな
る。しかし、Ｐ４が損失すると、ＤＢＮ抽出回路２６が
抽出するＤＢＮは次に受信するパケットに付与れさてい
る４９８となるので、５００ビットを損失したことがわ
かる。In this embodiment, the data amount of a lost packet can be calculated by using the packet length. For example, in the case of FIG. 8, since the DBN of the packet immediately before the packet P4 is 498 and the packet length is 500, if the operation is normal, the value obtained by adding the packet length to this DBN is the next packet. It is equal to the DBN of P4. However, if P4 is lost, the DBN extracted by the DBN extraction circuit 26 becomes 498 added to the next packet to be received, indicating that 500 bits have been lost.
【００６２】さらに、本実施例では、受信側でＤＢＮを
受け取った時のカウンタ２７の出力値がＤＢＮと異なる
ことを検出することにより、パケットの損失を検出する
ことが可能である。例えば図８の場合、パケットＰ４が
損失すると、ＤＢＮ抽出回路２６が抽出するＤＢＮは次
に受信するパケットに付与れさている４９８となる。一
方、カウンタ２７の出力値は９９８になっている。Further, in this embodiment, it is possible to detect a packet loss by detecting that the output value of the counter 27 when the DBN is received on the receiving side is different from the DBN. For example, in the case of FIG. 8, when the packet P4 is lost, the DBN extracted by the DBN extraction circuit 26 becomes 498 added to the next packet to be received. On the other hand, the output value of the counter 27 is 998.
【００６３】[0063]
【発明の効果】以上詳細に説明したように、本発明によ
れば、任意の速度、フォーマットのビットストリームを
伝送する際に、アプリケーションに依存することなく、
送信側のビットストリームと受信側のビットストリーム
の速度を合わせることができる。As described above in detail, according to the present invention, when transmitting a bit stream of an arbitrary speed and format, it does not depend on the application.
The speeds of the bit stream on the transmission side and the bit stream on the reception side can be matched.
【００６４】[0064]
【００６４】また、本発明によれば、送信側のビットス
トリームと受信側のビットストリームの速度を合わせ、
かつ位相関係を一定に制御することができる。さらに、
本発明によれば、損失したパケットのデータ量を検出す
ることができる。According to the present invention, the speeds of the bit stream on the transmitting side and the bit stream on the receiving side are matched.
In addition, the phase relationship can be controlled to be constant. further,
According to the present invention, the data amount of a lost packet can be detected.
【図１】本発明の第１実施例における送信側の信号のタ
イミングの一例を説明する図である。FIG. 1 is a diagram illustrating an example of a timing of a signal on a transmission side according to a first embodiment of the present invention.
【図２】本発明の第１実施例における送信回路を示すブ
ロック図である。FIG. 2 is a block diagram illustrating a transmission circuit according to the first embodiment of the present invention.
【図３】本発明の第１実施例における受信側の信号のタ
イミングの一例を説明する図である。FIG. 3 is a diagram illustrating an example of a timing of a signal on a receiving side according to the first embodiment of the present invention.
【図４】本発明の第１実施例における送信側と、受信側
の、先頭ビットと周期の関係の一例を説明する図であ
る。FIG. 4 is a diagram illustrating an example of a relationship between a head bit and a cycle on a transmitting side and a receiving side in the first embodiment of the present invention.
【図５】本発明の第１実施例における受信回路を示すブ
ロック図である。FIG. 5 is a block diagram illustrating a receiving circuit according to the first embodiment of the present invention.
【図６】本発明の第２実施例における送信側の信号のタ
イミングの一例を説明する図である。FIG. 6 is a diagram illustrating an example of a timing of a signal on a transmission side according to a second embodiment of the present invention.
【図７】本発明の第２実施例における送信回路を示すブ
ロック図である。FIG. 7 is a block diagram illustrating a transmission circuit according to a second embodiment of the present invention.
【図８】本発明の第２実施例における受信側の信号のタ
イミングの一例を説明する図である。FIG. 8 is a diagram illustrating an example of the timing of a signal on a receiving side according to a second embodiment of the present invention.
【図９】本発明の第２実施例における受信回路を示すブ
ロック図である。FIG. 9 is a block diagram illustrating a receiving circuit according to a second embodiment of the present invention.
【図１０】Ｐ１３９４シリアルバスを用いた通信システ
ムの一例を示す図である。FIG. 10 is a diagram illustrating an example of a communication system using a P1394 serial bus.
【図１１】Ｐ１３９４シリアルバスにおける通信サイク
ルの一例を示す図である。FIG. 11 is a diagram illustrating an example of a communication cycle in a P1394 serial bus.
Ｐ１〜Ｐ４ パケット、 Ａ，Ｂ，Ｃ，・・・ ビット
ストリーム、 １，１２ ＦＩＦＯ、 ２ シンクタイ
ム付与回路、 ２’ シンクタイム，ＤＢＮ付与回路、
３，１１ Ｐ１３９４ Ｉ／Ｆ、 ４，８，２０，２
７ カウンタ、５，１６ 比較回路、 ６，１８，２
１，２３，２９ ラッチ、 ７，１７サイクルタイマ
ー、 ９ Ｐ１３９４シリアルバス、 １３ シンクタ
イム抽出回路、 １４ 加算器、 １５ レジスタ、
１９ アンド回路、 ２２ ＰＬＬ回路、 ２４ 減算
器、 ２５ データ部抽出回路、 ２６ ＤＢＮ抽出回
路P1 to P4 packets, A, B, C,... Bit stream, 1,12 FIFO, 2 sync time giving circuit, 2 ′ sync time, DBN giving circuit,
3,11 P1394 I / F, 4,8,20,2
7 counter, 5,16 comparison circuit, 6,18,2
1,23,29 latch, 7,17 cycle timer, 9 P1394 serial bus, 13 sync time extraction circuit, 14 adder, 15 register,
19 AND circuit, 22 PLL circuit, 24 subtracter, 25 data part extraction circuit, 26 DBN extraction circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 29/08 Ｈ０４Ｌ 11/20 １０２Ｆ Ｈ０４Ｎ 7/24 13/00 ３０７Ｃ // Ｇ０６Ｆ 5/06 Ｈ０４Ｎ 7/13 Ｚ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H04L 29/08 H04L 11/20 102F H04N 7/24 13/00 307C // G06F 5/06 H04N 7/13 Z
Claims (6)
ト化して伝送するパケット伝送方式において、 送信側に、ビットストリームに周期的に先頭ビットの位
置を付与する手段と、該付与された先頭ビットの位置の
時刻をパケットに付加する手段とを設け、 受信側に、受信したパケットの一時蓄積手段と、該パケ
ットに付加されている先頭ビットの位置の時刻を抽出す
る手段と、該抽出した時刻を用いて前記一時蓄積手段か
らのビットストリームの読み出し速度を制御する手段と
を設けたことを特徴とするパケット伝送方式。1. A packet transmission system for packetizing a bit stream having a predetermined speed and transmitting the bit stream to a transmitting side, wherein a means for periodically assigning a position of a leading bit to the bit stream is provided. Means for adding the time of the packet to the packet, on the receiving side, means for temporarily storing the received packet, means for extracting the time of the position of the first bit added to the packet, and using the extracted time. Means for controlling the speed of reading the bit stream from said temporary storage means.
トストリームの速度と同じ速度で動作するカウンタであ
る請求項１記載のパケット伝送方式。2. The packet transmission system according to claim 1, wherein the means for assigning the position of the first bit is a counter that operates at the same speed as the speed of the bit stream.
値を加算した時刻でのビットストリームの位置を受信側
のビットストリームの先頭ビットの位置に定め、該先頭
ビットの位置の間隔に基づいて受信側のビットストリー
ムの読み出し速度を制御する請求項１又は２記載のパケ
ット伝送方式。3. The position of the bit stream at the time obtained by adding a predetermined value to the time of the position of the extracted first bit is determined as the position of the first bit of the bit stream on the receiving side, and based on the interval between the positions of the first bit. 3. The packet transmission method according to claim 1, wherein a read speed of a bit stream on a receiving side is controlled.
ムのビットの位置をパケットに付加する手段を設け、 受信側に、該付加されたビットの位置を基に受信側の先
頭ビットの位置を定めて一時蓄積手段へ送出する手段
と、該受信側の先頭ビットの位置を該一時蓄積手段から
読み出した時刻とパケットから抽出した先頭ビットの位
置の時刻に基づいて一時蓄積手段からのビットストリー
ムの読み出し速度を制御する手段とを設けたことを特徴
とする請求項１又は２記載のパケット伝送方式。4. A transmitting side is provided with means for adding a bit position of a bit stream to a packet at predetermined time intervals, and a receiving side determines a position of a leading bit on the receiving side based on the position of the added bit. Means for determining the position of the first bit on the receiving side and the time of the position of the first bit extracted from the packet based on the time of the position of the first bit extracted from the packet. 3. The packet transmission system according to claim 1, further comprising means for controlling a reading speed.
し、受信側で該パケット長とビットストリームのビット
の位置とを用いて伝送中に失われたデータ量を算出する
ことを特徴とする請求項４記載のパケット伝送方式。5. The transmission side adds a packet length to a packet, and the reception side calculates an amount of data lost during transmission using the packet length and a bit position of a bit stream. Item 6. The packet transmission method according to Item 4.
せを行う請求項１記載のパケット伝送方式。6. The packet transmission system according to claim 1, wherein the time on the transmitting side and the time on the receiving side are adjusted.
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