JP2000323715A - Thin film semiconductor element for display and display device - Google Patents
Thin film semiconductor element for display and display deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は薄膜トランジスタや
画素電極を基板上に集積した表示用薄膜半導体素子及び
これを利用して組み立てられたアクティブマトリクス型
の表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device for display in which thin film transistors and pixel electrodes are integrated on a substrate, and an active matrix display device assembled using the same.
【０００２】[0002]
【従来の技術】図１０は従来の表示用薄膜半導体素子の
一例を示す模式的な部分断面図であり、画素一個分を表
わしている。互いに直交する走査線２と信号線３の交差
部に薄膜トランジスタとこれによりスイッチング駆動さ
れる画素電極１０が形成されている。薄膜トランジスタ
は多結晶シリコンなどの半導体薄膜４を活性層とし、ゲ
ート電極５とその両側に位置するソース電極及びドレイ
ン電極とを備えている。この従来例は二本のゲート電極
５を備えたダブルゲート構造を有する。各ゲート電極５
は走査線２から延設されている。ソース電極は対応する
ソース側コンタクトを介して信号線３に接続される。ド
レイン電極はドレイン側コンタクト、パッド配線７及び
画素電極コンタクトを介して画素電極１０に接続され
る。尚、走査線２と平行に補助容量線２０が形成されて
おり、半導体薄膜４との間で補助容量を形成する。2. Description of the Related Art FIG. 10 is a schematic partial sectional view showing an example of a conventional thin film semiconductor device for display, and shows one pixel. A thin film transistor and a pixel electrode 10 which is switched and driven by the thin film transistor are formed at the intersection of the scanning line 2 and the signal line 3 which are orthogonal to each other. The thin film transistor has a semiconductor thin film 4 such as polycrystalline silicon as an active layer, and includes a gate electrode 5 and source and drain electrodes located on both sides thereof. This conventional example has a double gate structure provided with two gate electrodes 5. Each gate electrode 5
Extend from the scanning line 2. The source electrode is connected to the signal line 3 via a corresponding source side contact. The drain electrode is connected to the pixel electrode 10 via the drain side contact, the pad wiring 7 and the pixel electrode contact. An auxiliary capacitance line 20 is formed in parallel with the scanning line 2, and forms an auxiliary capacitance with the semiconductor thin film 4.
【０００３】図１１は、図１０のＸ−Ｘ線に沿った断面
図である。ガラスなどからなる絶縁性の基板１の上に一
対のゲート電極５が形成されている。各ゲート電極５を
被覆する様に二層のゲート絶縁膜１１，１２が形成され
ている。その上には、多結晶シリコンなどからなる半導
体薄膜４が形成されている。アイランド状にパタニング
された半導体薄膜４の左側がソースＳとなる一方、右側
がドレインＤとなる。係る構成を有するボトムゲート構
造の薄膜トランジスタは二層の層間絶縁膜１４，１５に
より被覆されている。信号線３は層間絶縁膜１４，１５
に開口したコンタクトホールを介してソースＳに電気接
続している。尚、半導体薄膜４のチャネル領域となる部
分は予めストッパー膜１３で覆われている。信号線３及
びパッド配線７は絶縁層９０で被覆されており、その上
に画素電極１０がパタニング形成されている。FIG. 11 is a cross-sectional view taken along the line XX of FIG. A pair of gate electrodes 5 are formed on an insulating substrate 1 made of glass or the like. Two layers of gate insulating films 11 and 12 are formed so as to cover each gate electrode 5. A semiconductor thin film 4 made of polycrystalline silicon or the like is formed thereon. The left side of the island-patterned semiconductor thin film 4 is the source S, while the right side is the drain D. The thin film transistor having a bottom gate structure having such a configuration is covered with two interlayer insulating films 14 and 15. The signal line 3 is composed of interlayer insulating films 14 and 15
Is electrically connected to the source S via a contact hole opened at the bottom. Note that a portion of the semiconductor thin film 4 to be a channel region is covered with a stopper film 13 in advance. The signal line 3 and the pad wiring 7 are covered with an insulating layer 90, and the pixel electrode 10 is formed thereon by patterning.
【０００４】[0004]
【発明が解決しようとする課題】液晶などを電気光学物
質とした表示装置、特に画素毎にトランジスタが設けら
れているアクティブマトリクス方式の表示装置は、ＡＶ
製品、携帯情報機器のモニター、又パーソナルコンピュ
ータのディスプレイとして益々普及しつつある。普及に
連れて、液晶表示装置（ＬＣＤ）に求められる表示特性
は、より明るくより高精細なことである。明るくするに
は、ＬＣＤの背面から照明するバックライトの輝度を向
上させることは勿論であるが、表示装置としては単位画
素当りの光の透過面積、即ち開口率の向上が重要であ
る。A display device using an electro-optical material such as a liquid crystal, particularly an active matrix type display device in which a transistor is provided for each pixel is known as an AV device.
It is becoming more and more popular as a monitor for products, portable information devices, and personal computer displays. With the widespread use, display characteristics required for a liquid crystal display device (LCD) are brighter and higher definition. To increase the brightness, it is of course to improve the brightness of the backlight illuminated from the back of the LCD, but it is important for the display device to improve the light transmission area per unit pixel, that is, the aperture ratio.
【０００５】一方、もう一つの表示特性上の要求点であ
る高精細化は、各画素のサイズを縮小させることに他な
らず、輝度向上と高精細化とは互いに相反する面があ
る。図１０及び図１１に示した様に、従来は画素電極を
薄膜トランジスタのドレインにパッド配線を介して接続
するとともに、画素電極は走査線と信号線とで囲まれた
領域に設けていた。高精細化の流れの中にあって開口率
を損なわない構造が提案されている。例えば、薄膜トラ
ンジスタ上に感光性のアクリル樹脂などを厚く表面が平
滑になる様に塗布し、その上に画素電極を形成する構造
がある。この場合、画素電極とドレインとはコンタクト
ホールを経由してメタルなどからなるパッド配線を通じ
互いに接続する方法が取られてきた。この方法により、
信号配線と走査配線によって囲まれた領域内に限られて
いた画素電極が、これらの配線上にもオーバーラップす
ることが可能となり、配線と画素電極の隙間を残す必要
がなくなった分だけ、開口率を改善することができる。On the other hand, high definition, which is another requirement for display characteristics, is nothing less than reduction in the size of each pixel, and there is a contradiction between luminance enhancement and high definition. Conventionally, as shown in FIGS. 10 and 11, a pixel electrode is connected to a drain of a thin film transistor via a pad wiring, and a pixel electrode is provided in a region surrounded by a scanning line and a signal line. A structure that does not impair the aperture ratio in the flow of high definition has been proposed. For example, there is a structure in which a photosensitive acrylic resin or the like is thickly applied on a thin film transistor so as to have a smooth surface, and a pixel electrode is formed thereon. In this case, a method has been adopted in which the pixel electrode and the drain are connected to each other through pad wiring made of metal or the like via a contact hole. In this way,
The pixel electrode, which was limited to the area surrounded by the signal wiring and the scanning wiring, can now overlap these wirings, and the opening is reduced by the amount that the gap between the wiring and the pixel electrode does not need to be left. Rate can be improved.
【０００６】しかしながら、この様な構造は逆スタガー
型の薄膜トランジスタの場合不具合が生じる。尚、逆ス
タガー型はボトムゲート構造であり、基板の上に下から
順に走査線を兼ねるゲート電極、ゲート絶縁膜、半導体
薄膜、信号線を兼ねるソース電極及びドレイン電極が積
層されたものとなっている。不具合は、逆スタガー型薄
膜トランジスタの構造自身と有機絶縁層を組み合わせた
ことに起因する。一般に、液晶などを電気光学物質に用
いた表示装置では交流駆動が採用されている。この場
合、薄膜トランジスタを動作させているバイアス条件に
は、ソース電極及びドレイン電極に対して、相対的にゲ
ート電極が負バイアスになる状況が少なからず存在す
る。この時有機絶縁層などが材料精製プロセス並びに薄
膜トランジスタ製造プロセス中に不純物で汚染されてし
まうと、有機絶縁層中の不純物に起因する正電荷が薄膜
トランジスタのチャネル領域上の絶縁層界面に集まっ
て、正の電位を生ぜしめる。画素電極をスイッチング駆
動する薄膜トランジスタが、信号線から供給される交流
信号電位の内、ハイレベルを画素電極に書き込んだ場合
には、画素電極と薄膜トランジスタのチャネル領域との
間の相対距離が近いと、画素電極からの電界により上述
した正電荷の集中は加速されることになる。薄膜トラン
ジスタのチャネル領域上部に正電位が発生すると、半導
体界面に電子が誘起され、薄膜トランジスタが画素電極
への信号書き込み終了後遮断されているはずのソース／
ドレイン間にリーク電流が流れることになる。これは、
薄膜トランジスタの動作閾値電位（Ｖｔｈ）の低下を意
味する。画素電極を駆動する薄膜トランジスタのＶｔｈ
低下は液晶表示装置の画質劣化（例えばコントラストの
低下、フリッカ、クロストークなど）を引き起こす原因
となる。However, such a structure causes a problem in the case of an inverted staggered thin film transistor. Note that the inverted stagger type has a bottom gate structure in which a gate electrode serving also as a scanning line, a gate insulating film, a semiconductor thin film, and a source electrode and a drain electrode also serving as a signal line are sequentially stacked from below on a substrate. I have. The inconvenience is caused by combining the structure of the inverted staggered thin film transistor itself with the organic insulating layer. In general, a display device using a liquid crystal or the like as an electro-optical material employs AC driving. In this case, in the bias conditions for operating the thin film transistor, there are not a few situations where the gate electrode is negatively biased relative to the source electrode and the drain electrode. At this time, if the organic insulating layer and the like are contaminated with impurities during the material refining process and the thin film transistor manufacturing process, positive charges due to the impurities in the organic insulating layer gather at the interface of the insulating layer on the channel region of the thin film transistor, and the positive charge is removed. To generate a potential. When the thin film transistor for switching driving the pixel electrode writes a high level to the pixel electrode out of the AC signal potential supplied from the signal line, if the relative distance between the pixel electrode and the channel region of the thin film transistor is short, The concentration of the positive charges described above is accelerated by the electric field from the pixel electrode. When a positive potential is generated above the channel region of the thin film transistor, electrons are induced at the semiconductor interface, and the thin film transistor is turned off after the signal writing to the pixel electrode is completed.
A leak current flows between the drains. this is,
This means a decrease in the operation threshold potential (Vth) of the thin film transistor. Vth of thin film transistor driving pixel electrode
The drop causes deterioration in image quality of the liquid crystal display device (for example, drop in contrast, flicker, crosstalk, etc.).
【０００７】これを回避する方策として、例えば薄膜ト
ランジスタのチャネル領域を直線状の走査線上に設け、
極力画素電極から遠ざける構造が考えられる。あるい
は、画素電極が薄膜トランジスタ上に重ならない様、大
きく切り欠く構造が考えられる。しかしながら、トラン
ジスタと画素電極とを互いに引き離すこれらの方策は、
構造上ある程度有効であるが、有機絶縁層中に含まれる
不純物に起因するＶｔｈ低下の根本的な対策には成り得
ない。更に、画素スイッチング用の薄膜トランジスタに
加え、同一基板の周辺に駆動回路を集積形成した場合に
は、近接する高電位配線による駆動回路用薄膜トランジ
スタのＶｔｈ低下は避けることができず、解決すべき課
題である。加えて、バックライトの代わりに金属反射膜
を用いた反射型の液晶表示装置においては、輝度を上げ
るべく可能な限り金属反射膜は広く薄膜トランジスタの
上まで設けたい要求があるにも係わらず、上述した様に
Ｖｔｈ低下の恐れがある為要求を満たすことができない
でいる。As a measure to avoid this, for example, a channel region of a thin film transistor is provided on a linear scanning line,
A structure as far away from the pixel electrode as possible is conceivable. Alternatively, a structure in which the pixel electrode is largely cut out so as not to overlap the thin film transistor can be considered. However, these measures of separating the transistor and the pixel electrode from each other are:
Although effective to some extent in terms of structure, it cannot be a fundamental countermeasure for a decrease in Vth due to impurities contained in the organic insulating layer. Further, when a driving circuit is integrated around the same substrate in addition to the pixel switching thin film transistor, a decrease in Vth of the driving circuit thin film transistor due to the adjacent high-potential wiring cannot be avoided. is there. In addition, in a reflection-type liquid crystal display device using a metal reflection film instead of a backlight, the above-described method is required despite the requirement that the metal reflection film be provided as widely as possible over the thin film transistor in order to increase the luminance. As described above, the demand cannot be satisfied because there is a possibility that Vth may decrease.
【０００８】[0008]
【課題を解決する為の手段】本発明は上述した従来の技
術の課題に鑑み成されたものであり、動作の安定した高
開口率高精細の表示用薄膜半導体素子を提供することを
目的とする。係る目的を達成する為に以下の手段を講じ
た。即ち、本発明に係る表示用薄膜半導体素子は、基板
上に複数本の走査線とこれらに直交する複数本の信号線
が形成されており、各走査線と各信号線の交差部には、
少なくともゲート電極とソース及びドレインを具備し半
導体薄膜を活性層とする薄膜トランジスタと、該ドレイ
ンと電気的に接続した画素電極とが形成されており、該
ゲート電極は該半導体薄膜に対し絶縁膜を介して上下に
設けられ且つ対応する走査線に接続される一方、該ソー
スは対応する信号線に接続されており、該画素電極は下
層に位置する薄膜トランジスタから有機又は無機の絶縁
層により隔てられて上層に配されており直接又は配線を
介して電気的にドレインに接続している。好ましくは、
該画素電極は、下層にある薄膜トランジスタの少なくと
も一部を上層から覆っている。好ましくは、薄膜トラン
ジスタと画素電極の間に設けた該絶縁層は、画素電極毎
に色分けされた有機着色膜を含む。好ましくは、該画素
電極は、光反射性の金属膜からなる。あるいは、互いに
対応する薄膜トランジスタと透明な画素電極の間に光反
射膜が設けてある。更に、画素電極と該光反射膜の間
に、該絶縁層の一部として画素電極毎に色分けされた有
機着色膜が設けてある。好ましくは、該信号線と、半導
体薄膜に対して上側の該ゲート電極と、画素電極をドレ
インに接続する該配線は、互いに同層に属する導電膜か
ら形成されている。好ましくは、画素電極に接続した各
薄膜トランジスタを駆動する駆動回路が、該基板に一体
的に集積形成されている。更に好ましくは、該駆動回路
に含まれる薄膜トランジスタは、その活性層となる半導
体薄膜の上下にそれぞれ絶縁膜を介してゲート電極を設
けてある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems in the prior art, and has as its object to provide a thin film semiconductor element for display having a high aperture ratio and high definition, which is stable in operation. I do. The following measures were taken to achieve this purpose. That is, the thin-film semiconductor element for display according to the present invention has a plurality of scanning lines and a plurality of signal lines orthogonal to the plurality of scanning lines formed on the substrate, and at the intersection of each scanning line and each signal line,
A thin film transistor including at least a gate electrode, a source and a drain, and using a semiconductor thin film as an active layer, and a pixel electrode electrically connected to the drain are formed, and the gate electrode is provided on the semiconductor thin film with an insulating film interposed therebetween. The source is connected to a corresponding signal line, and the pixel electrode is separated from a lower-layer thin film transistor by an organic or inorganic insulating layer, and is connected to a corresponding scanning line. And is electrically connected to the drain directly or via a wiring. Preferably,
The pixel electrode covers at least a part of the thin film transistor in the lower layer from the upper layer. Preferably, the insulating layer provided between the thin film transistor and the pixel electrode includes an organic colored film that is color-coded for each pixel electrode. Preferably, the pixel electrode is made of a light-reflective metal film. Alternatively, a light reflection film is provided between the corresponding thin film transistor and the transparent pixel electrode. Further, between the pixel electrode and the light reflecting film, an organic colored film which is color-coded for each pixel electrode is provided as a part of the insulating layer. Preferably, the signal line, the gate electrode above the semiconductor thin film, and the wiring connecting the pixel electrode to the drain are formed of conductive films belonging to the same layer. Preferably, a driving circuit for driving each thin film transistor connected to the pixel electrode is integrally formed on the substrate. More preferably, the thin film transistor included in the driving circuit is provided with a gate electrode above and below a semiconductor thin film serving as an active layer via an insulating film.
【０００９】以上のように、本発明は、半導体薄膜に対
し絶縁膜を介してゲート電極を上下に設け、且つ薄膜ト
ランジスタの上層に有機又は無機の絶縁層を介して画素
電極を設けるものである。特に、高開口率を実現したい
場合には、例えば画素電極が金属膜からなる反射型の表
示装置に対しては、薄膜トランジスタの上部にまで画素
電極を覆う。この様にしても、薄膜トランジスタの活性
層は上下からゲート電極で電気的に遮蔽されており、薄
膜トランジスタのＶｔｈが変動する恐れはない。又、一
形態として薄膜トランジスタと画素電極の間に介在する
絶縁層はカラーフィルタとして機能する有機着色膜を含
んでいる。又、画素電極及びこれをスイッチング駆動す
る薄膜トランジスタが形成された画素アレイ部の周辺に
駆動回路を一体的に形成した表示用薄膜半導体素子の場
合、周辺駆動回路を構成する薄膜トランジスタにも絶縁
膜を介して上下からゲート電極を配設し、Ｖｔｈがシフ
トしない様にしている。As described above, according to the present invention, a gate electrode is provided above and below a semiconductor thin film via an insulating film, and a pixel electrode is provided above a thin film transistor via an organic or inorganic insulating layer. In particular, when it is desired to realize a high aperture ratio, for example, in a reflective display device in which a pixel electrode is formed of a metal film, the pixel electrode is covered even above the thin film transistor. Even in this case, the active layer of the thin film transistor is electrically shielded from above and below by the gate electrodes, and there is no possibility that Vth of the thin film transistor fluctuates. In one embodiment, the insulating layer interposed between the thin film transistor and the pixel electrode includes an organic coloring film functioning as a color filter. Further, in the case of a display thin film semiconductor element in which a drive circuit is integrally formed around a pixel array portion in which a pixel electrode and a thin film transistor for switchingly driving the pixel electrode are formed, the thin film transistor constituting the peripheral drive circuit is also provided with an insulating film. Gate electrodes are arranged from above and below to prevent Vth from shifting.
【００１０】[0010]
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は本発明に係る表示用薄
膜半導体素子の第一実施形態の一例を示す模式的な部分
平面図であり、特に一画素分を表わしている。尚、図１
０及び図１１に示した従来の表示用薄膜半導体素子と対
応する部分には対応する参照番号を付して理解を容易に
している。（Ａ）に示す様に、本表示用薄膜半導体素子
は互いに直交する走査線２と信号線３の交差部に画素電
極１０及びこれをスイッチング駆動する薄膜トランジス
タが形成されている。薄膜トランジスタは多結晶シリコ
ンなどからなる半導体薄膜４を素子領域としており、上
下から絶縁膜を介してゲート電極で挟まれている。尚、
図ではダブルゲート構造の上側ゲート電極６のみが二本
表わされている。この上側ゲート電極６は下側ゲートコ
ンタクトを介して下側ゲート電極と接続している。一方
半導体薄膜４のソースはソース側コンタクトを介して信
号線３に接続し、ドレインはドレイン側コンタクト、パ
ッド配線７及び画素電極コンタクトを介して画素電極１
０に接続している。画素電極１０は走査線２及び信号線
３の端部にオーバーラップしており、更に薄膜トランジ
スタの素子領域を構成する半導体薄膜４の上に及んでい
る。尚走査線２と平行に補助容量線２０が形成されてい
る。又、画素電極１０と対応する様に有機着色膜８が形
成されており、画素毎にＲＧＢ三原色を割り当てるため
のカラーフィルタとして機能する。この有機着色膜８に
は窓部８ｗが形成されており、ここに前述したパッド配
線７が配置されている。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a schematic partial plan view showing an example of a first embodiment of a display thin film semiconductor device according to the present invention, and particularly shows one pixel. FIG.
Parts corresponding to those of the conventional display thin film semiconductor device shown in FIG. 1 and FIG. 11 are denoted by the corresponding reference numerals to facilitate understanding. As shown in FIG. 1A, the thin-film semiconductor element for display has a pixel electrode 10 and a thin film transistor for switchingly driving the pixel electrode 10 at an intersection of a scanning line 2 and a signal line 3 which are orthogonal to each other. The thin film transistor has a semiconductor thin film 4 made of polycrystalline silicon or the like as an element region, and is sandwiched between gate electrodes from above and below via an insulating film. still,
In the figure, only two upper gate electrodes 6 having a double gate structure are shown. The upper gate electrode 6 is connected to the lower gate electrode via a lower gate contact. On the other hand, the source of the semiconductor thin film 4 is connected to the signal line 3 via the source side contact, and the drain is the pixel electrode 1 via the drain side contact, the pad wiring 7 and the pixel electrode contact.
Connected to 0. The pixel electrode 10 overlaps the end portions of the scanning line 2 and the signal line 3 and further extends over the semiconductor thin film 4 constituting the element region of the thin film transistor. Note that an auxiliary capacitance line 20 is formed in parallel with the scanning line 2. In addition, an organic coloring film 8 is formed so as to correspond to the pixel electrode 10, and functions as a color filter for assigning three primary colors of RGB to each pixel. A window 8w is formed in the organic coloring film 8, and the pad wiring 7 described above is arranged here.
【００１１】（Ｂ）は、（Ａ）に示したＸ−Ｘ線に沿っ
た断面図である。この図を参照して、本表示用薄膜半導
体素子の製造方法を詳細に説明する。まず、ガラスなど
からなる基板１にスパッタリング法で例えばモリブデン
（Ｍｏ）を２５０ｎｍの厚みで成膜する。この膜をドラ
イエッチングでパタニングし、前述した走査線、補助容
量線及び下側ゲート電極５を形成する。次に、プラズマ
ＣＶＤ法によりシリコン窒化膜１１、シリコン酸化膜１
２及び非晶質シリコンからなる半導体薄膜４を真空中で
連続成膜する。ここでシリコン窒化膜１１の厚みは例え
ば１００ｎｍでありシリコン酸化膜１２の膜厚は１００
ｎｍである。両者を合わせてゲート絶縁膜を構成してい
る。又非晶質シリコンからなる半導体薄膜４は膜厚が例
えば５０ｎｍである。続いてプラズマＣＶＤ法でシリコ
ン酸化膜を２００ｎｍの厚みで成膜した後レジストを塗
布し、基板１の裏側からの露光により、下側ゲート電極
５に整合するレジストパタンを形成する。このレジスト
パタンをマスクとして酸化シリコン膜をウェットエッチ
ングによりパタニングし、ストッパー膜１３を形成す
る。この後、イオンドーピング法で例えば不純物燐を１
×１０15／ｃｍ2 のドーズ量で半導体薄膜４に注入し、
薄膜トランジスタのソースＳ及びドレインＤを形成す
る。続いてランプアニール法で６００℃程度加熱するこ
とで、ソースＳ及びドレインＤに注入された不純物を活
性化する。次に、半導体薄膜４をドライエッチングし、
薄膜トランジスタの素子領域の形状にパタニングする。
この上に、層間絶縁膜としてシリコン窒化膜１４及びシ
リコン酸化膜１５をそれぞれ３００ｎｍ、１００ｎｍの
厚みで成膜する。次に、ソースＳ及びドレインＤとのコ
ンタクトを得る為のコンタクトホールと下側ゲート電極
５とのコンタクトを取る為のコンタクトホールを、層間
絶縁膜１４，１５に開口する。この後、金属アルミニウ
ムを４００ｎｍ更に金属チタンを１００ｎｍ連続してス
パッタリング法により成膜し、信号線３、パッド配線
７、上側ゲート電極６をドライエッチングによりパタニ
ング形成する。これで、走査線と信号線３とで囲まれた
画素領域が出来上がる。次に、各画素領域毎にパッド配
線７への窓部を抜く形で、赤（Ｒ）、緑（Ｇ）、青
（Ｂ）の有機着色膜８を、例えば１．３μｍの厚みでパ
タン形成する。更に、同じくパッド配線７へのコンタク
トホールを抜いた形で、有機又は無機の透明な平坦化膜
９例えばを１．４μｍ厚で形成する。これらの有機着色
膜８及び平坦化膜９が、薄膜トランジスタと画素電極１
０との間に介在する絶縁層となる。最後に、ＩＴＯなど
からなる透明導電膜を例えば１００ｎｍの厚みで成膜し
た後、画素領域全体を覆う様にパタニングし、表示用薄
膜半導体素子を完成させる。FIG. 2B is a cross-sectional view along the line XX shown in FIG. With reference to this figure, a method for manufacturing the present display thin film semiconductor device will be described in detail. First, a film of, for example, molybdenum (Mo) having a thickness of 250 nm is formed on a substrate 1 made of glass or the like by a sputtering method. This film is patterned by dry etching to form the above-described scanning line, auxiliary capacitance line, and lower gate electrode 5. Next, the silicon nitride film 11 and the silicon oxide film 1 are formed by plasma CVD.
2 and a semiconductor thin film 4 made of amorphous silicon are continuously formed in a vacuum. Here, the thickness of the silicon nitride film 11 is, for example, 100 nm, and the thickness of the silicon oxide film 12 is 100 nm.
nm. Together, they form a gate insulating film. The semiconductor thin film 4 made of amorphous silicon has a thickness of, for example, 50 nm. Subsequently, after a silicon oxide film is formed to a thickness of 200 nm by a plasma CVD method, a resist is applied, and a resist pattern matching the lower gate electrode 5 is formed by exposure from the back side of the substrate 1. Using this resist pattern as a mask, the silicon oxide film is patterned by wet etching to form a stopper film 13. Thereafter, for example, one impurity phosphorus is added by ion doping.
Implanting into the semiconductor thin film 4 at a dose of × 10 15 / cm 2 ,
A source S and a drain D of the thin film transistor are formed. Subsequently, the impurities implanted into the source S and the drain D are activated by heating at about 600 ° C. by a lamp annealing method. Next, the semiconductor thin film 4 is dry-etched,
Patterning into the shape of the element region of the thin film transistor.
On this, a silicon nitride film 14 and a silicon oxide film 15 are formed as interlayer insulating films with a thickness of 300 nm and 100 nm, respectively. Next, a contact hole for obtaining contact with the source S and the drain D and a contact hole for obtaining contact with the lower gate electrode 5 are opened in the interlayer insulating films 14 and 15. Thereafter, metal aluminum is continuously formed to a thickness of 400 nm and metal titanium is further formed to a thickness of 100 nm by a sputtering method, and the signal line 3, the pad wiring 7, and the upper gate electrode 6 are formed by patterning by dry etching. Thus, a pixel area surrounded by the scanning lines and the signal lines 3 is completed. Next, a red (R), green (G), and blue (B) organic coloring film 8 is formed in a pattern with a thickness of, for example, 1.3 μm by removing a window to the pad wiring 7 for each pixel region. I do. Further, an organic or inorganic transparent flattening film 9, for example, having a thickness of 1.4 μm is formed in such a manner that a contact hole to the pad wiring 7 is removed. The organic coloring film 8 and the planarizing film 9 form the thin film transistor and the pixel electrode 1.
0 becomes an insulating layer interposed therebetween. Finally, a transparent conductive film made of ITO or the like is formed to a thickness of, for example, 100 nm, and then patterned so as to cover the entire pixel region, thereby completing a display thin-film semiconductor element.
【００１２】図２は、図１の（Ａ）に示したＹ−Ｙ線に
沿った断面図であり、特に薄膜トランジスタのドレイン
と画素電極との電気接続構造を示している。図示する様
に、絶縁基板１の上には走査線２及び補助容量線２０が
互いに平行に形成されている。その上には、二層のゲー
ト絶縁膜１１，１２が形成されている。このゲート絶縁
膜の上には半導体薄膜４が形成されており、図示の部分
はちょうどドレインＤとなっている。この上に二層の層
間絶縁膜１４，１５が形成されている。この層間絶縁膜
１４，１５に開口したコンタクトホールを埋める様に二
層の金属膜からなるパッド配線７がパタニング形成され
ている。層間絶縁膜１４，１５の上には例えば緑色
（Ｇ）に着色された有機着色膜８が形成されている。そ
の上には、有機又は無機の平坦化膜９が形成されてい
る。更にその上に画素電極１０が形成されており、平坦
化膜９及び有機着色膜８に開口したコンタクトホールを
介してパッド配線７に接続している。FIG. 2 is a sectional view taken along the line YY shown in FIG. 1A, and particularly shows an electrical connection structure between the drain of the thin film transistor and the pixel electrode. As shown, a scanning line 2 and an auxiliary capacitance line 20 are formed on an insulating substrate 1 in parallel with each other. Thereon, two layers of gate insulating films 11 and 12 are formed. A semiconductor thin film 4 is formed on this gate insulating film, and the portion shown in FIG. On this, two interlayer insulating films 14 and 15 are formed. A pad wiring 7 made of a two-layer metal film is formed by patterning so as to fill the contact holes opened in the interlayer insulating films 14 and 15. An organic coloring film 8 colored, for example, green (G) is formed on the interlayer insulating films 14 and 15. An organic or inorganic planarizing film 9 is formed thereon. Further, a pixel electrode 10 is formed thereon, and is connected to the pad wiring 7 via a contact hole opened in the flattening film 9 and the organic coloring film 8.
【００１３】以上図１及び図２を参照して説明した様
に、本発明に係る表示用薄膜半導体素子は、基板１上に
複数本の走査線２とこれらに直交する複数本の信号線３
が形成されており、各走査線２と信号線３の交差部に
は、少なくともゲート電極とソースＳ及びドレインＤを
具備し半導体薄膜４を活性層とする薄膜トランジスタ
と、ドレインＤと電気的に接続した画素電極１０とが形
成されている。ゲート電極５，６は半導体薄膜４に対し
絶縁膜を介して上下に設けられ且つ対応する走査線２に
接続される一方、ソースＳは対応する信号線３に接続さ
れている。画素電極１０は下層に位置する薄膜トランジ
スタから有機又は無機の絶縁層により隔てられて上層に
配されており、且つ配線７を介して対応するドレインＤ
に接続している。本実施形態の場合図１の（Ａ）に示す
様に、画素電極１０は下層にある薄膜トランジスタの少
なくとも一部を上層から覆っている。又、薄膜トランジ
スタと画素電極１０の間に設けた絶縁層は、画素電極１
０毎に色分けされた有機着色膜８を含んでいる。As described above with reference to FIGS. 1 and 2, the thin-film semiconductor element for display according to the present invention comprises a plurality of scanning lines 2 on a substrate 1 and a plurality of signal lines 3 orthogonal thereto.
At the intersection of each scanning line 2 and signal line 3, a thin film transistor having at least a gate electrode, a source S, and a drain D and having a semiconductor thin film 4 as an active layer; Pixel electrode 10 is formed. The gate electrodes 5 and 6 are provided above and below the semiconductor thin film 4 via an insulating film and are connected to the corresponding scanning lines 2, while the sources S are connected to the corresponding signal lines 3. The pixel electrode 10 is disposed in an upper layer separated from an underlying thin film transistor by an organic or inorganic insulating layer, and has a corresponding drain D via a wiring 7.
Connected to In the case of the present embodiment, as shown in FIG. 1A, the pixel electrode 10 covers at least a part of the thin film transistor in the lower layer from the upper layer. The insulating layer provided between the thin film transistor and the pixel electrode 10 is
It includes an organic coloring film 8 that is color-coded for each 0.
【００１４】係る構成を有する表示用薄膜半導体素子の
品質を検証すべく動作テストを行なった。図３は、動作
テスト条件を示す波形図であり、走査線電位、信号線電
位及び補助容量線電位を表わしている。図から明らかな
様に、走査線には周期１６．７ｍｓｅｃ、パルスピーク
１３Ｖ、ベース０Ｖの電位を与え、補助容量線には６Ｖ
の低電位を与え、信号線には６Ｖ±５Ｖ、周期３３．３
ｓｅｃの矩形波を印加した。An operation test was performed to verify the quality of the display thin film semiconductor device having the above configuration. FIG. 3 is a waveform diagram showing operation test conditions, and shows a scanning line potential, a signal line potential, and an auxiliary capacitance line potential. As is apparent from the figure, a potential of 16.7 msec, a pulse peak of 13 V and a base of 0 V is applied to the scanning line, and a voltage of 6 V is applied to the auxiliary capacitance line.
And a signal line of 6V ± 5V, a period of 33.3
A rectangular wave of sec was applied.
【００１５】動作テスト結果を図４のグラフに示す。図
３に示したテスト条件で画素電極の電位を測定したとこ
ろ、カーブで示す様に、ハイ側信号を入力した時で、
１６．７ｍｓｅｃでの電位減衰が−１５％、ロー側入力
時で−１０％であった。尚、画素の透過率は、液晶表示
装置に組み上げた時、カラーフィルタとして機能する有
機着色膜８を通過した光束全てを表示に利用することが
できる為、開口率は８５％に達した。一方、半導体薄膜
の上側にゲート電極を設けなかった事以外は同じ構造の
表示用薄膜半導体素子を作成し、比較評価してみた。こ
の測定結果をのカーブで表わしている。グラフから明
らかな様に、画素電位はハイ側信号入力で電位減衰が−
６０％に上り、ロー側は−１０％に止まった。上側ゲー
ト電極の無い素子で、ハイ側が−６０％もの電位減衰を
生じたのは、薄膜トランジスタの上方にまで画素電極が
ある為、半導体薄膜の上側に電子が誘起された結果、薄
膜トランジスタにリークが生じ電荷が減少した為であ
る。又、この様な構造だと結果的に薄膜トランジスタ上
方の画素電極パタンをカットせざるを得ず、液晶表示装
置に組み上げた時には薄膜トランジスタの素子領域が画
素として機能しない為、開口領域から除かれ、開口率は
７０％に止まる。又、本実施形態では有機着色膜８が厚
い為、信号線３に多少オーバーラップする形で画素電極
をパタニング形成でき、開口部をフルに画素として使え
る。この様な有機着色膜８がない場合には、画素電極は
信号線３と走査線２で囲まれた開口領域より内側にパタ
ン形成せざるを得ず、開口率は低くなる。The results of the operation test are shown in the graph of FIG. When the potential of the pixel electrode was measured under the test conditions shown in FIG. 3, when the high-side signal was input as shown by the curve,
The potential decay at 16.7 msec was -15%, and at the time of low-side input was -10%. In addition, the transmittance of the pixel reached 85% when assembled in a liquid crystal display device because all the light fluxes passing through the organic coloring film 8 functioning as a color filter can be used for display. On the other hand, a display thin-film semiconductor element having the same structure except that the gate electrode was not provided on the upper side of the semiconductor thin film was prepared and comparatively evaluated. This measurement result is represented by a curve. As is clear from the graph, the pixel potential is reduced by a high-side signal input.
It rose to 60%, and the low side stopped at -10%. In the device without the upper gate electrode, the high side has a potential decay of −60% because the pixel electrode is located above the thin film transistor, and electrons are induced on the upper side of the semiconductor thin film, so that the thin film transistor leaks. This is because the charge has decreased. In addition, with such a structure, the pixel electrode pattern above the thin film transistor has to be cut as a result, and when assembled in a liquid crystal display device, the element region of the thin film transistor does not function as a pixel, so that it is removed from the opening region and the opening is removed. The rate is only 70%. Further, in this embodiment, since the organic coloring film 8 is thick, the pixel electrode can be patterned and formed so as to slightly overlap the signal line 3, and the opening can be used as a pixel. When such an organic coloring film 8 is not provided, the pixel electrode is forced to form a pattern inside an opening area surrounded by the signal line 3 and the scanning line 2, and the aperture ratio becomes low.
【００１６】図５は本発明に係る表示用薄膜半導体素子
の第二実施形態の一例を示す模式図であり、（Ａ）は一
画素分の部分平面図、（Ｂ）は（Ａ）に示したＸ−Ｘ線
に沿った断面図である。基本的には図１に示した第一実
施形態と同様であり、対応する部分には対応する参照番
号を付して理解を容易にしている。図から明らかな様
に、信号線３、上側ゲート電極６及びパッド配線７の形
成までは図１の第一実施形態と同様である。この後、感
光性の透明樹脂層９’を例えば１．８μｍの厚みでスピ
ンコートし、仮焼成した後、画素部分にランダムにピン
ホールを形成したマスクを用いて露光現像を行なうこと
により、表面がランダムに凹凸となるパタンを形成し
た。この時同時に窓部９’ｗも形成した。この上に、例
えば銀を２００ｎｍの厚みでスパッタリングし、画素部
全体を覆う様にパタン形成した。この様にしてパタン形
成された金属膜が画素電極１０となり、下層に位置する
薄膜トランジスタのドレインＤにパッド配線７を介して
電気接続する。金属膜からなる画素電極１０の上は配向
処理膜３０で被覆される。この様に薄膜トランジスタ及
び金属画素電極１０を形成した基板１に対し、対向側基
板として透明導電膜を１００ｎｍの厚みで全面的に成膜
したものを用意し、所定の間隙で互いに接合した後、間
隙にポジ型の液晶を封入して反射型液晶表示装置とし
た。FIGS. 5A and 5B are schematic views showing an example of the second embodiment of the thin film semiconductor element for display according to the present invention. FIG. 5A is a partial plan view of one pixel, and FIG. It is sectional drawing along the XX line. Basically, it is the same as the first embodiment shown in FIG. 1, and corresponding parts are denoted by corresponding reference numerals to facilitate understanding. As is clear from the drawing, the steps up to the formation of the signal line 3, the upper gate electrode 6, and the pad wiring 7 are the same as those in the first embodiment of FIG. Thereafter, the photosensitive transparent resin layer 9 ′ is spin-coated at a thickness of, for example, 1.8 μm and calcined, and then exposed and developed using a mask in which a pinhole is randomly formed in a pixel portion to obtain a surface. Formed a pattern having irregularities randomly. At this time, a window 9'w was also formed at the same time. On this, for example, silver was sputtered to a thickness of 200 nm to form a pattern so as to cover the entire pixel portion. The metal film thus patterned becomes the pixel electrode 10 and is electrically connected to the drain D of the thin film transistor located below via the pad wiring 7. The upper part of the pixel electrode 10 made of a metal film is covered with an alignment treatment film 30. On the substrate 1 on which the thin film transistor and the metal pixel electrode 10 are formed as described above, a transparent conductive film having a thickness of 100 nm is entirely prepared as an opposite substrate, and is joined to each other at a predetermined gap. Then, a positive type liquid crystal was sealed therein to obtain a reflection type liquid crystal display device.
【００１７】第一実施形態と同じ駆動条件で駆動したと
ころ良好な画像が得られた。この駆動条件下で７０℃の
高温動作試験を２５０時間行なったが、画質の低下は生
じなかった。一方、上側ゲート電極を欠いた反射型液晶
表示装置を作成して動作試験を行なったところ、約３分
後に画面のちらつきが現れ始め、画面中央に黒いウィン
ドウを表示させたところ、ウィンドウの上下にクロスト
ークが発生した。更に、７０℃の高温動作試験を行なっ
たところ、９６時間後には画像が認識できない程度まで
画質が低下した。この劣化は、薄膜トランジスタのリー
クによるハイ側画素電位低下が生じ、ハイ側信号とロー
側信号のバランスが崩れ、液晶の実効電圧に変動が生
じ、ちらつきになったものである。更に、黒ウィンドウ
上下のクロストークは、真に薄膜トランジスタの電流リ
ークによるものである。更に、高温動作試験では透明樹
脂層９’中に含まれる可動イオンがゲートと画素電極と
の間の電界と温度とにより大きく移動し、著しい画質劣
化となった。この劣化を抑えるべく、薄膜トランジスタ
上方の画素電極パタンをカットすると、反射率が２０％
程減少し、大きく画面輝度を損なうことになる。When driven under the same driving conditions as in the first embodiment, a good image was obtained. A high-temperature operation test at 70 ° C. under these driving conditions was performed for 250 hours, but no deterioration in image quality occurred. On the other hand, when a reflection type liquid crystal display device lacking the upper gate electrode was created and an operation test was performed, flickering of the screen began to appear after about 3 minutes, and a black window was displayed at the center of the screen. Crosstalk has occurred. Further, when a high-temperature operation test at 70 ° C. was performed, the image quality was reduced to such an extent that an image could not be recognized after 96 hours. This deterioration is caused by a decrease in the high-side pixel potential due to the leakage of the thin film transistor, the balance between the high-side signal and the low-side signal is lost, and the effective voltage of the liquid crystal fluctuates, resulting in flickering. Further, the crosstalk above and below the black window is truly due to current leakage of the thin film transistor. Further, in the high-temperature operation test, the mobile ions contained in the transparent resin layer 9 'largely moved due to the electric field between the gate and the pixel electrode and the temperature, resulting in remarkable image quality deterioration. When the pixel electrode pattern above the thin film transistor is cut to suppress this deterioration, the reflectance becomes 20%.
And the screen brightness is greatly impaired.
【００１８】図６は、本発明に係る表示用薄膜半導体素
子の第三実施形態の一例を示す模式図であり、特に画素
部に加え周辺の駆動回路を同一基板上に集積形成した構
造となっている。図６の（Ａ）は周辺駆動回路に含まれ
る一対のＮ型トランジスタ及びＰ型トランジスタの平面
形状を示し、（Ｂ）は（Ａ）のＹ−Ｙ線に沿って切断し
た断面構造を表わしている。（Ａ）に示す様に、Ｎ型ト
ランジスタ及びＰ型トランジスタは共通の半導体薄膜５
０を素子領域としている。Ｎ型トランジスタは上下一対
のゲート電極を備えているが、（Ａ）では上側ゲート電
極５５のみが現れている。Ｐ型トランジスタも同様に上
下一対のゲート電極を有するが、図では上側ゲート電極
５６のみが現れている。Ｎ型トランジスタのソース及び
ドレインには配線５１及び５２がコンタクトホールを介
して接続している。又Ｐ型トランジスタのソース及びド
レインにも配線５２及び５３がコンタクトホールを介し
て接続している。尚、Ｎ型トランジスタ及びＰ型トラン
ジスタに近接して別の配線５４が形成されている。FIG. 6 is a schematic view showing an example of a third embodiment of the display thin film semiconductor device according to the present invention. In particular, the thin film semiconductor device has a structure in which peripheral driving circuits in addition to a pixel portion are integrated on the same substrate. ing. FIG. 6A shows a planar shape of a pair of N-type and P-type transistors included in the peripheral driver circuit, and FIG. 6B shows a cross-sectional structure taken along the line YY of FIG. I have. As shown in (A), the N-type transistor and the P-type transistor share a common semiconductor thin film 5.
0 is an element region. Although the N-type transistor has a pair of upper and lower gate electrodes, only the upper gate electrode 55 appears in FIG. The P-type transistor also has a pair of upper and lower gate electrodes, but only the upper gate electrode 56 is shown in the figure. Wirings 51 and 52 are connected to the source and drain of the N-type transistor via contact holes. Wirings 52 and 53 are also connected to the source and drain of the P-type transistor via contact holes. Note that another wiring 54 is formed near the N-type transistor and the P-type transistor.
【００１９】（Ｂ）に示す様に、Ｎ型トランジスタはソ
ース及びドレインの他ＬＤＤ領域を含むＬＤＤ構造とな
っており、半導体薄膜５０は下側ゲート電極５５ｕと上
側ゲート電極５５とで挟まれている。同様にＰ型トラン
ジスタも下側ゲート電極５６ｕと上側ゲート電極５６に
より挟まれている。配線５１，５２，５３及び上側ゲー
ト電極５５，５６は透明樹脂層９’により被覆されてい
る。As shown in (B), the N-type transistor has an LDD structure including an LDD region in addition to a source and a drain, and the semiconductor thin film 50 is sandwiched between a lower gate electrode 55u and an upper gate electrode 55. I have. Similarly, the P-type transistor is also sandwiched between the lower gate electrode 56u and the upper gate electrode 56. The wirings 51, 52, 53 and the upper gate electrodes 55, 56 are covered with a transparent resin layer 9 '.
【００２０】係る構成を有する表示用薄膜半導体素子の
製造方法を以下に説明する。まず下側ゲート電極５５
ｕ，５６ｕをパタニング形成した後、二層のゲート絶縁
膜１１，１２の上に非晶質シリコンからなる半導体薄膜
５０を例えば５０ｎｍの厚みでプラズマＣＶＤ法により
成膜する。非晶質シリコンは例えば４００℃１時間のア
ニールにより充分水素を除去し、エキシマレーザ光を照
射して多結晶シリコンに転換する。この後、裏面露光技
術を用いて下側ゲート電極５５ｕ，５６ｕと整合する様
に半導体薄膜５０の上にストッパー膜１３を形成する。
このストッパー膜１３をマスクとしてイオン注入法によ
り不純物燐を２×１０13／ｃｍ2 のドーズ量で注入し、
ＬＤＤ領域を設ける。後に、Ｎ型となるトランジスタに
対してはゲート長からＬＤＤ領域分だけ１μｍはみ出る
様に、又Ｐ型となるトランジスタについてはこれを全面
覆う様にレジストをパタニング形成し、これをマスクと
してイオンドープ法により例えば不純物燐を１×１０15
／ｃｍ2 のドーズ量でドープし、使用済みとなったレジ
ストを除去する。これにより、ＬＤＤ構造のＮ型チャネ
ル型薄膜トランジスタが得られる。この後Ｎ型トランジ
スタを全面的に覆う様にレジストパタンを形成し、これ
をマスクとして例えば不純物ボロンを８×１０ 14／ｃｍ
2 のドーズ量でドープし、使用済みとなったレジストを
除去する。これにより、Ｐ型トランジスタが作成され
る。ここで、ランプアニール法によりこれらドープされ
た不純物を活性化する。この後は、第一実施形態と同じ
工程で、表示領域内にはＬＤＤ構造のＮ型トランジスタ
を画素毎に集積形成し、周辺の駆動回路部にはＬＤＤ構
造のＮ型トランジスタとＬＤＤ構造ではないＰ型トラン
ジスタを含むＣＭＯＳ構成の駆動回路を集積形成する。
尚、全ての薄膜トランジスタに対し、図示する様に半導
体薄膜の上下にゲート電極を設けている。The thin-film semiconductor element for display having the above structure
The manufacturing method will be described below. First, the lower gate electrode 55
After forming u and 56u by patterning, two layers of gate insulation
Semiconductor thin film made of amorphous silicon on films 11 and 12
50 with a thickness of, for example, 50 nm by plasma CVD
Form a film. Amorphous silicon is, for example, an
Remove hydrogen sufficiently with neil and irradiate with excimer laser light.
To convert to polycrystalline silicon. After this, the backside exposure technique
To match with the lower gate electrodes 55u, 56u
Next, the stopper film 13 is formed on the semiconductor thin film 50.
Using this stopper film 13 as a mask, ion implantation is used.
2 × 1013/ CmTwo In a dose of
An LDD region is provided. Later, the N-type transistor
On the other hand, it protrudes from the gate length by 1 μm for the LDD region.
As for the P-type transistor,
Form a resist pattern so as to cover it, and use this as a mask
Then, for example, 1 × 10 4 impurity phosphorus is ion-doped.15
/ CmTwo Doped with a dose of
Remove the strike. Thereby, the N-type channel having the LDD structure is formed.
A thin film transistor is obtained. After this, N-type transistor
A resist pattern is formed to cover the entire surface of the
Is used as a mask, for example, 8 × 10 14/ Cm
Two Doped with the dose of
Remove. This creates a P-type transistor
You. Here, these doped regions are formed by a lamp annealing method.
To activate the impurities. After this, the same as the first embodiment
In the process, an N-type transistor having an LDD structure is provided in the display area.
Are integrated on a pixel-by-pixel basis, and an LDD structure is
N-type transistor and P-type transistor without LDD structure
A drive circuit having a CMOS structure including a transistor is integrated and formed.
Note that all the thin film transistors are semiconductive as shown.
Gate electrodes are provided above and below the body thin film.
【００２１】この様にして作成した表示用薄膜半導体素
子を一方の基板とし、透明電極を全面的に形成した対向
基板に貼り合わせ、両者の間隙に液晶を封入して液晶表
示装置を組み立てた。この液晶表示装置を電圧１３Ｖで
駆動させた。入力信号は６Ｖ±４．５Ｖの矩形波であ
る。本実施形態に係る液晶表示装置は何ら劣化を生ずる
ことなく駆動することができた。これと比較する為、上
側ゲート電極を欠いた構造の液晶表示装置を作成して動
作試験を行なったところ、３０分後に画面右側で特定の
線を境に絵が表示されなくなった。これは水平スキャナ
ーを構成する駆動回路の配線が最近接のところでＮ型ト
ランジスタから５μｍしか離れておらず、この配線に電
源電圧１３Ｖが印加された時、有機樹脂膜に含まれる可
動イオンがトランジスタ上部に集中し、更に配線電界の
影響が加わってＮ型トランジスタのリークが増大し、回
路が誤動作した為である。The thin-film semiconductor element for display prepared in this manner was used as one substrate, bonded to an opposing substrate on which a transparent electrode was entirely formed, and liquid crystal was sealed in a gap between them to assemble a liquid crystal display device. This liquid crystal display was driven at a voltage of 13V. The input signal is a rectangular wave of 6V ± 4.5V. The liquid crystal display device according to the present embodiment could be driven without any deterioration. For comparison, when a liquid crystal display device having a structure lacking the upper gate electrode was prepared and an operation test was performed, no picture was displayed on the right side of the screen at a specific line after 30 minutes. This is because the wiring of the driving circuit constituting the horizontal scanner is only 5 μm away from the N-type transistor at the closest point, and when a power supply voltage of 13 V is applied to this wiring, the mobile ions contained in the organic resin film cause the upper part of the transistor to move. This is because the leakage of the N-type transistor increases due to the influence of the wiring electric field and the circuit malfunctions.
【００２２】図７は薄膜トランジスタのゲート電圧／ド
レイン電流特性を示すグラフである。のカーブは上下
のゲート電極を備えた薄膜トランジスタのゲート電圧／
ドレイン電流特性である。のカーブは上側のゲート電
極を欠いた薄膜トランジスタのゲート電圧／ドレイン電
流特性を示す。グラフから明らかな様に、上側のゲート
電極を省くとトランジスタのリークが増大する。半導体
薄膜を上下からゲート電極で挟むことによりリークを抑
制することができる。本発明はこれにより回路の誤動作
や画素トランジスタのリークがない上、画素トランジス
タ上にも画素電極パタンを設けられる為、開口率が大き
く明るい高精細な液晶表示装置を提供することができ
る。FIG. 7 is a graph showing the gate voltage / drain current characteristics of the thin film transistor. Curve is the gate voltage of a thin film transistor having upper and lower gate electrodes /
It is a drain current characteristic. Curve shows the gate voltage / drain current characteristics of the thin film transistor lacking the upper gate electrode. As is clear from the graph, omitting the upper gate electrode increases the transistor leakage. Leakage can be suppressed by sandwiching the semiconductor thin film between the gate electrodes from above and below. The present invention can provide a bright and high-definition liquid crystal display device having a large aperture ratio because a malfunction of a circuit and a leak of a pixel transistor are not caused and a pixel electrode pattern is provided on the pixel transistor.
【００２３】図８は、本発明に係る表示用薄膜半導体素
子の第四実施形態の一例を示す模式的な部分断面図であ
る。基本的には、図２に示した第一実施形態の断面構造
と同様であり、対応する部分には対応する参照番号を付
して理解を容易にしている。異なる点は、パッド配線７
を被覆する様に有機又は無機の平坦化膜９を形成した
後、その上に金属アルミニウムなどの光反射膜２５を設
けたことである。この上に画素毎ＲＧＢに着色された有
機着色膜８を形成してカラーフィルタとする。この有機
着色膜８の上に透明導電膜からなる画素電極１０をパタ
ニング形成する。この画素電極１０は有機着色膜８及び
平坦化膜９に開口したコンタクトホールを介してパッド
配線７に接続している。FIG. 8 is a schematic partial sectional view showing an example of the fourth embodiment of the thin film semiconductor element for display according to the present invention. Basically, it is the same as the cross-sectional structure of the first embodiment shown in FIG. 2, and corresponding parts are denoted by corresponding reference numerals to facilitate understanding. The difference is that the pad wiring 7
Is formed after the organic or inorganic planarizing film 9 is formed so as to cover the light reflecting film 25 such as metallic aluminum. An organic colored film 8 colored RGB for each pixel is formed thereon to form a color filter. A pixel electrode 10 made of a transparent conductive film is formed on the organic colored film 8 by patterning. The pixel electrode 10 is connected to the pad wiring 7 via a contact hole opened in the organic coloring film 8 and the flattening film 9.
【００２４】最後に、図９は本発明に係る表示用薄膜半
導体素子を用いて組み立てられた表示装置の一例を示す
模式的な斜視図である。図示する様に、本表示装置は一
対の絶縁基板１０１，１０２と両者の間に保持された電
気光学物質１０３とを備えたパネル構造を有する。電気
光学物質１０３としては液晶材料が広く用いられてい
る。下側の絶縁基板１０１には画素アレイ部１０４と駆
動回路部とが集積形成されている。駆動回路部は垂直駆
動回路１０５と水平駆動回路１０６とに分かれている。
また、絶縁基板１０１の周辺部上端には外部接続用の端
子部１０７が形成されている。端子部１０７は配線１０
８を介して垂直駆動回路１０５及び水平駆動回路１０６
に接続している。画素アレイ部１０４には行状のゲート
配線１０９と列状の信号配線１１０が形成されている。
両配線の交差部には画素電極１１１とこれを駆動する薄
膜トランジスタ１１２が形成されている。薄膜トランジ
スタ１１２のゲート電極は対応するゲート配線１０９に
接続され、ドレイン領域は対応する画素電極１１１に接
続され、ソース領域は対応する信号配線１１０に接続し
ている。ゲート配線１０９は垂直駆動回路１０５に接続
する一方、信号配線１１０は水平駆動回路１０６に接続
している。画素電極１１１をスイッチング駆動する薄膜
トランジスタ１１２及び垂直駆動回路１０５と水平駆動
回路１０６に含まれる薄膜トランジスタは、本発明に従
って作成されたものである。Finally, FIG. 9 is a schematic perspective view showing an example of a display device assembled using the display thin film semiconductor device according to the present invention. As illustrated, the display device has a panel structure including a pair of insulating substrates 101 and 102 and an electro-optical material 103 held between the pair of insulating substrates 101 and 102. As the electro-optic material 103, a liquid crystal material is widely used. On the lower insulating substrate 101, a pixel array section 104 and a drive circuit section are integrally formed. The drive circuit section is divided into a vertical drive circuit 105 and a horizontal drive circuit 106.
Further, a terminal portion 107 for external connection is formed at an upper end of a peripheral portion of the insulating substrate 101. The terminal 107 is a wiring 10
8, a vertical drive circuit 105 and a horizontal drive circuit 106
Connected to A row-shaped gate wiring 109 and a column-shaped signal wiring 110 are formed in the pixel array unit 104.
A pixel electrode 111 and a thin film transistor 112 for driving the pixel electrode 111 are formed at the intersection of the two wires. The gate electrode of the thin film transistor 112 is connected to the corresponding gate wiring 109, the drain region is connected to the corresponding pixel electrode 111, and the source region is connected to the corresponding signal wiring 110. The gate wiring 109 is connected to the vertical driving circuit 105, while the signal wiring 110 is connected to the horizontal driving circuit 106. The thin film transistor 112 for switching and driving the pixel electrode 111 and the thin film transistors included in the vertical drive circuit 105 and the horizontal drive circuit 106 are formed according to the present invention.
【００２５】[0025]
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタの活性層となる半導体薄膜の上下にゲ
ート電極を設けることにより、トランジスタ動作を安定
化させている。これにより、トランジスタ上部に多少の
可動イオンを含む有機乃至無機の絶縁膜を配置可能とな
り、更にはその上に画素電極が薄膜トランジスタを覆う
様にパタン形成して、高開口率化を実現するものであ
る。画素のレイアウト上、特に画素トランジスタ上まで
画素電極が覆わなくてもよい場合でも、長期信頼性の観
点から本発明は薄膜トランジスタの動作特性を安定化で
きる。又、薄膜トランジスタと画素電極の間に厚い絶縁
層が存在する為、信号線に画素電極をオーバーラップす
ることが可能となり、高開口率化に寄与できる。又、画
素アレイ部と周辺駆動回路部を一体化した場合でも、周
辺駆動回路に含まれる薄膜トランジスタに上下一対のゲ
ート電極を設けることで回路動作を安定化できる。但
し、周辺駆動回路において最近接配線までの距離が充分
確保できる場合、駆動回路中のトランジスタには上側の
ゲート電極を必ずしも設ける必要はない。As described above, according to the present invention,
By providing gate electrodes above and below a semiconductor thin film that is an active layer of a thin film transistor, transistor operation is stabilized. This makes it possible to arrange an organic or inorganic insulating film containing some mobile ions on the upper part of the transistor, and to form a pattern so that the pixel electrode covers the thin film transistor thereon, thereby realizing a higher aperture ratio. is there. The present invention can stabilize the operation characteristics of the thin film transistor from the viewpoint of long-term reliability even when the pixel electrode does not need to be covered on the pixel layout, particularly on the pixel transistor. Further, since a thick insulating layer exists between the thin film transistor and the pixel electrode, the pixel electrode can overlap the signal line, which can contribute to a higher aperture ratio. Further, even when the pixel array unit and the peripheral driving circuit unit are integrated, the circuit operation can be stabilized by providing a pair of upper and lower gate electrodes in the thin film transistor included in the peripheral driving circuit. However, when a sufficient distance to the nearest wiring can be secured in the peripheral driving circuit, it is not always necessary to provide an upper gate electrode for a transistor in the driving circuit.
【図１】本発明に係る表示用薄膜半導体素子の第一実施
形態を示す部分平面図及び部分断面図である。FIG. 1 is a partial plan view and a partial cross-sectional view illustrating a first embodiment of a thin-film semiconductor element for display according to the present invention.
【図２】第一実施形態に係る表示用薄膜半導体素子の部
分断面図である。FIG. 2 is a partial cross-sectional view of the display thin-film semiconductor element according to the first embodiment.
【図３】第一実施形態の動作説明に供する波形図であ
る。FIG. 3 is a waveform chart for explaining the operation of the first embodiment.
【図４】第一実施形態の動作説明に供する波形図であ
る。FIG. 4 is a waveform chart for explaining the operation of the first embodiment.
【図５】本発明に係る表示用薄膜半導体素子の第二実施
形態を示す部分平面図及び部分断面図である。FIG. 5 is a partial plan view and a partial cross-sectional view showing a second embodiment of the thin-film semiconductor element for display according to the present invention.
【図６】本発明に係る表示用薄膜半導体素子の第三実施
形態を示す部分平面図及び部分断面図である。FIG. 6 is a partial plan view and a partial cross-sectional view showing a third embodiment of the thin-film semiconductor element for display according to the present invention.
【図７】第三実施形態に含まれる薄膜トランジスタの特
性を示すグラフである。FIG. 7 is a graph showing characteristics of the thin film transistor included in the third embodiment.
【図８】本発明に係る表示用薄膜半導体素子の第四実施
形態を示す部分断面図である。FIG. 8 is a partial cross-sectional view showing a fourth embodiment of the thin-film semiconductor element for display according to the present invention.
【図９】本発明に係る表示装置を示す模式的な斜視図で
ある。FIG. 9 is a schematic perspective view showing a display device according to the present invention.
【図１０】従来の表示用薄膜半導体素子の一例を示す部
分平面図である。FIG. 10 is a partial plan view showing an example of a conventional thin film semiconductor element for display.
【図１１】図１０に示したＸ−Ｘ線に沿って切断した断
面図である。FIG. 11 is a sectional view taken along the line XX shown in FIG. 10;
１・・・基板、２・・・走査線、３・・・信号線、４・
・・半導体薄膜、５・・・下側ゲート電極、６・・・上
側ゲート電極、７・・・パッド配線、８・・・有機着色
膜、９・・・平坦化膜、１０・・・画素電極、１１・・
・ゲート絶縁膜、１２・・・ゲート絶縁膜、１４・・・
層間絶縁膜、１５・・・層間絶縁膜1 ... substrate, 2 ... scan line, 3 ... signal line, 4 ...
..Semiconductor thin film, 5 lower gate electrode, 6 upper gate electrode, 7 pad wiring, 8 organic coloring film, 9 flattening film, 10 pixel Electrode, 11 ...
.Gate insulating film, 12 ... Gate insulating film, 14 ...
Interlayer insulating film, 15 ... Interlayer insulating film
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA25 JA26 JA29 JA33 JA35 JA36 JA38 JA39 JA42 JA43 JA44 JB13 JB23 JB32 JB33 JB38 JB42 JB51 JB56 JB63 JB69 KA04 KA07 KA12 KA16 KA18 KA22 MA05 MA08 MA13 MA19 MA20 MA27 MA30 MA35 MA41 MA58 NA07 NA25 NA30 PA06 5C094 AA05 AA12 BA03 BA43 CA19 CA24 DA14 DA15 DB04 EA04 EA07 EB02 EB04 EB05 ED03 FB12 FB15 5F110 AA18 AA30 BB01 BB02 BB04 DD02 EE03 EE04 EE14 EE28 EE30 EE44 FF02 FF03 FF09 FF30 GG02 GG13 GG25 GG28 GG45 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL11 HL23 HM15 NN03 NN04 NN05 NN14 NN15 NN16 NN23 NN24 NN27 NN73 NN78 PP03 PP35 QQ08 QQ09 QQ12 QQ19 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) NA07 NA25 NA30 PA06 5C094 AA05 AA12 BA03 BA43 CA19 CA24 DA14 DA15 DB04 EA04 EA07 EB02 EB04 EB05 ED03 FB12 FB15 5F110 AA18 AA30 BB01 BB02 BB04 DD02 EE03 EE04 EE14 EE28 EE30 FF30 GG01 HL04 HL11 HL23 HM15 NN03 NN04 NN05 NN14 NN15 NN16 NN23 NN24 NN27 NN73 NN78 PP03 PP35 QQ08 QQ09 QQ12 QQ19
Claims (18)
する複数本の信号線が形成されており、 各走査線と各信号線の交差部には、少なくともゲート電
極とソース及びドレインを具備し半導体薄膜を活性層と
する薄膜トランジスタと、該ドレインと電気的に接続し
た画素電極とが形成されており、 該ゲート電極は該半導体薄膜に対し絶縁膜を介して上下
に設けられ且つ対応する走査線に接続される一方、該ソ
ースは対応する信号線に接続されており、 該画素電極は下層に位置する薄膜トランジスタから有機
又は無機の絶縁層により隔てられて上層に配されており
該ドレインに直接又は配線を介して電気的に接続してい
る表示用薄膜半導体素子。A plurality of scanning lines and a plurality of signal lines orthogonal to the plurality of scanning lines are formed on a substrate, and at least a gate electrode, a source, and a drain are provided at an intersection of each scanning line and each signal line. A thin film transistor having a semiconductor thin film as an active layer; and a pixel electrode electrically connected to the drain. The gate electrode is provided above and below the semiconductor thin film via an insulating film. The source is connected to a corresponding signal line while being connected to a scan line, and the pixel electrode is provided in an upper layer and separated from an underlying thin film transistor by an organic or inorganic insulating layer, and is connected to the drain. A thin film semiconductor element for display electrically connected directly or via wiring.
スタの少なくとも一部を上層から覆っている請求項１記
載の表示用薄膜半導体素子。2. The thin film semiconductor device for display according to claim 1, wherein the pixel electrode covers at least a part of the thin film transistor in the lower layer from the upper layer.
た該絶縁層は、画素電極毎に色分けされた有機着色膜を
含む請求項１記載の表示用薄膜半導体素子。3. The thin-film semiconductor device for display according to claim 1, wherein the insulating layer provided between the thin-film transistor and the pixel electrode includes an organic colored film that is color-coded for each pixel electrode.
る請求項１記載の表示用薄膜半導体素子。4. The display thin-film semiconductor device according to claim 1, wherein said pixel electrode is made of a light-reflective metal film.
な画素電極の間に光反射膜が設けてある請求項１記載の
表示用薄膜半導体素子。5. The thin film semiconductor device for display according to claim 1, wherein a light reflecting film is provided between the corresponding thin film transistor and the transparent pixel electrode.
の一部として画素電極毎に色分けされた有機着色膜が設
けてある請求項５記載の表示用薄膜半導体素子。6. The thin-film semiconductor device for display according to claim 5, wherein an organic colored film that is color-coded for each pixel electrode is provided as a part of the insulating layer between the pixel electrode and the light reflecting film.
該ゲート電極と、画素電極をドレインに接続する該配線
は、互いに同層に属する導電膜から形成されている請求
項１記載の表示用薄膜半導体素子。7. The signal line, the gate electrode above the semiconductor thin film, and the wiring connecting the pixel electrode to the drain are formed of conductive films belonging to the same layer. Thin film semiconductor device for display.
を駆動する駆動回路が、該基板に一体的に集積形成され
ている請求項１記載の表示用薄膜半導体素子。8. The thin film semiconductor device for display according to claim 1, wherein a driving circuit for driving each thin film transistor connected to the pixel electrode is integrally formed on the substrate.
は、その活性層となる半導体薄膜の上下にそれぞれ絶縁
膜を介してゲート電極を設けた請求項８記載の表示用薄
膜半導体素子。9. The thin-film semiconductor element for display according to claim 8, wherein the thin-film transistor included in the drive circuit has a gate electrode provided above and below a semiconductor thin film serving as an active layer via an insulating film.
対の基板と、該間隙に保持された電気光学物質とを有
し、 一方の基板には対向電極が形成され、 他方の基板には 基板上に複数本の走査線とこれらに直
交する複数本の信号線が形成されており、 各走査線と各信号線の交差部には、少なくともゲート電
極とソース及びドレインを具備し半導体薄膜を活性層と
する薄膜トランジスタと、該ドレインと電気的に接続し
た画素電極とが形成されており、 該ゲート電極は該半導体薄膜に対し絶縁膜を介して上下
に設けられ且つ対応する走査線に接続される一方、該ソ
ースは対応する信号線に接続されており、 該画素電極は下層に位置する薄膜トランジスタから有機
又は無機の絶縁層により隔てられて上層に配されており
該ドレインに直接又は配線を介して電気的に接続してい
る表示装置。10. A substrate comprising: a pair of substrates joined to each other via a predetermined gap; and an electro-optical material held in the gap. One substrate has a counter electrode formed thereon, and the other substrate has a substrate. A plurality of scanning lines and a plurality of signal lines orthogonal thereto are formed on the upper portion. At the intersection of each scanning line and each signal line, at least a gate electrode, a source and a drain are provided, and the semiconductor thin film is activated. A thin film transistor as a layer and a pixel electrode electrically connected to the drain are formed, and the gate electrode is provided above and below the semiconductor thin film via an insulating film and connected to a corresponding scanning line. On the other hand, the source is connected to a corresponding signal line, the pixel electrode is arranged in an upper layer separated from an underlying thin film transistor by an organic or inorganic insulating layer, and is directly connected to the drain or connected to a wiring. A display device that is electrically connected via the.
ジスタの少なくとも一部を上層から覆っている請求項１
０記載の表示装置。11. The pixel electrode covers at least a part of a lower-layer thin film transistor from an upper layer.
0. The display device according to 0.
けた該絶縁層は、画素電極毎に色分けされた有機着色膜
を含む請求項１０記載の表示装置。12. The display device according to claim 10, wherein the insulating layer provided between the thin film transistor and the pixel electrode includes an organic colored film that is color-coded for each pixel electrode.
なる請求項１０記載の表示装置。13. The display device according to claim 10, wherein said pixel electrode is made of a light-reflective metal film.
明な画素電極の間に光反射膜が設けてある請求項１０記
載の表示装置。14. The display device according to claim 10, wherein a light reflection film is provided between the corresponding thin film transistor and the transparent pixel electrode.
層の一部として画素電極毎に色分けされた有機着色膜が
設けてある請求項１４記載の表示装置。15. The display device according to claim 14, wherein an organic colored film that is color-coded for each pixel electrode is provided as a part of the insulating layer between the pixel electrode and the light reflecting film.
の該ゲート電極と、画素電極をドレインに接続する該配
線は、互いに同層に属する導電膜から形成されている請
求項１０記載の表示装置。16. The signal line, the gate electrode above the semiconductor thin film, and the wiring connecting the pixel electrode to the drain are formed of conductive films belonging to the same layer. Display device.
タを駆動する駆動回路が、該他方の基板に一体的に集積
形成されている請求項１０記載の表示装置。17. The display device according to claim 10, wherein a driving circuit for driving each thin film transistor connected to the pixel electrode is integrally formed on the other substrate.
タは、その活性層となる半導体薄膜の上下にそれぞれ絶
縁膜を介してゲート電極を設けた請求項１７記載の表示
装置。18. The display device according to claim 17, wherein the thin film transistor included in the driving circuit has a gate electrode provided above and below a semiconductor thin film serving as an active layer with an insulating film interposed therebetween.
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