JP2000323412A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 III−Ｖ族化合物半導体結晶を成長させると
きに針状結晶の成長を抑制できる半導体素子の製造方法
を提供する。 【解決手段】 ＧaＡs基板５上にパターンニングされた
ＡlＯx膜４を形成する。上記ＡlＯx膜４をマスクとして
ＧaＡs基板５上に、分子線エピタキシャル成長法を用い
てＧaＡs成長層６,７を成長させる。上記ＧaＡs成長層
６の成長初期において、III族元素Ｇaのフラックス量に
対するＶ族元素Ａsのフラックス量の割合であるＶ／III
フラックス比を３以上とすることによって、ＧaＡs成長
層６のマイグレーション速度の速いIII族元素Ｇaのマイ
グレーションを阻害し、ＡlＯx膜４に針状結晶が生じな
い。
きに針状結晶の成長を抑制できる半導体素子の製造方法
を提供する。 【解決手段】 ＧaＡs基板５上にパターンニングされた
ＡlＯx膜４を形成する。上記ＡlＯx膜４をマスクとして
ＧaＡs基板５上に、分子線エピタキシャル成長法を用い
てＧaＡs成長層６,７を成長させる。上記ＧaＡs成長層
６の成長初期において、III族元素Ｇaのフラックス量に
対するＶ族元素Ａsのフラックス量の割合であるＶ／III
フラックス比を３以上とすることによって、ＧaＡs成長
層６のマイグレーション速度の速いIII族元素Ｇaのマイ
グレーションを阻害し、ＡlＯx膜４に針状結晶が生じな
い。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、非結晶膜をマス
クとして用いた結晶成長技術によりIII‐Ｖ族化合物半
導体結晶を成長させる半導体素子の製造方法に関する。
クとして用いた結晶成長技術によりIII‐Ｖ族化合物半
導体結晶を成長させる半導体素子の製造方法に関する。
【０００２】
【従来の技術】従来より、分子線エピタキシャル成長
(以下、ＭＢＥという)法を用いた半導体素子の製造方法
において、III−Ｖ族化合物半導体結晶(ＧaＡs等)を良
質なものとするには、結晶成長時のIII族元素のマイグ
レーション(表面移動)を促進することが有効である。そ
のIII族元素のマイグレーションを促進するには、III族
元素のフラックス量に対するＶ族元素のフラックス量の
割合であるＶ／IIIフラックス比をできるだけ小さくす
る必要があるため、Ｖ／IIIフラックス比をIII族元素
(Ｇa等)がリッチとなる値の上限値よりわずかに大きい
値にするのが一般的であった。また、ＭＢＥ装置の稼働
率は一般的にＶ族元素のフラックス量で決まっており、
Ｖ／IIIフラックス比をできるだけ小さくすることによ
り稼働率も上がる。そのため、非結晶膜のマスクを有す
る基板上にIII−Ｖ族化合物半導体結晶を成長させる場
合も、上述と同様の結晶成長条件(Ｖ／IIIフラックス比
をIII族元素がリッチとなる値の上限値よりわずかに大
きい値)を用いていた。
(以下、ＭＢＥという)法を用いた半導体素子の製造方法
において、III−Ｖ族化合物半導体結晶(ＧaＡs等)を良
質なものとするには、結晶成長時のIII族元素のマイグ
レーション(表面移動)を促進することが有効である。そ
のIII族元素のマイグレーションを促進するには、III族
元素のフラックス量に対するＶ族元素のフラックス量の
割合であるＶ／IIIフラックス比をできるだけ小さくす
る必要があるため、Ｖ／IIIフラックス比をIII族元素
(Ｇa等)がリッチとなる値の上限値よりわずかに大きい
値にするのが一般的であった。また、ＭＢＥ装置の稼働
率は一般的にＶ族元素のフラックス量で決まっており、
Ｖ／IIIフラックス比をできるだけ小さくすることによ
り稼働率も上がる。そのため、非結晶膜のマスクを有す
る基板上にIII−Ｖ族化合物半導体結晶を成長させる場
合も、上述と同様の結晶成長条件(Ｖ／IIIフラックス比
をIII族元素がリッチとなる値の上限値よりわずかに大
きい値)を用いていた。
【０００３】
【発明が解決しようとする課題】ところで、非結晶膜の
マスクを有する基板上にIII−Ｖ族化合物半導体結晶を
成長させる場合、図５に示すように、マスク４の上面お
よび側面にも針状結晶１が成長してしまう場合がある。
この場合、成長中に針状結晶１がIII族およびＶ族のフ
ラックスの障害物となるために針状結晶１直下に未成長
部分２が生じるという問題がある。また、成長後にデバ
イス作製のため、通常のフォトエッチング工程を行った
場合、上記針状結晶１によりレジストのコーティングむ
らが生じて不具合が発生したり、レジスト除去時にレジ
ストが残留したりするという問題がある。したがって、
上記III−Ｖ族化合物半導体結晶を成長させる場合に針
状結晶１が成長すると、半導体素子の特性が劣化して歩
留まりが低下する。
マスクを有する基板上にIII−Ｖ族化合物半導体結晶を
成長させる場合、図５に示すように、マスク４の上面お
よび側面にも針状結晶１が成長してしまう場合がある。
この場合、成長中に針状結晶１がIII族およびＶ族のフ
ラックスの障害物となるために針状結晶１直下に未成長
部分２が生じるという問題がある。また、成長後にデバ
イス作製のため、通常のフォトエッチング工程を行った
場合、上記針状結晶１によりレジストのコーティングむ
らが生じて不具合が発生したり、レジスト除去時にレジ
ストが残留したりするという問題がある。したがって、
上記III−Ｖ族化合物半導体結晶を成長させる場合に針
状結晶１が成長すると、半導体素子の特性が劣化して歩
留まりが低下する。
【０００４】そこで、この発明の目的は、III−Ｖ族化
合物半導体結晶を成長させるときに針状結晶の成長を抑
制できる半導体素子の製造方法を提供することにある。
合物半導体結晶を成長させるときに針状結晶の成長を抑
制できる半導体素子の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の半導体素子の製造方法は、半導体結晶基
板上に部分的に非結晶膜を形成する工程と、上記非結晶
膜が形成された半導体結晶基板上に、上記非結晶膜をマ
スクとして分子線エピタキシャル成長法によりIII−Ｖ
族化合物半導体層を成長させる工程とを有する半導体素
子の製造方法において、上記III‐Ｖ族化合物半導体結
晶層を成長させる工程の成長初期において、上記III−
Ｖ族化合物半導体結晶層を構成する主要元素のうちのマ
イグレーション速度の速いIII族元素のマイグレーショ
ンを阻害することを特徴としている。
め、請求項１の半導体素子の製造方法は、半導体結晶基
板上に部分的に非結晶膜を形成する工程と、上記非結晶
膜が形成された半導体結晶基板上に、上記非結晶膜をマ
スクとして分子線エピタキシャル成長法によりIII−Ｖ
族化合物半導体層を成長させる工程とを有する半導体素
子の製造方法において、上記III‐Ｖ族化合物半導体結
晶層を成長させる工程の成長初期において、上記III−
Ｖ族化合物半導体結晶層を構成する主要元素のうちのマ
イグレーション速度の速いIII族元素のマイグレーショ
ンを阻害することを特徴としている。
【０００６】上記請求項１の半導体素子の製造方法によ
れば、上記非結晶膜をマスクとして分子線エピタキシャ
ル成長法によりIII‐Ｖ族化合物半導体結晶層を成長さ
せる工程の成長初期において、III−Ｖ族化合物半導体
結晶層を構成する主要元素のうちのマイグレーション速
度の速いIII族元素のマイグレーションを阻害すること
によって、上記非結晶膜の針状結晶の成長を抑制でき
る。したがって、針状結晶に起因するIII−Ｖ族化合物
半導体結晶層の成長不良やフォトリソグラフ工程の不良
がなくなり、特性が良好な半導体素子が歩留りよく製造
できる。
れば、上記非結晶膜をマスクとして分子線エピタキシャ
ル成長法によりIII‐Ｖ族化合物半導体結晶層を成長さ
せる工程の成長初期において、III−Ｖ族化合物半導体
結晶層を構成する主要元素のうちのマイグレーション速
度の速いIII族元素のマイグレーションを阻害すること
によって、上記非結晶膜の針状結晶の成長を抑制でき
る。したがって、針状結晶に起因するIII−Ｖ族化合物
半導体結晶層の成長不良やフォトリソグラフ工程の不良
がなくなり、特性が良好な半導体素子が歩留りよく製造
できる。
【０００７】また、請求項２の半導体素子の製造方法
は、請求項１の半導体素子の製造方法において、上記II
I‐Ｖ族化合物半導体結晶層を成長させる工程の成長初
期に上記マイグレーション速度の速いIII族元素のマイ
グレーションを阻害するとき、III族元素のフラックス
量に対するＶ族元素のフラックス量の割合であるＶ／II
Iフラックス比を３以上とすることを特徴としている。
は、請求項１の半導体素子の製造方法において、上記II
I‐Ｖ族化合物半導体結晶層を成長させる工程の成長初
期に上記マイグレーション速度の速いIII族元素のマイ
グレーションを阻害するとき、III族元素のフラックス
量に対するＶ族元素のフラックス量の割合であるＶ／II
Iフラックス比を３以上とすることを特徴としている。
【０００８】上記請求項２の半導体素子の製造方法によ
れば、上記III族元素のフラックス量に対するＶ族元素
のフラックス量の割合であるＶ／IIIフラックス比を３
以上とすることによって、III−Ｖ族化合物半導体結晶
層の成長初期の針状結晶の成長を確実に抑制できると共
に、成長初期を除いて低Ｖ／IIIフラックス比で結晶成
長が行え、結晶性のよいIII−Ｖ族化合物半導体結晶層
を形成できる。
れば、上記III族元素のフラックス量に対するＶ族元素
のフラックス量の割合であるＶ／IIIフラックス比を３
以上とすることによって、III−Ｖ族化合物半導体結晶
層の成長初期の針状結晶の成長を確実に抑制できると共
に、成長初期を除いて低Ｖ／IIIフラックス比で結晶成
長が行え、結晶性のよいIII−Ｖ族化合物半導体結晶層
を形成できる。
【０００９】また、請求項３の半導体素子の製造方法
は、請求項１の半導体素子の製造方法において、上記II
I‐Ｖ族化合物半導体結晶層を成長させる工程の成長初
期に上記マイグレーション速度の速いIII族元素のマイ
グレーションを阻害するとき、III族元素のフラックス
量に対するＶ族元素のフラックス量の割合であるＶ／II
Iフラックス比を３以上とし、そのＶ／IIIフラックス比
はIII族元素のフラックス量を調整することにより制御
することを特徴としている。
は、請求項１の半導体素子の製造方法において、上記II
I‐Ｖ族化合物半導体結晶層を成長させる工程の成長初
期に上記マイグレーション速度の速いIII族元素のマイ
グレーションを阻害するとき、III族元素のフラックス
量に対するＶ族元素のフラックス量の割合であるＶ／II
Iフラックス比を３以上とし、そのＶ／IIIフラックス比
はIII族元素のフラックス量を調整することにより制御
することを特徴としている。
【００１０】上記請求項３の半導体素子の製造方法によ
れば、上記III族元素のフラックス量を調整することに
よりIII−Ｖ族化合物半導体結晶層の成長レートを制御
する。そうすることによって、Ｖ／IIIフラックス比を
制御するので、制御性がよくなると共に、Ｖ族元素の使
用量を必要最小限に設定することにより、ＭＢＥ装置の
稼動率を向上できる。
れば、上記III族元素のフラックス量を調整することに
よりIII−Ｖ族化合物半導体結晶層の成長レートを制御
する。そうすることによって、Ｖ／IIIフラックス比を
制御するので、制御性がよくなると共に、Ｖ族元素の使
用量を必要最小限に設定することにより、ＭＢＥ装置の
稼動率を向上できる。
【００１１】また、請求項４の半導体素子の製造方法
は、請求項１の半導体素子の製造方法において、上記II
I‐Ｖ族化合物半導体結晶層を成長させる工程の成長初
期に上記マイグレーション速度の速いIII族元素のマイ
グレーションを阻害するとき、マイグレーション速度の
遅いIII族元素であるアルミニウムを添加して表面改質
層を形成したことを特徴としている。
は、請求項１の半導体素子の製造方法において、上記II
I‐Ｖ族化合物半導体結晶層を成長させる工程の成長初
期に上記マイグレーション速度の速いIII族元素のマイ
グレーションを阻害するとき、マイグレーション速度の
遅いIII族元素であるアルミニウムを添加して表面改質
層を形成したことを特徴としている。
【００１２】上記請求項４の半導体素子の製造方法によ
れば、上記III−Ｖ族化合物半導体結晶層の成長初期に
マイグレーション速度の遅いIII族元素であるアルミニ
ウムを添加することによって、III族元素のマイグレー
ションを阻害するので、Ｖ／IIIフラックス比を低く設
定でき、Ｖ族元素の使用量を必要最小限に設定すること
により、ＭＢＥ装置の稼動率を向上できる。
れば、上記III−Ｖ族化合物半導体結晶層の成長初期に
マイグレーション速度の遅いIII族元素であるアルミニ
ウムを添加することによって、III族元素のマイグレー
ションを阻害するので、Ｖ／IIIフラックス比を低く設
定でき、Ｖ族元素の使用量を必要最小限に設定すること
により、ＭＢＥ装置の稼動率を向上できる。
【００１３】また、請求項５の半導体素子の製造方法
は、半導体結晶基板上に部分的に非結晶膜を形成する工
程と、上記非結晶膜をマスクとして上記半導体結晶基板
を加工する工程と、上記半導体結晶基板を加工した後、
上記半導体結晶基板上に、上記非結晶膜をマスクとして
分子線エピタキシャル成長法によりIII−Ｖ族化合物半
導体層を成長させる工程とを有する半導体素子の製造方
法であって、上記III−Ｖ族化合物半導体層を成長させ
る工程の成長初期において、上記III−Ｖ族化合物半導
体層を構成する主要元素のうちのマイグレーション速度
の速いIII族元素のマイグレーションを阻害することを
特徴としている。
は、半導体結晶基板上に部分的に非結晶膜を形成する工
程と、上記非結晶膜をマスクとして上記半導体結晶基板
を加工する工程と、上記半導体結晶基板を加工した後、
上記半導体結晶基板上に、上記非結晶膜をマスクとして
分子線エピタキシャル成長法によりIII−Ｖ族化合物半
導体層を成長させる工程とを有する半導体素子の製造方
法であって、上記III−Ｖ族化合物半導体層を成長させ
る工程の成長初期において、上記III−Ｖ族化合物半導
体層を構成する主要元素のうちのマイグレーション速度
の速いIII族元素のマイグレーションを阻害することを
特徴としている。
【００１４】上記請求項５の半導体素子の製造方法によ
れば、上記半導体結晶基板上に部分的に非結晶膜を形成
し、その非結晶膜をマスクとして半導体結晶基板を例え
ばエッチングにより加工した後、上記非結晶膜が形成さ
れた半導体結晶基板上に、上記非結晶膜をマスクとして
分子線エピタキシャル成長法によりIII−Ｖ族化合物半
導体層を成長させる。このIII‐Ｖ族化合物半導体結晶
層の成長初期において、III−Ｖ族化合物半導体結晶層
を構成する主要元素のうちのマイグレーション速度の速
いIII族元素のマイグレーションを阻害することによっ
て、上記非結晶膜の針状結晶の成長を抑制できる。した
がって、針状結晶に起因するIII−Ｖ族化合物半導体結
晶層の成長不良やフォトリソグラフ工程の不良がなくな
り、特性が良好な半導体素子が歩留りよく製造できる。
れば、上記半導体結晶基板上に部分的に非結晶膜を形成
し、その非結晶膜をマスクとして半導体結晶基板を例え
ばエッチングにより加工した後、上記非結晶膜が形成さ
れた半導体結晶基板上に、上記非結晶膜をマスクとして
分子線エピタキシャル成長法によりIII−Ｖ族化合物半
導体層を成長させる。このIII‐Ｖ族化合物半導体結晶
層の成長初期において、III−Ｖ族化合物半導体結晶層
を構成する主要元素のうちのマイグレーション速度の速
いIII族元素のマイグレーションを阻害することによっ
て、上記非結晶膜の針状結晶の成長を抑制できる。した
がって、針状結晶に起因するIII−Ｖ族化合物半導体結
晶層の成長不良やフォトリソグラフ工程の不良がなくな
り、特性が良好な半導体素子が歩留りよく製造できる。
【００１５】
【発明の実施の形態】以下、この発明の半導体素子の製
造方法を図示の実施の形態により詳細に説明する。
造方法を図示の実施の形態により詳細に説明する。
【００１６】（第１実施形態）図ｌ(a),(b)はこの発明
の第１実施形態の半導体素子の製造方法を示す断面図で
ある。
の第１実施形態の半導体素子の製造方法を示す断面図で
ある。
【００１７】この第１実施形態において作製される半導
体素子は、図ｌ(a)に示すように、平坦なＧaＡs基板５
上に非結晶膜として例えば酸化膜であるアルミナ(ＡlＯ
x (ｘ；０〜１))を蒸着し、通常のフォトリソグラフィ
によりストライプ状にパターン加工を行い、ＡlＯx膜４
を形成する。
体素子は、図ｌ(a)に示すように、平坦なＧaＡs基板５
上に非結晶膜として例えば酸化膜であるアルミナ(ＡlＯ
x (ｘ；０〜１))を蒸着し、通常のフォトリソグラフィ
によりストライプ状にパターン加工を行い、ＡlＯx膜４
を形成する。
【００１８】そして、図ｌ(b)に示すように、レジスト
(図示せず)を除去した後、ＭＢＥ法により、次の条件で
ＧaＡsの結晶成長を行う。結晶成長の初期段階におい
て、Ｖ／IIIフラックス比(III族の分子線フラックス量
に対するＶ族の分子線フラックス量の比)を結晶成長がI
II族リッチ(この場合Ｇaリッチ)となるＶ／IIIフラック
ス比の上限値の３倍以上(Ｖ／IIIフラックス比＞３)と
して結晶成長を行い、例えば０.１μｍの厚さに達する
までＧaＡs成長層６を形成する。その後、Ｖ／IIIフラッ
クス比の値を結晶成長がＧaリッチとなるＶ／IIIフラッ
クス比の上限値(＝１)をわずかに上回る値、例えば１.
２倍(Ｖ／IIIフラックス比＝１.２)として、必要な層厚
に達するまでＧaＡs成長層６上にＧaＡs成長層７を形成
する。
(図示せず)を除去した後、ＭＢＥ法により、次の条件で
ＧaＡsの結晶成長を行う。結晶成長の初期段階におい
て、Ｖ／IIIフラックス比(III族の分子線フラックス量
に対するＶ族の分子線フラックス量の比)を結晶成長がI
II族リッチ(この場合Ｇaリッチ)となるＶ／IIIフラック
ス比の上限値の３倍以上(Ｖ／IIIフラックス比＞３)と
して結晶成長を行い、例えば０.１μｍの厚さに達する
までＧaＡs成長層６を形成する。その後、Ｖ／IIIフラッ
クス比の値を結晶成長がＧaリッチとなるＶ／IIIフラッ
クス比の上限値(＝１)をわずかに上回る値、例えば１.
２倍(Ｖ／IIIフラックス比＝１.２)として、必要な層厚
に達するまでＧaＡs成長層６上にＧaＡs成長層７を形成
する。
【００１９】このとき、III‐Ｖ族化合物半導体結晶層
の成長初期(ＧaＡs成長層６の成長時)に、Ｖ／IIIフラ
ックス比を３以上にすることによって、Ｇaのマイグレ
ーションが阻害されて、ＡlＯx膜４の側面付近に針状結
晶は発生しない。このため、ＧaＡs成長層６,７に針状
結晶による未成長部分が生じる成長不良がなくなり、ま
た針状結晶の除去工程を省くことができる。さらに、Ｇ
aＡs成長層６,７の成長後にデバイス作製のため、通常
のフォトエッチング工程を行った場合、針状結晶によっ
て、レジストのコーティングむらが生じて不具合が発生
したり、レジスト除去時にレジストが残留したりすると
いった問題が生じなくなる。
の成長初期(ＧaＡs成長層６の成長時)に、Ｖ／IIIフラ
ックス比を３以上にすることによって、Ｇaのマイグレ
ーションが阻害されて、ＡlＯx膜４の側面付近に針状結
晶は発生しない。このため、ＧaＡs成長層６,７に針状
結晶による未成長部分が生じる成長不良がなくなり、ま
た針状結晶の除去工程を省くことができる。さらに、Ｇ
aＡs成長層６,７の成長後にデバイス作製のため、通常
のフォトエッチング工程を行った場合、針状結晶によっ
て、レジストのコーティングむらが生じて不具合が発生
したり、レジスト除去時にレジストが残留したりすると
いった問題が生じなくなる。
【００２０】したがって、この第１実施形態の半導体素
子の製造方法によれば、特性,歩留まりが良好な半導体
素子が得られる。
子の製造方法によれば、特性,歩留まりが良好な半導体
素子が得られる。
【００２１】（第２実施形態）図２(a),(b)はこの発明
に第２実施形態の半導体素子の製造方法を示す断面図で
ある。
に第２実施形態の半導体素子の製造方法を示す断面図で
ある。
【００２２】この第２実施形態において作製される半導
体素子は、図２(a)に示すように、平坦なＧaＡs基板５
上に酸化膜であるＡlＯxを蒸着し、通常のフォトリソグ
ラフィによリストライプ状にパターン加工を行い、非結
晶膜としてのＡlＯx膜４を形成する。
体素子は、図２(a)に示すように、平坦なＧaＡs基板５
上に酸化膜であるＡlＯxを蒸着し、通常のフォトリソグ
ラフィによリストライプ状にパターン加工を行い、非結
晶膜としてのＡlＯx膜４を形成する。
【００２３】そして、図２(b)に示すように、レジスト
(図示せず)を除去した後、ＭＢＥ法により、次の条件で
ＧaＡsの成長を行う。 結晶成長の速度(成長レート)を１μｍ／hourになるよう
にＧaのフラックス量を設定したとき、Ｖ／IIIフラック
ス比が１.２程度になるようにＡsのフラックス量を設定
しておき、結晶成長の初期段階、例えば０.１μｍの厚
さに達するまで、成長レートを０.４μｍ／hourで成長
を行い、ＧaＡs成長層８を形成する。その後、必要な層
厚に達するまでは、成長レートを１μｍ／hourで成長を
行い、ＧaＡs成長層８上にＧaＡs成長層７を形成する。 この場合、成長初期０.１μｍまではＶ／IIIフラックス
比が３で、その後、Ｖ／IIIフラックス比が１.２とな
る。
(図示せず)を除去した後、ＭＢＥ法により、次の条件で
ＧaＡsの成長を行う。 結晶成長の速度(成長レート)を１μｍ／hourになるよう
にＧaのフラックス量を設定したとき、Ｖ／IIIフラック
ス比が１.２程度になるようにＡsのフラックス量を設定
しておき、結晶成長の初期段階、例えば０.１μｍの厚
さに達するまで、成長レートを０.４μｍ／hourで成長
を行い、ＧaＡs成長層８を形成する。その後、必要な層
厚に達するまでは、成長レートを１μｍ／hourで成長を
行い、ＧaＡs成長層８上にＧaＡs成長層７を形成する。 この場合、成長初期０.１μｍまではＶ／IIIフラックス
比が３で、その後、Ｖ／IIIフラックス比が１.２とな
る。
【００２４】このとき、III‐Ｖ族化合物半導体結晶層
の成長初期(ＧaＡs成長層８の成長時)に、Ｖ／IIIフラ
ックス比を３とすることによって、Ｇaのマイグレーシ
ョンが阻害されて、ＡlＯx膜４の側面付近に針状結晶は
発生しない。また、Ｖ／IIIフラックス比の制御を成長
レートにより行うため、瞬間的にＶ／IIIフラックス比
を変更することができ、Ａsの使用量は成長の間、最小
限に設定できるため、ＭＢＥ装置の稼働率を上げること
ができる。
の成長初期(ＧaＡs成長層８の成長時)に、Ｖ／IIIフラ
ックス比を３とすることによって、Ｇaのマイグレーシ
ョンが阻害されて、ＡlＯx膜４の側面付近に針状結晶は
発生しない。また、Ｖ／IIIフラックス比の制御を成長
レートにより行うため、瞬間的にＶ／IIIフラックス比
を変更することができ、Ａsの使用量は成長の間、最小
限に設定できるため、ＭＢＥ装置の稼働率を上げること
ができる。
【００２５】（第３実施形態）図３(a),(b)はこの発明
における第３実施形態の半導体素子の製造方法を示す断
面図である。
における第３実施形態の半導体素子の製造方法を示す断
面図である。
【００２６】この第３実施形態において作製される半導
体素子は、図３(a)に示すように、平坦なＧaＡs基板５
上に非結晶膜として例えば酸化膜であるＡlＯxを蒸着
し、通常のフォトリソグラフィによりストライプ状にパ
ターン加工を行い、ＡlＯx膜４を形成する。
体素子は、図３(a)に示すように、平坦なＧaＡs基板５
上に非結晶膜として例えば酸化膜であるＡlＯxを蒸着
し、通常のフォトリソグラフィによりストライプ状にパ
ターン加工を行い、ＡlＯx膜４を形成する。
【００２７】そして、図３(b)に示すように、レジスト
(図示せず)を除去した後、ＭＢＥ法により、次の条件で
ＧaＡsの成長を行う。 結晶成長の初期段階、例えば０.１μｍの厚さに達する
までアルミニウム(Ａl)を添加し、表面改質層としてＡl
ＧaＡs成長層９を成長させる。 その後、必要な層厚に達するまでＧaＡs成長層７の成長
を行う。 この場合、ＡlＧaＡs成長層９,ＧaＡs成長層７の結晶成
長を通じてＶ／IIIフラックス比は１.２に設定してお
く。
(図示せず)を除去した後、ＭＢＥ法により、次の条件で
ＧaＡsの成長を行う。 結晶成長の初期段階、例えば０.１μｍの厚さに達する
までアルミニウム(Ａl)を添加し、表面改質層としてＡl
ＧaＡs成長層９を成長させる。 その後、必要な層厚に達するまでＧaＡs成長層７の成長
を行う。 この場合、ＡlＧaＡs成長層９,ＧaＡs成長層７の結晶成
長を通じてＶ／IIIフラックス比は１.２に設定してお
く。
【００２８】このとき、III‐Ｖ族化合物半導体結晶層
の成長初期(ＡlＧaＡs成長層９の成長時)に、マイグレ
ーション速度の遅いIII族元素であるアルミニウム(Ａl)
を添加することによって、Ｇaのマイグレーションが阻
害されて、ＡlＯx膜４の側面付近に針状結晶は成長しな
い。また、Ａlを添加することによりＧaのマイグレーシ
ョンを阻害するため、Ｖ／IIIフラックス比を低く設定
でき、Ａsの使用量は成長の間、最小限に設定できるた
め、ＭＢＥ装置の稼働率を上げることができる。
の成長初期(ＡlＧaＡs成長層９の成長時)に、マイグレ
ーション速度の遅いIII族元素であるアルミニウム(Ａl)
を添加することによって、Ｇaのマイグレーションが阻
害されて、ＡlＯx膜４の側面付近に針状結晶は成長しな
い。また、Ａlを添加することによりＧaのマイグレーシ
ョンを阻害するため、Ｖ／IIIフラックス比を低く設定
でき、Ａsの使用量は成長の間、最小限に設定できるた
め、ＭＢＥ装置の稼働率を上げることができる。
【００２９】また、上記ＡlＧaＡs層９,ＧaＡs層７を電
流ブロック層として用いる場合、ＡlＧaＡs層９により
ヘテロ構造となるため電流ブロック効果が大きくなる。
流ブロック層として用いる場合、ＡlＧaＡs層９により
ヘテロ構造となるため電流ブロック効果が大きくなる。
【００３０】（第４実施形態）図４(a)〜(d),図５(a)〜
(c)はこの発明の第４実施形態の半導体素子の製造方法
を適用したＡlＧaＩnＰ系赤色半導体レーザ素子の製造
工程を示す断面図である。
(c)はこの発明の第４実施形態の半導体素子の製造方法
を適用したＡlＧaＩnＰ系赤色半導体レーザ素子の製造
工程を示す断面図である。
【００３１】この第４実施形態により作製される半導体
レーザ素子は、図４(a)に示すように、Ｎ型ＧaＡs基板
１０上に、Ｎ型ＧaＩnＰバッファー層１１と、Ｎ型Ａl
ＧaＩnＰクラッド層１２と、ＧaＩnＰ／ＡlＧaＩnＰ多
重量子井戸活性層１３と、Ｐ型ＡlＧaＩnＰクラッド層
１４と、ＧaＩnＰエッチングストップ層１５と、Ｐ型Ａ
lＧaＩnＰクラッド層１６と、Ｐ型ＧaＩnＰ中間バンド
ギャップ層１７と、Ｐ型ＧaＡＳキャップ層１８とをＭ
ＢＥ法にて順次積層し、Ｐ型ＧaＡsキャップ層１８上に
Ａl2Ｏ3膜４を蒸着により形成する。
レーザ素子は、図４(a)に示すように、Ｎ型ＧaＡs基板
１０上に、Ｎ型ＧaＩnＰバッファー層１１と、Ｎ型Ａl
ＧaＩnＰクラッド層１２と、ＧaＩnＰ／ＡlＧaＩnＰ多
重量子井戸活性層１３と、Ｐ型ＡlＧaＩnＰクラッド層
１４と、ＧaＩnＰエッチングストップ層１５と、Ｐ型Ａ
lＧaＩnＰクラッド層１６と、Ｐ型ＧaＩnＰ中間バンド
ギャップ層１７と、Ｐ型ＧaＡＳキャップ層１８とをＭ
ＢＥ法にて順次積層し、Ｐ型ＧaＡsキャップ層１８上に
Ａl2Ｏ3膜４を蒸着により形成する。
【００３２】その後、図４(b)に示すように、通常のフ
ォトリソグラフィによりＡlＯx膜４０をストライプ状に
パターン加工を行い、ＡlＯx膜４０をマスクとして、Ｐ
型ＧaＡsキャップ層１８と、Ｐ型ＧaＩnＰ中間バンドギ
ャップ層１７と、Ｐ型ＡlＧaＩnＰクラッド層１６とを
エッチングにより除去することにより、ＡlＯx膜４０直
下にリッジを形成する。
ォトリソグラフィによりＡlＯx膜４０をストライプ状に
パターン加工を行い、ＡlＯx膜４０をマスクとして、Ｐ
型ＧaＡsキャップ層１８と、Ｐ型ＧaＩnＰ中間バンドギ
ャップ層１７と、Ｐ型ＡlＧaＩnＰクラッド層１６とを
エッチングにより除去することにより、ＡlＯx膜４０直
下にリッジを形成する。
【００３３】このようにして、ＡlＯx膜４０をマスクと
してＮ型ＧaＡs基板１０を加工した後、次いで、図４
(c)に示すように、レジスト１９(図４(a)に示す)を除去
した後、２回目のＭＢＥ成長を行い、Ｎ型ＧaＡs電流ブ
ロック層２０,２１を次の条件で作製する。 結晶成長の速度(成長レート)を１μｍ／hourになるよう
にＧaのフラックス量を設定したとき、Ｖ／IIIフラック
ス比が１.２程度になるようにＡsのフラックス量を設定
しておき、結晶成長の初期段階、例えば０.１μｍの厚
さに達するまで、成長レートを０.４μｍ／hourで成長
を行い、Ｎ型ＧaＡs電流ブロック層２０を形成する。 その後、必要な層厚に達するまでは、成長レートを１μ
ｍ／hourで成長を行い、Ｎ型ＧaＡs電流ブロック層２０
上にＮ型ＧaＡs電流ブロック層２１を形成する。 この場合、成長初期０.１μｍまではＶ／IIIフラック
ス比が３で、その後、Ｖ／IIIフラックス比が１.２とい
うことになる。このとき、ＡlＯx膜４０の表面上に多結
晶状態のＧaＡs結晶２２,２３が積層されるが、III‐Ｖ
族化合物半導体結晶層の成長初期(ＡlＧaＡs成長層９の
成長時)にＶ／IIIフラックス比を３とすることによっ
て、Ｇaのマイグレーションが阻害されて、ＡlＯx膜４
０の側面付近に針状結晶は発生しない。
してＮ型ＧaＡs基板１０を加工した後、次いで、図４
(c)に示すように、レジスト１９(図４(a)に示す)を除去
した後、２回目のＭＢＥ成長を行い、Ｎ型ＧaＡs電流ブ
ロック層２０,２１を次の条件で作製する。 結晶成長の速度(成長レート)を１μｍ／hourになるよう
にＧaのフラックス量を設定したとき、Ｖ／IIIフラック
ス比が１.２程度になるようにＡsのフラックス量を設定
しておき、結晶成長の初期段階、例えば０.１μｍの厚
さに達するまで、成長レートを０.４μｍ／hourで成長
を行い、Ｎ型ＧaＡs電流ブロック層２０を形成する。 その後、必要な層厚に達するまでは、成長レートを１μ
ｍ／hourで成長を行い、Ｎ型ＧaＡs電流ブロック層２０
上にＮ型ＧaＡs電流ブロック層２１を形成する。 この場合、成長初期０.１μｍまではＶ／IIIフラック
ス比が３で、その後、Ｖ／IIIフラックス比が１.２とい
うことになる。このとき、ＡlＯx膜４０の表面上に多結
晶状態のＧaＡs結晶２２,２３が積層されるが、III‐Ｖ
族化合物半導体結晶層の成長初期(ＡlＧaＡs成長層９の
成長時)にＶ／IIIフラックス比を３とすることによっ
て、Ｇaのマイグレーションが阻害されて、ＡlＯx膜４
０の側面付近に針状結晶は発生しない。
【００３４】次いで、図４(d)に示すように、レジスト
１９をスピナーにより塗布する。この場合、Ｎ型ＧaＡs
電流ブロック層２１上にはレジストは塗布されるが、多
結晶状態のＧaＡs層２３上にはレジストがほとんど塗布
されない。この後、表面全体のレジストをＯ３−ＵＶ
(オゾン−紫外線)アッシングして、Ｎ型ＧaＡs電流ブロ
ック層２１上のみレジストが塗布されている状態にす
る。
１９をスピナーにより塗布する。この場合、Ｎ型ＧaＡs
電流ブロック層２１上にはレジストは塗布されるが、多
結晶状態のＧaＡs層２３上にはレジストがほとんど塗布
されない。この後、表面全体のレジストをＯ３−ＵＶ
(オゾン−紫外線)アッシングして、Ｎ型ＧaＡs電流ブロ
ック層２１上のみレジストが塗布されている状態にす
る。
【００３５】次に、図５(a)に示すように、レジスト１
９をマスクとし、多結晶状態のＧaＡs層２２,２３(図４
(d)に示す)をエッチングにより除去する。
９をマスクとし、多結晶状態のＧaＡs層２２,２３(図４
(d)に示す)をエッチングにより除去する。
【００３６】その後、図５(b)に示すように、レジスト
１９,ＡlＯx膜４０(図５(a)に示す)を除去する。
１９,ＡlＯx膜４０(図５(a)に示す)を除去する。
【００３７】そして、３回目のＭＢＥ成長を行い、図５
(c)に示すように、Ｐ型ＧaＡsキャップ層１８上および
Ｎ型ＧaＡs電流ブロック層２１上にＰ型ＧaＡsコンタク
ト層２４を形成し、そのＰ型ＧaＡsコンタクト層２４上
に電極２５を形成すると共に、Ｎ型ＧaＡs基板１０の裏
面側に電極２６を形成することにより、ＡlＧaＩnＰ系
赤色半導体レーザ素子が得られる。
(c)に示すように、Ｐ型ＧaＡsキャップ層１８上および
Ｎ型ＧaＡs電流ブロック層２１上にＰ型ＧaＡsコンタク
ト層２４を形成し、そのＰ型ＧaＡsコンタクト層２４上
に電極２５を形成すると共に、Ｎ型ＧaＡs基板１０の裏
面側に電極２６を形成することにより、ＡlＧaＩnＰ系
赤色半導体レーザ素子が得られる。
【００３８】上記第１〜第４実施形態では、非結晶膜に
ＡlＯxを用いたが、非結晶膜はこれに限らず、ＳiＯxや
ＳiＮxでもよく、この場合、ピンホールが少ない良質膜
が得られると共に、スピンコートで塗付することも可能
である。
ＡlＯxを用いたが、非結晶膜はこれに限らず、ＳiＯxや
ＳiＮxでもよく、この場合、ピンホールが少ない良質膜
が得られると共に、スピンコートで塗付することも可能
である。
【００３９】また、上記第１〜第４実施形態では、III
−Ｖ族化合物半導体としてＧaＡsを用いたが、III−Ｖ
族化合物半導体は、ＩnＧaＡlＰ,ＩnＧaＡlＮ,ＩnＧaＡ
lＳbおよびＩnＧaＡsＰ等でもよい。
−Ｖ族化合物半導体としてＧaＡsを用いたが、III−Ｖ
族化合物半導体は、ＩnＧaＡlＰ,ＩnＧaＡlＮ,ＩnＧaＡ
lＳbおよびＩnＧaＡsＰ等でもよい。
【００４０】また、この発明の半導体素子の製造方法
は、半導体レーザ素子,発光ダイオードまたはＨＢＴ(He
terojunction Bipolar Transistor:ヘテロ接合バイポー
ラトランジスタ)等のあらゆるIII−Ｖ族化合物半導体素
子に適用してもよいのは勿論である。
は、半導体レーザ素子,発光ダイオードまたはＨＢＴ(He
terojunction Bipolar Transistor:ヘテロ接合バイポー
ラトランジスタ)等のあらゆるIII−Ｖ族化合物半導体素
子に適用してもよいのは勿論である。
【００４１】
【発明の効果】以上より明らかなように、請求項１の発
明の半導体素子の製造方法によれば、部分的に非結晶膜
のマスクを有する半導体結晶基板上にＭＢＥ法を用いて
III−Ｖ族化合物半導体の結晶成長を行う場合、成長初
期においてIII−Ｖ族化合物半導体結晶層を構成する主
要元素のうちのマイグレーション速度の速いIII族元素
のマイグレーションを阻害することによって、非結晶膜
のマスクの上面および側面に針状結晶が発生することが
なくなるので、針状結晶による成長不良やデバイス作製
のためのフォトリソ工程における不良がなくなり、特性
が良好な半導体素子を歩留りよく製造することができ
る。
明の半導体素子の製造方法によれば、部分的に非結晶膜
のマスクを有する半導体結晶基板上にＭＢＥ法を用いて
III−Ｖ族化合物半導体の結晶成長を行う場合、成長初
期においてIII−Ｖ族化合物半導体結晶層を構成する主
要元素のうちのマイグレーション速度の速いIII族元素
のマイグレーションを阻害することによって、非結晶膜
のマスクの上面および側面に針状結晶が発生することが
なくなるので、針状結晶による成長不良やデバイス作製
のためのフォトリソ工程における不良がなくなり、特性
が良好な半導体素子を歩留りよく製造することができ
る。
【００４２】また、請求項２の発明の半導体素子の製造
方法によれば、請求項１の半導体素子の製造方法におい
て、上記III‐Ｖ族化合物半導体結晶層を成長させる工
程の成長初期にマイグレーション速度の速いIII族元素
のマイグレーションを阻害するとき、III族元素のフラ
ックス量に対するＶ族元素のフラックス量の割合である
Ｖ／IIIフラックス比を３以上とすることによって、III
−Ｖ族化合物半導体結晶層の成長初期の針状結晶の成長
を確実に抑制できると共に、成長初期を除いて低Ｖ／II
Iフラックス比で結晶成長が行え、結晶性のよいIII−Ｖ
族化合物半導体結晶層を形成できる。また、成長初期を
除いて、低Ｖ／IIIフラックス比で結晶成長が行うこと
により、Ａsの使用量を最小限にすることができるた
め、ＭＢＥ装置の稼働率をあげることができる。
方法によれば、請求項１の半導体素子の製造方法におい
て、上記III‐Ｖ族化合物半導体結晶層を成長させる工
程の成長初期にマイグレーション速度の速いIII族元素
のマイグレーションを阻害するとき、III族元素のフラ
ックス量に対するＶ族元素のフラックス量の割合である
Ｖ／IIIフラックス比を３以上とすることによって、III
−Ｖ族化合物半導体結晶層の成長初期の針状結晶の成長
を確実に抑制できると共に、成長初期を除いて低Ｖ／II
Iフラックス比で結晶成長が行え、結晶性のよいIII−Ｖ
族化合物半導体結晶層を形成できる。また、成長初期を
除いて、低Ｖ／IIIフラックス比で結晶成長が行うこと
により、Ａsの使用量を最小限にすることができるた
め、ＭＢＥ装置の稼働率をあげることができる。
【００４３】また、請求項３の発明の半導体素子の製造
方法によれば、請求項１の半導体素子の製造方法におい
て、上記III‐Ｖ族化合物半導体結晶層を成長させる工
程の成長初期にマイグレーション速度の速いIII族元素
のマイグレーションを阻害するとき、III族元素のフラ
ックス量を調整することによりIII−Ｖ族化合物半導体
結晶層の成長レートを制御することによって、Ｖ／III
フラックス比を制御するので、制御性がよくなると共
に、Ｖ族元素の使用量を必要最小限に設定することによ
り、ＭＢＥ装置の稼動率を向上できる。また、成長レー
トによりＶ／IIIフラックス比を制御することにより、
Ａsの使用量を最小限にすることができるため、ＭＢＥ
装置の稼働率をあげることができる。
方法によれば、請求項１の半導体素子の製造方法におい
て、上記III‐Ｖ族化合物半導体結晶層を成長させる工
程の成長初期にマイグレーション速度の速いIII族元素
のマイグレーションを阻害するとき、III族元素のフラ
ックス量を調整することによりIII−Ｖ族化合物半導体
結晶層の成長レートを制御することによって、Ｖ／III
フラックス比を制御するので、制御性がよくなると共
に、Ｖ族元素の使用量を必要最小限に設定することによ
り、ＭＢＥ装置の稼動率を向上できる。また、成長レー
トによりＶ／IIIフラックス比を制御することにより、
Ａsの使用量を最小限にすることができるため、ＭＢＥ
装置の稼働率をあげることができる。
【００４４】また、請求項４の発明の半導体素子の製造
方法によれば、請求項１の半導体素子の製造方法におい
て、上記III‐Ｖ族化合物半導体結晶層を成長させる工
程の成長初期にマイグレーション速度の速いIII族元素
のマイグレーションを阻害するとき、マイグレーション
速度の遅いIII族元素であるアルミニウムを添加するこ
とによって、III族元素のマイグレーションを阻害する
ので、Ｖ／IIIフラックス比を低く設定でき、Ｖ族元素
の使用量を必要最小限に設定することにより、ＭＢＥ装
置の稼動率を向上できる。また、アルミニウムの添加に
よりIII族元素のマイグレーションを阻害することによ
って、Ａsの使用量を最小限にすることができるため、
ＭＢＥ装置の稼働率をあげることができる。
方法によれば、請求項１の半導体素子の製造方法におい
て、上記III‐Ｖ族化合物半導体結晶層を成長させる工
程の成長初期にマイグレーション速度の速いIII族元素
のマイグレーションを阻害するとき、マイグレーション
速度の遅いIII族元素であるアルミニウムを添加するこ
とによって、III族元素のマイグレーションを阻害する
ので、Ｖ／IIIフラックス比を低く設定でき、Ｖ族元素
の使用量を必要最小限に設定することにより、ＭＢＥ装
置の稼動率を向上できる。また、アルミニウムの添加に
よりIII族元素のマイグレーションを阻害することによ
って、Ａsの使用量を最小限にすることができるため、
ＭＢＥ装置の稼働率をあげることができる。
【００４５】また、請求項５の発明の半導体素子の製造
方法によれば、部分的に非結晶膜のマスクを有する半導
体結晶基板をエッチング等により加工した後、その半導
体結晶基板上に非結晶膜のマスクとしてＭＢＥ法により
III−Ｖ族化合物半導体の結晶成長を行う場合に、成長
初期においてIII−Ｖ族化合物半導体結晶層を構成する
主要元素のうちのマイグレーション速度の速いIII族元
素のマイグレーションを阻害することによって、非結晶
膜のマスクの上面および側面に針状結晶が発生すること
がなくなるので、針状結晶による成長不良やデバイス作
製のためのフォトリソ工程における不良がなくなり、特
性が良好な半導体素子を歩留りよく製造することができ
る。
方法によれば、部分的に非結晶膜のマスクを有する半導
体結晶基板をエッチング等により加工した後、その半導
体結晶基板上に非結晶膜のマスクとしてＭＢＥ法により
III−Ｖ族化合物半導体の結晶成長を行う場合に、成長
初期においてIII−Ｖ族化合物半導体結晶層を構成する
主要元素のうちのマイグレーション速度の速いIII族元
素のマイグレーションを阻害することによって、非結晶
膜のマスクの上面および側面に針状結晶が発生すること
がなくなるので、針状結晶による成長不良やデバイス作
製のためのフォトリソ工程における不良がなくなり、特
性が良好な半導体素子を歩留りよく製造することができ
る。
【図１】 図１(a),(b)はこの発明の第１実施形態の半
導体素子の製造方法の工程図である。
導体素子の製造方法の工程図である。
【図２】 図２(a),(b)はこの発明の第２実施形態の半
導体素子の製造方法の工程図である。
導体素子の製造方法の工程図である。
【図３】 図３(a),(b)はこの発明の第３実施形態の半
導体素子の製造方法の工程図である。
導体素子の製造方法の工程図である。
【図４】 図４(a)〜(d)はこの発明の第４実施形態の半
導体素子としての半導体レーザ素子の製造方法の工程図
である。
導体素子としての半導体レーザ素子の製造方法の工程図
である。
【図５】 図５(a)〜(c)は図４に続く上記半導体レーザ
素子の製造方法の工程図である。
素子の製造方法の工程図である。
【図６】 図６は従来の方法を用いた場合の針状結晶の
発生状態を示す図である。
発生状態を示す図である。
１…針状結晶、 ２…未成長部、 ３…ＧaＡs成長層、 ４…ＡlＯx膜、 ５…ＧaＡs基板、 ６…ＧaＡs成長層、 ７…ＧaＡs成長層、 ８…ＧaＡs成長層、 ９…ＡlＧaＡs層、 １０…Ｎ型ＧaＡs基板、 １１…Ｎ型ＧaＩnＰバッファー層、 １２…Ｎ型ＡlＧaＩnＰクラッド層、 １３…多重量子井戸活性層、 １４,１６…Ｐ型ＡlＧaＩnＰクラッド層、 １５…エッチングストップ層、 １７…中間バンドギャップ層、 １８…Ｐ型ＧaＡsギャップ層、 １９…レジスト、 ２０…Ｎ型ＧaＡs電流ブロック層、 ２１…Ｎ型ＧaＡs電流ブロック層、 ２２…多結晶状態のＧaＡs層、 ２３…多結晶状態のＧaＡs層、 ２４…Ｐ型ＧaＡsコンタクト層、 ２５,２６…電極。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F041 AA40 CA34 CA35 CA66 CA74 CB03 5F073 AA09 AA13 AA53 AA74 CA06 CB07 CB10 DA06 5F103 AA04 BB13 DD01 DD03 DD05 GG01 GG06 HH03 KK10 LL03 LL11 NN03 RR10
Claims (5)
- 【請求項１】 半導体結晶基板上に部分的に非結晶膜を
形成する工程と、上記非結晶膜が形成された半導体結晶
基板上に、上記非結晶膜をマスクとして分子線エピタキ
シャル成長法によりIII−Ｖ族化合物半導体層を成長さ
せる工程とを有する半導体素子の製造方法において、 上記III‐Ｖ族化合物半導体結晶層を成長させる工程の
成長初期において、上記III−Ｖ族化合物半導体結晶層
を構成する主要元素のうちのマイグレーション速度の速
いIII族元素のマイグレーションを阻害することを特徴
とする半導体素子の製造方法。 - 【請求項２】 請求項１に記載の半導体素子の製造方法
において、 上記III‐Ｖ族化合物半導体結晶層を成長させる工程の
成長初期に上記マイグレーション速度の速いIII族元素
のマイグレーションを阻害するとき、III族元素のフラ
ックス量に対するＶ族元素のフラックス量の割合である
Ｖ／IIIフラックス比を３以上とすることを特徴とする
半導体素子の製造方法。 - 【請求項３】 請求項１に記載の半導体素子の製造方法
において、 上記III‐Ｖ族化合物半導体結晶層を成長させる工程の
成長初期に上記マイグレーション速度の速いIII族元素
のマイグレーションを阻害するとき、III族元素のフラ
ックス量に対するＶ族元素のフラックス量の割合である
Ｖ／IIIフラックス比を３以上とし、そのＶ／IIIフラッ
クス比はIII族元素のフラックス量を調整することによ
り制御することを特徴とする半導体素子の製造方法。 - 【請求項４】 請求項１に記載の半導体素子の製造方法
において、 上記III‐Ｖ族化合物半導体結晶層を成長させる工程の
成長初期に上記マイグレーション速度の速いIII族元素
のマイグレーションを阻害するとき、マイグレーション
速度の遅いIII族元素であるアルミニウムを添加して表
面改質層を形成したことを特徴とする半導体素子の製造
方法。 - 【請求項５】 半導体結晶基板上に部分的に非結晶膜を
形成する工程と、 上記非結晶膜をマスクとして上記半導体結晶基板を加工
する工程と、 上記半導体結晶基板を加工した後、上記半導体結晶基板
上に、上記非結晶膜をマスクとして分子線エピタキシャ
ル成長法によりIII−Ｖ族化合物半導体層を成長させる
工程とを有する半導体素子の製造方法であって、 上記III−Ｖ族化合物半導体層を成長させる工程の成長
初期において、上記III−Ｖ族化合物半導体層を構成す
る主要元素のうちのマイグレーション速度の速いIII族
元素のマイグレーションを阻害することを特徴とする半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12854099A JP3487785B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12854099A JP3487785B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323412A true JP2000323412A (ja) | 2000-11-24 |
| JP3487785B2 JP3487785B2 (ja) | 2004-01-19 |
Family
ID=14987293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12854099A Expired - Fee Related JP3487785B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体素子の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3487785B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110061111A (zh) * | 2018-01-19 | 2019-07-26 | 晶元光电股份有限公司 | 发光元件及其制造方法 |
-
1999
- 1999-05-10 JP JP12854099A patent/JP3487785B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110061111A (zh) * | 2018-01-19 | 2019-07-26 | 晶元光电股份有限公司 | 发光元件及其制造方法 |
| CN110061111B (zh) * | 2018-01-19 | 2022-09-27 | 晶元光电股份有限公司 | 发光元件及其制造方法 |
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| JP3487785B2 (ja) | 2004-01-19 |
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