JP2000315738A - Manufacture of nonvolatile semiconductor storage device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は制御ゲートと浮遊
ゲートとを有するスタックトゲート型の不揮発性半導体
記憶装置の製造方法に係り、特に浮遊ゲートが２層の多
結晶シリコン膜からなり、１層目の多結晶シリコン膜に
対して自己整合的に素子分離用のトレンチが形成され、
１層目の多結晶シリコン膜の上部に２層目の多結晶シリ
コン膜が形成される不揮発性半導体記憶装置の製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a stacked gate type nonvolatile semiconductor memory device having a control gate and a floating gate. A trench for element isolation is formed in self-alignment with the polycrystalline silicon film of the eye,
The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device in which a second-layer polycrystalline silicon film is formed on a first-layer polycrystalline silicon film.
【０００２】[0002]
【従来の技術】フラッシュメモリを代表とする、制御ゲ
ートと浮遊ゲートの２層ゲート構造（スタックトゲー
ト）を有する不揮発性メモリでは、素子分離を浅い溝型
素子分離（Shallow Trench Isolation、略してＳＴＩ）
で行う場合に、素子領域（Activearea、略してＡＡ）の
ＳＴＩに接するエッジで、浮遊ゲートが分離領域に落ち
込み、このエッジでの電界集中によるメモリセル特性、
特に書込みや消去に用いるトンネル電流量のばらつきが
発生する。2. Description of the Related Art A non-volatile memory having a two-layer gate structure (stacked gate) of a control gate and a floating gate typified by a flash memory has a shallow trench isolation (Shallow Trench Isolation, STI for short). )
The floating gate falls into the isolation region at the edge in contact with the STI of the element area (Activearea, abbreviated as AA), and the memory cell characteristics due to electric field concentration at this edge,
In particular, variations in the amount of tunnel current used for writing and erasing occur.
【０００３】このトンネル電流量のばらつきを抑制する
ために、メモリセルのトンネル酸化膜、浮遊ゲート用の
第１の多結晶シリコン膜を形成した後に、ＳＴＩ領域を
形成して浮遊ゲートと素子領域とをそれぞれの端部の位
置が一致するように自己整合的に形成する方法が用いら
れる。In order to suppress the variation in the amount of tunnel current, after forming a tunnel oxide film of a memory cell and a first polycrystalline silicon film for a floating gate, an STI region is formed to form a floating gate and an element region. Are formed in a self-aligned manner such that the positions of the respective ends coincide with each other.
【０００４】また、制御ゲートと浮遊ゲートとの間の十
分な容量カップリングを確保するために、浮遊ゲート用
の第１の多結晶シリコン膜の上に第２の多結晶シリコン
膜を直接接続するように形成し、さらにこの第２の多結
晶シリコン膜をＳＴＩ素子分離領域上に張り出させる方
法が用いられる。これらについては、例えば、K.Shimiz
u他による、「A Novel High-Density 5F2 NAND STI Cel
l Technology Suitable for 256Mbit and 1Gbit Flash
Memories」international ELECTRON DEVICES meeting 1
997, WASHINGTON, DC DECEMBER 7-10, 1997, IEDM Tech
nical Digest Paper pp271-274に開示されている。Further, in order to secure a sufficient capacitance coupling between the control gate and the floating gate, a second polysilicon film is directly connected on the first polysilicon film for the floating gate. A method of forming the second polycrystalline silicon film over the STI element isolation region is used. For these, for example, K. Shimiz
u, et al., `` A Novel High-Density 5F 2 NAND STI Cel
l Technology Suitable for 256Mbit and 1Gbit Flash
Memories '' international ELECTRON DEVICES meeting 1
997, WASHINGTON, DC DECEMBER 7-10, 1997, IEDM Tech
nical Digest Paper pp271-274.
【０００５】次に、上記文献に開示されている不揮発性
メモリの製造工程を以下に説明する。この製造方法は、
メモリセル部と周辺回路部とを有するフラッシュメモリ
の場合であり、図１７から図２０はメモリセル部の製造
工程を示し、図２１及び図２２は周辺回路部の製造工程
を示している。Next, the manufacturing process of the nonvolatile memory disclosed in the above document will be described below. This manufacturing method
This is a case of a flash memory having a memory cell portion and a peripheral circuit portion. FIGS. 17 to 20 show a manufacturing process of the memory cell portion, and FIGS. 21 and 22 show a manufacturing process of the peripheral circuit portion.
【０００６】まず、図１７に示すように、シリコン基板
３１上にメモリセルのトンネル酸化膜として用いられる
膜厚が１０ｎｍのトンネル酸化膜３２を形成し、その上
に浮遊ゲートの一部となる第１の多結晶シリコン膜３３
を形成する。次に、図１８に示すように、第１の多結晶
シリコン膜３３、トンネル酸化膜３２及びシリコン基板
３１を選択的にエッチングして、シリコン基板３１に溝
部３４を形成する。この溝部３４は素子分離を行うため
の浅いトレンチ分離部（ＳＴＩ）となる。また、この溝
部３４により、シリコン基板３１は複数の素子領域に分
離される。次に、この溝部３４を絶縁膜３５で埋め込
む。First, as shown in FIG. 17, a 10 nm-thick tunnel oxide film 32 used as a tunnel oxide film of a memory cell is formed on a silicon substrate 31, and a tunnel oxide film 32 serving as a part of a floating gate is formed thereon. 1 polycrystalline silicon film 33
To form Next, as shown in FIG. 18, the first polycrystalline silicon film 33, the tunnel oxide film 32, and the silicon substrate 31 are selectively etched to form a groove 34 in the silicon substrate 31. The trench 34 serves as a shallow trench isolation (STI) for element isolation. Further, the silicon substrate 31 is separated into a plurality of element regions by the grooves 34. Next, the groove 34 is buried with an insulating film 35.
【０００７】さらに、図１９に示すように、浮遊ゲート
の一部となる第２の多結晶シリコン膜３６を形成する。
続いて、図２０に示すように、ゲート間絶縁膜３７を介
して制御ゲート３８を形成する。Further, as shown in FIG. 19, a second polycrystalline silicon film 36 which becomes a part of the floating gate is formed.
Subsequently, as shown in FIG. 20, a control gate 38 is formed with an inter-gate insulating film 37 interposed therebetween.
【０００８】一方、周辺回路部については、図２１に示
すように、第１及び第２の多結晶シリコン膜３３、３７
を形成した段階で、リソグラフィ工程によりメモリセル
部をカバーして保護した上で、周辺回路部における第２
の多結晶シリコン膜３６及び第１の多結晶シリコン膜３
３を除去し、さらにトンネル酸化膜３２を剥離した後、
再度、ゲート酸化、ゲート電極用の多結晶シリコン膜の
堆積を行って、図２２に示すように、ゲート酸化膜３７
及びゲート電極３８を形成する。On the other hand, as shown in FIG. 21, the peripheral circuit portion has first and second polycrystalline silicon films 33, 37.
Is formed, the memory cell portion is covered and protected by a lithography process, and then the second in the peripheral circuit portion is formed.
Polycrystalline silicon film 36 and first polycrystalline silicon film 3
3 is removed, and the tunnel oxide film 32 is further removed.
The gate oxidation and the deposition of the polycrystalline silicon film for the gate electrode are performed again, and as shown in FIG.
And a gate electrode 38 are formed.
【０００９】このとき、ゲート電極３８が素子領域のエ
ッジでＳＴＩ領域に落ち込むように形成されると、ＭＯ
Ｓトランジスタに寄生トランジスタが発生する。At this time, if the gate electrode 38 is formed so as to fall into the STI region at the edge of the element region, the MO
A parasitic transistor occurs in the S transistor.
【００１０】図２３は、図２２中に丸で囲んだ素子領域
のエッジ部Ａを抽出し、拡大して示す断面図である。ゲ
ート電極３８が素子領域のエッジでＳＴＩ領域に落ち込
むと、素子領域の上部側面には、図中の丸で囲んだ領域
Ｂに寄生トランジスタが発生する。そして、この寄生ト
ランジスタが動作すると、サブスレシホールド特性にキ
ンク（kink:ねじれ）が発生し、これによってスタンド
バイ電流の増加を招く。特に、素子領域エッジの角部が
丸まっていないと、電界集中効果も大きくなり、キンク
特性が強調される。FIG. 23 is a cross-sectional view showing an enlarged edge portion A of the element region circled in FIG. When the gate electrode 38 falls into the STI region at the edge of the element region, a parasitic transistor is generated in a region B surrounded by a circle on the upper side surface of the element region. When the parasitic transistor operates, a kink (kink) occurs in the sub-threshold characteristic, which causes an increase in standby current. In particular, if the corners of the edge of the element region are not rounded, the electric field concentration effect is increased and the kink characteristics are emphasized.
【００１１】これを防止するためには、図２４に示すよ
うに、ＳＴＩの形成時に、ＳＴＩ領域を絶縁膜３５で埋
め込む前に、素子領域エッジの角部を丸め、かつトンネ
ル酸化膜３２にバーズビーク（birds beak）が生じるよ
うないわゆる丸め酸化工程を行うことが有効である。こ
の丸め酸化工程における酸化膜厚を最適化すると、例え
ば図２５に示すように、ゲート電極３８のＳＴＩ領域へ
の落ち込みの度合いが最低限に抑えられる。In order to prevent this, as shown in FIG. 24, at the time of forming the STI, before the STI region is buried with the insulating film 35, the corner of the element region edge is rounded, and a bird's beak is formed in the tunnel oxide film 32. It is effective to perform a so-called round oxidation step that causes (birds beak). By optimizing the oxide film thickness in this rounding oxidation step, for example, as shown in FIG. 25, the degree of the drop of the gate electrode 38 into the STI region can be minimized.
【００１２】[0012]
【発明が解決しようとする課題】ところが、上記の丸め
酸化工程を行った場合、メモリセル部に問題が生じる場
合がある。この丸め酸化時に、第１の多結晶シリコン膜
３３が酸化されることによってその形状が丸まってしま
い、さらに上部には酸化膜３９が形成される。この様子
を図２６、及び図２６中に丸で囲んだ領域Ｃを拡大した
図２７に示す。However, when the above round oxidation step is performed, a problem may occur in the memory cell portion. During this rounding oxidation, the first polycrystalline silicon film 33 is oxidized to round its shape, and an oxide film 39 is further formed thereon. This situation is shown in FIG. 26 and FIG. 27 in which a region C encircled in FIG. 26 is enlarged.
【００１３】上記のような丸め酸化工程を行った場合、
第２の多結晶シリコン膜３６を形成する前に、第１の多
結晶シリコン膜３３の上部及び側面の酸化膜を一定量除
去してから第２の多結晶シリコン膜３６を形成しない
と、後の工程でメモリセルのスタックトゲートの垂直エ
ッチングを行う際に、第１の多結晶シリコン膜３３の上
部に存在する酸化膜３９がマスクとなって第１の多結晶
シリコン膜３３がフィラメント状（直線状）に残ってし
まい、隣接メモリセル間で浮遊ゲートが短絡してしまう
という問題を引き起こす。この様子を図２７に示す。図
中、符号３３Ｂで示した第１の多結晶シリコン膜３３の
側面の部分は、垂直エッチングを行った際にエッチング
残りが発生する箇所を示しており、このエッチング残り
の発生箇所が、図中の奥行き方向で隣接する複数のメモ
リセル間で連続することにより、先の浮遊ゲートの短絡
が発生する。When the rounding oxidation step as described above is performed,
Before forming the second polycrystalline silicon film 36, a certain amount of the oxide film on the upper and side surfaces of the first polycrystalline silicon film 33 must be removed and then the second polycrystalline silicon film 36 must be formed. When the vertical etching of the stacked gate of the memory cell is performed in the step (1), the first polycrystalline silicon film 33 becomes a filament ( This causes a problem that the floating gate is short-circuited between adjacent memory cells. This is shown in FIG. In the drawing, the side surface portion of the first polycrystalline silicon film 33 indicated by reference numeral 33B indicates a portion where the etching residue occurs when the vertical etching is performed. Continuation between a plurality of memory cells adjacent in the depth direction of the memory cell causes a short circuit of the floating gate.
【００１４】上記のような浮遊ゲートの短絡を防止する
ために、通常のウエットエッチング処理により上記酸化
膜３９を除去しようとした場合に、次のような問題が発
生する。When the above-described oxide film 39 is removed by a usual wet etching process in order to prevent the short circuit of the floating gate as described above, the following problem occurs.
【００１５】まず、ウエットエッチングの進行速度は、
ＳＴＩの埋め込み材料の膜質のわずかな変動でも大きく
変化する。このため、エッチングの制御性が悪い。エッ
チングし過ぎると、第２の多結晶シリコン膜３６がＳＴ
Ｉ領域へ落ち込むため、第２の多結晶シリコン膜３６が
素子領域と短絡する危険性が出てくる。そのためには、
例えば、第１の多結晶シリコン膜３３で順テーパが入っ
ている領域４０のみが露出するような図２８の状態でエ
ッチングを停止したい。しかし、膜質の変動でエッチン
グレートが上がると、図２９に示すように、第１の多結
晶シリコン膜３３で逆テーパが入っている領域４１も露
出するようになる。図２９に示すような状態で第２の多
結晶シリコン膜を形成すると、この第２の多結晶シリコ
ン膜と素子領域とが短絡する恐れが出てくる。First, the progress rate of wet etching is as follows.
Even a slight change in the film quality of the STI filling material greatly changes. Therefore, the controllability of etching is poor. If the etching is excessive, the second polycrystalline silicon film 36 becomes ST
Since the second polysilicon film 36 falls into the I region, there is a danger that the second polycrystalline silicon film 36 may be short-circuited with the element region. for that purpose,
For example, it is desired to stop the etching in the state of FIG. 28 in which only the region 40 of the first polycrystalline silicon film 33 having a forward taper is exposed. However, when the etching rate rises due to a change in the film quality, as shown in FIG. 29, the region 41 of the first polycrystalline silicon film 33 having a reverse taper is also exposed. If the second polycrystalline silicon film is formed in the state as shown in FIG. 29, there is a possibility that the second polycrystalline silicon film and the element region are short-circuited.
【００１６】また、ウェットエッチングを行う場合、第
１の多結晶シリコン膜３３の側面に形成された熱酸化膜
と、ＳＴＩの埋め込み材料として用いられている絶縁膜
（プラズマ系）３５のエッチング速度が異なり、通常、
熱酸化膜に比べてプラズマ系酸化膜のエッチング速度が
速いため、第１の多結晶シリコン膜３３の上部及び側面
の酸化膜を除去しようとすると、図３０に示すように、
それよりもＳＴＩ内部の絶縁膜３５が速くエッチングさ
れてしまい、ＳＴＩ内部が深く落ち込み、上記のような
短絡を引き起こし易い。In the case of performing wet etching, the etching rate of the thermal oxide film formed on the side surface of the first polycrystalline silicon film 33 and the etching rate of the insulating film (plasma system) 35 used as the STI filling material are reduced. Unlike, usually,
Since the etching rate of the plasma-based oxide film is higher than that of the thermal oxide film, if an attempt is made to remove the oxide films on the upper and side surfaces of the first polycrystalline silicon film 33, as shown in FIG.
The insulating film 35 inside the STI is etched faster than that, and the inside of the STI is deeply dropped, so that the above-mentioned short circuit is easily caused.
【００１７】また、長時間のウェットエッチングでは、
図３１（ａ）に示すように、ＳＴＩ内部の埋め込み酸化
膜（絶縁膜３５）の落ち込みが多くなる上に、横方向に
も埋め込み酸化膜が後退し、後の工程で、図３１（ｂ）
に示すように、周辺回路部でのＳＴＩ内部の埋め込み酸
化膜の落ち込みにつながり、さらに、それにより引き起
こされるゲート電極のＳＴＩ内部への落ち込みとそれに
よる周辺トランジスタでのキンクの発生につながること
になる。In a long wet etching,
As shown in FIG. 31A, the drop of the buried oxide film (insulating film 35) inside the STI increases, and the buried oxide film recedes in the lateral direction.
As shown in (1), the buried oxide film inside the STI in the peripheral circuit portion falls, and furthermore, the fall of the gate electrode into the STI and the resulting kink in the peripheral transistor are caused. .
【００１８】さらに、図示しないが、ＳＴＩ埋め込み後
のＣＭＰ（Chemical Mechanical Polishing）平坦化工
程の際に、ＳＴＩ内部のプラズマ系酸化膜にスクラッチ
と呼ばれる微細な傷が入ることがある。その後に長時間
のウェットエッチング処理を行うと、上記傷が大きな溝
に拡大し、種々の不良の原因になる場合がある。Further, although not shown, in the CMP (Chemical Mechanical Polishing) flattening step after the STI embedding, fine scratches called scratches may be formed in the plasma oxide film inside the STI. After that, if the wet etching process is performed for a long time, the above-mentioned flaw is enlarged to a large groove, which may cause various defects.
【００１９】また、ここで、例えば、通常用いられるド
ライエッチングであるＲＩＥ処理のみで第１の多結晶シ
リコン膜３３の上部及び側面の酸化膜を除去しようとし
た場合、図３２に示すように、どうしても順テーパのか
かったエッチングになり易い。このため、側面の酸化膜
は除去できず、途中でエッチングが停止してしまう。結
果的に順テーパのかかった位置までエッチングできない
ので、この後のスタックトゲート加工時に第１の多結晶
シリコン膜３３のエッチング残り（図中、破線で示した
部分）を防止することができない場合が多い。Here, for example, when an attempt is made to remove the oxide film on the upper and side surfaces of the first polycrystalline silicon film 33 only by the RIE process which is a commonly used dry etching, as shown in FIG. Inevitably, the etching tends to have a forward taper. Therefore, the oxide film on the side surface cannot be removed, and the etching stops halfway. As a result, etching cannot be performed up to the position where the forward taper is applied, so that it is not possible to prevent the remaining etching of the first polycrystalline silicon film 33 (the portion shown by the broken line in the drawing) during the subsequent stacked gate processing. There are many.
【００２０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、浮遊ゲートを第１の多
結晶シリコン膜及びその上に形成される第２の多結晶シ
リコン膜で構成する際に、第１の多結晶シリコン膜の酸
化工程が加わったとしても、ゲートの異方性エッチング
による加工時に、第１の多結晶シリコン膜のエッチング
残りの発生が防止でき、もって浮遊ゲートのメモリセル
間での短絡を防止することができる不揮発性半導体記憶
装置の製造方法を提供することにある。The present invention has been made in consideration of the above circumstances, and has as its object to form a floating gate with a first polysilicon film and a second polysilicon film formed thereon. Even when an oxidizing step of the first polycrystalline silicon film is added to the structure, it is possible to prevent the first polycrystalline silicon film from being left unetched at the time of processing by anisotropic etching of the gate. It is an object of the present invention to provide a method of manufacturing a nonvolatile semiconductor memory device capable of preventing a short circuit between memory cells.
【００２１】[0021]
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置の製造方法は、シリコン半導体基板上にトン
ネル絶縁膜を形成する工程と、上記トンネル絶縁膜上に
第１の多結晶シリコン膜を形成する工程と、上記第１の
多結晶シリコン膜、トンネル絶縁膜及びシリコン半導体
基板を順次除去して素子分離用の溝を形成し、シリコン
半導体基板に複数の素子領域を形成する工程と、酸化を
行って上記素子領域のエッジ及び上記第１の多結晶シリ
コン膜の側面を丸める工程と、上記素子分離用の溝内に
絶縁膜を埋め込む工程と、等方性エッチングにより全面
を処理する工程と、異方性エッチングにより全面を処理
する工程と、上記第１の多結晶シリコン膜に接続する第
２の多結晶シリコン膜を形成する工程とを具備してい
る。According to a method of manufacturing a nonvolatile semiconductor memory device of the present invention, a step of forming a tunnel insulating film on a silicon semiconductor substrate and a step of forming a first polycrystalline silicon film on the tunnel insulating film are performed. Forming a plurality of device regions in the silicon semiconductor substrate by forming a plurality of device regions in the silicon semiconductor substrate by sequentially removing the first polycrystalline silicon film, the tunnel insulating film, and the silicon semiconductor substrate to form trenches for device isolation; Performing a step of rounding the edge of the element region and the side surface of the first polycrystalline silicon film, embedding an insulating film in the element isolation groove, and processing the entire surface by isotropic etching. And a step of processing the entire surface by anisotropic etching, and a step of forming a second polycrystalline silicon film connected to the first polycrystalline silicon film.
【００２２】[0022]
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments with reference to the drawings.
【００２３】（第１の実施の形態）以下、第１の実施の
形態による不揮発性半導体記憶装置の製造方法の主要な
製造工程を説明する。この製造方法は、メモリセル部と
周辺回路部とを有する不揮発性メモリの場合であり、図
１から図１１はメモリセル部の製造工程を示し、図１２
から図１４は周辺回路部の製造工程を示している。(First Embodiment) The main manufacturing steps of the method for manufacturing a nonvolatile semiconductor memory device according to the first embodiment will be described below. This manufacturing method is a case of a nonvolatile memory having a memory cell portion and a peripheral circuit portion. FIGS. 1 to 11 show a manufacturing process of the memory cell portion, and FIGS.
FIG. 14 to FIG. 14 show a manufacturing process of the peripheral circuit portion.
【００２４】まず、図１に示すように、シリコン半導体
基板１１上の全面にメモリセルのトンネル酸化膜１２を
例えば１０ｎｍの厚みに形成する。次に、その上部に浮
遊ゲートの一部となる第１の多結晶シリコン膜１３を７
０ｎｍ形成する。First, as shown in FIG. 1, a tunnel oxide film 12 of a memory cell is formed on the entire surface of a silicon semiconductor substrate 11 to a thickness of, for example, 10 nm. Next, a first polycrystalline silicon film 13 which is to be a part of the floating gate is formed thereon.
0 nm is formed.
【００２５】さらに、その上に、通常はシリコン窒化膜
（Ｓｉ3Ｎ4）１４を、例えば２００ｎｍ堆積し、その
後、リソグラフィ工程により、ＳＴＩの溝を形成する部
分が開口されたパターンを有するようにシリコン窒化膜
１４を加工する。続いて、図２に示すように、このシリ
コン窒化膜１４をマスクに用いて、第１の多結晶シリコ
ン膜１３、トンネル酸化膜１２及びシリコン半導体基板
１１を順次、ＲＩＥ法により垂直にエッチング加工す
る。このエッチングにより、シリコン半導体基板１１に
は素子分離用の浅い溝（ＳＴＩ）１５が多数形成され、
これらの浅い溝１５によってシリコン半導体基板１１が
多数の素子領域１６に分離される。Further, a silicon nitride film (Si 3 N 4 ) 14 is usually deposited thereon, for example, to a thickness of 200 nm, and thereafter, a lithography process is performed so that a portion for forming an STI groove has a pattern having an opening. The silicon nitride film 14 is processed. Subsequently, as shown in FIG. 2, using the silicon nitride film 14 as a mask, the first polycrystalline silicon film 13, the tunnel oxide film 12, and the silicon semiconductor substrate 11 are sequentially vertically etched by RIE. . By this etching, a large number of shallow trenches (STI) 15 for element isolation are formed in the silicon semiconductor substrate 11,
The silicon semiconductor substrate 11 is separated into a number of element regions 16 by these shallow grooves 15.
【００２６】次に、酸化工程により、図３に示すよう
に、各素子領域１６の上部の角部を丸めると共に、第１
の多結晶シリコン膜１３とシリコン半導体基板１１との
間のトンネル酸化膜１２の端部にバーズビーク（birds
beak）を入れる。この酸化は例えば３０ｎｍの熱酸化工
程により行われる。これにより、浅い溝１５の内部及び
第１の多結晶シリコン膜１３の露出面に渡って熱酸化膜
１７が形成される。この時の酸化条件を適切に選ぶ（例
えば１０００℃以上の高温）ことにより、各素子領域の
上部の角部が丸まると共に、トンネル酸化膜１２にも酸
化膜がバーズビーク状に侵入する。また、この酸化工程
により、第１の多結晶シリコン膜１３とシリコン窒化膜
１４との界面にも酸化膜１７が侵入すると共に、第１の
多結晶シリコン膜１３の上部の角部が図３に示すように
丸まる。Next, as shown in FIG. 3, the upper corner of each element region 16 is rounded by an oxidation process,
A bird's beak is formed at the end of the tunnel oxide film 12 between the polycrystalline silicon film 13 and the silicon semiconductor substrate 11.
beak). This oxidation is performed, for example, by a thermal oxidation process of 30 nm. Thus, thermal oxide film 17 is formed over shallow trench 15 and the exposed surface of first polycrystalline silicon film 13. By appropriately selecting the oxidation conditions at this time (for example, at a high temperature of 1000 ° C. or more), the upper corner of each element region is rounded, and the oxide film also penetrates into the tunnel oxide film 12 in a bird's beak shape. Also, due to this oxidation step, oxide film 17 penetrates into the interface between first polycrystalline silicon film 13 and silicon nitride film 14, and the upper corner of first polycrystalline silicon film 13 is shown in FIG. Round as shown.
【００２７】次に、ＳＴＩ内部を埋め込むために、図４
に示すように、例えば、プラズマ酸化膜１８を全面に堆
積する。ここで、先の溝１５のアスペクト比が高い場合
には、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法を用
いて酸化膜を堆積してもよい。Next, in order to embed the inside of the STI, FIG.
As shown in FIG. 1, a plasma oxide film 18 is deposited on the entire surface, for example. Here, when the aspect ratio of the groove 15 is high, an oxide film may be deposited using a high-density plasma CVD (HDP-CVD) method.
【００２８】次に、図５に示すように、例えば、ＣＭＰ
（Chemical Mechanical Polishing）法により、このプ
ラズマ酸化膜１８を平坦化する。次に、図６に示すよう
に、第１の多結晶シリコン膜１３上のシリコン窒化膜１
４をウェット処理により除去する。このとき、場合によ
っては、ＳＴＩ用の浅い溝１５内に埋め込んだ絶縁膜１
８の高さを調整するために、シリコン窒化膜１４の除去
に先立って絶縁膜１８を多少エッチングするようにして
もよい。図６では絶縁膜１８をわずかにエッチングした
状態を示している。Next, as shown in FIG.
The plasma oxide film 18 is planarized by a (Chemical Mechanical Polishing) method. Next, as shown in FIG. 6, the silicon nitride film 1 on the first polycrystalline silicon film 13 is formed.
4 is removed by a wet process. At this time, in some cases, the insulating film 1 embedded in the shallow trench 15 for STI may be used.
In order to adjust the height of the insulating film 8, the insulating film 18 may be slightly etched before the removal of the silicon nitride film 14. FIG. 6 shows a state where the insulating film 18 is slightly etched.
【００２９】その後、図７に示すように、等方性エッチ
ングにより絶縁膜１８を所定量エッチングして、第１の
多結晶シリコン膜１３上に位置する絶縁膜１８の間口Ｄ
を横方向に必要量広げる。この等方性エッチングは通
常、希ＨＦやＮＨ4Ｆといったエッチング溶液によるウ
ェットエッチングが用いられるが、ドライエッチングに
よっても横方向に間口を広げることができればこの方法
でも構わない。After that, as shown in FIG. 7, the insulating film 18 is etched by a predetermined amount by isotropic etching, and the opening D of the insulating film 18 located on the first polycrystalline silicon film 13 is formed.
The required amount in the horizontal direction. Normally, this isotropic etching is performed by wet etching using an etching solution such as dilute HF or NH 4 F, but this method may be used as long as the frontage can be widened by dry etching.
【００３０】このとき、仮に、等方性エッチングにより
間口を広げる処理を行わずに、異方性の垂直ドライエッ
チングを行うと、第１の多結晶シリコン膜１３の側面に
位置する酸化膜１７のエッチングは進行せず、結果的に
は後のスタックドゲートの加工工程で第１の多結晶シリ
コン膜１３のエッチング残りが生じてしまう。従って、
上記等方性エッチングによる処理が重要である。At this time, if the anisotropic vertical dry etching is performed without performing the process of expanding the frontage by the isotropic etching, the oxide film 17 located on the side surface of the first polycrystalline silicon film 13 is removed. The etching does not proceed, and as a result, the remaining portion of the first polycrystalline silicon film 13 is left unetched in a later stacked gate processing step. Therefore,
The treatment by the above isotropic etching is important.
【００３１】次に、図８に示すように、異方性エッチン
グにより、第１の多結晶シリコン膜１３の上部側面の絶
縁膜１８を所定の必要量除去する。この必要量とは、残
存する酸化膜１７の下部に第１の多結晶シリコン膜１３
が存在せず、後のスタックトゲートエッチング加工の際
に、第１の多結晶シリコン膜１３のエッチング残りが発
生しないような位置までエッチングすることであり、一
般には、第１の多結晶シリコン膜１３が酸化により順テ
ーパとなっている位置付近まではエッチングする必要が
ある。Next, as shown in FIG. 8, a predetermined required amount of the insulating film 18 on the upper side surface of the first polycrystalline silicon film 13 is removed by anisotropic etching. This required amount means that the first polycrystalline silicon film 13 is formed under the remaining oxide film 17.
Does not exist, and is etched to such a position that the etching residue of the first polycrystalline silicon film 13 does not occur in the later stacked gate etching process. In general, the first polycrystalline silicon film It is necessary to perform etching up to the vicinity of the position where 13 becomes a forward taper due to oxidation.
【００３２】この方法によれば、絶縁膜１８の間口を広
げる際に必要最低限のウェット処理を行うにしても、そ
の後のエッチングは制御性のあるドライエッチングのた
め、エッチングの深さの制御が可能である。また、熱酸
化膜とＳＴＩ内部に埋め込まれたプラズマ酸化膜のエッ
チングレートも大差ないため、全てをウェットエッチン
グで行った場合のようにＳＴＩ内部に埋め込まれたプラ
ズマ酸化膜のみが深くエッチングされるということがな
い。According to this method, even if the minimum necessary wet processing is performed when widening the opening of the insulating film 18, since the subsequent etching is dry etching with controllability, the etching depth can be controlled. It is possible. Also, since the etching rates of the thermal oxide film and the plasma oxide film embedded in the STI are not much different, only the plasma oxide film embedded in the STI is deeply etched as in the case where all are performed by wet etching. Nothing.
【００３３】さらに、上記異方性エッチングについて
は、故意に順テーパがかかるような条件でエッチングす
ると、浮遊ゲート側面で自動的にエッチングが停止し、
オーバーエッチングマージンを拡大することができる。Further, with respect to the anisotropic etching, if the etching is intentionally performed under such a condition that a forward taper is applied, the etching automatically stops at the side surface of the floating gate,
The overetch margin can be increased.
【００３４】次に、図９に示すように、全面に第２の多
結晶シリコン膜１９を堆積し、さらに、図１０に示すよ
うに、ＳＴＩ領域上で、浮遊ゲート分離用領域２０のリ
ソグラフィ工程及びエッチングを行い、浮遊ゲートを各
セル毎に分離するための加工を行う。このとき、分離用
領域２０によってそれぞれ分離された第２の多結晶シリ
コン膜１９はＳＴＩ領域上に張り出した形状となり、各
第２の多結晶シリコン膜１９は第１の多結晶シリコン膜
１３と共に浮遊ゲートを構成する。Next, as shown in FIG. 9, a second polycrystalline silicon film 19 is deposited on the entire surface, and further, as shown in FIG. Then, a process for separating the floating gate for each cell is performed. At this time, the second polycrystalline silicon films 19 separated from each other by the separation regions 20 have a shape protruding above the STI region, and each second polycrystalline silicon film 19 floats together with the first polycrystalline silicon film 13. Configure the gate.
【００３５】次に、図１１に示すように、浮遊ゲート上
に、浮遊ゲートと制御ゲートとの間のゲート間絶縁膜と
なる例えば酸化膜／窒化膜／酸化膜からなる３層構造の
ＯＮＯ膜２１を形成する。Next, as shown in FIG. 11, an ONO film having a three-layer structure of, for example, an oxide film / nitride film / oxide film to be an inter-gate insulating film between the floating gate and the control gate is formed on the floating gate. 21 are formed.
【００３６】一方、周辺回路部については、先の第１の
多結晶シリコン膜１３、第２の多結晶シリコン膜１９及
びＯＮＯ膜２１を形成した後、図１２に示すように、リ
ソグラフィ工程によりレジスト等でメモリセル部をカバ
ーして保護した上で、周辺回路部におけるＯＮＯ膜２
１、第２の多結晶シリコン膜１９及び第１の多結晶シリ
コン膜１３をそれぞれドライエッチングにより除去し、
さらにトンネル酸化膜１２をウェットエッチングにより
除去する。次に、図１３に示すように、周辺回路部を構
成するＭＯＳトランジスタとして必要な膜厚、例えば１
５ｎｍのゲート酸化膜２２を形成した後、全面に第３の
多結晶シリコン膜２３を堆積する。この第３の多結晶シ
リコン膜２３は、周辺回路トランジスタのゲート及びメ
モリセルの制御ゲートを構成するために使用される。On the other hand, as for the peripheral circuit portion, after the first polycrystalline silicon film 13, the second polycrystalline silicon film 19, and the ONO film 21 are formed, as shown in FIG. Etc. to cover and protect the memory cell section, and then apply the ONO film 2 in the peripheral circuit section.
Removing the first and second polycrystalline silicon films 19 and 13 by dry etching,
Further, the tunnel oxide film 12 is removed by wet etching. Next, as shown in FIG. 13, the film thickness required for the MOS transistor constituting the peripheral circuit portion, for example, 1
After forming the gate oxide film 22 of 5 nm, a third polycrystalline silicon film 23 is deposited on the entire surface. This third polycrystalline silicon film 23 is used to form a gate of a peripheral circuit transistor and a control gate of a memory cell.
【００３７】次に、メモリセルのゲート長を規定するた
めのリソグラフィ工程を行い、制御ゲートを構成するた
めの上記第３の多結晶シリコン膜２３と、浮遊ゲートを
構成する第１及び第２の多結晶シリコン膜１３、１９を
垂直方向にエッチング加工する。Next, a lithography process for defining the gate length of the memory cell is performed, and the third polycrystalline silicon film 23 for forming the control gate and the first and second polysilicon films for forming the floating gate are formed. The polycrystalline silicon films 13 and 19 are etched in the vertical direction.
【００３８】図１５はメモリセル部を上から見た平面図
である。先に説明した図１から図１１の各断面図は、こ
の図１５の平面図におけるＡ−Ａ′線に沿った断面に対
応している。ただし、図１から図１１の各断面図に示さ
れているメモリセルの個数は図１５のものとは対応して
いない。FIG. 15 is a plan view of the memory cell portion as viewed from above. Each of the cross-sectional views of FIGS. 1 to 11 described above corresponds to a cross-section along the line AA ′ in the plan view of FIG. However, the number of memory cells shown in each cross-sectional view of FIGS. 1 to 11 does not correspond to that of FIG.
【００３９】制御ゲートと浮遊ゲートとの垂直方向エッ
チング（スタックトゲート加工）は、図中、斜線を施し
た領域にフォトレジスト２４を形成した後、このフォト
レジスト２４をマスクに用いて、第３の多結晶シリコン
膜２３、ＯＮＯ膜２１、第２の多結晶シリコン膜１９及
び第１の多結晶シリコン膜１３を順次エッチングするこ
とにより行う。このエッチング後のＡ−Ａ′線に沿った
断面と交差する方向のＢ−Ｂ′線に沿った断面を図１６
に示す。In the vertical etching of the control gate and the floating gate (stacked gate processing), a photoresist 24 is formed in a hatched region in the figure, and the third photoresist 24 is used as a mask. This is performed by sequentially etching the polycrystalline silicon film 23, the ONO film 21, the second polycrystalline silicon film 19, and the first polycrystalline silicon film 13. FIG. 16 shows a cross section taken along line BB 'in a direction intersecting the cross section taken along line AA' after the etching.
Shown in
【００４０】ここで、仮に、先の図７で説明した等方性
エッチング工程及び図８で説明した異方性エッチング工
程を実施しないと、図１５中に示すように酸化膜１７が
直線状に残り、この直線状に残った酸化膜１７がマスク
となって、垂直エッチングの際に第１の多結晶シリコン
膜１３が一部残り、浮遊ゲートがメモリセル間で短絡す
る。しかし、この実施の形態では上記浮遊ゲートの側面
に多結晶シリコンが全く残らないようにエッチングでき
るので、浮遊ゲート同志の短絡の発生を防止することが
できる。Here, if the isotropic etching step described with reference to FIG. 7 and the anisotropic etching step described with reference to FIG. 8 are not performed, as shown in FIG. The remaining linear oxide film 17 serves as a mask, and a portion of the first polycrystalline silicon film 13 remains during the vertical etching, so that the floating gate is short-circuited between the memory cells. However, in this embodiment, since the etching can be performed so that no polycrystalline silicon remains on the side surface of the floating gate, a short circuit between the floating gates can be prevented.
【００４１】次に、図示しないが、周辺回路部におい
て、第３の多結晶シリコン膜２３をパターニングしてゲ
ート加工を行い、その後、通常行われるようにメモリセ
ル部、周辺回路部に、ソース、ドレイン用の拡散層を形
成し、さらに配線工程を行うことにより不揮発性半導体
メモリが完成する。Next, although not shown, in the peripheral circuit portion, the third polycrystalline silicon film 23 is patterned and gate processing is performed, and thereafter, the source and the source are added to the memory cell portion and the peripheral circuit portion as usual. A non-volatile semiconductor memory is completed by forming a diffusion layer for a drain and further performing a wiring process.
【００４２】（第２の実施の形態）上記第１の実施の形
態による方法では、メモリセル部及び周辺回路部共に、
等方性エッチング工程の後に続いて異方性エッチング工
程を行う場合について説明した。しかし、周辺回路部の
おけるＳＴＩ埋め込み酸化膜の膜減りを極力防ぐには、
工程は増えるが、リソグラフィ工程を行って周辺回路部
をレジストでカバーして周辺回路部をレジストで保護し
た状態でエッチングする。このレジストによるカバー
は、必要に応じて、等方性エッチング工程時のみ、また
は、異方性エッチング工程時のみに行うようにしてもよ
い。(Second Embodiment) In the method according to the first embodiment, both the memory cell portion and the peripheral circuit portion
The case where the anisotropic etching step is performed after the isotropic etching step has been described. However, to minimize the loss of the STI buried oxide film in the peripheral circuit,
Although the number of steps is increased, a lithography step is performed to cover the peripheral circuit portion with a resist and to perform etching while protecting the peripheral circuit portion with the resist. The cover with the resist may be performed only in the isotropic etching step or only in the anisotropic etching step, as necessary.
【００４３】（第３の実施の形態）第１の実施の形態に
よる方法において、異方性エッチング工程は、通常、ド
ライエッチング工程で代表されるが、このドライエッチ
ング工程において第１の多結晶シリコン膜１３の表面が
エッチングに曝されると、表面にＳｉリッチ酸化膜が形
成され、そのまま適当な処理を行わずに第２の多結晶シ
リコン膜１９を堆積すると、界面に強固な酸化膜層が形
成され、後のエッチング工程の際に問題を引き起こした
り、第１、第２の多結晶シリコン膜１３、１９相互の電
気的接続が不十分になったりする場合がある。(Third Embodiment) In the method according to the first embodiment, the anisotropic etching step is usually represented by a dry etching step. In this dry etching step, the first polycrystalline silicon is used. When the surface of the film 13 is exposed to the etching, a Si-rich oxide film is formed on the surface. If the second polycrystalline silicon film 19 is deposited without performing an appropriate process, a strong oxide film layer is formed at the interface. It may be formed and cause a problem in a later etching step, or the first and second polycrystalline silicon films 13 and 19 may be insufficiently electrically connected to each other.
【００４４】従って、このような場合には、後処理とし
てＣＦ4ガスを添加したアッシング工程、あるいは表面
を、多結晶シリコンをエッチングする条件のＣＤＥ（Ch
emical Dry Etching）工程で、第１の多結晶シリコン膜
１３の表面を軽くエッチングしてクリーニングする。こ
のクリーニングを行うことにより、界面に強固な酸化膜
層が形成されることによって引き起こされる、上記した
種々の問題を解消することができる。Therefore, in such a case, as an after-treatment, an ashing step in which CF 4 gas is added, or a CDE (Ch
In an emical dry etching step, the surface of the first polycrystalline silicon film 13 is lightly etched and cleaned. By performing this cleaning, the various problems described above caused by the formation of a strong oxide film layer at the interface can be solved.
【００４５】[0045]
【発明の効果】以上説明したように、この発明によれ
ば、浮遊ゲートを第１の多結晶シリコン膜及びその上に
形成される第２の多結晶シリコン膜で構成する際に、第
１の多結晶シリコン膜の酸化が加わったとしても、ゲー
トの異方性エッチングによる加工時に、第１の多結晶シ
リコン膜のエッチング残りの発生が防止でき、もって浮
遊ゲートのメモリセル間での短絡を防止することができ
る不揮発性半導体記憶装置の製造方法を提供することが
できる。As described above, according to the present invention, when the floating gate is composed of the first polycrystalline silicon film and the second polycrystalline silicon film formed thereon, Even if the polycrystalline silicon film is oxidized, it is possible to prevent the first polycrystalline silicon film from being left unetched when the gate is processed by anisotropic etching, thereby preventing a short circuit between the floating gate and the memory cell. The present invention can provide a method for manufacturing a nonvolatile semiconductor memory device that can be performed.
【図１】第１の実施の形態による不揮発性半導体記憶装
置の製造方法におけるメモリセル部の製造工程を示す断
面図。FIG. 1 is a sectional view showing a manufacturing process of a memory cell unit in a method of manufacturing a nonvolatile semiconductor memory device according to a first embodiment.
【図２】図１に続くメモリセル部の製造工程を示す断面
図。FIG. 2 is a sectional view showing a manufacturing step of a memory cell portion following FIG. 1;
【図３】図２に続くメモリセル部の製造工程を示す断面
図。FIG. 3 is a sectional view showing a manufacturing step of a memory cell portion following FIG. 2;
【図４】図３に続くメモリセル部の製造工程を示す断面
図。FIG. 4 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 3;
【図５】図４に続くメモリセル部の製造工程を示す断面
図。FIG. 5 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 4;
【図６】図５に続くメモリセル部の製造工程を示す断面
図。FIG. 6 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 5;
【図７】図６に続くメモリセル部の製造工程を示す断面
図。FIG. 7 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 6;
【図８】図７に続くメモリセル部の製造工程を示す断面
図。FIG. 8 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 7;
【図９】図８に続くメモリセル部の製造工程を示す断面
図。FIG. 9 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 8;
【図１０】図９に続くメモリセル部の製造工程を示す断
面図。FIG. 10 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 9;
【図１１】図１０に続くメモリセル部の製造工程を示す
断面図。FIG. 11 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 10;
【図１２】第１の実施の形態による不揮発性半導体記憶
装置の製造方法における周辺回路部の製造工程を示す断
面図。FIG. 12 is a sectional view showing a manufacturing step of the peripheral circuit portion in the method of manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図１３】図１２に続く周辺回路部の製造工程を示す断
面図。FIG. 13 is a sectional view showing a manufacturing step of the peripheral circuit portion following FIG. 12;
【図１４】図１３に続く周辺回路部の製造工程を示す断
面図。FIG. 14 is a sectional view showing a manufacturing step of the peripheral circuit portion following FIG. 13;
【図１５】第１の実施の形態による製造方法で製造され
た不揮発性半導体記憶装置のメモリセル部を上から見た
平面図。FIG. 15 is a plan view of the memory cell portion of the nonvolatile semiconductor memory device manufactured by the manufacturing method according to the first embodiment as viewed from above;
【図１６】図１５中のＢ−Ｂ′線に沿った断面を示す断
面図。FIG. 16 is a sectional view showing a section taken along line BB ′ in FIG. 15;
【図１７】従来の製造方法におけるメモリセル部の製造
工程を示す断面図。FIG. 17 is a cross-sectional view showing a manufacturing step of a memory cell portion in a conventional manufacturing method.
【図１８】図１７に続くメモリセル部の製造工程を示す
断面図。FIG. 18 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 17;
【図１９】図１８に続くメモリセル部の製造工程を示す
断面図。FIG. 19 is a sectional view showing a manufacturing step of the memory cell portion following FIG. 18;
【図２０】図１９に続くメモリセル部の製造工程を示す
断面図。FIG. 20 is a sectional view showing the manufacturing process of the memory cell portion following FIG. 19;
【図２１】従来の製造方法における周辺回路部の製造工
程を示す断面図。FIG. 21 is a sectional view showing a manufacturing step of a peripheral circuit portion in a conventional manufacturing method.
【図２２】図２１に続く周辺回路部の製造工程を示す断
面図。FIG. 22 is a sectional view showing a manufacturing step of the peripheral circuit portion following FIG. 21;
【図２３】図２２の一部を抽出し、拡大して示す断面
図。23 is a cross-sectional view showing a part of FIG. 22 extracted and enlarged.
【図２４】従来の他の方法によるメモリセル部の製造工
程を示す断面図。FIG. 24 is a cross-sectional view showing a memory cell part manufacturing process by another conventional method.
【図２５】従来の他の方法による周辺回路部の製造工程
を示す断面図。FIG. 25 is a cross-sectional view showing a step of manufacturing a peripheral circuit portion by another conventional method.
【図２６】従来の他の方法の問題点を説明するための断
面図。FIG. 26 is a cross-sectional view for explaining a problem of another conventional method.
【図２７】図２６の一部を抽出し、拡大して示す断面
図。27 is a cross-sectional view showing a part of FIG. 26 extracted and enlarged.
【図２８】従来の他の方法の問題点を説明するための断
面図。FIG. 28 is a cross-sectional view for explaining a problem of another conventional method.
【図２９】従来の他の方法の問題点を説明するための断
面図。FIG. 29 is a sectional view for explaining a problem of another conventional method.
【図３０】従来の他の方法の問題点を説明するための断
面図。FIG. 30 is a cross-sectional view for explaining a problem of another conventional method.
【図３１】従来のさらに他の方法の問題点を説明するた
めの断面図。FIG. 31 is a cross-sectional view for explaining a problem of still another conventional method.
【図３２】従来のさらに他の方法の問題点を説明するた
めの断面図。FIG. 32 is a cross-sectional view for explaining a problem of still another conventional method.
１１…シリコン半導体基板、 １２…トンネル酸化膜、 １３…第１の多結晶シリコン膜、 １４…シリコン窒化膜（Ｓｉ3Ｎ4）、 １５…素子分離用の浅い溝（ＳＴＩ）、 １６…素子領域、 １７…熱酸化膜、 １８…プラズマ酸化膜、 １９…第２の多結晶シリコン膜、 ２０…分離用領域、 ２１…ＯＮＯ膜、 ２２…ゲート酸化膜、 ２３…第３の多結晶シリコン膜。11 silicon semiconductor substrate, 12 tunnel oxide film, 13 first polycrystalline silicon film, 14 silicon nitride film (Si 3 N 4 ), 15 shallow trench for element isolation (STI), 16 element region Reference numeral 17: thermal oxide film, 18: plasma oxide film, 19: second polycrystalline silicon film, 20: isolation region, 21: ONO film, 22: gate oxide film, 23: third polycrystalline silicon film.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 誠司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 渡部 浩 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA25 AB08 AB09 AD60 AF25 AG02 AG07 AG10 AG21 AG29 AG40 5F083 EP04 EP23 EP27 GA19 GA22 GA27 GA30 NA01 PR03 PR05 PR12 ZA05 ZA07 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Seiji Yamada 8 Shinsugita-cho, Isogo-ku, Yokohama, Kanagawa Prefecture Inside the Toshiba Yokohama Office (72) Inventor Hiroshi Watanabe 8 Shinsugita-cho, Isogo-ku, Yokohama, Kanagawa 5T001 AA25 AB08 AB09 AD60 AF25 AG02 AG07 AG10 AG21 AG29 AG40 5F083 EP04 EP23 EP27 GA19 GA22 GA27 GA30 NA01 PR03 PR05 PR12 ZA05 ZA07
Claims (8)
を形成する工程と、 上記トンネル絶縁膜上に第１の多結晶シリコン膜を形成
する工程と、 上記第１の多結晶シリコン膜、トンネル絶縁膜及びシリ
コン半導体基板を選択的に順次除去してシリコン半導体
基板に素子分離用の溝を形成し、シリコン半導体基板に
複数の素子領域を形成する工程と、 酸化を行って上記素子領域の角部及び上記第１の多結晶
シリコン膜の側面を丸める工程と、 上記素子分離用の溝内に絶縁膜を埋め込む工程と、 等方性エッチングにより全面を処理する工程と、 異方性エッチングにより全面を処理する工程と、 上記第１の多結晶シリコン膜に接続する第２の多結晶シ
リコン膜を形成する工程とを具備したことを特徴とする
不揮発性半導体記憶装置の製造方法。A step of forming a tunnel insulating film on a silicon semiconductor substrate; a step of forming a first polycrystalline silicon film on the tunnel insulating film; a first polycrystalline silicon film; Forming a plurality of device regions in the silicon semiconductor substrate by selectively removing the silicon semiconductor substrate sequentially to form device isolation trenches in the silicon semiconductor substrate; and performing oxidation to form corners of the device region and A step of rounding the side surface of the first polycrystalline silicon film, a step of embedding an insulating film in the element isolation groove, a step of processing the entire surface by isotropic etching, and a step of processing the entire surface by anisotropic etching And a step of forming a second polycrystalline silicon film connected to the first polycrystalline silicon film.
する工程がウエットエッチングにより行われることを特
徴とする請求項１記載の不揮発性半導体記憶装置の製造
方法。2. The method according to claim 1, wherein the step of processing the entire surface by isotropic etching is performed by wet etching.
する工程がドライ処理による反応性イオンエッチングに
より行われることを特徴とする請求項１記載の不揮発性
半導体記憶装置の製造方法。3. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein the step of processing the entire surface by anisotropic etching is performed by reactive ion etching by dry processing.
する工程が、少なくとも、前記酸化を行って上記素子領
域の角部及び上記第１の多結晶シリコン膜の側面を丸め
る工程により第１の多結晶シリコン膜が順テーパとなっ
ている位置まで側面の絶縁膜を除去するような量だけエ
ッチングすることを特徴とする請求項１記載の不揮発性
半導体記憶装置の製造方法。4. The step of processing the entire surface by isotropic etching includes at least a step of rounding a corner of the element region and a side surface of the first polycrystalline silicon film by performing the oxidation. 2. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein the etching is performed by such an amount that the insulating film on the side surface is removed to a position where the crystalline silicon film has a forward taper.
する工程が、前記絶縁膜に順テーパがかかるような条件
で、ドライエッチングを行い、平面部に比較して、第１
の多結晶シリコン膜側面で深さ方向へのエッチングレー
トが十分に遅くなるような条件で行われることを特徴と
する請求項１記載の不揮発性半導体記憶装置の製造方
法。5. The step of treating the entire surface by anisotropic etching includes performing dry etching under a condition that the insulating film has a forward taper.
2. The method according to claim 1, wherein the etching is performed under conditions such that the etching rate in the depth direction on the side surface of the polycrystalline silicon film becomes sufficiently low.
ッチング、あるいは両エッチングを行う際に、周辺回路
部を保護してエッチングされないようにすることを特徴
とする請求項１記載の不揮発性半導体記憶装置の製造方
法。6. The non-volatile semiconductor device according to claim 1, wherein a peripheral circuit portion is protected from being etched when the isotropic etching, the anisotropic etching, or both etchings are performed. A method for manufacturing a storage device.
記第１の多結晶シリコン膜表面をアッシング処理により
クリーニングする工程をさらに具備したことを特徴とす
る請求項１記載の不揮発性半導体記憶装置の製造方法。7. The non-volatile semiconductor memory device according to claim 1, further comprising a step of cleaning the surface of the first polycrystalline silicon film by ashing after performing the anisotropic etching. Manufacturing method.
記第１の多結晶シリコン膜表面を、多結晶シリコン膜を
エッチングする条件のケミカルドライエッチングにより
クリーニングする工程をさらに具備したことを特徴とす
る請求項１記載の不揮発性半導体記憶装置の製造方法。8. The method according to claim 1, further comprising, after performing the anisotropic etching, cleaning the surface of the first polycrystalline silicon film by chemical dry etching under conditions for etching the polycrystalline silicon film. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1.
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