JP2000312147A - Pll circuit - Google Patents
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＰＥＧ（Moving
Picture Experts Group）を利用した衛星多チャネル・
デジタル放送用の受信機に備えられるシステム・タイム
・クロック生成用のＰＬＬ（Phase Locked Loop）回路
などのように、外部から基準時刻値が供給されるＰＬＬ
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an MPEG (Moving
Picture Experts Group)
A PLL to which a reference time value is externally supplied, such as a PLL (Phase Locked Loop) circuit for generating a system time clock provided in a receiver for digital broadcasting
Circuit.
【０００２】[0002]
【従来の技術】ＭＰＥＧを利用した衛星多チャネル・デ
ジタル放送システムにおいては、複数のＭＰＥＧトラン
スポート・ストリームをトランスポート・パケットを単
位として混合してなるＭＰＥＧ混合トランスポート・ス
トリームがトランスポンダ（衛星中継器）の数だけ同時
に送信される。2. Description of the Related Art In a satellite multi-channel digital broadcasting system using MPEG, an MPEG mixed transport stream obtained by mixing a plurality of MPEG transport streams in units of transport packets is used as a transponder (satellite repeater). ) At the same time.
【０００３】図４はＭＰＥＧトランスポート・ストリー
ムの混合例を示す図である。この例では、トランスポー
ト・パケットの並びをｐ１、ｐ２、ｐ３、ｐ４・・・と
するＭＰＥＧトランスポート・ストリームＴＳ１と、ト
ランスポート・パケットの並びをｐａ、ｐｂ、ｐｃ、ｐ
ｄ・・・とするＭＰＥＧトランスポート・ストリームＴ
Ｓ２とが混合器１で混合され、トランスポート・パケッ
トの並びをｐ１、ｐ２、ｐａ、ｐｂ、ｐ３、ｐ４、ｐ
ｃ、ｐｄ・・・とするＭＰＥＧ混合トランスポート・ス
トリームmixed ＴＳが形成されている。FIG. 4 is a diagram showing an example of mixing MPEG transport streams. In this example, an MPEG transport stream TS1 in which the arrangement of transport packets is p1, p2, p3, p4,..., And an arrangement of transport packets pa, pb, pc, p
MPEG transport stream T where d ...
And S2 are mixed by the mixer 1, and the arrangement of the transport packets is changed to p1, p2, pa, pb, p3, p4, p
An MPEG mixed transport stream mixed TS of c, pd... is formed.
【０００４】このように、ＭＰＥＧを利用した衛星多チ
ャネル・デジタル放送システムによれば、複数のＭＰＥ
Ｇトランスポート・ストリームを１個のＭＰＥＧ混合ト
ランスポート・ストリームとして１個の回線で送信する
ことができることから、回線の利用率の向上を図ること
ができる。As described above, according to the satellite multi-channel digital broadcasting system using MPEG, a plurality of MPEs
Since the G transport stream can be transmitted as one MPEG mixed transport stream over one line, the line utilization can be improved.
【０００５】図５はＭＰＥＧを利用した衛星多チャネル
・デジタル放送用の受信機として、従来、提案されてい
る受信機の一例の一部分を示す回路図である。図５中、
２は受信され、復調されたＭＰＥＧ混合トランスポート
・ストリームmixed ＴＳからデコードしようとするＭＰ
ＥＧトランスポート・ストリームを選別するＴＳ選別装
置、３はＴＳ選別装置２から出力されるＭＰＥＧトラン
スポート・ストリームをデコードして映像信号及び音声
信号を再生するＴＳデコード装置、４はＴＳデコード装
置３内に設けられた映像信号及び音声信号の再生に必要
なシステム・タイム・クロック生成用のＰＬＬ回路であ
る。FIG. 5 is a circuit diagram showing a part of an example of a receiver conventionally proposed as a receiver for satellite multi-channel digital broadcasting using MPEG. In FIG.
2 is the MP to be decoded from the received and demodulated MPEG mixed transport stream mixed TS.
A TS selection device for selecting an EG transport stream, a TS decoding device for decoding an MPEG transport stream output from the TS selection device 2 to reproduce a video signal and an audio signal, and 4 for a TS decoding device And a PLL circuit for generating a system time clock necessary for reproducing the video signal and the audio signal.
【０００６】図６はＰＬＬ回路４の構成を示す回路図で
ある。図６中、５はシステム・タイム・クロックＳＴＣ
を出力する水晶発振型の電圧制御発振器、６は電圧制御
発振器５から出力されるシステム・タイム・クロックＳ
ＴＣをカウントして内部時刻値であるシステム・タイム
・クロック値(ＳＴＣ値）を出力するカウンタ、７はデ
コードすべきＭＰＥＧトランスポート・ストリームに含
まれている基準時刻値であるプログラム時刻基準参照値
ＰＣＲとカウンタ６から出力されるシステム・タイム・
クロック値との差分を検出する差分検出器、８は差分検
出器７から出力されるデジタル差分信号をアナログ差分
信号に変換し、このアナログ差分信号を制御電圧として
電圧制御発振器５に供給するデジタル／アナログ変換器
である。FIG. 6 is a circuit diagram showing a configuration of the PLL circuit 4. In FIG. 6, reference numeral 5 denotes a system time clock STC.
And 6 is a system time clock S output from the voltage controlled oscillator 5.
A counter that counts TC and outputs a system time clock value (STC value) that is an internal time value. 7 is a program time reference value that is a reference time value included in an MPEG transport stream to be decoded. PCR and system time output from counter 6
A difference detector 8 for detecting a difference from the clock value converts a digital difference signal output from the difference detector 7 into an analog difference signal, and supplies the analog / difference signal as a control voltage to the voltage controlled oscillator 5. It is an analog converter.
【０００７】図５に示す従来の受信機は、ＴＳデコード
装置３にＰＬＬ回路４を設け、ＴＳ選別装置２から出力
されるＭＰＥＧトランスポート・ストリームに含まれて
いるプログラム時刻基準参照値ＰＣＲを基準時刻値とし
てＰＬＬ回路４に供給し、ＰＬＬ回路４において、送信
側のエンコード装置で使用されているシステム・タイム
・クロックＳＴＣと周波数を同一とする２７ＭＨzのシ
ステム・タイム・クロックＳＴＣを再現することにより
映像信号及び音声信号の再生を行うというものである。
なお、プログラム時刻基準参照値ＰＣＲは、システム・
タイム・クロックＳＴＣの周波数と同一の２７ＭＨzで
カウントされるものであり、約０.１秒間隔で送出され
るものである。In the conventional receiver shown in FIG. 5, a PLL circuit 4 is provided in a TS decoding device 3, and a reference is made to a program time reference value PCR contained in an MPEG transport stream output from the TS selection device 2. The time value is supplied to the PLL circuit 4 as a time value. The PLL circuit 4 reproduces a 27 MHz system time clock STC having the same frequency as the system time clock STC used in the encoding device on the transmission side. It reproduces a video signal and an audio signal.
Note that the program time reference value PCR is determined by the system
It is counted at the same 27 MHz as the frequency of the time clock STC, and is transmitted at intervals of about 0.1 second.
【０００８】図７はＭＰＥＧを利用した衛星多チャネル
・デジタル放送用の受信機として、従来、提案されてい
る受信機の他の例の一部分を示す回路図である。図７
中、９は受信され、復調されたＭＰＥＧ混合トランスポ
ート・ストリームmixed ＴＳからデコードしようとする
ＭＰＥＧトランスポート・ストリームを選別するＴＳ選
別装置、１０はＴＳ選別装置９から出力される伝送クロ
ックを分周してなる分周クロックを生成する分周クロッ
ク・ジェネレータである。FIG. 7 is a circuit diagram showing a part of another example of a receiver which has been conventionally proposed as a receiver for satellite multi-channel digital broadcasting using MPEG. FIG.
Among them, 9 is a TS selection device for selecting an MPEG transport stream to be decoded from the received and demodulated MPEG mixed transport stream mixed TS, and 10 is a frequency divider for a transmission clock output from the TS selection device 9. This is a frequency-divided clock generator that generates a frequency-divided clock.
【０００９】また、１１はＴＳ選別装置９から出力され
るＭＰＥＧトランスポート・ストリームをトランスポー
ト・パケットを単位として順に格納し、分周クロック・
ジェネレータ１０から出力される分周クロックに同期し
てトランスポート・パケットを格納順に出力するバッフ
ァメモリ、１２はバッファメモリ１１から出力されるＭ
ＰＥＧトランスポート・ストリームをデコードするＴＳ
デコード装置、１３はＴＳデコード装置１２内に設けら
れたシステム・タイム・クロック生成用のＰＬＬ回路で
ある。[0011] Reference numeral 11 denotes an MPEG transport stream output from the TS selection device 9 which is sequentially stored in units of transport packets.
A buffer memory for outputting transport packets in the order of storage in synchronization with the frequency-divided clock output from the generator;
TS for decoding PEG transport stream
The decoding device 13 is a PLL circuit provided in the TS decoding device 12 for generating a system time clock.
【００１０】図７に示す従来の受信機は、ＴＳ選別装置
９から出力されるＭＰＥＧトランスポート・ストリーム
をトランスポート・パケットを単位として順にバッファ
メモリ１１に格納し、伝送クロックを分周した分周クロ
ックに同期してバッファメモリ１１からトランスポート
・パケットを格納順に出力させ、混合前のタイミングの
ＭＰＥＧトランスポート・ストリームを得ることによ
り、送信側のエンコ−ド装置で使用されているシステム
・タイム・クロックＳＴＣと周波数を同一とする２７Ｍ
Ｈzのシステム・タイム・クロックＳＴＣを再現して、
映像信号及び音声信号の再生を行うというものである。The conventional receiver shown in FIG. 7 stores the MPEG transport stream output from the TS selection device 9 in the buffer memory 11 in units of transport packets, and divides the transmission clock by frequency division. The transport packets are output from the buffer memory 11 in the storage order in synchronization with the clock, and the MPEG transport stream at the timing before the mixing is obtained, whereby the system time used in the encoding device on the transmission side is obtained. 27M with the same frequency as the clock STC
Reproducing the system time clock STC of Hz,
It reproduces a video signal and an audio signal.
【００１１】[0011]
【発明が解決しようとする課題】図８は図５に示す従来
の受信機が有している問題点を説明するためのタイミン
グチャートであり、図４に示したＭＰＥＧトランスポー
ト・ストリームＴＳ１、ＴＳ２を混合してＭＰＥＧ混合
トランスポート・ストリームmixed ＴＳを送信する場合
のタイミングを示しているが、ここでは、図５に示す従
来の受信機でＭＰＥＧ混合トランスポート・ストリーム
mixed ＴＳからＭＰＥＧトランスポート・ストリームＴ
Ｓ１を選別してデコードする場合を検討する。FIG. 8 is a timing chart for explaining the problems of the conventional receiver shown in FIG. 5, and shows the MPEG transport streams TS1 and TS2 shown in FIG. Are mixed to transmit an MPEG mixed transport stream mixed TS. Here, the MPEG mixed transport stream in the conventional receiver shown in FIG.
mixed TS to MPEG transport stream T
Consider the case where S1 is selected and decoded.
【００１２】図８から明らかなように、ＭＰＥＧ混合ト
ランスポート・ストリームmixed ＴＳのトランスポート
・パケットｐ１、ｐ３・・・ｐ２ｎ＋１は、それぞれ、
ＭＰＥＧトランスポート・ストリームＴＳ１を単独で送
信するとした場合に、ＭＰＥＧトランスポート・ストリ
ームＴＳ１のトランスポート・パケットｐ１、ｐ３・・
・ｐ２ｎ＋１が送信されるタイミングと同一のタイミン
グで送信されることになる。As is apparent from FIG. 8, transport packets p1, p3... P2n + 1 of the MPEG mixed transport stream mixed TS are respectively
When it is assumed that the MPEG transport stream TS1 is transmitted alone, the transport packets p1, p3,.
-Transmission is performed at the same timing as when p2n + 1 is transmitted.
【００１３】これに対して、ＭＰＥＧ混合トランスポー
ト・ストリームmixed ＴＳのトランスポート・パケット
ｐ２、ｐ４・・・ｐ２ｎ＋２は、それぞれ、ＭＰＥＧト
ランスポート・ストリームＴＳ１を単独で送信するとし
た場合に、ＭＰＥＧトランスポート・ストリームＴＳ１
のトランスポート・パケットｐ２、ｐ４・・・ｐ２ｎ＋
２が送信されるタイミングよりも時間ｔｍ（＝ｔ／２）
だけ早く送信されることになる。但し、ｔｍはＭＰＥＧ
混合トランスポート・ストリームmixed ＴＳにおける１
トランスポート・パケットの転送時間、ｔはＭＰＥＧト
ランスポート・ストリームＴＳ１、ＴＳ２における１ト
ランスポート・パケットの転送時間である。On the other hand, the transport packets p2, p4,..., P2n + 2 of the MPEG mixed transport stream mixed TS are respectively the MPEG transport stream TS1 and the MPEG transport stream.・ Stream TS1
P2, p4... P2n +
Time tm (= t / 2) than the timing at which 2 is transmitted
Will be sent as soon as possible. Where tm is MPEG
1 in mixed transport stream mixed TS
The transfer time of the transport packet, t, is the transfer time of one transport packet in the MPEG transport streams TS1 and TS2.
【００１４】そこで、例えば、約０.１秒の間隔で送出
される連続するプログラム時刻基準参照値ＰＣＲ−１、
ＰＣＲ−２のうち、プログラム時刻基準参照値ＰＣＲ−
１がトランスポート・パケットｐ１に挿入され、プログ
ラム時刻基準参照値ＰＣＲ−２がトランスポート・パケ
ットｐ２ｎ＋１に挿入されているとすると、送信される
ＭＰＥＧ混合トランスポート・ストリームmixed ＴＳの
トランスポート・パケットｐ２ｎ＋１が受信機に到達す
るタイミングは、ＭＰＥＧトランスポート・ストリーム
ＴＳ１を単独で送信するとした場合に、ＭＰＥＧトラン
スポート・ストリームＴＳ１のトランスポート・パケッ
トｐ２ｎ＋１が受信機に到達するタイミングと同一とな
り、正しいタイミングでプログラム時刻基準参照値ＰＣ
Ｒ−２を得ることができることになるので、システム・
タイム・クロックＳＴＣを生成するのに何ら問題は生じ
ない。Thus, for example, a continuous program time reference value PCR-1, which is transmitted at intervals of about 0.1 second,
Of the PCR-2, the program time reference value PCR-
1 is inserted into the transport packet p1 and the program time reference value PCR-2 is inserted into the transport packet p2n + 1, the transport packet p2n + 1 of the MPEG mixed transport stream mixed TS to be transmitted. Arrives at the receiver at the same timing as when the transport packet p2n + 1 of the MPEG transport stream TS1 arrives at the receiver when the MPEG transport stream TS1 is transmitted alone. Program time reference value PC
R-2 can be obtained.
There is no problem in generating the time clock STC.
【００１５】これに対して、プログラム時刻基準参照値
ＰＣＲ−１がトランスポート・パケットｐ１に挿入さ
れ、プログラム時刻基準参照値ＰＣＲ−２がトランスポ
ート・パケットｐ２ｎ＋２に挿入されているとすると、
送信されるＭＰＥＧ混合トランスポート・ストリームmi
xed ＴＳのトランスポート・パケットｐ２ｎ＋２が受信
機に到達するタイミングは、ＭＰＥＧトランスポート・
ストリームＴＳ１を単独で送信するとした場合に、ＭＰ
ＥＧトランスポート・ストリームＴＳ１のトランスポー
ト・パケットｐ２ｎ＋２が受信機に到達するタイミング
よりも時間ｔｍ＝ｔ／２だけ早くなり、正しいタイミン
グでプログラム時刻基準参照値ＰＣＲ−２を得ることが
できないことになる。On the other hand, if the program time reference value PCR-1 is inserted in the transport packet p1, and the program time reference value PCR-2 is inserted in the transport packet p2n + 2,
MPEG mixed transport stream mi to be transmitted
The timing at which the transport packet p2n + 2 of the xed TS arrives at the receiver depends on the MPEG transport
If the stream TS1 is transmitted alone, the MP
The time tm = t / 2 is earlier than the timing at which the transport packet p2n + 2 of the EG transport stream TS1 reaches the receiver, so that the program time reference value PCR-2 cannot be obtained at the correct timing. .
【００１６】ここに、例えば、ＭＰＥＧ混合トランスポ
ート・ストリームmixed ＴＳの転送速度を３０Ｍｂｐｓ
とすると、トランスポート・パケットは、２０４バイト
で構成されている（データは１８８バイトで構成されて
いる）ことから、時間ｔｍの誤差は、システム・タイム
・クロック値に換算すると、 ｛（２０４×８ビット）／（３０×１０6 ）｝×２７×
１０6≒１４６９ となるが、これは、 １４６９／（２７×１０6 ×０.１）≒５４４ｐｐｍ の誤差となる。この誤差を前提としてＰＬＬ回路４を構
成する場合には、プログラム時刻基準参照値ＰＣＲに対
して１／１４６９程度の感度低減を図るためのフィルタ
を構成しておく必要があり、単純に１５００回程度の信
号が追従のために必要となるが、これは、追従時間が１
５０秒以上となるので、図５に示す従来の受信機は実用
的とはいえない。Here, for example, the transfer speed of an MPEG mixed transport stream mixed TS is set to 30 Mbps.
Then, since the transport packet is composed of 204 bytes (data is composed of 188 bytes), the error of the time tm can be converted into a system time clock value as follows: 8 bits) / (30 × 10 6 )｝ × 27 ×
10 6 ≒ 1469, which is an error of 1469 / (27 × 10 6 × 0.1) ≒ 544 ppm. When the PLL circuit 4 is configured on the premise of this error, it is necessary to configure a filter for reducing the sensitivity by about 1/1469 with respect to the program time reference value PCR. Signal is required for tracking, but this is because the tracking time is 1
Since it takes 50 seconds or more, the conventional receiver shown in FIG. 5 is not practical.
【００１７】また、図７に示す従来の受信機では、ＭＰ
ＥＧトランスポート・ストリームを混合する単位が図４
（図８）に示す例のように２ストリーム／４トランスポ
ート・パケットであれば、２個のトランスポート・パケ
ットをバッファメモリ１１に格納し、伝送クロックを２
分周してなる分周クロックに同期させて出力させること
により、混合前のタイミングのＭＰＥＧトランスポート
・ストリームを再生することができるが、放送仕様上
は、２ストリーム／４トランスポート・パケットを単位
とすることに限定されておらず、４８トランスポート・
パケット期間内で最大８個のＭＰＥＧトランスポート・
ストリームを並べるとする仕様があるため、例えば、送
信期間の半分が目標の信号とした場合、バッファメモリ
１１として２４トランスポート・パケット分、約１０Ｋ
バイトの容量を有するバッファメモリが必要となる。こ
れは、パターンルールを０.３５μｍ程度とする現行の
プロセスにおいて、１ｍｍ2 程度のチップ領域を占め、
ＴＳデコード装置１２の回路規模を大きくしなければな
らず、コスト上、大きなデメリットとなるため、図７に
示す従来の受信機も、やはり、実用的とはいえない。Further, in the conventional receiver shown in FIG.
Figure 4 shows the unit for mixing the EG transport stream
In the case of two stream / 4 transport packets as in the example shown in FIG. 8, two transport packets are stored in the buffer memory 11 and the transmission clock is set to two.
By synchronizing and outputting the divided clock, the MPEG transport stream at the timing before mixing can be reproduced. However, according to the broadcast specification, 2 stream / 4 transport packet is used as a unit. It is not limited to
Up to eight MPEG transports within a packet period
Since there is a specification that the streams are arranged, for example, when half of the transmission period is a target signal, the buffer memory 11 has a capacity of about 10K for 24 transport packets.
A buffer memory having a byte capacity is required. This occupies a chip area of about 1 mm 2 in the current process in which the pattern rule is about 0.35 μm,
Since the circuit scale of the TS decoding device 12 must be increased, which is a great disadvantage in terms of cost, the conventional receiver shown in FIG. 7 is still not practical.
【００１８】なお、ＭＰＥＧトランスポート・ストリー
ムの混合後に、プログラム時刻基準参照値ＰＣＲを正し
いタイミングに書き換えるようにする場合には、図５に
示す従来の受信機で対応することができるが、この場合
には、ＭＰＥＧ混合トランスポート・ストリームに含ま
れているＭＰＥＧトランスポート・ストリームの分析、
再合成作業が必要となるので、これを行うことは極めて
困難である。When the program time reference value PCR is rewritten to the correct timing after the MPEG transport stream is mixed, the conventional receiver shown in FIG. 5 can cope with such a case. Analyzes the MPEG transport stream contained in the MPEG mixed transport stream,
This is extremely difficult to do because resynthesis is required.
【００１９】本発明は、かかる点に鑑み、ＭＰＥＧを利
用した衛星多チャネル・デジタル放送用の受信機に備え
られるシステム・タイム・クロック生成用のＰＬＬ回路
などのように、外部から基準時刻値が供給されるＰＬＬ
回路であって、外部から供給される基準時刻値が正規の
タイミングで供給されることが保証されていない場合で
あっても、メモリを追加することなく、短い時間で内部
時刻値を正規の基準時刻値に追従させることができるよ
うにしたＰＬＬ回路を提供することを目的とする。The present invention has been made in view of the above-described circumstances, and requires a reference time value from an external device such as a PLL circuit for generating a system time clock provided in a receiver for satellite multi-channel digital broadcasting using MPEG. PLL supplied
Even if the circuit does not guarantee that the reference time value supplied from the outside is supplied at the regular timing, the internal time value can be reduced to the regular reference time in a short time without adding memory. It is an object of the present invention to provide a PLL circuit capable of following a time value.
【００２０】[0020]
【課題を解決するための手段】本発明のＰＬＬ回路は、
クロックを出力する電圧制御発振器と、前記クロックを
カウントして内部時刻値を出力するカウンタと、外部か
ら供給される基準時刻値と内部時刻値とを入力して、内
部時刻値が正規の基準時刻値に追従するように前記電圧
制御発振器を制御する電圧制御発振器制御回路を備えて
いるというものである。The PLL circuit of the present invention comprises:
A voltage-controlled oscillator that outputs a clock, a counter that counts the clock and outputs an internal time value, and inputs a reference time value and an internal time value supplied from the outside, so that the internal time value is a normal reference time. A voltage-controlled oscillator control circuit for controlling the voltage-controlled oscillator so as to follow the value.
【００２１】本発明のＰＬＬ回路によれば、外部から供
給される基準時刻値と内部時刻値とを入力して内部時刻
値が正規の基準時刻値に追従するように電圧制御発振器
を制御する電圧制御発振器制御回路を備えているので、
外部から供給される基準時刻値が正規のタイミングで供
給されることが保証されていない場合であっても、メモ
リを追加することなく、短い時間で内部時刻値を正規の
基準時刻値に追従させることができる。According to the PLL circuit of the present invention, the reference time value supplied from the outside and the internal time value are inputted, and the voltage for controlling the voltage controlled oscillator so that the internal time value follows the normal reference time value is obtained. Since it has a control oscillator control circuit,
Even if the reference time value supplied from the outside is not guaranteed to be supplied at the regular timing, the internal time value follows the regular reference time value in a short time without adding a memory. be able to.
【００２２】[0022]
【発明の実施の形態】以下、図１〜図３を参照して、本
発明のＰＬＬ回路の第１実施形態〜第３実施形態につい
て説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, first to third embodiments of a PLL circuit according to the present invention will be described with reference to FIGS.
【００２３】第１実施形態・・図１ 図１は本発明のＰＬＬ回路の第１実施形態を備える受信
機の一部分を示す回路図であり、この受信機は、ＭＰＥ
Ｇを利用した衛星多チャネル・デジタル放送用のもので
ある。FIG. 1 is a circuit diagram showing a part of a receiver including a PLL circuit according to a first embodiment of the present invention.
For satellite multi-channel digital broadcasting using G.
【００２４】図１中、１５は受信され、復調されたＭＰ
ＥＧ混合トランスポート・ストリームmixed ＴＳからデ
コードしようとするＭＰＥＧトランスポート・ストリー
ムを選別するＴＳ選別装置、１６はＴＳ選別装置１５か
ら出力されるＭＰＥＧトランスポート・ストリームのデ
コードを行うＴＳデコード装置であり、その構成の一部
分を示している。In FIG. 1, reference numeral 15 denotes a received and demodulated MP.
A TS selecting device for selecting an MPEG transport stream to be decoded from the EG mixed transport stream mixed TS, a TS decoding device for decoding an MPEG transport stream output from the TS selecting device 15; A part of the configuration is shown.
【００２５】ＴＳデコード装置１６において、１７はＭ
ＰＥＧトランスポート・ストリームとして多重化された
信号の中から目的のＰＩＤ（Packet Identifier）を持
つトランスポート・パケットを選別するＴＳパケット抽
出回路、１８は抽出したトランスポート・パケット内に
あるアダプテーション・フィールドに符号化されたプロ
グラム時刻基準参照値ＰＣＲを取り出すＰＣＲ抽出回
路、１９は本発明のＰＬＬ回路の第１実施形態である。In the TS decoding device 16, 17 is M
A TS packet extraction circuit for selecting a transport packet having a target PID (Packet Identifier) from a signal multiplexed as a PEG transport stream. Reference numeral 18 denotes an adaptation field in the extracted transport packet. A PCR extraction circuit 19 for extracting an encoded program time reference value PCR is a first embodiment of the PLL circuit of the present invention.
【００２６】本発明のＰＬＬ回路の第１実施形態１９に
おいて、２０はシステム・タイム・クロックＳＴＣを出
力する水晶発振型の電圧制御発振器、２１は電圧制御発
振器２０から出力されるシステム・タイム・クロックＳ
ＴＣをカウントしてシステム・タイム・クロック値を出
力するカウンタ、２２はＰＣＲ抽出回路１８から出力さ
れるプログラム時刻基準参照値ＰＣＲ又はＰＣＲ補正回
路２３から出力される補正されたプログラム時刻基準参
照値ＰＣＲとシステム・タイム・クロック値との差分を
検出する差分検出器、２４は差分検出器２２から出力さ
れるデジタル差分信号をアナログ差分信号に変換し、こ
のアナログ差分信号を制御電圧として電圧制御発振器２
０に供給するデジタル／アナログ変換器である。In the first embodiment 19 of the PLL circuit of the present invention, reference numeral 20 denotes a crystal oscillation type voltage controlled oscillator for outputting a system time clock STC, and reference numeral 21 denotes a system time clock output from the voltage controlled oscillator 20. S
A counter 22 that counts TC and outputs a system time clock value. Reference numeral 22 denotes a program time reference value PCR output from the PCR extraction circuit 18 or a corrected program time reference value PCR output from the PCR correction circuit 23. And a system time clock value, a difference detector 24 converts a digital difference signal output from the difference detector 22 into an analog difference signal, and uses the analog difference signal as a control voltage as a control voltage.
A digital / analog converter that supplies 0.
【００２７】ここに、差分検出器２２は、ＰＣＲ抽出回
路１８から供給されるプログラム時刻基準参照値ＰＣＲ
とシステム・タイム・クロック値との差分を検出し、差
分が±７３４以内の場合には、この差分をデジタル／ア
ナログ変換器２４に供給し、差分が±７３４を越えてい
る場合には、差分が＋７３４を越えるものか、−７３４
を越えるものかの情報とプログラム時刻基準参照値ＰＣ
ＲとをＰＣＲ補正回路２３に供給し、この結果、ＰＣＲ
補正回路２３から供給される補正されたプログラム時刻
基準参照値ＰＣＲとシステム・タイム・クロック値との
差分を検出し、差分が±７３４以内の場合には、この差
分をデジタル／アナログ変換器２４に供給し、差分が±
７３４を越えている場合には、差分が＋７３４を越える
ものか、−７３４を越えるものかの情報と補正されたプ
ログラム時刻基準参照値ＰＣＲとをＰＣＲ補正回路２３
に供給し、このような動作を繰り返し、差分が±７３４
以内になると、この差分をデジタル／アナログ変換器２
４に供給するように動作するものである。Here, the difference detector 22 calculates the program time reference value PCR supplied from the PCR extraction circuit 18.
And the system time clock value is detected. If the difference is within ± 734, the difference is supplied to the digital / analog converter 24. If the difference exceeds ± 734, the difference is detected. Exceeds +734 or -734
Information on whether the time exceeds the reference and the program time reference value PC
R to the PCR correction circuit 23, and as a result, the PCR
A difference between the corrected program time reference value PCR supplied from the correction circuit 23 and the system time clock value is detected. If the difference is within ± 734, the difference is sent to the digital / analog converter 24. Supply, the difference is ±
If the difference exceeds 734, the information indicating whether the difference exceeds +734 or -734 and the corrected program time reference value PCR are used as the PCR correction circuit 23.
, And such an operation is repeated so that the difference is ± 734.
Within this range, the difference is converted to a digital / analog converter 2
4 is supplied.
【００２８】また、ＰＣＲ補正回路２３は、差分検出器
２２から差分が＋７３４以上である旨の情報を与えられ
た場合には、差分検出器２２から供給されるプログラム
時刻基準参照値ＰＣＲから１４６９の減算を行い、これ
を補正されたプログラム時刻基準参照値ＰＣＲとして、
差分検出器２２に供給し、差分検出器２２から差分が−
７３４以上である旨の情報を与えられた場合には、差分
検出器２２から供給されるプログラム時刻基準参照値Ｐ
ＣＲに１４６９を加算し、これを補正されたプログラム
時刻基準参照値ＰＣＲとして差分検出器２２に供給する
ように構成されている。When the difference detector 22 receives information indicating that the difference is equal to or more than +734, the PCR correction circuit 23 calculates the program time reference value PCR supplied from the difference detector 22 from the 1469 reference value. Subtraction is performed, and this is used as a corrected program time reference value PCR.
The difference is supplied to the difference detector 22, and the difference is
When the information indicating that it is 734 or more is given, the program time reference value P supplied from the difference detector 22 is supplied.
1469 is added to the CR, and this is supplied to the difference detector 22 as a corrected program time reference value PCR.
【００２９】このように構成された受信機においては、
ＴＳ選別装置１５において、ＭＰＥＧ混合トランスポー
ト・ストリームmixed ＴＳからデコードすべきＭＰＥＧ
トランスポート・ストリームの選別が行われ、ＴＳパケ
ット抽出回路１７において、ＭＰＥＧトランスポート・
ストリームから目標とするＰＩＤを含むトランスポート
・パケットの抽出が行われ、ＰＣＲ抽出回路１８におい
て、トランスポート・パケットからプログラム時刻基準
参照値ＰＣＲの抽出が行われる。In the receiver configured as above,
MPEG to be decoded from the MPEG mixed transport stream mixed TS in the TS selection device 15
The transport stream is selected, and the TS packet extraction circuit 17 performs MPEG transport
A transport packet including a target PID is extracted from the stream, and a PCR extraction circuit 18 extracts a program time reference value PCR from the transport packet.
【００３０】そして、ＰＣＲ抽出回路１８から出力され
たプログラム時刻基準参照値ＰＣＲは、差分検出器２２
に供給され、差分検出器２２において、プログラム時刻
基準参照値ＰＣＲとシステム・タイム・クロック値との
差分が検出され、差分が±７３４未満の場合には、この
差分がデジタル／アナログ変換器２４に供給され、シス
テム・タイム・クロック値がプログラム時刻基準参照値
ＰＣＲに追従するように電圧制御発振器２０が制御され
る。Then, the program time reference value PCR output from the PCR extraction circuit 18 is
And a difference detector 22 detects a difference between the program time reference value PCR and the system time clock value. If the difference is less than ± 734, the difference is sent to the digital / analog converter 24. The voltage controlled oscillator 20 is controlled so that the supplied system time clock value follows the program time reference value PCR.
【００３１】これに対して、プログラム時刻基準参照値
ＰＣＲとシステム・タイム・クロック値との差分が＋７
３４以上の場合には、この差分は、デジタル／アナログ
変換器２４に供給されず、差分検出器２２から被減数と
してプログラム時刻基準参照値ＰＣＲ、減数として１４
６９がＰＣＲ補正回路２３に供給され、ＰＣＲ補正回路
２３において、プログラム時刻基準参照値ＰＣＲから１
４６９の減算が行われ、この結果が第１補正プログラム
時刻基準参照値ＰＣＲ１として差分検出器２２に供給さ
れる。On the other hand, the difference between the program time reference value PCR and the system time clock value is +7.
In the case of 34 or more, this difference is not supplied to the digital / analog converter 24, and the difference detector 22 sends the program time reference value PCR as the subtrahend and the 14
69 is supplied to the PCR correction circuit 23, and the PCR correction circuit 23
469 is subtracted, and the result is supplied to the difference detector 22 as the first correction program time reference value PCR1.
【００３２】この場合、差分検出器２２においては、第
１補正プログラム時刻基準参照値ＰＣＲ１とシステム・
タイム・クロック値との差分が検出され、差分が±７３
４未満の場合には、この差分がデジタル／アナログ変換
器２４に供給され、システム・タイム・クロック値がプ
ログラム時刻基準参照値ＰＣＲに追従するように電圧制
御発振器２０が制御される。In this case, in the difference detector 22, the first correction program time reference value PCR1 and the system
A difference from the time clock value is detected, and the difference is ± 73
If the difference is less than 4, the difference is supplied to the digital / analog converter 24, and the voltage controlled oscillator 20 is controlled so that the system time clock value follows the program time reference value PCR.
【００３３】これに対して、第１補正プログラム時刻基
準参照値ＰＣＲ１とシステム・タイム・クロック値との
差分が＋７３４以上の場合には、この差分は、デジタル
／アナログ変換器２４に供給されず、差分検出器２２か
ら被減数として第１補正時刻基準参照値ＰＣＲ１、減数
として１４６９がＰＣＲ補正回路２３に供給され、ＰＣ
Ｒ補正回路２３において、第１補正プログラム時刻基準
参照値ＰＣＲ１から１４６９の減算が行われ、この結果
が第２補正プログラム時刻基準参照値ＰＣＲ２として差
分検出器２２に供給され、差分が±７３４未満となるま
で、差分検出器２２とＰＣＲ補正回路２３との間の動作
が繰り返される。On the other hand, when the difference between the first correction program time reference value PCR1 and the system time clock value is +734 or more, this difference is not supplied to the digital / analog converter 24, The difference detector 22 supplies the first correction time reference value PCR1 as the subtrahend and the 1469 as the subtrahend to the PCR correction circuit 23.
In the R correction circuit 23, 1469 is subtracted from the first correction program time reference value PCR1. The result is supplied to the difference detector 22 as a second correction program time reference value PCR2. Until the operation, the operation between the difference detector 22 and the PCR correction circuit 23 is repeated.
【００３４】また、ＰＣＲ抽出回路１８から出力された
プログラム時刻基準参照値ＰＣＲとシステム・タイム・
クロック値との差分が−７３４以上の場合には、この差
分は、デジタル／アナログ変換器２４に供給されず、差
分検出器２２から被加数としてプログラム時刻基準参照
値ＰＣＲ、加数として１４６９がＰＣＲ補正回路２３に
供給され、ＰＣＲ補正回路２３において、プログラム時
刻基準参照値ＰＣＲと１４６９との加算が行われ、この
結果が第１補正プログラム時刻基準参照値ＰＣＲ１とし
て差分検出器２２に供給される。The program time reference value PCR output from the PCR extraction circuit 18 and the system time
When the difference from the clock value is −734 or more, the difference is not supplied to the digital / analog converter 24, and the difference detector 22 outputs the program time reference value PCR as the augend and 1469 as the addend. This is supplied to the PCR correction circuit 23, where the addition of the program time reference value PCR and 1469 is performed in the PCR correction circuit 23, and the result is supplied to the difference detector 22 as the first correction program time reference value PCR1. .
【００３５】この場合、差分検出器２２においては、第
１補正プログラム時刻基準参照値ＰＣＲ１とシステム・
タイム・クロック値との差分が検出され、差分が±７３
４未満の場合には、この差分がデジタル／アナログ変換
器２４に供給され、システム・タイム・クロック値がプ
ログラム時刻基準参照値ＰＣＲに追従するように電圧制
御発振器２０が制御される。In this case, in the difference detector 22, the first correction program time reference value PCR1 and the system
A difference from the time clock value is detected, and the difference is ± 73
If the difference is less than 4, the difference is supplied to the digital / analog converter 24, and the voltage controlled oscillator 20 is controlled so that the system time clock value follows the program time reference value PCR.
【００３６】これに対して、第１補正プログラム時刻基
準参照値ＰＣＲ１とシステム・タイム・クロック値との
差分が−７３４以上の場合には、この差分は、デジタル
／アナログ変換器２４に供給されず、差分検出器２２か
ら被加数として第１補正プログラム時刻基準参照値ＰＣ
Ｒ１、加数として１４６９がＰＣＲ補正回路２３に供給
され、ＰＣＲ補正回路２３において、第１補正プログラ
ム時刻基準参照値ＰＣＲ１と１４６９との加算が行わ
れ、この結果が第２補正プログラム時刻基準参照値ＰＣ
Ｒ２として差分検出器２２に供給され、差分が±７３４
未満となるまで、差分検出器２２とＰＣＲ補正回路２３
との間の動作が繰り返される。On the other hand, when the difference between the first correction program time reference value PCR1 and the system time clock value is −734 or more, the difference is not supplied to the digital / analog converter 24. , The first correction program time reference reference value PC as the augend from the difference detector 22.
R1 and 1469 as an addend are supplied to the PCR correction circuit 23, and the PCR correction circuit 23 adds the first correction program time reference value PCR1 and 1469, and the result is added to the second correction program time reference value. PC
The difference is supplied to the difference detector 22 as R2, and the difference is ± 734.
The difference detector 22 and the PCR correction circuit 23
The operation between and is repeated.
【００３７】このように、本発明のＰＬＬ回路の第１実
施形態１９においては、１トランスポート・パケットの
転送時間の２７ＭＨzでのカウント値が１４６９である
ことから、ＰＣＲ抽出回路１８から供給されるプログラ
ム時刻基準参照値ＰＣＲとシステム・タイム・クロック
値との間の誤差が許容される範囲を１４６９の±１／２
である±７３４の範囲とし、ＰＣＲ抽出回路１８から供
給されるプログラム時刻基準参照値ＰＣＲとシステム・
タイム・クロック値との誤差が±７３４の範囲を越えて
いる場合には、ＰＣＲ抽出回路１８から供給されるプロ
グラム時刻基準参照値ＰＣＲに対して１４６９×ｍ（但
し、ｍは正の正数である）を加減算し、補正されたプロ
グラム時刻基準参照値ＰＣＲとシステム・タイム・クロ
ック値との差分が±７３４の範囲となるようにして、正
規のプログラム時刻基準参照値ＰＣＲとシステム・タイ
ム・クロック値との差分を算出するようにしている。As described above, in the first embodiment 19 of the PLL circuit of the present invention, since the count value at 27 MHz of the transfer time of one transport packet is 1469, it is supplied from the PCR extraction circuit 18. The range in which the error between the program time reference value PCR and the system time clock value is allowed is set to ± 1/2 of 1469.
The program time reference value PCR supplied from the PCR extraction circuit 18 and the system
If the error from the time clock value exceeds the range of ± 734, the program time reference value PCR supplied from the PCR extraction circuit 18 is 1469 × m (where m is a positive number). Is added and subtracted so that the difference between the corrected program time reference value PCR and the system time clock value is in the range of ± 734, so that the normal program time reference value PCR and the system time clock The difference from the value is calculated.
【００３８】したがって、本発明のＰＬＬ回路の第１実
施形態１９によれば、ＰＣＲ抽出回路１８から供給され
るプログラム時刻基準参照値ＰＣＲが正規のタイミング
で供給されることが保証されていない場合であっても、
メモリを追加することなく、短い時間でシステム・タイ
ム・クロックＳＴＣを正規のプログラム時刻基準参照値
ＰＣＲに追従させることができる。ちなみに、放送信号
の精度を３０ｐｐｍとすると、図５に示す従来のＰＬＬ
回路４に比べ、１００倍以上の高速追従が可能となる。Therefore, according to the first embodiment 19 of the PLL circuit of the present invention, the case is not guaranteed that the program time reference value PCR supplied from the PCR extraction circuit 18 is supplied at regular timing. Even so,
The system time clock STC can follow the normal program time reference value PCR in a short time without adding a memory. Incidentally, assuming that the accuracy of the broadcast signal is 30 ppm, the conventional PLL shown in FIG.
Compared to the circuit 4, high-speed tracking of 100 times or more is possible.
【００３９】第２実施形態・・図２ 図２は本発明のＰＬＬ回路の第２実施形態を備える受信
機の一部分を示す回路図であり、この受信機も、ＭＰＥ
Ｇを利用した衛星多チャネル・デジタル放送用のもので
ある。Second Embodiment FIG. 2 FIG. 2 is a circuit diagram showing a part of a receiver including a PLL circuit according to a second embodiment of the present invention.
For satellite multi-channel digital broadcasting using G.
【００４０】図２中、２５は受信され、復調されたＭＰ
ＥＧ混合トランスポート・ストリームmixed ＴＳからデ
コードしようとするＭＰＥＧトランスポート・ストリー
ムを選別するＴＳ選別装置、２６はＴＳ選別装置２５か
ら出力されるＭＰＥＧトランスポート・ストリームのデ
コードを行うＴＳデコード装置であり、その構成の一部
分を示している。In FIG. 2, reference numeral 25 denotes a received and demodulated MP.
A TS selection device for selecting an MPEG transport stream to be decoded from the EG mixed transport stream mixed TS, a TS decoding device for decoding an MPEG transport stream output from the TS selection device 25; A part of the configuration is shown.
【００４１】ＴＳデコード装置２６において、２７はＭ
ＰＥＧトランスポート・ストリームとして多重化された
信号の中から目的のＰＩＤを持つトランスポート・パケ
ットを選別するＴＳパケット抽出回路、２８は抽出した
トランスポート・パケット内にあるアダプテーション・
フィールドに符号化されたプログラム時刻基準参照値Ｐ
ＣＲを取り出すＰＣＲ抽出回路、２９は本発明のＰＬＬ
回路の第２実施形態である。In the TS decoding device 26, 27 is M
A TS packet extraction circuit for selecting a transport packet having a target PID from a signal multiplexed as a PEG transport stream. Reference numeral 28 denotes an adaptation signal included in the extracted transport packet.
Program time reference value P encoded in the field
PCR extraction circuit for extracting CR, 29 is PLL of the present invention
9 is a second embodiment of the circuit.
【００４２】本発明のＰＬＬ回路の第２実施形態２９に
おいて、３０はシステム・タイム・クロックＳＴＣを出
力する水晶発振型の電圧制御発振器、３１は電圧制御発
振器３０から出力されるシステム・タイム・クロックを
カウントしてシステム・タイム・クロック値を出力する
カウンタ、３２はＰＣＲ抽出回路２８から出力されるプ
ログラム時刻基準参照値ＰＣＲとシステム・タイム・ク
ロック値との差分を検出する差分検出器である。In the second embodiment 29 of the PLL circuit of the present invention, reference numeral 30 denotes a crystal oscillation type voltage controlled oscillator for outputting a system time clock STC, and reference numeral 31 denotes a system time clock output from the voltage controlled oscillator 30. And a difference detector 32 for detecting a difference between the program time reference value PCR output from the PCR extraction circuit 28 and the system time clock value.
【００４３】また、３３は差分検出器３２から出力され
る差分又は差分補正回路３４から出力される補正された
差分が±７３４の範囲にあるか否かを点検する差分点検
回路、３５は差分点検回路３３から出力される差分をア
ナログ電圧に変換し、このアナログ電圧を制御電圧とし
て電圧制御発振器３０に供給するデジタル／アナログ変
換器である。Reference numeral 33 denotes a difference check circuit for checking whether the difference output from the difference detector 32 or the corrected difference output from the difference correction circuit 34 is within a range of ± 734, and 35 denotes a difference check circuit. This is a digital / analog converter that converts a difference output from the circuit 33 into an analog voltage and supplies the analog voltage as a control voltage to the voltage controlled oscillator 30.
【００４４】ここに、差分点検回路３３は、差分検出器
３２から供給される差分ΔＰＣＲが±７３４以内の場合
には、この差分ΔＰＣＲをデジタル／アナログ変換器３
５に供給し、差分ΔＰＣＲが±７３４を越えている場合
には、差分ΔＰＣＲが＋７３４を越えるものか、−７３
４を越えるものかの情報と差分ΔＰＣＲとを差分補正回
路３４に供給し、差分補正回路３４から供給される補正
された差分ΔＰＣＲが±７３４以内の場合には、この補
正された差分ΔＰＣＲをデジタル／アナログ変換器３５
に供給し、補正された差分ΔＰＣＲが±７３４を越えて
いる場合には、補正された差分ΔＰＣＲが＋７３４を越
えるものか、−７３４を越えるものかの情報と補正され
た差分ΔＰＣＲとを差分補正回路３４に供給し、このよ
うな動作を繰り返し、補正された差分ΔＰＣＲが±７３
４以内になると、この補正された差分ΔＰＣＲをデジタ
ル／アナログ変換器３５に供給するように動作するもの
である。Here, when the difference ΔPCR supplied from the difference detector 32 is within ± 734, the difference check circuit 33 compares the difference ΔPCR with the digital / analog converter 3.
5 and the difference ΔPCR exceeds ± 734, the difference ΔPCR exceeds +734, or −73.
4 and the difference ΔPCR are supplied to the difference correction circuit 34. If the corrected difference ΔPCR supplied from the difference correction circuit 34 is within ± 734, the corrected difference ΔPCR is digitally converted. / Analog converter 35
And when the corrected difference ΔPCR exceeds ± 734, the information on whether the corrected difference ΔPCR exceeds +734 or −734 and the corrected difference ΔPCR are corrected. The corrected difference ΔPCR is supplied to the
When the difference is within 4, the operation is performed to supply the corrected difference ΔPCR to the digital / analog converter 35.
【００４５】また、差分補正回路３４は、差分点検回路
３３から差分ΔＰＣＲが＋７３４以上である旨の情報を
与えられた場合には、差分点検回路３３から供給される
差分ΔＰＣＲから１４６９の減算を行い、これを補正さ
れた差分ΔＰＣＲとして差分点検回路３３に供給し、差
分点検回路３３から差分ΔＰＣＲが−７３４以上である
旨の情報を与えられた場合には、差分点検回路３３から
供給される差分ΔＰＣＲに１４６９を加算し、これを補
正された差分ＰＣＲとして差分点検回路３３に供給する
ように構成されている。When the difference correction circuit 34 receives the information indicating that the difference ΔPCR is equal to or more than +734 from the difference check circuit 33, the difference correction circuit 34 subtracts 1469 from the difference ΔPCR supplied from the difference check circuit 33. This is supplied to the difference check circuit 33 as a corrected difference ΔPCR, and when information indicating that the difference ΔPCR is −734 or more is given from the difference check circuit 33, the difference supplied from the difference check circuit 33 is used. 1469 is added to ΔPCR, and the result is supplied to the difference check circuit 33 as a corrected difference PCR.
【００４６】このように構成された受信機においては、
ＴＳ選別装置２５において、デコードすべきＭＰＥＧト
ランスポート・ストリームの選別が行われ、ＴＳパケッ
ト抽出回路２７において、ＭＰＥＧトランスポート・ス
トリームから目標とするＰＩＤを含むトランスポート・
パケットの抽出が行われ、ＰＣＲ抽出回路２８におい
て、トランスポート・パケットからプログラム時刻基準
参照値ＰＣＲの抽出が行われる。In the receiver configured as described above,
In the TS selection device 25, an MPEG transport stream to be decoded is selected, and in a TS packet extraction circuit 27, a transport stream including a target PID from the MPEG transport stream is output.
The extraction of the packet is performed, and the PCR extraction circuit 28 extracts the program time reference value PCR from the transport packet.
【００４７】そして、ＰＣＲ抽出回路２８から出力され
たプログラム時刻基準参照値ＰＣＲは、差分検出器３２
に供給され、差分検出器３２において、プログラム時刻
基準参照値ＰＣＲとシステム・タイム・クロック値との
差分ΔＰＣＲが検出され、その差分ΔＰＣＲが差分点検
回路３３に供給され、差分点検回路３３においては、差
分検出回路３２から供給された差分ΔＰＣＲが±７３４
の範囲にあるか否かが点検され、差分ΔＰＣＲが±７３
４の範囲にある場合には、その差分ΔＰＣＲがデジタル
／アナログ変換器３５に供給され、システム・タイム・
クロック値がプログラム時刻基準参照値ＰＣＲに追従す
るように電圧制御発振器３０が制御される。The program time reference value PCR output from the PCR extraction circuit 28 is
The difference detector 32 detects a difference ΔPCR between the program time reference value PCR and the system time clock value, and supplies the difference ΔPCR to the difference check circuit 33. The difference ΔPCR supplied from the difference detection circuit 32 is ± 734
Is checked to see if the difference ΔPCR is within ± 73.
4, the difference ΔPCR is supplied to the digital / analog converter 35 and the system time
Voltage-controlled oscillator 30 is controlled such that the clock value follows program time reference value PCR.
【００４８】これに対して、差分検出器３２から供給さ
れた差分ΔＰＣＲが＋７３４以上の場合には、この差分
ΔＰＣＲは、デジタル／アナログ変換器３５に供給され
ず、差分点検回路３３から被減数として差分検出器３２
から供給された差分ΔＰＣＲ、減数として１４６９が差
分補正回路３４に供給され、差分補正回路３４におい
て、差分検出器３２から供給された差分ΔＰＣＲから１
４６９の減算が行われ、この結果が第１補正差分ΔＰＣ
Ｒ１として差分点検回路３３に供給される。On the other hand, when the difference ΔPCR supplied from the difference detector 32 is +734 or more, the difference ΔPCR is not supplied to the digital / analog converter 35, but is subtracted from the difference check circuit 33 as the subtracted number. Detector 32
Is supplied to the difference correction circuit 34, and is subtracted from the difference ΔPCR supplied from the difference detector 32 by 1469.
469 is subtracted, and the result is the first correction difference ΔPC
It is supplied to the difference check circuit 33 as R1.
【００４９】差分点検回路３３においては、第１補正差
分ΔＰＣＲ１が±７３４の範囲にあるか否かが点検さ
れ、第１補正差分ΔＰＣＲ１が±７３４の範囲にある場
合には、この第１補正差分ΔＰＣＲ１がデジタル／アナ
ログ変換器３５に供給され、システム・タイム・クロッ
ク値がプログラム時刻基準参照値ＰＣＲに追従するよう
に電圧制御発振器３０が制御される。The difference check circuit 33 checks whether or not the first correction difference ΔPCR1 is in the range of ± 734. If the first correction difference ΔPCR1 is in the range of ± 734, the first correction difference ΔPCR1 is checked. ΔPCR1 is supplied to the digital / analog converter 35, and the voltage controlled oscillator 30 is controlled so that the system time clock value follows the program time reference value PCR.
【００５０】これに対して、第１補正差分ΔＰＣＲ１が
＋７３４以上の場合には、この第１補正差分ΔＰＣＲ
は、デジタル／アナログ変換器３５に供給されず、差分
点検回路３３から被減数として第１補正差分ΔＰＣＲ
１、減数として１４６９が差分補正回路３４に供給さ
れ、差分補正回路３４において、第１補正差分ΔＰＣＲ
１から１４６９の減算が行われ、この結果が第２補正差
分ΔＰＣＲ２として差分点検回路３３に供給され、以
下、補正差分ΔＰＣＲが±７３４未満となるまで、差分
点検回路３３と差分補正回路３４との間の動作が繰り返
される。On the other hand, when the first correction difference ΔPCR1 is +734 or more, the first correction difference ΔPCR1
Is not supplied to the digital / analog converter 35, and is supplied from the difference check circuit 33 as the first
1, 1469 is supplied to the difference correction circuit 34 as a subtraction, and the first correction difference ΔPCR
1 is subtracted from 1469, and the result is supplied to the difference check circuit 33 as a second correction difference ΔPCR2. Thereafter, the difference check circuit 33 and the difference correction circuit 34 The operation between is repeated.
【００５１】これに対して、差分検出器３２から供給さ
れた差分ΔＰＣＲが−７３４以上の場合には、この差分
ΔＰＣＲは、デジタル／アナログ変換器３５に供給され
ず、差分点検回路３３から被加数として差分検出器３２
から供給された差分ΔＰＣＲ、加数として１４６９が差
分補正回路３４に供給され、差分補正回路３４におい
て、差分検出器３２から供給された差分ΔＰＣＲと１４
６９との加算が行われ、この結果が第１補正差分ΔＰＣ
Ｒ１として差分点検回路３３に供給される。On the other hand, when the difference ΔPCR supplied from the difference detector 32 is −734 or more, the difference ΔPCR is not supplied to the digital / analog converter 35, but is added from the difference check circuit 33. Difference detector 32 as a number
Is supplied to the difference correction circuit 34, and the difference ΔPCR and the difference ΔPCR supplied from the difference detector 32 are supplied to the difference correction circuit 34.
69 and the result is the first correction difference ΔPC
It is supplied to the difference check circuit 33 as R1.
【００５２】差分点検回路３３においては、第１補正差
分ΔＰＣＲが±７３４の範囲にあるか否かが点検され、
第１補正差分ΔＰＣＲ１が±７３４の範囲にある場合に
は、この第１補正差分ΔＰＣＲ１がデジタル／アナログ
変換器３５に供給され、システム・タイム・クロック値
がプログラム時刻基準参照値ＰＣＲに追従するように電
圧制御発振器３０が制御される。The difference check circuit 33 checks whether the first correction difference ΔPCR is in the range of ± 734,
When the first correction difference ΔPCR1 is in the range of ± 734, the first correction difference ΔPCR1 is supplied to the digital / analog converter 35 so that the system time clock value follows the program time reference value PCR. The voltage control oscillator 30 is controlled at the same time.
【００５３】これに対して、第１補正差分ΔＰＣＲ１が
−７３４以上の場合には、この第１補正差分ΔＰＣＲ１
は、デジタル／アナログ変換器３５に供給されず、差分
点検回路３３から被加数として第１補正差分ΔＰＣＲ
１、加数として１４６９が差分補正回路３４に供給さ
れ、差分補正回路３４において、第１補正差分ΔＰＣＲ
１と１４６９との加算が行われ、この結果が第２補正差
分ΔＰＣＲ２として差分点検回路３３に供給され、以
下、補正差分が±７３４未満となるまで、差分点検回路
３３と差分補正回路３４との間の動作が繰り返される。On the other hand, when the first correction difference ΔPCR1 is −734 or more, the first correction difference ΔPCR1
Is not supplied to the digital / analog converter 35, but is supplied from the difference check circuit 33 as a first addend
1, 1469 is supplied as an addend to the difference correction circuit 34, where the first correction difference ΔPCR
1 and 1469 are added, and the result is supplied to the difference check circuit 33 as a second correction difference ΔPCR2. Thereafter, the difference check circuit 33 and the difference correction circuit 34 are connected to each other until the correction difference becomes less than ± 734. The operation between is repeated.
【００５４】このように、本発明のＰＬＬ回路の第２実
施形態２９においては、１トランスポート・パケットの
転送時間の２７ＭＨzでのカウント値が１４６９である
ことから、ＰＣＲ抽出回路２８からプログラム時刻基準
参照値ＰＣＲとシステム・タイム・クロック値との間の
誤差が許容される範囲を１４６９の±１／２の±７３４
の範囲とし、差分検出器３２から出力される差分が±７
３４の範囲を越えている場合には、差分検出器３２から
出力される差分ΔＰＣＲに対して１４６９×ｍを加減算
し、補正された差分ΔＰＣＲが±７３４の範囲となるよ
うにし、正規のプログラム時刻基準参照値ＰＣＲとシス
テム・タイム・クロック値との差分を算出するようにし
ている。As described above, in the second embodiment 29 of the PLL circuit of the present invention, since the count value at 27 MHz of the transfer time of one transport packet is 1469, the program time reference The allowable range of the error between the reference value PCR and the system time clock value is set to ± 734 of ± 1/2 of 1469.
And the difference output from the difference detector 32 is ± 7
If the difference exceeds the range of 34, 1469 × m is added to or subtracted from the difference ΔPCR output from the difference detector 32 so that the corrected difference ΔPCR falls within the range of ± 734, and the normal program time The difference between the reference value PCR and the system time clock value is calculated.
【００５５】したがって、本発明のＰＬＬ回路の第２実
施形態２９によれば、ＰＣＲ抽出回路２８から供給され
るプログラム時刻基準参照値ＰＣＲが正規のタイミング
で供給されることが保証されていない場合であっても、
メモリを追加することなく、短い時間でシステム・タイ
ム・クロック値を正規のプログラム時刻基準参照値ＰＣ
Ｒに追従させることができる。なお、本発明のＰＬＬ回
路の第２実施形態においても、本発明のＰＬＬ回路の第
１実施形態１９の場合と同様に、放送信号の精度を３０
ｐｐｍとすると、図５に示す従来のＰＬＬ回路４に比
べ、１００倍以上の高速追従が可能となる。Therefore, according to the second embodiment 29 of the PLL circuit of the present invention, in the case where it is not guaranteed that the program time reference value PCR supplied from the PCR extraction circuit 28 is supplied at regular timing. Even so,
The system time clock value can be set to the normal program time reference value PC in a short time without adding memory.
R can be followed. In the second embodiment of the PLL circuit of the present invention, as in the case of the first embodiment 19 of the PLL circuit of the present invention, the accuracy of the broadcast signal is reduced to 30.
If ppm is set, 100 times or more of high-speed tracking can be performed as compared with the conventional PLL circuit 4 shown in FIG.
【００５６】第３実施形態・・図３ 図３は本発明のＰＬＬ回路の第３実施形態を備える受信
機の一部分を示す回路図であり、この受信機も、ＭＰＥ
Ｇを利用した衛星多チャネル・デジタル放送用のもので
ある。Third Embodiment FIG. 3 is a circuit diagram showing a part of a receiver including a PLL circuit according to a third embodiment of the present invention.
For satellite multi-channel digital broadcasting using G.
【００５７】図３中、３６は受信され、復調されたＭＰ
ＥＧ混合トランスポート・ストリームmixed ＴＳからデ
コードしようとするＭＰＥＧトランスポート・ストリー
ムを選別するＴＳ選別装置、３７はＴＳ選別装置３６か
ら出力されるＭＰＥＧトランスポート・ストリームのデ
コードを行うＴＳデコード装置であり、その構成の一部
分を示している。In FIG. 3, reference numeral 36 denotes a received and demodulated MP.
A TS selection device 37 for selecting an MPEG transport stream to be decoded from the EG mixed transport stream mixed TS, a TS decoding device 37 for decoding the MPEG transport stream output from the TS selection device 36, A part of the configuration is shown.
【００５８】ＴＳデコード装置３７において、３８はＭ
ＰＥＧトランスポート・ストリームとして多重化された
信号の中から目的のＰＩＤを持つトランスポート・パケ
ットを選別するＴＳパケット抽出回路、３９は抽出した
トランスポート・パケット内にあるアダプテーション・
フィールドに符号化されたプログラム時刻基準参照値Ｐ
ＣＲを取り出すＰＣＲ抽出回路、４０は本発明のＰＬＬ
回路の第３実施形態である。In the TS decoding device 37, 38 is M
A TS packet extraction circuit for selecting a transport packet having a target PID from a signal multiplexed as a PEG transport stream, and 39 is an adaptation / extraction circuit included in the extracted transport packet.
Program time reference value P encoded in the field
PCR extraction circuit for extracting CR, 40 is PLL of the present invention
9 is a third embodiment of the circuit.
【００５９】本発明のＰＬＬ回路の第３実施形態４０に
おいて、４１はシステム・タイム・クロックＳＴＣを出
力する水晶発振型の電圧制御発振器、４２は電圧制御発
振器４１から出力されるシステム・タイム・クロックＳ
ＴＣをカウントしてシステム・タイム・クロック値を出
力するカウンタ、４３はＰＣＲ抽出回路３９から出力さ
れるプログラム時刻基準参照値ＰＣＲとカウンタ４２か
ら出力されるシステム・タイム・クロック値を外部に取
り出すためのＰＣＲ・ＳＴＣ値取出し回路である。In the third embodiment 40 of the PLL circuit of the present invention, reference numeral 41 denotes a crystal oscillation type voltage controlled oscillator for outputting a system time clock STC, and reference numeral 42 denotes a system time clock output from the voltage controlled oscillator 41. S
A counter 43 that counts TC and outputs a system time clock value. A counter 43 extracts the program time reference value PCR output from the PCR extraction circuit 39 and the system time clock value output from the counter 42 to the outside. Is a circuit for taking out a PCR / STC value.
【００６０】また、４４はＰＣＲ・ＳＴＣ値取出し回路
４３から取り出されたプログラム時刻基準参照値ＰＣＲ
とシステム・タイム・クロック値から正規のプログラム
時刻基準参照値ＰＣＲとシステム・タイム・クロック値
との差分ΔＰＣＲを算出するのに利用される制御用のＣ
ＰＵ、４５はＣＰＵ４４から出力される差分ΔＰＣＲを
アナログ電圧に変換し、このアナログ電圧を制御電圧と
して電圧制御発振器４１に供給するデジタル／アナログ
変換器である。Reference numeral 44 denotes a program time reference value PCR extracted from the PCR / STC value extracting circuit 43.
A control C used to calculate a difference ΔPCR between a regular program time reference value PCR and a system time clock value from the system time clock value and the system time clock value
PU and 45 are digital / analog converters that convert the difference ΔPCR output from the CPU 44 into an analog voltage and supply the analog voltage as a control voltage to the voltage controlled oscillator 41.
【００６１】ここに、ＣＰＵ４４は、結果的に、 ΔＰＣＲ＝(ＰＣＲ−ＳＴＣ)−[round｛(ＰＣＲ−ＳＴ
Ｃ)／ｋ｝*ｋ] なる演算を行わせ、ΔＰＣＲを正規のプログラム時刻基
準参照値ＰＣＲとシステム・タイム・クロック値との差
分としてデジタル／アナログ変換器４５に供給するため
に使用するものである。但し、round は四捨五入関数、
ｋは１４６９である。Here, the CPU 44 concludes that ΔPCR = (PCR-STC) − [round ｛(PCR-ST
C) / k｝ * k] is used to supply ΔPCR to the digital / analog converter 45 as a difference between the normal program time reference value PCR and the system time clock value. is there. Where round is a rounding function,
k is 1469.
【００６２】このように構成された受信機においては、
ＴＳ選別装置３６において、デコードすべきＭＰＥＧト
ランスポート・ストリームの選別が行われ、ＴＳパケッ
ト抽出回路３８において、ＭＰＥＧトランスポート・ス
トリームから目標とするパケットＩＤを含むトランスポ
ート・パケットの抽出が行われ、ＰＣＲ抽出回路３９に
おいて、トランスポート・パケットからプログラム時刻
基準参照値ＰＣＲの抽出が行われる。In the receiver configured as described above,
In the TS selection device 36, an MPEG transport stream to be decoded is selected, and in a TS packet extraction circuit 38, a transport packet including a target packet ID is extracted from the MPEG transport stream, In the PCR extraction circuit 39, a program time reference value PCR is extracted from the transport packet.
【００６３】そして、ＰＣＲ抽出回路３９から出力され
たプログラム時刻基準参照値ＰＣＲ及びカウンタ４２か
ら出力されるシステム・タイム・クロック値は、ＰＣＲ
・ＳＴＣ値取出し回路４３を介してＣＰＵ４４に供給さ
れ、ＣＰＵ４４において、正規のプログラム時刻基準参
照値ＰＣＲとシステム・タイム・クロック値との差分Δ
ＰＣＲが算出され、この差分ΔＰＣＲがデジタル／アナ
ログ変換器４５に供給され、システム・タイム・クロッ
ク値がプログラム時刻基準参照値ＰＣＲに追従するよう
に電圧制御発振器４１が制御される。The program time reference value PCR output from the PCR extraction circuit 39 and the system time clock value output from the counter 42 are
-Supplied to the CPU 44 via the STC value extracting circuit 43, where the difference 44 between the normal program time reference value PCR and the system time clock value
PCR is calculated, the difference ΔPCR is supplied to the digital / analog converter 45, and the voltage controlled oscillator 41 is controlled so that the system time clock value follows the program time reference value PCR.
【００６４】このように、本発明のＰＬＬ回路の第３実
施形態４０においては、１トランスポート・パケットの
転送時間の２７ＭＨzでのカウント値が１４６９である
ことから、ＰＣＲ抽出回路３９から供給されるプログラ
ム時刻基準参照値ＰＣＲとシステム・タイム・クロック
値との誤差が許容される範囲を１４６９の±１／２の±
７３４とし、ＣＰＵ４４において、正規のプログラム時
刻基準参照値ＰＣＲとシステム・タイム・クロック値と
の差分ΔＰＣＲを算出するようにしている。As described above, in the third embodiment 40 of the PLL circuit of the present invention, since the count value at 27 MHz of the transfer time of one transport packet is 1469, it is supplied from the PCR extraction circuit 39. The range in which the error between the program time reference value PCR and the system time clock value is allowed is set to ± 1/2 of 1469 ±
734, and the CPU 44 calculates a difference ΔPCR between the regular program time reference value PCR and the system time clock value.
【００６５】したがって、本発明のＰＬＬ回路の第３実
施形態４０によっても、ＰＣＲ抽出回路３９から供給さ
れるプログラム時刻基準参照値ＰＣＲが正規のタイミン
グで供給されることが保証されていない場合であって
も、メモリを追加することなく、短い時間でシステム・
タイム・クロック値を正規のプログラム時刻基準参照値
ＰＣＲに追従させることができる。なお、本発明のＰＬ
Ｌ回路の第３実施形態においても、本発明のＰＬＬ回路
の第１実施形態１９の場合と同様に、放送信号の精度を
３０ｐｐｍとすると、図５に示す従来のＰＬＬ回路４に
比べ、１００倍以上の高速追従が可能となる。Therefore, the third embodiment 40 of the PLL circuit of the present invention does not guarantee that the program time reference value PCR supplied from the PCR extraction circuit 39 is supplied at regular timing. System in a short amount of time without additional memory
The time clock value can be made to follow the regular program time reference value PCR. The PL of the present invention
In the third embodiment of the L circuit, as in the case of the first embodiment 19 of the PLL circuit of the present invention, assuming that the accuracy of the broadcast signal is 30 ppm, it is 100 times larger than that of the conventional PLL circuit 4 shown in FIG. The above-described high-speed following can be performed.
【００６６】また、本発明のＰＬＬ回路の第１実施形態
〜第３実施形態においては、ＰＣＲとＳＴＣ値との差分
の許容範囲をＭＰＥＧ混合トランスポート・ストリーム
における１トランスポート・パケットの転送時間の±１
／２の範囲とした場合について説明したが、必ずしも、
このようにする必要はない。しかし、１トランスポート
・パケットの転送時間のカウント値が放送仕様で一定値
tpとされていることから、ＰＣＲとＳＴＣ値との差分の
許容範囲を±tp/2の範囲とすることが好適である。Also, in the first to third embodiments of the PLL circuit of the present invention, the allowable range of the difference between the PCR and the STC value is determined by the transfer time of one transport packet in the MPEG mixed transport stream. ± 1
/ 2 range was explained, but not necessarily
There is no need to do this. However, the count value of the transfer time of one transport packet is a fixed value in the broadcast specification.
Because of tp, it is preferable that the allowable range of the difference between the PCR and the STC value is in the range of ± tp / 2.
【００６７】また、本発明のＰＬＬ回路の第１実施形態
〜第３実施形態においては、本発明をＭＰＥＧを利用し
た衛星多チャネル・デジタル放送用の受信機に備えられ
るシステム・タイム・クロック生成用のＰＬＬ回路に適
用した場合について説明したが、本発明は、外部から供
給される基準時刻値と内部時刻値との差分が、外部から
供給される基準時刻値と内部時刻値との間に発生する可
能性のある誤差の最小値の整数倍であるＰＬＬ回路に広
く適用することができる。Further, in the first to third embodiments of the PLL circuit of the present invention, the present invention relates to a system for generating a system time clock provided in a satellite multi-channel digital broadcast receiver using MPEG. In the present invention, the difference between the externally supplied reference time value and the internal time value is generated between the externally supplied reference time value and the internal time value. The present invention can be widely applied to a PLL circuit that is an integral multiple of a minimum value of an error that may occur.
【００６８】[0068]
【発明の効果】以上のように、本発明のＰＬＬ回路によ
れば、外部から供給される基準時刻値と内部時刻値とを
入力して内部時刻値が正規の基準時刻値に追従するよう
に電圧制御発振器を制御する電圧制御発振器制御回路を
備えているので、外部から供給される基準時刻値が正規
のタイミングで供給されることが保証されていない場合
であっても、メモリを追加することなく、短い時間で内
部時刻値を正規の基準時刻値に追従させることができ
る。As described above, according to the PLL circuit of the present invention, the reference time value supplied from the outside and the internal time value are input so that the internal time value follows the normal reference time value. Since a voltage-controlled oscillator control circuit that controls the voltage-controlled oscillator is provided, even if it is not guaranteed that the reference time value supplied from the outside is supplied at regular timing, it is necessary to add a memory. Instead, the internal time value can follow the regular reference time value in a short time.
【図１】本発明のＰＬＬ回路の第１実施形態を備える受
信機の一部分を示す回路図である。FIG. 1 is a circuit diagram showing a part of a receiver including a PLL circuit according to a first embodiment of the present invention.
【図２】本発明のＰＬＬ回路の第２実施形態を備える受
信機の一部分を示す回路図である。FIG. 2 is a circuit diagram showing a part of a receiver including a PLL circuit according to a second embodiment of the present invention.
【図３】本発明のＰＬＬ回路の第３実施形態を備える受
信機の一部分を示す回路図である。FIG. 3 is a circuit diagram showing a part of a receiver including a third embodiment of the PLL circuit of the present invention.
【図４】ＭＰＥＧトランスポート・ストリームの混合例
を示す図である。FIG. 4 is a diagram showing an example of mixing MPEG transport streams.
【図５】ＭＰＥＧを利用した衛星多チャネル・デジタル
放送用の受信機として、従来、提案されている受信機の
一例の一部分を示す回路図である。FIG. 5 is a circuit diagram showing a part of an example of a receiver that has been conventionally proposed as a receiver for satellite multi-channel digital broadcasting using MPEG.
【図６】図５に示す受信機が備えるシステム・タイム・
クロック生成用のＰＬＬ回路の構成を示す回路図であ
る。FIG. 6 is a diagram showing a system time provided in the receiver shown in FIG. 5;
FIG. 2 is a circuit diagram illustrating a configuration of a PLL circuit for generating a clock.
【図７】ＭＰＥＧを利用した衛星多チャネル・デジタル
放送用の受信機として、従来、提案されている受信機の
他の例の一部分を示す回路図である。FIG. 7 is a circuit diagram showing a part of another example of a receiver conventionally proposed as a receiver for satellite multi-channel digital broadcasting using MPEG.
【図８】図５に示す従来の受信機が有している問題点を
説明するためのタイミングチャートである。8 is a timing chart for explaining problems of the conventional receiver shown in FIG.
mixed ＴＳ ＭＰＥＧ混合トランスポート・ストリーム ＰＣＲ プログラム時刻基準参照値 ＳＴＣ システム・タイム・クロック mixed TS MPEG mixed transport stream PCR Program time reference reference value STC System time clock
Claims (2)
ンタと、 外部から供給される基準時刻値と前記内部時刻値とを入
力して、前記内部時刻値が正規の基準時刻値に追従する
ように前記電圧制御発振器を制御する電圧制御発振器制
御回路を備えていることを特徴とするＰＬＬ回路。A voltage-controlled oscillator that outputs a clock; a counter that counts the clock and outputs an internal time value; and inputs a reference time value supplied from outside and the internal time value to the internal clock. A PLL circuit comprising a voltage controlled oscillator control circuit for controlling the voltage controlled oscillator so that a time value follows a regular reference time value.
から供給される基準時刻値が正規のタイミングで供給さ
れている場合には、前記外部から供給される基準時刻値
と前記内部時刻値との差分に基づいて前記電圧制御発振
器を制御し、前記外部から供給される基準時刻値が正規
のタイミングで供給されていない場合には、正規の基準
時刻値と前記内部時刻値との差分を算出し、この算出し
た差分に基づいて前記電圧制御発振器を制御するように
構成されていることを特徴とする請求項１記載のＰＬＬ
回路。2. The voltage-controlled oscillator control circuit according to claim 1, wherein the reference time value supplied from the outside and the internal time value are supplied when the reference time value supplied from the outside is supplied at regular timing. Controlling the voltage-controlled oscillator based on the difference between the reference time value and the internal time value when the reference time value supplied from the outside is not supplied at a regular timing. 2. The PLL according to claim 1, wherein said PLL is configured to control said voltage controlled oscillator based on said calculated difference.
circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11885899A JP2000312147A (en) | 1999-04-27 | 1999-04-27 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11885899A JP2000312147A (en) | 1999-04-27 | 1999-04-27 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000312147A true JP2000312147A (en) | 2000-11-07 |
Family
ID=14746889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11885899A Withdrawn JP2000312147A (en) | 1999-04-27 | 1999-04-27 | Pll circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2000312147A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082603A1 (en) * | 2000-04-24 | 2001-11-01 | Matsushita Electric Industrial Co., Ltd. | Data broadcasting service system of storage type |
| JP2004343697A (en) * | 2003-02-18 | 2004-12-02 | Thomson Licensing Sa | Method and video device for synchronizing time base of first video device for transmitting video signal comprising image information and synchronization information and time base of second video device for receiving video signal |
| JP2007228061A (en) * | 2006-02-21 | 2007-09-06 | Toshiba Corp | Unit and method for ts processing |
-
1999
- 1999-04-27 JP JP11885899A patent/JP2000312147A/en not_active Withdrawn
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