JP2000311861A - Selective growth method of semiconductor film and method of manufacturing semiconductor device - Google Patents
Selective growth method of semiconductor film and method of manufacturing semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体膜の選択
成長方法および半導体装置の製造方法に関し、特に、シ
リコンの選択成長技術を用いる半導体装置の製造に適用
して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for selectively growing a semiconductor film and a method for manufacturing a semiconductor device, and more particularly, to a method suitable for manufacturing a semiconductor device using a silicon selective growth technique.
【０００２】[0002]
【従来の技術】近年、ＭＯＳＬＳＩにおいては、高速化
および高集積化がますます進展している。このＭＯＳＬ
ＳＩの高速化および高集積化を両立させるために、シリ
コン基板に形成された拡散層上にシリコン膜を選択的に
成長させ、このシリコン膜にソース領域およびドレイン
領域を形成し、その上に金属サリサイドを形成する方法
が提案されている。これは、エレベーティッド（Elevat
ed）・ソース／ドレイン技術と呼ばれており、現在実用
化に向けて検討が行われているものである。2. Description of the Related Art In recent years, high-speed and high-integration MOS LSIs have been increasingly developed. This MOSL
In order to achieve both high speed and high integration of SI, a silicon film is selectively grown on a diffusion layer formed on a silicon substrate, and a source region and a drain region are formed on the silicon film. A method of forming salicide has been proposed. This is Elevat
ed)-This is called source / drain technology, and is currently under study for its practical use.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上述の
従来のエレベーティッド・ソース／ドレイン技術では、
拡散層上に選択成長させたシリコン膜の表面に面荒れが
生じてしまうため、このシリコン膜上に金属膜を形成し
てサリサイド化した場合に接合リークが増加してしまう
という問題があった。However, in the above-mentioned conventional elevated source / drain technology,
Since the surface of the silicon film selectively grown on the diffusion layer is roughened, there is a problem that when a metal film is formed on the silicon film and salicidation is performed, junction leakage increases.
【０００４】したがって、この発明の目的は、拡散層を
形成した後に半導体膜を選択成長させるときにその表面
に面荒れが生じるのを防止することができ、半導体膜を
その上に形成される金属膜と反応させた場合においても
接合リークを十分に低く抑えることができる半導体膜の
選択成長方法およびそのような選択成長方法を用いた半
導体装置の製造方法を提供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to prevent the surface of a semiconductor film from being roughened when a semiconductor film is selectively grown after forming a diffusion layer. It is an object of the present invention to provide a method for selectively growing a semiconductor film capable of sufficiently suppressing junction leakage even when it reacts with a film, and a method for manufacturing a semiconductor device using such a selective growth method.
【０００５】[0005]
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく鋭意検討を行った。以下
においてその概要について説明する。Means for Solving the Problems The present inventor has made intensive studies to solve the above-mentioned problems of the prior art. The outline will be described below.
【０００６】絶縁膜のパターンが形成されているシリコ
ン表面を加熱し、ＳｉＨ4 、ＳｉＣｌ2 Ｈ2 、Ｓｉ2 Ｈ
6 、ＧｅＨ4 等のソースガスに加えて、Ｃｌ2 やＨＣｌ
等のエッチングガスを供給すると、絶縁膜で覆われてい
ない部分のシリコン表面にのみシリコンやシリコン−ゲ
ルマニウム混晶が選択的にエピタキシャル成長すること
が知られている。The surface of the silicon on which the pattern of the insulating film is formed is heated, and SiH 4 , SiCl 2 H 2 , Si 2 H
6, in addition to the source gas of GeH 4 and the like, Cl 2 or HCl
It is known that when an etching gas such as is supplied, silicon or a silicon-germanium mixed crystal selectively epitaxially grows only on a portion of the silicon surface not covered with the insulating film.
【０００７】図１に示すように、シリコン基板１に酸化
シリコン膜からなる素子分離領域２を形成し、さらにこ
の素子分離領域２に囲まれた領域に拡散層３を形成した
後、拡散層３上にシリコン膜４を選択的に成長させる
と、その表面の面荒れが生じ、平坦性が不十分となる。
そして、図２に示すように、この表面の平坦性が不十分
なシリコン膜４上に金属膜を形成し、この金属膜のシリ
サイド化を行うことにより金属サリサイド膜５を形成す
ると、この金属サリサイド膜５と拡散層３の接合との距
離が近くなる部分が生じるため、接合リークが増加す
る。したがって、図３に示すように、金属サリサイド膜
５と拡散層３の接合との距離を一定に保ち、接合リーク
を増加させないようにするためには、図４に示すよう
に、シリコン膜４の成長表面を平坦にする必要がある。As shown in FIG. 1, an element isolation region 2 made of a silicon oxide film is formed on a silicon substrate 1, and a diffusion layer 3 is formed in a region surrounded by the element isolation region 2. When the silicon film 4 is selectively grown thereon, the surface thereof becomes rough, and the flatness becomes insufficient.
Then, as shown in FIG. 2, a metal film is formed on the silicon film 4 having an insufficient surface flatness, and the metal salicide film 5 is formed by silicidation of the metal film. Since there is a portion where the distance between the film 5 and the junction of the diffusion layer 3 is short, junction leakage increases. Therefore, as shown in FIG. 3, in order to keep the distance between the metal salicide film 5 and the junction of the diffusion layer 3 constant and not to increase the junction leakage, as shown in FIG. The growth surface needs to be flat.
【０００８】図５は、シリコン基板１１上にゲート絶縁
膜１２、ゲート電極１３、絶縁膜１４、拡散層１５およ
び絶縁膜からなるサイドウォールスペーサ１６を形成し
た状態を示す。図６に、このシリコン基板１１の露出し
たシリコン表面に実際にシリコン膜１７を選択的に成長
させた場合の模式図を示す。図６に示すように、選択成
長されたシリコン膜１７は、表面が平坦な領域と表面に
凹凸が現れている領域とに大別される。この場合、シリ
コン膜１７のうち拡散層１５上に成長している領域は表
面に凹凸が現れており、それ以外の領域では表面が平坦
となっている。FIG. 5 shows a state in which a gate insulating film 12, a gate electrode 13, an insulating film 14, a diffusion layer 15, and a sidewall spacer 16 composed of an insulating film are formed on a silicon substrate 11. FIG. 6 is a schematic diagram showing a case where the silicon film 17 is actually selectively grown on the exposed silicon surface of the silicon substrate 11. As shown in FIG. 6, the selectively grown silicon film 17 is roughly divided into a region having a flat surface and a region having irregularities on the surface. In this case, the surface of the silicon film 17 growing on the diffusion layer 15 has irregularities on the surface, and the surface of other regions is flat.
【０００９】従来は、ゲート電極１３の側壁にサイドウ
ォールスペーサ１６を形成する際のドライエッチングに
よるエッチングダメージが、その後の選択成長シリコン
膜１７の表面の凹凸を誘起すると言われていた。しかし
ながら、図５に示す構造ではゲート電極１３およびサイ
ドウォールスペーサ１６以外の領域の表面全体にエッチ
ングダメージが入っているはずであるから、シリコン膜
１７の表面の凹凸を誘起するのはエッチングダメージだ
けではなく、むしろシリコン膜１７の下地の拡散層１５
の存在が重要な役割を担っていることが推測される。言
い換えれば、拡散層１５をイオン注入により形成する際
に生じるダメージが、シリコン膜１７の表面の凹凸を誘
起するのに大きく寄与していることが推測される。Conventionally, it has been said that the etching damage caused by dry etching when forming the sidewall spacers 16 on the side walls of the gate electrode 13 induces irregularities on the surface of the selectively grown silicon film 17 thereafter. However, in the structure shown in FIG. 5, since the entire surface of the region other than the gate electrode 13 and the side wall spacer 16 should have been etched, the etching of the silicon film 17 only induces irregularities on the surface. Rather, the diffusion layer 15 underlying the silicon film 17
It is presumed that the existence of plays an important role. In other words, it is presumed that the damage that occurs when the diffusion layer 15 is formed by ion implantation greatly contributes to inducing irregularities on the surface of the silicon film 17.
【００１０】そこで、これを検証すべく、シリコン膜１
７の選択成長前に、エッチングダメージが入らないよう
に注意しつつ、露出した部分のシリコン基板１１の表面
層を図７に示すようにエッチング除去し、その後にシリ
コン膜を選択成長させることを試みた。その結果、シリ
コン基板１１の表面層を厚さ１０ｎｍ除去した場合に
は、図８に示すように選択成長シリコン膜１７の表面の
凹凸はほとんど改善されないが、除去する表面層の厚さ
を１０ｎｍより大きくしていくと表面の凹凸が徐々に改
善され、表面層を１５ｎｍ程度除去すると表面の凹凸は
実用上十分なレベルにまで改善され、表面層を厚さ２０
ｎｍ程度除去した場合には、選択成長シリコン膜１７の
表面は図９に示すようにほぼ完全に平坦とすることがで
きることがわかった。これは、シリコン基板１１の表面
層を厚さ１５〜２０ｎｍ程度除去した場合には、拡散層
１５の部分に生じたイオン注入によるダメージがほぼ完
全に除去されるためであると考えられる。Therefore, to verify this, the silicon film 1
Before the selective growth of No. 7, while taking care not to cause etching damage, the exposed surface layer of the silicon substrate 11 is removed by etching as shown in FIG. 7, and then an attempt is made to selectively grow a silicon film. Was. As a result, when the surface layer of the silicon substrate 11 is removed by a thickness of 10 nm, the unevenness on the surface of the selectively grown silicon film 17 is hardly improved as shown in FIG. When the surface layer is increased, the surface irregularities are gradually improved. When the surface layer is removed by about 15 nm, the surface irregularities are improved to a practically sufficient level.
It has been found that when removed by about nm, the surface of the selectively grown silicon film 17 can be made almost completely flat as shown in FIG. This is considered to be because, when the surface layer of the silicon substrate 11 is removed by a thickness of about 15 to 20 nm, damage caused by ion implantation generated in the diffusion layer 15 is almost completely removed.
【００１１】ところで、図５に示す構造において、拡散
層１５は、Ａｓをエネルギー５ｋｅＶ、ドーズ量５×１
０14／ｃｍ2 の条件でイオン注入した後に１０００℃で
１０秒間アニールを行うことにより形成されている。上
述のように、表面が平坦なシリコン膜１７を選択成長さ
せるためには、その下地の表面層を少なくとも１０ｎｍ
より厚く除去する必要がある。この場合、イオン注入の
投影飛程Ｒp およびその標準偏差ΔＲp はそれぞれ６．
０ｎｍおよび２．３ｎｍであり、拡散係数Ｄ（＝２．５
×１０-15 ｃｍ2 ／秒）および拡散時間ｔから求められ
る拡散距離（Ｄｔ）1/2 は１．６ｎｍであるから、不純
物濃度分布がガウス分布であると仮定すると、深さｘで
の不純物濃度Ｃ（ｘ）は次の式から求められる。By the way, in the structure shown in FIG. 5, the diffusion layer 15 converts As to an energy of 5 keV and a dose of 5 × 1.
It is formed by performing an ion implantation at 1000 ° C. for 10 seconds after ion implantation under the condition of 0 14 / cm 2 . As described above, in order to selectively grow the silicon film 17 having a flat surface, the underlying surface layer must be at least 10 nm.
It needs to be removed thicker. Each In this case, the R p and its standard deviation [Delta] R p the projection range of the ion implantation 6.
0 nm and 2.3 nm, and the diffusion coefficient D (= 2.5
× 10 −15 cm 2 / sec) and the diffusion distance (Dt) 1/2 obtained from the diffusion time t is 1.6 nm. Therefore, assuming that the impurity concentration distribution is a Gaussian distribution, the impurity at the depth x is obtained. The density C (x) is obtained from the following equation.
【００１２】[0012]
【数１】 (Equation 1)
【００１３】上式から、ｘ＝１０ｎｍのときの対応する
不純物濃度を求めると３×１０20／ｃｍ3 となり、ｘ＝
２０ｎｍのときの対応する不純物濃度を求めると１×１
０18 ／ｃｍ3 となる。したがって、ｘ＝１０ｎｍ以上に
対応する不純物濃度は３×１０20／ｃｍ3 以下となり、
ｘ＝２０ｎｍ以下に対応する不純物濃度は１×１０18 ／
ｃｍ3 以下となる。From the above equation, the corresponding value when x = 10 nm is obtained.
The impurity concentration is calculated as 3 × 1020/ CmThreeAnd x =
The corresponding impurity concentration at 20 nm is 1 × 1
018 / CmThreeBecomes Therefore, x = 10 nm or more
The corresponding impurity concentration is 3 × 1020/ CmThreeBelow
The impurity concentration corresponding to x = 20 nm or less is 1 × 1018 /
cmThreeIt is as follows.
【００１４】先に述べた結果と合わせると、シリコン膜
１７を選択的に成長させようとする表面の不純物濃度
を、下地層の表面層のエッチングにより上記の濃度範囲
に制御すれば、平坦な成長表面が得られることになる。In combination with the results described above, if the impurity concentration on the surface where the silicon film 17 is to be selectively grown is controlled within the above-mentioned concentration range by etching the surface layer of the base layer, the flat growth can be achieved. A surface will be obtained.
【００１５】この発明は、本発明者による以上のような
検討に基づいて案出されたものである。The present invention has been devised based on the above-described study by the present inventors.
【００１６】すなわち、上記課題を解決するために、こ
の発明の第１の発明は、表面が絶縁膜で部分的に覆われ
た半導体基体の露出した表面にのみ選択的に半導体膜を
成長させるようにした半導体膜の選択成長方法におい
て、半導体基体の露出した部分の表面層を除去した後
に、半導体基体の露出した表面にのみ選択的に半導体膜
を成長させるようにしたことを特徴とするものである。That is, in order to solve the above problems, a first invention of the present invention is to selectively grow a semiconductor film only on an exposed surface of a semiconductor substrate whose surface is partially covered with an insulating film. The method for selectively growing a semiconductor film according to the above, wherein the semiconductor layer is selectively grown only on the exposed surface of the semiconductor substrate after removing a surface layer of an exposed portion of the semiconductor substrate. is there.
【００１７】この発明の第２の発明は、表面が絶縁膜で
部分的に覆われた半導体基体の露出した表面にのみ選択
的に半導体膜を成長させる工程を有する半導体装置の製
造方法において、半導体基体の露出した部分の表面層を
除去した後に、半導体基体の露出した表面にのみ選択的
に半導体膜を成長させるようにしたことを特徴とするも
のである。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a step of selectively growing a semiconductor film only on an exposed surface of a semiconductor substrate whose surface is partially covered with an insulating film. After removing the surface layer of the exposed portion of the substrate, a semiconductor film is selectively grown only on the exposed surface of the semiconductor substrate.
【００１８】この発明において、典型的には、表面層を
除去する前の半導体基体の露出した表面には不純物がイ
オン注入され、あるいは、イオン注入による拡散層が形
成されている。この表面層を除去する前の半導体基体の
露出した表面は、さらにドライエッチングが行われたも
のであることもある。In the present invention, typically, impurities are ion-implanted on the exposed surface of the semiconductor substrate before the surface layer is removed, or a diffusion layer is formed by ion-implantation. The exposed surface of the semiconductor substrate before removing the surface layer may have been subjected to further dry etching.
【００１９】この発明において、表面層を除去した後の
半導体基体の露出した表面には実質的に欠陥が存在しな
い。言い換えれば、除去すべき表面層の厚さは、この表
面層を除去した後の半導体基体の露出した表面に、後に
選択成長される半導体膜の表面の凹凸の発生を実用上十
分なレベルに抑えることができる程度に、実質的に欠陥
が存在しないように選ばれる。In the present invention, there is substantially no defect on the exposed surface of the semiconductor substrate after removing the surface layer. In other words, the thickness of the surface layer to be removed is reduced to a practically sufficient level on the exposed surface of the semiconductor substrate after the removal of the surface layer, on the surface of the semiconductor film selectively grown later. Are selected so that they are substantially free of defects.
【００２０】この発明において、除去する表面層の厚さ
は、好適には、１０ｎｍよりも大きく、より好適には１
５ｎｍ以上であり、典型的には、１０ｎｍよりも大き
く、２０ｎｍ以下、あるいは、１５ｎｍ以上、２０ｎｍ
以下である。また、表面層を除去した後の半導体基体の
露出した表面の不純物濃度は通常、３×１０20／ｃｍ3
以下であり、好適には１×１０18／ｃｍ3 以下である。In the present invention, the thickness of the surface layer to be removed
Is preferably greater than 10 nm, more preferably 1
5 nm or more, typically greater than 10 nm
20 nm or less, or 15 nm or more, 20 nm
It is as follows. In addition, after removing the surface layer,
The impurity concentration on the exposed surface is usually 3 × 1020/ CmThree
Or less, preferably 1 × 1018/ CmThreeIt is as follows.
【００２１】この発明において、半導体膜の厚さは、典
型的には、除去する表面層の厚さよりも大きくする。こ
れは、半導体膜が特にシリコン膜である場合、その上に
金属膜を形成し、シリサイド化反応を行わせて金属サリ
サイド膜を形成する場合に、シリサイド化反応の際の消
費厚さとの兼ね合いで要請されるものである。In the present invention, the thickness of the semiconductor film is typically larger than the thickness of the surface layer to be removed. This is because, when the semiconductor film is a silicon film in particular, a metal film is formed thereon, and a silicidation reaction is performed to form a metal salicide film. It is required.
【００２２】上述のように構成されたこの発明によれ
ば、半導体膜を選択成長させる前に、半導体基体の露出
した部分の表面層を除去していることにより、半導体基
体の露出した部分の表面にイオン注入による拡散層が形
成されている場合、このイオン注入によるダメージを実
質的に除去することができる。そして、この表面層を除
去した後の半導体基体の露出した表面にのみ選択的に半
導体膜を成長させることにより、半導体膜の表面を凹凸
のない平坦なものとすることができる。According to the present invention constructed as described above, the surface layer of the exposed portion of the semiconductor substrate is removed before the semiconductor film is selectively grown, so that the surface of the exposed portion of the semiconductor substrate is removed. In the case where the diffusion layer is formed by ion implantation, the damage caused by the ion implantation can be substantially removed. By selectively growing the semiconductor film only on the exposed surface of the semiconductor substrate after removing the surface layer, the surface of the semiconductor film can be made flat without unevenness.
【００２３】[0023]
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。Embodiments of the present invention will be described below with reference to the drawings. In all the drawings of the embodiments, the same or corresponding portions are denoted by the same reference numerals.
【００２４】この発明の第１の実施形態においては、ま
ず、図１０に示すように、従来のプロセスと同様のプロ
セスにより、シリコン基板５１に例えばＳｉＯ2 膜から
なる素子分離領域５２を形成し、図示は省略するが、引
き続いてシリコン基板５１の表面への犠牲酸化膜の形
成、所定のウエルの形成、チャネル領域下部へのパンチ
スルーストッパーの形成のためのイオン注入、しきい値
電圧（Ｖth）調整のためのチャネル領域表面へのイオン
注入等を行う。次に、素子分離領域５２に囲まれた活性
領域の表面を熱酸化することにより例えばＳｉＯ2 膜か
らなるゲート絶縁膜５３を形成する。次に、例えばＣＶ
Ｄ法により全面に多結晶シリコン膜を堆積させた後、こ
の多結晶シリコン膜に不純物をドープして低抵抗化す
る。次に、例えばスパッタリング法によりこの多結晶シ
リコン膜上に例えばタングステンシリサイド膜を堆積さ
せる。次に、例えばＣＶＤ法によりこのタングステンシ
リサイド膜上にＳｉＯ2 膜のような絶縁膜を形成する。
次に、これらの膜を例えば反応性イオンエッチング（Ｒ
ＩＥ）法でドライエッチングすることによりパターニン
グし、タングステンポリサイド構造のゲート電極５４を
形成する。このゲート電極５４上にはこのゲート電極５
４と同一形状の絶縁膜５５が形成される。In the first embodiment of the present invention, first, as shown in FIG. 10, an element isolation region 52 made of, for example, an SiO 2 film is formed on a silicon substrate 51 by a process similar to a conventional process. Although illustration is omitted, subsequently, a sacrificial oxide film is formed on the surface of the silicon substrate 51, a predetermined well is formed, ion implantation is performed below a channel region to form a punch-through stopper, and a threshold voltage (V th And (3) performing ion implantation or the like on the surface of the channel region for adjustment. Next, a gate insulating film 53 made of, for example, an SiO 2 film is formed by thermally oxidizing the surface of the active region surrounded by the element isolation region 52. Next, for example, CV
After depositing a polycrystalline silicon film over the entire surface by the method D, the polycrystalline silicon film is doped with impurities to reduce the resistance. Next, for example, a tungsten silicide film is deposited on the polycrystalline silicon film by, for example, a sputtering method. Next, an insulating film such as a SiO 2 film is formed on the tungsten silicide film by, for example, a CVD method.
Next, these films are subjected to, for example, reactive ion etching (R
The gate electrode 54 having a tungsten polycide structure is formed by patterning by dry etching using the IE) method. On the gate electrode 54, the gate electrode 5
An insulating film 55 having the same shape as that of No. 4 is formed.
【００２５】次に、ゲート電極５４をマスクとしてシリ
コン基板５１にｎ型不純物、例えばＡｓを低濃度にイオ
ン注入することにより拡散層５６を形成する。このＡｓ
のイオン注入は、例えば、エネルギー５ｋｅＶ、ドーズ
量５×１０14／ｃｍ2 の条件で行う。次に、１０００℃
で１０秒間アニールを行う。Next, a diffusion layer 56 is formed by ion-implanting an n-type impurity, for example, As at a low concentration into the silicon substrate 51 using the gate electrode 54 as a mask. This As
Is performed, for example, under the conditions of an energy of 5 keV and a dose of 5 × 10 14 / cm 2 . Next, 1000 ° C
For 10 seconds.
【００２６】次に、例えばＣＶＤ法により全面に窒化シ
リコン膜を例えば６０ｎｍ程度の厚さに形成した後、こ
の窒化シリコン膜を例えばＲＩＥ法によりエッチバック
してゲート電極５４の側壁に窒化シリコンからなるサイ
ドウォールスペーサ５７を形成する。Next, after a silicon nitride film is formed on the entire surface by, eg, CVD method to a thickness of, eg, about 60 nm, the silicon nitride film is etched back by, eg, RIE method to form a silicon nitride film on the side wall of the gate electrode 54. The side wall spacer 57 is formed.
【００２７】次に、図１１に示すように、シリコン基板
５１に実質的にダメージを与えないエッチング法によ
り、露出したシリコン基板５１の表面層を約２０ｎｍの
厚さエッチングする。このエッチングには、具体的に
は、例えば、いわゆるダウンフロータイプの低ダメージ
のエッチング装置（ラジカルだけでエッチングを行うタ
イプのもの）や、いわゆるリモートプラズマエッチング
装置等を用いる。このときのエッチング条件の一例を下
記に示す。エッチング量に関しては、拡散層５６を形成
するためのイオン注入条件に応じて決める。Next, as shown in FIG. 11, the exposed surface layer of the silicon substrate 51 is etched to a thickness of about 20 nm by an etching method which does not substantially damage the silicon substrate 51. Specifically, for this etching, for example, a so-called down-flow type low-damage etching apparatus (of a type that performs etching only with radicals) or a so-called remote plasma etching apparatus is used. An example of the etching conditions at this time is shown below. The amount of etching is determined according to the ion implantation conditions for forming the diffusion layer 56.
【００２８】 エッチングガス ： ＣＦ4 ／Ｏ2 ＝６０／２４０ｓｃ
ｃｍ 圧力 ： ３０Ｐａ 電力 ： ４００Ｗ 時間 ： １２０秒 エッチング速度 ： １０ｎｍ／分 次に、図１２に示すように、上述のエッチングにより露
出したシリコン基板５１の表面に、ＣＶＤ法によりシリ
コン膜５８を選択的に成長させる。このときの成長条件
の一例を下記に示す。このシリコン膜５８の成長厚さ
は、（上記のエッチング量＋シリサイド化反応時のシリ
コン消費層の厚さ）程度が必要となる。例えば、後述の
ように、金属サリサイド膜を形成するための金属膜とし
てコバルト膜を用いる場合には、厚さ１０ｎｍのコバル
ト膜に対してシリコン消費層の厚さは３６ｎｍであるか
ら、成長厚さとして２０＋３６＝５６ｎｍ程度以上が必
要である。Etching gas: CF 4 / O 2 = 60/240 sc
cm pressure: 30 Pa power: 400 W time: 120 seconds etching rate: 10 nm / min. Next, as shown in FIG. 12, a silicon film 58 is selectively formed on the surface of the silicon substrate 51 exposed by the above-described etching by the CVD method. Let it grow. An example of the growth conditions at this time is shown below. The growth thickness of the silicon film 58 needs to be about (the above-mentioned etching amount + the thickness of the silicon consumption layer at the time of the silicidation reaction). For example, as described later, when a cobalt film is used as a metal film for forming a metal salicide film, the thickness of the silicon consuming layer is 36 nm with respect to the thickness of the 10 nm cobalt film. Needs to be about 20 + 36 = 56 nm or more.
【００２９】 加熱温度 ： ７００℃ Ｓｉ2 Ｈ6 流量 ： ３０ｓｃｃｍ×６秒 Ｃｌ2 流量 ： １ｓｃｃｍ×１５秒 Ｓｉ2 Ｈ6 とＣｌ2 とを交互に５サイクル流す 成長厚さ ： 約６０ｎｍ 次に、図１３に示すように、ゲート電極５４およびサイ
ドウォールスペーサ５７をマスクとしてシリコン膜５８
にｎ型不純物、例えばＡｓをイオン注入することにより
ゲート電極５４に対して自己整合的にソース領域５９お
よびドレイン領域６０を形成する。Heating temperature: 700 ° C. Si 2 H 6 flow rate: 30 sccm × 6 seconds Cl 2 flow rate: 1 sccm × 15 seconds Si 2 H 6 and Cl 2 are alternately flown for 5 cycles. Growth thickness: about 60 nm As shown in FIG. 13, a silicon film 58 is formed using the gate electrode 54 and the sidewall spacer 57 as a mask.
The source region 59 and the drain region 60 are formed in self-alignment with the gate electrode 54 by ion-implanting an n-type impurity, for example, As.
【００３０】次に、例えばスパッタリング法により基板
全面に金属膜、例えばコバルト膜を堆積させた後、熱処
理を行うことによりこのコバルト膜をシリコン膜５８と
反応させてシリサイド化し、露出したシリコン膜５８上
にコバルトシリサイド膜を自己整合的に形成する。これ
によって、シリコン膜５８上に金属サリサイド膜６１が
形成される。Next, after depositing a metal film, for example, a cobalt film on the entire surface of the substrate by, for example, a sputtering method, this cobalt film is reacted with the silicon film 58 to be silicided by performing a heat treatment. Then, a cobalt silicide film is formed in a self-aligned manner. Thus, a metal salicide film 61 is formed on the silicon film 58.
【００３１】次に、配線形成工程等の所定の工程を経
て、目的とするＭＯＳＬＳＩを完成させる。Next, through a predetermined process such as a wiring forming process, a target MOS LSI is completed.
【００３２】以上のように、この第１の実施形態によれ
ば、イオン注入により形成された拡散層５６の部分のシ
リコン基板５１の表面層を２０ｎｍ程度の厚さエッチン
グ除去することによりイオン注入によるダメージを実質
的に除去した後、このエッチングにより露出したシリコ
ン基板５１の表面にシリコン膜５８を選択的に成長させ
ていることにより、このシリコン膜５８の表面の面荒れ
を大幅に低減することができる。このため、このシリコ
ン膜５８上に金属サリサイド膜６１を形成した場合、こ
の金属サリサイド膜６１とソース領域５９およびドレイ
ン領域６０の接合との距離を一定に保つことができ、接
合リークを十分に低く抑えることができる。As described above, according to the first embodiment, the surface layer of the silicon substrate 51 at the portion of the diffusion layer 56 formed by the ion implantation is etched away by a thickness of about 20 nm, thereby performing the ion implantation. After the damage is substantially removed, the silicon film 58 is selectively grown on the surface of the silicon substrate 51 exposed by the etching, so that the surface roughness of the silicon film 58 can be significantly reduced. it can. Therefore, when the metal salicide film 61 is formed on the silicon film 58, the distance between the metal salicide film 61 and the junction between the source region 59 and the drain region 60 can be kept constant, and the junction leak can be sufficiently reduced. Can be suppressed.
【００３３】この第１の実施形態による半導体装置の製
造方法は、設計ルール０．１３μｍ以降の高集積・高速
のＭＯＳＬＳＩに特に好適なものである。The method of manufacturing a semiconductor device according to the first embodiment is particularly suitable for a highly integrated and high-speed MOS LSI having a design rule of 0.13 μm or less.
【００３４】次に、この発明の第２の実施形態による半
導体装置の製造方法について説明する。Next, the method for fabricating the semiconductor device according to the second embodiment of the present invention will be described.
【００３５】第１の実施形態においては、選択成長前に
行うシリコン基板５１の表面層の除去にドライエッチン
グを用いているが、この第２の実施形態においては、シ
リコン基板５１の表面層の除去にウエットエッチングを
用いる。例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ系のエ
ッチング液を用いる場合、その組成比は、ＮＨ4 ＯＨを
３ｍｏｌ／ｌ、Ｈ2 Ｏ2 を０．１９ｍｏｌ／ｌとする。
このエッチング液を用いれば、８０℃で２ｎｍ／分程度
のエッチング速度が得られることから、１０分間の処理
で２０ｎｍ程度の厚さのエッチングが可能である。この
第２の実施形態のその他のことは、第１の実施形態と同
様であるので、説明を省略する。In the first embodiment, dry etching is used to remove the surface layer of the silicon substrate 51 before the selective growth. In the second embodiment, the removal of the surface layer of the silicon substrate 51 is performed. Is used for wet etching. For example, when an NH 4 OH: H 2 O 2 : H 2 O-based etchant is used, the composition ratio of NH 4 OH is 3 mol / l and H 2 O 2 is 0.19 mol / l.
If this etching solution is used, an etching rate of about 2 nm / min can be obtained at 80 ° C., so that a thickness of about 20 nm can be etched by a treatment for 10 minutes. The other features of the second embodiment are the same as those of the first embodiment, and a description thereof will not be repeated.
【００３６】この第２の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。According to the second embodiment, advantages similar to those of the first embodiment can be obtained.
【００３７】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above embodiments, and various modifications based on the technical concept of the present invention are possible.
【００３８】例えば、上述の二つの実施形態において挙
げた数値、構造、材料、エッチングガス、エッチング
液、原料ガス、イオン種等はあくまでも例に過ぎず、必
要に応じて、これらと異なる数値、構造、材料、エッチ
ングガス、エッチング液、原料ガス、イオン種等を用い
てもよい。For example, the numerical values, structures, materials, etching gases, etching liquids, raw material gases, ion species, and the like given in the above two embodiments are merely examples, and different numerical values and structures may be used as necessary. , A material, an etching gas, an etching solution, a raw material gas, an ionic species, and the like.
【００３９】具体的には、上述の第２の実施形態におい
て、エッチング液として、フッ硝酸やＫＯＨ等を用いて
もよい。Specifically, in the above-described second embodiment, hydrofluoric nitric acid, KOH, or the like may be used as the etching solution.
【００４０】また、上述の二つの実施形態においては、
この発明をＭＯＳＬＳＩの製造に適用した場合について
説明したが、この発明は、表面が絶縁膜で部分的に覆わ
れた半導体基体の露出した表面にのみ選択的に半導体膜
を成長させる工程を有する各種の半導体装置の製造に適
用することが可能である。In the above two embodiments,
Although the present invention has been described for the case where the present invention is applied to the manufacture of MOS LSIs, the present invention provides various types of processes including a step of selectively growing a semiconductor film only on an exposed surface of a semiconductor substrate whose surface is partially covered with an insulating film. Can be applied to the manufacture of the semiconductor device.
【００４１】[0041]
【発明の効果】以上説明したように、この発明によれ
ば、半導体基体の露出した部分の表面層を除去した後
に、半導体基体の露出した表面にのみ選択的に半導体膜
を成長させるようにしているので、拡散層を形成した後
に半導体膜を選択成長させるときにその表面に面荒れが
生じるのを防止することができ、半導体膜をその上に形
成される金属膜と反応させた場合においても接合リーク
を十分に低く抑えることができる。As described above, according to the present invention, after removing the surface layer of the exposed portion of the semiconductor substrate, the semiconductor film is selectively grown only on the exposed surface of the semiconductor substrate. Therefore, when the semiconductor film is selectively grown after forming the diffusion layer, it is possible to prevent the surface from being roughened, and even when the semiconductor film reacts with the metal film formed thereon. Junction leakage can be kept sufficiently low.
【図１】この発明を案出するに至った経緯を説明するた
めの断面図である。FIG. 1 is a cross-sectional view for explaining how the invention was devised.
【図２】この発明を案出するに至った経緯を説明するた
めの断面図である。FIG. 2 is a cross-sectional view for explaining how the invention was devised.
【図３】この発明を案出するに至った経緯を説明するた
めの断面図である。FIG. 3 is a cross-sectional view for explaining how the invention was devised.
【図４】この発明を案出するに至った経緯を説明するた
めの断面図である。FIG. 4 is a cross-sectional view for explaining how the invention was devised.
【図５】この発明を案出するに至った経緯を説明するた
めの斜視図である。FIG. 5 is a perspective view for explaining how the invention was devised.
【図６】この発明を案出するに至った経緯を説明するた
めの斜視図である。FIG. 6 is a perspective view for explaining how the invention was devised.
【図７】この発明を案出するに至った経緯を説明するた
めの斜視図である。FIG. 7 is a perspective view for explaining how the invention was devised.
【図８】この発明を案出するに至った経緯を説明するた
めの断面図である。FIG. 8 is a cross-sectional view for explaining how the invention was devised.
【図９】この発明を案出するに至った経緯を説明するた
めの断面図である。FIG. 9 is a cross-sectional view for explaining how the invention was devised.
【図１０】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 10 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
【図１１】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 11 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
【図１２】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 12 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
【図１３】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 13 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
５１・・・シリコン基板、５２・・・素子分離領域、５
４・・・ゲート電極、５５・・・絶縁膜、５６・・・拡
散層、５７・・・サイドウォールスペーサ、５８・・・
シリコン膜、５９・・・ソース領域、６０・・・ドレイ
ン領域、６１・・・金属サリサイド膜51: silicon substrate, 52: element isolation region, 5
4 gate electrode, 55 insulating film, 56 diffusion layer, 57 side wall spacer, 58
Silicon film, 59: source region, 60: drain region, 61: metal salicide film
Claims (26)
基体の露出した表面にのみ選択的に半導体膜を成長させ
るようにした半導体膜の選択成長方法において、 上記半導体基体の上記露出した部分の表面層を除去した
後に、上記半導体基体の露出した表面にのみ選択的に上
記半導体膜を成長させるようにしたことを特徴とする半
導体膜の選択成長方法。1. A method for selectively growing a semiconductor film only on an exposed surface of a semiconductor substrate having a surface partially covered with an insulating film, the method comprising: A method for selectively growing a semiconductor film, wherein the semiconductor film is selectively grown only on the exposed surface of the semiconductor substrate after removing a part of the surface layer.
体の上記露出した表面には不純物がイオン注入されてい
ることを特徴とする請求項１記載の半導体膜の選択成長
方法。2. The method for selectively growing a semiconductor film according to claim 1, wherein an impurity is ion-implanted into the exposed surface of the semiconductor substrate before removing the surface layer.
体の上記露出した表面にはイオン注入による拡散層が形
成されていることを特徴とする請求項１記載の半導体膜
の選択成長方法。3. The method according to claim 1, wherein a diffusion layer is formed by ion implantation on the exposed surface of the semiconductor substrate before removing the surface layer.
体の露出した表面の不純物濃度は３×１０20／ｃｍ3 以
下であることを特徴とする請求項２記載の半導体膜の選
択成長方法。4. The method according to claim 2, wherein the impurity concentration of the exposed surface of the semiconductor substrate after removing the surface layer is 3 × 10 20 / cm 3 or less. .
体の露出した表面の不純物濃度は１×１０18／ｃｍ3 以
下であることを特徴とする請求項２記載の半導体膜の選
択成長方法。5. The method according to claim 2, wherein the impurity concentration of the exposed surface of the semiconductor substrate after removing the surface layer is 1 × 10 18 / cm 3 or less. .
体の露出した表面には実質的に欠陥が存在しないことを
特徴とする請求項１記載の半導体膜の選択成長方法。6. The method for selectively growing a semiconductor film according to claim 1, wherein substantially no defects exist on the exposed surface of the semiconductor substrate after removing the surface layer.
りも大きいことを特徴とする請求項１記載の半導体膜の
選択成長方法。7. The method for selectively growing a semiconductor film according to claim 1, wherein the thickness of the surface layer to be removed is larger than 10 nm.
上であることを特徴とする請求項１記載の半導体膜の選
択成長方法。8. The method according to claim 1, wherein the thickness of the surface layer to be removed is 15 nm or more.
りも大きく、２０ｎｍ以下であることを特徴とする請求
項１記載の半導体膜の選択成長方法。9. The method for selectively growing a semiconductor film according to claim 1, wherein the thickness of the surface layer to be removed is larger than 10 nm and equal to or smaller than 20 nm.
以上、２０ｎｍ以下であることを特徴とする請求項１記
載の半導体膜の選択成長方法。10. The thickness of the surface layer to be removed is 15 nm.
2. The method for selectively growing a semiconductor film according to claim 1, wherein said thickness is 20 nm or less.
面層の厚さよりも大きいことを特徴とする請求項１記載
の半導体膜の選択成長方法。11. The method according to claim 1, wherein the thickness of the semiconductor film is larger than the thickness of the surface layer to be removed.
を特徴とする請求項１記載の半導体膜の選択成長方法。12. The method according to claim 1, wherein said semiconductor film is made of silicon.
とを特徴とする請求項１記載の半導体膜の選択成長方
法。13. The method according to claim 1, wherein said semiconductor substrate is made of silicon.
体基体の露出した表面にのみ選択的に半導体膜を成長さ
せる工程を有する半導体装置の製造方法において、 上記半導体基体の上記露出した部分の表面層を除去した
後に、上記半導体基体の露出した表面にのみ選択的に上
記半導体膜を成長させるようにしたことを特徴とする半
導体装置の製造方法。14. A method for manufacturing a semiconductor device, comprising a step of selectively growing a semiconductor film only on an exposed surface of a semiconductor substrate whose surface is partially covered with an insulating film, wherein the exposed portion of the semiconductor substrate is provided. A method of manufacturing a semiconductor device, wherein the semiconductor film is selectively grown only on the exposed surface of the semiconductor substrate after removing the surface layer.
基体の上記露出した表面には不純物がイオン注入されて
いることを特徴とする請求項１４記載の半導体装置の製
造方法。15. The method according to claim 14, wherein impurities are ion-implanted into the exposed surface of the semiconductor substrate before removing the surface layer.
基体の上記露出した表面にはイオン注入による拡散層が
形成されていることを特徴とする請求項１４記載の半導
体装置の製造方法。16. The method according to claim 14, wherein a diffusion layer is formed on the exposed surface of the semiconductor substrate before removing the surface layer by ion implantation.
基体の露出した表面の不純物濃度は３×１０20／ｃｍ3
以下であることを特徴とする請求項１５記載の半導体装
置の製造方法。17. An impurity concentration of an exposed surface of the semiconductor substrate after removing the surface layer is 3 × 10 20 / cm 3.
The method for manufacturing a semiconductor device according to claim 15, wherein:
基体の露出した表面の不純物濃度は１×１０18／ｃｍ3
以下であることを特徴とする請求項１５記載の半導体装
置の製造方法。18. An impurity concentration of an exposed surface of the semiconductor substrate after removing the surface layer is 1 × 10 18 / cm 3.
The method for manufacturing a semiconductor device according to claim 15, wherein:
基体の露出した表面には実質的に欠陥が存在しないこと
を特徴とする請求項１４記載の半導体装置の製造方法。19. The method according to claim 14, wherein the exposed surface of the semiconductor substrate after removing the surface layer has substantially no defects.
よりも大きいことを特徴とする請求項１４記載の半導体
装置の製造方法。20. The thickness of the surface layer to be removed is 10 nm.
The method for manufacturing a semiconductor device according to claim 14, wherein:
以上であることを特徴とする請求項１４記載の半導体装
置の製造方法。21. The thickness of the surface layer to be removed is 15 nm.
The method of manufacturing a semiconductor device according to claim 14, wherein:
よりも大きく、２０ｎｍ以下であることを特徴とする請
求項１４記載の半導体装置の製造方法。22. The thickness of the surface layer to be removed is 10 nm.
15. The method according to claim 14, wherein the thickness is larger than 20 nm.
以上、２０ｎｍ以下であることを特徴とする請求項１４
記載の半導体装置の製造方法。23. The thickness of the surface layer to be removed is 15 nm.
The thickness is not less than 20 nm.
The manufacturing method of the semiconductor device described in the above.
面層の厚さよりも大きいことを特徴とする請求項１４記
載の半導体装置の製造方法。24. The method according to claim 14, wherein the thickness of the semiconductor film is larger than the thickness of the surface layer to be removed.
を特徴とする請求項１４記載の半導体装置の製造方法。25. The method according to claim 14, wherein the semiconductor film is made of silicon.
とを特徴とする請求項１４記載の半導体装置の製造方
法。26. The method according to claim 14, wherein the semiconductor substrate is made of silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12009899A JP2000311861A (en) | 1999-04-27 | 1999-04-27 | Selective growth method of semiconductor film and method of manufacturing semiconductor device |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111414A (en) * | 2009-01-05 | 2009-05-21 | Fujitsu Ltd | Method of manufacturing semiconductor device |
| KR100911986B1 (en) | 2002-12-23 | 2009-08-13 | 매그나칩 반도체 유한회사 | Method for manufacturing a semiconductor device |
| WO2011067821A1 (en) * | 2009-12-04 | 2011-06-09 | 株式会社 東芝 | Method for manufacturing semiconductor device |
| JP2012079745A (en) * | 2010-09-30 | 2012-04-19 | Fujitsu Semiconductor Ltd | Method of manufacturing semiconductor device |
| CN102637601A (en) * | 2011-02-14 | 2012-08-15 | 中芯国际集成电路制造(上海)有限公司 | Forming method of MOS (metal oxide semiconductor) transistor with buried channel |
-
1999
- 1999-04-27 JP JP12009899A patent/JP2000311861A/en active Pending
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| US8492219B2 (en) | 2009-12-04 | 2013-07-23 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
| JP5404812B2 (en) * | 2009-12-04 | 2014-02-05 | 株式会社東芝 | Manufacturing method of semiconductor device |
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