JP2000310671A - Scan flip flop - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
スキャンテストに用いられるスキャンフリップフロップ
に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a scan flip-flop used for a scan test of a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】半導体集積回路のテスト技術の１つとし
て、組合せ回路の中の信号パス上に組み込まれた複数の
フリップフロップを利用したスキャンテストの技術が知
られている。各フリップフロップは、通常モードでは組
合せ回路の中の対応する信号をラッチするための通常の
フリップフロップとして動作するように、該組合せ回路
の中の信号パス上に組み込まれている。テストモード
は、スキャンモードとキャプチャモードとに分けられ
る。スキャンモードでは、当該複数のフリップフロップ
が１つのスキャンチェーン（シフトレジスタ）を構成す
るように互いに縦続接続される。スキャンモードで半導
体集積回路の外部から１ビットずつシリアルに供給され
たテスト用の入力信号すなわちスキャンイン信号は当該
スキャンチェーンに一旦保持され、該保持された信号が
組合せ回路へ転送される。各フリップフロップは、当該
組合せ回路のテスト結果をキャプチャモードにおいてス
キャンチェーンへ取り込むためのフリップフロップとし
ても動作する。このようにして取り込まれたテスト結果
はスキャンモードで１ビットずつシリアルに当該スキャ
ンチェーンから出力され、半導体集積回路の外部で観測
される。2. Description of the Related Art As one of test techniques for a semiconductor integrated circuit, a scan test technique using a plurality of flip-flops incorporated on a signal path in a combinational circuit is known. Each flip-flop is incorporated on a signal path in the combinational circuit to operate as a normal flip-flop for latching a corresponding signal in the combinational circuit in the normal mode. The test mode is divided into a scan mode and a capture mode. In the scan mode, the plurality of flip-flops are cascaded together so as to form one scan chain (shift register). In the scan mode, a test input signal, ie, a scan-in signal, supplied serially one bit at a time from the outside of the semiconductor integrated circuit is temporarily held in the scan chain, and the held signal is transferred to the combinational circuit. Each flip-flop also operates as a flip-flop for taking the test result of the combinational circuit into the scan chain in the capture mode. The test results fetched in this manner are serially output bit by bit from the scan chain in the scan mode and observed outside the semiconductor integrated circuit.
【０００３】上記スキャンテストのための３モード、す
なわち通常モード、スキャンモード及びキャプチャモー
ドの各動作をするように構成された個々のフリップフロ
ップは、スキャンフリップフロップ（以下、スキャンＦ
Ｆという。）と呼ばれる。The individual flip-flops configured to operate in the three modes for the scan test, ie, the normal mode, the scan mode, and the capture mode, are scan flip-flops (hereinafter referred to as scan flip-flops).
Called F. ).
【０００４】入力セレクタとＤラッチとでスキャンＦＦ
を構成する場合には、タイミング設計が重要である。特
開昭６３−２６３４８０号公報に記載された従来の技術
によれば、スキャンモードにおけるミスラッチを回避す
るために、通常の出力端子の他にスキャン専用の出力端
子をスキャンＦＦに設け、追加された遅延回路によって
スキャン専用出力端子の信号にのみ一定の遅延を持たせ
るようにしていた。A scan FF is composed of an input selector and a D latch.
, The timing design is important. According to the conventional technique described in Japanese Patent Application Laid-Open No. 63-263480, in order to avoid mislatch in the scan mode, an output terminal dedicated to scan is provided in the scan FF in addition to a normal output terminal. The delay circuit is configured to give a fixed delay only to the signal of the scan-only output terminal.
【０００５】[0005]
【発明が解決しようとする課題】上記特開昭６３−２６
３４８０号公報による従来のスキャンＦＦを使って構成
したスキャンチェーンを有する半導体集積回路は、ある
前段スキャンＦＦに与えられるクロック信号と後段スキ
ャンＦＦに与えられるクロック信号との間に時間ＴDの
遅延があるとき、スキャンモードのミスラッチは回避で
きるものの、前段スキャンＦＦと後段スキャンＦＦとの
間に介在する組合せ回路中の部分回路の信号伝搬遅延時
間Ｔdが条件Ｔd＜ＴDを満たすならば、キャプチャモー
ドでミスラッチが生じるという問題があった。すなわ
ち、キャプチャモードにおいて後段スキャンＦＦが組合
せ回路の中の対応するテスト結果（データ入力信号）を
取り込む前に、前段スキャンＦＦの出力によって後段ス
キャンＦＦのデータ入力信号が変更されてしまうという
不具合が生じるのである。Problems to be Solved by the Invention
In a semiconductor integrated circuit having a scan chain configured by using a conventional scan FF according to Japanese Patent No. 3480, there is a delay of time TD between a clock signal applied to a certain preceding scan FF and a clock signal applied to a subsequent scan FF. At this time, although mislatch in the scan mode can be avoided, if the signal propagation delay time Td of the partial circuit in the combinational circuit interposed between the preceding scan FF and the subsequent scan FF satisfies the condition Td <TD, the mislatching in the capture mode is possible. There was a problem that occurs. That is, in the capture mode, before the subsequent scan FF takes in the corresponding test result (data input signal) in the combinational circuit, the output of the previous scan FF changes the data input signal of the subsequent scan FF. It is.
【０００６】本発明の目的は、スキャンモードとキャプ
チャモードとのいずれでもミスラッチを生じないスキャ
ンＦＦを提供することにある。An object of the present invention is to provide a scan FF which does not cause mislatch in any of the scan mode and the capture mode.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、通常モードでは組合せ回路の中の信号パ
ス上に組み込まれたフリップフロップとして動作し、ス
キャンモードではテスト用の入力信号であるスキャンイ
ン信号を組合せ回路へ転送しかつ該組合せ回路のテスト
結果を転送するためのスキャンチェーンの１構成要素で
あるフリップフロップとして動作し、かつキャプチャモ
ードでは組合せ回路のテスト結果をスキャンチェーンへ
取り込むためのフリップフロップとして動作するように
構成されたスキャンＦＦにおいて、テストモードではス
キャンモードとキャプチャモードとのいずれでも、与え
られたクロック信号の立ち上がりエッジ又は立ち下がり
エッジに同期して信号を取り込み、該取り込んだ信号を
クロック信号の次の逆エッジに同期して出力することと
したものである。In order to achieve the above object, the present invention operates as a flip-flop incorporated on a signal path in a combinational circuit in a normal mode, and operates as a test input signal in a scan mode. A scan-in signal is transferred to a combinational circuit, and operates as a flip-flop which is a component of a scan chain for transferring a test result of the combinational circuit. In a capture mode, a test result of the combinational circuit is taken into the scan chain. In a scan FF configured to operate as a flip-flop, a signal is captured in synchronization with a rising edge or a falling edge of a given clock signal in both a scan mode and a capture mode in a test mode. The captured signal follows the clock signal In which it was decided to output in synchronization with the edge.
【０００８】具体的には、本発明の第１のスキャンＦＦ
は、活性化されたスキャンイネーブル（ＳＥ）信号が与
えられた場合にはスキャンイン信号を、非活性化された
ＳＥ信号が与えられた場合には組合せ回路から与えられ
たデータ入力信号をそれぞれ選択入力するための入力セ
レクタと、与えられたクロック信号の論理値が０である
間は入力セレクタにより選択入力された信号をそのまま
出力し、クロック信号の論理値が１である間は該クロッ
ク信号の立ち上がり時点における入力セレクタの選択入
力信号を保持出力するための第１のデータ保持回路と、
クロック信号の論理値が１である間は第１のデータ保持
回路の出力信号をそのまま出力し、クロック信号の論理
値が０である間は該クロック信号の立ち下がり時点にお
ける第１のデータ保持回路の出力信号を保持出力するた
めの第２のデータ保持回路と、クロック信号の論理値が
０である間は第２のデータ保持回路の出力信号をそのま
ま出力し、クロック信号の論理値が１である間は該クロ
ック信号の立ち上がり時点における第２のデータ保持回
路の出力信号を保持出力するための第３のデータ保持回
路と、非活性化されたテストイネーブル（ＴＥ）信号が
与えられた場合には第２のデータ保持回路の出力信号
を、活性化されたＴＥ信号が与えられた場合には第３の
データ保持回路の出力信号をそれぞれ選択出力するため
の出力セレクタとを備えた構成を採用したものである。
この構成により、活性化されたＴＥ信号が与えられるテ
ストモードでは、ＳＥ信号の活性（スキャンモード）／
非活性（キャプチャモード）を問わず、クロック信号の
立ち上がりエッジに同期して信号（スキャンイン信号又
はデータ入力信号）が取り込まれ、該取り込まれた信号
がクロック信号の次の立ち下がりエッジに同期して出力
されるので、ミスラッチは生じない。Specifically, the first scan FF of the present invention
Selects a scan-in signal when an activated scan enable (SE) signal is supplied, and a data input signal supplied from a combinational circuit when an inactivated SE signal is supplied. An input selector for inputting, and while the logical value of the given clock signal is 0, the signal selectively input by the input selector is output as it is, and while the logical value of the clock signal is 1, A first data holding circuit for holding and outputting a selection input signal of the input selector at the time of rising;
While the logic value of the clock signal is 1, the output signal of the first data holding circuit is output as it is, and while the logic value of the clock signal is 0, the first data holding circuit at the falling point of the clock signal is output. And a second data holding circuit for holding and outputting the output signal of the clock signal, while the output signal of the second data holding circuit is output as it is while the logical value of the clock signal is 0, and the logical value of the clock signal is 1 During a certain period, when a third data holding circuit for holding and outputting an output signal of the second data holding circuit at the rising point of the clock signal and a deactivated test enable (TE) signal are provided, And an output selector for selecting and outputting the output signal of the second data holding circuit and the output signal of the third data holding circuit when the activated TE signal is given. It is obtained by adopting the example was constructed.
With this configuration, in the test mode to which the activated TE signal is applied, the SE signal is activated (scan mode) /
Regardless of inactivity (capture mode), a signal (scan-in signal or data input signal) is captured in synchronization with the rising edge of the clock signal, and the captured signal is synchronized with the next falling edge of the clock signal. No mislatch occurs.
【０００９】また、本発明の第２のスキャンＦＦは、活
性化されたＳＥ信号が与えられた場合にはスキャンイン
信号を、非活性化されたＳＥ信号が与えられた場合には
組合せ回路から与えられたデータ入力信号をそれぞれ選
択入力するための入力セレクタと、与えられたクロック
信号の論理値が１である間は入力セレクタにより選択入
力された信号をそのまま出力し、クロック信号の論理値
が０である間は該クロック信号の立ち下がり時点におけ
る入力セレクタの選択入力信号を保持出力するための第
１のデータ保持回路と、クロック信号の論理値が０であ
る間は第１のデータ保持回路の出力信号をそのまま出力
し、クロック信号の論理値が１である間は該クロック信
号の立ち上がり時点における第１のデータ保持回路の出
力信号を保持出力するための第２のデータ保持回路と、
クロック信号の論理値が１である間は第２のデータ保持
回路の出力信号をそのまま出力し、クロック信号の論理
値が０である間は該クロック信号の立ち下がり時点にお
ける第２のデータ保持回路の出力信号を保持出力するた
めの第３のデータ保持回路と、非活性化されたＴＥ信号
が与えられた場合には第２のデータ保持回路の出力信号
を、活性化されたＴＥ信号が与えられた場合には第３の
データ保持回路の出力信号をそれぞれ選択出力するため
の出力セレクタとを備えた構成を採用したものである。
この構成により、活性化されたＴＥ信号が与えられるテ
ストモードでは、ＳＥ信号の活性（スキャンモード）／
非活性（キャプチャモード）を問わず、クロック信号の
立ち下がりエッジに同期して信号（スキャンイン信号又
はデータ入力信号）が取り込まれ、該取り込まれた信号
がクロック信号の次の立ち上がりエッジに同期して出力
されるので、ミスラッチは生じない。The second scan FF of the present invention outputs a scan-in signal when an activated SE signal is supplied and a combinational circuit when an inactivated SE signal is supplied. An input selector for selecting and inputting a given data input signal, and while the logic value of the given clock signal is 1, the signal selectively input by the input selector is output as it is, and the logic value of the clock signal is A first data holding circuit for holding and outputting the selected input signal of the input selector at the time of the falling edge of the clock signal while it is 0, and a first data holding circuit while the logic value of the clock signal is 0 And outputs the output signal of the first data holding circuit at the rising edge of the clock signal while the logic value of the clock signal is 1. A second data holding circuit because,
While the logic value of the clock signal is 1, the output signal of the second data holding circuit is output as it is, and while the logic value of the clock signal is 0, the second data holding circuit at the falling point of the clock signal is output. And a third data holding circuit for holding and outputting the output signal of the second data holding circuit. When the inactivated TE signal is provided, the output signal of the second data holding circuit is provided by the activated TE signal. In this case, an output selector for selecting and outputting the output signal of the third data holding circuit is provided.
With this configuration, in the test mode to which the activated TE signal is applied, the SE signal is activated (scan mode) /
Regardless of inactivity (capture mode), a signal (scan-in signal or data input signal) is captured in synchronization with the falling edge of the clock signal, and the captured signal is synchronized with the next rising edge of the clock signal. No mislatch occurs.
【００１０】上記第１及び第２のスキャンＦＦにおい
て、活性化されたＳＥ信号と活性化されたＴＥ信号との
双方が与えられた場合に限って入力セレクタがスキャン
イン信号を選択入力することとすれば、非活性化された
ＴＥ信号を与えるだけで、ＳＥ信号に関わりなく通常モ
ードの動作を実現することができる。In the first and second scan FFs, the input selector selectively inputs the scan-in signal only when both the activated SE signal and the activated TE signal are given. In this case, the operation in the normal mode can be realized simply by supplying the inactivated TE signal regardless of the SE signal.
【００１１】[0011]
【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施形態を説明する。Embodiments of the present invention will be described below with reference to the accompanying drawings.
【００１２】図１は、本発明に係るスキャンＦＦの構成
例を示している。図１のスキャンＦＦ１０は、入力セレ
クタ１１と、第１、第２及び第３のデータ保持回路１
２，１３，１４と、出力セレクタ１５とを備えている。
入力セレクタ１１は、活性化されたＳＥ信号（ＳＥ＝
１）が与えられた場合にはテスト用の入力信号であるス
キャンイン（ＳＩ）信号を、非活性化されたＳＥ信号
（ＳＥ＝０）が与えられた場合にはデータ入力（ＤＩ）
信号をそれぞれ選択入力するためのセレクタである。第
１のデータ保持回路１２は、与えられたクロック（Ｃ
Ｋ）信号の論理値が０である間は入力セレクタ１１によ
り選択入力された信号をそのまま出力し、ＣＫ信号の論
理値が１である間は該ＣＫ信号の立ち上がり時点におけ
る入力セレクタ１１の選択入力信号を保持出力するため
の回路である。第２のデータ保持回路１３は、ＣＫ信号
の論理値が１である間は第１のデータ保持回路１２の出
力信号をそのまま出力し、ＣＫ信号の論理値が０である
間は該ＣＫ信号の立ち下がり時点における第１のデータ
保持回路１２の出力信号を保持出力するための回路であ
る。第３のデータ保持回路１４は、ＣＫ信号の論理値が
０である間は第２のデータ保持回路１３の出力信号をそ
のまま出力し、ＣＫ信号の論理値が１である間は該ＣＫ
信号の立ち上がり時点における第２のデータ保持回路１
３の出力信号を保持出力するための回路である。出力セ
レクタ１５は、非活性化されたＴＥ信号（ＴＥ＝０）が
与えられた場合には第２のデータ保持回路１３の出力信
号を、活性化されたＴＥ信号（ＴＥ＝１）が与えられた
場合には第３のデータ保持回路１４の出力信号をそれぞ
れデータ出力（ＤＯ）信号として選択出力するためのセ
レクタである。FIG. 1 shows a configuration example of a scan FF according to the present invention. The scan FF 10 of FIG. 1 includes an input selector 11 and first, second, and third data holding circuits 1.
2, 13 and 14, and an output selector 15.
The input selector 11 outputs the activated SE signal (SE =
The scan-in (SI) signal, which is an input signal for testing, is applied when 1) is applied, and the data input (DI) is applied when an inactivated SE signal (SE = 0) is applied.
These are selectors for selectively inputting signals. The first data holding circuit 12 receives a given clock (C
K) While the logic value of the signal is 0, the signal selected and input by the input selector 11 is output as it is, and while the logic value of the CK signal is 1, the selection input of the input selector 11 at the rising edge of the CK signal This is a circuit for holding and outputting signals. The second data holding circuit 13 outputs the output signal of the first data holding circuit 12 as it is while the logic value of the CK signal is 1, and outputs the output signal of the CK signal while the logic value of the CK signal is 0. This is a circuit for holding and outputting the output signal of the first data holding circuit 12 at the time of falling. The third data holding circuit 14 outputs the output signal of the second data holding circuit 13 as it is while the logic value of the CK signal is 0, and outputs the output signal of the CK signal while the logic value of the CK signal is 1.
Second data holding circuit 1 at the time of rising of signal
3 is a circuit for holding and outputting the output signal of FIG. When the inactivated TE signal (TE = 0) is supplied, the output selector 15 receives the output signal of the second data holding circuit 13 and the activated TE signal (TE = 1). In this case, the selector is a selector for selectively outputting the output signal of the third data holding circuit 14 as a data output (DO) signal.
【００１３】図１のスキャンＦＦ１０では、ＴＥ＝０か
つＳＥ＝０により通常モードが、ＴＥ＝１かつＳＥ＝１
によりスキャンモードが、ＴＥ＝１かつＳＥ＝０により
キャプチャモードがそれぞれ指定される。つまり、通常
モードでは、入力セレクタ１１がＤＩ信号を、出力セレ
クタ１５が第２のデータ保持回路１３の出力信号をそれ
ぞれ選択するので、スキャンＦＦ１０は通常のフリップ
フロップとして動作する。スキャンモードでは、入力セ
レクタ１１がＳＩ信号を、出力セレクタ１５が第３のデ
ータ保持回路１４の出力信号をそれぞれ選択する。した
がって、スキャンモードにおけるスキャンＦＦ１０は、
ＣＫ信号の立ち上がりエッジに同期してＳＩ信号を取り
込み、該取り込んだＳＩ信号をＣＫ信号の次の立ち下が
りエッジに同期して出力する。また、キャプチャモード
では、入力セレクタ１１がＤＩ信号を、出力セレクタ１
５が第３のデータ保持回路１４の出力信号をそれぞれ選
択する。したがって、キャプチャモードにおけるスキャ
ンＦＦ１０は、ＣＫ信号の立ち上がりエッジに同期して
ＤＩ信号を取り込み、該取り込んだＤＩ信号をＣＫ信号
の次の立ち下がりエッジに同期して出力する。In the scan FF 10 shown in FIG. 1, the normal mode is set when TE = 0 and SE = 0, and the normal mode is set to TE = 1 and SE = 1.
Specifies the scan mode, and TE = 1 and SE = 0 specify the capture mode. That is, in the normal mode, since the input selector 11 selects the DI signal and the output selector 15 selects the output signal of the second data holding circuit 13, the scan FF 10 operates as a normal flip-flop. In the scan mode, the input selector 11 selects the SI signal, and the output selector 15 selects the output signal of the third data holding circuit 14, respectively. Therefore, the scan FF 10 in the scan mode is
The SI signal is captured in synchronization with the rising edge of the CK signal, and the captured SI signal is output in synchronization with the next falling edge of the CK signal. In the capture mode, the input selector 11 outputs the DI signal to the output selector 1.
5 selects the output signal of the third data holding circuit 14, respectively. Therefore, the scan FF 10 in the capture mode captures the DI signal in synchronization with the rising edge of the CK signal, and outputs the captured DI signal in synchronization with the next falling edge of the CK signal.
【００１４】図２は、図１のスキャンＦＦを用いた半導
体集積回路の概略構成例を示している。図２中の１０．
１及び１０．２は、各々図１に示された内部構成を有す
るスキャンＦＦである。図２には、組合せ回路２０の中
の部分回路２１が前段スキャンＦＦ１０．１と後段スキ
ャンＦＦ１０．２との間に介在していることが示されて
いる。端子３１は、クロック（ＣＫ１）信号を半導体集
積回路の外部から前段スキャンＦＦ１０．１に与えるた
めの入力端子である。論理回路２２は、このＣＫ１信号
を時間ＴDだけ遅延させた信号を後段スキャンＦＦ１
０．２にクロック（ＣＫ２）信号として与える。端子３
２は、テスト用の入力信号であるスキャンイン（ＳＩ
１）信号を半導体集積回路の外部から前段スキャンＦＦ
１０．１に与えるための入力端子である。端子３３は、
ＴＥ信号を半導体集積回路の外部から両スキャンＦＦ１
０．１及び１０．２に与えるための入力端子である。端
子３４は、ＳＥ信号を半導体集積回路の外部から両スキ
ャンＦＦ１０．１及び１０．２に与えるための入力端子
である。組合せ回路２０から供給されたデータ入力（Ｄ
Ｉ１）信号は、前段スキャンＦＦ１０．１に与えられ
る。前段スキャンＦＦ１０．１のデータ出力（ＤＯ１）
信号は、組合せ回路２０の中の部分回路２１により時間
Ｔdだけ遅延を受けて後段スキャンＦＦ１０．２にデー
タ入力（ＤＩ２）信号として与えられる一方、そのまま
後段スキャンＦＦ１０．２にスキャンイン（ＳＩ２）信
号として与えられる。後段スキャンＦＦ１０．２のデー
タ出力（ＤＯ２）信号は、組合せ回路２０へ供給される
一方、端子３５を介して半導体装置の外部へ出力され
る。FIG. 2 shows a schematic configuration example of a semiconductor integrated circuit using the scan FF of FIG. 10 in FIG.
Scan FFs 1 and 10.2 each have the internal configuration shown in FIG. FIG. 2 shows that the partial circuit 21 in the combinational circuit 20 is interposed between the first-stage scan FF 10.1 and the second-stage scan FF 10.2. The terminal 31 is an input terminal for supplying a clock (CK1) signal from outside the semiconductor integrated circuit to the pre-stage scan FF 10.1. The logic circuit 22 outputs a signal obtained by delaying the CK1 signal by the time TD to the subsequent scan FF1
0.2 as a clock (CK2) signal. Terminal 3
2 is a scan-in (SI) which is an input signal for testing.
1) A signal is supplied from the outside of the semiconductor integrated circuit to the preceding scan FF
10.1. Terminal 33 is
The TE signal is supplied to both scan FFs 1 from outside the semiconductor integrated circuit.
It is an input terminal for giving 0.1 and 10.2. The terminal 34 is an input terminal for supplying the SE signal to both scan FFs 10.1 and 10.2 from outside the semiconductor integrated circuit. The data input (D
I1) The signal is given to the preceding scan FF 10.1. Data output of the preceding scan FF 10.1 (DO1)
The signal is delayed by the time Td by the partial circuit 21 in the combinational circuit 20 and is provided to the subsequent scan FF 10.2 as a data input (DI2) signal, while being directly supplied to the subsequent scan FF 10.2 as a scan-in (SI2) signal. Given as The data output (DO2) signal of the second-stage scan FF 10.2 is supplied to the combinational circuit 20 and output to the outside of the semiconductor device via the terminal 35.
【００１５】上記両スキャンＦＦ１０．１及び１０．２
は、通常モード（ＴＥ＝０かつＳＥ＝０）では各々組合
せ回路２０の中の信号パス上に組み込まれたフリップフ
ロップとして動作し、スキャンモード（ＴＥ＝１かつＳ
Ｅ＝１）では各々スキャンチェーンの１構成要素として
動作し、かつキャプチャモード（ＴＥ＝１かつＳＥ＝
０）では組合せ回路２０のテスト結果をスキャンチェー
ンへ取り込むように動作するものである。Both scan FFs 10.1 and 10.2
Operate as flip-flops incorporated on the signal paths in the combinational circuit 20 in the normal mode (TE = 0 and SE = 0), and operate in the scan mode (TE = 1 and S = 0).
E = 1), each operates as one component of the scan chain, and capture mode (TE = 1 and SE =
In (0), the operation is performed so as to take the test result of the combinational circuit 20 into the scan chain.
【００１６】図３は、図２の半導体集積回路のテストモ
ードにおける動作、つまりスキャンモードにおける動作
と、キャプチャモードにおける動作とを示している。FIG. 3 shows the operation of the semiconductor integrated circuit of FIG. 2 in the test mode, that is, the operation in the scan mode and the operation in the capture mode.
【００１７】まず、スキャンモードについて説明する。
スキャンモードでは、前段スキャンＦＦ１０．１と後段
スキャンＦＦ１０．２とが１つのスキャンチェーン（シ
フトレジスタ）を構成するように互いに縦続接続され
る。そして、半導体集積回路の外部からテスト用の２ビ
ット信号が１ビットずつＳＩ１信号として供給される。
前段スキャンＦＦ１０．１は、ＣＫ１信号の立ち上がり
エッジに同期してＳＩ１信号を取り込み、該取り込んだ
ＳＩ１信号をＣＫ１信号の次の立ち下がりエッジに同期
して出力する。これがＤＯ１信号である。ＤＯ１信号
は、そのままＳＩ２信号として後段スキャンＦＦ１０．
２に供給される。後段スキャンＦＦ１０．２は、ＣＫ１
信号から時間ＴDだけ遅れたＣＫ２信号の立ち上がりエ
ッジに同期してＳＩ２信号を取り込み、該取り込んだＳ
Ｉ２信号をＣＫ２信号の次の立ち下がりエッジに同期し
て出力する。これがＤＯ２信号である。したがって、Ｃ
Ｋ１信号の論理値１の時間をＴとするとき、条件Ｔ＞Ｔ
Dが満たされる限り、ＳＩ１信号として供給された２ビ
ット信号が１ビットずつ両スキャンＦＦ１０．１及び１
０．２に正しく保持され、該保持された信号が組合せ回
路２０へ転送される。First, the scan mode will be described.
In the scan mode, the first-stage scan FF 10.1 and the second-stage scan FF 10.2 are cascade-connected to each other so as to form one scan chain (shift register). Then, a test 2-bit signal is supplied from the outside of the semiconductor integrated circuit as an SI1 signal one bit at a time.
The preceding scan FF 10.1 captures the SI1 signal in synchronization with the rising edge of the CK1 signal, and outputs the captured SI1 signal in synchronization with the next falling edge of the CK1 signal. This is the DO1 signal. The DO1 signal is directly used as the SI2 signal in the subsequent scan FFs 10.
2 is supplied. The subsequent scan FF 10.2 is CK1
The SI2 signal is captured in synchronization with the rising edge of the CK2 signal delayed by the time TD from the signal, and the captured S2 signal is input.
The I2 signal is output in synchronization with the next falling edge of the CK2 signal. This is the DO2 signal. Therefore, C
When the time of the logical value 1 of the K1 signal is T, the condition T> T
As long as D is satisfied, the two-bit signal supplied as the SI1 signal is changed one bit at a time to both scan FFs 10.1 and 1.
0.2, and the held signal is transferred to the combinational circuit 20.
【００１８】一方キャプチャモードでは、組合せ回路２
０のテスト結果をスキャンチェーンへ取り込むように、
前段スキャンＦＦ１０．１と後段スキャンＦＦ１０．２
とが並列に動作する。この際、前段スキャンＦＦ１０．
１は、ＣＫ１信号の立ち上がりエッジに同期してＤＩ１
信号を取り込み、該取り込んだＤＩ１信号をＣＫ１信号
の次の立ち下がりエッジに同期して出力する。これがＤ
Ｏ１信号である。後段スキャンＦＦ１０．２は、ＣＫ１
信号から時間ＴDだけ遅れたＣＫ２信号の立ち上がりエ
ッジに同期してＤＩ２信号を取り込み、該取り込んだＤ
Ｉ２信号をＣＫ２信号の次の立ち下がりエッジに同期し
て出力する。これがＤＯ２信号である。しかも、ＤＩ２
信号は、部分回路２１により決まる時間ＴdだけＤＯ１
信号に対して遅れる。したがって、Ｔd＜ＴDであって
も、条件Ｔ＞ＴD−Ｔdが満たされる限り、組合せ回路２
０から得られたＤＯ１信号及びＤＯ２信号が１ビットず
つ両スキャンＦＦ１０．１及び１０．２に正しく保持さ
れる。On the other hand, in the capture mode, the combinational circuit 2
To take the test result of 0 into the scan chain,
First scan FF 10.1 and second scan FF 10.2
And operate in parallel. At this time, the first-stage scan FF 10.
1 is DI1 in synchronization with the rising edge of the CK1 signal.
A signal is fetched, and the fetched DI1 signal is output in synchronization with the next falling edge of the CK1 signal. This is D
This is the O1 signal. The subsequent scan FF 10.2 is CK1
The DI2 signal is captured in synchronization with the rising edge of the CK2 signal delayed by the time TD from the signal, and the captured D2 signal is input.
The I2 signal is output in synchronization with the next falling edge of the CK2 signal. This is the DO2 signal. And DI2
The signal is DO1 for a time Td determined by the partial circuit 21.
Delay for signal. Therefore, even if Td <TD, as long as the condition T> TD−Td is satisfied, the combinational circuit 2
The DO1 signal and the DO2 signal obtained from 0 are correctly held in both scan FFs 10.1 and 10.2.
【００１９】以上のことから、条件Ｔ＞ＴD及びＴ＞ＴD
−Ｔdが満たされる限り、スキャンモードとキャプチャ
モードとのいずれでもミスラッチを生じない。例えば、
ＴD＝３ｎｓ、Ｔd＝２ｎｓとすると、Ｔ＞３ｎｓを満た
すＣＫ１信号が端子３１へ供給される限り、テストモー
ドにおけるミスラッチを確実に防止できる。From the above, the conditions T> TD and T> TD
As long as -Td is satisfied, no mislatch occurs in either the scan mode or the capture mode. For example,
When TD = 3 ns and Td = 2 ns, as long as the CK1 signal satisfying T> 3 ns is supplied to the terminal 31, mislatch in the test mode can be reliably prevented.
【００２０】図４は、本発明に係るスキャンＦＦの他の
構成例を示している。図４のスキャンＦＦ４０は、入力
セレクタ４１と、第１、第２及び第３のデータ保持回路
４２，４３，４４と、出力セレクタ４５とを備えてい
る。入力セレクタ４１は、活性化されたＳＥ信号（ＳＥ
＝１）が与えられた場合にはテスト用の入力信号である
ＳＩ信号を、非活性化されたＳＥ信号（ＳＥ＝０）が与
えられた場合にはＤＩ信号をそれぞれ選択入力するため
のセレクタである。第１のデータ保持回路４２は、与え
られたＣＫ信号の論理値が１である間は入力セレクタ４
１により選択入力された信号をそのまま出力し、ＣＫ信
号の論理値が０である間は該ＣＫ信号の立ち下がり時点
における入力セレクタ４１の選択入力信号を保持出力す
るための回路である。第２のデータ保持回路４３は、Ｃ
Ｋ信号の論理値が０である間は第１のデータ保持回路４
２の出力信号をそのまま出力し、ＣＫ信号の論理値が１
である間は該ＣＫ信号の立ち上がり時点における第１の
データ保持回路４２の出力信号を保持出力するための回
路である。第３のデータ保持回路４４は、ＣＫ信号の論
理値が１である間は第２のデータ保持回路４３の出力信
号をそのまま出力し、ＣＫ信号の論理値が０である間は
該ＣＫ信号の立ち下がり時点における第２のデータ保持
回路４３の出力信号を保持出力するための回路である。
出力セレクタ４５は、非活性化されたＴＥ信号（ＴＥ＝
０）が与えられた場合には第２のデータ保持回路４３の
出力信号を、活性化されたＴＥ信号（ＴＥ＝１）が与え
られた場合には第３のデータ保持回路４４の出力信号を
それぞれＤＯ信号として選択出力するためのセレクタで
ある。FIG. 4 shows another configuration example of the scan FF according to the present invention. 4 includes an input selector 41, first, second, and third data holding circuits 42, 43, and 44, and an output selector 45. The input selector 41 outputs the activated SE signal (SE
= 1), the selector for selecting and inputting the SI signal which is a test input signal, and the selector for selectively inputting the DI signal when the deactivated SE signal (SE = 0) is supplied. It is. The first data holding circuit 42 controls the input selector 4 while the logical value of the given CK signal is 1.
1 is a circuit for directly outputting the signal selected and input by 1 and holding and outputting the selected input signal of the input selector 41 at the time of falling of the CK signal while the logical value of the CK signal is 0. The second data holding circuit 43
While the logical value of the K signal is 0, the first data holding circuit 4
2 is output as it is, and the logical value of the CK signal is 1
Is a circuit for holding and outputting the output signal of the first data holding circuit 42 at the time of rising of the CK signal. The third data holding circuit 44 outputs the output signal of the second data holding circuit 43 as it is while the logic value of the CK signal is 1, and outputs the output signal of the CK signal while the logic value of the CK signal is 0. This is a circuit for holding and outputting the output signal of the second data holding circuit 43 at the time of falling.
The output selector 45 outputs the inactivated TE signal (TE =
0) is given, the output signal of the second data holding circuit 43 is given. When the activated TE signal (TE = 1) is given, the output signal of the third data holding circuit 44 is given. These are selectors for selectively outputting as DO signals.
【００２１】図４のスキャンＦＦ４０では、ＴＥ＝０か
つＳＥ＝０により通常モードが、ＴＥ＝１かつＳＥ＝１
によりスキャンモードが、ＴＥ＝１かつＳＥ＝０により
キャプチャモードがそれぞれ指定される。つまり、通常
モードでは、入力セレクタ４１がＤＩ信号を、出力セレ
クタ４５が第２のデータ保持回路４３の出力信号をそれ
ぞれ選択するので、スキャンＦＦ４０は通常のフリップ
フロップとして動作する。スキャンモードでは、入力セ
レクタ４１がＳＩ信号を、出力セレクタ４５が第３のデ
ータ保持回路４４の出力信号をそれぞれ選択する。した
がって、スキャンモードにおけるスキャンＦＦ４０は、
ＣＫ信号の立ち下がりエッジに同期してＳＩ信号を取り
込み、該取り込んだＳＩ信号をＣＫ信号の次の立ち上が
りエッジに同期して出力する。また、キャプチャモード
では、入力セレクタ４１がＤＩ信号を、出力セレクタ４
５が第３のデータ保持回路４４の出力信号をそれぞれ選
択する。したがって、キャプチャモードにおけるスキャ
ンＦＦ４０は、ＣＫ信号の立ち下がりエッジに同期して
ＤＩ信号を取り込み、該取り込んだＤＩ信号をＣＫ信号
の次の立ち上がりエッジに同期して出力する。In the scan FF 40 of FIG. 4, the normal mode is set when TE = 0 and SE = 0, and the TE = 1 and SE = 1 when TE = 0 and SE = 0.
Specifies the scan mode, and TE = 1 and SE = 0 specify the capture mode. That is, in the normal mode, since the input selector 41 selects the DI signal and the output selector 45 selects the output signal of the second data holding circuit 43, the scan FF 40 operates as a normal flip-flop. In the scan mode, the input selector 41 selects the SI signal, and the output selector 45 selects the output signal of the third data holding circuit 44. Therefore, the scan FF 40 in the scan mode is
An SI signal is captured in synchronization with the falling edge of the CK signal, and the captured SI signal is output in synchronization with the next rising edge of the CK signal. In the capture mode, the input selector 41 outputs the DI signal to the output selector 4.
5 selects the output signal of the third data holding circuit 44, respectively. Therefore, the scan FF 40 in the capture mode captures the DI signal in synchronization with the falling edge of the CK signal, and outputs the captured DI signal in synchronization with the next rising edge of the CK signal.
【００２２】図５は、図４のスキャンＦＦを用いた半導
体集積回路の概略構成例を示している。図５中の４０．
１及び４０．２は、各々図４に示された内部構成を有す
るスキャンＦＦである。図５には、組合せ回路５０の中
の部分回路５１が前段スキャンＦＦ４０．１と後段スキ
ャンＦＦ４０．２との間に介在していることが示されて
いる。端子６１は、ＣＫ１信号を半導体集積回路の外部
から前段スキャンＦＦ４０．１に与えるための入力端子
である。論理回路５２は、このＣＫ１信号を時間ＴDだ
け遅延させた信号を後段スキャンＦＦ４０．２にＣＫ２
信号として与える。端子６２は、テスト用の入力信号で
あるＳＩ１信号を半導体集積回路の外部から前段スキャ
ンＦＦ４０．１に与えるための入力端子である。端子６
３は、ＴＥ信号を半導体集積回路の外部から両スキャン
ＦＦ４０．１及び４０．２に与えるための入力端子であ
る。端子６４は、ＳＥ信号を半導体集積回路の外部から
両スキャンＦＦ４０．１及び４０．２に与えるための入
力端子である。組合せ回路５０から供給されたＤＩ１信
号は、前段スキャンＦＦ４０．１に与えられる。前段ス
キャンＦＦ４０．１のＤＯ１信号は、組合せ回路５０の
中の部分回路５１により時間Ｔdだけ遅延を受けて後段
スキャンＦＦ４０．２にＤＩ２信号として与えられる一
方、そのまま後段スキャンＦＦ４０．２にＳＩ２信号と
して与えられる。後段スキャンＦＦ４０．２のＤＯ２信
号は、組合せ回路５０へ供給される一方、端子６５を介
して半導体装置の外部へ出力される。FIG. 5 shows a schematic configuration example of a semiconductor integrated circuit using the scan FF of FIG. 40 in FIG.
Reference numerals 1 and 40.2 denote scan FFs each having the internal configuration shown in FIG. FIG. 5 shows that the partial circuit 51 in the combinational circuit 50 is interposed between the first-stage scan FF 40.1 and the second-stage scan FF 40.2. The terminal 61 is an input terminal for applying the CK1 signal from outside the semiconductor integrated circuit to the pre-stage scan FF 40.1. The logic circuit 52 outputs the signal obtained by delaying the CK1 signal by the time TD to the subsequent scan FF 40.2.
Give as a signal. The terminal 62 is an input terminal for supplying an SI1 signal, which is an input signal for testing, to the pre-stage scan FF 40.1 from outside the semiconductor integrated circuit. Terminal 6
Reference numeral 3 denotes an input terminal for supplying a TE signal to both scan FFs 40.1 and 40.2 from outside the semiconductor integrated circuit. The terminal 64 is an input terminal for supplying an SE signal to both scan FFs 40.1 and 40.2 from outside the semiconductor integrated circuit. The DI1 signal supplied from the combinational circuit 50 is provided to the preceding-stage scan FF 40.1. The DO1 signal of the first-stage scan FF 40.1 is delayed by the time Td by the partial circuit 51 in the combinational circuit 50 and given to the second-stage scan FF 40.2 as the DI2 signal, while being directly supplied to the second-stage scan FF 40.2 as the SI2 signal. Given. The DO2 signal of the second-stage scan FF 40.2 is supplied to the combinational circuit 50 and output to the outside of the semiconductor device via the terminal 65.
【００２３】上記両スキャンＦＦ４０．１及び４０．２
は、通常モード（ＴＥ＝０かつＳＥ＝０）では各々組合
せ回路５０の中の信号パス上に組み込まれたフリップフ
ロップとして動作し、スキャンモード（ＴＥ＝１かつＳ
Ｅ＝１）では各々スキャンチェーンの１構成要素として
動作し、かつキャプチャモード（ＴＥ＝１かつＳＥ＝
０）では組合せ回路５０のテスト結果をスキャンチェー
ンへ取り込むように動作するものである。Both scan FFs 40.1 and 40.2
Operate as flip-flops incorporated on signal paths in the combinational circuit 50 in the normal mode (TE = 0 and SE = 0), respectively, and operate in the scan mode (TE = 1 and S = 0).
E = 1), each operates as one component of the scan chain, and capture mode (TE = 1 and SE =
In (0), the operation is performed so that the test result of the combinational circuit 50 is taken into the scan chain.
【００２４】図６は、図５の半導体集積回路のテストモ
ードにおける動作、つまりスキャンモードにおける動作
と、キャプチャモードにおける動作とを示している。FIG. 6 shows the operation of the semiconductor integrated circuit of FIG. 5 in the test mode, that is, the operation in the scan mode and the operation in the capture mode.
【００２５】まず、スキャンモードについて説明する。
スキャンモードでは、前段スキャンＦＦ４０．１と後段
スキャンＦＦ４０．２とが１つのスキャンチェーン（シ
フトレジスタ）を構成するように互いに縦続接続され
る。そして、半導体集積回路の外部からテスト用の２ビ
ット信号が１ビットずつＳＩ１信号として供給される。
前段スキャンＦＦ４０．１は、ＣＫ１信号の立ち下がり
エッジに同期してＳＩ１信号を取り込み、該取り込んだ
ＳＩ１信号をＣＫ１信号の次の立ち上がりエッジに同期
して出力する。これがＤＯ１信号である。ＤＯ１信号
は、そのままＳＩ２信号として後段スキャンＦＦ４０．
２に供給される。後段スキャンＦＦ４０．２は、ＣＫ１
信号から時間ＴDだけ遅れたＣＫ２信号の立ち下がりエ
ッジに同期してＳＩ２信号を取り込み、該取り込んだＳ
Ｉ２信号をＣＫ２信号の次の立ち上がりエッジに同期し
て出力する。これがＤＯ２信号である。したがって、Ｃ
Ｋ１信号の論理値０の時間をＴとするとき、条件Ｔ＞Ｔ
Dが満たされる限り、ＳＩ１信号として供給された２ビ
ット信号が１ビットずつ両スキャンＦＦ４０．１及び４
０．２に正しく保持され、該保持された信号が組合せ回
路５０へ転送される。First, the scan mode will be described.
In the scan mode, the first-stage scan FF 40.1 and the second-stage scan FF 40.2 are cascade-connected to each other so as to form one scan chain (shift register). Then, a test 2-bit signal is supplied from the outside of the semiconductor integrated circuit as an SI1 signal one bit at a time.
The pre-stage scan FF 40.1 captures the SI1 signal in synchronization with the falling edge of the CK1 signal, and outputs the captured SI1 signal in synchronization with the next rising edge of the CK1 signal. This is the DO1 signal. The DO1 signal is directly used as the SI2 signal in the subsequent scan FF 40.
2 is supplied. The second-stage scan FF 40.
The SI2 signal is fetched in synchronization with the falling edge of the CK2 signal delayed by the time TD from the signal, and the fetched S
The I2 signal is output in synchronization with the next rising edge of the CK2 signal. This is the DO2 signal. Therefore, C
Assuming that the time of the logical value 0 of the K1 signal is T, the condition T> T
As long as D is satisfied, the scan FFs 40.1 and 4
0.2, and the held signal is transferred to the combinational circuit 50.
【００２６】一方キャプチャモードでは、組合せ回路５
０のテスト結果をスキャンチェーンへ取り込むように、
前段スキャンＦＦ４０．１と後段スキャンＦＦ４０．２
とが並列に動作する。この際、前段スキャンＦＦ４０．
１は、ＣＫ１信号の立ち下がりエッジに同期してＤＩ１
信号を取り込み、該取り込んだＤＩ１信号をＣＫ１信号
の次の立ち上がりエッジに同期して出力する。これがＤ
Ｏ１信号である。後段スキャンＦＦ４０．２は、ＣＫ１
信号から時間ＴDだけ遅れたＣＫ２信号の立ち下がりエ
ッジに同期してＤＩ２信号を取り込み、該取り込んだＤ
Ｉ２信号をＣＫ２信号の次の立ち上がりエッジに同期し
て出力する。これがＤＯ２信号である。しかも、ＤＩ２
信号は、部分回路５１により決まる時間ＴdだけＤＯ１
信号に対して遅れる。したがって、Ｔd＜ＴDであって
も、条件Ｔ＞ＴD−Ｔdが満たされる限り、組合せ回路５
０から得られたＤＯ１信号及びＤＯ２信号が１ビットず
つ両スキャンＦＦ４０．１及び４０．２に正しく保持さ
れる。On the other hand, in the capture mode, the combination circuit 5
To take the test result of 0 into the scan chain,
First scan FF 40.1 and second scan FF 40.2
And operate in parallel. At this time, the first-stage scan FF 40.
1 is DI1 in synchronization with the falling edge of the CK1 signal.
A signal is fetched, and the fetched DI1 signal is output in synchronization with the next rising edge of the CK1 signal. This is D
This is the O1 signal. The second-stage scan FF 40.
The DI2 signal is captured in synchronization with the falling edge of the CK2 signal delayed by the time TD from the signal, and the captured D2 signal is input.
The I2 signal is output in synchronization with the next rising edge of the CK2 signal. This is the DO2 signal. And DI2
The signal is DO1 for a time Td determined by the partial circuit 51.
Delay for signal. Therefore, even if Td <TD, as long as the condition T> TD−Td is satisfied, the combination circuit 5
The DO1 signal and the DO2 signal obtained from 0 are correctly held in both scan FFs 40.1 and 40.2 one bit at a time.
【００２７】以上のことから、条件Ｔ＞ＴD及びＴ＞ＴD
−Ｔdが満たされる限り、スキャンモードとキャプチャ
モードとのいずれでもミスラッチを生じない。例えば、
ＴD＝３ｎｓ、Ｔd＝２ｎｓとすると、Ｔ＞３ｎｓを満た
すＣＫ１信号が端子６１へ供給される限り、テストモー
ドにおけるミスラッチを確実に防止できる。From the above, the conditions T> TD and T> TD
As long as -Td is satisfied, no mislatch occurs in either the scan mode or the capture mode. For example,
Assuming that TD = 3 ns and Td = 2 ns, as long as the CK1 signal satisfying T> 3 ns is supplied to the terminal 61, mislatch in the test mode can be reliably prevented.
【００２８】図７は、図１のスキャンＦＦの変形例を示
している。図７のスキャンＦＦ１０ａは、図１の構成に
ＡＮＤゲート１６を付加してなるものである。ＡＮＤゲ
ート１６は、活性化されたＳＥ信号（ＳＥ＝１）と活性
化されたＴＥ信号（ＴＥ＝１）とが与えられた場合に限
り、活性化されたスキャンモード信号を入力セレクタ１
１へ供給するための論理ゲートである。入力セレクタ１
１は、活性化されたスキャンモード信号が与えられた場
合にはＳＩ信号を、非活性化されたスキャンモード信号
が与えられた場合にはＤＩ信号をそれぞれ選択入力す
る。FIG. 7 shows a modification of the scan FF of FIG. The scan FF 10a in FIG. 7 is obtained by adding an AND gate 16 to the configuration in FIG. The AND gate 16 outputs the activated scan mode signal to the input selector 1 only when the activated SE signal (SE = 1) and the activated TE signal (TE = 1) are given.
1 is a logic gate for supplying to Input selector 1
1 selectively inputs the SI signal when the activated scan mode signal is supplied and the DI signal when the deactivated scan mode signal is supplied.
【００２９】図７の構成によれば、ＴＥ＝０の設定のみ
でスキャンＦＦ１０ａに通常モードの動作をさせること
ができる。つまり、図２において、図１のスキャンＦＦ
１０の代わりに図７のスキャンＦＦ１０ａを使用すれ
ば、通常モードで端子３４をＳＥ信号の入力以外の用途
に供することが可能となる。テストモードの動作は図１
の場合と同じなので、説明を省略する。According to the configuration of FIG. 7, the scan FF 10a can operate in the normal mode only by setting TE = 0. That is, in FIG. 2, the scan FF of FIG.
If the scan FF 10a shown in FIG. 7 is used instead of the terminal 10, the terminal 34 can be used for purposes other than the input of the SE signal in the normal mode. Figure 1 shows the test mode operation
Since it is the same as the case of, the description is omitted.
【００３０】図８は、図４のスキャンＦＦの変形例を示
している。図８のスキャンＦＦ４０ａは、図４の構成に
ＡＮＤゲート４６を付加してなるものである。ＡＮＤゲ
ート４６は、活性化されたＳＥ信号（ＳＥ＝１）と活性
化されたＴＥ信号（ＴＥ＝１）とが与えられた場合に限
り、活性化されたスキャンモード信号を入力セレクタ４
１へ供給するための論理ゲートである。入力セレクタ４
１は、活性化されたスキャンモード信号が与えられた場
合にはＳＩ信号を、非活性化されたスキャンモード信号
が与えられた場合にはＤＩ信号をそれぞれ選択入力す
る。FIG. 8 shows a modification of the scan FF of FIG. The scan FF 40a of FIG. 8 is obtained by adding an AND gate 46 to the configuration of FIG. The AND gate 46 outputs the activated scan mode signal to the input selector 4 only when the activated SE signal (SE = 1) and the activated TE signal (TE = 1) are given.
1 is a logic gate for supplying to Input selector 4
1 selectively inputs the SI signal when the activated scan mode signal is supplied and the DI signal when the deactivated scan mode signal is supplied.
【００３１】図８の構成によれば、ＴＥ＝０の設定のみ
でスキャンＦＦ４０ａに通常モードの動作をさせること
ができる。つまり、図５において、図４のスキャンＦＦ
４０の代わりに図８のスキャンＦＦ４０ａを使用すれ
ば、通常モードで端子６４をＳＥ信号の入力以外の用途
に供することが可能となる。テストモードの動作は図４
の場合と同じなので、説明を省略する。According to the configuration of FIG. 8, the scan FF 40a can operate in the normal mode only by setting TE = 0. That is, in FIG. 5, the scan FF of FIG.
If the scan FF 40a shown in FIG. 8 is used instead of the terminal 40, the terminal 64 can be used in applications other than the input of the SE signal in the normal mode. Figure 4 shows the test mode operation.
Since it is the same as the case of, the description is omitted.
【００３２】[0032]
【発明の効果】以上説明してきたとおり、本発明によれ
ば、テストモードではスキャンモードとキャプチャモー
ドとのいずれでも、与えられたクロック信号の立ち上が
りエッジ又は立ち下がりエッジに同期して信号を取り込
み、該取り込んだ信号をクロック信号の次の逆エッジに
同期して出力することとしたので、スキャンモードとキ
ャプチャモードとのいずれでもミスラッチを生じないス
キャンＦＦを提供することができる。As described above, according to the present invention, in the test mode, in both the scan mode and the capture mode, a signal is captured in synchronization with a rising edge or a falling edge of a given clock signal. Since the fetched signal is output in synchronization with the next reverse edge of the clock signal, it is possible to provide a scan FF that does not cause mislatch in either the scan mode or the capture mode.
【図１】本発明に係るスキャンフリップフロップの構成
例を示す回路図である。FIG. 1 is a circuit diagram showing a configuration example of a scan flip-flop according to the present invention.
【図２】図１のスキャンフリップフロップを用いた半導
体集積回路の概略構成例を示すブロック図である。FIG. 2 is a block diagram showing a schematic configuration example of a semiconductor integrated circuit using the scan flip-flop of FIG. 1;
【図３】図２の半導体集積回路のテストモードにおける
動作を示すタイミング図である。FIG. 3 is a timing chart showing an operation in a test mode of the semiconductor integrated circuit of FIG. 2;
【図４】本発明に係るスキャンフリップフロップの他の
構成例を示す回路図である。FIG. 4 is a circuit diagram showing another configuration example of the scan flip-flop according to the present invention.
【図５】図４のスキャンフリップフロップを用いた半導
体集積回路の概略構成例を示すブロック図である。FIG. 5 is a block diagram showing a schematic configuration example of a semiconductor integrated circuit using the scan flip-flop of FIG. 4;
【図６】図５の半導体集積回路のテストモードにおける
動作を示すタイミング図である。FIG. 6 is a timing chart showing an operation in a test mode of the semiconductor integrated circuit of FIG. 5;
【図７】図１のスキャンフリップフロップの変形例を示
す回路図である。FIG. 7 is a circuit diagram showing a modification of the scan flip-flop of FIG. 1;
【図８】図４のスキャンフリップフロップの変形例を示
す回路図である。FIG. 8 is a circuit diagram showing a modification of the scan flip-flop of FIG. 4;
１０，１０ａ スキャンフリップフロップ １０．１，１０．２ スキャンフリップフロップ １１ 入力セレクタ １２ 第１のデータ保持回路 １３ 第２のデータ保持回路 １４ 第３のデータ保持回路 １５ 出力セレクタ １６ ＡＮＤゲート ４０，４０ａ スキャンフリップフロップ ４０．１，４０．２ スキャンフリップフロップ ４１ 入力セレクタ ４２ 第１のデータ保持回路 ４３ 第２のデータ保持回路 ４４ 第３のデータ保持回路 ４５ 出力セレクタ ４６ ＡＮＤゲート ＣＫ クロック信号（クロック端子） ＤＩ データ入力信号（データ入力端子） ＤＯ データ出力信号（データ出力端子） ＳＥ スキャンイネーブル信号（スキャンイネーブル端
子） ＳＩ スキャンイン信号（スキャンイン端子） ＴＥ テストイネーブル信号（テストイネーブル端子）10, 10a scan flip-flop 10.1, 10.2 scan flip-flop 11 input selector 12 first data holding circuit 13 second data holding circuit 14 third data holding circuit 15 output selector 16 AND gate 40, 40a scan Flip-flop 40.1, 40.2 Scan flip-flop 41 Input selector 42 First data holding circuit 43 Second data holding circuit 44 Third data holding circuit 45 Output selector 46 AND gate CK Clock signal (clock terminal) DI Data input signal (data input terminal) DO Data output signal (data output terminal) SE scan enable signal (scan enable terminal) SI scan-in signal (scan-in terminal) TE test enable signal (test enable terminal) )
Claims (8)
と、データ入力端子と、データ出力端子とを備えたスキ
ャンフリップフロップであって、 前記テストイネーブル端子に通常モードを示す信号が入
力された場合には、前記クロック端子に入力されたクロ
ック信号の立ち上がりエッジに同期して、前記データ入
力端子の信号を取り込んで、直ちにその信号を前記デー
タ出力端子から出力し、 前記テストイネーブル端子にテストモードを示す信号が
入力された場合には、前記クロック端子に入力されたク
ロック信号の立ち上がりエッジに同期して、前記データ
入力端子の信号を一旦取り込み、前記クロック端子に入
力されたクロック信号の次の立ち下がりエッジに同期し
て、前記取り込んだ信号を前記データ出力端子から出力
するように構成されたことを特徴とするスキャンフリッ
プフロップ。1. A scan flip-flop comprising a test enable terminal, a clock terminal, a data input terminal, and a data output terminal, wherein a signal indicating a normal mode is input to the test enable terminal. Receiving a signal from the data input terminal in synchronization with a rising edge of a clock signal input to the clock terminal, immediately outputting the signal from the data output terminal, and a signal indicating a test mode to the test enable terminal. Is input, the signal of the data input terminal is once captured in synchronization with the rising edge of the clock signal input to the clock terminal, and the next falling edge of the clock signal input to the clock terminal is input. Outputting the fetched signal from the data output terminal in synchronization with Scan flip-flop, characterized in that it is.
プにおいて、 前記スキャンフリップフロップは、スキャンイン端子
と、スキャンイネーブル端子とを更に備え、 前記スキャンイネーブル端子に入力された信号に応じ
て、前記データ入力端子に入力された信号と、前記スキ
ャンイン端子に入力された信号とを切り替えて選択し、 前記テストイネーブル端子に通常モードを示す信号が入
力された場合には、前記選択した信号を前記クロック端
子に入力されたクロック信号の立ち上がりエッジに同期
して取り込み、直ちにその信号を前記データ出力端子か
ら出力し、 前記テストイネーブル端子にテストモードを示す信号が
入力された場合には、前記クロック端子に入力されたク
ロック信号の立ち上がりエッジに同期して、前記選択し
た信号を一旦取り込み、前記クロック端子に入力された
クロック信号の次の立ち下がりエッジに同期して、前記
取り込んだ信号を前記データ出力端子から出力するよう
に構成されたことを特徴とするスキャンフリップフロッ
プ。2. The scan flip-flop according to claim 1, wherein the scan flip-flop further includes a scan-in terminal and a scan enable terminal, and wherein the data input is performed in response to a signal input to the scan enable terminal. A signal input to a terminal and a signal input to the scan-in terminal are switched and selected. When a signal indicating a normal mode is input to the test enable terminal, the selected signal is transmitted to the clock terminal. In synchronization with the rising edge of the clock signal input to the clock input terminal, the signal is immediately output from the data output terminal. When a signal indicating a test mode is input to the test enable terminal, the signal is input to the clock terminal. The selected signal is synchronized with the rising edge of the clock signal Once incorporation, the clock terminal in synchronization with the next falling edge of the input clock signal, the scan flip-flop, characterized in that the accepted signal is configured to output from the data output terminal.
と、データ入力端子と、データ出力端子とを備えたスキ
ャンフリップフロップであって、 前記テストイネーブル端子に通常モードを示す信号が入
力された場合には、前記クロック端子に入力されたクロ
ック信号の立ち下がりエッジに同期して、前記データ入
力端子の信号を取り込んで、直ちにその信号を前記デー
タ出力端子から出力し、 前記テストイネーブル端子にテストモードを示す信号が
入力された場合には、前記クロック端子に入力されたク
ロック信号の立ち下がりエッジに同期して、前記データ
入力端子の信号を一旦取り込み、前記クロック端子に入
力されたクロック信号の次の立ち上がりエッジに同期し
て、前記取り込んだ信号を前記データ出力端子から出力
するように構成されたことを特徴とするスキャンフリッ
プフロップ。3. A scan flip-flop having a test enable terminal, a clock terminal, a data input terminal, and a data output terminal, wherein a signal indicating a normal mode is input to the test enable terminal. Receiving the signal from the data input terminal in synchronization with the falling edge of the clock signal input to the clock terminal, immediately outputting the signal from the data output terminal, and indicating the test mode to the test enable terminal. When a signal is input, the signal of the data input terminal is once captured in synchronization with the falling edge of the clock signal input to the clock terminal, and the next rising of the clock signal input to the clock terminal is performed. The acquired signal is outputted from the data output terminal in synchronization with an edge. Scan flip-flop, characterized in that it is.
プにおいて、 前記スキャンフリップフロップは、スキャンイン端子
と、スキャンイネーブル端子とを更に備え、 前記スキャンイネーブル端子に入力された信号に応じ
て、前記データ入力端子に入力された信号と、前記スキ
ャンイン端子に入力された信号とを切り替えて選択し、 前記テストイネーブル端子に通常モードを示す信号が入
力された場合には、前記選択した信号を前記クロック端
子に入力されたクロック信号の立ち下がりエッジに同期
して取り込み、直ちにその信号を前記データ出力端子か
ら出力し、 前記テストイネーブル端子にテストモードを示す信号が
入力された場合には、前記クロック端子に入力されたク
ロック信号の立ち下がりエッジに同期して、前記選択し
た信号を一旦取り込み、前記クロック端子に入力された
クロック信号の次の立ち上がりエッジに同期して、前記
取り込んだ信号を前記データ出力端子から出力するよう
に構成されたことを特徴とするスキャンフリップフロッ
プ。4. The scan flip-flop according to claim 3, wherein the scan flip-flop further comprises a scan-in terminal and a scan enable terminal, and wherein the data input is performed in response to a signal input to the scan enable terminal. A signal input to a terminal and a signal input to the scan-in terminal are switched and selected. When a signal indicating a normal mode is input to the test enable terminal, the selected signal is transmitted to the clock terminal. In synchronization with the falling edge of the input clock signal, the signal is immediately output from the data output terminal, and when a signal indicating a test mode is input to the test enable terminal, the clock is input to the clock terminal. The selected signal is synchronized with the falling edge of the input clock signal. Once incorporation, the clock terminal in synchronization with the next rising edge of the input clock signal, the scan flip-flops, characterized in that the accepted signal is configured to output from the data output terminal.
ス上に組み込まれたフリップフロップとして動作し、ス
キャンモードではテスト用の入力信号であるスキャンイ
ン信号を前記組合せ回路へ転送しかつ該組合せ回路のテ
スト結果を転送するためのスキャンチェーンの１構成要
素であるフリップフロップとして動作し、かつキャプチ
ャモードでは前記組合せ回路のテスト結果を前記スキャ
ンチェーンへ取り込むためのフリップフロップとして動
作するように構成されたスキャンフリップフロップであ
って、 活性化されたスキャンイネーブル信号が与えられた場合
には前記スキャンイン信号を、非活性化されたスキャン
イネーブル信号が与えられた場合には前記組合せ回路か
ら与えられたデータ入力信号をそれぞれ選択入力するた
めの入力セレクタと、 与えられたクロック信号の論理値が０である間は前記入
力セレクタにより選択入力された信号をそのまま出力
し、前記クロック信号の論理値が１である間は該クロッ
ク信号の立ち上がり時点における前記入力セレクタの選
択入力信号を保持出力するための第１のデータ保持回路
と、 前記クロック信号の論理値が１である間は前記第１のデ
ータ保持回路の出力信号をそのまま出力し、前記クロッ
ク信号の論理値が０である間は該クロック信号の立ち下
がり時点における前記第１のデータ保持回路の出力信号
を保持出力するための第２のデータ保持回路と、 前記クロック信号の論理値が０である間は前記第２のデ
ータ保持回路の出力信号をそのまま出力し、前記クロッ
ク信号の論理値が１である間は該クロック信号の立ち上
がり時点における前記第２のデータ保持回路の出力信号
を保持出力するための第３のデータ保持回路と、 非活性化されたテストイネーブル信号が与えられた場合
には前記第２のデータ保持回路の出力信号を、活性化さ
れたテストイネーブル信号が与えられた場合には前記第
３のデータ保持回路の出力信号をそれぞれ選択出力する
ための出力セレクタとを備えたことを特徴とするスキャ
ンフリップフロップ。5. In a normal mode, it operates as a flip-flop incorporated on a signal path in the combinational circuit, and in a scan mode, transfers a scan-in signal, which is a test input signal, to the combinational circuit. , Which operates as a flip-flop, which is one component of a scan chain for transferring the test result of the combinational circuit, and operates in a capture mode as a flip-flop for taking in the test result of the combinational circuit into the scan chain. A scan flip-flop comprising: a scan-in signal when an activated scan enable signal is supplied; and a data supplied from the combinational circuit when an inactivated scan enable signal is supplied. Input signals for selecting and inputting input signals And outputs the signal selected and input by the input selector as it is while the logical value of the given clock signal is 0, and outputs the signal at the rising edge of the clock signal while the logical value of the clock signal is 1. A first data holding circuit for holding and outputting a selection input signal of the input selector; and while the logic value of the clock signal is 1, outputting an output signal of the first data holding circuit as it is, A second data holding circuit for holding and outputting the output signal of the first data holding circuit at the time of falling of the clock signal while the logic value of the signal is 0; , The output signal of the second data holding circuit is output as it is, and while the logic value of the clock signal is 1, the output signal of the second data holding circuit is A third data holding circuit for holding and outputting an output signal of the second data holding circuit, and an output signal of the second data holding circuit when a deactivated test enable signal is provided. And an output selector for selecting and outputting an output signal of the third data holding circuit when an activated test enable signal is applied.
ス上に組み込まれたフリップフロップとして動作し、ス
キャンモードではテスト用の入力信号であるスキャンイ
ン信号を前記組合せ回路へ転送しかつ該組合せ回路のテ
スト結果を転送するためのスキャンチェーンの１構成要
素であるフリップフロップとして動作し、かつキャプチ
ャモードでは前記組合せ回路のテスト結果を前記スキャ
ンチェーンへ取り込むためのフリップフロップとして動
作するように構成されたスキャンフリップフロップであ
って、 活性化されたスキャンイネーブル信号が与えられた場合
には前記スキャンイン信号を、非活性化されたスキャン
イネーブル信号が与えられた場合には前記組合せ回路か
ら与えられたデータ入力信号をそれぞれ選択入力するた
めの入力セレクタと、 与えられたクロック信号の論理値が１である間は前記入
力セレクタにより選択入力された信号をそのまま出力
し、前記クロック信号の論理値が０である間は該クロッ
ク信号の立ち下がり時点における前記入力セレクタの選
択入力信号を保持出力するための第１のデータ保持回路
と、 前記クロック信号の論理値が０である間は前記第１のデ
ータ保持回路の出力信号をそのまま出力し、前記クロッ
ク信号の論理値が１である間は該クロック信号の立ち上
がり時点における前記第１のデータ保持回路の出力信号
を保持出力するための第２のデータ保持回路と、 前記クロック信号の論理値が１である間は前記第２のデ
ータ保持回路の出力信号をそのまま出力し、前記クロッ
ク信号の論理値が０である間は該クロック信号の立ち下
がり時点における前記第２のデータ保持回路の出力信号
を保持出力するための第３のデータ保持回路と、 非活性化されたテストイネーブル信号が与えられた場合
には前記第２のデータ保持回路の出力信号を、活性化さ
れたテストイネーブル信号が与えられた場合には前記第
３のデータ保持回路の出力信号をそれぞれ選択出力する
ための出力セレクタとを備えたことを特徴とするスキャ
ンフリップフロップ。6. The normal mode operates as a flip-flop incorporated on a signal path in the combinational circuit. In the scan mode, a scan-in signal, which is an input signal for testing, is transferred to the combinational circuit. , Which operates as a flip-flop, which is one component of a scan chain for transferring the test result of the combinational circuit, and operates in a capture mode as a flip-flop for taking in the test result of the combinational circuit into the scan chain. A scan flip-flop comprising: a scan-in signal when an activated scan enable signal is supplied; and a data supplied from the combinational circuit when an inactivated scan enable signal is supplied. Input signals for selecting and inputting input signals And outputs the signal selected and input by the input selector as it is while the logic value of the given clock signal is 1, and the falling point of the clock signal while the logic value of the clock signal is 0. A first data holding circuit for holding and outputting a selection input signal of the input selector in the above, and while the logic value of the clock signal is 0, outputting the output signal of the first data holding circuit as it is, A second data holding circuit for holding and outputting an output signal of the first data holding circuit at the time of rising of the clock signal while the logic value of the clock signal is 1; , The output signal of the second data holding circuit is output as it is, and while the logical value of the clock signal is 0, the output signal is output at the falling point of the clock signal. A third data holding circuit for holding and outputting an output signal of the second data holding circuit, and an output signal of the second data holding circuit when a deactivated test enable signal is provided. And an output selector for selecting and outputting an output signal of the third data holding circuit when an activated test enable signal is applied.
ス上に組み込まれたフリップフロップとして動作し、ス
キャンモードではテスト用の入力信号であるスキャンイ
ン信号を前記組合せ回路へ転送しかつ該組合せ回路のテ
スト結果を転送するためのスキャンチェーンの１構成要
素であるフリップフロップとして動作し、かつキャプチ
ャモードでは前記組合せ回路のテスト結果を前記スキャ
ンチェーンへ取り込むためのフリップフロップとして動
作するように構成されたスキャンフリップフロップであ
って、 活性化されたスキャンイネーブル信号と活性化されたテ
ストイネーブル信号とが与えられた場合には活性化され
たスキャンモード信号を、その他の場合には非活性化さ
れたスキャンモード信号をそれぞれ供給するための論理
ゲートと、 前記活性化されたスキャンモード信号の供給を受けた場
合には前記スキャンイン信号を、前記非活性化されたス
キャンモード信号の供給を受けた場合には前記組合せ回
路から与えられたデータ入力信号をそれぞれ選択入力す
るための入力セレクタと、 与えられたクロック信号の論理値が０である間は前記入
力セレクタにより選択入力された信号をそのまま出力
し、前記クロック信号の論理値が１である間は該クロッ
ク信号の立ち上がり時点における前記入力セレクタの選
択入力信号を保持出力するための第１のデータ保持回路
と、 前記クロック信号の論理値が１である間は前記第１のデ
ータ保持回路の出力信号をそのまま出力し、前記クロッ
ク信号の論理値が０である間は該クロック信号の立ち下
がり時点における前記第１のデータ保持回路の出力信号
を保持出力するための第２のデータ保持回路と、 前記クロック信号の論理値が０である間は前記第２のデ
ータ保持回路の出力信号をそのまま出力し、前記クロッ
ク信号の論理値が１である間は該クロック信号の立ち上
がり時点における前記第２のデータ保持回路の出力信号
を保持出力するための第３のデータ保持回路と、 非活性化されたテストイネーブル信号が与えられた場合
には前記第２のデータ保持回路の出力信号を、活性化さ
れたテストイネーブル信号が与えられた場合には前記第
３のデータ保持回路の出力信号をそれぞれ選択出力する
ための出力セレクタとを備えたことを特徴とするスキャ
ンフリップフロップ。7. The normal mode operates as a flip-flop incorporated on a signal path in the combinational circuit. In the scan mode, a scan-in signal, which is an input signal for testing, is transferred to the combinational circuit. , Which operates as a flip-flop, which is one component of a scan chain for transferring the test result of the combinational circuit, and operates in a capture mode as a flip-flop for taking in the test result of the combinational circuit into the scan chain. A scan flip-flop, wherein an activated scan mode signal is supplied when an activated scan enable signal and an activated test enable signal are supplied, and an inactivated scan mode signal otherwise. Logic gates for supplying mode signals, respectively; The scan-in signal is supplied when the activated scan mode signal is supplied, and the data input signal supplied from the combinational circuit is supplied when the deactivated scan mode signal is supplied. An input selector for selecting and inputting each of the signals; while the logic value of the given clock signal is 0, the signal selectively input by the input selector is output as it is, and while the logic value of the clock signal is 1, A first data holding circuit for holding and outputting a selection input signal of the input selector at the time of rising of the clock signal; and an output signal of the first data holding circuit while the logic value of the clock signal is 1. And the first data holding circuit at the falling edge of the clock signal while the logic value of the clock signal is 0 And a second data holding circuit for holding and outputting the output signal of the clock signal, while the logic value of the clock signal is 0, the output signal of the second data holding circuit is output as it is, and the logic value of the clock signal is output. While the third data holding circuit for holding and outputting the output signal of the second data holding circuit at the time of the rising edge of the clock signal, and a deactivated test enable signal And an output selector for selecting and outputting an output signal of the second data holding circuit and an output signal of the third data holding circuit when an activated test enable signal is supplied. A scan flip-flop.
ス上に組み込まれたフリップフロップとして動作し、ス
キャンモードではテスト用の入力信号であるスキャンイ
ン信号を前記組合せ回路へ転送しかつ該組合せ回路のテ
スト結果を転送するためのスキャンチェーンの１構成要
素であるフリップフロップとして動作し、かつキャプチ
ャモードでは前記組合せ回路のテスト結果を前記スキャ
ンチェーンへ取り込むためのフリップフロップとして動
作するように構成されたスキャンフリップフロップであ
って、 活性化されたスキャンイネーブル信号と活性化されたテ
ストイネーブル信号とが与えられた場合には活性化され
たスキャンモード信号を、その他の場合には非活性化さ
れたスキャンモード信号をそれぞれ供給するための論理
ゲートと、 前記活性化されたスキャンモード信号の供給を受けた場
合には前記スキャンイン信号を、前記非活性化されたス
キャンモード信号の供給を受けた場合には前記組合せ回
路から与えられたデータ入力信号をそれぞれ選択入力す
るための入力セレクタと、 与えられたクロック信号の論理値が１である間は前記入
力セレクタにより選択入力された信号をそのまま出力
し、前記クロック信号の論理値が０である間は該クロッ
ク信号の立ち下がり時点における前記入力セレクタの選
択入力信号を保持出力するための第１のデータ保持回路
と、 前記クロック信号の論理値が０である間は前記第１のデ
ータ保持回路の出力信号をそのまま出力し、前記クロッ
ク信号の論理値が１である間は該クロック信号の立ち上
がり時点における前記第１のデータ保持回路の出力信号
を保持出力するための第２のデータ保持回路と、 前記クロック信号の論理値が１である間は前記第２のデ
ータ保持回路の出力信号をそのまま出力し、前記クロッ
ク信号の論理値が０である間は該クロック信号の立ち下
がり時点における前記第２のデータ保持回路の出力信号
を保持出力するための第３のデータ保持回路と、 非活性化されたテストイネーブル信号が与えられた場合
には前記第２のデータ保持回路の出力信号を、活性化さ
れたテストイネーブル信号が与えられた場合には前記第
３のデータ保持回路の出力信号をそれぞれ選択出力する
ための出力セレクタとを備えたことを特徴とするスキャ
ンフリップフロップ。8. In the normal mode, it operates as a flip-flop incorporated on a signal path in the combinational circuit, and in the scan mode, transfers a scan-in signal as a test input signal to the combinational circuit and , Which operates as a flip-flop, which is one component of a scan chain for transferring the test result of the combinational circuit, and operates in a capture mode as a flip-flop for taking in the test result of the combinational circuit into the scan chain. A scan flip-flop, wherein an activated scan mode signal is supplied when an activated scan enable signal and an activated test enable signal are supplied, and an inactivated scan mode signal otherwise. Logic gates for supplying mode signals, respectively; The scan-in signal is supplied when the activated scan mode signal is supplied, and the data input signal supplied from the combinational circuit is supplied when the deactivated scan mode signal is supplied. An input selector for selecting and inputting, respectively, while the logic value of the given clock signal is 1, the signal selected and input by the input selector is output as it is, and while the logic value of the clock signal is 0, A first data holding circuit for holding and outputting a selection input signal of the input selector at the time of falling of the clock signal; and an output of the first data holding circuit while the logic value of the clock signal is 0 The first data holding circuit at the rising edge of the clock signal while the logic value of the clock signal is 1 And a second data holding circuit for holding and outputting the output signal of the clock signal, while the output signal of the second data holding circuit is output as it is while the logic value of the clock signal is 1, and the logic value of the clock signal is output. While the signal is 0, the third data holding circuit for holding and outputting the output signal of the second data holding circuit at the time of the falling edge of the clock signal, and the inactivated test enable signal are supplied. In this case, an output selector for selectively outputting the output signal of the second data holding circuit and an output signal of the third data holding circuit when an activated test enable signal is supplied. A scan flip-flop comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11121117A JP2000310671A (en) | 1999-04-28 | 1999-04-28 | Scan flip flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11121117A JP2000310671A (en) | 1999-04-28 | 1999-04-28 | Scan flip flop |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000310671A true JP2000310671A (en) | 2000-11-07 |
Family
ID=14803316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11121117A Pending JP2000310671A (en) | 1999-04-28 | 1999-04-28 | Scan flip flop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000310671A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014822A (en) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and inspection method therefor |
| JP2008530549A (en) * | 2005-02-11 | 2008-08-07 | エヌエックスピー ビー ヴィ | Method for testing an integrated circuit having multiple clock domains |
-
1999
- 1999-04-28 JP JP11121117A patent/JP2000310671A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014822A (en) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and inspection method therefor |
| JP2008530549A (en) * | 2005-02-11 | 2008-08-07 | エヌエックスピー ビー ヴィ | Method for testing an integrated circuit having multiple clock domains |
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