JP2000307434A - Digital signal transmission device - Google Patents
Digital signal transmission deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、SMPTE-125M規格又
はこれに準拠するディジタル信号を伝送する信号伝送装
置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission apparatus for transmitting a digital signal conforming to the SMPTE-125M standard or the SMPTE-125M standard.
【０００２】[0002]
【従来の技術】放送局等で、ディジタル映像信号を伝送
する規格として SMPTE-125M がある。これは、27MHz の
クロック信号に同期した10ビットの映像信号を10ビット
パラレルのECL の信号で伝送する規格である。又、この
信号をシリアル伝送によって伝送するSMPTE-259M規格が
一般によく用いられている。2. Description of the Related Art SMPTE-125M is a standard for transmitting digital video signals in broadcasting stations and the like. This is a standard for transmitting a 10-bit video signal synchronized with a 27 MHz clock signal as a 10-bit parallel ECL signal. The SMPTE-259M standard for transmitting this signal by serial transmission is generally used.
【０００３】[0003]
【発明が解決しようとする課題】近年、情報ネットワー
クの普及により、一般の企業や教育機関の建物には将来
のネットワーク利用を考慮して、ローカルエリアネット
ワーク用のケーブルをあらかじめ敷設することが一般化
してきている。ところがローカルエリアネットワーク用
に敷設されるケーブルは、一般にUTP-8 と呼ばれるシー
ルドなしの４対のツイストペアケーブルである。このた
め、上記のような、１１対のパラレルケーブルを必要と
するSMTPE-125M規格の形式の信号や、同軸ケーブルを必
要とするSMPTE-259M規格の形式の信号はそのままでは伝
送することができない。In recent years, with the spread of information networks, it has become common to lay cables for local area networks in advance in buildings of general companies and educational institutions in consideration of future network use. Have been doing. However, the cable laid for the local area network is generally four unpaired twisted pair cables called UTP-8. Therefore, a signal in the format of the SMTPE-125M standard requiring 11 pairs of parallel cables and a signal in the format of the SMPTE-259M standard requiring a coaxial cable cannot be transmitted as they are.
【０００４】本発明は上記の課題を解決するためになさ
れたものであり、既存のローカルエリアネットワーク用
に敷設された無シールドツイストペアケーブルを利用し
て、放送局クラスの映像品位をもつSMTPE-125M規格ディ
ジタル映像信号や、それに準拠する方式で伝送されるデ
ィジタル信号を伝送できるディジタル信号伝送装置を提
供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and utilizes an unshielded twisted-pair cable laid for an existing local area network to use an SMTPE-125M having broadcast station class video quality. It is an object of the present invention to provide a digital signal transmission device capable of transmitting a standard digital video signal and a digital signal transmitted in a system conforming thereto.
【０００５】[0005]
【課題を解決するための手段】本願の請求項１の発明
は、SMPTE-125Mに規定されたディジタル映像信号あるい
はSMPTE-125Mに準拠した形式をもつディジタル信号を伝
送するディジタル信号伝送装置であって、入力クロック
信号を所定の整数倍の周波数に逓倍する第１の逓倍手段
と、前記入力クロック信号と前記第１の逓倍手段からの
逓倍されたクロック信号とを受け、入力パラレルデータ
信号を選択する伝送データ選択信号並びに前記入力クロ
ック信号と位相の異なる伝送クロック信号を発生するパ
ターン発生手段と、前記入力クロック信号と前記入力ク
ロック信号に同期して入力される入力パラレルデータ信
号を受け、前記パターン発生手段の出力する伝送データ
選択信号に基づいて前記入力パラレルデータ信号を選択
し、少なくとも２ビット幅の伝送パラレルデータ信号と
して出力するデータ選択手段と、前記パターン発生手段
の出力する伝送クロック信号と前記データ選択手段の出
力する伝送パラレルデータ信号とを伝送する伝送線路手
段と、前記伝送線路手段を経て伝送された前記伝送クロ
ック信号を受け、伝送クロック信号を第１の逓倍手段に
よる逓倍と同一倍の周波数に逓倍し再生クロック信号を
発生する第２の逓倍手段と、前記伝送クロック信号と前
記第２の逓倍手段からの再生クロック信号を受け、入力
クロック信号と同一周波数の出力クロック信号を生成す
るクロック再生手段と、前記再生クロック信号と前記伝
送線路手段を経て伝送された前記伝送パラレルデータ信
号を受け、前記クロック再生手段の出力する出力クロッ
ク信号に同期して出力パラレルデータ信号を再生するデ
ータ整列手段と、を具備することを特徴とするものであ
る。According to a first aspect of the present invention, there is provided a digital signal transmission apparatus for transmitting a digital video signal specified in SMPTE-125M or a digital signal having a format compliant with SMPTE-125M. Receiving the input clock signal and the multiplied clock signal from the first multiplying means, and selecting an input parallel data signal. Pattern generating means for generating a transmission data selection signal and a transmission clock signal having a phase different from that of the input clock signal; and receiving the input clock signal and an input parallel data signal input in synchronization with the input clock signal to generate the pattern. Means for selecting the input parallel data signal based on a transmission data selection signal output by the means; Data selecting means for outputting as a transmission parallel data signal, transmission line means for transmitting a transmission clock signal output from the pattern generation means and a transmission parallel data signal output from the data selection means, and transmission via the transmission line means Receiving the transmitted transmission clock signal, multiplying the transmission clock signal to the same frequency as the frequency multiplied by the first multiplication means, and generating a reproduction clock signal; A clock recovery unit that receives the reproduced clock signal from the multiplying unit and generates an output clock signal having the same frequency as the input clock signal; and receives the reproduced parallel signal and the transmission parallel data signal transmitted through the transmission line unit. The output parallel data signal is reproduced in synchronization with the output clock signal output from the clock reproducing means. Data alignment means for generating data.
【０００６】本願の請求項２の発明は、請求項１のディ
ジタル信号伝送装置において、前記データ選択手段は、
１０ビット幅の入力パラレルデータ信号を２ビット幅の
伝送パラレルデータ信号に変換するものであり、前記デ
ータ整列手段は、２ビット幅の伝送パラレルデータ信号
を１０ビット幅に再生するものであり、前記第１の逓倍
手段ならびに第２の逓倍手段は、夫々入力信号をその５
倍の周波数に逓倍するものであり、前記パターン発生手
段は、３：２のデューティ比の伝送クロック信号を発生
することを特徴とするものである。According to a second aspect of the present invention, in the digital signal transmission apparatus of the first aspect, the data selecting means includes:
Converting the input parallel data signal having a 10-bit width into a transmission parallel data signal having a 2-bit width, wherein the data alignment means reproduces the transmission parallel data signal having a 2-bit width to have a 10-bit width; The first multiplying means and the second multiplying means respectively convert the input signal into its fifth signal.
The pattern generating means generates a transmission clock signal having a duty ratio of 3: 2.
【０００７】本願の請求項３の発明は、請求項１のディ
ジタル信号伝送装置において、前記データ選択手段は、
１０ビット幅の入力パラレルデータ信号を２ビット幅の
伝送パラレルデータ信号に変換するものであり、前記デ
ータ整列手段は、２ビット幅の伝送パラレルデータ信号
を１０ビット幅に再生するものであり、前記第１の逓倍
手段ならびに第２の逓倍手段は、夫々入力信号とその６
倍の周波数に逓倍するものであり、前記パターン発生手
段は、１：１のデューティ比の伝送クロック信号を発生
することを特徴とするものである。According to a third aspect of the present invention, in the digital signal transmission apparatus according to the first aspect, the data selecting means includes:
Converting the input parallel data signal having a 10-bit width into a transmission parallel data signal having a 2-bit width, wherein the data alignment means reproduces the transmission parallel data signal having a 2-bit width to have a 10-bit width; The first multiplying means and the second multiplying means respectively provide the input signal and its 6
The pattern generating means generates a transmission clock signal having a duty ratio of 1: 1.
【０００８】本願の請求項４の発明は、請求項３のディ
ジタル信号伝送装置において、伝送クロック信号は、論
理レベルの遷移に前後する期間において、２ビット幅の
伝送パラレルデータ信号のうち１ビットについては同一
の論理値を保持することを特徴とするものである。According to a fourth aspect of the present invention, in the digital signal transmission device according to the third aspect, the transmission clock signal is generated for one bit of a 2-bit transmission parallel data signal in a period before and after the transition of the logic level. Are characterized by holding the same logical value.
【０００９】本願の請求項５の発明は、SMPTE-125Mに規
定されたディジタル映像信号あるいはSMPTE-125Mに準拠
した形式をもつディジタル信号を伝送するディジタル信
号伝送装置であって、入力クロック信号を所定の整数倍
の周波数に逓倍する第１の逓倍手段と、前記入力クロッ
ク信号と前記第１の逓倍手段からの逓倍されたクロック
信号とを受け、入力パラレルデータ信号を選択する伝送
データ選択信号並びに前記入力クロック信号と位相の異
なる伝送クロック信号を発生するパターン発生手段と、
前記入力クロック信号と前記入力クロック信号に同期し
て入力される入力パラレルデータ信号から誤り検出デー
タ信号を生成するパリティ発生手段と、前記入力パラレ
ルデータ信号と前記誤り検出データ信号とを受け、前記
パターン発生手段の出力する伝送データ選択信号に基づ
いて前記入力パラレルデータ信号の一部あるいは前記誤
り検出データ信号を選択し、少なくとも２ビット幅の伝
送パラレルデータ信号として出力するデータ選択手段
と、前記パターン発生手段の出力する伝送クロック信号
と前記データ選択手段の出力する伝送パラレルデータ信
号とを伝送する伝送線路手段と、前記伝送線路手段を経
て伝送された前記伝送クロック信号を受け、伝送クロッ
ク信号を第１の逓倍手段による逓倍と同一倍の周波数に
逓倍し再生クロック信号を発生する第２の逓倍手段と、
前記伝送クロック信号と前記第２の逓倍手段からの再生
クロック信号を受け、入力クロック信号と同一周波数の
出力クロック信号を生成するクロック再生手段と、前記
再生クロック信号と前記伝送線路手段を経て伝送された
前記伝送パラレルデータ信号を受け、前記クロック再生
手段の出力する出力クロック信号に同期して出力パラレ
ルデータ信号を再生するデータ整列手段と、前記出力パ
ラレルデータ信号に含まれる誤り検出データ信号をもと
に伝送パラレルデータ信号の誤り検出あるいは誤り訂正
を行う誤り検出手段とを備えてなることを特徴とするも
のである。According to a fifth aspect of the present invention, there is provided a digital signal transmission apparatus for transmitting a digital video signal specified in SMPTE-125M or a digital signal having a format compliant with SMPTE-125M. A first multiplying means for multiplying the frequency to an integral multiple of a frequency, a transmission data selection signal for receiving the input clock signal and the multiplied clock signal from the first multiplying means, and selecting an input parallel data signal; Pattern generating means for generating a transmission clock signal having a different phase from the input clock signal;
Parity generating means for generating an error detection data signal from the input clock signal and an input parallel data signal input in synchronization with the input clock signal; and receiving the input parallel data signal and the error detection data signal; Data selection means for selecting a part of the input parallel data signal or the error detection data signal based on the transmission data selection signal output from the generation means and outputting the selected data as a transmission parallel data signal having at least a 2-bit width; Transmission line means for transmitting a transmission clock signal output from the transmission means and a transmission parallel data signal output from the data selection means; receiving the transmission clock signal transmitted via the transmission line means, The reproduction clock is multiplied to the same frequency as the multiplication by the multiplication means. A second multiplier means for generating items,
Clock transmission means for receiving the transmission clock signal and the reproduction clock signal from the second multiplication means and generating an output clock signal having the same frequency as the input clock signal, and transmitted through the reproduction clock signal and the transmission line means Data alignment means for receiving the transmitted parallel data signal and reproducing the output parallel data signal in synchronization with an output clock signal output from the clock reproduction means; and an error detection data signal included in the output parallel data signal. And error detecting means for detecting or correcting an error in the transmission parallel data signal.
【００１０】本願の請求項６の発明は、請求項５のディ
ジタル信号伝送装置において、前記データ選択手段は、
１０ビットの入力パラレルデータ信号を２ビットの伝送
パラレルデータ信号に変換するものであり、前記データ
整列手段は、２ビットの伝送パラレルデータ信号を１０
ビットに再生するものであり、前記第１の逓倍手段なら
びに第２の逓倍手段は、夫々入力信号を７倍の周波数に
逓倍するものであり、前記パターン発生手段は、４：３
のデューティ比の伝送クロック信号を発生することを特
徴とするものである。According to a sixth aspect of the present invention, in the digital signal transmission apparatus of the fifth aspect, the data selecting means includes:
The 10-bit input parallel data signal is converted into a 2-bit transmission parallel data signal, and the data alignment means converts the 2-bit transmission parallel data signal into a 10-bit transmission parallel data signal.
The first multiplying means and the second multiplying means multiply the input signal to a seven-fold frequency, respectively, and the pattern generating means comprises 4: 3
A transmission clock signal having a duty ratio of
【００１１】本願の請求項７の発明は、請求項５のディ
ジタル信号伝送装置において、前記データ選択手段は、
互いに同期した２系統の１０ビットの入力パラレルデー
タ信号を３ビットの伝送パラレルデータ信号に変換する
ものであり、前記データ整列手段は３ビットの伝送パラ
レルデータ信号を２系統の１０ビットに再生するもので
あり、前記第１の逓倍手段ならびに第２の逓倍手段は、
夫々入力信号を７倍の周波数に逓倍するものであり、前
記パターン発生手段は、４：３のデューティ比の伝送ク
ロック信号を発生することを特徴とするものである。According to a seventh aspect of the present invention, in the digital signal transmission apparatus according to the fifth aspect, the data selecting means includes:
The two-system 10-bit input parallel data signal synchronized with each other is converted into a 3-bit transmission parallel data signal, and the data alignment means reproduces the 3-bit transmission parallel data signal into two systems of 10 bits. Wherein the first multiplying means and the second multiplying means are
Each of the input signals is multiplied by 7 times the frequency, and the pattern generating means generates a transmission clock signal having a duty ratio of 4: 3.
【００１２】本願の請求項８の発明は、請求項２，３，
４，６，７のいずれか１項のディジタル信号伝送装置に
おいて、前記伝送線路手段は、４対無シールドツイスト
ペアケーブルによる伝送線路と、前記伝送線路の全ての
対を伝送インピーダンスの半分の抵抗値をもつ直列接続
された２つの終端抵抗で終端する終端手段と、前記２つ
の終端抵抗の接続点を交流的に接地する接地手段とを備
えることを特徴とするものである。The invention of claim 8 of the present application is the invention of claims 2, 3,
8. In the digital signal transmission device according to any one of 4, 6, and 7, the transmission line means includes a transmission line using a four-pair unshielded twisted pair cable, and a resistance value that is half the transmission impedance of all pairs of the transmission lines. And terminating means for terminating the connection point of the two terminating resistors with an AC ground at a connection point of the two terminating resistors.
【００１３】本願の請求項９の発明は、請求項２，３，
４，６のいずれか１項のディジタル信号伝送装置におい
て、前記伝送線路手段は、４対無シールドツイストペア
ケーブルによるる伝送線路と、前記伝送線路の全ての対
を伝送インピーダンスに略々等しい終端抵抗で終端する
終端手段と、前記４対無シールドツイストペアケーブル
のうちの特定の１対を通じて終端の有無を検出する終端
検出手段と、前記終端検出手段によって終端が無いこと
が検出された場合には伝送クロック信号ならびに伝送パ
ラレルデータ信号の発生を停止する信号停止手段と、前
記特定の１対を伝送線路の両端で交流的に接地する接地
手段とを備えることを特徴とするものである。The invention of claim 9 of the present application is the invention of claims 2 and 3
7. The digital signal transmission device according to claim 4, wherein the transmission line means includes a transmission line formed by a four-pair unshielded twisted pair cable, and a terminating resistor that substantially equals transmission impedance to all pairs of the transmission line. Terminating means for terminating; terminating means for detecting the presence or absence of a terminating state through a specific pair of the four pairs of unshielded twisted pair cables; and transmitting clock if the terminating means detects no terminating state. A signal stopping means for stopping generation of a signal and a transmission parallel data signal; and a grounding means for grounding the specific pair in an alternating current manner at both ends of the transmission line.
【００１４】本願の請求項１０の発明は、複数の接続ポ
ートを持つＬＡＮ用ハブ手段と、ツイストペアケーブル
によって伝送された信号を増幅するバッファアンプ手段
と、前記ＬＡＮ用ハブ手段の接続ポートならびに前記バ
ッファアンプ手段の出力端に夫々接続される出力ポート
を外部のデータポートと対応づけて接続するマルチプレ
クサ手段と、前記マルチプレクサ手段に対してその接続
関係を指示する通信手段と、を具備することを特徴とす
るものである。According to a tenth aspect of the present invention, there is provided a LAN hub means having a plurality of connection ports, a buffer amplifier means for amplifying a signal transmitted by a twisted pair cable, a connection port of the LAN hub means and the buffer. Multiplexer means for connecting output ports respectively connected to the output terminals of the amplifier means with external data ports, and communication means for instructing the multiplexer means of the connection relationship. Is what you do.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図７を用いて説明する。 （実施の形態１)図１，図２は実施の形態１における本
発明のディジタル信号伝送装置のブロック図である。大
きく分けて本発明のディジタル信号伝送装置は、送信部
101 、伝送ケーブル102 、受信部103 の３つの部分から
構成される。SMPTE-125M の信号はデータを伝送する１
０ビットパラレルの信号と、クロック信号を伝送するク
ロックとからなる。まず送信部101 において、レベル変
換器104 はSMPTE-125M に規定されたECL 信号をシング
ルエンドの論理信号に変換するものである。レベル変換
器104 で変換されたクロック信号は逓倍器105 に入力さ
れる。逓倍器105 は入力信号を５倍の周波数をもち、位
相同期したクロック信号に変換する第１の逓倍手段であ
る。パターン発生器106 は、逓倍器105 で生成した５逓
倍クロックと、逓倍される前のクロック信号から、伝送
クロック信号と、セレクタ107 , セレクタ108 に供給す
る選択信号を発生するパターン発生手段である。伝送ク
ロック信号は入力されたクロックと同一の周波数を持
ち、デューティ比及び位相の異なる信号であり、ドライ
バ109 に出力される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to FIGS. (Embodiment 1) FIGS. 1 and 2 are block diagrams of a digital signal transmission apparatus of the present invention in Embodiment 1. FIG. Broadly speaking, the digital signal transmission device of the present invention comprises a transmitting section.
101, a transmission cable 102, and a receiving unit 103. SMPTE-125M signal transmits data 1
It comprises a 0-bit parallel signal and a clock for transmitting a clock signal. First, in the transmitting unit 101, the level converter 104 converts an ECL signal specified in SMPTE-125M into a single-ended logic signal. The clock signal converted by the level converter 104 is input to the multiplier 105. The multiplier 105 is a first multiplier for converting an input signal into a clock signal having a frequency five times as high as a phase-synchronized clock signal. The pattern generator 106 is a pattern generating means for generating a transmission clock signal and a selection signal to be supplied to the selectors 107 and 108 from the quintuple clock generated by the multiplier 105 and the clock signal before being multiplied. The transmission clock signal is a signal having the same frequency as the input clock, different in duty ratio and phase, and output to the driver 109.
【００１６】レベル変換器104 からセレクタ107 へ５ビ
ット分のデータが送られる。セレクタ107 はパターン発
生器106 が発生する選択信号に従ってこの５ビット分の
データから１ビットを選び、ドライバ110 に出力するも
のである。選択信号を操作することによって、５ビット
のパラレル信号を１ビットのシリアル信号に変換するこ
とができる。Data of 5 bits is sent from the level converter 104 to the selector 107. The selector 107 selects one bit from the 5-bit data according to the selection signal generated by the pattern generator 106 and outputs it to the driver 110. By manipulating the selection signal, a 5-bit parallel signal can be converted to a 1-bit serial signal.
【００１７】同様にレベル変換器104 からセレクタ108
へ残りの５ビット分のデータが送られる。セレクタ108
は、選択信号に従って５ビット分のデータから１ビット
を選び、ドライバ111 に出力するものである。これらに
より、１０ビットのパラレルデータ信号が２ビットのパ
ラレルデータ信号に変換される。セレクタ107 , 108は
入力パラレルデータ信号を受け、伝送データ選択信号に
基づいて２ビット幅の伝送パラレル信号に変換するデー
タ選択手段を構成している。Similarly, the level converter 104 to the selector 108
The remaining five bits of data are sent to Selector 108
Selects one bit from data of 5 bits according to the selection signal and outputs it to the driver 111. Thus, a 10-bit parallel data signal is converted into a 2-bit parallel data signal. The selectors 107 and 108 constitute data selection means for receiving the input parallel data signal and converting it into a transmission parallel signal having a 2-bit width based on the transmission data selection signal.
【００１８】ドライバ109 , 110 , 111 は、伝送ケーブ
ルのインピーダンスに整合のとれたダンピング抵抗112
a, 112b, 112c, 112d, 112e, 112fを通じて、伝送ケー
ブル102 に束ねられた、ツイストペア線を差動ドライブ
するものである。伝送ケーブル102 は、伝送クロック信
号と、２ビットのパラレル信号、合計３ペアの信号を送
信部101 から、受信部103 に伝送する。The drivers 109, 110 and 111 are provided with damping resistors 112 matched to the impedance of the transmission cable.
a, 112b, 112c, 112d, 112e, 112f differentially drives the twisted pair wires bundled in the transmission cable 102. The transmission cable 102 transmits a transmission clock signal and a 2-bit parallel signal, a total of three pairs of signals, from the transmission unit 101 to the reception unit 103.
【００１９】次に受信部103 について図２を用いて説明
する。受信部103 では、伝送ケーブル102 の各ペアをそ
のインピーダンスに整合のとれた終端抵抗113a, 113b,
113c, 113d, 113e, 113fで終端する。各終端抵抗は伝送
ケーブルのインピーダンスの半分の抵抗値を持つ終端手
段である。コンデンサ114aは直列接続された終端抵抗11
3a, 113bの中点を交流的に受信部に接地する接地手段で
ある。コンデンサ114b, 114cについても同様である。Next, the receiving section 103 will be described with reference to FIG. In the receiving unit 103, each pair of the transmission cable 102 is connected to a terminating resistor 113a, 113b,
Terminate at 113c, 113d, 113e, 113f. Each terminating resistor is terminating means having a resistance value that is half the impedance of the transmission cable. The capacitor 114a is a terminating resistor 11 connected in series.
This is a grounding means for grounding the midpoint of 3a and 113b to the receiving section in an alternating manner. The same applies to the capacitors 114b and 114c.
【００２０】レシーバ115 は伝送クロック信号を受け、
逓倍器118 と、クロック再生器121に出力するものであ
る。逓倍器118 は送信部101 の逓倍器105 と同じ倍率で
ある５倍のクロックを生成する第２の逓倍手段である。
レシーバ116 , 117 は夫々シリアル化されたデータ信号
を受け、シフトレジスタ119 , 120 に出力するものであ
る。シフトレジスタ119 , 120 は５ビット長のシフトレ
ジスタであり、逓倍器118 の出力する、伝送クロック信
号の５倍の周波数のシフトパルスが供給され、レシーバ
116 , 117 からの信号をクロック毎に次段のフリップフ
ロップにシフトするものである。The receiver 115 receives the transmission clock signal,
The signal is output to a multiplier 118 and a clock regenerator 121. The multiplier 118 is a second multiplier for generating a clock having the same magnification as that of the multiplier 105 of the transmitting unit 101.
The receivers 116 and 117 receive the serialized data signals and output the data signals to the shift registers 119 and 120, respectively. The shift registers 119 and 120 are shift registers having a length of 5 bits, to which a shift pulse output from the multiplier 118 and having a frequency five times as high as that of the transmission clock signal is supplied.
The signals from 116 and 117 are shifted to the next-stage flip-flop every clock.
【００２１】クロック再生器121 は、伝送クロック信号
と、逓倍器118 の生成した５倍のクロックから、送信部
101 に外部から供給された入力クロックに相当するクロ
ック信号を再生するものである。ラッチ122 は、クロッ
ク再生器121 の出力するクロックのタイミングでシフト
レジスタ119 ，120 上のデータをラッチするものであ
る。シフトレジスタ119 ，120 及びラッチ122 は再生ク
ロック信号と転送パラレルデータ信号を受け、出力クロ
ック信号に同期して出力パラレル信号を再生するデータ
並列手段を構成している。ラッチ122 からは１０ビット
のパラレルデータ信号を得られる。レベル変換器123
は、クロック再生器121 とラッチ122 の出力を再びSMPT
E-125Mに規定されたECL 信号に変換するものである。The clock regenerator 121 converts the transmission clock signal and the quintuple clock generated by the multiplier 118 into a transmitting unit.
101 reproduces a clock signal corresponding to an input clock supplied from the outside. The latch 122 latches the data on the shift registers 119 and 120 at the timing of the clock output from the clock regenerator 121. The shift registers 119 and 120 and the latch 122 constitute a data parallel means for receiving the reproduced clock signal and the transfer parallel data signal and reproducing the output parallel signal in synchronization with the output clock signal. From the latch 122, a 10-bit parallel data signal can be obtained. Level translator 123
Changes the output of the clock regenerator 121 and the latch 122 to SMPT again.
It converts to ECL signal specified in E-125M.
【００２２】次に本実施の形態の動作についてタイムチ
ャートを用いて説明する。図３(a)〜(s) は、図１，図
２のブロック図のａ〜ｓの各部の信号を示すタイムチャ
ートである。(a) は送信部101 に入力されるSMPTE-125M
ディジタル信号のクロック信号であり、(b) は送信部10
1 に入力されるSMPTE-125Mディジタル信号のデータ信号
である。逓倍器105 ではこのクロック信号を５逓倍して
５逓倍クロック信号(c) を生成する。パターン発生器10
6 ではクロック信号(a) と(c) から、セレクタ107 に供
給する５相の選択信号(d) ，(e) ，(f) ，(g) ，(h)
と、セレクタ108に供給する５相の選択信号(i) ，(j)
，(k) ，(l) ，(m) とを発生する。セレクタ107 とセ
レクタ108 ではパターン発生器106 からの選択信号とレ
ベル変換器104 からのパラレルデータを選択し、シリア
ル化されたデータ信号(n) と(o) を出力する。パターン
発生器106 では又、入力クロックと同一周波数で逓倍数
を整数比、例えば３：２に分割したデューティ比を持つ
伝送クロック信号として、(p)を生成する。伝送ケーブ
ル102 では、これらの信号(n) ，(o) ，(p) を伝送す
る。Next, the operation of this embodiment will be described with reference to a time chart. FIGS. 3 (a) to 3 (s) are time charts showing signals of respective parts a to s in the block diagrams of FIGS. (a) is the SMPTE-125M input to the transmitter 101.
(B) is a clock signal of a digital signal,
1 is the data signal of the SMPTE-125M digital signal input. The multiplier 105 multiplies the clock signal by 5 to generate a 5-multiplied clock signal (c). Pattern generator 10
In FIG. 6, five-phase selection signals (d), (e), (f), (g), and (h) are supplied from the clock signals (a) and (c) to the selector 107.
And five-phase selection signals (i) and (j) supplied to the selector 108.
, (K), (l), and (m). The selectors 107 and 108 select the selection signal from the pattern generator 106 and the parallel data from the level converter 104, and output serialized data signals (n) and (o). The pattern generator 106 also generates (p) as a transmission clock signal having the same frequency as the input clock and a duty ratio obtained by dividing the multiplier by an integer ratio, for example, 3: 2. The transmission cable 102 transmits these signals (n), (o), and (p).
【００２３】受信部103 では、逓倍器118 によって伝送
クロック信号(p) から送信部の逓倍器105 と同じく５逓
倍のクロック信号(q) を生成する。送信部101 に入力さ
れるクロック信号と、伝送クロック信号は同じ周波数で
あるが、伝送クロック信号のデューティ比を３：２とす
ることで、伝送クロック信号(p) の変化点を受信部で逓
倍されたクロック信号(q) の立上りエッジに合わせるこ
とができる。このため、逓倍する際に伝送クロック信号
の両エッジを容易に利用することができる。又、伝送ク
ロック信号を独立したペアで伝送するため、クロック信
号をデータ信号と多重して伝送する場合に比べ、パター
ンピークシフトの影響を受けにくくすることができる。In the receiving unit 103, a clock signal (q) which is multiplied by 5 as in the multiplier 105 of the transmitting unit is generated from the transmission clock signal (p) by the multiplier 118. The clock signal input to the transmission unit 101 and the transmission clock signal have the same frequency, but by setting the duty ratio of the transmission clock signal to 3: 2, the changing point of the transmission clock signal (p) is multiplied by the reception unit. It can be adjusted to the rising edge of the clock signal (q). Therefore, when multiplying, both edges of the transmission clock signal can be easily used. Further, since the transmission clock signal is transmitted as an independent pair, the influence of the pattern peak shift can be reduced as compared with the case where the clock signal is multiplexed with the data signal and transmitted.
【００２４】クロック再生器121 では、逓倍されたクロ
ック信号(q) と、伝送クロック信号(p) から、入力クロ
ックと同一周波数の出力クロック信号(r) を再生する。
ラッチ122 では、この出力クロック信号でシフトレジス
タ119 ，120 のデータをラッチすることで、もとの１０
ビットのパラレルデータ信号(s) を得る。The clock regenerator 121 reproduces an output clock signal (r) having the same frequency as the input clock from the multiplied clock signal (q) and the transmission clock signal (p).
The latch 122 latches the data in the shift registers 119 and 120 with this output clock signal, thereby obtaining the original 10 bits.
The bit parallel data signal (s) is obtained.
【００２５】尚この実施の形態では、SMPTE-125Mによる
ディジタル映像信号を３対のツイストペアケーブルで伝
送するようにした例について示しているが、ディジタル
映像信号に限らず、これと同一形式を持つ他の信号を伝
送する場合にも適用することができる。このように、SM
PTE-125M 規格により、又はこれに準じて送られてきた
１１対のディジタル信号を、３対のツイストペア線だけ
で伝送することができる。伝送する信号は逓倍されるた
め、SMPTE-125Mのクロック周波数である27MHzから５倍
の135MHzに高くなるが、近年ローカルエリアネットワー
ク用に広く利用されるカテゴリ５の無シールドツイスト
ペアケーブルを利用すれば、高価な同軸ケーブルを使用
することなく伝送することが可能である。In this embodiment, an example is shown in which a digital video signal by SMPTE-125M is transmitted through three pairs of twisted pair cables. Can be applied to the case of transmitting the signal of Thus, SM
Eleven pairs of digital signals transmitted according to or according to the PTE-125M standard can be transmitted over only three twisted pairs. Since the signal to be transmitted is multiplied, the clock frequency of SMPTE-125M increases from 27 MHz to 135 MHz, which is five times higher.However, if a category 5 unshielded twisted pair cable widely used in recent years for local area networks is used, Transmission is possible without using expensive coaxial cables.
【００２６】（実施の形態２)図４，図５は実施の形態
２における本発明のディジタル信号伝送装置のブロック
図であり、実施の形態１と同じく送信部301 、伝送ケー
ブル102 、受信部302から構成される。尚実施の形態１
と同じ動作を行う構成要素については同一番号を付して
説明を省略する。(Embodiment 2) FIGS. 4 and 5 are block diagrams of a digital signal transmission apparatus according to a second embodiment of the present invention. As in Embodiment 1, a transmission unit 301, a transmission cable 102, and a reception unit 302 are provided. Consists of Embodiment 1
Components that perform the same operations as those described above are denoted by the same reference numerals, and description thereof is omitted.
【００２７】実施の形態２において、逓倍器303 及び逓
倍器305 は夫々入力されたクロック信号を６逓倍する第
１，第２の逓倍手段である。パターン発生器304 はセレ
クタ107 , 108 に出力する伝送データ選択信号及び伝送
クロック信号を発生するパターン発生手段であり、後述
するようにパターン選択信号のうちのいずれかのタイミ
ングを他の信号より長くしておく。又クロック発生器30
6 の動作も実施の形態１とは異なる。又、シフトレジス
タ307 が６逓倍のクロックに対応して段数が１段増え、
６段のシフトレジスタとなっている。In the second embodiment, the multiplier 303 and the multiplier 305 are first and second multipliers for respectively multiplying the input clock signal by six. The pattern generator 304 is a pattern generating means for generating a transmission data selection signal and a transmission clock signal to be output to the selectors 107 and 108, and makes one of the pattern selection signals longer than other signals as described later. Keep it. Clock generator 30
6 is also different from the first embodiment. Also, the shift register 307 increases the number of stages by one in response to the clock multiplied by six,
The shift register has six stages.
【００２８】次に実施の形態２の動作についてタイムチ
ャートを用いて説明する。図６(a)〜(r) は、図４，図
５のブロック図の各部ａ〜ｒの信号を示す波形図であ
る。まず入力クロック信号(a) はレベル変換器104 を通
じて入力され、逓倍器303 で６逓倍されクロック信号
(c) となる。パターン発生器304 はセレクタ107 に対し
て選択信号(d) 〜(h) を出力し、セレクタ108 に対して
選択信号(i) 〜(m) を出力する。選択信号(i) 〜(m) の
中には信号(f) , (m) のように他の２倍のパルス幅を持
つ選択信号を含んでいる。その結果、シリアル化された
信号(n) 、(o) には同じ値が連続する部分が現れる。Next, the operation of the second embodiment will be described with reference to a time chart. FIGS. 6 (a) to 6 (r) are waveform diagrams showing signals of the respective parts a to r in the block diagrams of FIGS. First, the input clock signal (a) is input through the level converter 104, and is multiplied by 6 in the multiplier 303 to generate the clock signal.
(c). The pattern generator 304 outputs selection signals (d) to (h) to the selector 107 and outputs selection signals (i) to (m) to the selector 108. The selection signals (i) to (m) include selection signals having other double pulse widths, such as signals (f) and (m). As a result, the serialized signals (n) and (o) have portions where the same value continues.
【００２９】同時にパターン発生器304 は伝送クロック
信号(p) をこのシリアル化されたデータ信号の同じ値が
連続する部分に変化点が現れるように変化させる。伝送
クロック信号は入力されたクロックと同一の周波数を持
ち、デューティ比及び位相の異なる信号であり、ドライ
バ109 に出力される。これにより、伝送ケーブル102に
よって伝送される信号(n) 、(o) 、(p) が同時に変化す
る数の最大が２に制限される。これにより実施の形態１
の場合に比べてシリアル化するためのクロック周波数は
２０％上昇するが、同時変化の数を制限できるので、ド
ライバ109 、110 、111 で発生するノイズを低減するこ
とができる。特にドライバをCMOS構造で形成する場合
に、３つのドライバをモノリシックに集積する際に有利
である。又、伝送ケーブル102 から輻射される電磁的な
ノイズを低減するのにも有効である。At the same time, the pattern generator 304 changes the transmission clock signal (p) so that a change point appears at a portion where the same value of the serialized data signal continues. The transmission clock signal is a signal having the same frequency as the input clock, different in duty ratio and phase, and output to the driver 109. This limits the maximum number of simultaneously changing signals (n), (o), and (p) transmitted by the transmission cable 102 to two. Thus, the first embodiment
Although the clock frequency for serialization is increased by 20% as compared with the case of (1), the number of simultaneous changes can be limited, so that the noise generated in the drivers 109, 110 and 111 can be reduced. This is particularly advantageous when the three drivers are monolithically integrated when the drivers are formed in a CMOS structure. It is also effective in reducing electromagnetic noise radiated from the transmission cable 102.
【００３０】図５に示すように受信部302 では、伝送ク
ロック信号(p) を逓倍器305 で６逓倍する。そして伝送
クロック信号(p) を同一の値を保持する段からのパラレ
ル出力信号線を除いたシフトレジスタ307 と、同一の値
を保持する段そのものを除いたシフトレジスタ308 に供
給する。ラッチ122 ではクロック再生器306 の出力する
再生クロック（伝送クロック信号と同じ位相関係) のタ
イミングでシフトレジスタの値をラッチし、シリアル−
パラレル変換を行い、もとの１０ビットパラレル信号を
得る。As shown in FIG. 5, in the receiving section 302, the transmission clock signal (p) is multiplied by 6 by a multiplier 305. Then, the transmission clock signal (p) is supplied to the shift register 307 excluding the parallel output signal line from the stage holding the same value and to the shift register 308 excluding the stage itself holding the same value. The latch 122 latches the value of the shift register at the timing of the reproduction clock (the same phase relationship as the transmission clock signal) output from the clock regenerator 306, and
Parallel conversion is performed to obtain an original 10-bit parallel signal.
【００３１】上記のように、実施の形態２では６倍の逓
倍クロックを用い、伝送されるデータとクロック信号の
関係を同時変化する数を制限するように選ぶことで、ド
ライバの集積化に好適で、しかも伝送ケーブルからの輻
射ノイズの少ないディジタル信号伝送装置を実現するこ
とができる。As described above, in the second embodiment, a 6-times multiplied clock is used, and the relationship between the transmitted data and the clock signal is selected so as to limit the number of simultaneous changes, which is suitable for driver integration. In addition, a digital signal transmission device with less radiation noise from the transmission cable can be realized.
【００３２】（実施の形態３)図７，図８は実施の形態
３における本発明のディジタル信号伝送装置のブロック
図であり、実施の形態１と同じく送信部501 、伝送ケー
ブル102 、受信部502から構成される。なお実施の形態
１と同じ動作を行う構成要素については同一番号を付し
て説明を省略する。(Embodiment 3) FIGS. 7 and 8 are block diagrams of a digital signal transmission apparatus according to the present invention in Embodiment 3, in which a transmitting section 501, a transmission cable 102, and a receiving section 502 are provided as in Embodiment 1. Consists of Components that perform the same operations as in the first embodiment are given the same numbers, and descriptions thereof are omitted.
【００３３】送信部501 の逓倍器503 では、入力クロッ
クを７倍に逓倍する。パターン発生器504 は入力クロッ
クと、逓倍器503 の出力する７逓倍クロックから７相の
選択信号をセレクタ506 、507 に供給する。パリティ発
生器505 ではレベル変換器の出力する１０ビットのパラ
レルデータを、 Ｘ4 ＋Ｘ3 ＋１ あるいは Ｘ4 ＋Ｘ＋１ などの４次の生成多項式で除した剰余を４ビットのパリ
ティデータとして２ビットづつセレクタ506 , 507に出
力する。The multiplier 503 of the transmitting section 501 multiplies the input clock by a factor of seven. The pattern generator 504 supplies selection signals of seven phases to the selectors 506 and 507 from the input clock and the 7-multiplied clock output from the multiplier 503. In the parity generator 505, the remainder obtained by dividing the 10-bit parallel data output from the level converter by a fourth-order generator polynomial such as X 4 + X 3 +1 or X 4 + X + 1 is selected as 4-bit parity data by a 2-bit selector 506. , 507.
【００３４】セレクタ506 では、レベル変換器104 から
の５ビットと、パリティ発生器505からの２ビット、合
計７ビットのデータをパターン発生器504 から供給され
る選択信号に従って選択し順次シリアル化する。セレク
タ507 についても同様である。パターン発生器504 で
は、入力クロック及びこれを７逓倍したクロックから伝
送クロック信号を生成する。伝送クロック信号は実施の
形態１と同様に、受信部502 の逓倍器508 において伝送
クロック信号の両エッジを使えるように、伝送クロック
信号のデューティ比を４：３とする。The selector 506 selects a total of 7 bits, that is, 5 bits from the level converter 104 and 2 bits from the parity generator 505 in accordance with a selection signal supplied from the pattern generator 504, and serializes the data. The same applies to the selector 507. The pattern generator 504 generates a transmission clock signal from the input clock and a clock obtained by multiplying the input clock by seven. As in the first embodiment, the duty ratio of the transmission clock signal is set to 4: 3 so that both edges of the transmission clock signal can be used in the multiplier 508 of the receiving unit 502 as in the first embodiment.
【００３５】受信部502 では、逓倍器508 で伝送クロッ
ク信号を７逓倍し、シフトレジスタ510 、511 に供給す
る。シフトレジスタ510 ，511 は夫々７段で、合計１４
ビットのデータをラッチ512 に入力する。クロック再生
器509 では伝送クロック信号と、逓倍器508 からもとの
クロック信号を再生する。ラッチ512 では、クロック再
生器509 の出力する再生クロック信号のタイミングで１
４ビットのデータをラッチする。ラッチされた１４ビッ
トのデータは、送信部501 が外部から入力されたパラレ
ルデータ１０ビット分と、パリティ発生器505 が生成し
たパリティデータ４ビット分に分けて出力される。In the receiving section 502, the transmission clock signal is multiplied by 7 by a multiplier 508 and supplied to shift registers 510 and 511. The shift registers 510 and 511 each have seven stages, for a total of 14 stages.
The bit data is input to the latch 512. The clock regenerator 509 reproduces the transmission clock signal and the original clock signal from the multiplier 508. In the latch 512, the timing of the reproduced clock signal output from the clock
Latch 4-bit data. The latched 14-bit data is divided into 10 bits of parallel data input from the outside by the transmitting unit 501 and 4 bits of parity data generated by the parity generator 505 and output.
【００３６】エラー検出器513 は、ラッチ512 の出力す
るデータ部１０ビットとパリティ部４ビットを連結した
１４ビットのデータを、送信部501 のパリティ発生器50
5 で使ったものと同じ生成多項式で除し、その剰余のパ
ターンから１０ビットの訂正データを発生する。エラー
訂正器514 では、ラッチ512 の出力するデータ部１０ビ
ットのデータと、エラー検出器513 の出力する１０ビッ
トの訂正データをビット単位で排他的論理和をとること
によって、ビット誤りの訂正された１０ビットのデータ
を出力する。ここでデータ検出器513 , エラー訂正器５
１４は、パラレルデータ信号に含まれる誤り検出データ
信号を基にして伝送パラレルデータの信号の誤り検出又
は誤り訂正を行う誤り検出手段を構成している。The error detector 513 outputs the 14-bit data obtained by concatenating the 10-bit data part output from the latch 512 and the 4-bit parity part to the parity generator 50 of the transmission unit 501.
Divide by the same generator polynomial used in step 5, and generate 10-bit corrected data from the remainder pattern. The error corrector 514 corrects the bit error by taking the exclusive OR of the 10-bit data output from the latch 512 and the 10-bit corrected data output from the error detector 513 in bit units. Outputs 10-bit data. Here, the data detector 513 and the error corrector 5
An error detecting unit 14 performs error detection or error correction of the transmission parallel data signal based on the error detection data signal included in the parallel data signal.
【００３７】上記のように実施の形態３では送信部にお
いて１０ビットのデータに対して、４ビットのパリティ
データを付加して伝送することによって、例えば伝送ケ
ーブル102 上で発生した１ビットの誤りを発見し、これ
を訂正することができる。尚ここではパリティビットを
４ビットとしてしているが、更にパリティビットは４ビ
ットに限らず任意のビットに選択することができること
はいうまでもない。As described above, in the third embodiment, the transmitting unit adds 4-bit parity data to the 10-bit data and transmits the data, so that a 1-bit error generated on the transmission cable 102 can be eliminated. You can discover and correct this. Although the parity bits are set to 4 bits here, it goes without saying that the parity bits are not limited to 4 bits and can be selected to any bits.
【００３８】（実施の形態４)図９，図１０は実施の形
態４における本発明のディジタル信号伝送装置のブロッ
ク図である。本実施の形態のデジタル信号伝送装置は、
実施の形態１と同じく送信部601 、伝送ケーブル602 、
受信部603 から構成される。送信部601 は、２系統のSM
PTE-125Mの入力を持ち、夫々レベル変換器604 、605 に
入力される。これら２系統の入力はクロック単位で互い
に同期しているものとする。従って一方のみの入力クロ
ック信号を用い、逓倍器606 では入力されたクロック信
号を７逓倍する。パターン発生器607 では、入力クロッ
ク信号と逓倍器606 の出力する７逓倍されたクロック信
号から、３系統の７相の選択信号を生成する。パリティ
発生器608 では、レベル変換器604 、605 から出力され
る合計２０ビットのデータを受け、１ビットの偶数パリ
ティあるいは奇数パリティを計算する。(Embodiment 4) FIGS. 9 and 10 are block diagrams of a digital signal transmission apparatus according to the present invention in Embodiment 4. FIG. The digital signal transmission device according to the present embodiment includes:
As in the first embodiment, the transmission unit 601, the transmission cable 602,
It comprises a receiving unit 603. The transmitting unit 601 has two SMs
It has an input of PTE-125M and is input to level converters 604 and 605, respectively. It is assumed that these two inputs are synchronized with each other in clock units. Therefore, only one input clock signal is used, and the multiplier 606 multiplies the input clock signal by seven. The pattern generator 607 generates three systems of seven-phase selection signals from the input clock signal and the multiplied clock signal output from the multiplier 606. The parity generator 608 receives a total of 20 bits of data output from the level converters 604 and 605, and calculates 1-bit even parity or odd parity.
【００３９】セレクタ609 では、レベル変換器604 の出
力する１０ビットのうち７ビットを受ける。セレクタ61
0 では、レベル変換器604 の出力する１０ビットのうち
３ビットと、パリティ発生器608 の出力する１ビット
と、レベル変換器605 の出力する１０ビットのうち３ビ
ット、合計７ビットを受ける。セレクタ611 では、レベ
ル変換器605 の出力する１０ビットのうち７ビットを受
ける。そして各セレクタ609 〜611 は夫々パターン発生
器607 の出力する三相の選択信号に従って入力をシリア
ル化する。The selector 609 receives 7 bits out of the 10 bits output from the level converter 604. Selector 61
In the case of 0, 3 bits out of 10 bits output from the level converter 604, 1 bit output from the parity generator 608, and 3 bits out of 10 bits output from the level converter 605 receive a total of 7 bits. Selector 611 receives 7 bits out of 10 bits output from level converter 605. Each of the selectors 609 to 611 serializes the input according to the three-phase selection signal output from the pattern generator 607.
【００４０】パターン発生器607 では、逓倍器503 で７
逓倍を行う実施の形態３と同様に、入力クロックと同一
周波数で４：３のデューティ比をもつ伝送クロック信号
を生成する。In the pattern generator 607, 7
As in the third embodiment for performing multiplication, a transmission clock signal having the same frequency as the input clock and a duty ratio of 4: 3 is generated.
【００４１】ドライバ612 では伝送クロック信号を、ド
ライバ613 , 614 , 615 では夫々セレクタ613 ，614 ，
615 によってシリアル化されたデータを入力とし、伝送
ケーブル602 のインピーダンスに整合のとれたダンピン
グ抵抗616a，616b，616c，616d，616e，616f，616g，61
6hを通じて、伝送ケーブル602 に束ねられたツイストペ
ア線を差動ドライブする。伝送ケーブル602 は、伝送ク
ロック信号と、３ビットの伝送パラレル信号、合計４ペ
アの信号を送信部601 から、受信部603 に伝送する。The driver 612 uses the transmission clock signal, and the drivers 613, 614, 615 select the selectors 613, 614, 614, respectively.
The data serialized by the 615 is used as an input, and the damping resistors 616a, 616b, 616c, 616d, 616e, 616f, 616g, and 61 matched to the impedance of the transmission cable 602.
Through 6h, the twisted pair wires bundled in the transmission cable 602 are differentially driven. The transmission cable 602 transmits a transmission clock signal and a 3-bit transmission parallel signal, a total of four pairs of signals, from the transmission unit 601 to the reception unit 603.
【００４２】一方受信部603 では、図１０に示すよう
に、伝送ケーブル602 の各ペアをそのインピーダンスに
整合のとれた終端抵抗617a，617b，617c，617d，617e，
617f，617g，617hで終端する。夫々の終端抵抗の中点を
コンデンサ618a，618b，618c，618dで交流的に接地す
る。On the other hand, in the receiving section 603, as shown in FIG. 10, each pair of the transmission cable 602 is connected to a terminating resistor 617a, 617b, 617c, 617d, 617e,
Terminate at 617f, 617g, 617h. The midpoint of each terminating resistor is AC grounded by capacitors 618a, 618b, 618c, 618d.
【００４３】レシーバ619 では伝送クロック信号を受
け、逓倍器623 と、クロック再生器624 に出力する。逓
倍器623 では伝送クロック信号を送信部601 の逓倍器60
6 と同じく７逓倍する。The receiver 619 receives the transmission clock signal and outputs it to the multiplier 623 and the clock regenerator 624. The multiplier 623 converts the transmission clock signal into the multiplier 60 of the transmitter 601.
Multiply by 7 as with 6.
【００４４】レシーバ620 ，621 ，622 では夫々シリア
ル化されたデータ信号を受け、シフトレジスタ625 ，62
6 ，627 に出力する。シフトレジスタ625 ，626 ，627
は夫々７段のフリップフロップから構成され、逓倍器62
3 の出力する７逓倍されたクロックで保持データをシフ
トしていく。The receivers 620, 621, and 622 receive the serialized data signal, respectively, and shift registers 625, 62
Output to 6,627. Shift registers 625, 626, 627
Are each composed of seven stages of flip-flops,
The held data is shifted by the 7-multiplied clock output from 3.
【００４５】クロック再生器624 では、伝送クロック信
号と、逓倍器623 からの７逓倍されたクロック信号か
ら、送信部601 へ入力されたクロックと同一周波数、及
びデューティ比のクロック信号を再生する。ラッチ628
では、クロック再生器624 で再生されたクロックのタイ
ミングでシフトレジスタ625 ，626 ，627 上のデータを
ラッチし、合計２１ビットのパラレルデータを得る。The clock regenerator 624 regenerates a clock signal having the same frequency and duty ratio as the clock input to the transmission unit 601 from the transmission clock signal and the clock signal multiplied by 7 from the multiplier 623. Latch 628
Then, the data on the shift registers 625, 626, and 627 are latched at the timing of the clock reproduced by the clock regenerator 624 to obtain a total of 21 bits of parallel data.
【００４６】パリティ発生器629 では、ラッチされた２
１ビットのパリティを演算する。伝送上、エラーが発生
しなければ、送信部601 で付加されたパリティデータに
よって、このパリティ発生器629 で演算した結果得られ
るパリティは常に同じ値となる。ところが、例えば伝送
ケーブル602 上でエラーが発生した場合は、異なる値を
とるため、エラーの発生を知ることができる。In the parity generator 629, the latched 2
Calculate 1-bit parity. If no error occurs in transmission, the parity data obtained by the parity generator 629 always has the same value by the parity data added by the transmission unit 601. However, for example, when an error occurs on the transmission cable 602, a different value is used, so that the occurrence of the error can be known.
【００４７】レベル変換器630 ，631 ではラッチ628 か
ら出力される各１０ビットのデータをふたたび SMPTM-1
25M に規定されるECL 信号に変換し、出力する。In the level converters 630 and 631, the 10-bit data output from the latch 628 is re-input to the SMPTM-1
Convert to ECL signal specified in 25M and output.
【００４８】上記のように実施の形態４では、クロック
単位で同期した２系統のSMPTE-125M準拠のディジタル信
号を４対のツイストペアケーブルで伝送することができ
る。これにより、通常の飛び越し走査の２倍のデータ量
をもつ順次走査のディジタル映像の伝送に好適なディジ
タル信号伝送装置を実現することができる。As described above, in the fourth embodiment, two SMPTE-125M compliant digital signals synchronized in clock units can be transmitted over four twisted pair cables. As a result, it is possible to realize a digital signal transmission apparatus suitable for transmitting a progressively scanned digital video having a data amount twice as large as that of the normal interlaced scanning.
【００４９】（実施の形態５)図１１は実施の形態５に
おける本発明のディジタル信号伝送装置の部分ブロック
図である。送信部701 と、受信部703 を接続する伝送ケ
ーブル702 のうち１ペアは、送信部701 からみて、受信
部703 が接続されていることを認識するために用いら
れ、残り３ペアは伝送クロック信号ならびに伝送データ
の伝送に用いられる。伝送ケーブル702 の中の１ペア
は、受信部703 において終端抵抗704a，704bで終端され
るが、このペアでは信号を伝送しないためレシーバには
接続されない。送信部701 においては、このペアの一端
はダンピング抵抗713 を経てトランジスタ708 のコレク
タに、もう一端はダンピング抵抗714 を介してグランド
に接続されている。トランジスタ705 ，706 ，707 はそ
のベースがトランジスタ708 のコレクタとベースに互い
に接続されており、カレントミラー回路を構成してい
る。トランジスタ708 とダンピング抵抗713 , 714 は終
端の有無を検出する終端検出手段を構成しており、トラ
ンジスタ705 〜707 は終端がないことが検出された場合
に、伝送クロック信号並びに伝送パラレルデータ信号の
発生を停止する信号停止手段を構成している。(Embodiment 5) FIG. 11 is a partial block diagram of a digital signal transmission apparatus of the present invention in Embodiment 5. One pair of the transmission cable 702 connecting the transmitting unit 701 and the receiving unit 703 is used for recognizing that the receiving unit 703 is connected from the viewpoint of the transmitting unit 701, and the other three pairs are used for transmitting the transmission clock signal. Also used for transmission of transmission data. One pair in the transmission cable 702 is terminated by terminating resistors 704a and 704b in the receiving unit 703, but is not connected to a receiver because this pair does not transmit a signal. In the transmitting section 701, one end of this pair is connected to the collector of the transistor 708 via a damping resistor 713, and the other end is connected to ground via a damping resistor 714. The bases of the transistors 705, 706, 707 are connected to the collector and the base of the transistor 708, respectively, to form a current mirror circuit. The transistor 708 and the damping resistors 713 and 714 constitute termination detection means for detecting the presence or absence of termination. The transistors 705 to 707 generate the transmission clock signal and the transmission parallel data signal when the termination is detected. Signal stop means for stopping the operation.
【００５０】さて送信部701 と受信部703 が伝送ケーブ
ル702 で接続されている場合には、トランジスタ708 の
コレクタは、ダンピング抵抗713 ，伝送ケーブル702 ，
終端抵抗704a，704b，伝送ケーブル702 ，ダンピング抵
抗714 を通じて直流的にグランドに接続される。これに
より、トランジスタ705 ，706 ，707 はオン状態にな
り、夫々のコレクタから、ドライバ715 ，716 ，717 に
電源が供給される。When the transmitting unit 701 and the receiving unit 703 are connected by the transmission cable 702, the collector of the transistor 708 is connected to the damping resistor 713, the transmission cable 702,
DC is connected to the ground through the terminating resistors 704a and 704b, the transmission cable 702, and the damping resistor 714. As a result, the transistors 705, 706, and 707 are turned on, and power is supplied to the drivers 715, 716, and 717 from their respective collectors.
【００５１】送信部701 と受信部703 が伝送ケーブル70
2 で接続されておらず、送信部701の出力が開放されて
いる場合には、トランジスタ708 には電流が流れず、ト
ランジスタ705 ，706 ，707 はオフ状態になり、ドライ
バ715 ，716 ，717 への電源の供給が遮断される。The transmitting unit 701 and the receiving unit 703 are
2 and the output of the transmitting unit 701 is open, no current flows through the transistor 708, the transistors 705, 706, and 707 are turned off, and the driver 715, 716, 717 is turned off. Power supply is shut off.
【００５２】送信部701 と、受信部703 が接続されてい
ない状態でドライバ715 ，716 ，717 が信号を出力する
と、不要な電磁輻射の原因となる。上記のように実施の
形態５では送信部701 と受信部703 が伝送ケーブル702
で接続されていない場合には、送信部701 内のドライバ
715 ，716 ，717 への電源供給が断たれるため、信号の
出力が抑制され、不要な電磁輻射を防ぐことができる。When the drivers 715, 716, and 717 output signals while the transmitting unit 701 and the receiving unit 703 are not connected, unnecessary electromagnetic radiation is caused. As described above, in the fifth embodiment, the transmission unit 701 and the reception unit 703
If the connection is not established with the
Since the power supply to 715, 716, and 717 is cut off, signal output is suppressed, and unnecessary electromagnetic radiation can be prevented.
【００５３】尚上記の説明ではドライバへの電源供給を
断つ手段としてカレントミラー回路を使ったが、リレー
なども利用することができる。In the above description, the current mirror circuit is used as a means for cutting off the power supply to the driver, but a relay or the like may be used.
【００５４】（実施の形態６)図１２は実施の形態６に
おける本発明のディジタル信号伝送装置のブロック図で
ある。図１２において801 はマルチポートバッファード
リピータであり、コンピュータ810 ，813 や、VTR 808
，811 からのケーブルが接続されるデータポートA1,A
2,A3,A4 と設定端末807 が接続される通信ポートC1を持
っている。(Embodiment 6) FIG. 12 is a block diagram of a digital signal transmission apparatus according to the present invention in Embodiment 6. In FIG. 12, reference numeral 801 denotes a multiport buffer repeater, which includes computers 810 and 813 and a VTR 808.
Ports A1 and A1 to which cables from, 811 are connected
It has a communication port C1 to which 2, A3, A4 and the setting terminal 807 are connected.
【００５５】マルチポートバッファードリピータ801 の
内部には、マルチプレクサ802 と、ＬＡＮ用ハブ（ＬＡ
Ｎ ＨＵＢ）803 と、バッファアンプ804 、805 と通信
ポート806 が設けられる。マルチプレクサ802 は、デー
タポートA1,A2,A3,A4 の夫々を、ＬＡＮ用ハブ803 のポ
ートB1,B2,B3,B4 のいずれか、あるいはバッファアンプ
の入力B5,B7 、あるいはバッファアンプの出力B6,B8 に
接続する。このマルチプレクサ802 の接続関係は、通信
ポート806 を通じて、設定端末807 からの指示に従って
決定される。Inside the multiport buffer repeater 801, a multiplexer 802 and a LAN hub (LA)
NUB) 803, buffer amplifiers 804 and 805, and a communication port 806. The multiplexer 802 connects each of the data ports A1, A2, A3, A4 to one of the ports B1, B2, B3, B4 of the LAN hub 803, the input B5, B7 of the buffer amplifier, or the output B6, Connect to B8. The connection relationship of the multiplexer 802 is determined according to an instruction from the setting terminal 807 via the communication port 806.
【００５６】図8 においては、データポートA1とA3には
夫々コンピュータ810 と813 が接続されており、これら
のコンピュータは相互にＬＡＮ用ハブ803 を通じてLAN
接続されなければならない。In FIG. 8, computers 810 and 813 are connected to data ports A1 and A3, respectively, and these computers communicate with each other via a LAN hub 803.
Must be connected.
【００５７】データポートA2には、VTR 808 が送信部80
9 を通じて接続されている。VTR 808 はSMPTE-125M規格
のディジタル映像信号を出力し、送信部809 では前述し
た各実施の形態において説明したように、これをLAN ケ
ーブルで伝送できる信号形態に変換する。送信部809 の
出力はバッファアンプ804 あるいは805 の入力に接続さ
れなければならない。A VTR 808 is connected to the data port A2 by the transmitting unit 80.
Connected through 9. The VTR 808 outputs a digital video signal of the SMPTE-125M standard, and the transmitting unit 809 converts the digital video signal into a signal form that can be transmitted via a LAN cable, as described in each of the above embodiments. The output of the transmitting section 809 must be connected to the input of the buffer amplifier 804 or 805.
【００５８】データポートA4には、受信部812 を通じて
VTR 811 が接続されている。受信部812 では、前述した
各実施の形態で説明したようにLAN 用ケーブルで伝送さ
れてきたディジタル映像信号を、SMPTE-125M規格のディ
ジタル映像信号に変換する。受信部812 の入力には、バ
ッファアンプ804 あるいは805 の出力が接続されなけれ
ばならない。The data port A4 is connected to
VTR 811 is connected. The receiving unit 812 converts the digital video signal transmitted via the LAN cable into a digital video signal of the SMPTE-125M standard as described in each of the above embodiments. The output of the buffer amplifier 804 or 805 must be connected to the input of the receiving unit 812.
【００５９】上記の接続関係を構成するためには、設定
端末807 から、通信ポート806 を通じてマルチプレクサ
802 に対して、A1ポートとB1ポート、A2ポートとB5ポー
ト、A3ポートとB2ポート、A4ポートとB6ポートを夫々接
続するように指示を送る。これによってコンピュータ81
0 とコンピュータ813 はLAN 接続によって相互に通信が
可能となり、VTR 808 の出力するディジタル映像信号は
VTR 811 に入力される。In order to configure the above connection relationship, the setting terminal 807 transmits the data through the communication port 806 to the multiplexer.
It instructs 802 to connect A1 and B1 ports, A2 and B5 ports, A3 and B2 ports, A4 and B6 ports, respectively. This allows the computer 81
0 and the computer 813 can communicate with each other through a LAN connection, and the digital video signal output from the VTR 808 is
Input to VTR 811.
【００６０】ここでは図１２に示す構成について説明し
たが、マルチポートバッファードリピータ801 のデータ
ポートに接続される装置に応じて設定端末807 から構成
に応じた接続の指示を送ることによって、広く一般に用
いられているLAN 環境と共存しながら、さまざまな構成
に柔軟に対応することができる。Although the configuration shown in FIG. 12 has been described here, the connection instruction according to the configuration is sent from the setting terminal 807 according to the device connected to the data port of the multi-port buffer repeater 801, so that it is widely and generally used. It can flexibly cope with various configurations while coexisting with the used LAN environment.
【００６１】[0061]
【発明の効果】以上詳細に説明したように本発明によれ
ば、SMPTE-125Mに規定されるような放送局クラスの映像
品位をもつディジタル映像信号や、SMPTE-125Mに準じた
形で伝送されるディジタルデータ、例えば圧縮映像信号
の伝送を、ローカルエリアネットワーク用に広く利用さ
れている、無シールドツイストペア線を用いて伝送する
ことができる。As described above in detail, according to the present invention, a digital video signal having a broadcast station class video quality as defined in SMPTE-125M or transmitted in a form conforming to SMPTE-125M is transmitted. Digital data, for example, a compressed video signal, can be transmitted using an unshielded twisted pair wire widely used for a local area network.
【００６２】この効果によって、ローカルエリアネット
ワーク用に無シールドツイストペア線が予め敷設してあ
る建物では、SMPTE-125M又はこれに準じた比較的高速の
ディジタルデータ伝送のために専用の伝送路、例えば、
同軸ケーブルや光ファイバなどを新たに敷設することな
く、ＬＡＮ環境と共存しながらディジタルデータの伝送
が可能となる。According to this effect, in a building in which unshielded twisted pair wires are previously laid for a local area network, a dedicated transmission path for relatively high-speed digital data transmission such as SMPTE-125M or a similar transmission path, for example,
It is possible to transmit digital data while coexisting with a LAN environment without newly laying a coaxial cable or an optical fiber.
【図１】本発明の実施の形態１によるディジタル信号伝
送装置の送信部のブロック図である。FIG. 1 is a block diagram of a transmission unit of a digital signal transmission device according to a first embodiment of the present invention.
【図２】本発明の実施の形態１によるディジタル信号伝
送装置の受信部のブロック図である。FIG. 2 is a block diagram of a receiving unit of the digital signal transmission device according to the first embodiment of the present invention.
【図３】本発明の実施の形態１によるディジタル信号伝
送装置のタイムチャートである。FIG. 3 is a time chart of the digital signal transmission device according to the first embodiment of the present invention.
【図４】本発明の実施の形態２によるディジタル信号伝
送装置の送信部のブロック図である。FIG. 4 is a block diagram of a transmission unit of a digital signal transmission device according to a second embodiment of the present invention.
【図５】本発明の実施の形態２によるディジタル信号伝
送装置の受信部のブロック図である。FIG. 5 is a block diagram of a receiving unit of the digital signal transmission device according to the second embodiment of the present invention.
【図６】本発明の実施の形態２によるディジタル信号伝
送装置のタイムチャートである。FIG. 6 is a time chart of the digital signal transmission device according to the second embodiment of the present invention.
【図７】本発明の実施の形態３によるディジタル信号伝
送装置の送信部のブロック図である。FIG. 7 is a block diagram of a transmission unit of a digital signal transmission device according to a third embodiment of the present invention.
【図８】本発明の実施の形態３によるディジタル信号伝
送装置の受信部のブロック図である。FIG. 8 is a block diagram of a receiving unit of the digital signal transmission device according to the third embodiment of the present invention.
【図９】本発明の実施の形態４によるディジタル信号伝
送装置の送信部のブロック図である。FIG. 9 is a block diagram of a transmission unit of a digital signal transmission device according to a fourth embodiment of the present invention.
【図１０】本発明の実施の形態４によるディジタル信号
伝送装置の受信部のブロック図である。FIG. 10 is a block diagram of a receiving unit of a digital signal transmission device according to a fourth embodiment of the present invention.
【図１１】本発明の実施の形態５によるディジタル信号
伝送装置の伝送路周辺の回路図である。FIG. 11 is a circuit diagram around a transmission path of a digital signal transmission device according to a fifth embodiment of the present invention.
【図１２】本発明の実施の形態６によるディジタル信号
伝送装置のブロック図である。FIG. 12 is a block diagram of a digital signal transmission device according to a sixth embodiment of the present invention.
101 , 301 , 501 , 601 , 701 , 809 送信部 102 , 602 , 702 伝送ケーブル 103 , 302 , 502 , 603 , 703 , 812 受信部 104 , 604 , 605 レベル変換器 105 , 118 , 303 , 305 , 503 , 508 , 606 , 623 逓
倍器 106 , 304 , 504 , 607 パターン発生器 107 , 108 , 506 , 507 , 609 , 610 , 611 セレクタ 109 〜111 , 612 〜615 , 715 〜717 ドライバ 115 〜117 , 619 〜622 レシーバ 119 , 120 , 307 , 308 , 510 , 511 , 625 〜627 シ
フトレジスタ 121 , 509 , 624 クロック再生器 122 , 628 ラッチ 123 , 630 , 631 レベル変換器 505 , 608 , 629 パリティ発生器 513 エラー検出器 514 エラー訂正器 801 マルチポートバッファードリピータ 802 マルチプレクサ 803 ＬＡＮ用ハブ 804, 805 バッファアンプ 808, 811 ＶＴＲ 810, 813 コンピュータ 806 通信ポート 807 設定端末101, 301, 501, 601, 701, 809 Transmitter 102, 602, 702 Transmission cable 103, 302, 502, 603, 703, 812 Receiver 104, 604, 605 Level converter 105, 118, 303, 305, 503 , 508, 606, 623 Multiplier 106, 304, 504, 607 Pattern generator 107, 108, 506, 507, 609, 610, 611 Selector 109-111, 612-615, 715-717 Driver 115-117, 619- 622 Receiver 119, 120, 307, 308, 510, 511, 625 to 627 Shift register 121, 509, 624 Clock regenerator 122, 628 Latch 123, 630, 631 Level converter 505, 608, 629 Parity generator 513 Error detection 514 Error Corrector 801 Multiport Buffer Repeater 802 Multiplexer 803 LAN Hub 804, 805 Buffer Amplifier 808, 811 VTR 810, 813 Computer 806 Communication Port 807 Setting Terminal
Claims (10)
信号あるいはSMPTE-125Mに準拠した形式をもつディジタ
ル信号を伝送するディジタル信号伝送装置であって、 入力クロック信号を所定の整数倍の周波数に逓倍する第
１の逓倍手段と、 前記入力クロック信号と前記第１の逓倍手段からの逓倍
されたクロック信号とを受け、入力パラレルデータ信号
を選択する伝送データ選択信号並びに前記入力クロック
信号と位相の異なる伝送クロック信号を発生するパター
ン発生手段と、 前記入力クロック信号と前記入力クロック信号に同期し
て入力される入力パラレルデータ信号を受け、前記パタ
ーン発生手段の出力する伝送データ選択信号に基づいて
前記入力パラレルデータ信号を選択し、少なくとも２ビ
ット幅の伝送パラレルデータ信号として出力するデータ
選択手段と、 前記パターン発生手段の出力する伝送クロック信号と前
記データ選択手段の出力する伝送パラレルデータ信号と
を伝送する伝送線路手段と、 前記伝送線路手段を経て伝送された前記伝送クロック信
号を受け、伝送クロック信号を第１の逓倍手段による逓
倍と同一倍の周波数に逓倍し再生クロック信号を発生す
る第２の逓倍手段と、 前記伝送クロック信号と前記第２の逓倍手段からの再生
クロック信号を受け、入力クロック信号と同一周波数の
出力クロック信号を生成するクロック再生手段と、 前記再生クロック信号と前記伝送線路手段を経て伝送さ
れた前記伝送パラレルデータ信号を受け、前記クロック
再生手段の出力する出力クロック信号に同期して出力パ
ラレルデータ信号を再生するデータ整列手段と、を具備
することを特徴とするディジタル信号伝送装置。1. A digital signal transmission apparatus for transmitting a digital video signal specified in SMPTE-125M or a digital signal having a format conforming to SMPTE-125M, wherein the input clock signal is multiplied to a frequency of a predetermined integer multiple. A first multiplying means for receiving the input clock signal and the multiplied clock signal from the first multiplying means, and a transmission data selection signal for selecting an input parallel data signal and a phase different from that of the input clock signal. Pattern generating means for generating a transmission clock signal; receiving the input clock signal and an input parallel data signal input in synchronization with the input clock signal; and receiving the input data based on a transmission data selection signal output from the pattern generation means. Select a parallel data signal and output it as a transmission parallel data signal of at least 2-bit width Data selection means; transmission line means for transmitting a transmission clock signal output from the pattern generation means and a transmission parallel data signal output from the data selection means; and the transmission clock signal transmitted via the transmission line means. A second multiplying means for multiplying the transmission clock signal to the same frequency as the frequency multiplied by the first multiplying means to generate a reproduction clock signal; and a reproduction clock from the transmission clock signal and the second multiplication means. Clock recovery means for receiving a signal and generating an output clock signal having the same frequency as an input clock signal; receiving the recovered clock signal and the transmission parallel data signal transmitted through the transmission line means; Data alignment means for reproducing an output parallel data signal in synchronization with an output clock signal to be output. Digital signal transmission apparatus according to claim and.
入力パラレルデータ信号を２ビット幅の伝送パラレルデ
ータ信号に変換するものであり、 前記データ整列手段は、２ビット幅の伝送パラレルデー
タ信号を１０ビット幅に再生するものであり、 前記第１の逓倍手段ならびに第２の逓倍手段は、夫々入
力信号をその５倍の周波数に逓倍するものであり、 前記パターン発生手段は、３：２のデューティ比の伝送
クロック信号を発生するものであることを特徴とする請
求項１記載のディジタル信号伝送装置。2. The data selecting means converts an input parallel data signal having a 10-bit width into a transmission parallel data signal having a 2-bit width, and the data alignment means converts the transmission parallel data signal having a 2-bit width. The first multiplying means and the second multiplying means multiply the input signal to a frequency five times that of the input signal, and the pattern generating means reproduces the input signal in a 3: 2 ratio. 2. The digital signal transmission device according to claim 1, wherein the transmission signal generates a transmission clock signal having a duty ratio.
入力パラレルデータ信号を２ビット幅の伝送パラレルデ
ータ信号に変換するものであり、 前記データ整列手段は、２ビット幅の伝送パラレルデー
タ信号を１０ビット幅に再生するものであり、 前記第１の逓倍手段ならびに第２の逓倍手段は、夫々入
力信号とその６倍の周波数に逓倍するものであり、 前記パターン発生手段は、１：１のデューティ比の伝送
クロック信号を発生するものであることを特徴とする請
求項１記載のディジタル信号伝送装置。3. The data selection unit converts an input parallel data signal of 10-bit width into a transmission parallel data signal of 2-bit width, and the data alignment unit converts the transmission parallel data signal of 2-bit width. The first multiplying means and the second multiplying means are for multiplying the input signal and the frequency of the input signal by 6 times, respectively, and the pattern generating means is 1: 1. 2. The digital signal transmission device according to claim 1, wherein the transmission signal generates a transmission clock signal having a duty ratio.
に前後する期間において、２ビット幅の伝送パラレルデ
ータ信号のうち１ビットについては同一の論理値を保持
することを特徴とする請求項３記載のディジタル信号伝
送装置。4. The transmission clock signal according to claim 3, wherein one bit of the transmission parallel data signal having a 2-bit width retains the same logic value in a period before and after the transition of the logic level. Digital signal transmission equipment.
信号あるいはSMPTE-125Mに準拠した形式をもつディジタ
ル信号を伝送するディジタル信号伝送装置であって、 入力クロック信号を所定の整数倍の周波数に逓倍する第
１の逓倍手段と、 前記入力クロック信号と前記第１の逓倍手段からの逓倍
されたクロック信号とを受け、入力パラレルデータ信号
を選択する伝送データ選択信号並びに前記入力クロック
信号と位相の異なる伝送クロック信号を発生するパター
ン発生手段と、 前記入力クロック信号と前記入力クロック信号に同期し
て入力される入力パラレルデータ信号から誤り検出デー
タ信号を生成するパリティ発生手段と、 前記入力パラレルデータ信号と前記誤り検出データ信号
とを受け、前記パターン発生手段の出力する伝送データ
選択信号に基づいて前記入力パラレルデータ信号の一部
あるいは前記誤り検出データ信号を選択し、少なくとも
２ビット幅の伝送パラレルデータ信号として出力するデ
ータ選択手段と、 前記パターン発生手段の出力する伝送クロック信号と前
記データ選択手段の出力する伝送パラレルデータ信号と
を伝送する伝送線路手段と、 前記伝送線路手段を経て伝送された前記伝送クロック信
号を受け、伝送クロック信号を第１の逓倍手段による逓
倍と同一倍の周波数に逓倍し再生クロック信号を発生す
る第２の逓倍手段と、 前記伝送クロック信号と前記第２の逓倍手段からの再生
クロック信号を受け、入力クロック信号と同一周波数の
出力クロック信号を生成するクロック再生手段と、 前記再生クロック信号と前記伝送線路手段を経て伝送さ
れた前記伝送パラレルデータ信号を受け、前記クロック
再生手段の出力する出力クロック信号に同期して出力パ
ラレルデータ信号を再生するデータ整列手段と、 前記出力パラレルデータ信号に含まれる誤り検出データ
信号をもとに伝送パラレルデータ信号の誤り検出あるい
は誤り訂正を行う誤り検出手段とを備えてなることを特
徴とするディジタル信号伝送装置。5. A digital signal transmission device for transmitting a digital video signal specified in SMPTE-125M or a digital signal having a format conforming to SMPTE-125M, wherein the input clock signal is multiplied to a frequency of a predetermined integer multiple. A first multiplying means for receiving the input clock signal and the multiplied clock signal from the first multiplying means, and a transmission data selection signal for selecting an input parallel data signal and a phase different from that of the input clock signal. Pattern generation means for generating a transmission clock signal; parity generation means for generating an error detection data signal from the input clock signal and an input parallel data signal input in synchronization with the input clock signal; A transmission data selection signal which receives the error detection data signal and is output by the pattern generation means; Data selection means for selecting a part of the input parallel data signal or the error detection data signal based on the data, and outputting the selected data as a transmission parallel data signal having at least a 2-bit width; a transmission clock signal output from the pattern generation means; Transmission line means for transmitting a transmission parallel data signal output from the data selection means; receiving the transmission clock signal transmitted via the transmission line means, and multiplying the transmission clock signal by the same number as the multiplication by the first multiplication means. A second multiplying means for multiplying the frequency by a frequency to generate a reproduced clock signal; a clock receiving the transmission clock signal and the reproduced clock signal from the second multiplying means and generating an output clock signal having the same frequency as the input clock signal Reproduction means; and the transmission clock transmitted through the reproduction clock signal and the transmission line means. A data aligning means for receiving a parallel data signal and reproducing an output parallel data signal in synchronization with an output clock signal output from the clock reproducing means; and a transmission parallel based on an error detection data signal included in the output parallel data signal. A digital signal transmission device comprising: an error detection unit that performs error detection or error correction of a data signal.
力パラレルデータ信号を２ビットの伝送パラレルデータ
信号に変換するものであり、 前記データ整列手段は、２ビットの伝送パラレルデータ
信号を１０ビットに再生するものであり、 前記第１の逓倍手段ならびに第２の逓倍手段は、夫々入
力信号を７倍の周波数に逓倍するものであり、 前記パターン発生手段は、４：３のデューティ比の伝送
クロック信号を発生するものであることを特徴とする請
求項５記載のディジタル信号伝送装置。6. The data selection unit converts a 10-bit input parallel data signal into a 2-bit transmission parallel data signal, and the data alignment unit converts the 2-bit transmission parallel data signal into 10-bit transmission parallel data signals. Wherein the first multiplying means and the second multiplying means multiply the input signal to a frequency of 7 times, respectively, and the pattern generating means comprises a transmission clock having a duty ratio of 4: 3. The digital signal transmission device according to claim 5, wherein the digital signal transmission device generates a signal.
２系統の１０ビットの入力パラレルデータ信号を３ビッ
トの伝送パラレルデータ信号に変換するものであり、 前記データ整列手段は３ビットの伝送パラレルデータ信
号を２系統の１０ビットに再生するものであり、 前記第１の逓倍手段ならびに第２の逓倍手段は、夫々入
力信号を７倍の周波数に逓倍するものであり、 前記パターン発生手段は、４：３のデューティ比の伝送
クロック信号を発生するものであることを特徴とする請
求項５記載のディジタル信号伝送装置。7. The data selection unit converts two-system 10-bit input parallel data signals synchronized with each other into a 3-bit transmission parallel data signal, and the data alignment unit includes a 3-bit transmission parallel data signal. The first multiplying means and the second multiplying means multiply the input signal to a seven-fold frequency, respectively, and the pattern generating means comprises four signals. 6. The digital signal transmission device according to claim 5, wherein a transmission clock signal having a duty ratio of 3: 3 is generated.
イストペアケーブルによる伝送線路と、 前記伝送線路の全ての対を伝送インピーダンスの半分の
抵抗値をもつ直列接続された２つの終端抵抗で終端する
終端手段と、 前記２つの終端抵抗の接続点を交流的に接地する接地手
段とを備えるものであることを特徴とする請求項２，
３，４，６，７のいずれか１項に記載のディジタル信号
伝送装置。8. The transmission line means terminates a transmission line composed of a four-pair unshielded twisted pair cable, and terminates all pairs of the transmission lines with two series-connected terminating resistors each having a resistance half the transmission impedance. 3. A terminal device comprising: a terminating means; and a grounding means for grounding a connection point of the two terminating resistors in an AC manner.
The digital signal transmission device according to any one of 3, 4, 6, and 7.
イストペアケーブルによるる伝送線路と、 前記伝送線路の全ての対を伝送インピーダンスに略々等
しい終端抵抗で終端する終端手段と、 前記４対無シールドツイストペアケーブルのうちの特定
の１対を通じて終端の有無を検出する終端検出手段と、 前記終端検出手段によって終端が無いことが検出された
場合には伝送クロック信号ならびに伝送パラレルデータ
信号の発生を停止する信号停止手段と、 前記特定の１対を伝送線路の両端で交流的に接地する接
地手段とを備えるものであることを特徴とする請求項
２，３，４，６のいずれか１項に記載のディジタル信号
伝送装置。9. The transmission line means includes: a transmission line formed by a four-pair unshielded twisted pair cable; a termination means for terminating all pairs of the transmission lines with a termination resistance substantially equal to a transmission impedance; Termination detection means for detecting the presence or absence of a termination through a specific pair of shielded twisted pair cables; and when the termination detection means detects no termination, stops generation of a transmission clock signal and a transmission parallel data signal. And a grounding means for grounding the specific pair at both ends of the transmission line by alternating current. 7. The method according to claim 2, further comprising: The digital signal transmission device according to the above.
手段と、 ツイストペアケーブルによって伝送された信号を増幅す
るバッファアンプ手段と、 前記ＬＡＮ用ハブ手段の接続ポートならびに前記バッフ
ァアンプ手段の出力端に夫々接続される出力ポートを外
部のデータポートと対応づけて接続するマルチプレクサ
手段と、 前記マルチプレクサ手段に対してその接続関係を指示す
る通信手段と、を具備することを特徴とするディジタル
信号伝送装置。10. A LAN hub means having a plurality of connection ports, a buffer amplifier means for amplifying a signal transmitted by a twisted pair cable, and a connection port of the LAN hub means and an output end of the buffer amplifier means, respectively. A digital signal transmission device, comprising: multiplexer means for connecting an output port to be connected to an external data port in association with the data port; and communication means for instructing the multiplexer means of the connection relationship.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11110449A JP2000307434A (en) | 1999-04-19 | 1999-04-19 | Digital signal transmission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11110449A JP2000307434A (en) | 1999-04-19 | 1999-04-19 | Digital signal transmission device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307434A true JP2000307434A (en) | 2000-11-02 |
Family
ID=14536011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11110449A Pending JP2000307434A (en) | 1999-04-19 | 1999-04-19 | Digital signal transmission device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307434A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110586A (en) * | 2001-09-28 | 2003-04-11 | Aiphone Co Ltd | Two-way data transmission system for nurse call |
| JP2006303915A (en) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | Semiconductor device, image reader, and copying machine |
-
1999
- 1999-04-19 JP JP11110449A patent/JP2000307434A/en active Pending
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| JP2003110586A (en) * | 2001-09-28 | 2003-04-11 | Aiphone Co Ltd | Two-way data transmission system for nurse call |
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